JP2000149543A - Semiconductor memory and method for controlling operation thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To write and read data in a small arrangement area of a semiconductor memory even when a bus width of a write data bus and a bus width of a read data bus are different. SOLUTION: A write data bus having an 8-bit data bus width and a read data bus having a 128-bit data bus width are connected to a memory cell block 11 where many memory cells 12 are arranged in a column direction and a row direction. One column of memory cells 12 is arranged so that 8-bit data can be written, and moreover, memory cells 12 of columns of the number not smaller than a quotient (16) when 128 bits are divided by 8 bits are formed. In writing data, memory cells 12 of a predetermined column are turned active and memory cells 12 of columns other than the column are turned non-active. In reading data, all memory cells 12 are turned active.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【技術分野】この発明は，データを記憶するためのメモ
リ・セルが列方向および行方向に多数配置されている半
導体メモリおよびその動作制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory in which a large number of memory cells for storing data are arranged in a column direction and a row direction and an operation control method thereof.

【０００２】[0002]

【発明の背景】半導体メモリには，データを書き込むた
めの書き込み用データ・バスと半導体メモリに書き込ま
れたデータを読み出すための読み出し用データ・バスと
が接続される。書き込み用データ・バスの幅と読み出し
用データ・バスの幅とは一般的には等しい。2. Description of the Related Art A semiconductor memory is connected to a write data bus for writing data and a read data bus for reading data written in the semiconductor memory. The width of the write data bus is generally equal to the width of the read data bus.

【０００３】書き込み用データ・バス幅と読み出し用デ
ータ・バス幅とが異なっている装置に半導体メモリを使
用する場合，例えば，書き込み用データ・バス幅よりも
読み出し用データ・バス幅が大きい装置に半導体メモリ
を使用する場合には，その装置の読み出し用データ・バ
ス幅と等しくなるような数の半導体メモリを使用する。When a semiconductor memory is used in a device in which the write data bus width and the read data bus width are different, for example, a device in which the read data bus width is larger than the write data bus width is used. When a semiconductor memory is used, the number of semiconductor memories used is equal to the read data bus width of the device.

【０００４】この場合，使用する半導体メモリの数に応
じて半導体メモリの配置面積が大きくなる。ＩＣに実装
するときには，コスト・アップとなってしまう。また，
ＩＣに実装できないこともある。In this case, the layout area of the semiconductor memory increases according to the number of semiconductor memories used. When mounted on an IC, the cost increases. Also,
It may not be possible to mount it on an IC.

【０００５】[0005]

【発明の開示】この発明は，書き込み用データ・バス幅
と読み出し用データ・バス幅とが異なっている装置に使
用可能であり，配置面積の小さい半導体メモリおよびそ
の制御方法を提供することを目的とする。DISCLOSURE OF THE INVENTION An object of the present invention is to provide a semiconductor memory which can be used in a device having a different write data bus width and a different read data bus width and has a small layout area, and a control method therefor. And

【０００６】この発明による半導体メモリは，列方向お
よび行方向に多数のメモリ・セルが配置されているメモ
リ・セル・ブロックに，ｎビットのデータ・バス幅を有
する書き込みデータ・バスおよび上記ｎビットよりも多
いｍビットのデータ・バス幅を有する読み出しデータ・
バスがそれぞれ接続され，上記ｎビットのデータが書き
込み可能なように各列の上記メモリ・セルが配置され，
かつ上記ｍビットを上記ｎビットで除したときに得られ
る商以上の列の上記メモリ・セルが配置されていること
を特徴とする。A semiconductor memory according to the present invention comprises a write data bus having a data bus width of n bits and a memory cell block in which a large number of memory cells are arranged in a column direction and a row direction. Read data with a data bus width of more than m bits
Buses are connected to each other, and the memory cells in each column are arranged so that the n-bit data can be written.
Further, the memory cells are arranged in a column of a quotient or more obtained by dividing the m bits by the n bits.

【０００７】好ましくは，上記メモリ・セルにデータを
書き込むときには，列アドレス・データにもとづいて定
められる列の上記メモリ・セルをアクティブにし，その
他の列の上記メモリ・セルを非アクティブとする書き込
み制御回路，および上記メモリ・セルに書き込まれたデ
ータを読み出すときには上記メモリ・セルのすべてをア
クティブとする読み出し制御回路をさらに備える。Preferably, when data is written to the memory cells, a write control for activating the memory cells in a column determined based on column address data and inactivating the memory cells in the other columns. And a read control circuit for activating all of the memory cells when reading data written in the memory cells.

【０００８】この発明は，上記半導体メモリの動作制御
方法も提供している。この方法は，列方向および行方向
に多数のメモリ・セルが配置されているメモリ・セル・
ブロックに，ｎビットのデータ・バス幅を有する書き込
みデータ・バスおよび上記ｎビットよりも多いｍビット
のデータ・バス幅を有する読み出しデータ・バスをそれ
ぞれ接続し，上記ｎビットのデータが書き込み可能なよ
うに各列の上記メモリ・セルを配置し，上記ｍビットを
上記ｎビットで除したときに得られる商以上の列の上記
メモリ・セルを配置し，上記メモリ・セルにデータを書
き込むときには，列アドレス・データにもとづいて定め
られる列の上記メモリ・セルをアクティブにし，その他
の列の上記メモリ・セルを非アクティブとし，上記メモ
リ・セルに書き込まれたデータを読み出すときには上記
メモリ・セルのすべてをアクティブとするものである。The present invention also provides an operation control method for the semiconductor memory. This method uses a memory cell in which a large number of memory cells are arranged in a column direction and a row direction.
A write data bus having a data bus width of n bits and a read data bus having a data bus width of m bits larger than the n bits are connected to the block, and the data of the n bits can be written. When arranging the memory cells in each column and arranging the memory cells in a column equal to or larger than a quotient obtained by dividing the m bits by the n bits, and writing data to the memory cells, Activating the memory cells in the column determined based on the column address data, deactivating the memory cells in the other columns, and reading all the data written in the memory cells. Is activated.

【０００９】この発明によると，データの書き込み時に
は，上記列アドレス・データが上記メモリ・セル・ブロ
ックに与えられる。上記列アドレス・データによって定
められる列の上記メモリ・セルがアクティブとされる。
そのほかの列の上記メモリ・セルは，非アクティブとさ
れる。アクティブとされた列の上記メモリ・セルにデー
タが書き込まれる。According to the present invention, at the time of data writing, the column address data is applied to the memory cell block. The memory cells in the column defined by the column address data are activated.
The memory cells in other columns are deactivated. Data is written to the memory cells in the activated column.

【００１０】上記メモリ・セル・ブロックに書き込まれ
たデータを読み出す時には，上記メモリ・セルのすべて
がアクティブとされる。上記メモリ・セルに書き込まれ
たデータがすべて読み出される。When reading data written in the memory cell block, all of the memory cells are activated. All data written to the memory cells are read.

【００１１】書き込み用データ・バスのバス幅と読み出
し用データ・バスのバス幅とが同じでなくともデータの
書き込みおよびデータの読み出しが可能となる。[0011] Even if the bus width of the write data bus and the bus width of the read data bus are not the same, data can be written and data can be read.

【００１２】[0012]

【実施例の説明】図１は，ライン・メモリを示すブロッ
ク図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing a line memory.

【００１３】ライン・メモリ５には，４つのメモリ・ブ
ロック１，２，３および４が含まれている。これらのメ
モリ・ブロック１〜４に書き込み用のライト・データが
与えられ，書き込まれる。メモリ・ブロック１から４に
書き込まれたデータは，それぞれリード・データとして
読み出される。The line memory 5 includes four memory blocks 1, 2, 3, and 4. Write data for writing is applied to these memory blocks 1 to 4 and written. The data written to the memory blocks 1 to 4 are read as read data, respectively.

【００１４】メモリ・ブロック１から４には共通のカラ
ム・アドレス・データ，チップ・イネーブル信号および
アドレス・データが与えられる。ライト・データは16ビ
ットである。16ビットのライト・データのうち下位８ビ
ットのライト・データがメモリ・ブロック１およびメモ
リ・ブロック３に与えられ，上位８ビットのライト・デ
ータがメモリ・ブロック２およびメモリ・ブロック４に
与えられる。第１のライト・イネーブル信号ＷＥ１およ
び第１のアウトプット・イネーブル信号ＯＥ１が第１の
メモリ・ブロック１に与えられ，第２のライト・イネー
ブル信号ＷＥ２および第２のアウトプット・イネーブル
信号ＯＥ２が第２のメモリ・ブロック２に与えられ，第
３のライト・イネーブル信号ＷＥ３および第３のアウト
プット・イネーブル信号ＯＥ３が第３のメモリ・ブロッ
ク３に与えられ，第４のライト・イネーブル信号ＷＥ４
および第４のアウトプット・イネーブル信号ＯＥ４が第
４のメモリ・ブロック４に与えられる。The memory blocks 1 to 4 are supplied with common column address data, a chip enable signal and address data. Write data is 16 bits. Of the 16-bit write data, the lower 8 bits of write data are applied to memory blocks 1 and 3, and the upper 8 bits of write data are applied to memory blocks 2 and 4. The first write enable signal WE1 and the first output enable signal OE1 are applied to the first memory block 1, and the second write enable signal WE2 and the second output enable signal OE2 are applied to the first memory block 1. The third write enable signal WE3 and the third output enable signal OE3 are provided to the third memory block 3, and the fourth write enable signal WE4 is provided to the third memory block 3.
And a fourth output enable signal OE4 are provided to the fourth memory block 4.

【００１５】後述のようにライト・イネーブル信号がメ
モリ・ブロック１〜４に与えられることによりメモリ・
ブロック１〜４へのライト・データの書込みが可能とな
る。アウトプット・イネーブル信号がメモリ・ブロック
１〜４に与えられることによりメモリ・ブロック１〜４
に書込まれたライト・データの読み出しが可能となる。As described later, a write enable signal is applied to the memory blocks 1 to 4 so that the memory
Write data can be written to the blocks 1 to 4. The output enable signal is applied to the memory blocks 1 to 4 so that the memory blocks 1 to 4
Can be read from the write data.

【００１６】メモリ・ブロック１へのライト・データの
書込みとメモリ・ブロック３へのライト・データの書込
みおよびメモリ・ブロック２へのライト・データの書込
みとメモリ・ブロック４へのライト・データの書込みと
が交互に行われるようにライト・イネーブル信号ＷＥ１
〜ＷＥ４が制御される。Writing of write data to memory block 1, writing of write data to memory block 3, writing of write data to memory block 2, and writing of write data to memory block 4 And the write enable signal WE1 are alternately performed.
To WE4 are controlled.

【００１７】図２は，ライン・メモリ５を構成するメモ
リ・ブロック１の電気的構成を示すブロック図である。
ライン・メモリ５を構成するそのほかのメモリ・ブロッ
ク２，３および４もメモリ・ブロック１と同様の構成で
ある。FIG. 2 is a block diagram showing an electrical configuration of the memory block 1 constituting the line memory 5. As shown in FIG.
Other memory blocks 2, 3 and 4 constituting the line memory 5 have the same configuration as the memory block 1.

【００１８】メモリ・ブロック１には，８ビットのライ
ト・データを書き込むことができるように８ビットのデ
ータ・バス幅をもつライト・データ・バスが接続されて
いる。また，128ビットのリード・データを読み出すこ
とができるように128ビットのデータ・バス幅をもつリ
ード・データ・バスが接続されている。A write data bus having an 8-bit data bus width is connected to the memory block 1 so that 8-bit write data can be written. A read data bus having a data bus width of 128 bits is connected so that 128 bits of read data can be read.

【００１９】メモリ・ブロック１には，データを書き込
むためのメモリ・セル・ブロック11が含まれている。こ
のメモリ・セル・ブロック11には，列方向および行方向
に多数のメモリ・セル12が含まれている。メモリ・セル
・ブロック11の各列は，64個のメモリ・セル12から構成
されている。メモリ・セル・ブロック11の各列に８ビッ
トのライト・データを書き込むことができる。メモリ・
セル・ブロック11には，16列のメモリ・セル12が形成さ
れている。メモリ・セル12の列数は，読み出しデータ・
バス幅（128 ビット）をライト・データ・バス幅（８ビ
ット）で除したときの商（16）とされている。メモリ・
セル12の列数は，この商以上の列数であればよい。The memory block 1 includes a memory cell block 11 for writing data. This memory cell block 11 includes many memory cells 12 in the column direction and the row direction. Each column of the memory cell block 11 is composed of 64 memory cells 12. 8-bit write data can be written to each column of the memory cell block 11. memory·
In the cell block 11, 16 columns of memory cells 12 are formed. The number of columns of the memory cell 12 is
The quotient (16) is obtained by dividing the bus width (128 bits) by the write data bus width (8 bits). memory·
The number of columns of the cell 12 may be any number as long as the number of columns is equal to or larger than this quotient.

【００２０】メモリ・セル・ブロック11には，ロウ・デ
コーダ20が含まれている。このロウ・デコーダ20は，ラ
イト・データを書き込むべきメモリ・セル12の行方向の
メモリ・セル12をアクティブにするものである。ロウ・
デコーダ20によってアクティブにされたメモリ・セル12
にライト・データの書き込みが可能となる。ロウ・デコ
ーダ20には，ロウ・アドレス・データが与えられ，この
ロウ・アドレス・データにもとづいてロウ・デコーダ20
によってメモリ・セル12がアクティブとされる。The memory cell block 11 includes a row decoder 20. The row decoder 20 activates the memory cells 12 in the row direction of the memory cells 12 to which the write data is to be written. Low
Memory cell 12 activated by decoder 20
And write data can be written to the Row address data is applied to the row decoder 20, and based on the row address data, the row decoder 20 receives the row address data.
Activates the memory cell 12.

【００２１】ロウ・デコーダ20には，さらに，チップ・
イネーブル信号が与えられる。このチップ・イネーブル
信号が与えられているときにメモリ・セル12へのライト
・データの書き込みおよびメモリ・セル12からのライト
・データの読出しが可能となる。The row decoder 20 further includes a chip
An enable signal is provided. When the chip enable signal is supplied, writing of write data to the memory cell 12 and reading of write data from the memory cell 12 can be performed.

【００２２】メモリ・ブロック１には，カラム・セレク
タ30も含まれている。このカラム・セレクタ30は，ライ
トデータを書き込むべきメモリ・セル12の列方向のメモ
リ・セル12をアクティブにするものである。カラム・セ
レクタ30によってアクティブとされた列を構成するメモ
リ・セル12にライト・データに書き込みが可能となる。
カラム・セレクタ30には，カラム・アドレス・データが
与えられ，このカラム・アドレス・データによって指定
される列のメモリ・セル12がアクティブとされる。The memory block 1 also includes a column selector 30. The column selector 30 activates the memory cells 12 in the column direction of the memory cells 12 to which the write data is to be written. The write data can be written to the memory cells 12 constituting the column activated by the column selector 30.
Column address data is supplied to the column selector 30, and the memory cells 12 in the column specified by the column address data are activated.

【００２３】カラム・セレクタ30には，さらに，チップ
・イネーブル信号およびライト・イネーブル信号ＷＥ１
が与えられ，これらの信号が与えられているときにメモ
リ・セル12へのライト・データの書き込みが可能となる
ように，カラム・セレクタ30によってメモリ・セル・ブ
ロック11のメモリ・セル12が制御される。The column selector 30 further includes a chip enable signal and a write enable signal WE1.
And the column selector 30 controls the memory cells 12 of the memory cell block 11 so that write data can be written to the memory cells 12 when these signals are supplied. Is done.

【００２４】メモリ・ブロック１には，ライト・データ
・セレクタ40も含まれている。このライト・データ・セ
レクタ40は，カラム・セレクタ30によってアクティブと
された列のメモリ・セル12に，ライト・データを与える
ものである。ライト・データ・セレクタ40の出力ライン
は，16本あり，それぞれの出力ラインとメモリ・セル12
の各列とが一対一に対応して接続されている。第１の出
力ラインから出力されるライト・データがメモリ・セル
12の第１の列に与えられる。そのほかの出力ラインも同
様に対応する列に接続され，対応する出力ラインから出
力されるライト・データがメモリ・セル12に与えられ
る。ライト・データ・セレクタ40には，カラム・アドレ
ス・データも与えられており，このカラム・アドレス・
データにもとづいて所定の列のメモリ・セル12にライト
・データが与えられる。The memory block 1 also includes a write data selector 40. The write data selector 40 supplies write data to the memory cells 12 in the column activated by the column selector 30. There are 16 output lines of the write data selector 40, each output line and the memory cell 12
Are connected in a one-to-one correspondence. The write data output from the first output line is a memory cell
Given in the first column of twelve. Other output lines are similarly connected to the corresponding columns, and write data output from the corresponding output lines is supplied to the memory cells 12. The column address data is also given to the write data selector 40.
Write data is applied to memory cells 12 in a predetermined column based on the data.

【００２５】ライト・データ・セレクタ40には，上述し
たようにライト・データおよびカラム・アドレス・デー
タのほかにチップ・イネーブル信号およびライト・イネ
ーブル信号ＷＥ１も与えられる。これらのチップ・イネ
ーブル信号およびライト・イネーブル信号ＷＥ１が与え
られているときにライト・データ・セレクタ40からライ
ト・データが出力可能となる。The write data selector 40 is supplied with a chip enable signal and a write enable signal WE1 in addition to the write data and the column address data as described above. When the chip enable signal and the write enable signal WE1 are given, the write data can be output from the write data selector 40.

【００２６】メモリ・ブロック１には，リード・データ
・セレクタ50が含まれている。このリード・データ・セ
レクタ50は，メモリ・セル12から読み出されたリード・
データをメモリ・ブロック１の外部に出力するものであ
る。リード・データ・セレクタ50の入力ラインは，16本
あり，それぞれの入力ラインとメモリ・セル12の各列と
か一対一に対応して接続されている。メモリ・セル12の
第１の列からの読み出されたリード・データが第１の入
力ラインに与えられる。このほかの入力ラインも同様に
対応する列に接続され，対応する列のメモリ・セル12か
ら読み出されるリード・データが入力ラインを通してリ
ード・データ・セレクタ50から出力される。The memory block 1 includes a read data selector 50. The read data selector 50 reads the read data from the memory cell 12.
The data is output to the outside of the memory block 1. The read data selector 50 has 16 input lines, and each input line is connected to each column of the memory cells 12 in a one-to-one correspondence. Read data read from a first column of memory cells 12 is provided to a first input line. Other input lines are similarly connected to the corresponding columns, and read data read from the memory cells 12 in the corresponding columns is output from the read data selector 50 through the input lines.

【００２７】リード・データ・セレクタ50には，チップ
・イネーブル信号，ライト・イネーブル信号ＷＥ１およ
びアウトプット・イネーブル信号ＯＥ１も与えられてい
る。チップ・イネーブル信号が与えられているときにリ
ード・データ・セレクタ50が動作する。リード・データ
・セレクタ50は，ライト・イネーブル信号ＷＥ１が与え
られているときには，与えられるデータは，すべて非出
力とする。ライト・イネーブル信号ＷＥ１が与えられて
いず，アウトプット・イネーブル信号ＯＥ１が与えられ
ているときには，与えられるデータすべてを出力する。The read data selector 50 is also supplied with a chip enable signal, a write enable signal WE1 and an output enable signal OE1. The read data selector 50 operates when the chip enable signal is given. When the write enable signal WE1 is given, the read data selector 50 does not output any given data. When the write enable signal WE1 is not applied and the output enable signal OE1 is applied, all the applied data are output.

【００２８】図３は，ライン・メモリ５のメモリ・ブロ
ック１にデータを書き込む場合のタイム・チャートおよ
びライン・メモリ５のメモリ・ブロック１に書き込まれ
たデータを読み出す場合のタイム・チャートをそれぞれ
示している。FIG. 3 shows a time chart for writing data to the memory block 1 of the line memory 5 and a time chart for reading data written to the memory block 1 of the line memory 5, respectively. ing.

【００２９】メモリ・ブロック１にライト・データを書
き込むときには，ロウ・デコーダ20，カラム・セレクタ
30，ライト・データ・セレクタ40およびリード・データ
・セレクタ50にチップ・イネーブル信号およびライト・
イネーブル信号ＷＥ１が与えられる。カラム・アドレス
・データがカラム・セレクタ30およびライト・データ・
セレクタ40に与えられる。カラム・セレクタ30によっ
て，ライト・データを書き込むべき列のメモリ・セル12
がアクティブとされる。ライト・データは，ライト・デ
ータ・セレクタ40に与えられ，書き込むべき列のメモリ
・セル12に対応する出力ラインから出力される。ライト
・データ・セレクタ40から出力されるライト・データ
は，書き込むべき列のメモリ・セル12に与えられる。When writing write data to the memory block 1, the row decoder 20, the column selector
30, write data selector 40 and read data selector 50
An enable signal WE1 is provided. The column address data is stored in the column selector 30 and the write data
It is provided to the selector 40. The memory cell 12 of the column to which the write data is to be written by the column selector 30
Is activated. The write data is supplied to the write data selector 40 and output from an output line corresponding to the memory cell 12 in the column to be written. The write data output from the write data selector 40 is given to the memory cells 12 in the column to be written.

【００３０】ロウ・デコーダ20には，ロウ・アドレス・
データが与えられる。カラム・セレクタ30によってアク
ティブとされた列のメモリ・セル12のうち，ロウ・アド
レス・データによって指定されるアドレスのメモリ・セ
ル12に，ライト・イネーブル信号ＷＥ１が立ち上がるタ
イミングでライト・データが書き込まれる。The row decoder 20 has a row address
Data is given. Of the memory cells 12 in the column activated by the column selector 30, the write data is written into the memory cell 12 at the address specified by the row address data at the timing when the write enable signal WE1 rises. .

【００３１】メモリ・ブロック１に書き込まれたデータ
を読み出すときには，ロウ・デコーダ20，カラム・セレ
クタ30，ライト・データ・セレクタ40およびリード・デ
ータ・セレクタ50にチップ・イネーブル信号が与えられ
る。リード・データ・セレクタ50には，アウトプット・
イネーブル信号ＯＥ１が与えられる。カラム・セレクタ
30によってすべての列のメモリ・セル12がアクティブと
される。リード・データ・セレクタ50は，入力ラインの
すべてから与えられるデータを出力する。メモリ・セル
12のすべての列からデータが出力され，それぞれの列に
対応したリード・デー・セレクタ50の入力ラインに与え
られる。入力ラインに与えられたリード・データがリー
ド・データ・セレクタ50から出力され，メモリ・ブロッ
ク１から出力される。When reading data written in the memory block 1, a chip enable signal is supplied to the row decoder 20, the column selector 30, the write data selector 40, and the read data selector 50. The read data selector 50 has an output
An enable signal OE1 is provided. Column selector
30 activates memory cells 12 in all columns. The read data selector 50 outputs data given from all of the input lines. Memory cell
Data is output from all 12 columns and applied to the input lines of the read data selector 50 corresponding to each column. Read data given to the input line is output from the read data selector 50 and output from the memory block 1.

【００３２】このように，メモリ・セル12にデータを書
き込むときには，カラム・データにもとづいて定められ
る列のメモリ・セル12をアクティブとし，そのほかのメ
モリ・セル12を非アクティブとし，メモリ・セル12に書
き込まれているデータを読み出すときには，メモリ・セ
ル12のすべてをアクティブとしているので，書き込みデ
ータ・バス幅と読み出しデータ・バス幅とが異なってい
てもデータの書き込みおよびデータの読み出しが可能と
なる。As described above, when writing data to the memory cell 12, the memory cell 12 in the column determined based on the column data is made active, the other memory cells 12 are made inactive, and the memory cell 12 is made inactive. When reading data written in the memory cell, all of the memory cells 12 are active, so that data writing and data reading can be performed even if the write data bus width and the read data bus width are different. .

【００３３】図４は，カラム・セレクタ30の詳細なブロ
ック図である。このカラム・セレクタ30は，データの書
き込み時には，カラム・アドレス・データにもとづいて
指定される列のメモリ・セル12のみをアクティブとし，
データの書き込み時以外のとき（データの読み出し時な
らびにデータの書き込みおよび読み出し以外の何もしな
い時）には，すべての列のメモリ・セル12をアクティブ
とするものである。FIG. 4 is a detailed block diagram of the column selector 30. When writing data, the column selector 30 activates only the memory cells 12 in the column specified based on the column address data.
When not writing data (when reading data and when doing nothing other than writing and reading data), the memory cells 12 in all columns are activated.

【００３４】カラム・セレクタ30に入力したカラム・ア
ドレス・データは，カラム・デコーダ31に与えられる。
カラム・デコーダ31において，カラム・アドレス・デー
タがデコードされ，メモリ・セル12の列のいずれかの列
をアクティブとするためのカラム・デコード信号ＣＤＥ
Ｃ０〜ＣＤＥＣ15が出力される。カラム・デコード信号
ＣＤＥＣ０〜ＣＤＥＣ15は，メモリ・セル12の列数に対
応した数の信号が出力される。カラム・デコード信号Ｃ
ＤＥＣ０〜ＣＤＥＣ15は，カラム選択回路32に入力す
る。The column address data input to the column selector 30 is applied to a column decoder 31.
In the column decoder 31, column address data is decoded, and a column decode signal CDE for activating one of the columns of the memory cell 12 is set.
C0 to CDEC15 are output. As the column decode signals CDEC0 to CDEC15, signals corresponding to the number of columns of the memory cells 12 are output. Column decode signal C
DEC0 to CDEC15 are input to the column selection circuit 32.

【００３５】カラム選択回路32は，列数と同じ数のＯＲ
回路Ｏ１からＯ16を含んでいる。カラム選択回路32にラ
イト・イネーブル信号が入力し，これらのＯＲ回路Ｏ１
からＯ16の一方の入力端子に入力する。ＯＲ回路Ｏ１か
らＯ16の他方の入力端子には，カラム・デコーダ31から
出力するカラム・デコード信号が入力する。ＯＲ回路Ｏ
１からＯ16の出力信号が，カラム選択信号出力回路33に
入力する。The column selection circuit 32 has the same number of ORs as the number of columns.
Circuits O1 to O16 are included. A write enable signal is input to the column selection circuit 32 and these OR circuits O1
To one input terminal of O16. The column decode signal output from the column decoder 31 is input to the other input terminals of the OR circuits O1 to O16. OR circuit O
Output signals from 1 to O16 are input to the column selection signal output circuit 33.

【００３６】カラム選択信号出力回路33には，メモリ・
セル12の列数に対応して，ＡＮＤ回路Ａ１からＡ15が含
まれている。ＡＮＤ回路Ａ１からＡ15の一方の入力端子
に反転回路34によって反転されたチップ・イネーブル信
号が入力する。ＡＮＤ回路Ａ１からＡ15の他方の入力端
子には，カラム選択回路32のＯＲ回路Ｏ１からＯ16から
の出力信号が入力する。カラム選択信号出力回路33の各
ＡＮＤ回路Ａ１からＡ15からの出力信号がメモリ・セル
12をアクティブまたは非アクティブとする制御信号ＣＯ
Ｌ０〜ＣＯＬ15となる。The column selection signal output circuit 33 has a memory
AND circuits A1 to A15 are included corresponding to the number of columns of the cells 12. The chip enable signal inverted by the inverting circuit 34 is input to one of the input terminals of the AND circuits A1 to A15. Output signals from the OR circuits O1 to O16 of the column selection circuit 32 are input to the other input terminals of the AND circuits A1 to A15. The output signal from each of the AND circuits A1 to A15 of the column selection signal output circuit 33 is a memory cell.
Control signal CO for activating or deactivating 12
L0 to COL15.

【００３７】カラム・セレクタ30は，式１にもとづいて
動作する。The column selector 30 operates based on the equation (1).

【００３８】[0038]

【数１】 (Equation 1)

【００３９】例えば，チップ・イネーブル信号がＬレベ
ルであり，かつライト・イネーブル信号がＨレベルのと
き，またはチップ・イネーブル信号がＬレベルであり，
ライト・イネーブル信号がＬレベルであり，かつカラム
・アドレス・データが「0000」であると，カラム選択信
号出力回路33のＡＮＤ回路Ａ１からメモリ・セル12の第
１列をアクティブとする信号が出力する。そのほかの列
のメモリ・セル12も同様である。For example, when the chip enable signal is at the L level and the write enable signal is at the H level, or when the chip enable signal is at the L level,
When the write enable signal is at L level and the column address data is "0000", a signal for activating the first column of the memory cell 12 is output from the AND circuit A1 of the column selection signal output circuit 33. I do. The same applies to the memory cells 12 in the other columns.

【００４０】カラム・セレクタ30によりデータの書き込
み時には所望の列のメモリ・セル12をアクティブとし，
データの書き込み時以外の時には，すべての列のメモリ
・セル12をアクティブとすることができる。When data is written by the column selector 30, the memory cells 12 in a desired column are activated,
At times other than when data is written, the memory cells 12 in all columns can be activated.

【００４１】図５は，カラム・セレクタの他の例を示す
ブロック図である。この図において図４に示すものと同
一物には同一符号を付して説明を省略する。図５に示す
カラム・セレクタは，データの読み出し時以外のとき
（データの書き込み時ならびにデータの書き込みも読み
出しもなにもしないとき）にはカラム・アドレス・デー
タにもついて指定される列のカラムのみアクティブと
し，データの読み出し時には，すべての列のカラムをア
クティブとするものである。FIG. 5 is a block diagram showing another example of the column selector. In this figure, the same components as those shown in FIG. The column selector shown in FIG. 5 operates at the time other than when data is read (when data is written and when neither data is written nor read), the column of the column specified for the column address data is used. Only the active state is set, and at the time of data reading, all the columns are activated.

【００４２】カラム選択制御回路32Ａには，反転回路35
が含まれている。この反転回路35によって反転されたア
ウトプット・イネーブル信号ＯＥ１がカラム選択回路32
Ａを構成するＯＲ回路Ｏ１からＯ16に与えられる。アウ
トプット・イネーブル信号ＯＥ１によってメモリ・セル
12のアクティブおよび非アクティブが制御されることと
なる。The column selection control circuit 32A includes an inversion circuit 35
It is included. The output enable signal OE1 inverted by the inverting circuit 35 is supplied to the column selecting circuit 32.
It is supplied to OR circuits O1 to O16 constituting A. Output enable signal OE1 causes memory cell
Twelve active and inactive will be controlled.

【００４３】図５に示すカラム・セレクタは，式２にも
とづいて動作する。The column selector shown in FIG. 5 operates based on Equation 2.

【００４４】[0044]

【式２】 (Equation 2)

【００４５】例えば，チップ・イネーブル信号がＬレベ
ルであり，かつアウトプット・イネーブル信号ＯＥ１が
Ｌレベルのときまたはチップ・イネーブル信号がＬレベ
ルであり，アウトプット・イネーブル信号ＯＥ１がＨレ
ベルであり，カラム・アドレス・データが「0000」であ
ると，カラム選択信号出力回路33のＡＮＤ回路Ａ１から
メモリ・セルの第１列をアクティブとする信号が出力す
る。そのほかの列のメモリ・セル12も同様である。For example, when the chip enable signal is at the L level and the output enable signal OE1 is at the L level, or when the chip enable signal is at the L level, the output enable signal OE1 is at the H level, When the column address data is “0000”, a signal for activating the first column of the memory cell is output from the AND circuit A1 of the column selection signal output circuit 33. The same applies to the memory cells 12 in the other columns.

【００４６】図５に示すカラム・セレクタによりデータ
の読み出し時以外のときには，カラム・アドレスによっ
て指定された列のメモリ・セル12がアクティブとされ，
データの読み出し時のときにはすべての列のメモリ・セ
ル12がアクティブとすることができる。When data is not read by the column selector shown in FIG. 5, the memory cells 12 in the column specified by the column address are activated,
When reading data, the memory cells 12 in all columns can be active.

【００４７】図６は，ライト・データ・セレクタ40の電
気的構成を示すブロック図である。FIG. 6 is a block diagram showing an electrical configuration of the write data selector 40.

【００４８】カラム・アドレス・データは，カラム・デ
コーダ41に入力する。カラム・アドレス・データにもと
づいてカラム・デコーダ41からカラム・デコード信号Ｃ
ＤＥＣ０〜ＣＤＥＣ15が出力される。ライト・データ・
セレクタ40には，ライト・データ制御回路42が含まれて
いる。このライト・データ制御回路42には，メモリ・セ
ル12の列数と同じ数のＡＮＤ回路Ａ１からＡ16が含まれ
ている。これらのＡＮＤ回路Ａ１からＡ16の一方の入力
端子には，カラム・デコーダ41から出力されるカラム・
デコード信号ＣＤＥＣ０〜ＣＤＥＣ15が入力する。The column address data is input to the column decoder 41. A column decode signal C from the column decoder 41 based on the column address data
DEC0 to CDEC15 are output. Write data
The selector 40 includes a write data control circuit 42. The write data control circuit 42 includes the same number of AND circuits A1 to A16 as the number of columns of the memory cells 12. One of the input terminals of the AND circuits A1 to A16 is connected to a column output from the column decoder 41.
Decode signals CDEC0 to CDEC15 are input.

【００４９】ライト・データ・セレクタ40には，ライト
・パルス生成回路43も含まれている。ライト・パルス生
成回路43にライト・イネーブル信号ＷＥ１およびチップ
・イネーブル信号が入力する。ライト・パルス生成回路
43において，ライト・イネーブル信号ＷＥ１とチップ・
イネーブル信号とのＡＮＤ論理の信号が出力される。ラ
イト・パルス生成回路43の出力信号がライト・データ制
御回路42のＡＮＤ回路Ａ１からＡ16の他方の入力端子に
入力する。The write data selector 40 also includes a write pulse generation circuit 43. The write enable signal WE1 and the chip enable signal are input to the write pulse generation circuit 43. Write pulse generation circuit
43, the write enable signal WE1 and the chip
An AND logic signal with the enable signal is output. The output signal of the write pulse generation circuit 43 is input to the other input terminals of the AND circuits A1 to A16 of the write data control circuit 42.

【００５０】ライト・データ・セレクタ40には，バッフ
ァ回路44も含まれている。このバッファ回路44には，出
力ラインごとにデータ出力バッファＢ１からＢ16が接続
されている。これらのデータ出力バッファＢ１からＢ16
は，ライト・データ制御回路42のＡＮＤ回路Ａ１からＡ
16の出力信号によってその出力が制御される。ＡＮＤ回
路Ａ１からＡ16の出力信号が与えられるデータ出力バッ
ファＢ１からＢ16に与えられるライト・データがデータ
出力バッファＢ１からＢ16を通過する。通過したライト
・データがアクティブにされた列のメモリ・セル12に書
き込まれる。The write data selector 40 also includes a buffer circuit 44. The buffer circuit 44 is connected to data output buffers B1 to B16 for each output line. These data output buffers B1 to B16
Are the AND circuits A1 to A of the write data control circuit 42.
Its output is controlled by 16 output signals. Write data supplied to the data output buffers B1 to B16 to which the output signals of the AND circuits A1 to A16 are supplied pass through the data output buffers B1 to B16. The passed write data is written to the memory cells 12 in the activated column.

【００５１】図７は，リード・データ・セレクタ50の電
気的構成を示すブロック図である。FIG. 7 is a block diagram showing an electrical configuration of the read data selector 50.

【００５２】リード・データ・セレクタ50には，入力ラ
インにデータ出力バッファＢ１からＢ16が接続されてい
る。リード・データ・セレクタ50には，リード・パルス
生成回路51も含まれている。このリード・パルス生成回
路51にアウトプット・イネーブル信号ＯＥ１およびチッ
プ・イネーブル信号が入力する。リード・パルス生成回
路51においてＡＮＤ論理の信号が出力される。リード・
パルス生成回路51の出力信号がバッファ回路52内のデー
タ出力バッファＢ１〜Ｂ16の制御信号として与えられ
る。The data output buffers B1 to B16 are connected to the input lines of the read data selector 50. The read data selector 50 also includes a read pulse generation circuit 51. The output enable signal OE1 and the chip enable signal are input to the read pulse generation circuit 51. The read pulse generation circuit 51 outputs an AND logic signal. Lead
An output signal of the pulse generation circuit 51 is provided as a control signal for data output buffers B1 to B16 in the buffer circuit 52.

【００５３】メモリ・セル12からデータを読み出すとき
には，すべてのデータ出力バッファＢ１からＢ16がアク
ティブとされ，メモリ・セル12にデータを書き込むとき
にはすべてのデータ出力バッファが非アクティブとされ
る。128 ビットのデータを同時に読み出すことができる
ようになる。When reading data from the memory cell 12, all data output buffers B1 to B16 are activated, and when writing data to the memory cell 12, all data output buffers are deactivated. 128-bit data can be read simultaneously.

【００５４】図８は，プリンタの電気的構成を示すブロ
ック図である。図９は，プリンタのプリント動作を示す
タイム・チャートである。FIG. 8 is a block diagram showing the electrical configuration of the printer. FIG. 9 is a time chart showing the printing operation of the printer.

【００５５】プリンタの全体の動作は，プリント・シー
ケンサ70によって統括される。The overall operation of the printer is controlled by the print sequencer 70.

【００５６】プリント・シーケンサ70およびＣＰＵイン
ターフェイス（ＣＰＵＩＦ）60には，ライン・パルスが
入力する。このライン・パルスは，１ライン分のデータ
をプリントする時間を規定している。A line pulse is input to the print sequencer 70 and the CPU interface (CPUIF) 60. This line pulse defines the time for printing one line of data.

【００５７】プリントすべき画像を表すデータとしてラ
イト・データが与えられ，このライト・データがＣＰＵ
インターフェイス60に入力する。ＣＰＵインターフェイ
ス60からアドレス・データ，ライト・データおよびライ
ト信号が出力され，第１のレクタ61および第２のセレク
タ62にそれぞれ与えられる。Write data is given as data representing an image to be printed, and the write data is
Input to interface 60. Address data, write data, and a write signal are output from the CPU interface 60 and applied to the first selector 61 and the second selector 62, respectively.

【００５８】プリント・シーケンサ70からメモリ切替信
号が出力され，第１のセレクタ61に与えられる。メモリ
切替信号は，反転回路63を介して第２のセレクタ62にも
与えられる。メモリ切替信号に応じて第１のセレクタ61
または第２のセレクタ62から出力されるデータが第１の
ライン・メモリ67または第２のライン・メモリ68のいず
れかに入力する。A memory switching signal is output from the print sequencer 70 and supplied to the first selector 61. The memory switching signal is also provided to the second selector 62 via the inverting circuit 63. The first selector 61 according to the memory switching signal
Alternatively, the data output from the second selector 62 is input to either the first line memory 67 or the second line memory 68.

【００５９】プリンタには，プリント・シーケンサ70に
より制御される転送制御回路64が含まれている。転送制
御回路64に転送開始指令が与えられることにより，第１
のセレクタ61および第２のセレクタ62に与えられたライ
ト・データが第１のライン・メモリ67または第２のライ
ン・メモリ68に与えられるようにセレクタ61および62が
制御される。ライト・データがライン・メモリ67または
68のいずれかへの書き込みが終了すると，転送制御回路
64からプリント・シーケンサ70に転送完了信号が与えら
れる。ライン・メモリ67および68には，上述のようにし
てライト・データが書き込まれる。The printer includes a transfer control circuit 64 controlled by the print sequencer 70. When a transfer start command is given to the transfer control circuit 64, the first
The selectors 61 and 62 are controlled such that the write data supplied to the selector 61 and the second selector 62 are supplied to the first line memory 67 or the second line memory 68. Write data is stored in the line memory 67 or
When writing to any of 68 is completed, the transfer control circuit
From 64, a transfer completion signal is supplied to the print sequencer 70. Write data is written to the line memories 67 and 68 as described above.

【００６０】プリント・シーケンサ70においては，階調
値がカウントされている。この階調カウント値は，ヘッ
ド・ドライバ81による印画を制御するのに用いられる。
階調カウント値は，大小比較回路71に入力する。In the print sequencer 70, gradation values are counted. The gradation count value is used to control printing by the head driver 81.
The gradation count value is input to the magnitude comparison circuit 71.

【００６１】ライン・メモリ67および68に書き込まれた
データは，それぞれライン・メモリ67および68から読み
出され，大小比較回路71に入力する。大小比較回路71に
おいて，ライン・メモリ67または68から読み出されたデ
ータと階調カウンタ値とが比較される。この比較の結果
ライン・メモリ67または68から読み出されたデータによ
って表されるレベルの方が階調カウンタ値の値よりも大
きいと，大小比較回路71からライン・メモリ67または68
からデータが読出されヘッド・データとして出力され
る。ヘッド・データはプリント・ヘッド回路80のヘッド
・ドライバ81に入力する。ヘッド・ドライバ81によって
画像データによって表される画像がプリントされる。The data written in the line memories 67 and 68 are read from the line memories 67 and 68, respectively, and input to the magnitude comparison circuit 71. The magnitude comparison circuit 71 compares the data read from the line memory 67 or 68 with the gradation counter value. As a result of this comparison, if the level represented by the data read from the line memory 67 or 68 is larger than the value of the gradation counter value, the magnitude comparison circuit 71 sends the line memory 67 or 68
Are read from the data and output as head data. The head data is input to a head driver 81 of a print head circuit 80. An image represented by the image data is printed by the head driver 81.

【図面の簡単な説明】[Brief description of the drawings]

【図１】ライン・メモリの電気的構成を示すブロック図
である。FIG. 1 is a block diagram showing an electrical configuration of a line memory.

【図２】メモリ・ブロックの電気的構成を示すブロック
図である。FIG. 2 is a block diagram showing an electrical configuration of a memory block.

【図３】メモリ・ブロックにデータを書き込むときおよ
びメモリ・ブロックに書き込まれたデータを読み出すと
きのタイム・チャートである。FIG. 3 is a time chart when writing data to a memory block and when reading data written to a memory block;

【図４】カラム・セレクタの電気的構成を示すブロック
図である。FIG. 4 is a block diagram showing an electrical configuration of a column selector.

【図５】カラム・セレクタの電気的構成を示すブロック
図である。FIG. 5 is a block diagram showing an electrical configuration of a column selector.

【図６】ライト・データ・セレクタの電気的構成を示す
ブロック図である。FIG. 6 is a block diagram showing an electrical configuration of a write data selector.

【図７】リード・データ・セレクタの電気的構成を示す
ブロック図である。FIG. 7 is a block diagram showing an electrical configuration of a read data selector.

【図８】プリンタの一部の電気的構成を示すブロック図
である。FIG. 8 is a block diagram illustrating an electrical configuration of a part of the printer.

【図９】プリンタによるプリント動作を示すタイム・チ
ャートである。FIG. 9 is a time chart showing a printing operation by the printer.

【符号の説明】[Explanation of symbols]

１，２，３，４ メモリ・ブロック ５，67，68 ライン・メモリ 11 メモリ・セル・ブロック 12 メモリ・セル 20 ロウ・デコーダ 30 カラム・セレクタ 31，41 カラム・デコーダ 32 カラム選択回路 33 カラム選択信号出力回路 40 ライト・データ・セレクタ 42 ライト・データ制御回路 44，52 バッファ回路 50 リード・データ・セレクタ 1, 2, 3, 4 Memory block 5, 67, 68 Line memory 11 Memory cell block 12 Memory cell 20 Row decoder 30 Column selector 31, 41 Column decoder 32 Column selection circuit 33 Column selection signal Output circuit 40 Write data selector 42 Write data control circuit 44, 52 Buffer circuit 50 Read data selector

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 列方向および行方向に多数のメモリ・セ
ルが配置されているメモリ・セル・ブロックに，ｎビッ
トのデータ・バス幅を有する書き込みデータ・バスおよ
び上記ｎビットよりも多いｍビットのデータ・バス幅を
有する読み出しデータ・バスがそれぞれ接続され，上記
ｎビットのデータが書き込み可能なように各列の上記メ
モリ・セルが配置され，かつ上記ｍビットを上記ｎビッ
トで除したときに得られる商以上の列の上記メモリ・セ
ルが配置されている，半導体メモリ。1. A write data bus having an n-bit data bus width and m bits more than n bits are provided in a memory cell block in which a large number of memory cells are arranged in a column direction and a row direction. Read data buses having the same data bus width are connected, the memory cells in each column are arranged so that the n-bit data can be written, and the m bits are divided by the n bits Semiconductor memory in which the above memory cells in columns more than the quotient obtained in the above are arranged. 【請求項２】 上記メモリ・セルにデータを書き込むと
きには，列アドレス・データにもとづいて定められる列
の上記メモリ・セルをアクティブにし，その他の列の上
記メモリ・セルを非アクティブとする書き込み制御回
路，および上記メモリ・セルに書き込まれたデータを読
み出すときには上記メモリ・セルのすべてをアクティブ
とする読み出し制御回路，をさらに備えた請求項１に記
載の半導体メモリ。2. A write control circuit for writing data into said memory cells, activating said memory cells in a column determined based on column address data and inactivating said memory cells in other columns. 2. The semiconductor memory according to claim 1, further comprising a read control circuit for activating all of said memory cells when reading data written in said memory cells. 【請求項３】 列方向および行方向に多数のメモリ・セ
ルが配置されているメモリ・セル・ブロックに，ｎビッ
トのデータ・バス幅を有する書き込みデータ・バスおよ
び上記ｎビットよりも多いｍビットのデータ・バス幅を
有する読み出しデータ・バスをそれぞれ接続し，上記ｎ
ビットのデータが書き込み可能なように各列の上記メモ
リ・セルを配置し，上記ｍビットを上記ｎビットで除し
たときに得られる商以上の列の上記メモリ・セルを配置
し，上記メモリ・セルにデータを書き込むときには，列
アドレス・データにもとづいて定められる列の上記メモ
リ・セルをアクティブにし，その他の列の上記メモリ・
セルを非アクティブとし，上記メモリ・セルに書き込ま
れたデータを読み出すときには上記メモリ・セルのすべ
てをアクティブとする，半導体メモリの動作制御方法。3. A write data bus having an n-bit data bus width and m bits more than n bits are provided in a memory cell block in which a large number of memory cells are arranged in a column direction and a row direction. Read data buses having a data bus width of
The memory cells in each column are arranged so that bit data can be written, and the memory cells in a column equal to or larger than a quotient obtained by dividing the m bits by the n bits are arranged. When writing data to a cell, the memory cells in a column determined based on column address data are activated, and the memory cells in other columns are activated.
An operation control method for a semiconductor memory, wherein a cell is made inactive, and when reading data written in the memory cell, all of the memory cells are made active.