JP2000138177A - Manufacture for semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板を用い
た半導体装置の製造方法に係るものであり、特には、素
子分離において電気的に分離するために絶縁膜を用い
て、更に、不純物イオンの活性化アニールにおいてラン
プアニール処理を行う半導体装置の製造方法の改良に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device using a semiconductor substrate, and more particularly, to a method of manufacturing a semiconductor device using an insulating film for electrically isolating elements, and further using impurity ions. The present invention relates to an improvement in a method of manufacturing a semiconductor device in which a lamp annealing process is performed in activation annealing.
【０００２】[0002]
【従来の技術】バルク基板、ＳＯＩ基板を問わず、半導
体基板を用いた半導体装置の製造方法において、不純物
イオンの活性化アニールの方法として、拡散炉を用いた
熱処理によるアニール技術と、ランプ光を照射して行
う、高温／短時間のランプアニール処理による技術とが
ある。ランプアニール技術は、一般的にランプ光を半導
体基板の上部及び下部の両側から照射し、これにより、
半導体基板において光が吸収されて発熱し、不純物イオ
ンが活性化されるという原理に基づくものである。この
ランプアニール技術は、横方向への拡散量が小さく、微
細化に適した技術である。2. Description of the Related Art In a method of manufacturing a semiconductor device using a semiconductor substrate irrespective of a bulk substrate or an SOI substrate, an annealing technology by heat treatment using a diffusion furnace and a lamp light are used as a method of activation annealing of impurity ions. There is a technique of high-temperature / short-time lamp annealing treatment performed by irradiation. Lamp annealing technology generally irradiates lamp light from both the upper and lower sides of a semiconductor substrate, whereby
This is based on the principle that light is absorbed in a semiconductor substrate to generate heat and impurity ions are activated. This lamp annealing technique has a small amount of lateral diffusion and is suitable for miniaturization.
【０００３】何れのアニール技術においても、素子分離
において、電気的に分離するために、絶縁膜として酸化
膜（ＳｉＯ2）を用いている場合、活性領域と素子分離
領域とでは、それぞれの熱膨張係数が異なるため、熱ス
トレスによる半導体基板内の結晶欠陥が問題となる。半
導体基板内に結晶欠陥が発生した場合、トランジスタ等
の半導体装置において、異常なリーク電流が発生し、半
導体装置としての正常な動作を得ることができなくな
る。[0003] In any of the annealing techniques, when an oxide film (SiO 2 ) is used as an insulating film to electrically isolate elements in element isolation, the thermal expansion in the active region and the element isolation region are different from each other. Since the coefficients are different, crystal defects in the semiconductor substrate due to thermal stress pose a problem. When a crystal defect occurs in a semiconductor substrate, an abnormal leak current occurs in a semiconductor device such as a transistor, and a normal operation as the semiconductor device cannot be obtained.
【０００４】不純物イオンの活性化アニールの方法とし
て、拡散炉を用いた熱処理によるアニール技術において
は、処理原理として、半導体基板全体の雰囲気を高温化
してアニールするため、半導体基板の局部的な温度差は
無い。したがって、熱ストレスの発生は小さい。As a method of activation annealing of impurity ions, in an annealing technique by a heat treatment using a diffusion furnace, as a treatment principle, the temperature of the entire semiconductor substrate is increased by annealing, so that the local temperature difference of the semiconductor substrate is increased. There is no. Therefore, the occurrence of heat stress is small.
【０００５】しかしながら、不純物イオンの活性化アニ
ールの方法として、ランプ光を照射し、高温／短時間の
ランプアニール処理による技術を用いる場合は、ランプ
光を吸収する半導体基板においてのみ急速に高温化する
一方で、素子分離用絶縁膜である酸化膜（ＳｉＯ2）部
においては、ランプ光は透過してしまい、結果として、
酸化膜部と半導体基板間の温度差が大きくなり、局部的
な温度差により熱ストレスが発生してしまい、結晶欠陥
を誘起する原因となる。However, when a technique of irradiating a lamp light and performing a high-temperature / short-time lamp annealing process is used as a method of activation annealing of impurity ions, the temperature is rapidly raised only in a semiconductor substrate that absorbs the lamp light. On the other hand, in an oxide film (SiO 2 ) portion which is an element isolation insulating film, lamp light is transmitted, and as a result,
The temperature difference between the oxide film portion and the semiconductor substrate becomes large, and thermal stress occurs due to the local temperature difference, which causes crystal defects.
【０００６】そこで、この活性領域端の熱ストレス緩衝
に対する従来技術として、半導体基板に形成された溝
（トレンチ）内に分離用絶縁膜が埋め込まれた半導体装
置において、前記半導体基板と前記分離用絶縁膜との間
に、熱処理により生ずるストレスを緩衝するための熱ス
トレス緩衝膜を形成することを特徴とした技術が提案さ
れている（特開平２−２９５１５３号公報）。Therefore, as a conventional technique for buffering the thermal stress at the end of the active region, in a semiconductor device in which an isolation insulating film is embedded in a trench (trench) formed in a semiconductor substrate, the semiconductor substrate and the isolation insulating film are separated. There has been proposed a technique characterized by forming a thermal stress buffer film between the film and the film to buffer the stress generated by the heat treatment (Japanese Patent Application Laid-Open No. 2-295153).
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た、特開平２−２９５１５３号公報で提案された技術
は、所謂、トレンチ素子分離方法においてのみ適用可能
な熱ストレス緩和技術であり、ロコス法による素子分離
技術を適用した半導体装置の製造方法には適さないもの
であった。However, the technique proposed in Japanese Patent Application Laid-Open No. 2-295153 is a thermal stress relaxation technique applicable only to a so-called trench element isolation method. It is not suitable for a method of manufacturing a semiconductor device to which the separation technique is applied.
【０００８】本発明は、絶縁膜による素子分離技術を用
いた全ての半導体装置の製造方法に於いて適用できる熱
ストレス緩和技術を提供しようとするものであり、本発
明を用いることにより、半導体基板内に結晶欠陥を引き
起こさず、トランジスタ等の半導体装置に於いて、異常
なリーク電流が発生しない半導体装置を提供することを
目的とするものである。An object of the present invention is to provide a technique for alleviating thermal stress which can be applied to all methods of manufacturing a semiconductor device using an element isolation technique using an insulating film. It is an object of the present invention to provide a semiconductor device such as a transistor which does not cause crystal defects therein and which does not generate an abnormal leakage current.
【０００９】[0009]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、素子分離において、分離用絶縁膜を用い
たもので、更に、不純物イオンの活性化アニールにおい
て、ランプ光を照射してランプアニール処理を行うもの
に於いて、このランプアニール処理を行う前に、半導体
基板上部に、多結晶シリコン膜等の光吸収膜を形成する
ことを特徴とするものである。A method of manufacturing a semiconductor device according to the present invention uses an isolation insulating film in element isolation, and further irradiates a lamp light in activation annealing of impurity ions. In the lamp annealing process, a light absorbing film such as a polycrystalline silicon film is formed on the semiconductor substrate before performing the lamp annealing process.
【００１０】これにより、ランプアニール処理において
は、半導体基板上部からのランプ光は、前記光吸収膜に
おいて吸収され、半導体基板下部からのランプ光につい
ては、半導体基板そのものが光を吸収する。このため、
前記光吸収膜及び半導体基板が発熱し、その輻射熱によ
り不純物イオンが活性化される。このように、輻射熱を
用いて活性化アニールを行うため、活性領域端と素子分
離領域との温度差は、拡散炉を用いた場合と同様に小さ
くすることができ、熱ストレスによる半導体基板内の結
晶欠陥の発生が防止されるものである。Thus, in the lamp annealing process, the lamp light from the upper portion of the semiconductor substrate is absorbed by the light absorbing film, and the lamp light from the lower portion of the semiconductor substrate is absorbed by the semiconductor substrate itself. For this reason,
The light absorbing film and the semiconductor substrate generate heat, and the radiant heat activates the impurity ions. As described above, since the activation annealing is performed using the radiant heat, the temperature difference between the active region edge and the element isolation region can be reduced as in the case of using the diffusion furnace, and the temperature difference in the semiconductor substrate due to thermal stress can be reduced. This prevents the occurrence of crystal defects.
【００１１】すなわち、本発明に於ける半導体基板上部
のランプ光吸収膜は、後のランプアニール処理工程にお
いて、活性領域端と素子分離領域との温度差を小さく
し、これにより、熱ストレスを緩和させて、半導体基板
内の結晶欠陥の発生を防止し、半導体装置に異常なリー
ク電流が誘起されないようにするものである。That is, in the lamp light absorbing film on the semiconductor substrate according to the present invention, the temperature difference between the edge of the active region and the element isolation region is reduced in the subsequent lamp annealing process, thereby reducing the thermal stress. Thus, generation of crystal defects in the semiconductor substrate is prevented, and abnormal leakage current is not induced in the semiconductor device.
【００１２】[0012]
【発明の実施の形態】以下、半導体基板としてＳＯＩ基
板を用いた、本発明の一実施形態について、図面を参照
して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of the present invention using an SOI substrate as a semiconductor substrate will be described in detail with reference to the drawings.
【００１３】図１は、同実施形態の製造工程断面図であ
る。FIG. 1 is a sectional view showing a manufacturing process of the embodiment.
【００１４】本実施形態においては、まず、ＳＯＩ基板
の上部半導体基板上に熱酸化を行い、表面酸化膜を形成
し、上部半導体層の膜厚調整を行う。表面酸化膜をＨＦ
等の酸化膜エッチャントを用いて除去することにより、
図１（ａ）の構造となる。図において、１０は上部半導
体層（基板）、２０は埋め込み酸化膜、３０は下部半導
体基板である。次いで、上部半導体基板１０上に熱酸化
を行いパッド酸化膜４０及び減圧ＣＶＤ法によりＳｉＮ
膜５０を形成し（図１（ｂ））、活性領域と素子分離領
域とを決定するフォト・エッチング工程を行う（図１
（ｃ））。In this embodiment, first, thermal oxidation is performed on the upper semiconductor substrate of the SOI substrate to form a surface oxide film, and the thickness of the upper semiconductor layer is adjusted. HF surface oxide film
By using an oxide film etchant such as
The structure shown in FIG. In the figure, 10 is an upper semiconductor layer (substrate), 20 is a buried oxide film, and 30 is a lower semiconductor substrate. Next, thermal oxidation is performed on the upper semiconductor substrate 10 and the pad oxide film 40 and SiN are formed by a low pressure CVD method.
A film 50 is formed (FIG. 1B), and a photo-etching process for determining an active region and an element isolation region is performed (FIG. 1).
(C)).
【００１５】次に、ロコス法を用い、素子分離領域６０
を形成する（図１（ｄ））。次に、減圧ＣＶＤ法により
形成したＳｉＮ膜を、リン酸等のＳｉＮエッチャントを
用いて除去し、素子分離領域に囲まれた活性領域となる
上部半導体層に、パッド酸化膜を介してＰ型の不純物イ
オンを、しきい値制御用のイオンとしてイオン注入し
て、チャネル領域となるＰ型不純物によるイオン注入層
１０−１を形成する（図１（ｅ））。このとき、一例と
して、パッド酸化膜が５〜１０ｎｍである場合、Ｐ型不
純物によるイオン注入は、上部半導体層の中央部にピー
クを作るように、11Ｂ+イオンを５〜１５ｋｅＶ、また
は49ＢＦ2 +イオンを２０〜７０ｋｅＶ、また、注入量は
０．２〜１×１０13ｉｏｎｓ／ｃｍ2で行う。Next, the device isolation region 60 is formed by using the LOCOS method.
Is formed (FIG. 1D). Next, the SiN film formed by the low-pressure CVD method is removed using a SiN etchant such as phosphoric acid, and a P-type film is formed on the upper semiconductor layer, which is an active region surrounded by the element isolation region, via a pad oxide film. Impurity ions are ion-implanted as threshold control ions to form an ion-implanted layer 10-1 of a P-type impurity serving as a channel region (FIG. 1E). At this time, as an example, when the pad oxide film has a thickness of 5 to 10 nm, the ion implantation using the P-type impurity is performed by implanting 11 B + ions with 5 to 15 keV or 49 BF so that a peak is formed at the center of the upper semiconductor layer. performing 2 + ions 20～70KeV, also injection volume at 0.2~1 × 10 13 ions / cm 2 .
【００１６】次に、パッド酸化膜を除去し、活性領域に
ゲート絶縁膜７０を形成する。このとき、ゲート絶縁膜
７０の膜厚は、一例として、トランジスタのチャネル長
が、例えば、０．３５μｍであるならば、７〜１０ｎｍ
とする。次に、減圧ＣＶＤ法を用いて、ポリシリコン膜
をゲート絶縁膜上の全面に形成し、フォト・エッチング
工程により、ゲート電極９０を形成する。次に、ＣＶＤ
法等によって、半導体基板の表面全体にシリコン酸化膜
を堆積し、異方性エッチングを用いて、ゲート電極側面
にサイドウォール８０を形成する。その後、半導体基板
の表面全体に、半導体基板の法線方向から、ゲート電極
９０及びサイドウォール８０をマスクとして、Ｎ型不純
物である31Ｐ+イオンを注入し、ソース／ドレイン領域
であるＮ型不純物層１０−２及びＮ型ゲート電極９０を
形成する（図１（ｆ））。Next, the pad oxide film is removed, and a gate insulating film 70 is formed in the active region. At this time, the thickness of the gate insulating film 70 is, for example, 7 to 10 nm if the channel length of the transistor is, for example, 0.35 μm.
And Next, a polysilicon film is formed on the entire surface of the gate insulating film by using a low pressure CVD method, and a gate electrode 90 is formed by a photo-etching process. Next, CVD
A silicon oxide film is deposited on the entire surface of the semiconductor substrate by a method or the like, and sidewalls 80 are formed on the side surfaces of the gate electrode using anisotropic etching. Thereafter, using the gate electrode 90 and the sidewall 80 as a mask, 31 P + ions as N-type impurities are implanted into the entire surface of the semiconductor substrate from the normal direction of the semiconductor substrate, and N-type impurities as source / drain regions are implanted. The layer 10-2 and the N-type gate electrode 90 are formed (FIG. 1F).
【００１７】次に、メタル配線のための層間絶縁膜１０
０を形成し（図１（ｇ））、その後、対ランプアニール
処理用のランプ光吸収膜としての多結晶シリコン膜１１
０を、半導体基板表面の全面に堆積させる（図１
（ｈ））。ランプアニール用のランプ光は、通常、ハロ
ゲンランプを用いたインコヒーレント光であり、このイ
ンコヒーレント光を吸収するために、前記多結晶シリコ
ン膜１１０は、５００ｎｍ程度の膜厚に堆積させる。こ
の後、不純物イオンの活性化のためのランプアニール
を、例えば、１０００℃、１５秒間程度行う（図１
（ｉ））。Next, an interlayer insulating film 10 for metal wiring
0 (FIG. 1 (g)), and then a polycrystalline silicon film 11 as a lamp light absorbing film for lamp annealing treatment.
0 is deposited on the entire surface of the semiconductor substrate (FIG. 1).
(H)). The lamp light for lamp annealing is usually incoherent light using a halogen lamp. In order to absorb the incoherent light, the polycrystalline silicon film 110 is deposited to a thickness of about 500 nm. Thereafter, lamp annealing for activating impurity ions is performed, for example, at 1000 ° C. for about 15 seconds (FIG. 1).
(I)).
【００１８】次に、前記ランプ光吸収膜１１０をドライ
エッチングにより除去する（図１（ｊ））。Next, the lamp light absorbing film 110 is removed by dry etching (FIG. 1 (j)).
【００１９】以後の工程は、通常の半導体装置の製造方
法と同様の工程であり、フォト・エッチング工程によ
り、コンタクトホールを形成し、コンタクトプラグの埋
め込み形成を行い、メタル配線の形成を行う。Subsequent steps are the same as those in the usual method of manufacturing a semiconductor device. A contact hole is formed, a contact plug is buried by a photo-etching step, and a metal wiring is formed.
【００２０】なお、前記実施形態において、層間絶縁膜
１００へのコンタクトホール形成後、或いは、層間絶縁
膜１００にコンタクトホールを形成し、コンタクトプラ
グの埋め込み形成後に、ランプ光吸収膜（多結晶シリコ
ン膜）１００を形成する構成とし、更に、該光吸収膜に
対して適当な条件で不純物注入を行った後に、ランプア
ニール処理を実行し、その後、ランプ光吸収膜１１０を
エッチング除去せずに、該光吸収膜をパターニングして
配線を形成する構成とすることもできる。この場合は、
従来の製造方法と比較して、特に、製造工程数の増加も
生じないものである。In the above embodiment, after forming a contact hole in the interlayer insulating film 100, or after forming a contact hole in the interlayer insulating film 100 and burying a contact plug, a lamp light absorbing film (polycrystalline silicon film) is formed. 100), and further, after performing an impurity implantation on the light absorbing film under appropriate conditions, a lamp annealing process is performed, and then the lamp light absorbing film 110 is removed without etching. A configuration in which a wiring is formed by patterning the light absorbing film may be employed. in this case,
In particular, the number of manufacturing steps does not increase as compared with the conventional manufacturing method.
【００２１】前記実施形態は、半導体基板としてＳＯＩ
基板を用いた場合の例であるが、本発明は、これに限定
されるものではなく、バルク基板を用いた場合において
も、同様に、ランプ光吸収膜を形成することにより、ラ
ンプアニールによる熱ストレスの緩和効果を得ることが
できるものである。In the above embodiment, the semiconductor substrate is SOI
Although this is an example in the case of using a substrate, the present invention is not limited to this. Even in the case of using a bulk substrate, similarly, by forming a lamp light absorbing film, heat generated by lamp annealing can be obtained. The effect of relieving stress can be obtained.
【００２２】また、前記実施形態においては、ランプ光
吸収膜の除去にドライエッチング法を用いているが、多
結晶シリコン膜とメタル配線用層間絶縁膜とのエッチン
グ選択比により、ウェットエッチングを用いることも可
能である。この場合、例えば、エッチング選択比を確保
するために、エッチャントとして、２０ｗｔ％のＫＯＨ
溶液を用いる。In the above embodiment, the dry etching method is used for removing the lamp light absorbing film. However, wet etching is used depending on the etching selectivity between the polycrystalline silicon film and the interlayer insulating film for metal wiring. Is also possible. In this case, for example, in order to secure an etching selectivity, 20 wt% KOH is used as an etchant.
Use solution.
【００２３】更に、前記実施形態においては、メタル配
線用層間絶縁膜を形成した後に、ランプ光吸収膜を堆積
する構成としているが、図２に示すように、層間絶縁膜
形成前に、素子分離領域、サイドウォール等の上に直
接、ランプ光吸収膜を堆積する構成とすることも可能で
ある。ただし、この場合は、ランプ光吸収膜の除去に
は、高選択比のウェットエッチングを用いる必要があ
る。Further, in the above-described embodiment, the lamp light absorbing film is deposited after forming the interlayer insulating film for the metal wiring. However, as shown in FIG. It is also possible to adopt a configuration in which a lamp light absorbing film is deposited directly on a region, a sidewall, or the like. However, in this case, it is necessary to use wet etching with a high selectivity to remove the lamp light absorbing film.
【００２４】また、前記実施形態においては、ランプ光
吸収膜として多結晶シリコン膜を用いているが、本発明
は、これに限定されるものではなく、非晶質（アモルフ
ァス）シリコン膜、或いは、多結晶シリコン膜と非晶質
シリコン膜の積層膜等、他のランプ光吸収膜を用いる構
成とすることも可能である。In the above embodiment, a polycrystalline silicon film is used as the lamp light absorbing film. However, the present invention is not limited to this, and an amorphous silicon film or an amorphous silicon film may be used. It is also possible to adopt a configuration using another lamp light absorbing film such as a laminated film of a polycrystalline silicon film and an amorphous silicon film.
【００２５】[0025]
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法は、素子分離において絶縁膜を用
い、更に、不純物イオンの活性化アニールにおいてラン
プアニール処理を行う、半導体装置の製造方法に於い
て、前記ランプアニール処理を行う前に、熱ストレス緩
和用のランプ光吸収膜を形成する構成としたことを特徴
とするものであり、かかる本発明によれば、ランプアニ
ール処理に於ける、半導体基板上部からのランプ光は、
前記光吸収膜において吸収され、半導体基板下部からの
ランプ光は半導体基板そのものが吸収する。このため、
前記光吸収膜及び半導体基板が発熱し、その輻射熱によ
り不純物イオンが活性化される。このように、輻射熱を
用いて活性化アニールが行われるため、活性領域端と素
子分離領域との温度差は、拡散炉を用いた場合と同様に
小さくすることができ、熱ストレスによる半導体基板内
の結晶欠陥の発生を防止することができるものである。
したがって、本発明の半導体装置の製造方法を用いるに
より、異常なリーク電流が流れない、信頼性の高い半導
体装置を製造することが可能となるものである。As described in detail above, the method of manufacturing a semiconductor device according to the present invention uses an insulating film for element isolation, and further performs a lamp annealing process for activation annealing of impurity ions. In the manufacturing method, a lamp light absorbing film for relieving thermal stress is formed before the lamp annealing treatment is performed. The lamp light from the top of the semiconductor substrate is
The semiconductor substrate itself absorbs the lamp light from the lower part of the semiconductor substrate, which is absorbed by the light absorbing film. For this reason,
The light absorbing film and the semiconductor substrate generate heat, and the radiant heat activates the impurity ions. As described above, since the activation annealing is performed using the radiant heat, the temperature difference between the end of the active region and the element isolation region can be reduced as in the case of using the diffusion furnace, and the temperature difference in the semiconductor substrate due to thermal stress can be reduced. Can prevent the occurrence of crystal defects.
Therefore, by using the method for manufacturing a semiconductor device of the present invention, it is possible to manufacture a highly reliable semiconductor device in which an abnormal leakage current does not flow.
【図１】（ａ）乃至（ｊ）は、本発明の一実施形態の製
造方法を示す製造工程図である。FIGS. 1A to 1J are manufacturing process diagrams showing a manufacturing method according to an embodiment of the present invention.
【図２】本発明の他の実施形態の説明に供する工程断面
図である。FIG. 2 is a process cross-sectional view for explaining another embodiment of the present invention.
１０ 上部半導体基板 １０−１ チャネル領域 １０−２ ソース／ドレイン領域 ６０ 素子分離領域 ７０ ゲート絶縁膜 ９０ ゲート電極 １１０ ランプ光吸収膜 Reference Signs List 10 upper semiconductor substrate 10-1 channel region 10-2 source / drain region 60 element isolation region 70 gate insulating film 90 gate electrode 110 lamp light absorbing film
Claims (2)
不純物イオンの活性化アニールにおいてランプアニール
処理を行う、半導体装置の製造方法に於いて、前記ラン
プアニール処理を行う前に、熱ストレス緩和用のランプ
光吸収膜を形成する構成としたことを特徴とする、半導
体装置の製造方法。An insulating film is used in element isolation,
In the method for manufacturing a semiconductor device, wherein lamp annealing is performed in activation annealing of impurity ions, a lamp light absorbing film for relieving thermal stress is formed before performing the lamp annealing. To manufacture a semiconductor device.
に於いて、前記ランプ光吸収膜が、多結晶シリコン膜、
非晶質シリコン膜、または、多結晶シリコン膜と非晶質
シリコン膜の積層膜の何れかであることを特徴とする、
半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein said lamp light absorbing film is a polycrystalline silicon film.
An amorphous silicon film, or a stacked film of a polycrystalline silicon film and an amorphous silicon film,
A method for manufacturing a semiconductor device.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308547A JP2000138177A (en) | 1998-10-29 | 1998-10-29 | Manufacture for semiconductor device |
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