JP2000134078A - Capacitance sensor circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、静電容量センサ回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitance sensor circuit.
【０００２】[0002]
【従来の技術】従来、２の検出電極の静電容量差を検出
する静電容量センサ回路が日本国実用新案出願公告公報
第６３−３６２４６号に開示されている。図１０に示す
ように、この回路は、パルス信号発生回路と、可変抵抗
と、第１可変遅延回路と、第２可変遅延回路と、位相弁
別手段とを備え、検出電極は、第１可変遅延回路へ、ま
た、基準電極は、第２可変遅延回路へ接続されている。2. Description of the Related Art Conventionally, a capacitance sensor circuit for detecting a capacitance difference between two detection electrodes is disclosed in Japanese Utility Model Application Publication No. 63-36246. As shown in FIG. 10, this circuit includes a pulse signal generation circuit, a variable resistor, a first variable delay circuit, a second variable delay circuit, and a phase discriminating means. The circuit and the reference electrode are connected to a second variable delay circuit.
【０００３】パルス信号発生回路から出力されたパルス
信号は、可変抵抗を介して第１可変遅延回路と、第２可
変遅延回路へ分枝される。両可変遅延回路は、検出領域
に被検出物が存在する場合の検出電極とアース間の静電
容量（以下、「検出電極静電容量」とする。）、基準電
極とアース間の静電容量（以下、「基準電極静電容量」
とする。）の大きさに応じ、入力されたパルス信号を遅
延させ、比較手段である位相弁別手段へ各パルス信号を
出力する。The pulse signal output from the pulse signal generating circuit is branched to a first variable delay circuit and a second variable delay circuit via a variable resistor. Both variable delay circuits have a capacitance between the detection electrode and the ground when an object to be detected exists in the detection area (hereinafter, referred to as a “detection electrode capacitance”) and a capacitance between the reference electrode and the ground. (Hereinafter, "reference electrode capacitance"
And ), The input pulse signal is delayed, and each pulse signal is output to the phase discriminating means as the comparing means.
【０００４】位相弁別手段は、入力された各パルス信号
の位相を比較し、その位相のずれが、所定しきい値以上
である場合には、検出信号を出力する。尚、検出領域内
に検出物が存在しない場合の検出電極とアース間の静電
容量（以下、「検出電極基礎容量」とする。）と基準電
極とアース間の静電容量（以下、「基準電極基礎容量」
とする。）との相違は、可変抵抗を手動で調整してい
た。The phase discriminating means compares the phases of the input pulse signals, and outputs a detection signal when the phase difference is equal to or greater than a predetermined threshold. The capacitance between the detection electrode and the ground (hereinafter referred to as “detection electrode basic capacitance”) and the capacitance between the reference electrode and the ground (hereinafter referred to as “reference”) when no detection object exists in the detection area. Electrode basic capacity ''
And The difference was that the variable resistor was adjusted manually.
【０００５】[0005]
【発明が解決しようとする課題】上記の静電容量センサ
回路は、ノイズ等の影響により検出電極基礎容量、また
は、基準電極基礎容量の何れかが変動した場合、その両
基礎容量の相違による遅延パルス信号の位相差が所定の
しきい値以上であれば、検出領域内に被検出物が存在し
ない場合でも検出信号を出力する。即ち、誤動作する。In the above-described capacitance sensor circuit, when either the detection electrode basic capacitance or the reference electrode basic capacitance fluctuates due to the influence of noise or the like, the delay due to the difference between the two basic capacitances. If the phase difference between the pulse signals is equal to or greater than a predetermined threshold value, a detection signal is output even when no object is present in the detection area. That is, a malfunction occurs.
【０００６】上記の検出電極基礎容量と基準電極基礎容
量の相違による上記の誤動作を防止するためは、上記の
しきい値を大きく設定すれば回避できる。しかし、しき
い値を大きく設定すると、所定の電荷量を有する被検出
物を検出する場合、その被検出物が、検出電極により接
近あるいは接触しなければ検出することができなくな
る。即ち、検出感度を低下させなければならないという
問題点があった。In order to prevent the above-mentioned malfunction due to the difference between the basic capacitance of the detection electrode and the basic capacitance of the reference electrode, it can be avoided by setting the threshold value to a large value. However, when the threshold value is set to a large value, when an object having a predetermined charge amount is detected, the object cannot be detected unless the object approaches or touches the detection electrode. That is, there was a problem that the detection sensitivity had to be lowered.
【０００７】また、上記の静電容量センサ回路は、検出
電極の領域内に、物体が接近し静止してしまうと、検出
電極の電荷量は増大した状態のままであるため、他の物
体が新たに検出領域内に侵入しても検出することができ
ないという問題点があった。Further, in the above-mentioned capacitance sensor circuit, when an object approaches and comes to a standstill in the area of the detection electrode, the charge amount of the detection electrode remains in an increased state. There is a problem that even if a new intrusion occurs in the detection area, it cannot be detected.
【０００８】本発明は、上記の静電容量センサ回路の問
題点を解決し、検出電極基礎容量と基準電極基礎容量バ
ランスが損なわれても誤動作等が発生せず、また、安定
した感度と高い検出感度を維持することができる静電容
量センサ回路を提供することを目的とする。The present invention solves the above-mentioned problems of the capacitance sensor circuit, so that no malfunction occurs even if the balance between the basic capacitance of the detection electrode and the basic capacitance of the reference electrode is impaired. An object is to provide a capacitance sensor circuit that can maintain detection sensitivity.
【０００９】[0009]
【課題を解決するための手段】請求項１記載の静電容量
センサ回路は、パルス信号を発生するパルス信号発生回
路と、パルス信号を少なくとも２の検出電極の静電容量
の変化に基づいてクロック信号、第１データ信号及び第
２データ信号を形成する比較手段と、第１データ信号の
タイミングｔ２とクロック信号のタイミングｔ１間の時
間と、クロック信号のタイミングｔ１と第２データ信号
のタイミングｔ３間の時間を制御する自動バランス調整
手段と、クロック信号と第１データ信号とを比較し、ま
た、クロック信号と第２データ信号を比較判断する判断
手段とを有するというものである。According to a first aspect of the present invention, there is provided an electrostatic capacitance sensor circuit comprising: a pulse signal generating circuit for generating a pulse signal; and a clock signal based on a change in the capacitance of at least two detection electrodes. Comparing means for forming a signal, a first data signal and a second data signal, a time between the first data signal timing t2 and the clock signal timing t1, and a time between the clock signal timing t1 and the second data signal timing t3. And a determining means for comparing the clock signal with the first data signal and for comparing and determining the clock signal with the second data signal.
【００１０】本発明に係る静電容量センサ回路は、２の
検出電極の静電容量の変化に基づきクロック信号、第１
データ信号及び第２データ信号を形成し、そのタイミン
グ間の時間を制御することにより、２の検出電極の検出
感度を所定の感度に維持することができる。[0010] The capacitance sensor circuit according to the present invention provides a clock signal based on a change in the capacitance of the two detection electrodes.
By forming the data signal and the second data signal and controlling the time between the timings, the detection sensitivity of the two detection electrodes can be maintained at a predetermined sensitivity.
【００１１】請求項２記載の静電容量センサ回路は、自
動バランス手段が、第１データ信号のタイミングｔ２と
クロック信号のタイミングｔ１間の時間と、クロック信
号のタイミングｔ１と第２データ信号のタイミングｔ３
間の時間を均等に制御するというものである。According to a second aspect of the present invention, there is provided the capacitance sensor circuit, wherein the automatic balance means includes a time between the first data signal timing t2 and the clock signal timing t1, a clock signal timing t1 and a second data signal timing. t3
The time between them is evenly controlled.
【００１２】本発明に係る静電容量センサ回路は、２の
検出電極の検出感度を略均等な感度に維持することがで
きる。また、外部から検出電極へ侵入するノイズは、２
の検出電極に略均等に影響を与えるため、このノイズの
影響を効率的に排除することができる。The capacitance sensor circuit according to the present invention can maintain the detection sensitivity of the two detection electrodes at substantially equal sensitivity. In addition, noise entering the detection electrode from the outside is 2%.
Since the detection electrodes substantially uniformly affect the detection electrodes, the influence of this noise can be efficiently eliminated.
【００１３】請求項３記載の静電容量センサ回路は、比
較手段が、第１検出電極と接続されると共に前記クロッ
ク信号を形成する第１コンパレータと、第２検出電極と
接続されると共に前記第１データ信号を形成する第２コ
ンパレータと、第１データ信号を遅延して第２データ信
号を形成する遅延回路とを有するというものである。According to a third aspect of the present invention, in the capacitance sensor circuit, the comparing means is connected to the first detection electrode and forms the clock signal, and is connected to the second detection electrode and the second comparator. It has a second comparator for forming one data signal and a delay circuit for delaying the first data signal to form a second data signal.
【００１４】請求項４記載の静電容量センサ回路は、自
動バランス調整手段が、第２コンパレータの比較電圧を
可変制御するというものである。According to a fourth aspect of the present invention, the automatic balance adjusting means variably controls the comparison voltage of the second comparator.
【００１５】本発明に係る静電容量センサ回路は、自動
バランス調整手段により第２コンパレータのみを制御す
るため、第１コンパレータを制御する必要がない。従っ
て、回路構成を簡易にすると共に、制御を容易にし回路
の作動信頼性を向上させることができる。In the capacitance sensor circuit according to the present invention, since only the second comparator is controlled by the automatic balance adjusting means, there is no need to control the first comparator. Therefore, the circuit configuration can be simplified, the control can be facilitated, and the operation reliability of the circuit can be improved.
【００１６】請求項５記載の静電容量センサ回路は、自
動バランス調整手段が、ＣＰＵにより作動するＤ／Ａ変
換回路であるというものである。According to a fifth aspect of the present invention, the automatic balance adjusting means is a D / A conversion circuit operated by a CPU.
【００１７】本発明に係る静電容量センサ回路は、ＣＰ
Ｕにより作動するＤ／Ａ変換回路を用いたため、自動バ
ランス調整を精密に行うことができる。The capacitance sensor circuit according to the present invention comprises a CP
Since the D / A conversion circuit operated by U is used, the automatic balance adjustment can be performed precisely.
【００１８】請求項６記載の静電容量センサ回路は、判
断手段が、クロック信号と第１データ信号を比較し、ま
た、クロック信号と第２データ信号を比較した結果、何
れか一方が所定時間以上無効検出状態にあると判断した
場合には、自動バランス調整手段を作動させるというも
のである。According to a sixth aspect of the present invention, in the capacitance sensor circuit, as a result of comparing the clock signal with the first data signal and comparing the clock signal with the second data signal, one of the results is determined by the predetermined time. When it is determined that the state is in the invalid detection state, the automatic balance adjusting means is operated.
【００１９】請求項７記載の静電容量センサ回路は、判
断手段が、クロック信号と第１データ信号を比較し、ま
た、クロック信号と第２データ信号を比較した結果、何
れか一方が有効検出状態にあると判断した場合には、検
出信号を出力するというものである。According to a seventh aspect of the present invention, the determination means compares the clock signal with the first data signal, and as a result of comparing the clock signal with the second data signal, one of them is detected as valid. If it is determined that the state is present, a detection signal is output.
【００２０】請求項８記載の静電容量センサ回路は、判
断手段が、検出信号を出力した後、クロック信号と第１
データ信号を比較し、また、クロック信号と第２データ
信号を比較した結果、何れか一方が所定時間以上有効検
出状態にあると判断した場合には、自動バランス調整手
段を作動させるというものである。According to a still further aspect of the present invention, the determination means outputs the detection signal and then outputs the clock signal and the first signal.
When the data signal is compared and the clock signal is compared with the second data signal, if it is determined that one of them is in the valid detection state for a predetermined time or more, the automatic balance adjusting means is operated. .
【００２１】本発明に係る静電容量センサ回路は、検出
電極の領域内に、物体が接近し静止している場合でも、
自動バランス調整手段を作動させることにより、他の物
体が新たに検出領域内に侵入したことを検出することが
できる。The capacitance sensor circuit according to the present invention can be used even when an object is close to and stationary within the area of the detection electrode.
By activating the automatic balance adjustment means, it is possible to detect that another object has newly entered the detection area.
【００２２】請求項９記載の静電容量センサ回路は、判
断手段が、クロック信号と第１データ信号を比較する第
１フリップフロップ回路と、クロック信号と第２データ
信号を比較する第２フリップフロップ回路と、第１フリ
ップフロップ回路及び第２フリップフロップ回路の出力
信号を判断するＣＰＵから成るというものである。According to a ninth aspect of the present invention, in the capacitance sensor circuit, the determining means compares the clock signal with the first data signal, and the second flip-flop compares the clock signal with the second data signal. And a CPU for determining output signals of the first flip-flop circuit and the second flip-flop circuit.
【００２３】請求項１０記載の静電容量センサ回路は、
遅延回路が、第２データ信号の遅延時間を可変制御する
ことにより、自動感度調整を行うというものである。According to a tenth aspect of the present invention, there is provided a capacitance sensor circuit comprising:
The delay circuit performs automatic sensitivity adjustment by variably controlling the delay time of the second data signal.
【００２４】請求項１１記載の静電容量センサ回路は、
判断手段が、クロック信号と第１データ信号を比較し、
また、クロック信号と第２データ信号を比較した結果、
何れもが無効検出状態にあると判断した場合には、遅延
回路を作動させ検出感度を低下させるというものであ
る。The capacitance sensor circuit according to claim 11 is
Determining means for comparing the clock signal with the first data signal;
Also, as a result of comparing the clock signal and the second data signal,
If it is determined that all of them are in the invalid detection state, the delay circuit is activated to lower the detection sensitivity.
【００２５】請求項１２記載の静電容量センサ回路は、
遅延回路が、ＣＰＵにより選択される複数の時定数を有
する積分回路から成るというものである。According to a twelfth aspect of the present invention, there is provided a capacitance sensor circuit comprising:
The delay circuit comprises an integrating circuit having a plurality of time constants selected by the CPU.
【００２６】請求項１３記載の静電容量センサ回路は、
判断手段が、静電容量センサ回路作動直後、自動バラン
ス調整手段を作動させるというものである。The capacitance sensor circuit according to claim 13 is
The determining means activates the automatic balance adjusting means immediately after the capacitance sensor circuit operates.
【００２７】請求項１４記載の静電容量センサ回路は、
判断手段は、静電容量センサ回路作動直後、遅延回路を
作動させ、検出感度が最も高い状態に設定するというも
のである。The capacitance sensor circuit according to claim 14 is
The judging means operates the delay circuit immediately after the operation of the capacitance sensor circuit to set the detection sensitivity to the highest state.
【００２８】[0028]
【発明の実施の形態】本発明に係る静電容量センサ回路
を図１を参照しつつ説明する。本回路は、入力端子１、
２から順に、サージ保護回路１０と、比較回路２０と、
波形整形回路３０と、フリップフロップ回路４０と、Ｃ
ＰＵ８０を一連に接続して成り、さらに、波形整形回路
３０には遅延回路５０が、また、比較回路２０にはＤ／
Ａ変換回路６０が接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A capacitance sensor circuit according to the present invention will be described with reference to FIG. This circuit has input terminal 1,
2, the surge protection circuit 10, the comparison circuit 20,
The waveform shaping circuit 30, the flip-flop circuit 40, and C
PU 80 are connected in series. Further, a delay circuit 50 is provided in the waveform shaping circuit 30, and a D /
The A conversion circuit 60 is connected.
【００２９】さらに、本回路は、安定化電源回路１２
０、リセット回路１３０、ＬＥＤ表示回路１４０、ＣＰ
Ｕクロック１５０を備えている。尚、このリセット回路
１３０は、電源投入後にＣＰＵ８０への供給電圧が所定
の作動可能電圧になるまで、ＣＰＵ８０の動作を停止し
リセット状態を保持するものであり、また、ＬＥＤ表示
回路１４０は、ＣＰＵ８０の検出状態をモニタするため
のＬＥＤ１４１、１４２、１４３、１４４を点灯するた
めの回路である。Further, this circuit includes a stabilized power supply circuit 12.
0, reset circuit 130, LED display circuit 140, CP
A U clock 150 is provided. The reset circuit 130 stops the operation of the CPU 80 and keeps the reset state until the supply voltage to the CPU 80 reaches a predetermined operable voltage after the power is turned on. Is a circuit for lighting the LEDs 141, 142, 143, and 144 for monitoring the detection state of.
【００３０】入力端子１には、第１検出電極６が接続さ
れており、この第１検出電極は、アース電極８と対向し
て配設されている。また、入力端子２には、第２検出電
極７が接続されており、アース電極９と対向して配設さ
れている。本実施の形態においては、この第１検出電極
６とアース電極８間の基礎静電容量と、第２検出電極７
とアース電極９との基礎静電容量は、同一に調整されて
いるが、必ずしも同一である必要はない。A first detection electrode 6 is connected to the input terminal 1, and the first detection electrode is provided so as to face the ground electrode 8. Further, a second detection electrode 7 is connected to the input terminal 2, and is disposed to face the ground electrode 9. In the present embodiment, the basic capacitance between the first detection electrode 6 and the ground electrode 8 and the second detection electrode 7
The basic capacitances of the ground electrode 9 and the ground electrode 9 are adjusted to be the same, but need not necessarily be the same.
【００３１】入力端子１、２には、トランス５が後続し
ており、ノイズ除去用のローパスフィルタを構成してい
る。さらに、このトランス５に後続するサージ保護回路
１０は、サージノイズを除去するために設けられてい
る。尚、このトランス５及びサージ保護回路１０は、必
ずしも必要ではなく、適宜、ノイズ除去用の他の回路を
用いることもできる。The input terminals 1 and 2 are followed by a transformer 5 to constitute a low-pass filter for removing noise. Further, a surge protection circuit 10 following the transformer 5 is provided for removing surge noise. The transformer 5 and the surge protection circuit 10 are not always necessary, and another circuit for removing noise can be used as appropriate.
【００３２】１／２ＤＵＴＹの２４９Ｈｚのパルス信号
Ｐ１を供給するＣＰＵ８０のポート８１は、分枝された
上、夫々、増幅抵抗３、４を介し、サージ保護回路１０
の抵抗１１、１２の直前に接続される。尚、パルス信号
Ｐ１の周波数は、上記周波数に限定されるものではな
い。The port 81 of the CPU 80 which supplies the pulse signal P1 of Ｄ Duty of 249 Hz is branched, and the surge protection circuit 10 is connected via amplification resistors 3 and 4, respectively.
Are connected immediately before the resistors 11 and 12. Note that the frequency of the pulse signal P1 is not limited to the above frequency.
【００３３】増幅抵抗３と、第１検出電極６及びアース
電極８との間で形成されるコンデンサとにより構成され
た積分回路により、パルス信号Ｐ１は、第１積分波形信
号Ｐ２に変換される。この立ち上がり縁の傾斜は、増幅
抵抗３と、第１検出電極６及びアース電極８との間で形
成されるコンデンサとの時定数により決定される。ま
た、増幅抵抗４と第２検出電極７及びアース電極９との
間で形成されるコンデンサとにより構成された積分回路
により、パルス信号Ｐ１は、第２積分波形信号Ｐ３に変
換される。The pulse signal P1 is converted into a first integrated waveform signal P2 by an integrating circuit constituted by the amplifying resistor 3 and a capacitor formed between the first detecting electrode 6 and the ground electrode 8. The slope of the rising edge is determined by the time constant of the amplification resistor 3 and the capacitor formed between the first detection electrode 6 and the ground electrode 8. The pulse signal P1 is converted into a second integrated waveform signal P3 by an integration circuit constituted by the amplification resistor 4 and a capacitor formed between the second detection electrode 7 and the ground electrode 9.
【００３４】比較回路２０は、第１積分波形信号Ｐ２を
遅延させた第１遅延パルス信号Ｐ４を形成する第１コン
パレータ２２と、第２積分波形信号Ｐ３を遅延させた第
２遅延パルス信号Ｐ５を形成する第２コンパレータ２３
を備えている。この第１コンパレータ２２のプラス極２
２１には、第１積分波形信号Ｐ２が入力され、マイナス
極２２２には、抵抗２４により１．２５Ｖに固定された
直流電圧が供給されている。尚、コンデンサ２５、２７
は平滑用のデカップリングコンデンサであり、抵抗２６
は分圧用の抵抗である。The comparison circuit 20 compares the first comparator 22 forming a first delay pulse signal P4 obtained by delaying the first integrated waveform signal P2 and the second delay pulse signal P5 obtained by delaying the second integrated waveform signal P3. Second comparator 23 to be formed
It has. The positive pole 2 of the first comparator 22
The first integral waveform signal P2 is input to 21, and the DC voltage fixed to 1.25 V by the resistor 24 is supplied to the negative pole 222. The capacitors 25 and 27
Is a decoupling capacitor for smoothing, and a resistor 26
Is a voltage dividing resistor.
【００３５】一方、第２コンパレータ２３のプラス極２
３１には、第２積分波形信号Ｐ３が入力され、マイナス
極２３２には、後述するＤ／Ａ変換回路６０からの可変
制御された直流電圧が供給される。尚、両コンパレータ
２２、２３は、オープンコレクタであるため、各出力端
子２２３、２３３には、プルアップ抵抗２８、２９を介
して、直流電圧が供給されている。On the other hand, the positive pole 2 of the second comparator 23
A second integrated waveform signal P3 is input to 31, and a variably controlled DC voltage from a D / A conversion circuit 60 described later is supplied to a negative pole 232. Since the comparators 22 and 23 are open collectors, a DC voltage is supplied to the output terminals 223 and 233 via pull-up resistors 28 and 29.
【００３６】波形整形回路３０は、第１ノット回路３１
と、第２ノット回路３２と、第３ノット回路３３とを備
えている。この第１ノット回路３１は、第１遅延パルス
信号Ｐ４を位相反転すると共に、クロック信号Ｐ６へ波
形整形し、また、第２ノット回路３２は、第２遅延パル
ス信号Ｐ５を位相反転すると共に、第１データ信号Ｐ７
へ波形整形する。The waveform shaping circuit 30 includes a first knot circuit 31
And a second knot circuit 32 and a third knot circuit 33. The first knot circuit 31 inverts the phase of the first delay pulse signal P4 and shapes the waveform into a clock signal P6. The second knot circuit 32 inverts the phase of the second delay pulse signal P5 and outputs the clock signal P6. One data signal P7
Waveform shaping
【００３７】第３ノット回路３３は、第２コンパレータ
２３の出力端子２３３の直後に分枝された第２遅延パル
ス信号Ｐ５を、後述する遅延回路５０により４段階に遅
延して形成し、位相反転し、第２データ信号Ｐ８へ波形
整形する。The third knot circuit 33 delays the second delayed pulse signal P5 branched immediately after the output terminal 233 of the second comparator 23 in four stages by a delay circuit 50, which will be described later, and forms a phase inversion signal. Then, the waveform is shaped into the second data signal P8.
【００３８】フリップフロップ回路４０は、遅延型のフ
リップフロップ回路である第１フリップフロップ回路４
１及び第２フリップフロップ回路４２を備えている。第
１フリップフロップ回路のデータ入力端子４１１には、
第１データ信号Ｐ７を、また、クロック入力端子４１２
には、クロック信号Ｐ６を入力する。第１フリップフロ
ップ回路４１は、クロック信号Ｐ６の立ち上がり縁のタ
イミングにおける第１データ信号Ｐ７の信号レベルを反
転した上、出力端子４１３から第１ＦＦ出力信号Ｐ９を
ＣＰＵ８０のポート８２へ出力する。The flip-flop circuit 40 is a first flip-flop circuit 4 which is a delay type flip-flop circuit.
The first and second flip-flop circuits 42 are provided. The data input terminal 411 of the first flip-flop circuit has
The first data signal P7 is supplied to the clock input terminal 412
Receives a clock signal P6. The first flip-flop circuit 41 inverts the signal level of the first data signal P7 at the timing of the rising edge of the clock signal P6, and outputs the first FF output signal P9 from the output terminal 413 to the port 82 of the CPU 80.
【００３９】第２フリップフロップ回路４２データ入力
端子４２１には、第２データ信号Ｐ８を、また、クロッ
ク入力端子４２２には、クロック信号Ｐ６を入力する。
第２フリップフロップ回路４２は、クロック信号Ｐ６の
立ち上がり縁のタイミングにおける第２データ信号Ｐ８
の信号レベルを反転せずに出力端子４２３から第２ＦＦ
出力信号としてＣＰＵ８０のポート８３へ出力する。The second data signal P8 is input to the data input terminal 421 of the second flip-flop circuit 42, and the clock signal P6 is input to the clock input terminal 422.
The second flip-flop circuit 42 outputs the second data signal P8 at the timing of the rising edge of the clock signal P6.
Without inverting the signal level of the second FF from the output terminal 423.
The signal is output to the port 83 of the CPU 80 as an output signal.
【００４０】遅延回路５０は、抵抗５１と、コンデンサ
５２、５３、５４と、ＭＯＳトランジスタ５５、５６と
から構成されている。このＭＯＳトランジスタ５５、５
６のゲートは、夫々、ＣＰＵ８０のポート８４、８５に
接続され、ＯＮ／ＯＦＦ制御されている。The delay circuit 50 comprises a resistor 51, capacitors 52, 53 and 54, and MOS transistors 55 and 56. These MOS transistors 55, 5
Gates 6 are connected to ports 84 and 85 of the CPU 80, respectively, and are ON / OFF controlled.
【００４１】この遅延回路５０は、ＭＯＳトランジスタ
５５、５６をＯＮ／ＯＦＦ制御することにより、遅延回
路５０内の積分回路の時定数を４段階に制御する。従っ
て、分枝された上記第２遅延パルス信号の遅延時間は４
段階に制御される。即ち、両ＭＯＳトランジスタ５５、
５６をＯＦＦ制御すると、抵抗５１及びコンデンサ５２
により積分回路が構成される。The delay circuit 50 controls the time constants of the integrating circuits in the delay circuit 50 in four stages by ON / OFF controlling the MOS transistors 55 and 56. Accordingly, the delay time of the branched second delayed pulse signal is 4
It is controlled in stages. That is, both MOS transistors 55,
When the 56 is turned off, the resistance 51 and the capacitor 52
Constitutes an integrating circuit.
【００４２】さらに、ＭＯＳトランジスタ５５のみをＯ
Ｎ制御すると抵抗５１及びコンデンサ５２、５３によ
り、また、ＭＯＳトランジスタ５６のみをＯＮ制御する
と抵抗５１及びコンデンサ５２、５４により、また、両
ＭＯＳトランジスタ５５、５６をＯＮ制御すると抵抗５
１及びコンデンサ５２、５３、５４により積分回路が構
成される。Further, only the MOS transistor 55 is
When N control is performed, the resistor 51 and the capacitors 52 and 53 are turned on. When only the MOS transistor 56 is turned on, the resistor 51 and the capacitors 52 and 54 are controlled.
1 and the capacitors 52, 53, 54 constitute an integrating circuit.
【００４３】Ｄ／Ａ変換回路６０は、ＣＰＵ８０のポー
ト８６乃至９３に接続した抵抗６２乃至６９から構成さ
れ、各ポートから８ビットデジタル２進データ信号を直
流電圧に変換する。そして、第２コンパレータ２３のマ
イナス極２３２に、１．０から１．５Ｖまでの直流電圧
を２５６段階に可変制御し供給する。尚、本実施の形態
においては、８ビットデジタル２進データを用いたが、
本発明に係る回路は、当該ビット数に限定されるもので
はない。The D / A conversion circuit 60 includes resistors 62 to 69 connected to ports 86 to 93 of the CPU 80, and converts an 8-bit digital binary data signal into a DC voltage from each port. Then, a DC voltage of 1.0 to 1.5 V is variably controlled in 256 steps and supplied to the minus pole 232 of the second comparator 23. In the present embodiment, 8-bit digital binary data is used.
The circuit according to the present invention is not limited to the number of bits.
【００４４】次に、図２乃至図７に示すタイミングチャ
ートにより、本実施の形態の回路の動作を説明する。最
初に、本回路の電源をＯＮにした直後の状態を図２を参
照しつつ説明する。Next, the operation of the circuit of this embodiment will be described with reference to timing charts shown in FIGS. First, a state immediately after the power supply of the present circuit is turned on will be described with reference to FIG.
【００４５】本回路の電源をＯＮにすると、ＣＰＵ８０
のポート８１から出力されたパルス信号Ｐ１は、分枝さ
れた上、上記各積分回路により、第１積分波形信号Ｐ２
及び第２積分波形信号Ｐ３に変換される。When the power of this circuit is turned on, the CPU 80
The pulse signal P1 output from the port 81 is branched and the first integrated waveform signal P2 is output from each of the integrating circuits.
And a second integrated waveform signal P3.
【００４６】第１積分波形信号Ｐ２は、第１コンパレー
タ２２に供給されている１．２５Ｖの直流電圧のしきい
値を越えたタイミングｔ１に立ち下がり縁を有する第１
遅延パルス信号Ｐ４に変換される。一方、第２積分波形
信号Ｐ３は、第２コンパレータ２３に供給されている可
変直流電圧のしきい値を越えたタイミングｔ２に立ち下
がり縁を有する第２遅延パルス信号Ｐ５に変換される。The first integrated waveform signal P2 has a falling edge at the timing t1 when the threshold value of the 1.25 V DC voltage supplied to the first comparator 22 is exceeded.
It is converted to a delayed pulse signal P4. On the other hand, the second integrated waveform signal P3 is converted to a second delayed pulse signal P5 having a falling edge at timing t2 when the variable DC voltage supplied to the second comparator 23 exceeds the threshold value.
【００４７】図２に示すタイミングチャートにおいて、
第２コンパレータ２３のマイナス極２３２に供給されて
いる可変直流電圧は、最低値の１．０Ｖであるため、第
１遅延パルス信号Ｐ４のタイミングｔ１は、第２遅延パ
ルス信号Ｐ５のタイミングｔ２よりも進んでいる。In the timing chart shown in FIG.
Since the variable DC voltage supplied to the minus pole 232 of the second comparator 23 is the minimum value of 1.0 V, the timing t1 of the first delayed pulse signal P4 is shorter than the timing t2 of the second delayed pulse signal P5. I'm advancing.
【００４８】第１遅延パルス信号Ｐ４は、第１ノット回
路３１に入力され、クロック信号Ｐ６として出力され、
第１フリップフロップ回路４１及び第２フリップフロッ
プ回路４２の各クロック入力端子４１２、４２２に供給
される。The first delay pulse signal P4 is input to the first knot circuit 31, and is output as a clock signal P6.
It is supplied to each clock input terminal 412, 422 of the first flip-flop circuit 41 and the second flip-flop circuit 42.
【００４９】分枝された第２遅延パルス信号Ｐ５は、第
２ノット回路３２に入力され、第１データ信号として第
１フリップフロップ回路４１へ入力される。また、分枝
された他の第２遅延パルス信号Ｐ５は、遅延回路５０に
より、所定時間遅延された上、第３ノット回路３３に入
力され、第２データ信号Ｐ８として第２フリップフロッ
プ回路４２へ入力される。従って、この第２データ信号
Ｐ８の立ち上がり縁のタイミングｔ３は、タイミングｔ
２よりもさらに遅延するように制御されている。The branched second delay pulse signal P5 is input to the second knot circuit 32, and is input to the first flip-flop circuit 41 as a first data signal. The other branched second delayed pulse signal P5 is delayed by a predetermined time by the delay circuit 50, and then is input to the third knot circuit 33, and is sent to the second flip-flop circuit 42 as the second data signal P8. Is entered. Therefore, the timing t3 of the rising edge of the second data signal P8 is equal to the timing t3.
It is controlled so as to delay further than 2.
【００５０】クロック信号Ｐ６の立ち上がり縁のタイミ
ングｔ１において、第１データ信号Ｐ７は、ＬＯＷレベ
ルであるため、反転出力される第１ＦＦ出力信号Ｐ９
は、ＨＩＧＨレベル信号になる。一方、第２データ信号
Ｐ８は、ＬＯＷレベルであるため、そのまま出力される
第２ＦＦ出力信号Ｐ１０は、ＬＯＷレベル信号になる。At the timing t1 of the rising edge of the clock signal P6, since the first data signal P7 is at the LOW level, the inverted first flip-flop output signal P9 is output.
Becomes a HIGH level signal. On the other hand, since the second data signal P8 is at a low level, the second FF output signal P10 output as it is is a low level signal.
【００５１】次に、ＣＰＵ８０は、第１ＦＦ出力信号
が、ＬＯＷレベルになるまで、第２コンパレータ２３の
マイナス極２３２に供給されている可変直流電圧を最低
値の１．０Ｖから上昇させて行く。この可変直流電圧
は、上記ＣＰＵ８０のポート８６乃至９３から出力され
た８ビットデジタル２進コード信号が、Ｄ／Ａ変換回路
６０により変換されたものであり、２５６段階の電圧値
を有している。従って、この８ビットデジタル２進コー
ド信号を＋１づつ加算して可変直流電圧を上昇させて行
く。尚、必ずしも＋１づつ加算する必要はなく、所定の
間隔でラフに加算又は減算を行い、後述する第１データ
と第２データを得ることもできる。Next, the CPU 80 raises the variable DC voltage supplied to the minus pole 232 of the second comparator 23 from the minimum value of 1.0 V until the first FF output signal becomes LOW level. The variable DC voltage is obtained by converting the 8-bit digital binary code signal output from the ports 86 to 93 of the CPU 80 by the D / A conversion circuit 60, and has 256 levels of voltage values. . Therefore, the variable DC voltage is increased by adding +1 to the 8-bit digital binary code signal. Note that it is not always necessary to add +1 at a time, and addition or subtraction may be roughly performed at predetermined intervals to obtain first data and second data described later.
【００５２】可変直流電圧を上昇させ、一定値の電圧値
において、第１ＦＦ出力信号がＨＩＧＨレベルからＬＯ
Ｗレベルへ変化した場合、この一定値の電圧値における
８ビットデジタル２進コード信号を第１データとして、
ＣＰＵ８０の内部のメモリに記憶する。The variable DC voltage is increased, and at a constant voltage value, the first FF output signal changes from HIGH level to LO level.
When the level changes to the W level, the 8-bit digital binary code signal at this constant voltage value is used as first data.
It is stored in a memory inside the CPU 80.
【００５３】さらに、ＣＰＵ８０は、図３に示すよう
に、第２ＦＦ出力信号がＬＯＷレベルからＨＩＧＨレベ
ルへ変化するまで、第２コンパレータ２３のマイナス極
２３２に供給されている可変直流電圧を上昇させる。図
３において、この電圧は、仮に１．４Ｖとして表示され
ている。そして、１．４Ｖの電圧における８ビットデジ
タル２進コード信号を第２データとして、ＣＰＵ８０の
内部のメモリに記憶する。Further, as shown in FIG. 3, the CPU 80 increases the variable DC voltage supplied to the minus pole 232 of the second comparator 23 until the second FF output signal changes from the LOW level to the HIGH level. In FIG. 3, this voltage is temporarily displayed as 1.4V. Then, an 8-bit digital binary code signal at a voltage of 1.4 V is stored as second data in a memory inside the CPU 80.
【００５４】ＣＰＵ８０は、上記測定結果である第１デ
ータと第２データの中間電圧値に、第１データの一定の
電圧値を加算し、バランス電圧値を算出する。そして、
このバランス電圧値に相当する８ビットデジタル２進コ
ード信号をＤ／Ａ変換回路６０へ出力する。The CPU 80 calculates a balance voltage value by adding a constant voltage value of the first data to an intermediate voltage value of the first data and the second data, which is the measurement result. And
An 8-bit digital binary code signal corresponding to the balance voltage value is output to the D / A conversion circuit 60.
【００５５】上記のバランス電圧値が、仮に１．３Ｖで
あった場合、そのタイミングチャートは、図４のように
なる。即ち、タイミングｔ２とタイミングｔ１間の時間
と、タイミングｔ１とタイミングｔ３間の時間は、等し
くなる。この状態に至って、本回路は、検出可能状態に
なる。ＣＰＵ８０は、ポート８２、８３の何れのポート
もＬＯＷレベルを維持している場合には、両電極の何れ
の検出領域内に物体が存在しないと判断する。If the above balance voltage value is 1.3 V, the timing chart is as shown in FIG. That is, the time between the timing t2 and the timing t1 is equal to the time between the timing t1 and the timing t3. When this state is reached, this circuit is in a detectable state. When both the ports 82 and 83 maintain the LOW level, the CPU 80 determines that the object does not exist in any of the detection regions of both the electrodes.
【００５６】次に、第１検出電極６の検出領域内のみに
物体が接近又は接触し、第１検出電極６の電荷量が増大
した場合を図５を参照しつつ説明する。Next, a case where an object approaches or contacts only the detection area of the first detection electrode 6 and the charge amount of the first detection electrode 6 increases will be described with reference to FIG.
【００５７】第１積分波形信号Ｐ２は、第１検出電極６
とアース電極８間の静電容量が増大するため、第１積分
波形信号Ｐ２の立ち下がり縁の傾斜がより小さくなる。
従って、第１積分波形信号Ｐ２のタイミングｔ１は、第
２データ信号Ｐ８の立ち上がり縁のタイミングｔ３より
も遅延してゆく。The first integrated waveform signal P2 is supplied to the first detection electrode 6
Since the capacitance between the first integrated waveform signal P2 and the ground electrode 8 increases, the slope of the falling edge of the first integrated waveform signal P2 becomes smaller.
Therefore, the timing t1 of the first integrated waveform signal P2 is delayed from the timing t3 of the rising edge of the second data signal P8.
【００５８】このため、クロック信号Ｐ６の立ち上がり
縁ｔ１において、第２データ信号Ｐ８は、ＨＩＧＨレベ
ルであるため、第２ＦＦ出力信号Ｐ１０は、ＬＯＷレベ
ルからＨＩＧＨレベルへ変化する。一方、第１データ信
号Ｐ７は、ＨＩＧＨレベルのままであるため、第１ＦＦ
出力信号Ｐ９は、ＬＯＷレベルを維持する。Therefore, at the rising edge t1 of the clock signal P6, since the second data signal P8 is at the HIGH level, the second FF output signal P10 changes from the LOW level to the HIGH level. On the other hand, since the first data signal P7 remains at the HIGH level, the first FF
The output signal P9 maintains the LOW level.
【００５９】ポート８２、８３のポートの信号レベルを
監視していたＣＰＵ８０は、夫々のポートの信号レベル
が、ＬＯＷレベルとＨＩＧＨレベルになると、当該状態
が０．２秒以上継続したことを条件に、第１検出信号を
ポート９４から出力する。When the signal levels of the ports 82 and 83 are monitored, the CPU 80 monitors the signal levels of the ports 82 and 83 when the signal level of each port becomes LOW level and HIGH level. , And outputs the first detection signal from the port 94.
【００６０】尚、上記のタイミングｔ１が、タイミング
ｔ３よりも遅延する場合としては、所定の電荷を有する
静止物体が検出電極７の検出領域内に存在した状態で上
記図４に示したバランス状態に調整し、その後、当該物
体が検出電極７の検出領域内から離間し、又は、離脱し
た場合にも生ずる。従って、ポート８２、８３のポート
の信号レベルが、ＬＯＷレベルとＨＩＧＨレベルになっ
た場合の第１検出信号は、物体が検出電極７の検出領域
内から離間し、又は、離脱した場合にも出力される。The timing t1 is delayed from the timing t3 when the stationary object having a predetermined charge is present in the detection area of the detection electrode 7 and the balance state shown in FIG. After the adjustment, the object also separates from the detection area of the detection electrode 7 or separates from the detection area. Therefore, the first detection signal when the signal levels of the ports 82 and 83 become the LOW level and the HIGH level is output even when the object is separated from the detection area of the detection electrode 7 or is separated. Is done.
【００６１】次に、第２検出電極７の検出領域内のみに
物体が接近又は接触し、第２検出電極７の電荷量が増大
した場合を図６を参照しつつ説明する。Next, a case where an object approaches or contacts only the detection area of the second detection electrode 7 and the charge amount of the second detection electrode 7 increases will be described with reference to FIG.
【００６２】第２積分波形信号Ｐ３は、第２検出電極７
とアース電極９間の静電容量が増大するため、第２積分
波形信号Ｐ３の立ち下がり縁の傾斜がより小さくなる。
従って、第２積分波形信号Ｐ３のタイミングｔ２は、第
１積分波形信号Ｐ２の立ち下がり縁のタイミングｔ１よ
りも遅延してゆく。The second integrated waveform signal P3 is supplied to the second detection electrode 7
Since the capacitance between the second integrated waveform signal P3 and the ground electrode 9 increases, the slope of the falling edge of the second integrated waveform signal P3 becomes smaller.
Therefore, the timing t2 of the second integrated waveform signal P3 is delayed from the timing t1 of the falling edge of the first integrated waveform signal P2.
【００６３】このため、クロック信号Ｐ６の立ち上がり
縁ｔ１において、第１データ信号Ｐ７は、ＬＯＷレベル
であるため、第１ＦＦ出力信号Ｐ９は、ＬＯＷレベルか
らＨＩＧＨレベルへ変化する。一方、第２データ信号Ｐ
９は、ＬＯＷレベルのままであるため、第２ＦＦ出力信
号Ｐ１０は、ＬＯＷレベルを維持する。For this reason, at the rising edge t1 of the clock signal P6, since the first data signal P7 is at the LOW level, the first FF output signal P9 changes from the LOW level to the HIGH level. On the other hand, the second data signal P
9 remains at the low level, the second FF output signal P10 maintains the low level.
【００６４】ポート８２、８３のポートの信号レベルを
監視していたＣＰＵ８０は、夫々のポートの信号レベル
が、ＨＩＧＨレベルとＬＯＷレベルになると、当該状態
が０．２秒以上継続したことを条件に、第２検出信号を
ポート９４から出力する。When the signal levels of the ports 82 and 83 are monitored, the CPU 80 monitors the signal levels of the ports 82 and 83. When the signal levels of the ports 82 and 83 become HIGH and LOW, the condition is maintained for 0.2 seconds or more. , And outputs the second detection signal from the port 94.
【００６５】尚、上記のタイミングｔ２が、タイミング
ｔ１よりも遅延する場合としては、所定の電荷を有する
静止物体が検出電極６の検出領域内に存在した状態で上
記図４に示したバランス状態に調整し、その後、当該物
体が検出電極６の検出領域内から離間し、又は、離脱し
た場合にも生ずる。従って、ポート８２、８３のポート
の信号レベルが、ＨＩＧＨレベルとＬＯＷレベルになっ
た場合の第２検出信号は、物体が検出電極６の検出領域
内から離間し、又は、離脱した場合にも出力される。The timing t2 is delayed from the timing t1 in a case where a stationary object having a predetermined charge is present in the detection area of the detection electrode 6 in the balance state shown in FIG. After the adjustment, the object also separates from the detection area of the detection electrode 6 or separates from the detection area. Therefore, the second detection signal when the signal levels of the ports 82 and 83 become HIGH level and LOW level is output even when the object separates from the detection area of the detection electrode 6 or separates. Is done.
【００６６】図８は、図５に示した第１検出電極６の検
出領域内のみに物体が接近又は接触した場合のタイミン
グチャートのパルス信号Ｐ１と第２ＦＦ出力信号を、さ
らに詳細に図示したタイミングチャートを示している。FIG. 8 is a timing chart showing in more detail the pulse signal P1 and the second FF output signal of the timing chart when an object approaches or touches only the detection area of the first detection electrode 6 shown in FIG. The chart is shown.
【００６７】第１検出電極６の検出領域内に物体が接近
等すると、上述したように、第２ＦＦ出力信号が、安定
したＬＯＷレベル（非検出信号）から安定したＨＩＧＨ
レベル（有効検出信号）へ変化するが、実際には、図８
に示すように、この非検出信号と有効検出信号の間に
は、ＬＯＷレベル又はＨＩＧＨレベルを交互に繰り返す
無効検出信号が短時間出力される。When an object approaches the detection area of the first detection electrode 6, as described above, the second FF output signal changes from a stable LOW level (non-detection signal) to a stable HIGH level.
Level (effective detection signal).
As shown in (1), an invalid detection signal that alternates between a LOW level and a HIGH level is output for a short time between the non-detection signal and the valid detection signal.
【００６８】この無効検出信号は、タイミングｔ１と第
２データ信号の立ち上がり縁のタイミングｔ３が略一致
している場合に生じ、タイミングｔ１がタイミングｔ３
よりも完全に遅延すると有効検出信号が形成されるので
ある。This invalid detection signal occurs when the timing t1 substantially coincides with the rising edge timing t3 of the second data signal, and the timing t1 is changed to the timing t3.
If the delay is more complete, an effective detection signal is formed.
【００６９】この無効検出信号は、自動バランス調整後
の時間の経過に伴い検出電極周囲の温度や湿度等が変化
することによっても生じる。即ち、一方の検出電極の電
荷量が、他方の検出電極の電荷量よりも徐々に増大し、
あるいは、減少することにより、上記のバランス電圧値
において、タイミングｔ２とタイミングｔ１間の時間
と、タイミングｔ１とタイミングｔ３間の時間が相違
し、無効検出信号が形成される。This invalid detection signal is also generated when the temperature, humidity, etc. around the detection electrode change with the lapse of time after the automatic balance adjustment. That is, the charge amount of one detection electrode gradually increases from the charge amount of the other detection electrode,
Alternatively, when the balance voltage value decreases, the time between the timing t2 and the timing t1 differs from the time between the timing t1 and the timing t3 in the above-described balance voltage value, and an invalidity detection signal is formed.
【００７０】しかし、上記検出電極の電荷量の変化は、
温度等の変化に伴って生じるため、時間の経過と共に徐
々に変化していく。従って、温度等の変化により生ずる
無効検出信号の持続時間は、検出領域内の物体の接近や
接触により生ずる電荷量の変化に比べて極めて長くな
る。後述するように、この無効検出信号が出力されてい
る時間が所定時間（２秒間）よりも長い場合、ＣＰＵ８
０により上記の自動バランス調整が実行される。However, the change in the charge amount of the detection electrode is as follows.
Since it occurs with a change in temperature or the like, it gradually changes over time. Therefore, the duration of the invalid detection signal caused by a change in temperature or the like becomes extremely longer than the change in the amount of charge caused by the approach or contact of an object in the detection area. As described later, when the time during which the invalid detection signal is output is longer than a predetermined time (2 seconds), the CPU 8
With 0, the above automatic balance adjustment is executed.
【００７１】次に、自動感度調整について説明する。検
出電極を通じて外部ノイズが侵入した場合、または、電
源部等から回路へノイズが侵入した場合には、タイミン
グｔ１、ｔ２、ｔ３に揺らぎ（ジッタ）を生じ、第１Ｆ
Ｆ出力信号Ｐ９及び第２ＦＦ出力信号Ｐ１０の何れもが
上記の無効検出信号となり、チャタリングを生じる。Next, the automatic sensitivity adjustment will be described. When external noise enters the detection electrode or when noise enters the circuit from the power supply unit or the like, the timings t1, t2, and t3 fluctuate (jitter), and the first F
Both the F output signal P9 and the second FF output signal P10 become the above-described invalid detection signal, and cause chattering.
【００７２】このチャタリングは、タイミングｔ２とタ
イミングｔ１間の時間、及び、タイミングｔ１とタイミ
ングｔ３間の時間が短い場合、即ち、検出感度が高い状
態では、比較的弱いノイズによって惹起される。This chattering is caused by relatively weak noise when the time between timing t2 and timing t1 and the time between timing t1 and timing t3 are short, that is, when the detection sensitivity is high.
【００７３】自動感度調整は、この各タイミング間の時
間を調整することにより、ノイズの影響を排除する。図
７は、図４に示す最も感度の高い状態から、遅延回路５
０により１段階検出感度を下げた状態のタイミングチャ
ートを示している。図４のタイミングｔ２とタイミング
ｔ１間の時間、及び、タイミングｔ１とタイミングｔ３
間の時間よりも、図７のタイミングｔ２とタイミングｔ
１間の時間、及び、タイミングｔ１とタイミングｔ３間
の時間の方か長くなっている。The automatic sensitivity adjustment eliminates the influence of noise by adjusting the time between the timings. FIG. 7 shows the delay circuit 5 starting from the state with the highest sensitivity shown in FIG.
5 shows a timing chart in a state where the detection sensitivity is lowered by one step by 0. The time between the timing t2 and the timing t1 in FIG. 4, and the timing t1 and the timing t3
The timing t2 and the timing t in FIG.
1 and the time between the timing t1 and the timing t3 are longer.
【００７４】具体的には、第１ＦＦ出力信号Ｐ９及び第
２ＦＦ出力信号Ｐ１０の何れもが、上記の無効検出信号
となった場合には、ＣＰＵ８０は、ノイズにより正確な
検出が不可能であると判断し、自動感度調整を実行す
る。即ち、遅延回路５０を制御することにより、タイミ
ングｔ２とタイミングｔ１間の時間、及び、タイミング
ｔ１とタイミングｔ３間の時間を段階的（４段階）に長
くしてゆき、チャタリングが生じなくなった段階で自動
感度調整を停止する。この自動感度調整により、検出感
度の低下を必要最小限に抑えることができる。More specifically, if both the first FF output signal P9 and the second FF output signal P10 become the invalid detection signals, the CPU 80 determines that accurate detection is impossible due to noise. Judge and execute automatic sensitivity adjustment. That is, by controlling the delay circuit 50, the time between the timing t2 and the timing t1 and the time between the timing t1 and the timing t3 are gradually increased (four stages), and the chattering is stopped. Stop automatic sensitivity adjustment. By this automatic sensitivity adjustment, the decrease in detection sensitivity can be suppressed to a necessary minimum.
【００７５】次に、本実施の形態のＣＰＵ８０のフロチ
ャートを図９を参照しつつ各ステップ毎に説明する。本
回路の電源を投入し（Ｓ１）、ポート８４、８５から自
動感度調整を行う遅延回路５０へ直流電流を出力しない
ことにより、検出感度が最も高い状態に設定される（Ｓ
２）。Next, a flowchart of the CPU 80 according to the present embodiment will be described for each step with reference to FIG. By turning on the power of this circuit (S1) and not outputting DC current from the ports 84 and 85 to the delay circuit 50 for performing automatic sensitivity adjustment, the detection sensitivity is set to the highest state (S1).
2).
【００７６】ＣＰＵ８０は、ポート８６乃至９３の各ポ
ートから８ビットデジタル２進データ信号を出力し、上
記の自動バランス調整を実行する（Ｓ３）。自動バラン
ス調整終了後、ポート８２の第１ＦＦ出力信号Ｐ９が、
ＨＩＧＨレベルであるか、および／または、ポート８３
の第２ＦＦ出力信号Ｐ１０がＨＩＧＨレベルであるかを
判定する。The CPU 80 outputs an 8-bit digital binary data signal from each of the ports 86 to 93, and executes the above-described automatic balance adjustment (S3). After the automatic balance adjustment is completed, the first FF output signal P9 of the port 82 becomes
High level and / or port 83
Of the second FF output signal P10 is at the HIGH level.
【００７７】上記のＨＩＧＨレベル信号が、有効検出信
号であると判断されると（Ｓ６）、その有効検出信号の
継続時間が０．２秒以上であるかが判断される（Ｓ
７）。有効検出信号の継続時間が０．２秒以上である場
合には、第１検出信号又は第２検出信号がポート９４か
ら１秒間出力される（Ｓ７）。０．２秒未満である場合
には、Ｓ４へ復帰する。If it is determined that the HIGH level signal is a valid detection signal (S6), it is determined whether the duration of the valid detection signal is 0.2 seconds or more (S6).
7). If the duration of the valid detection signal is 0.2 seconds or more, the first detection signal or the second detection signal is output from the port 94 for one second (S7). If less than 0.2 seconds, the process returns to S4.
【００７８】有効検出信号の継続時間が、さらに持続
し、１０秒以上になった場合には、自動バランス調整を
実行する（Ｓ９）。例えば、何れかの検出電極の検出領
域内に、物体が１０秒以上静止している場合、再度自動
バランス調整を行うことにより、同検出電極の電荷量の
増大の影響を排除することができる。従って、同検出電
極と他の検出電極の静電容量のバランスが復元される。
故に、この自動バランス調整の実行後はＳ４に復帰し、
この静止物体が存在した状態において、他の物体が検出
領域内に新たに浸入した場合でも、この他の物体を検出
することができる。If the duration of the valid detection signal is further continued and becomes 10 seconds or more, automatic balance adjustment is executed (S9). For example, when the object is stationary in the detection area of any of the detection electrodes for 10 seconds or more, the effect of the increase in the charge amount of the detection electrode can be eliminated by performing the automatic balance adjustment again. Therefore, the balance of the capacitance between the detection electrode and the other detection electrodes is restored.
Therefore, after executing the automatic balance adjustment, the process returns to S4,
In the state where the stationary object is present, even if another object newly enters the detection area, the other object can be detected.
【００７９】上記Ｓ５において、ＨＩＧＨレベル信号
が、無効検出信号であると判断されると、次に、その無
効検出信号が、両ポート８２、８３の何れにも発生して
いるかが判断される（Ｓ１０）。両ポート８２、８３の
何れにも無効検出信号が生じている場合には、自動感度
調整を実行し、４段階の感度レベルを１段階下げ（Ｓ１
１）、Ｓ４へ復帰する。In S5, when it is determined that the HIGH level signal is an invalid detection signal, it is next determined whether the invalid detection signal is generated in both ports 82 and 83 ( S10). If an invalid detection signal is generated in both ports 82 and 83, automatic sensitivity adjustment is executed to lower the four-level sensitivity level by one level (S1).
1) Return to S4.
【００８０】ポート８２、８３の何れか一方のポートに
無効検出信号が生じている場合には、その無効検出信号
の継続時間が２秒以上であるかを判断する（Ｓ１２）。
２秒以上である場合には、自動バランス調整を実行し
（Ｓ１３）た後、Ｓ４へ復帰する。また、２秒未満であ
る場合には、自動バランス調整を実行する必要がないも
のと判断し、自動バランス調整を実行せず、Ｓ４へ復帰
する。If an invalid detection signal is generated at one of the ports 82 and 83, it is determined whether the duration of the invalid detection signal is 2 seconds or more (S12).
If it is longer than 2 seconds, the automatic balance adjustment is executed (S13), and then the process returns to S4. If the time is less than 2 seconds, it is determined that it is not necessary to execute the automatic balance adjustment, and the process returns to S4 without executing the automatic balance adjustment.
【図１】本発明に係る実施の形態の静電容量センサ回路
の回路図である。FIG. 1 is a circuit diagram of a capacitance sensor circuit according to an embodiment of the present invention.
【図２】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、回路の作動直後の状態を示す。FIG. 2 is a timing chart showing the operation of the capacitance sensor circuit of FIG. 1, showing a state immediately after the operation of the circuit.
【図３】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、自動バランス調整中の作動状態を
示す。FIG. 3 is a timing chart showing an operation of the capacitance sensor circuit of FIG. 1, showing an operation state during automatic balance adjustment.
【図４】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、自動バランス調整の完了状態を示
す。FIG. 4 is a timing chart showing an operation of the capacitance sensor circuit of FIG. 1, and shows a state in which automatic balance adjustment is completed.
【図５】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、第１検出電極の電荷量が増大した
状態を示す。FIG. 5 is a timing chart showing the operation of the capacitance sensor circuit of FIG. 1, showing a state where the charge amount of the first detection electrode has increased.
【図６】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、第２検出電極の電荷量が増大した
状態を示す。6 is a timing chart showing the operation of the capacitance sensor circuit of FIG. 1, showing a state in which the amount of charge of the second detection electrode has increased.
【図７】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、自動感度調整により、検出感度を
低下させた状態を示す。FIG. 7 is a timing chart showing the operation of the capacitance sensor circuit of FIG. 1, showing a state in which the detection sensitivity has been reduced by automatic sensitivity adjustment.
【図８】図１の静電容量センサ回路の動作を示すタイミ
ングチャートであり、第１ＦＦ出力信号の無効検出信号
と有効検出信号を示している。FIG. 8 is a timing chart showing the operation of the capacitance sensor circuit of FIG. 1, showing an invalid detection signal and a valid detection signal of a first FF output signal.
【図９】図１の静電容量センサ回路のＣＰＵ８０の動作
を示すフロチャートである。9 is a flowchart showing the operation of the CPU 80 of the capacitance sensor circuit of FIG.
【図１０】従来の静電容量センサ回路のブロック図であ
る。FIG. 10 is a block diagram of a conventional capacitance sensor circuit.
１、２ 入力端子 ３、４ 増幅抵抗 ５ トランス ６ 第１検出電極 ７ 第２検出電極 ８、９ アース電極 １０ サージ保護回路 １１、１２ 抵抗 １３、１４ ＥＳＤ ２０ 比較回路 ２２ 第１コンパレータ ２３ 第２コンパレータ ３０ 波形整形回路 ３１ 第１ノット回路 ３２ 第２ノット回路 ３３ 第３ノット回路 ４０ フリップフロップ回路 ４１ 第１フリップフロップ回路 ４２ 第２フリップフロップ回路 ５０ 自動感度調整回路 ６０ Ｄ／Ａ変換回路 ８０ ＣＰＵ １２０ 安定化電源回路 １３０ リセット回路 １４０ ＬＥＤ表示回路 １５０ ＣＰＵクロック DESCRIPTION OF SYMBOLS 1, 2 Input terminal 3, 4 Amplification resistance 5 Transformer 6 First detection electrode 7 Second detection electrode 8, 9 Ground electrode 10 Surge protection circuit 11, 12 Resistance 13, 14 ESD 20 Comparison circuit 22 First comparator 23 Second comparator Reference Signs List 30 waveform shaping circuit 31 first knot circuit 32 second knot circuit 33 third knot circuit 40 flip-flop circuit 41 first flip-flop circuit 42 second flip-flop circuit 50 automatic sensitivity adjustment circuit 60 D / A conversion circuit 80 CPU 120 stable Power supply circuit 130 reset circuit 140 LED display circuit 150 CPU clock
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F063 AA02 AA49 CA08 DA01 DA04 HA00 LA13 LA27 2G060 AF10 HC07 HC09 HC10 HC12 HE07 5J050 AA05 AA13 BB22 CC11 EE05 EE28 EE35 EE36 EE37 EE39 FF29 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2F063 AA02 AA49 CA08 DA01 DA04 HA00 LA13 LA27 2G060 AF10 HC07 HC09 HC10 HC12 HE07 5J050 AA05 AA13 BB22 CC11 EE05 EE28 EE35 EE36 EE37 EE39 FF29
Claims (14)
路と、該パルス信号を少なくとも２の検出電極の静電容
量の変化に基づいてクロック信号、第１データ信号及び
第２データ信号を形成する比較手段と、該第１データ信
号のタイミングｔ２と該クロック信号のタイミングｔ１
間の時間と、該クロック信号のタイミングｔ１と該第２
データ信号のタイミングｔ３間の時間を制御する自動バ
ランス調整手段と、該クロック信号と第１データ信号と
を比較し、また、該クロック信号と第２データ信号を比
較判断する判断手段とを有する静電容量センサ回路。1. A pulse signal generating circuit for generating a pulse signal, and comparing the pulse signal with a clock signal, a first data signal and a second data signal based on a change in capacitance of at least two detection electrodes. Means, the timing t2 of the first data signal and the timing t1 of the clock signal
Between the clock signal timing t1 and the second
An automatic balance adjusting means for controlling the time between the timings t3 of the data signals, and a judgment means for comparing the clock signal with the first data signal and comparing and judging the clock signal with the second data signal. Capacitance sensor circuit.
タ信号のタイミングｔ２と前記クロック信号のタイミン
グｔ１間の時間と、前記クロック信号のタイミングｔ１
と前記第２データ信号のタイミングｔ３間の時間を均等
に制御する請求項１記載の静電容量センサ回路。2. The method according to claim 1, wherein the automatic balance unit is configured to determine a time between a timing t2 of the first data signal and a timing t1 of the clock signal and a timing t1 of the clock signal.
2. The capacitance sensor circuit according to claim 1, wherein a time between the second data signal and a timing t3 of the second data signal is controlled equally.
れると共に前記クロック信号を形成する第１コンパレー
タと、第２検出電極と接続されると共に前記第１データ
信号を形成する第２コンパレータと、前記第１データ信
号を遅延して前記第２データ信号を形成する遅延回路と
を有する請求項１記載の静電容量センサ回路。3. The first comparator connected to a first detection electrode and forming the clock signal, and the second comparator connected to a second detection electrode and forming the first data signal. The capacitance sensor circuit according to claim 1, further comprising: a delay circuit that delays the first data signal to form the second data signal.
コンパレータの比較電圧を可変制御する請求項３記載の
静電容量センサ回路。4. The automatic balance adjusting means according to claim 2, wherein
4. The capacitance sensor circuit according to claim 3, wherein the comparison voltage of the comparator is variably controlled.
より作動するＤ／Ａ変換回路である請求項４に記載の静
電容量センサ回路。5. The capacitance sensor circuit according to claim 4, wherein said automatic balance adjustment means is a D / A conversion circuit operated by a CPU.
記第１データ信号を比較し、また、前記クロック信号と
前記第２データ信号を比較した結果、何れか一方が所定
時間以上無効検出状態にあると判断した場合には、自動
バランス調整手段を作動させる請求項１記載の静電容量
センサ回路。6. The comparison means for comparing the clock signal with the first data signal, and as a result of comparing the clock signal with the second data signal, one of the signals is in an invalid detection state for a predetermined time or more. 2. The capacitance sensor circuit according to claim 1, wherein when it is determined that there is, the automatic balance adjusting means is operated.
記第１データ信号を比較し、また、前記クロック信号と
前記第２データ信号を比較した結果、何れか一方が有効
検出状態にあると判断した場合には、検出信号を出力す
る請求項１記載の静電容量センサ回路。7. The determination means compares the clock signal with the first data signal and, as a result of comparing the clock signal with the second data signal, determines that one of them is in a valid detection state. 2. The capacitance sensor circuit according to claim 1, wherein a detection signal is output when the detection is performed.
後、前記クロック信号と前記第１データ信号を比較し、
また、前記クロック信号と前記第２データ信号を比較し
た結果、何れか一方が所定時間以上有効検出状態にある
と判断した場合には、自動バランス調整手段を作動させ
る請求項１記載の静電容量センサ回路。8. After outputting the detection signal, the determining means compares the clock signal with the first data signal,
2. The electrostatic capacitance according to claim 1, wherein, as a result of comparing the clock signal and the second data signal, when it is determined that one of the clock signals and the second data signal is in the valid detection state for a predetermined time or more, the automatic balance adjustment unit is operated. Sensor circuit.
記第１データ信号を比較する第１フリップフロップ回路
と、前記クロック信号と前記第２データ信号を比較する
第２フリップフロップ回路と、該第１フリップフロップ
回路及び該第２フリップフロップ回路の出力信号を判断
するＣＰＵから成る請求項１記載の静電容量センサ回
路。9. The first flip-flop circuit for comparing the clock signal with the first data signal; a second flip-flop circuit for comparing the clock signal with the second data signal; 2. The capacitance sensor circuit according to claim 1, comprising a CPU for judging an output signal of the first flip-flop circuit and the second flip-flop circuit.
の遅延時間を可変制御することにより、自動感度調整を
行う請求項１記載の静電容量センサ回路。10. The capacitance sensor circuit according to claim 1, wherein the delay circuit performs automatic sensitivity adjustment by variably controlling a delay time of the second data signal.
前記第１データ信号を比較し、また、前記クロック信号
と前記第２データ信号を比較した結果、何れもが無効検
出状態にあると判断した場合には、前記遅延回路を作動
させ検出感度を低下させる請求項９記載の静電容量セン
サ回路。11. The comparing means compares the clock signal with the first data signal, and as a result of comparing the clock signal with the second data signal, determines that all are in the invalid detection state. The capacitance sensor circuit according to claim 9, wherein, in such a case, the delay circuit is operated to reduce detection sensitivity.
れる複数の時定数を有する積分回路から成る請求項１記
載の静電容量センサ回路。12. The capacitance sensor circuit according to claim 1, wherein said delay circuit comprises an integration circuit having a plurality of time constants selected by a CPU.
作動直後、前記自動バランス調整手段を作動させる請求
項１記載の静電容量センサ回路。13. The capacitance sensor circuit according to claim 1, wherein said determination means activates said automatic balance adjustment means immediately after activation of said capacitance sensor circuit.
作動直後、前記遅延回路を作動させ、検出感度が最も高
い状態に設定する請求項１記載の静電容量センサ回路。14. The capacitance sensor circuit according to claim 1, wherein the determination unit activates the delay circuit immediately after the capacitance sensor circuit operates to set the detection sensitivity to the highest state.
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