JP2000133704A - Dielectric isolation wafer and its manufacture - Google Patents
Dielectric isolation wafer and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は誘電体分離ウェー
ハおよびその製造方法、詳しくは深さ方向においてドー
パント濃度が異なる２層からなるＮｏｎＮ＋構造または
ＰｏｎＰ＋構造の誘電体分離シリコン島を備えた誘電体
分離ウェーハおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric isolation wafer and a method of manufacturing the same, and more particularly, to a dielectric having a dielectric isolation silicon island having a non-N.sup. + Structure or a PonP.sup. + Structure comprising two layers having different dopant concentrations in the depth direction. The present invention relates to a body separation wafer and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】例えば、張り合わせシリコンウェーハの
一種として、張り合わせ誘電体分離ウェーハが知られて
いる。従来の張り合わせ誘電体分離ウェーハは、図６に
示す各工程を経て製造されていた。図７はこの工程を経
て作製された誘電体分離ウェーハの断面構造を示してい
る。まず、活性層用ウェーハとなる表面を鏡面加工した
シリコンウェーハ１０を用意する（図６（ａ））。Ｎ型
でもＰ型でもよい。次いで、このシリコンウェーハ１０
の表面にマスク酸化膜１１を形成する（図６（ｂ））。
さらに、ホトレジスト１２を酸化膜上に被着し、フォト
リソグラフ法によって所定位置に開口を形成する。そし
て、この開口を介して露出した酸化膜１１を除去し、酸
化膜１１に所定パターンの窓を形成する。その結果、シ
リコンウェーハ１０の表面の一部が露出する。次に、ホ
トレジスト１２の除去後、このシリコンウェーハ１０を
アルカリ性のエッチング液（ＩＰＡ／ＫＯＨ／Ｈ２Ｏ）
に浸漬して、ウェーハ表面の窓内部を異方性エッチング
する（図６（ｃ））。このようにして、ウェーハ表面に
断面Ｖ字形状の誘電体分離用溝１３が形成される。な
お、ここでいう異方性エッチングとは、シリコンウェー
ハ１０の結晶面方位に起因し、深さ方向のエッチング速
度が水平方向よりも大きくて、エッチング速度が方向依
存性を持ったエッチングのことである。2. Description of the Related Art For example, a bonded dielectric isolation wafer is known as a kind of bonded silicon wafer. A conventional bonded dielectric separation wafer has been manufactured through the steps shown in FIG. FIG. 7 shows a cross-sectional structure of the dielectric isolation wafer manufactured through this step. First, a silicon wafer 10 having a mirror-finished surface to be an active layer wafer is prepared (FIG. 6A). N-type or P-type may be used. Next, this silicon wafer 10
A mask oxide film 11 is formed on the surface of the substrate (FIG. 6B).
Further, a photoresist 12 is applied on the oxide film, and an opening is formed at a predetermined position by a photolithographic method. Then, the oxide film 11 exposed through the opening is removed, and a window having a predetermined pattern is formed in the oxide film 11. As a result, a part of the surface of the silicon wafer 10 is exposed. Next, after removing the photoresist 12, the silicon wafer 10 is washed with an alkaline etching solution (IPA / KOH / H 2 O).
To anisotropically etch the inside of the window on the wafer surface (FIG. 6C). In this manner, a dielectric isolation groove 13 having a V-shaped cross section is formed on the wafer surface. In addition, the anisotropic etching referred to here is etching in which the etching speed in the depth direction is higher than that in the horizontal direction due to the crystal plane orientation of the silicon wafer 10 and the etching speed has direction dependency. is there.
【０００３】次に、このマスク酸化膜１１を希ＨＦ液
（希フッ酸液）またはバッファフッ酸液で洗浄除去する
（図６（ｄ））。それから、ウェーハ表面に、熱酸化処
理によって誘電体分離酸化膜１４を形成する（図６
（ｅ））。この結果、誘電体分離用溝１３表面を含むシ
リコンウェーハ表面に所定厚さの誘電体分離酸化膜１４
が形成される。続いて、このシリコンウェーハ１０の表
面、すなわち誘電体分離酸化膜１４上に、約１２００〜
１３００℃の高温ＣＶＤ法で、高温ポリシリコン層１６
を厚めに成長させる（図６（ｆ））。それから、ウェー
ハ外周部を面取りし、必要に応じてウェーハ裏面を平坦
化する。次いで、ウェーハ表面の高温ポリシリコン層１
６をその厚さが約１０〜８０μｍとなるまで研削・研磨
する（図６（ｇ））。または、必要に応じて、この後、
ウェーハ表面に５５０〜７００℃の低温ＣＶＤ法で厚さ
１〜５μｍの低温ポリシリコン層１７を形成し、張り合
わせ面の鏡面化を図る目的で、低温ポリシリコン層１７
の表面をポリッシングする。Next, the mask oxide film 11 is washed and removed with a dilute HF solution (dilute hydrofluoric acid solution) or a buffered hydrofluoric acid solution (FIG. 6D). Then, a dielectric isolation oxide film 14 is formed on the wafer surface by thermal oxidation.
(E)). As a result, the dielectric isolation oxide film 14 having a predetermined thickness is formed on the surface of the silicon wafer including the surface of the dielectric isolation groove 13.
Is formed. Subsequently, on the surface of this silicon wafer 10, that is, on the dielectric isolation oxide film 14, about 1200 to 1200
The high-temperature polysilicon layer 16 is formed by a high-temperature CVD method at 1300 ° C.
Is grown thicker (FIG. 6 (f)). Then, the outer peripheral portion of the wafer is chamfered, and the back surface of the wafer is flattened as necessary. Next, the high-temperature polysilicon layer 1 on the wafer surface
6 is ground and polished until its thickness becomes about 10 to 80 μm (FIG. 6 (g)). Or, if necessary,
A low-temperature polysilicon layer 17 having a thickness of 1 to 5 .mu.m is formed on the wafer surface by a low-temperature CVD method at 550 to 700.degree.
Polish the surface of.
【０００４】一方、上記シリコンウェーハ１０とは別
の、支持基板用ウェーハとなるシリコンウェーハ２０を
準備する（図６（ｈ））。このウェーハ表面は鏡面加工
してある。次に、このシリコンウェーハ２０上に、上記
活性層用ウェーハ用のシリコンウェーハ１０を、鏡面同
士を接触させて張り合わせる（図６（ｉ））。その後、
この張り合わせウェーハの張り合わせ強度を高めるため
の所定の熱処理が施される。次に、図６（ｊ）に示すよ
うに、この張り合わせウェーハの活性層用ウェーハ側の
外周部を面取りする。そして、この張り合わせウェーハ
の活性層用ウェーハ側表面を研削・研磨する。この活性
層用ウェーハの研削量は、誘電体分離酸化膜１４の一部
が外部に露出し、高温ポリシリコン層１６の表面上に、
誘電体分離酸化膜１４で区画された誘電体分離シリコン
島３０が現出するまでとする。On the other hand, a silicon wafer 20, which is a wafer for a support substrate, is prepared separately from the silicon wafer 10 (FIG. 6 (h)). This wafer surface is mirror-finished. Next, the silicon wafer 10 for the active layer wafer is bonded onto the silicon wafer 20 by bringing the mirror surfaces into contact with each other (FIG. 6 (i)). afterwards,
A predetermined heat treatment is performed to increase the bonding strength of the bonded wafer. Next, as shown in FIG. 6J, the outer peripheral portion of the bonded wafer on the active layer wafer side is chamfered. Then, the active layer wafer side surface of the bonded wafer is ground and polished. The amount of grinding of the active layer wafer is such that a part of the dielectric isolation oxide film 14 is exposed to the outside and the surface of the high-temperature polysilicon layer 16 is
It is assumed that the dielectric isolation silicon island 30 partitioned by the dielectric isolation oxide film 14 appears.
【０００５】ところで、近年、大電流用のパワーＩＣが
開発されている。パワーＩＣでは、各素子を誘電体分離
酸化膜で完全に分離した誘電体分離構造が採用される。
これらの素子においてＰＮ接合の降伏電圧を大きく維持
するには、誘電体分離シリコン島の抵抗率を大きくする
必要がある。しかしながら、大きな抵抗率は、素子の動
作時の電流を制限し、いわゆる動作抵抗を増す欠点があ
る。そこで、一般的には、誘電体分離シリコン島と誘電
体分離酸化膜との間に、不純物を高濃度に拡散した高濃
度不純物層（Ｎ＋領域またはＰ＋領域）を設けている。
この高濃度不純物層を電流の流路とし、動作抵抗の増大
を抑えるものである。In recent years, power ICs for large currents have been developed. In a power IC, a dielectric isolation structure in which each element is completely separated by a dielectric isolation oxide film is employed.
In order to maintain a high breakdown voltage of the PN junction in these elements, it is necessary to increase the resistivity of the dielectric isolation silicon island. However, the large resistivity has a disadvantage in that the current during operation of the element is limited, and so-called operating resistance is increased. Therefore, generally, a high-concentration impurity layer (N + region or P + region) in which impurities are diffused at a high concentration is provided between the dielectric isolation silicon island and the dielectric isolation oxide film.
This high-concentration impurity layer is used as a current flow path to suppress an increase in operating resistance.
【０００６】このような誘電体分離ウェーハとしては、
従来より、図７に示すように、断面が受け皿形状の誘電
体分離酸化膜１４に沿って高濃度不純物層３０ａを形成
し、この高濃度不純物層３０ａの内側に低濃度不純物層
３０ｂを画成したものが知られている。この誘電体分離
ウェーハを製造するには、まず、不純物（ドーパント）
を低濃度に含んだシリコンウェーハの表面を異方性エッ
チングし誘電体分離溝を形成する。この後、誘電体分離
溝が形成されたシリコンウェーハの表面全面に、同じ導
電型のドーパントを熱拡散またはイオン注入して所定深
さの高濃度不純物層３０ａを形成する。その後、誘電体
分離酸化膜１４などを形成し、さらに、上述のように、
ウェーハ裏面側から研削・研磨することにより、ウェー
ハ表面にＮｏｎＮ ＋構造またはＰｏｎＰ＋構造の誘電体
分離シリコン島３０を現出させる。As such a dielectric isolation wafer,
Conventionally, as shown in FIG.
High concentration impurity layer 30a is formed along body isolation oxide film 14.
A low concentration impurity layer is formed inside the high concentration impurity layer 30a.
30b is known. This dielectric separation
To manufacture wafers, first, impurities (dopants)
Anisotropic etching on the surface of silicon wafers containing
To form a dielectric isolation groove. After this, dielectric isolation
The same guide is applied to the entire surface of the grooved silicon wafer.
Thermal diffusion or ion implantation of an electrical dopant
The high concentration impurity layer 30a is formed. Then the dielectric
An isolation oxide film 14 and the like are formed, and further, as described above,
By grinding and polishing from the back side of the wafer,
NonN on c surface +Structure or PonP+Structure dielectric
The separated silicon island 30 appears.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、このよ
うに従来技術にかかる誘電体分離ウェーハは、高濃度不
純物層が誘電体分離酸化膜と同じく断面が受け皿形状で
あるので、誘電体分離シリコン島の表面にあってはその
外周部分は高濃度不純物層で構成されてしまう。この結
果、この露呈した高濃度不純物層の領域を避けてデバイ
スを作製しなければならず、誘電体分離シリコン島上で
のデバイスの作製面積が小さくなるという問題点が生じ
る。However, in the dielectric isolation wafer according to the prior art, the cross section of the high-concentration impurity layer is the same as that of the dielectric isolation oxide film in a saucer shape. On the surface, the outer peripheral portion is composed of a high concentration impurity layer. As a result, it is necessary to manufacture the device while avoiding the exposed region of the high-concentration impurity layer, which causes a problem that the manufacturing area of the device on the dielectric isolation silicon island is reduced.
【０００８】そこで、この発明者らは、誘電体分離シリ
コン島を、島底部の高濃度不純物層上に、この層と同じ
導電型の不純物を含む低濃度不純物層を積層した構成と
すれば、誘電体分離シリコン島上のデバイス作製面積を
大きくとれることを知見し、この発明を完成するに至っ
た。The inventors of the present invention have proposed a structure in which a dielectrically isolated silicon island has a structure in which a low-concentration impurity layer containing an impurity of the same conductivity type as this layer is stacked on a high-concentration impurity layer at the bottom of the island. The inventor has found that the device fabrication area on the dielectric-isolated silicon island can be increased, and has completed the present invention.
【０００９】[0009]
【発明の目的】この発明の目的は、誘電体分離シリコン
島でのデバイス作製面積を拡張することができる誘電体
分離ウェーハを提供することである。この発明の別の目
的は、デバイス作製面積を拡張することができる誘電体
分離ウェーハの製造方法を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a dielectric isolation wafer capable of expanding a device fabrication area on a dielectric isolation silicon island. Another object of the present invention is to provide a method of manufacturing a dielectric isolation wafer that can expand a device manufacturing area.
【００１０】[0010]
【課題を解決するための手段】請求項１に記載の発明
は、ウェーハの表面に、互いに誘電体分離酸化膜によっ
て区画された複数の誘電体分離シリコン島を有する誘電
体分離ウェーハにおいて、上記誘電体分離シリコン島
が、島底部に形成された高濃度不純物層と、高濃度不純
物層上に積層された同一導電型の低濃度不純物層とを有
する誘電体分離ウェーハである。According to a first aspect of the present invention, there is provided a dielectric isolation wafer having a plurality of dielectric isolation silicon islands on a surface of the wafer separated from each other by a dielectric isolation oxide film. A body separation silicon island is a dielectric separation wafer having a high concentration impurity layer formed on the island bottom and a low concentration impurity layer of the same conductivity type stacked on the high concentration impurity layer.
【００１１】誘電体分離シリコン島を、ＮｏｎＮ＋構造
またはＰｏｎＰ＋構造とする方法には、例えば請求項２
に示すように、同一導電型のドーパントを濃度差を与え
て熱拡散またはイオン注入する方法が挙げられる。誘電
体分離ウェーハは、ポリシリコン層を薄肉化した誘電体
分離ウェーハの裏面に支持基板用ウェーハを張り合わせ
た張り合わせウェーハでもよい。高濃度不純物層の厚さ
は、例えば１〜１０μｍであるが、作製するデバイスに
よって適宜決定される。In the method for forming the dielectric isolation silicon island into a NonN + structure or a PonP + structure, for example,
As shown in (1), there is a method in which dopants of the same conductivity type are given a concentration difference to perform thermal diffusion or ion implantation. The dielectric separation wafer may be a bonded wafer in which a support substrate wafer is bonded to the back surface of a dielectric separation wafer having a thinned polysilicon layer. The thickness of the high-concentration impurity layer is, for example, 1 to 10 μm, and is appropriately determined depending on a device to be manufactured.
【００１２】請求項２に記載の発明は、シリコンウェー
ハの表面から所定深さ範囲に一導電型の不純物を高濃度
に含む高濃度不純物層を、この高濃度不純物層より深い
範囲に同一導電型の不純物を低濃度に含む低濃度不純物
層をそれぞれ形成する工程と、このシリコンウェーハ表
面に上記高濃度不純物層より深い誘電体分離用溝を形成
する工程と、この誘電体分離用溝およびシリコンウェー
ハの各表面に誘電体分離酸化膜を形成する工程と、この
誘電体分離酸化膜上にポリシリコン層を積層する工程
と、その裏面側からシリコンウェーハを研削・研磨し
て、この研磨面に上記誘電体分離酸化膜で分離された複
数の誘電体分離シリコン島を現出させる工程とを含み、
この誘電体分離シリコン島の底部に上記高濃度不純物層
を、この高濃度不純物層上に上記低濃度不純物層を形成
した誘電体分離ウェーハの製造方法である。According to a second aspect of the present invention, a high-concentration impurity layer containing one conductivity type impurity at a high concentration in a predetermined depth range from the surface of the silicon wafer is provided in a range deeper than the high-concentration impurity layer. Forming a low-concentration impurity layer containing low-concentration impurities, forming a dielectric isolation groove deeper than the high-concentration impurity layer on the surface of the silicon wafer, and forming the dielectric isolation groove and the silicon wafer. Forming a dielectric isolation oxide film on each surface of the above, a step of laminating a polysilicon layer on the dielectric isolation oxide film, and grinding and polishing a silicon wafer from the back side thereof, Exposing a plurality of dielectric isolation silicon islands separated by a dielectric isolation oxide film,
A method of manufacturing a dielectric isolation wafer in which the high-concentration impurity layer is formed on the bottom of the dielectric-isolated silicon island and the low-concentration impurity layer is formed on the high-concentration impurity layer.
【００１３】ポリシリコン層の成長方法としては、高温
ＣＶＤ法を採用することができる。これは、シリコンを
含んだ原料ガスをキャリアガス（Ｈ２ガスなど）ととも
に反応炉内へ導入し、高温に熱せられたシリコンウェー
ハ上に原料ガスの熱分解または還元によって生成された
シリコンを析出させる方法である。シリコンを含む化合
物としては、通常、ＳｉＣｌ４，ＳｉＨＣｌ３などが挙
げられる。反応炉には、ドーム形の石英ベルジャー内
で、シリコンウェーハを載せたサセプタを回転させなが
らガス導入して、高周波誘導により加熱する縦（パンケ
ーキ）型炉もある。この他にも、石英容器内に収められ
た六角柱状のサセプタの各面にシリコンウェーハを張り
付け、その後、このサセプタを、ガス導入および赤外線
ランプにより加熱しながら回転させるシリンダ（バレ
ル）型炉なども採用することができる。As a method for growing the polysilicon layer, a high-temperature CVD method can be adopted. In this method, a source gas containing silicon is introduced into a reaction furnace together with a carrier gas (such as H 2 gas), and silicon generated by thermal decomposition or reduction of the source gas is deposited on a silicon wafer heated to a high temperature. Is the way. Examples of the compound containing silicon include SiCl 4 , SiHCl 3, and the like. As a reaction furnace, there is also a vertical (pancake) furnace in which a gas is introduced while rotating a susceptor on which a silicon wafer is placed in a dome-shaped quartz bell jar, and heating is performed by high-frequency induction. In addition, there is a cylinder (barrel) furnace in which a silicon wafer is attached to each surface of a hexagonal column-shaped susceptor housed in a quartz container, and then the susceptor is rotated while being heated by gas introduction and an infrared lamp. Can be adopted.
【００１４】ポリシリコンの成長温度は炉の加熱方式で
異なる。この用途に用いる最も一般的な縦型炉では、１
２００〜１２９０℃、特に１２３０〜１２８０℃が好ま
しい。１２００℃未満ではシリコンウェーハが割れやす
いという不都合が生じる。また、１２９０℃を超えると
スリップが発生し、シリコンウェーハが割れに到りやす
いという不都合が生じる。ポリシリコン層の厚さは、異
方性エッチングを行った深さの２〜３倍の厚さに対し
て、残したいポリシリコン層の厚さを付加した厚さとす
る。ポリシリコン層厚が異方性エッチングを行った深さ
の２倍以下では、異方性エッチングの溝が十分に埋まら
ないことがある。一方で、３倍以上では、不要に厚く堆
積させることとなり、不経済である。The growth temperature of polysilicon varies depending on the furnace heating method. The most common vertical furnace used for this purpose is 1
The temperature is preferably from 200 to 1290C, particularly preferably from 1300 to 1280C. If the temperature is lower than 1200 ° C., there is a disadvantage that the silicon wafer is easily broken. On the other hand, when the temperature exceeds 1290 ° C., a slip occurs, which causes a disadvantage that the silicon wafer is liable to crack. The thickness of the polysilicon layer is a thickness obtained by adding the thickness of the polysilicon layer to be retained to a thickness two to three times the depth at which the anisotropic etching is performed. If the thickness of the polysilicon layer is not more than twice the depth at which the anisotropic etching is performed, the grooves of the anisotropic etching may not be sufficiently filled. On the other hand, if it is three times or more, it will be unnecessarily thick, and it is uneconomical.
【００１５】異方性エッチング液には、ＫＯＨ（ＩＰＡ
／ＫＯＨ／Ｈ２Ｏ），ＫＯＨ（ＫＯＨ／Ｈ２Ｏ），ＫＯ
Ｈ（ヒドラジン／ＫＯＨ／Ｈ２Ｏ）といったアルカリ性
エッチング液などを採用することができる。異方性エッ
チングの条件は、通常の条件を適用することができる。
また、ウェーハ表面側のネガレジスト膜に、異方性エッ
チング用の窓部を形成するための各工程の条件には、一
般的な条件を採用することができる。ある特定された導
電型（Ｎ型またはＰ型）のドーパントをシリコンウェー
ハに熱拡散する方法には、周知の熱拡散法が採用でき
る。すなわち、熱拡散炉を用いて、例えばＰＨ３，Ｓｂ
２Ｏ３、または、ＢＢｒ３ガスなどを送り込みながら、
炉温を６００〜１２５０℃の内の適宜範囲に制御する。KOH (IPA) is used as the anisotropic etching solution.
/ KOH / H 2 O), KOH (KOH / H 2 O), KO
An alkaline etchant such as H (hydrazine / KOH / H 2 O) can be used. Normal conditions can be applied to the anisotropic etching conditions.
In addition, general conditions can be adopted as the conditions of each step for forming a window portion for anisotropic etching in the negative resist film on the wafer surface side. As a method for thermally diffusing a specified conductivity type (N-type or P-type) dopant into a silicon wafer, a known thermal diffusion method can be employed. That is, using a heat diffusion furnace, for example, PH 3 , Sb
While sending 2 O 3 or BBr 3 gas, etc.
The furnace temperature is controlled in an appropriate range from 600 to 1250 ° C.
【００１６】具体的には、例えばウェーハ全体に低濃度
のドーパントを含むシリコンウェーハの表面に、これと
同一導電型のリンなどのＮ型ドーパントまたはホウ素な
どのＰ型ドーパントを熱拡散する。これにより、シリコ
ン島形成領域内にＮｏｎＮ＋構造またはＰｏｎＰ＋構造
が積層形成される。また、イオン注入法も採用が可能で
ある。すなわち、イオン注入装置を用い、一導電型のド
ーパント（不純物）をガス状にしてイオン化し、それぞ
れを電界により加速して、シリコンウェーハ表面から打
ち込む方法である。ドーパントのシリコンウェーハへの
ドーピング時期は、異方性エッチングにより誘電体分離
用溝を形成する前であればよい。例えば、マスク酸化膜
（またはチッ化膜）によるシリコンウェーハ被覆工程の
前などである。さらに、シリコンウェーハ表面に形成さ
れる誘電体分離溝の深さは、高濃度不純物層より深く
て、低濃度不純物層にまで達する深さでなければならな
い。Specifically, for example, an N-type dopant such as phosphorus or a P-type dopant such as boron of the same conductivity type is thermally diffused on the surface of a silicon wafer containing a low-concentration dopant throughout the wafer. As a result, a NonN + structure or a PonP + structure is stacked in the silicon island formation region. Further, an ion implantation method can also be adopted. That is, this is a method in which a dopant (impurity) of one conductivity type is gasified and ionized using an ion implantation apparatus, accelerated by an electric field, and implanted from the silicon wafer surface. The doping time of the dopant into the silicon wafer may be any time before the formation of the dielectric isolation trench by anisotropic etching. For example, before a silicon wafer coating step with a mask oxide film (or a nitride film). Further, the depth of the dielectric isolation groove formed on the surface of the silicon wafer must be deeper than the high concentration impurity layer and reach the low concentration impurity layer.
【００１７】[0017]
【作用】この発明によれば、誘電体分離シリコン島は、
島底部に形成された高濃度不純物層上に、この層と同じ
導電型のドーパントを含む低濃度不純物層が積層されて
いる。その結果、誘電体分離シリコン島の表面には、低
濃度不純物層だけが露出している。よって、従来のよう
に、誘電体分離シリコン島の外周部分に高濃度不純物層
の外端面が露出することはない。したがって、デバイス
メーカにおいて、デバイス作製工程でパターン形成する
際、従来のように高濃度不純物層の露出した領域を避け
てマスキングなどする必要がない。この結果、誘電体分
離シリコン島上でのデバイスの作製面積を大きくとるこ
とができる。According to the present invention, the dielectrically isolated silicon island is
On the high-concentration impurity layer formed on the island bottom, a low-concentration impurity layer containing a dopant of the same conductivity type as this layer is laminated. As a result, only the low concentration impurity layer is exposed on the surface of the dielectric isolation silicon island. Therefore, unlike the conventional case, the outer end surface of the high-concentration impurity layer is not exposed at the outer peripheral portion of the dielectric isolation silicon island. Therefore, when a device maker forms a pattern in the device manufacturing process, it is not necessary to mask the substrate while avoiding the exposed region of the high-concentration impurity layer as in the related art. As a result, it is possible to increase the fabrication area of the device on the dielectric isolation silicon island.
【００１８】特に、請求項２に記載の発明の場合には、
異方性エッチングによりシリコンウェーハ表面に誘電体
分離用溝を形成する前に、シリコンウェーハの表面から
所定深さ範囲に一導電型の不純物を高濃度に含む高濃度
不純物層を形成する結果、この高濃度不純物層より深い
範囲に低濃度不純物層が作製される。その後、このシリ
コンウェーハ表面に異方性エッチングを施して、これら
の領域を誘電体分離用溝により分離する。さらに、ウェ
ーハ裏面側から研削・研磨することで、島底部に形成さ
れた高濃度不純物層上に低濃度不純物層を積層させた構
造の誘電体分離シリコン島を現出させる。このように、
シリコンウェーハ表面に誘電体分離用溝を形成する前
に、ドーピング工程を行うようにしたので、高濃度不純
物層は形成されたシリコン島の底面に沿った平板形状と
なる（図１参照）。この結果、従来のシリコン島の表面
から高濃度不純物層の一部が露呈する断面受け皿形状の
もの（図７参照）に比べて、シリコン島のデバイス作製
面積が拡張される。Particularly, in the case of the invention described in claim 2,
Before forming a dielectric isolation groove on the silicon wafer surface by anisotropic etching, a high-concentration impurity layer containing a high-concentration impurity of one conductivity type is formed in a predetermined depth range from the surface of the silicon wafer. A low concentration impurity layer is formed in a range deeper than the high concentration impurity layer. Thereafter, the surface of the silicon wafer is subjected to anisotropic etching, and these regions are separated by the dielectric separating grooves. Further, by grinding and polishing from the back side of the wafer, a dielectrically isolated silicon island having a structure in which a low-concentration impurity layer is stacked on a high-concentration impurity layer formed on the island bottom is exposed. in this way,
Since the doping process is performed before forming the dielectric isolation groove on the silicon wafer surface, the high concentration impurity layer has a flat plate shape along the bottom surface of the formed silicon island (see FIG. 1). As a result, the device fabrication area of the silicon island is expanded as compared with the conventional one in which a part of the high-concentration impurity layer is exposed from the surface of the silicon island (see FIG. 7).
【００１９】[0019]
【発明の実施の形態】以下、この発明の実施例に係る誘
電体分離ウェーハおよびその製造方法を説明する。な
お、ここでは従来技術の欄で説明した張り合わせ誘電体
分離ウェーハを例に説明する。したがって、同一部分に
は同一符号を付す。図１はこの発明の一実施例に係る誘
電体分離ウェーハの要部拡大断面図である。図２〜図４
はこの発明の一実施例に係る誘電体分離ウェーハの製造
工程を説明するための断面図である。まず、活性層用ウ
ェーハとなる表面を鏡面加工したシリコンウェーハ１０
を作製、準備する（図２（Ａ））。面方位は（１００）
とする。なお、このシリコンウェーハ１０は、ウェーハ
全体に低濃度のリンがドープされている。Ｐ型のウェー
ハでもよいことはもちろんである。そして、このシリコ
ンウェーハ１０を洗浄する（図２（Ｂ））。次に、この
シリコンウェーハ１０を熱拡散炉に挿入し、ガス（ＰＨ
３）を流し込みながら炉内を６００〜１２００℃に加熱
する。これにより、シリコンウェーハ１０の表面から所
定深さ部分にリンが熱拡散されて、この表面部分がリン
リッチ（Ｎ＋型）の高濃度不純物層３０ａとなる（図２
（Ｃ））。この高濃度不純物層３０ａの深さ（Ｘj）は
１〜５μｍとする。また、その比抵抗（ρs）は５〜２
０Ω／□とする。なお、この高濃度不純物層３０ａの表
面には所定厚さの熱酸化膜（ＳｉＯＸ）が形成されてい
る。次いで、このシリコンウェーハ１０をＨＦ液により
洗浄し、その熱酸化膜を除去する（図２（Ｄ））。この
後、シリコンウェーハ１０の表面に、例えば厚さ１μｍ
のマスク酸化膜１１を形成する（図２（Ｅ））。マスク
酸化膜１１に代えて、ＣＶＤ法によりチッ化膜（ＳｉＮ
Ｘ）を成長させてもよい。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a dielectric isolation wafer and a method of manufacturing the same according to an embodiment of the present invention will be described. Here, the bonded dielectric separation wafer described in the section of the prior art will be described as an example. Therefore, the same parts are denoted by the same reference numerals. FIG. 1 is an enlarged sectional view of a main part of a dielectric isolation wafer according to one embodiment of the present invention. 2 to 4
FIG. 2 is a cross-sectional view for explaining a manufacturing process of the dielectric isolation wafer according to one embodiment of the present invention. First, a silicon wafer 10 having a mirror-finished surface to be an active layer wafer
Is prepared and prepared (FIG. 2A). Plane orientation is (100)
And The silicon wafer 10 has a low concentration of phosphorus doped in the entire wafer. Of course, a P-type wafer may be used. Then, the silicon wafer 10 is cleaned (FIG. 2B). Next, the silicon wafer 10 is inserted into a heat diffusion furnace, and gas (PH)
3 ) The inside of the furnace is heated to 600 to 1200 ° C. while pouring. As a result, phosphorus is thermally diffused from the surface of the silicon wafer 10 to a predetermined depth portion, and the surface portion becomes a phosphorus-rich (N + type) high-concentration impurity layer 30a (FIG. 2).
(C)). The depth (Xj) of the high-concentration impurity layer 30a is 1 to 5 μm. The specific resistance (ρs) is 5-2.
0Ω / □. The predetermined thickness of the thermal oxide film (SiO X) is formed on the surface of the high concentration impurity layer 30a. Next, the silicon wafer 10 is washed with an HF solution to remove the thermal oxide film (FIG. 2D). Thereafter, the surface of the silicon wafer 10 is, for example, 1 μm thick.
Is formed (FIG. 2E). Instead of the mask oxide film 11, a nitride film (SiN
X ) may be grown.
【００２０】次に、公知のホトリソ工程を用いて、この
マスク酸化膜１１上にホトレジスト１２を被着する。そ
して、このレジスト膜１２に所定パターンの窓１２Ａを
形成する（図２（Ｆ））。続いて、この窓１２Ａを介し
て酸化膜１１に同じパターンの窓１１Ａを形成し、シリ
コンウェーハ１０表面の一部を露出させる（図３
（Ａ））。次に、ホトレジスト１２を除去する（図３
（Ｂ））。そして、このウェーハ表面を洗浄する。さら
に、この酸化膜１１をマスクとしてシリコンウェーハ１
０を異方性エッチング液（ＩＰＡ／ＫＯＨ／Ｈ２Ｏ）に
所定時間だけ浸漬する。この結果、シリコンウェーハ表
面には所定パターンでの凹部（窪み）が形成されること
になる。すなわち、ウェーハ表面に異方性エッチングが
施され、断面Ｖ字形状の誘電体分離用溝１３が形成され
る（図３（Ｃ））。このとき、誘電体分離用溝１３は、
シリコンウェーハ１０の表面側の高濃度不純物層３０ａ
を多数に分割し、また各誘電体分離用溝１３の溝底部
は、高濃度不純物層３０ａの下層に配置されて、低濃度
の不純物を含有しているシリコンウェーハ１０の一部分
にまで達している。その後、このマスク酸化膜１１は、
例えば希ＨＦ液により洗浄除去される（図３（Ｄ））。Next, a photoresist 12 is deposited on the mask oxide film 11 by using a known photolithography process. Then, a window 12A having a predetermined pattern is formed in the resist film 12 (FIG. 2F). Subsequently, a window 11A having the same pattern is formed in the oxide film 11 through the window 12A to expose a part of the surface of the silicon wafer 10 (FIG. 3).
(A)). Next, the photoresist 12 is removed (FIG. 3).
(B)). Then, the wafer surface is cleaned. Further, using the oxide film 11 as a mask, the silicon wafer 1
0 is immersed in an anisotropic etching solution (IPA / KOH / H 2 O) for a predetermined time. As a result, concave portions (dents) in a predetermined pattern are formed on the surface of the silicon wafer. That is, anisotropic etching is performed on the wafer surface to form a dielectric separation groove 13 having a V-shaped cross section (FIG. 3C). At this time, the dielectric separating groove 13 is
High concentration impurity layer 30a on the front side of silicon wafer 10
And the bottom of each of the dielectric isolation trenches 13 is disposed below the high-concentration impurity layer 30a and reaches a portion of the silicon wafer 10 containing low-concentration impurities. . Thereafter, this mask oxide film 11
For example, it is washed and removed with a dilute HF solution (FIG. 3D).
【００２１】次に、このウェーハ表面（裏面も）に、熱
酸化処理によって誘電体分離酸化膜１４を形成する（図
３（Ｅ））。このとき、誘電体分離用溝１３表面にも誘
電体分離酸化膜１４が形成される。そして、このウェー
ハ表面を洗浄する。続いて、このシリコンウェーハ１０
の表面、すなわち、表面側の誘電体分離酸化膜１４上
に、種ポリシリコン層１５を所定の厚さに被着する（図
３（Ｆ））。被着後その表面を洗浄する。次に、約１２
００〜１３００℃の高温ＣＶＤ法で、この種ポリ層１５
の表面に高温ポリシリコン層１６を厚めに成長させる
（図４（Ａ））。それから、ウェーハ外周部を面取り
し、必要に応じてウェーハ裏面を平坦化する。次いで、
ウェーハ表面の高温ポリシリコン層１６を厚さ約１０〜
８０μｍまで研削・研磨する。また、この後、ウェーハ
表面に５５０〜７００℃の低温ＣＶＤ法で厚さ１〜５μ
ｍの低温ポリシリコン層１７を形成し、さらには、張り
合わせ面の鏡面化を図る目的で、低温ポリシリコン層１
７の表面をポリッシングする（図４（Ｂ））。Next, a dielectric isolation oxide film 14 is formed on the front surface (and the back surface) of the wafer by thermal oxidation (FIG. 3E). At this time, the dielectric isolation oxide film 14 is also formed on the surface of the dielectric isolation trench 13. Then, the wafer surface is cleaned. Subsequently, the silicon wafer 10
A seed polysilicon layer 15 is applied to a predetermined thickness on the surface of the substrate, that is, on the dielectric isolation oxide film 14 on the front side (FIG. 3F). After deposition, the surface is cleaned. Next, about 12
This kind of poly layer 15 is formed by a high temperature CVD method of 00 to 1300 ° C.
A high temperature polysilicon layer 16 is grown thicker on the surface of FIG. 4 (FIG. 4A). Then, the outer peripheral portion of the wafer is chamfered, and the back surface of the wafer is flattened as necessary. Then
The high temperature polysilicon layer 16 on the wafer surface is
Grind and polish to 80 μm. Thereafter, the wafer surface is formed to a thickness of 1 to 5 μm by a low-temperature CVD method at 550 to 700 ° C.
m low-temperature polysilicon layer 17 is formed, and the low-temperature polysilicon layer 1
7 is polished (FIG. 4B).
【００２２】一方、支持基板用ウェーハとなる、鏡面の
シリコンウェーハ２０を準備する（図４（Ｃ））。次
に、このシリコンウェーハ２０上に、活性層用ウェーハ
用のシリコンウェーハ１０を、鏡面同士を接触させて張
り合わせる（図４（Ｄ））。それから、これを熱処理し
て、この張り合わせウェーハの張り合わせ強度を高め
る。次に、図４（Ｅ）に示すように、この活性層用ウェ
ーハの外周部を面取りし、活性層用ウェーハ表面を研削
・研磨する。なお、この活性層用ウェーハの研削量は、
誘電体分離酸化膜１４が外部に露出し、高温ポリシリコ
ン層１６の表面上に、誘電体分離酸化膜１４で区画され
た誘電体分離シリコン島３０が現出するまでとする。作
製された誘電体分離シリコン島３０は、島底部に形成さ
れた高濃度不純物層３０ａ上に、この層３０ａと同じ導
電型（Ｎ型）のドーパント（リン）を含む低濃度不純物
層３０ｂが積層されたシリコン島である（図１参照）。On the other hand, a mirror-finished silicon wafer 20 to be a support substrate wafer is prepared (FIG. 4C). Next, the silicon wafer 10 for the active layer wafer is bonded onto the silicon wafer 20 by bringing the mirror surfaces into contact with each other (FIG. 4D). Then, this is heat-treated to increase the bonding strength of the bonded wafer. Next, as shown in FIG. 4E, the outer peripheral portion of the active layer wafer is chamfered, and the surface of the active layer wafer is ground and polished. The grinding amount of the active layer wafer is
It is assumed that the dielectric isolation oxide film 14 is exposed to the outside and the dielectric isolation silicon island 30 partitioned by the dielectric isolation oxide film 14 appears on the surface of the high-temperature polysilicon layer 16. In the manufactured dielectric-isolated silicon island 30, a low-concentration impurity layer 30b containing the same conductivity type (N-type) dopant (phosphorus) as the layer 30a is laminated on the high-concentration impurity layer 30a formed on the island bottom. This is the silicon island that has been manufactured (see FIG. 1).
【００２３】これにより、デバイスメーカでは、誘電体
分離シリコン島３０表面にパターニングする際に、従来
の高濃度不純物層の露出した領域を避けてマスキングす
る必要がなくなる。その結果、誘電体分離シリコン島３
０上でのデバイスの作製面積を大きくとることができ、
よって誘電体分離ウェーハの有効利用を図ることができ
る。This eliminates the necessity for the device maker to perform masking while patterning the surface of the dielectric isolation silicon island 30 so as to avoid the conventional region where the high concentration impurity layer is exposed. As a result, the dielectric isolation silicon island 3
0, the area for manufacturing the device can be increased,
Therefore, effective use of the dielectric isolation wafer can be achieved.
【００２４】なお、以上はＮ型シリコンウェーハにリン
Ｐをドープする場合について説明したが、アンチモンＳ
ｂをドープする場合はガスとしてＳｂ２Ｏ３を使用し、
拡散温度は１２００〜１２５０℃とし、比抵抗ρsは１
０〜３０Ω／□とする。また、ＰｏｎＰ＋構造の場合
は、例えばＢＢｒ３を使用し、７００〜１２００℃、比
抵抗は５〜２０Ω／□とする。いずれも厚さは１〜５μ
ｍである。比抵抗は酸化膜除去後４探針法で、厚さはボ
ールラップ、ステインエッチ後の光学顕微鏡観察でそれ
ぞれ測定することができる。In the above description, the case where N-type silicon wafer is doped with phosphorus P has been described.
When doping b, use Sb 2 O 3 as a gas,
The diffusion temperature is 1200 to 1250 ° C., and the specific resistance ρs is 1
0 to 30Ω / □. In the case of the PonP + structure, for example, BBr 3 is used, and the specific resistance is set to 700 to 1200 ° C. and the specific resistance is set to 5 to 20 Ω / □. Each has a thickness of 1-5μ
m. The specific resistance can be measured by a four probe method after removing the oxide film, and the thickness can be measured by an optical microscope observation after ball wrap and stain etching.
【００２５】図５は高濃度層の形成においてイオン注入
法を採用した場合を示す。この図では熱拡散法（図２）
に代わる工程のみを示している。すなわち、まず、洗浄
したポリッシュドシリコンウェーハ１０表面にスルー酸
化膜１０１を形成する（図５（Ｂ））。１０〜２０ｎｍ
の厚さとする。そして、Ｎ型であれば、Ａｓ、Ｓｂ、Ｐ
を、Ｐ型ではＢ（Ｂ２Ｈ６）をそれぞれ所定の高電圧下
にイオン注入する（図５（Ｃ））。ヒ素は、１０１５〜
１０１ ７ｃｍ−２、２０〜２００ｋｅＶ、アンチモン、
リンは１０１３〜１０１５ｃｍ −２、２０〜２００ｋｅ
Ｖ、ボロンは１０１２〜１０１４ｃｍ−２、２０〜２０
０ｋｅＶとする。この結果、シリコンウェーハの表面か
ら所定深さ範囲には所定のドーパントが注入されること
となる。これが高濃度層３０ａとなる。次いで、ＨＦ液
などで表面酸化膜を除去する（図５（Ｄ））。さらに、
シリコンウェーハ１０の表面に例えば厚さ１μｍのマス
ク酸化膜１１を熱酸化により形成する（図５（Ｅ））。
この後、ホトリソグラフ工程でホトレジスト１２による
マスク酸化膜１１へのパターニングを行い、上記実施例
と同様にＶ溝を形成することとなる。その後のステップ
は上記実施例と同じであるので、その説明は省略する。FIG. 5 shows ion implantation for forming a high concentration layer.
The case where the method is adopted is shown. In this figure, the thermal diffusion method (Fig. 2)
Only the steps that are substituted for are shown. That is, first, cleaning
Acid on the surface of the polished silicon wafer 10
An oxide film 101 is formed (FIG. 5B). 10-20 nm
Thickness. And if it is N type, As, Sb, P
For the P type, B (B2H6) Under a predetermined high voltage
(FIG. 5C). Arsenic is 10Fifteen~
101 7cm-2, 20 to 200 keV, antimony,
Phosphorus is 1013-10Fifteencm -220-200ke
V, boron is 1012-1014cm-220, 20
0 keV. As a result, the surface of the silicon wafer
The specified dopant is implanted in the specified depth range from
Becomes This becomes the high concentration layer 30a. Then, HF liquid
The surface oxide film is removed by, for example, (FIG. 5D). further,
A mask having a thickness of, for example, 1 μm is formed on the surface of the silicon wafer 10.
An oxide film 11 is formed by thermal oxidation (FIG. 5E).
Thereafter, the photoresist 12 is used in a photolithographic process.
The patterning on the mask oxide film 11 is performed, and
A V-groove is formed in the same manner as described above. Subsequent steps
Are the same as those in the above embodiment, and the description thereof will be omitted.
【００２６】[0026]
【発明の効果】この発明によれば、ウェーハ表面の誘電
体分離シリコン島を、島底部に形成された高濃度不純物
層上に、同じ導電型のドーパントを含む低濃度不純物層
を積層したシリコン島としたので、誘電体分離シリコン
島のデバイス作製面積を拡張することができる。According to the present invention, a dielectrically isolated silicon island on a wafer surface is formed by stacking a low-concentration impurity layer containing a dopant of the same conductivity type on a high-concentration impurity layer formed on the island bottom. Therefore, the device fabrication area of the dielectric isolation silicon island can be expanded.
【図１】この発明の一実施例に係る誘電体分離ウェーハ
を示す断面図である。FIG. 1 is a sectional view showing a dielectric isolation wafer according to one embodiment of the present invention.
【図２】この発明の一実施例に係る誘電体分離ウェーハ
の製造方法にあってその製造工程の一部を説明するため
の断面図である。FIG. 2 is a cross-sectional view for explaining a part of the manufacturing process in the method for manufacturing a dielectric isolation wafer according to one embodiment of the present invention.
【図３】この発明の一実施例に係る誘電体分離ウェーハ
の製造方法にあってその製造工程の一部を説明するため
の断面図である。FIG. 3 is a cross-sectional view for explaining a part of the manufacturing process in the method for manufacturing a dielectric isolation wafer according to one embodiment of the present invention.
【図４】この発明の一実施例に係る誘電体分離ウェーハ
の製造方法にてその製造工程の一部を説明するための断
面図である。FIG. 4 is a cross-sectional view for explaining a part of the manufacturing process in the method for manufacturing a dielectric isolation wafer according to one embodiment of the present invention.
【図５】この発明の他の実施例に係る誘電体分離ウェー
ハの製造方法での製造工程の一部を説明するための断面
図である。FIG. 5 is a cross-sectional view for describing a part of a manufacturing process in a method for manufacturing a dielectric isolation wafer according to another embodiment of the present invention.
【図６】従来の誘電体分離ウェーハの製造方法に係るそ
の製造工程を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a manufacturing process according to a conventional method of manufacturing a dielectric isolation wafer.
【図７】従来の誘電体分離ウェーハの要部拡大断面図で
ある。FIG. 7 is an enlarged sectional view of a main part of a conventional dielectric separation wafer.
１０ シリコンウェーハ、 １１ マスク酸化膜、 １２ ホトレジスト、 １３ 誘電体分離用溝、 １４ 誘電体分離酸化膜、 １６ 高温ポリシリコン層（ポリシリコン層）、 ３０ 誘電体分離シリコン島、 ３０ａ 高濃度不純物層、 ３０ｂ 低濃度不純物層。 Reference Signs List 10 silicon wafer, 11 mask oxide film, 12 photoresist, 13 dielectric isolation groove, 14 dielectric isolation oxide film, 16 high temperature polysilicon layer (polysilicon layer), 30 dielectric isolation silicon island, 30 a high concentration impurity layer, 30b Low concentration impurity layer.
Claims (2)
化膜によって区画された複数の誘電体分離シリコン島を
有する誘電体分離ウェーハにおいて、 上記誘電体分離シリコン島が、 島底部に形成された高濃度不純物層と、 高濃度不純物層上に積層された同一導電型の低濃度不純
物層とを有する誘電体分離ウェーハ。1. A dielectric isolation wafer having, on a surface of a wafer, a plurality of dielectric isolation silicon islands separated from each other by a dielectric isolation oxide film, wherein the dielectric isolation silicon islands are formed on an island bottom. A dielectric isolation wafer having a high-concentration impurity layer and a low-concentration impurity layer of the same conductivity type stacked on the high-concentration impurity layer.
囲に一導電型の不純物を高濃度に含む高濃度不純物層
を、この高濃度不純物層より深い範囲に同一導電型の不
純物を低濃度に含む低濃度不純物層をそれぞれ形成する
工程と、 このシリコンウェーハ表面に上記高濃度不純物層より深
い誘電体分離用溝を形成する工程と、 この誘電体分離用溝およびシリコンウェーハの各表面に
誘電体分離酸化膜を形成する工程と、 この誘電体分離酸化膜上にポリシリコン層を積層する工
程と、 その裏面側からシリコンウェーハを研削・研磨して、こ
の研磨面に上記誘電体分離酸化膜で分離された複数の誘
電体分離シリコン島を現出させる工程とを含み、 この誘電体分離シリコン島の底部に上記高濃度不純物層
を、この高濃度不純物層上に上記低濃度不純物層を形成
した誘電体分離ウェーハの製造方法。2. A high-concentration impurity layer containing a high-concentration impurity of one conductivity type in a predetermined depth range from the surface of the silicon wafer, and a low-concentration impurity of the same conductivity type in a range deeper than the high-concentration impurity layer. Forming a low-concentration impurity layer; forming a dielectric isolation groove deeper than the high-concentration impurity layer on the surface of the silicon wafer; Forming an oxide film, laminating a polysilicon layer on the dielectric isolation oxide film, grinding and polishing a silicon wafer from the back side, and separating the polished surface with the dielectric isolation oxide film. Causing the plurality of dielectrically isolated silicon islands to appear, wherein the high-concentration impurity layer is formed on the bottom of the dielectrically-isolated silicon islands, and the low-concentration impurity layer is formed on the high-concentration impurity layer. Method for manufacturing a dielectric separation wafer to form a layer.
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| JP10307995A JP2000133704A (en) | 1998-10-29 | 1998-10-29 | Dielectric isolation wafer and its manufacture |
| US09/421,322 US6815774B1 (en) | 1998-10-29 | 1999-10-18 | Dielectrically separated wafer and method of the same |
| EP99120082A EP0997932A3 (en) | 1998-10-29 | 1999-10-20 | Wafer with dielectrically isolated silicon islands and method of manufacturing the same |
| KR10-1999-0047003A KR100373475B1 (en) | 1998-10-29 | 1999-10-28 | Dielectrically separated wafer and method of manufacturing the same |
| US09/942,739 US6472289B2 (en) | 1998-10-29 | 2001-08-31 | Dielectrically separated wafer and method of manufacturing the same |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435347C (en) * | 2000-09-27 | 2008-11-19 | Nup2公司 | Fabrication of semiconductor devices |
-
1998
- 1998-10-29 JP JP10307995A patent/JP2000133704A/en active Pending
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