JP2000132497A

JP2000132497A - Ｄｍａ制御方法及び装置

Info

Publication number: JP2000132497A
Application number: JP10306562A
Authority: JP
Inventors: Masayuki Daito; 正行大東
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2000-05-12
Anticipated expiration: 2018-10-28
Also published as: CN1252566A; JP3206568B2; EP0997822A3; EP0997822A2

Abstract

(57)【要約】【課題】ＤＭＡ転送により任意のバイト数のデータを
転送する際に、データ転送回数を少なくして転送時間を
短縮することができるＤＭＡ制御装置を提供する。【解決手段】複数バイトバス幅を持つバス上で２バイ
ト以上のバス幅を用いてデータを転送する際、最下位ア
ドレスを偶数アドレスから転送するバスシステムに接続
されるＤＭＡ制御装置において、データ転送毎に、転送
元及び転送先のアドレス領域と転送バイト数に基づきバ
ス上の最適なデータ転送時バス幅である転送バイトサイ
ズを求める転送サイズ決定手段１４を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＡ転送を行う
ＤＭＡ制御装置に関し、特に、転送サイズを自動的に変
更する機能を備えたＤＭＡ制御装置に関する。

【０００２】

【従来の技術】従来、例えばメモリ同士のデータ転送を
両メモリ間で直接行うように、データ転送をＣＰＵを経
由させず転送相手間で直接行うＤＭＡ（Ｄｉｒｅｃｔ
ＭｅｍｏｒｙＡｃｃｅｓｓ）転送方法が知られてい
る。このようなＤＭＡ転送方法を用いることにより、Ｃ
ＰＵを経由する場合に比べて高速にデータ転送を行うこ
とができる。

【０００３】図１０は、従来のＤＭＡ転送を行うための
ＤＭＡ制御装置の概略構成を示すブロック図である。図
１０示すように、ＤＭＡ制御装置１は、転送元アドレス
を保持する転送元アドレスレジスタ２、転送先アドレス
を保持する転送先アドレスレジスタ３、全体の転送バイ
ト数を保持する転送バイト数レジスタ４、１回の転送サ
イズを示す転送サイズレジスタ５、及びバスサイクル発
生器（ＢＣＵ）６を有している。バスサイクル発生器６
は、バス７を介して転送元メモリ８及び転送先メモリ９
に接続されており、転送元メモリ８及び転送先メモリ９
に対しメモリアクセスを発生させる。

【０００４】このＤＭＡ制御装置１において、転送要求
に基づく転送リクエスト信号ａが入力すると、転送元ア
ドレスレジスタ２で指定される転送元メモリ８から、転
送先アドレスレジスタ３で指定される転送先メモリ９に
対し、転送バイト数分のデータが転送される。

【０００５】

【発明が解決しようとする課題】しかしながら、このデ
ータ転送は、複数バイトのバス幅を持つバスに対して何
バイト分のバス幅を使ってデータ転送するかを示す転送
サイズレジスタ５で定められた転送時バス幅サイズであ
る１回の転送バイト数で行われ、転送バイト数レジスタ
４に定められているバイト数を転送するには、（転送す
べき総バイト数／１回の転送バイト数）回のデータ転送
を必要とする。

【０００６】つまり、データ転送回数は、転送バイト数
レジスタ４で示される値を転送サイズレジスタ５で割っ
た数の分だけ、必ず発生する。これは、１回の転送サイ
ズが、転送サイズレジスタ５で指定されているためであ
り、例えば、転送元アドレスＡが００００００１Ｆであ
って転送サイズＳが２５７バイトであった場合に、ＤＲ
ＡＭ（ＤｙｎａｍｉｃＲａｎｄａｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）を読み出すアライメントを考えると、バ
ス幅が複数バイトあっても転送サイズＳは１バイトしか
設定できないことになる。何故なら、最下位アドレスを
偶数アドレスから転送するバスシステムにおいて、転送
サイズ数は２のｎ乗でなくてはならないのは、当業者に
は公知であり、転送バイト数である２５７バイトを転送
できる最大の転送サイズ数は、１バイトしかないためで
ある。

【０００７】その結果、以下の手順で転送が行われ、Ａ：０００００００Ｆ、Ｓ：２５７バイト、１回目の転
送：１バイトＡ：００００００１０、Ｓ：２５６バイト、２回目の転
送：１バイトＡ：００００００１１、Ｓ：２５５バイト、３回目の転
送：１バイト・・Ａ：０００００１０Ｆ、Ｓ：１バイト、２５７回目の転
送：１バイトＡ：０００００１１０、転送完了となり、転送サイズＳ数分の計２５７回のデータ転送が
必要となる。

【０００８】このようなＤＭＡ転送方法を示すものとし
て、例えば、特開平５−６７０３５号公報に開示された
ＤＭＡ転送におけるデータアライメント方式があるが、
この場合も、ＣＰＵ制御により行われるため、時間がか
かるのは避けられない。

【０００９】本発明の目的は、ＤＭＡ転送により任意の
バイト数のデータを転送する際に、データ転送回数を少
なくして転送時間を短縮することができるＤＭＡ制御方
法及び装置を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係るＤＭＡ制御方法は、複数バイトバス幅
を持つバス上で２バイト以上のバス幅を用いてデータを
転送する際、最下位アドレスを偶数アドレスから転送す
るバスシステムに接続されるＤＭＡ制御方法において、
データ転送毎に、転送元及び転送先のアドレス領域と転
送バイト数に基づきバス上の最適なデータ転送時バス幅
である転送バイトサイズを求めることを特徴としてい
る。

【００１１】上記構成を有することにより、最下位アド
レスを偶数アドレスから転送するバスシステムに接続さ
れて、複数バイトバス幅を持つバス上で２バイト以上の
バス幅を用いてデータを転送する際、１回のデータ転送
毎に、転送元及び転送先のアドレス領域と転送バイト数
に基づきバス上の最適なデータ転送時バス幅である転送
バイトサイズが求められる。これにより、ＤＭＡ転送に
より任意のバイト数のデータを転送する際に、データ転
送回数を少なくして転送時間を短縮することができる。

【００１２】また、本発明に係るＤＭＡ制御装置によ
り、上述したＤＭＡ制御方法を実現することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。［第１の実施の形態］図１は、本発明の第１の実施の形
態に係るＤＭＡ制御装置の概略構成を示すブロック図で
ある。図１に示すように、ＤＭＡ制御装置１０は、転送
元アドレスを保持する転送元アドレスレジスタ１１、転
送先アドレスを保持する転送先アドレスレジスタ１２、
全体の転送バイト数を保持する転送バイト数レジスタ１
３、転送サイズ決定手段１４、バスサイクル発生器（Ｂ
ＣＵ）１５、及びＤＭＡ転送制御器１６を有する。バス
サイクル発生器１５は、６４バイト幅のバス１７を介し
て、転送元メモリ１８及び転送先メモリ１９に接続され
る。

【００１４】転送サイズ決定手段１４は、ＤＭＡ制御装
置１０によるＤＭＡ転送に際し、１回のデータ転送によ
り転送される転送バイトサイズを、１回転送する毎に計
算し評価決定する。バスサイクル発生器１５は、転送元
アドレスレジスタ１１で指示される転送元メモリ１８及
び転送先アドレスレジスタ１２で指示される転送先メモ
リ１９に対して、メモリアクセスを発生させる。ＤＭＡ
転送制御器１６は、転送要求に基づく転送リクエスト信
号ａの入力により、ＤＭＡ制御装置１０によるＤＭＡ転
送の実行を指示する。

【００１５】転送サイズ決定手段１４は、転送元アドレ
スアラインバイト判定器２０、転送先アドレスアライン
バイト判定器２１、アラインバイト数判定器２２、アラ
インバイト数統合器２３、及び最小アラインバイト生成
器２４を有する。

【００１６】転送元アドレスレジスタ１１は、転送元ア
ドレスアラインバイト判定器２０に接続され、転送先ア
ドレスレジスタ１２は、転送先アドレスアラインバイト
判定器２１に接続される。転送バイト数レジスタ１３
は、アラインバイト数判定器２２に接続される。

【００１７】図２は、図１の転送元／転送先アドレスア
ラインバイト判定器２０，２１を示し、（ａ）は前半パ
ートの回路図、（ｂ）は後半パートの回路図である。図
２に示すように、転送元アドレスアラインバイト判定器
２０及び転送先アドレスアラインバイト判定器２１は、
同一の構成を有し、前半と後半の２つのパートに分かれ
ている。このアドレスアラインバイト判定器２０，２１
により、入力されたアドレスが満たす最大アライン境界
を見つけ出す。

【００１８】前半パート（（ａ）参照）は、入力された
アドレスが何バイト境界にアラインされているアドレス
かを、デコードする回路である。ここでは、ＬＳＢ（ｌ
ｅａｓｔｓｉｇｎｉｆｉｃａｎｔｂｉｔ：ビット並
びの最下位）から最初に１が見つかる位置を判断するリ
ードワンディテクタ（ｌｅａｄ−ｏｎｅ−ｄｅｔｅｃｔ
ｏｒ）を構成している。

【００１９】後半パート（（ｂ）参照）は、アラインさ
れたｎバイト境界を、重み付けしたビット位置で表した
コード、例えば図２（ｂ）に示す１０進数を２進数にし
た値に置き換える回路であり、転送元アドレスのアライ
ンメント情報であるアドレスアラインバイト数、ＴＡｄ
ｒＢＮＤ［７：０］或いはＤＡｄｒＢＮＤ［７：０］を
出力する。

【００２０】つまり、転送バイト数レジスタ１３は、転
送するバイト数（２５７ビット）が記憶されたレジスタ
であり、前半パートのデコーダを通して、この転送バイ
ト数の最大転送可能数を調べる。そして、Ａであれば最
大１バイト以上、Ｂであれば最大２バイト以上、Ｃであ
れば最大４バイト以上、Ｄであれば最大８バイト以上、
Ｅであれば最大１６バイト以上、Ｆであれば最大３２バ
イト以上、Ｇであれば最大６４バイト以上、Ｈであれば
最大１２８バイト以上、それぞれ転送することができ
る。

【００２１】図３は、図１のアラインバイト数判定器２
２を示し、（ａ）は前半パートの回路図、（ｂ）は後半
パートの回路図である。図３に示すように、アラインバ
イト数判定器２２は、前半と後半の２つのパートに分か
れており、入力されたバイト数を越えない、最大の２の
ｎ乗のバイト数を計算する。

【００２２】前半パート（（ａ）参照）は、入力された
バイト数が、どのような２のｎ乗の値を含んでいるかを
判断する回路である。ここでは、ＭＳＢ（ｍｏｓｔｓ
ｉｇｎｉｆｉｃａｎｔｂｉｔ：ビット並びの最上位）
から最初に１が見つかる位置を判断するリードワンディ
テクタ（ｌｅａｄ−ｏｎｅ−ｄｅｔｅｃｔｏｒ）を構成
している。

【００２３】後半パート（（ｂ）参照）は、この２のｎ
乗の値を、重み付けしたビット位置で表したコードに置
き換える回路であり、転送バイト数を満たす最大アライ
ンバイト数、ｒｅｓｔＢｙｔＥ［７：０］を出力する。

【００２４】図４は、図１のアラインバイト数統合器２
３の回路図である。図４に示すように、アラインバイト
数統合器２３は、ＯＲ回路からなり、ここでは、両アド
レスアラインバイト判定器２０，２１及びアラインバイ
ト数判定器２２から入力した各重み付けコードを論理和
（ＯＲ動作）して、アライン情報を一つにまとめる。

【００２５】その結果、転送元アドレスのアドレスアラ
インバイト数であるＴＡｄｒＢＮＤ［７］とＤＡｄｒＢ
ＮＤ［７］、及び転送バイト数を満たす最大アラインバ
イト数であるｒｅｓｔＢｙｔＥ［７］の入力により、統
合アライン情報であるＡｃｃｓｉｚ［７］が出力され
る。同様に、統合アライン情報、Ａｃｃｓｉｚ［６］，
…，Ａｃｃｓｉｚ［０］が出力される。なお、各重み付
けコードは、両アドレスアラインバイト判定器２０，２
１及びアラインバイト数判定器２２によってコード化さ
れた情報である。

【００２６】図５は、図１の最小アラインバイト生成器
の回路図である。図５に示すように、最小アラインバイ
ト生成器２４は、前半と後半の２つのパートに分かれて
おり、アラインバイト数統合器２３からのアラインバイ
ト数統合情報の入力により最小のアラインバイトを生成
する。この結果、転送バイトサイズが決定される。

【００２７】前半パートは、入力したアライン情報のＬ
ＳＢから最初に１が現れる場所を見つけ出すことによ
り、最小のアライン情報を取り出す回路である。後半パ
ートは、この最小のアライン情報を、重み付けしたビッ
ト位置で表したコードに置き換える回路であり、バイト
数にエンコードし転送サイズとして出力する。

【００２８】従って、転送サイズ決定手段１４により、
入力される転送元アドレス及び転送先アドレスに対し、
入力されたアドレスが満たす最大アライン境界を見つけ
コード化する第１の処理、入力された転送バイト数を越
えない最大の２のｎ乗のバイト数を計算しコード化する
第２の処理、前記第１及び第２の処理によりコード化さ
れた情報を論理和しアライン情報を統合する第３の処
理、前記第３の処理により統合されたアライン情報から
最小アライン情報を取り出しバイト数にエンコードする
第４の処理を経て、最適な転送バイトサイズが求められ
る。

【００２９】この最小アラインバイト生成器２４からの
出力がバスサイクル発生器１５に入力することにより、
バスサイクル発生器１５は、入力した転送バイトサイズ
に基づくバイト数に従い、転送元からのデータリード及
び転送先へのデータライトを行う。

【００３０】図６は、図１のＤＭＡ制御装置における転
送先へのデータライトの手順を示すフローチャートであ
る。図６に示すように、先ず、ＤＭＡ転送の要求がある
か否かを判定し（ステップＳ１０１）、要求が無い（Ｎ
ｏ）場合は判定を続ける。この判定を行うに際し、ＣＰ
Ｕの制御命令により、転送元アドレス、転送先アドレス
及び転送バイト数が、それぞれＤＭＡ制御装置１０の各
該当レジスタに既に設定されている。

【００３１】次に、ＤＭＡ転送の要求がある（Ｙｅｓ）
場合は、ＣＰＵがＤＭＡ制御装置１０に対しＤＭＡ転送
開始を指示し、ＤＭＡ制御装置１０において転送元アド
レスが取り出される（ステップＳ１０２）。この転送元
アドレスの取り出しに続いて、転送バイト数が取り出さ
れ（ステップＳ１０３）、更に転送先アドレスが取り出
され（ステップＳ１０４）、これら転送元アドレス、転
送バイト数及び転送先アドレスから、転送サイズが計算
される（ステップＳ１０５）。

【００３２】次に、ＤＭＡ制御装置１０は、得られた転
送サイズに基づいて、転送元アドレスから転送サイズ分
だけデータを読み取り、読み取った転送サイズ分だけ転
送先アドレスへデータを書き込む（ステップＳ１０
６）。

【００３３】この転送サイズ分のデータの読み取り・書
き込みが行われることにより、転送元アドレスの更新
（ステップＳ１０７）、転送先アドレスの更新（ステッ
プＳ１０８）、及び転送バイト数の更新（ステップＳ１
０９）が行われる。

【００３４】その後、転送バイト数が０か否かが判定さ
れ（ステップＳ１１０）、転送バイト数が０でない（Ｎ
ｏ）場合、ステップＳ１０２に戻って転送元アドレスの
取り出しが行われ、以後のステップを転送バイト数が０
になるまで繰り返す。転送バイト数が０である（Ｙｅ
ｓ）場合、ＤＭＡ制御装置１０によるＤＭＡ転送が終了
する。

【００３５】この結果、ＤＭＡ制御装置１０へ転送リク
エスト信号ａが入力することにより、転送元アドレスレ
ジスタ１１で指定される転送元メモリ１８から、転送先
アドレスレジスタ１２で指定される転送先メモリ１９に
対して、転送バイト数分のデータが転送される。

【００３６】上述したように、ＤＭＡ制御装置１０は、
得られた転送サイズに基づいて、転送元アドレスから転
送サイズ分だけデータを読み取り、読み取った転送サイ
ズ分だけ転送先アドレスへデータを書き込むが、この具
体例を以下に説明する。

【００３７】データ転送に際し、１度のデータ転送にお
ける転送回数を、下記のアルゴリズムによって転送毎に
計算する。

【００３８】転送バイト数が６４バイト以上である場合、６４バイト転送バイト数が３２バイト以上である場合、３２バイト転送バイト数が１６バイト以上である場合、１６バイト転送バイト数が８バイト以上である場合、８バイト転送バイト数が４バイト以上である場合、４バイト転送バイト数が２バイト以上である場合、２バイト転送バイト数が１バイト以上である場合、１バイト且つ、転送元アドレスが６４バイトアラインアドレスである場
合、６４バイト転送元アドレスが３２バイトアラインアドレスである場
合、３２バイト転送元アドレスが１６バイトアラインアドレスである場
合、１６バイト転送元アドレスが８バイトアラインアドレスである場
合、８バイト転送元アドレスが４バイトアラインアドレスである場
合、４バイト転送元アドレスが２バイトアラインアドレスである場
合、２バイト転送元アドレスが１バイトアラインアドレスである場
合、１バイトの内、両方とも満たす、下から数えて最初に該当する最
も大きいバイト数のアドレスを求める。つまり、論理和
を取る。

【００３９】この結果、例えば、転送元アドレスＡが０
００００００Ｆであって、転送サイズＳが２５７バイト
であった場合、複数回行われるデータ転送の各回毎の転
送バイト数は、次のようになる。

【００４０】Ａ：０００００００Ｆ、Ｓ：２５７バイ
ト、１回目の転送：１バイトＡ：００００００１０、Ｓ：２５６バイト、２回目の転
送：１６バイトＡ：００００００２０、Ｓ：２４０バイト、３回目の転
送：３２バイトＡ：００００００４０、Ｓ：２０８バイト、４回目の転
送：６４バイトＡ：００００００８０、Ｓ：１４４バイト、５回目の転
送：６４バイトＡ：００００００Ｃ０、Ｓ：８０バイト、６回目の転
送：６４バイトＡ：０００００１００、Ｓ：１６バイト、７回目の転
送：１６バイトＡ：０００００１１０、転送完了よって、計７回の転送で終了する。上記例では、４回目
で最大バイト数である６４バイトを転送することができ
たが、アドレスがバイトアラインの何処に位置している
かにより、一度に転送できるバイト数が決まる。

【００４１】このように、ＤＭＡ制御装置１０は、転送
元及び転送先アドレス領域と転送バイト数に基づいてバ
ス上の最適なデータ転送時バス幅である転送バイトサイ
ズを導き出し、転送サイズを自動的に更新する。従っ
て、複数バイトバス幅を持つバス上で２バイト以上のバ
ス幅を用いてデータを転送する際、最下位アドレスを偶
数アドレスから転送するバスシステムに接続され、バイ
トアラインの何処にアドレスが位置するかによって、１
回に転送できるバイト数が決まるが、従来は固定されて
いた転送バイト数（例えば１バイト）を、１回の転送毎
に何バイト転送できるかを計算して求めた最大値による
最大転送バイト数とすることができる。

【００４２】即ち、転送元アドレス及び転送先アドレス
に対する最大アドレスアライメントの各バイト数、及び
転送バイト数の内から最大アラインバイト数を計算し
て、最適な転送バイトサイズが求められる。

【００４３】この結果、決められた任意の転送バイト数
を転送する際に、転送元アドレスで示される転送元メモ
リ及び転送先アドレスで示される転送先メモリに対し、
転送のためのアクセスの回数を従来に比べ減らすことが
できるので、データ転送回数を少なくして転送時間を短
縮することができる。［第２の実施の形態］図７は、本発明の第２の実施の形
態に係るＤＭＡ制御装置の概略構成を示すブロック図で
ある。図７に示すように、ＤＭＡ制御装置３０は、転送
サイズ決定手段１４において１つずつ設けられていた、
アラインバイト数判定器２２、アラインバイト数統合器
２３及び最小アラインバイト生成器２４を、それぞれ２
つずつ搭載した転送サイズ決定手段３１、及びバッファ
３２を設けた他は、ＤＭＡ制御装置１０と同様の構成を
有する。

【００４４】上述した第１の実施の形態では、転送元ア
ドレスと転送バイト数と転送先アドレスのアドレスアラ
インが一致している組み合わせのバイト数で、転送を行
った。しかしながら、第１の実施の形態においては、転
送元アドレスのアドレスアラインと転送先アドレスのア
ドレスアラインが全くずれている場合、１バイト毎の転
送しかできず、転送元アドレスと転送バイト数とのアド
レスアラインが一致している条件に比べ、より制約の厳
しい条件になる。

【００４５】そのため、この第２の実施の形態では、ア
ドレスアラインバイト判定器、アラインバイト数判定
器、アラインバイト数統合器、及び最小アラインバイト
生成器をそれぞれ２つずつ搭載することにより、上述し
た条件の制約を改善している。

【００４６】転送サイズ決定手段３１は、転送元アドレ
スアラインバイト判定器２０、転送先アドレスアライン
バイト判定器２１、２個のアラインバイト数判定器２
２，３３、２個のアラインバイト数統合器２３，３４、
２個の最小アラインバイト生成器２４，３５、及びバッ
ファ転送バイト数レジスタ３６を有する。

【００４７】転送元アドレスレジスタ１１は、転送元ア
ドレスアラインバイト判定器２０に接続され、転送バイ
ト数レジスタ１３は、アラインバイト数判定器２２に接
続される。転送元アドレスアラインバイト判定器２０と
アラインバイト数判定器２２は、アラインバイト数統合
器２３に接続され、アラインバイト数統器２３は最小ア
ラインバイト生成器２４に、最小アラインバイト生成器
２４はバスサイクル発生器１５とバッファ転送バイト数
レジスタ３６に、それぞれ接続される。

【００４８】バッファ転送バイト数レジスタ３６はアラ
インバイト数判定器３３に、アラインバイト数判定器３
３はアラインバイト数統合器３４に、それぞれ接続さ
れ、アラインバイト数統合器３４は最小アラインバイト
生成器３５に、最小アラインバイト生成器３５はバスサ
イクル発生器１５に、それぞれ接続される。

【００４９】転送元アドレスレジスタ１１からバスサイ
クル発生器１５までの動作は、アラインバイト数統合器
２３の入力数が変わるだけで、第１の実施の形態と同じ
であり、バスサイクル発生器１５は、最小アラインバイ
ト生成器２４で示されるバイト数だけ転送元メモリ１８
からの転送を行う。この第２の実施の形態において、転
送元メモリ１８からの転送は、ＤＭＡ制御装置３０内部
のバッファ３２に対して行われる。バッファ３２への転
送数は、バッファ転送バイト数レジスタ３６に格納さ
れ、バッファ転送バイト数レジスタ３６の出力は、アラ
インバイト数判定器３３に入力される。

【００５０】転送先アドレスレジスタ１２の転送先アド
レスは、転送先アドレスアラインバイト判定器２１に入
力され、転送先アドレスアラインバイト判定器２１の出
力とアラインバイト数判定器３３の出力は、アラインバ
イト数統合器３４によって統合される。アラインバイト
数統合器３４の出力は、最小アラインバイト生成器３５
に入力され、最小アラインバイト生成器３５の出力であ
る転送バイト数が、バッファ３２から転送先メモリ１９
に転送される。

【００５１】図８は、図７のＤＭＡ制御装置における転
送先へのデータライトの手順を示すフローチャートであ
る。図８に示すように、先ず、ＤＭＡ転送の要求がある
か否かを判定し（ステップＳ２０１）、要求が無い（Ｎ
ｏ）場合は判定を続ける。この判定を行うに際し、ＣＰ
Ｕの制御命令により、転送元アドレス、転送先アドレス
及び転送バイト数が、それぞれＤＭＡ制御装置３０の各
該当レジスタに既に設定されている。

【００５２】次に、ＤＭＡ転送の要求がある（Ｙｅｓ）
場合は、ＣＰＵがＤＭＡ制御装置１０に対しＤＭＡ転送
開始を指示し、ＤＭＡ制御装置１０において転送元アド
レスが取り出される（ステップＳ２０２）。この転送元
アドレスの取り出しに続いて、転送バイト数の取り出し
（ステップＳ２０３）が行われ、転送元アドレスと転送
バイト数から、転送サイズが計算される（ステップＳ２
０４）。

【００５３】次に、ＤＭＡ制御装置３０は、得られた転
送サイズに基づいて、転送元アドレスからバッファ３２
へのデータリードを行い（ステップＳ２０５）、このデ
ータリードを行った転送サイズ数（将来、バッファの内
部にリードされるバイト数）を、バッファ転送バイト数
として登録する（ステップＳ２０６）。このように、転
送元アドレスと転送バイト数から計算した転送サイズ数
を転送バイト数として、転送元アドレスと共に計算を進
めて行く。バッファ転送バイト数の登録後、転送元アド
レスを更新し（ステップＳ２０７）、更に転送バイト数
を更新する（ステップＳ２０８）。

【００５４】次に、登録されたバッファ転送バイト数
と、転送先アドレスレジスタ１２から取り出した転送先
アドレスにより、第２転送サイズを計算する（ステップ
Ｓ２０９）。この第２転送サイズに基づいて、バッファ
２３から転送先メモリ１９へのデータライトを行う（ス
テップＳ２１０）。転送先メモリ１９へのデータライト
後、転送先アドレスを更新し（ステップＳ２１１）、更
にバッファ転送バイト数を更新する（ステップＳ２１
２）。

【００５５】その後、バッファ転送バイト数が０か否か
が判定され（ステップＳ２１３）、転送バイト数が０で
ない（Ｎｏ）場合、ステップＳ２０９に戻って第２転送
サイズの計算が行われ、以後のステップを転送バイト数
が０になるまで繰り返す。転送バイト数が０である（Ｙ
ｅｓ）場合、転送バイト数が０か否かが判定され（ステ
ップＳ２１４）、転送バイト数が０でない（Ｎｏ）場
合、ステップＳ２０２に戻って転送元アドレスの取り出
しが行われ、以後のステップを転送バイト数が０になる
まで繰り返す。転送バイト数が０である（Ｙｅｓ）場
合、ＤＭＡ制御装置３０によるＤＭＡ転送が終了する。

【００５６】このように、アラインバイト数の判定に伴
う処理を、転送元アドレスと転送バイト数、転送先アド
レスとバッファ転送バイト数、の２つに分割することに
よって、より大きなアラインバイト数での効率のよい転
送を実現することができる。

【００５７】勿論、転送元アドレスレジスタ１１を、転
送先アドレスアラインバイト数判定器２１に接続し、転
送先アドレスレジスタ１２を、転送元アドレスアライン
バイト数判定器２０に接続した構成によっても、同様の
目的を達成することが可能である。この場合、最小アラ
インバイト生成器３５の出力結果である転送バイト数で
の読み込みを複数回行い、最終的に、最小アラインバイ
ト生成器２４により生成される転送バイト数のデータを
転送元メモリ１８からバッファ３２に格納し、その後、
最小アラインバイト生成器２４で示された転送バイト数
のデータを、バッファ３２から転送先メモリ１９に対し
まとめて転送することも可能になる。このことにより、
より効率のよい転送を実現することができる。［第３の実施の形態］図９は、本発明の第３の実施の形
態に係るＤＭＡ制御装置の概略構成を示すブロック図で
ある。図９に示すように、ＤＭＡ制御装置４０は、第２
の実施の形態に示した転送サイズ決定手段３１に代えて
転送サイズ決定手段４１を設けた他は、ＤＭＡ制御装置
３０と同様の構成を有する。

【００５８】転送サイズ決定手段４１は、転送サイズ決
定手段３１に２つの最大転送サイズ設定レジスタ４２，
４３を加えて形成され、一方の最大転送サイズ設定レジ
スタ４２はアラインバイト数統合器２３に、他方の最大
転送サイズ設定レジスタ４３はアラインバイト数統合器
３４に、それぞれ接続される。

【００５９】ＤＭＡ転送により取り扱われるバスシステ
ムにおいて、転送元メモリ１８及び転送先メモリ１９の
構成によっては、無限大の転送サイズが実現できる訳で
はなく、転送元メモリ１８及び転送先メモリ１９それぞ
れに、連続転送できる転送サイズの限界がある。

【００６０】この第３の実施の形態では、転送元読み取
り動作及び転送先書き込み動作のそれぞれに対し、最大
転送サイズの制約を設けることができる。それにより、
転送元メモリ１８のアドレスアラインと転送バイト数か
ら計算した転送サイズが、最大転送サイズ設定レジスタ
４２，４３で指定されている転送サイズより大きい場
合、最大転送サイズ設定レジスタ４２，４３で指定され
ている値で、転送元読み取り動作及び転送先書き込み動
作を行うことができる。

【００６１】このように、本発明に係るＤＭＡ制御装置
によれば、転送要求に伴う転送リクエスト信号ａの入力
により、転送元アドレスレジスタ１１で指定される転送
元メモリ１８から、転送先アドレスレジスタ１２で指定
される転送先メモリ１９に対して、転送バイト数分のデ
ータを転送する。この転送は複数回に分けて行われる
が、この複数回数に分ける場合、転送サイズ決定手段１
４，３１，４１によって、１回の転送毎に転送サイズを
計算しその計算された転送サイズで、データ転送が行わ
れる。複数回数に分ける場合、各転送先メモリ、転送元
メモリそれぞれに対し、一括して読み出し／書き込みで
きるサイズの上限を越えない最大の転送サイズでの転送
を、常に行うことができる。

【００６２】なお、近年、転送元アドレス及び転送先ア
ドレスは、ＤＲＡＭ等のバーストアクセスで高速なアク
セスができるメモリに保持されるのが標準的であるの
で、上述したＤＭＡ制御装置１０，３０，４０による転
送方法により、転送バイト数の大きい転送をバーストア
クセスで行えば、転送回数が減らせるだけでなく１回の
転送にかかる転送時間の短縮もできる。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
最下位アドレスを偶数アドレスから転送するバスシステ
ムに接続されて、複数バイトバス幅を持つバス上で２バ
イト以上のバス幅を用いてデータを転送する際、１回の
データ転送毎に、転送元及び転送先のアドレス領域と転
送バイト数に基づきバス上の最適なデータ転送時バス幅
である転送バイトサイズが求められるので、ＤＭＡ転送
により任意のバイト数のデータを転送する際に、データ
転送回数を少なくして転送時間を短縮することができ
る。

【００６４】また、本発明に係るＤＭＡ制御装置によ
り、上述したＤＭＡ制御方法を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＤＭＡ制御装
置の概略構成を示すブロック図である。

【図２】図１のアドレスアラインバイト判定器を示し、
（ａ）は前半パートの回路図、（ｂ）は後半パートの回
路図である。

【図３】図１のアラインバイト数判定器を示し、（ａ）
は前半パートの回路図、（ｂ）は後半パートの回路図で
ある。

【図４】図１のアラインバイト数統合器の回路図であ
る。

【図５】図１の最小アラインバイト生成器の回路図であ
る。

【図６】図１のＤＭＡ制御装置における転送先へのデー
タライトの手順を示すフローチャートである。

【図７】本発明の第２の実施の形態に係るＤＭＡ制御装
置の概略構成を示すブロック図である。

【図８】図７のＤＭＡ制御装置における転送先へのデー
タライトの手順を示すフローチャートである。

【図９】本発明の第３の実施の形態に係るＤＭＡ制御装
置の概略構成を示すブロック図である。

【図１０】従来のＤＭＡ転送を行うためのＤＭＡ制御装
置の概略構成を示すブロック図である。

【符号の説明】

１０，３０，４０ＤＭＡ制御装置１１転送元アドレスレジスタ１２転送先アドレスレジスタ１３転送バイト数レジスタ１４，３１，４１転送サイズ決定手段１５バスサイクル発生器（ＢＣＵ）１６ＤＭＡ転送制御器１７バス１８転送元メモリ１９転送先メモリ２０転送元アドレスアラインバイト判定器２１転送先アドレスアラインバイト判定器２２，３３アラインバイト数判定器２３，３４アラインバイト数統合器２４，３５最小アラインバイト生成器３２バッファ３６バッファ転送バイト数レジスタ４２，４３最大転送サイズ設定レジスタ

Claims

【特許請求の範囲】

【請求項１】複数バイトバス幅を持つバス上で２バイト
以上のバス幅を用いてデータを転送する際、最下位アド
レスを偶数アドレスから転送するバスシステムに接続さ
れるＤＭＡ制御方法において、データ転送毎に、転送元及び転送先のアドレス領域と転
送バイト数に基づきバス上の最適なデータ転送時バス幅
である転送バイトサイズを求めることを特徴とするＤＭ
Ａ制御方法。
【請求項２】前記最適な転送バイトサイズは、転送元ア
ドレス及び転送先アドレスに対する最大アドレスアライ
メントの各バイト数、及び転送バイト数の内から最大ア
ラインバイト数を計算して求められることを特徴とする
請求項１に記載のＤＭＡ制御方法。
【請求項３】前記最適な転送バイトサイズは、入力される転送元アドレス及び転送先アドレスに対し、
入力されたアドレスが満たす最大アライン境界を見つけ
コード化する第１の処理と、入力された転送バイト数を越えない最大の２のｎ乗のバ
イト数を計算しコード化する第２の処理と、前記第１及び第２の処理によりコード化された情報を論
理和しアライン情報を統合する第３の処理と、前記第３の処理により統合されたアライン情報から最小
アライン情報を取り出しバイト数にエンコードする第４
の処理とを経て求められることを特徴とする請求項１に
記載のＤＭＡ制御方法。
【請求項４】複数バイトバス幅を持つバス上で２バイト
以上のバス幅を用いてデータを転送する際、最下位アド
レスを偶数アドレスから転送するバスシステムに接続さ
れるＤＭＡ制御装置において、データ転送毎に、転送元及び転送先のアドレス領域と転
送バイト数に基づきバス上の最適なデータ転送時バス幅
である転送バイトサイズを求める転送サイズ決定手段を
有することを特徴とするＤＭＡ制御装置。
【請求項５】前記転送サイズ決定手段に対し転送元アド
レス情報を出力する転送元アドレスレジスタと、前記転送サイズ決定手段に対し転送先アドレス情報を出
力する転送先アドレスレジスタと、前記転送サイズ決定手段に対し転送バイト数情報を出力
する転送バイト数レジスタと、前記転送サイズ決定手段からの出力情報に基づきメモリ
アクセスを発生させるバスサイクル発生手段と、転送要求に基づく転送リクエスト信号の入力によりＤＭ
Ａ転送の実行を指示するＤＭＡ転送制御手段とを有する
ことを特徴とする請求項４に記載のＤＭＡ制御装置。
【請求項６】前記転送サイズ決定手段は、転送元アドレ
ス及び転送先アドレスに対する最大アドレスアライメン
トの各バイト数、及び転送バイト数の内から最大アライ
ンバイト数を計算して、前記最適な転送バイトサイズを
求めることを特徴とする請求項４または５に記載のＤＭ
Ａ制御装置。
【請求項７】前記転送サイズ決定手段は、転送先アドレ
スで指示されるメモリに対するバッファからの転送バイ
ト数を、転送先アドレスとバッファへの転送済みバイト
数から計算し求めることを特徴とする請求項４〜６のい
ずれかに記載のＤＭＡ制御装置。
【請求項８】前記転送サイズ決定手段は、入力した転送元アドレスが満たす最大アライン境界を見
つけ出し、重み付けしたビット位置コードに置き換える
転送元アドレスアラインバイト判定手段と、入力した転送先アドレスが満たす最大アライン境界を見
つけ出し、重み付けしたビット位置コードに置き換える
転送先アドレスアラインバイト判定手段と、入力された転送バイト数を越えない最大の２のｎ乗のバ
イト数を計算し、重み付けしたビット位置コードに置き
換えるアラインバイト数判定手段と、前記転送元アドレスアラインバイト判定手段、前記転送
先アドレスアラインバイト判定手段、及び前記アライン
バイト数判定手段からの各出力情報を論理和し、アライ
ン情報を統合するアラインバイト数統合手段と、前記アラインバイト数統合手段により統合されたアライ
ン情報から最小アライン情報を取り出し、バイト数にエ
ンコードする最小アラインバイト生成手段とを有するこ
とを特徴とする請求項４または５に記載のＤＭＡ制御装
置。
【請求項９】前記アラインバイト数統合手段、前記アラ
インバイト数判定手段、及び前記最小アラインバイト生
成手段がそれぞれ２個ずつ搭載され、転送バイト数が入力する第１アラインバイト数判定手
段、及び前記転送元アドレスアラインバイト判定手段か
らの各出力情報を論理和する第１アラインバイト数統合
手段と、前記第１アラインバイト数統合手段により統合されたア
ライン情報から最小アライン情報を取り出す第１最小ア
ラインバイト生成手段と、前記第１最小アラインバイト生成手段からの出力情報に
基づくバッファ転送バイト数の転送先アドレスが入力す
る第２アラインバイト数判定手段と、前記第２アラインバイト数判定手段、及び前記転送先ア
ドレスアラインバイト判定手段からの各出力情報を論理
和する第２アラインバイト数統合手段と、前記第２アラインバイト数統合手段により統合されたア
ライン情報から最小アライン情報を取り出す第２最小ア
ラインバイト生成手段とを有することを特徴とする請求
項８に記載のＤＭＡ制御装置。
【請求項１０】前記第１アラインバイト数統合手段に最
大転送バイト数を設定する第１最大転送バイト数設定手
段と、前記第２アラインバイト数統合手段に最大転送バイト数
を設定する第２最大転送バイト数設定手段とを有するこ
とを特徴とする請求項９に記載のＤＭＡ制御装置。