JP2000124420A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JP2000124420A JP2000124420A JP10296829A JP29682998A JP2000124420A JP 2000124420 A JP2000124420 A JP 2000124420A JP 10296829 A JP10296829 A JP 10296829A JP 29682998 A JP29682998 A JP 29682998A JP 2000124420 A JP2000124420 A JP 2000124420A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- film
- insulating film
- conductive film
- depth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特にトレンチキャパシタの内部にス
トレージノードを形成するＤＲＡＭ（Dynamic Random A
ccess Memory）に好適なものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a dynamic random access memory (DRAM) having a storage node formed inside a trench capacitor.
ccess Memory).
【０００２】[0002]
【従来の技術】ＤＲＡＭのメモリセルとして、トランジ
スタとトレンチキャパシタとを有し、トランジスタの拡
散層とトレンチキャパシタとのコンタクトを、トレンチ
側壁部において行う構造を有するものがある。このよう
なコンタクト構造を有する従来のＤＲＡＭの構成及びそ
の製造方法について、図８及び図９を用いて説明する。2. Description of the Related Art Some DRAM memory cells have a structure in which a transistor and a trench capacitor are provided, and a contact between a diffusion layer of the transistor and the trench capacitor is made on a trench side wall. The configuration of a conventional DRAM having such a contact structure and a method of manufacturing the same will be described with reference to FIGS.
【０００３】図８（ａ）に示されるように、半導体基板
５０の表面上にシリコン酸化膜５１、シリコン窒化膜５
２、シリコン酸化膜５３を順に堆積する。シリコン酸化
膜５３の表面上にフォトレジストを塗布し、トレンチ形
成予定領域にトレンチ形成用ホール５５を有するレジス
ト膜５４を形成する。[0003] As shown in FIG. 8 (a), a silicon oxide film 51 and a silicon nitride film 5 are formed on a surface of a semiconductor substrate 50.
2. A silicon oxide film 53 is sequentially deposited. A photoresist is applied on the surface of the silicon oxide film 53 to form a resist film 54 having a trench forming hole 55 in a region where a trench is to be formed.
【０００４】図８（ｂ）に示されるように、レジスト膜
５４をマスクとしてトレンチ形成予定領域におけるシリ
コン酸化膜５１、シリコン窒化膜５２、シリコン酸化膜
５３にエッチングを行って除去していき、トレンチ形成
用のホールパターン５５ａを形成する。As shown in FIG. 8B, the silicon oxide film 51, the silicon nitride film 52 and the silicon oxide film 53 in the region where the trench is to be formed are etched and removed by using the resist film 54 as a mask. A forming hole pattern 55a is formed.
【０００５】レジスト膜５４を除去した後、図８（ｃ）
に示されるように反応性イオンエッチング等の異方性エ
ッチングを行い、トレンチ５６を形成する。そして、シ
リコン酸化膜５３をエッチングにより除去する。After removing the resist film 54, FIG.
Anisotropic etching such as reactive ion etching is performed as shown in FIG. Then, the silicon oxide film 53 is removed by etching.
【０００６】図８（ｄ）に示されるように、トレンチ５
６を含む全面にシリコン酸化膜５７及びシリコン窒化膜
５８を形成し、さらにトレンチの内部を埋めるように多
結晶シリコン膜５９を堆積する。そして、トレンチ内部
におけるストレージノード形成予定領域に対応する深さ
までエッチングを行い除去する。[0006] As shown in FIG.
6, a silicon oxide film 57 and a silicon nitride film 58 are formed, and a polycrystalline silicon film 59 is deposited so as to fill the inside of the trench. Then, etching is performed to a depth corresponding to the storage node formation planned area inside the trench, and the trench is removed.
【０００７】図８（ｅ）のように、トレンチ５６を含む
全面にシリコン酸化膜６０を形成する。このシリコン酸
化膜６０は、トレンチ５６の側面における半導体基板５
０に後に形成するウエルと、トレンチ５６内部に後に埋
め込む導電膜との間を絶縁するために形成される。さら
にシリコン酸化膜６０において、ストレージノードと半
導体基板５０の界面に後に形成されるトランジスタの拡
散層とを接合するために、シリコン窒化膜５２の表面上
とストレージノード上（多結晶シリコン膜５９の表面
上）の部分をエッチングにより除去する。[0008] As shown in FIG. 8 E, a silicon oxide film 60 is formed on the entire surface including the trench 56. This silicon oxide film 60 is formed on the semiconductor substrate 5 on the side surface of the trench 56.
It is formed to insulate a well to be formed later to 0 and a conductive film to be buried later in the trench 56. Further, in the silicon oxide film 60, in order to join a storage node and a diffusion layer of a transistor to be formed later at the interface between the semiconductor substrate 50, the surface of the silicon nitride film 52 and the surface of the storage node (the surface of the polysilicon film 59 The upper part is removed by etching.
【０００８】トレンチ５６の内部を含む全面に多結晶シ
リコン膜６１を堆積し、図８（ｆ）のように、コンタク
ト形成予定領域に対応したトレンチ内の深さまでエッチ
ングを行って除去する。[0008] A polycrystalline silicon film 61 is deposited on the entire surface including the inside of the trench 56, and as shown in FIG. 8 (f), is etched and removed to a depth in the trench corresponding to a region where a contact is to be formed.
【０００９】図８（ｇ）に示されたように、コンタクト
形成予定領域部におけるシリコン酸化膜６０にエッチン
グを行い、多結晶シリコン膜６１の表面よりも高さを低
くする。As shown in FIG. 8G, the silicon oxide film 60 in the region where the contact is to be formed is etched to make the height lower than the surface of the polycrystalline silicon film 61.
【００１０】図９のように、トレンチ内における多結晶
シリコン膜６１及びシリコン酸化膜６０の表面上を含む
全面に多結晶シリコン膜６２を堆積し、基板の表面付近
までエッチングを行ってトレンチ内に残存させる。As shown in FIG. 9, a polycrystalline silicon film 62 is deposited on the entire surface including the surfaces of the polycrystalline silicon film 61 and the silicon oxide film 60 in the trench, and is etched to the vicinity of the surface of the substrate to form the trench. Let it survive.
【００１１】このような工程を経ることにより、トレン
チ上部に形成されるトランジスタの拡散層と、トレンチ
内部のストレージノード（多結晶シリコン膜５９）とを
接続するコンタクト（多結晶シリコン膜６２）が形成さ
れる。Through these steps, a contact (polycrystalline silicon film 62) connecting the diffusion layer of the transistor formed above the trench and the storage node (polycrystalline silicon film 59) inside the trench is formed. Is done.
【００１２】[0012]
【発明が解決しようとする課題】しかし、従来の装置及
びその製造方法には次のような問題があった。図８
（ｆ）に示された工程において、トレンチ５６の側面に
形成されたシリコン酸化膜６０は、図示されたように上
面からトレンチ下方に向かって膜厚が徐々に厚くなって
いる。このため、シリコン酸化膜６０をコンタクト形成
予定領域に対応した深さまで除去すると、多結晶シリコ
ン膜６１の上面部の形状は、図８（ｇ）に示されたよう
に鋭角的なオーバハングとなる。However, the conventional apparatus and its manufacturing method have the following problems. FIG.
In the step shown in (f), the thickness of the silicon oxide film 60 formed on the side surface of the trench 56 is gradually increased from the upper surface toward the lower part of the trench as shown in the figure. Therefore, when the silicon oxide film 60 is removed to a depth corresponding to the region where the contact is to be formed, the shape of the upper surface portion of the polycrystalline silicon film 61 becomes an acute overhang as shown in FIG.
【００１３】この結果、多結晶シリコン膜６１及びシリ
コン酸化膜６０の表面上を覆うように多結晶シリコン膜
６２を形成すると、この多結晶シリコン膜６２には図１
０に示されたように隙間６３が生じることになる。この
ような隙間６３が存在すると、多結晶シリコン膜６２の
コンタクト抵抗が上昇するので、装置としての特性が劣
化する。As a result, when a polycrystalline silicon film 62 is formed so as to cover the surfaces of the polycrystalline silicon film 61 and the silicon oxide film 60, the polycrystalline silicon film 62 is formed as shown in FIG.
A gap 63 is created as shown in FIG. When such a gap 63 exists, the contact resistance of the polycrystalline silicon film 62 increases, so that the characteristics of the device deteriorate.
【００１４】また、素子の平面構造は図１１に示される
ようであり、トランジスタが形成されたアクティブ領域
１０１とトレンチ領域１０２とが存在する。そして、図
１０に示された工程の後の素子分離工程において、図１
２（ａ）に示されたように、隙間６３が存在すると、ア
クティブ領域１０１とトレンチ領域１０２との重ね合わ
せ部分に熱酸化工程においてストレスが不均一にかか
り、図１２（ｂ）に示されたように酸化工程後半導体基
板５０に結晶欠陥１０３が発生することになる。The planar structure of the element is as shown in FIG. 11, and an active region 101 in which a transistor is formed and a trench region 102 are present. Then, in an element isolation process after the process shown in FIG.
As shown in FIG. 2A, when the gap 63 is present, stress is unevenly applied in the thermal oxidation step to the overlapped portion between the active region 101 and the trench region 102, and as shown in FIG. As described above, after the oxidation process, the crystal defects 103 are generated in the semiconductor substrate 50.
【００１５】このように、従来はストレージノード上の
多結晶シリコン膜に隙間が発生してコンタクト抵抗が増
加し、さらに基板に結晶欠陥が発生して装置特性の劣化
あるいは不良を生じさせるという問題があった。As described above, conventionally, there is a problem that a gap is generated in the polycrystalline silicon film on the storage node to increase the contact resistance, and furthermore, a crystal defect is generated on the substrate to cause deterioration or failure of device characteristics. there were.
【００１６】本発明は上記事情に鑑みてなされたもの
で、コンタクト抵抗の増加及び結晶欠陥の発生を防止す
ることが可能な半導体装置及びその製造方法を提供する
ことを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of preventing an increase in contact resistance and occurrence of crystal defects, and a method for manufacturing the same.
【００１７】[0017]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記半導体基板の表面部分にトレン
チを形成する工程と、少なくとも前記トレンチの内部表
面を覆うように第２の絶縁膜を形成する工程と、前記第
２の絶縁膜で覆われた前記トレンチの内部を埋め込むよ
うに第１の導電膜を堆積する工程と、前記第２の絶縁膜
及び前記第１の導電膜にエッチングを行い、前記トレン
チ内部のストレージノード形成領域の深さまで除去する
工程と、少なくとも前記トレンチの内部表面を覆うよう
に第３の絶縁膜を形成する工程と、前記第３の絶縁膜に
エッチングを行い、前記トレンチ内部の前記第１の導電
膜が埋め込まれていない側面に残存させる工程と、前記
トレンチの内部を埋め込むようにレジスト膜を堆積する
工程と、前記レジスト膜にエッチングを行い、前記トレ
ンチ内部のコンタクト形成領域の深さまで除去する工程
と、前記第３の絶縁膜にエッチングを行い、前記レジス
ト膜よりも表面の高さが低くなるまで除去する工程と、
前記レジスト膜を除去する工程と、前記トレンチの内部
を埋め込むように第３の導電膜を堆積する工程と、前記
第３の導電膜にエッチングを行い、前記半導体基板の表
面高さまで除去する工程とを備え、前記トレンチ内部の
コンタクト形成領域が前記第３の導電膜で隙間なく埋め
込まれていることを特徴としている。According to the present invention, there is provided a semiconductor device comprising:
Forming a first insulating film on the surface of the semiconductor substrate;
Forming a trench in a surface portion of the first insulating film and the semiconductor substrate; forming a second insulating film so as to cover at least an inner surface of the trench; and covering the second insulating film with the second insulating film. Depositing a first conductive film so as to fill the inside of the trench, and etching the second insulating film and the first conductive film to a depth of a storage node formation region inside the trench. Removing, forming a third insulating film so as to cover at least the inner surface of the trench, and etching the third insulating film to fill the first conductive film inside the trench. Forming a resist film so as to fill the inside of the trench, etching the resist film, and removing the contour inside the trench. Removing to a depth of bets formation region, etched in said third insulating film, a step of removing said to resist film height of the surface than is lowered,
Removing the resist film, depositing a third conductive film so as to bury the inside of the trench, etching the third conductive film, and removing the third conductive film to a surface level of the semiconductor substrate. Wherein the contact formation region inside the trench is buried without gaps with the third conductive film.
【００１８】また、本発明の半導体装置の製造方法は、
半導体基板の表面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記半導体基板の表面部分にトレン
チを形成する工程と、少なくとも前記トレンチの内部表
面を覆うように第２の絶縁膜を形成する工程と、前記第
２の絶縁膜で覆われた前記トレンチの内部を埋め込むよ
うに第１の導電膜を堆積する工程と、前記第２の絶縁膜
及び前記第１の導電膜にエッチングを行い、前記トレン
チ内部のストレージノード形成領域の深さまで除去する
工程と、少なくとも前記トレンチの内部表面を覆うよう
に第３の絶縁膜を形成する工程と、前記第３の絶縁膜に
エッチングを行い、前記トレンチ内部の前記第１の導電
膜が埋め込まれていない側面にのみ残存させる工程と、
前記トレンチの内部を埋め込むように第２の導電膜を堆
積する工程と、前記第２の導電膜にエッチングを行い、
前記トレンチ内部のコンタクト形成領域の深さまで除去
する工程と、前記第３の絶縁膜にエッチングを行い、前
記第２の導電膜よりも表面の高さが低くなるまで除去す
る工程と、前記第２の導電膜にエッチングを行い、前記
第３の絶縁膜よりも表面の高さが低くなるまで除去する
工程と、前記トレンチの内部を埋め込むように第３の導
電膜を堆積する工程と、前記第３の導電膜にエッチング
を行い、前記半導体基板の表面高さまで除去する工程と
を備え、前記トレンチ内部のコンタクト形成領域が前記
第２及び第３の導電膜で隙間なく埋め込まれていること
を特徴とする。Further, a method of manufacturing a semiconductor device according to the present invention
Forming a first insulating film on the surface of the semiconductor substrate;
Forming a trench in a surface portion of the first insulating film and the semiconductor substrate; forming a second insulating film so as to cover at least an inner surface of the trench; and covering the second insulating film with the second insulating film. Depositing a first conductive film so as to fill the inside of the trench, and etching the second insulating film and the first conductive film to a depth of a storage node formation region inside the trench. Removing, forming a third insulating film so as to cover at least the inner surface of the trench, and etching the third insulating film to fill the first conductive film inside the trench. Leaving only on the side that is not
Depositing a second conductive film so as to fill the inside of the trench, and etching the second conductive film;
Removing the third insulating film to the depth of the contact formation region inside the trench, removing the third insulating film until the surface becomes lower than the second conductive film; Etching the conductive film to remove a surface of the third insulating film until the surface of the conductive film becomes lower than the third insulating film; depositing a third conductive film so as to fill the trench; Etching the conductive film of No. 3 to a height of the surface of the semiconductor substrate, wherein a contact formation region inside the trench is filled with the second and third conductive films without gaps. And
【００１９】本発明の半導体装置は、半導体基板の表面
部分に形成されたトレンチと、前記トレンチ内部表面の
うちストレージノード形成領域の深さまで形成された第
１の絶縁膜と、前記トレンチ内部のストレージノード形
成領域の深さまで埋め込まれた第１の導電膜と、前記ト
レンチ内部表面のうちストレージノード形成領域の深さ
からコンタクト形成領域の深さまで形成された第２の絶
縁膜と、前記トレンチ内部のストレージノード形成領域
の深さから前記半導体基板の表面の深さまで埋め込まれ
た第２の導電膜とを備え、前記トレンチ内部のコンタク
ト形成領域が前記第２の導電膜で隙間なく埋め込まれて
いる。A semiconductor device according to the present invention comprises: a trench formed in a surface portion of a semiconductor substrate; a first insulating film formed to a depth of a storage node formation region on an inner surface of the trench; A first conductive film buried to the depth of the node formation region, a second insulating film formed from the depth of the storage node formation region to the depth of the contact formation region on the inner surface of the trench, A second conductive film buried from the depth of the storage node formation region to the depth of the surface of the semiconductor substrate, and a contact formation region inside the trench is buried without gaps with the second conductive film.
【００２０】あるいは本発明の半導体装置は、半導体基
板の表面部分に形成されたトレンチと、前記トレンチ内
部表面のうちストレージノード形成領域の深さまで形成
された第１の絶縁膜と、前記トレンチ内部のストレージ
ノード形成領域の深さまで埋め込まれた第１の導電膜
と、前記トレンチ内部表面のうちストレージノード形成
領域の深さからコンタクト形成領域の深さまで形成され
た第２の絶縁膜と、前記トレンチ内部のストレージノー
ド形成領域の深さから前記第２の絶縁膜の表面よりも低
い位置まで埋め込まれた第２の導電膜と、前記第２の導
電膜及び前記第２の絶縁膜の表面上から前記半導体基板
の表面の深さまで埋め込まれた第３の導電膜とを備え、
前記トレンチ内部のコンタクト形成領域が前記第２及び
第３の導電膜で隙間なく埋め込まれている。Alternatively, the semiconductor device according to the present invention includes a trench formed in a surface portion of the semiconductor substrate, a first insulating film formed to a depth of a storage node formation region on the inner surface of the trench, A first conductive film buried to the depth of the storage node formation region, a second insulating film formed from the depth of the storage node formation region to the depth of the contact formation region on the inner surface of the trench, A second conductive film buried from the depth of the storage node formation region to a position lower than the surface of the second insulating film, and the second conductive film and the second conductive film buried from the surface of the second insulating film. A third conductive film embedded to a depth of the surface of the semiconductor substrate;
A contact formation region inside the trench is buried without gaps with the second and third conductive films.
【００２１】[0021]
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を用いて説明する。先ず、第１の実施の形態に
よる半導体装置の製造方法、及びその方法により製造さ
れた装置の構成を図１、図２及び図３を用いて述べる。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. First, a method of manufacturing a semiconductor device according to the first embodiment and a configuration of a device manufactured by the method will be described with reference to FIGS. 1, 2, and 3. FIG.
【００２２】図１（ａ）に示されるように、半導体基板
１０の表面上に熱酸化法により約５０オングストローム
の膜厚のシリコン酸化膜１１を形成する。シリコン酸化
膜１１の表面上に、ＬＰＣＶＤ（Low Pressure Chemich
al Vapor Deposition ）法を用いて約２０００オングス
トロームの膜厚のシリコン窒化膜１２を堆積し、さらに
ＬＰＣＶＤ法で約７０００オングストロームの膜厚でシ
リコン酸化膜１３を堆積する。シリコン酸化膜１３の表
面上にフォトレジストを塗布し、トレンチ形成予定領域
にトレンチ形成用ホール１５を有するレジスト膜１４を
形成する。As shown in FIG. 1A, a silicon oxide film 11 having a thickness of about 50 angstroms is formed on the surface of a semiconductor substrate 10 by a thermal oxidation method. An LPCVD (Low Pressure Chemich) is formed on the surface of the silicon oxide film 11.
Al Vapor Deposition) is used to deposit a silicon nitride film 12 having a thickness of about 2000 Å, and a LPCVD method is used to deposit a silicon oxide film 13 having a thickness of about 7000 Å. A photoresist is applied on the surface of the silicon oxide film 13 to form a resist film 14 having a trench forming hole 15 in a region where a trench is to be formed.
【００２３】図１（ｂ）に示されるように、レジスト膜
１４をマスクとしてトレンチ形成予定領域におけるシリ
コン酸化膜１１、シリコン窒化膜１２、シリコン酸化膜
１３にエッチングを行って除去していき、トレンチ形成
用ホール１５ａを形成する。As shown in FIG. 1B, the silicon oxide film 11, the silicon nitride film 12, and the silicon oxide film 13 in the region where the trench is to be formed are etched and removed by using the resist film 14 as a mask. A forming hole 15a is formed.
【００２４】レジスト膜１４をアッシングにより除去し
た後、図１（ｃ）に示されるようにＲＩＥ（Reactive I
on Etching）を行ってトレンチ１６を形成する。そし
て、シリコン酸化膜１３をエッチングにより除去する。After the resist film 14 has been removed by ashing, as shown in FIG.
on Etching) to form the trench 16. Then, the silicon oxide film 13 is removed by etching.
【００２５】図１（ｄ）に示されるように、トレンチ１
６を含む全面に、膜厚５０オングストロームのシリコン
酸化膜１７及び膜厚３０オングストロームのシリコン窒
化膜１８を形成する。さらに、トレンチ１６の内部を埋
めるように多結晶シリコン膜１９を堆積する。そして、
トレンチ１６内部におけるストレージノード形成予定領
域に対応する深さまでエッチングを行い除去する。As shown in FIG. 1D, the trench 1
A silicon oxide film 17 having a thickness of 50 angstroms and a silicon nitride film 18 having a thickness of 30 angstroms are formed on the entire surface including 6. Further, a polycrystalline silicon film 19 is deposited so as to fill the inside of the trench 16. And
Etching is performed to a depth corresponding to the storage node formation planned area inside the trench 16 and removed.
【００２６】図１（ｅ）のように、トレンチ１６を含む
全面に膜厚４５０オングストロームのシリコン酸化膜２
０を形成する。このシリコン酸化膜２０は、トレンチ１
６の側面における半導体基板１０に後に形成するウエル
と、トレンチ１６内部に後に埋め込む導電膜との間を絶
縁するために形成される。そして、このシリコン酸化膜
２０において、ストレージノードと半導体基板１０の界
面に後に形成されるトランジスタの拡散層とを接合する
ために、シリコン窒化膜１２の表面上とストレージノー
ド上（多結晶シリコン膜１９の表面上）の部分をエッチ
ングにより除去する。さらに、トレンチ１６内部を含む
全面にレジスト膜２１を堆積し、トレンチ１６の内部を
完全に埋める。As shown in FIG. 1E, a 450 Å thick silicon oxide film 2 is formed on the entire surface including the trench 16.
0 is formed. This silicon oxide film 20 is
6 is formed to insulate a well to be formed later on the semiconductor substrate 10 on the side surface 6 and a conductive film to be buried later in the trench 16. Then, in this silicon oxide film 20, in order to join a storage node and a diffusion layer of a transistor to be formed later at the interface between semiconductor substrate 10, the surface of silicon nitride film 12 and the storage node (polysilicon film 19 Is removed by etching. Further, a resist film 21 is deposited on the entire surface including the inside of the trench 16 to completely fill the inside of the trench 16.
【００２７】図１（ｆ）のように、レジスト膜２１に対
して現像液によりエッチング、等方性エッチング、ある
いは異方性エッチングを行い、コンタクト形成予定領域
に対応したトレンチ内の深さまで除去する。As shown in FIG. 1F, the resist film 21 is etched, isotropically etched, or anisotropically etched with a developer to remove the resist film 21 to a depth in a trench corresponding to a region where a contact is to be formed. .
【００２８】次に、図２（ａ）に示されたように、コン
タクト形成予定領域部において表面が露出しているシリ
コン酸化膜２０に対してエッチングを行い、多結晶シリ
コン膜２１の表面よりも高さを低くする。Next, as shown in FIG. 2A, the silicon oxide film 20 whose surface is exposed in the region where the contact is to be formed is etched, so that the surface of the polycrystalline silicon film 21 is Lower the height.
【００２９】次に、図２（ｂ）のように、フォトレジス
ト膜２１をアッシングにより除去する。Next, as shown in FIG. 2B, the photoresist film 21 is removed by ashing.
【００３０】次に、図２（ｃ）のように、トレンチ１６
内部を含む全面に多結晶シリコン膜２２を堆積させてト
レンチ１６内部を完全に埋め込む。多結晶シリコン膜２
２に異方性エッチングを行い、基板１０の表面付近まで
除去してトレンチ１６内に残存させる。Next, as shown in FIG.
A polycrystalline silicon film 22 is deposited on the entire surface including the inside to completely fill the trench 16. Polycrystalline silicon film 2
2 is anisotropically etched to remove it to the vicinity of the surface of the substrate 10 and leave it in the trench 16.
【００３１】このような工程を経ることにより、トレン
チ１６上部に形成されるトランジスタの拡散層と、トレ
ンチ１６内部のストレージノード（多結晶シリコン膜１
９）とを接続するコンタクト（多結晶シリコン膜２２）
が形成される。Through these steps, the diffusion layer of the transistor formed above trench 16 and the storage node (polycrystalline silicon film 1) inside trench 16 are formed.
9) (polycrystalline silicon film 22)
Is formed.
【００３２】上記第１の実施の形態によれば、図２
（ａ）の工程においてフォトレジスト膜２１の端部にオ
ーバハング２１ａが発生するが、図２（ｂ）の工程でこ
のようなレジスト膜２１を除去する。そして、図２
（ｃ）の工程でトレンチ１６内部を多結晶シリコン膜２
２で埋め込む。このため、図８（ｇ）に示されたような
従来の製造方法におけるオーバハング６１ａの問題は発
生しない。よって、図３に示されるように多結晶シリコ
ン膜２２には隙間が存在せず、ストレージノードのコン
タクト抵抗は増加しないので装置の特性が向上する。ま
た、多結晶シリコン膜２２に隙間が発生しないことか
ら、上述したような従来の工程で発生していた結晶欠陥
が防止され装置特性が向上する。According to the first embodiment, FIG.
In the step (a), an overhang 21a occurs at the end of the photoresist film 21, but such a resist film 21 is removed in the step of FIG. 2B. And FIG.
In the step (c), the inside of the trench 16 is filled with the polycrystalline silicon film 2.
Embed with 2. Therefore, the problem of the overhang 61a in the conventional manufacturing method as shown in FIG. Therefore, as shown in FIG. 3, there is no gap in the polycrystalline silicon film 22, and the contact resistance of the storage node does not increase, so that the characteristics of the device are improved. In addition, since no gap is generated in the polycrystalline silicon film 22, crystal defects which occur in the above-described conventional process are prevented, and the device characteristics are improved.
【００３３】次に、本発明の第２の実施の形態について
図４、図５、図６及び図７を用いて説明する。図４
（ａ）に示されるように、半導体基板３０の表面上にシ
リコン酸化膜３１、シリコン窒化膜３２、シリコン酸化
膜３３を順に堆積する。シリコン酸化膜３３の表面上に
フォトレジストを塗布し、トレンチ形成予定領域にトレ
ンチ形成用ホール３５を有するレジスト膜３４を形成す
る。Next, a second embodiment of the present invention will be described with reference to FIG. 4, FIG. 5, FIG. 6, and FIG. FIG.
As shown in FIG. 1A, a silicon oxide film 31, a silicon nitride film 32, and a silicon oxide film 33 are sequentially deposited on a surface of a semiconductor substrate 30. A photoresist is applied on the surface of the silicon oxide film 33 to form a resist film 34 having a trench forming hole 35 in a region where a trench is to be formed.
【００３４】次に、図４（ｂ）に示されるように、レジ
スト膜３４をマスクとしてトレンチ形成予定領域におけ
るシリコン酸化膜３１、シリコン窒化膜３２、シリコン
酸化膜３３にエッチングを行って除去し、トレンチ形成
用ホール３５ａを形成する。Next, as shown in FIG. 4B, the silicon oxide film 31, the silicon nitride film 32, and the silicon oxide film 33 in the region where the trench is to be formed are removed by etching using the resist film 34 as a mask. A trench forming hole 35a is formed.
【００３５】レジスト膜３４をアッシングにより除去し
た後、図４（ｃ）に示されるようにＲＩＥ（Reactive I
on Etching）を行ってトレンチ３６を形成する。そし
て、シリコン酸化膜３３をエッチングにより除去する。After the resist film 34 is removed by ashing, as shown in FIG. 4C, RIE (Reactive I
on Etching) to form the trench 36. Then, the silicon oxide film 33 is removed by etching.
【００３６】次に、図４（ｄ）に示されるように、トレ
ンチ３６を含む全面に、膜厚５０オングストロームのシ
リコン酸化膜３７及び膜厚３０オングストロームのシリ
コン窒化膜３８を形成する。トレンチ３６内部を埋める
ように膜厚３５００オングストロームの多結晶シリコン
膜３９を堆積する。そして、トレンチ３６内部における
ストレージノード形成予定領域に対応する深さまで多結
晶シリコン膜３９にエッチングを行って除去する。Next, as shown in FIG. 4D, a 50 Å thick silicon oxide film 37 and a 30 Å thick silicon nitride film 38 are formed on the entire surface including the trench 36. A polycrystalline silicon film 39 having a thickness of 3500 Å is deposited so as to fill the inside of the trench 36. Then, the polycrystalline silicon film 39 is removed by etching to a depth corresponding to the storage node formation planned area inside the trench 36.
【００３７】次に、図４（ｅ）のように、トレンチ３６
を含む全面に膜厚４５０オングストロームのシリコン酸
化膜４０を形成する。このシリコン酸化膜４０におい
て、ストレージノードと半導体基板３０界面に後に形成
されるトランジスタの拡散層とを接合するために、シリ
コン窒化膜３２の表面上とストレージノード上の部分と
をエッチングにより除去する。トレンチ３６内部を含む
全面に多結晶シリコン膜４１を堆積する。そして、コン
タクト形成予定領域部において表面が露出したシリコン
酸化膜４０を等方性エッチングにより除去する。この段
階で、多結晶シリコン膜４１の端部には、図６に示され
たようにシリコン酸化膜４０が後退したことでオーバハ
ング４１ａが存在する。Next, as shown in FIG.
The silicon oxide film 40 having a thickness of 450 Å is formed on the entire surface including the silicon oxide film. In the silicon oxide film 40, the portion on the surface of the silicon nitride film 32 and the portion on the storage node are removed by etching in order to join the storage node and the diffusion layer of the transistor formed later on the interface of the semiconductor substrate 30. A polycrystalline silicon film 41 is deposited on the entire surface including the inside of the trench 36. Then, the silicon oxide film 40 whose surface is exposed in the contact formation scheduled region is removed by isotropic etching. At this stage, an overhang 41a exists at the end of the polycrystalline silicon film 41 due to the receding of the silicon oxide film 40 as shown in FIG.
【００３８】図４（ｆ）に示されたように、多結晶シリ
コン膜４１に異方性エッチングを行い、シリコン酸化膜
４０の表面よりも深い位置まで除去する。これにより、
多結晶シリコン膜４１の端部に発生していたオーバハン
グ４１ａが取り除かれる。As shown in FIG. 4F, the polycrystalline silicon film 41 is anisotropically etched to remove it to a position deeper than the surface of the silicon oxide film 40. This allows
The overhang 41a generated at the end of the polycrystalline silicon film 41 is removed.
【００３９】図５に示されたように、ＬＰＣＶＤ法を用
いて多結晶シリコン膜４２を堆積し、基板３０の表面付
近まで異方性エッチングを行い除去する。As shown in FIG. 5, a polycrystalline silicon film 42 is deposited by using the LPCVD method, and anisotropic etching is performed up to the vicinity of the surface of the substrate 30 to remove it.
【００４０】この第２の実施の形態によれば、図４
（ｅ）の工程において多結晶シリコン膜４１の端部に発
生したオーバハング４１ａが図４（ｆ）の工程により除
去される。よって、図７に示されたように、多結晶シリ
コン膜４１の表面上に形成されるストレージノード上に
形成されたコンタクトとしての多結晶シリコン膜４１及
び４２に隙間が発生しない。このように、上記第１の実
施の形成と同様に多結晶シリコン膜４１、４２に隙間が
存在しないので、ストレージノードのコンタクト抵抗が
増加せず装置特性が向上する。また、多結晶シリコン膜
４１、４２に隙間が発生しないことから、上述したよう
な従来の工程で発生していた結晶欠陥が防止され装置特
性が向上する。According to the second embodiment, FIG.
The overhang 41a generated at the end of the polycrystalline silicon film 41 in the step of (e) is removed by the step of FIG. Therefore, as shown in FIG. 7, no gap is generated between the polysilicon films 41 and 42 as contacts formed on the storage node formed on the surface of the polysilicon film 41. As described above, since there is no gap between the polycrystalline silicon films 41 and 42 as in the first embodiment, the contact resistance of the storage node does not increase and the device characteristics are improved. In addition, since no gap is generated between the polycrystalline silicon films 41 and 42, the crystal defects generated in the conventional process as described above are prevented, and the device characteristics are improved.
【００４１】上述した実施の形態はいずれもー例であっ
て、本発明を限定するものではない。例えば、各々の導
電膜や絶縁膜は実施の形態と異なる他の材料を用いて形
成してもよい。また、膜厚や形成条件は必要に応じて実
施の形態とは異なるように設定することができる。The above-described embodiments are merely examples, and do not limit the present invention. For example, each of the conductive films and the insulating films may be formed using another material different from the embodiment mode. Further, the film thickness and the forming conditions can be set differently from the embodiment as needed.
【００４２】[0042]
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、ストレージノード上のコ
ンタクト部を埋め込む導電膜に隙間が発生しないので、
コンタクト抵抗の増加を防止し装置の特性を向上させる
ことができる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, no gap is generated in the conductive film filling the contact portion on the storage node.
An increase in contact resistance can be prevented, and the characteristics of the device can be improved.
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を工程別に示した縦断面図。FIG. 1 is a longitudinal sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention for each process.
【図２】図１に続く同半導体装置の製造方法を工程別に
示した縦断面図。FIG. 2 is a longitudinal sectional view showing a method of manufacturing the semiconductor device continued from FIG. 1 for each step;
【図３】同半導体装置の製造方法により製造された上記
第１の実施の形態による半導体装置の構造を部分的に拡
大して示した縦断面図。FIG. 3 is a longitudinal sectional view showing a partially enlarged structure of the semiconductor device according to the first embodiment manufactured by the method of manufacturing the semiconductor device;
【図４】本発明の第２の実施の形態による半導体装置の
製造方法を工程別に示した縦断面図。FIG. 4 is a longitudinal sectional view showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention for each process.
【図５】図４に続く同半導体装置の製造方法を工程別に
示した縦断面図。FIG. 5 is a longitudinal sectional view showing a method of manufacturing the semiconductor device continued from FIG. 4 for each step;
【図６】図４（ｅ）に示された半導体装置の構造を部分
的に拡大して示した縦断面図。FIG. 6 is a longitudinal sectional view showing a partially enlarged structure of the semiconductor device shown in FIG.
【図７】同半導体装置の製造方法により製造された上記
第２の実施の形態による半導体装置の構造を部分的に拡
大して示した縦断面図。FIG. 7 is a vertical cross-sectional view showing a partially enlarged structure of the semiconductor device according to the second embodiment manufactured by the method of manufacturing the semiconductor device;
【図８】従来の半導体装置の製造方法を工程別に示した
縦断面図。FIG. 8 is a longitudinal sectional view showing a conventional method of manufacturing a semiconductor device for each process.
【図９】図８に続く同半導体装置の製造方法を工程別に
示した縦断面図。FIG. 9 is a longitudinal sectional view showing the method of manufacturing the semiconductor device continued from FIG. 8 for each step;
【図１０】従来の半導体装置において発生した隙間を部
分的に拡大して示した縦断面図。FIG. 10 is a longitudinal sectional view showing a gap generated in a conventional semiconductor device in a partially enlarged manner.
【図１１】従来の半導体装置における平面構造を示した
平面図。FIG. 11 is a plan view showing a planar structure of a conventional semiconductor device.
【図１２】同半導体装置において発生した隙間を部分的
に拡大して示した縦断面図。FIG. 12 is a longitudinal sectional view showing a gap generated in the semiconductor device in a partially enlarged manner.
１０、３０ 半導体基板 １１、１３、１７、２０、３１、３３、３７、４０ シ
リコン酸化膜 １２、１８、３２、３８ シリコン窒化膜 １４、２１、３４ レジスト膜 １５、１５ａ、３５、３５ａ トレンチ形成用ホール １６、３６ トレンチ １９、２２、３９、４１、４２ 多結晶シリコン膜 ２１ａ、４１ａ オーバハング10, 30 Semiconductor substrate 11, 13, 17, 20, 31, 33, 37, 40 Silicon oxide film 12, 18, 32, 38 Silicon nitride film 14, 21, 34 Resist film 15, 15a, 35, 35a For trench formation Hole 16, 36 Trench 19, 22, 39, 41, 42 Polycrystalline silicon film 21a, 41a Overhang
Claims (4)
する工程と、 前記第１の絶縁膜と前記半導体基板の表面部分にトレン
チを形成する工程と、 少なくとも前記トレンチの内部表面を覆うように第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜で覆われた前記トレンチの内部を埋め
込むように第１の導電膜を堆積する工程と、 前記第２の絶縁膜及び前記第１の導電膜にエッチングを
行い、前記トレンチ内部のストレージノード形成領域の
深さまで除去する工程と、 少なくとも前記トレンチの内部表面を覆うように第３の
絶縁膜を形成する工程と、 前記第３の絶縁膜にエッチングを行い、前記トレンチ内
部の前記第１の導電膜が埋め込まれていない側面に残存
させる工程と、 前記トレンチの内部を埋め込むようにレジスト膜を堆積
する工程と、 前記レジスト膜にエッチングを行い、前記トレンチ内部
のコンタクト形成領域の深さまで除去する工程と、 前記第３の絶縁膜にエッチングを行い、前記レジスト膜
よりも表面の高さが低くなるまで除去する工程と、 前記レジスト膜を除去する工程と、 前記トレンチの内部を埋め込むように第３の導電膜を堆
積する工程と、 前記第３の導電膜にエッチングを行い、前記半導体基板
の表面高さまで除去する工程と、 を備え、前記トレンチ内部のコンタクト形成領域が前記
第３の導電膜で隙間なく埋め込まれていることを特徴と
する半導体装置の製造方法。A step of forming a first insulating film on a surface of the semiconductor substrate; a step of forming a trench in the first insulating film and a surface portion of the semiconductor substrate; A step of forming a second insulating film so as to cover; a step of depositing a first conductive film so as to fill the inside of the trench covered with the second insulating film; Etching the first conductive film to remove it to the depth of the storage node formation region inside the trench; forming a third insulating film so as to cover at least an inner surface of the trench; Etching the insulating film to leave the first conductive film inside the trench on the side where the first conductive film is not embedded, and depositing a resist film so as to fill the inside of the trench. Etching the resist film to remove it to the depth of the contact formation region inside the trench; etching the third insulating film until the surface height becomes lower than the resist film Removing; removing the resist film; depositing a third conductive film so as to fill the inside of the trench; and etching the third conductive film to increase a surface height of the semiconductor substrate. A method of manufacturing a semiconductor device, comprising: a step of completely removing a contact forming region inside the trench with the third conductive film without gaps.
する工程と、 前記第１の絶縁膜と前記半導体基板の表面部分にトレン
チを形成する工程と、 少なくとも前記トレンチの内部表面を覆うように第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜で覆われた前記トレンチの内部を埋め
込むように第１の導電膜を堆積する工程と、 前記第２の絶縁膜及び前記第１の導電膜にエッチングを
行い、前記トレンチ内部のストレージノード形成領域の
深さまで除去する工程と、 少なくとも前記トレンチの内部表面を覆うように第３の
絶縁膜を形成する工程と、 前記第３の絶縁膜にエッチングを行い、前記トレンチ内
部の前記第１の導電膜が埋め込まれていない側面にのみ
残存させる工程と、 前記トレンチの内部を埋め込むように第２の導電膜を堆
積する工程と、 前記第２の導電膜にエッチングを行い、前記トレンチ内
部のコンタクト形成領域の深さまで除去する工程と、 前記第３の絶縁膜にエッチングを行い、前記第２の導電
膜よりも表面の高さが低くなるまで除去する工程と、 前記第２の導電膜にエッチングを行い、前記第３の絶縁
膜よりも表面の高さが低くなるまで除去する工程と、 前記トレンチの内部を埋め込むように第３の導電膜を堆
積する工程と、 前記第３の導電膜にエッチングを行い、前記半導体基板
の表面高さまで除去する工程と、 を備え、前記トレンチ内部のコンタクト形成領域が前記
第２及び第３の導電膜で隙間なく埋め込まれていること
を特徴とする半導体装置の製造方法。2. A step of forming a first insulating film on a surface of a semiconductor substrate, a step of forming a trench in the first insulating film and a surface portion of the semiconductor substrate, and forming at least an inner surface of the trench. A step of forming a second insulating film so as to cover; a step of depositing a first conductive film so as to fill the inside of the trench covered with the second insulating film; Etching the first conductive film to remove it to the depth of the storage node formation region inside the trench; forming a third insulating film so as to cover at least an inner surface of the trench; Etching the insulating film and leaving only the side surface of the trench where the first conductive film is not buried; depositing a second conductive film so as to fill the trench. Stacking; etching the second conductive film to remove it to the depth of the contact formation region inside the trench; etching the third insulating film to remove the second conductive film from the second conductive film. Removing the surface of the trench until the height of the surface becomes lower than that of the third insulating film; Depositing a third conductive film so as to be buried, and etching the third conductive film to remove the third conductive film to a surface level of the semiconductor substrate. A method for manufacturing a semiconductor device, wherein the semiconductor device is buried without gaps between the second and third conductive films.
チと、 前記トレンチ内部表面のうちストレージノード形成領域
の深さまで形成された第１の絶縁膜と、 前記トレンチ内部のストレージノード形成領域の深さま
で埋め込まれた第１の導電膜と、 前記トレンチ内部表面のうちストレージノード形成領域
の深さからコンタクト形成領域の深さまで形成された第
２の絶縁膜と、 前記トレンチ内部のストレージノード形成領域の深さか
ら前記半導体基板の表面の深さまで埋め込まれた第２の
導電膜と、 を備え、前記トレンチ内部のコンタクト形成領域が前記
第２の導電膜で隙間なく埋め込まれていることを特徴と
する半導体装置。A trench formed in a surface portion of the semiconductor substrate; a first insulating film formed to a depth of a storage node formation region on the inner surface of the trench; and a depth of a storage node formation region in the trench. A first conductive film buried in the trench, a second insulating film formed from the depth of the storage node formation region to the depth of the contact formation region on the inner surface of the trench, And a second conductive film buried from a depth to a depth of the surface of the semiconductor substrate, wherein a contact formation region inside the trench is buried without gaps with the second conductive film. Semiconductor device.
チと、 前記トレンチ内部表面のうちストレージノード形成領域
の深さまで形成された第１の絶縁膜と、 前記トレンチ内部のストレージノード形成領域の深さま
で埋め込まれた第１の導電膜と、 前記トレンチ内部表面のうちストレージノード形成領域
の深さからコンタクト形成領域の深さまで形成された第
２の絶縁膜と、 前記トレンチ内部のストレージノード形成領域の深さか
ら前記第２の絶縁膜の表面よりも低い位置まで埋め込ま
れた第２の導電膜と、 前記第２の導電膜及び前記第２の絶縁膜の表面上から前
記半導体基板の表面の深さまで埋め込まれた第３の導電
膜と、 を備え、前記トレンチ内部のコンタクト形成領域が前記
第２及び第３の導電膜で隙間なく埋め込まれていること
を特徴とする半導体装置。4. A trench formed in a surface portion of a semiconductor substrate; a first insulating film formed to a depth of a storage node formation region on an inner surface of the trench; and a depth of a storage node formation region inside the trench. A first conductive film buried in the trench, a second insulating film formed from the depth of the storage node formation region to the depth of the contact formation region on the inner surface of the trench, A second conductive film buried from a depth to a position lower than the surface of the second insulating film; and a depth of a surface of the semiconductor substrate from above the surfaces of the second conductive film and the second insulating film. And a third conductive film buried so far, wherein a contact formation region inside the trench is buried without gaps with the second and third conductive films. The semiconductor device according to claim.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296829A JP2000124420A (en) | 1998-10-19 | 1998-10-19 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10296829A JP2000124420A (en) | 1998-10-19 | 1998-10-19 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124420A true JP2000124420A (en) | 2000-04-28 |
Family
ID=17838707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10296829A Pending JP2000124420A (en) | 1998-10-19 | 1998-10-19 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124420A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599798B2 (en) * | 2001-07-24 | 2003-07-29 | Infineon Technologies Ag | Method of preparing buried LOCOS collar in trench DRAMS |
| KR100496382B1 (en) * | 2001-03-23 | 2005-06-21 | 가부시끼가이샤 도시바 | A semiconductor device and method for manufacturing the same |
| KR100954416B1 (en) * | 2002-11-12 | 2010-04-26 | 매그나칩 반도체 유한회사 | Method for forming of capacitor the trench type |
-
1998
- 1998-10-19 JP JP10296829A patent/JP2000124420A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496382B1 (en) * | 2001-03-23 | 2005-06-21 | 가부시끼가이샤 도시바 | A semiconductor device and method for manufacturing the same |
| US6599798B2 (en) * | 2001-07-24 | 2003-07-29 | Infineon Technologies Ag | Method of preparing buried LOCOS collar in trench DRAMS |
| KR100954416B1 (en) * | 2002-11-12 | 2010-04-26 | 매그나칩 반도체 유한회사 | Method for forming of capacitor the trench type |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6245641B1 (en) | Semiconductor device comprising trench isolation insulator film and method of fabricating the same | |
| JP2924771B2 (en) | Method of forming storage capacitor section | |
| KR19980064673A (en) | Pad stack with polysilicon etch stops to remove the TEOS mask using reactive ion etching | |
| US9230858B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP3999403B2 (en) | Method for manufacturing DRAM cell capacitor | |
| JP4703807B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100207462B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR100359163B1 (en) | A method for forming a capacitor of a semiconductor device | |
| US6124184A (en) | Method for forming isolation region of semiconductor device | |
| JPH11330398A (en) | Method for forming buried plate and method for forming trench capacitor in silicon substrate | |
| KR100399526B1 (en) | Semiconductor device manufacturing mathod and semiconductor device | |
| US6774008B1 (en) | Method for fabricating shallow trench isolation between deep trench capacitors | |
| US6964898B1 (en) | Method for fabricating deep trench capacitor | |
| US6156664A (en) | Method of manufacturing liner insulating layer | |
| JP2000124420A (en) | Semiconductor device and manufacture thereof | |
| US7094658B2 (en) | 3-stage method for forming deep trench structure and deep trench capacitor | |
| JP2005158899A (en) | Semiconductor memory device and its manufacturing method | |
| KR100529667B1 (en) | A method for forming a trench in semiconductor device | |
| JPH08125142A (en) | Fabrication of semiconductor device | |
| KR100799153B1 (en) | Method for fabricating semiconductor device having storage ndoe contact reduced topology | |
| KR980012242A (en) | Method for forming element isolation region of semiconductor device | |
| KR100418588B1 (en) | Semiconductor device and Method for fabricating the same | |
| JPH11330400A (en) | Manufacture of dynamic ram cell capacitor | |
| KR100310823B1 (en) | Contact hole formation method of semiconductor device | |
| KR100223751B1 (en) | Method of forming a device isolation film of semiconductor device |