JP2000114952A - Semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit high in operating speed and low in power consumption. SOLUTION: Means (switches Sc and Ss and resistance Rc and Rs) for controlling the current supply of large and small currents are inserted between an MOS transistor circuit (L) and power sources (Vcc and Vss), to make substrate potential variable. Thus, it is possible to select a small current and obtain a low power consumption property when it is in a standby state and to select a large current and obtain rapidity when it operates.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は微細ＭＯＳトランジ
スタで構成された半導体集積回路に係り、特に高速・低
電力動作に適した回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit composed of fine MOS transistors, and more particularly to a circuit suitable for high-speed and low-power operation.

【０００２】[0002]

【従来の技術】１９８９ インターナショナル シンポ
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。2. Description of the Related Art 1989 International Symposium on VSI Technology, Systems and Applications, Proceedings of Technical Papers (1989
(May) Pages 188 to 192 (1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
As described in (May 1989)), as the MOS transistor is miniaturized, its breakdown voltage decreases, so that the operating voltage has to be lowered.

【０００３】[0003]

【発明が解決しようとする課題】この場合に、高速動作
を維持するためには、動作電圧の低下に見合ってＭＯＳ
トランジスタのしきい電圧（Ｖ_T）も低下させる必要が
ある。これは、動作速度は、ＭＯＳトランジスタの実効
ゲート電圧、すなわち動作電圧からＶ_Tを差し引いた値
で支配され、この値が大きいほど高速だからである。し
かし、Ｖ_Tを０．４Ｖ程度以下にすると、以下に述べる
ように、ＭＯＳトランジスタのサブスレッショルド特性
（テーリング特性）によって、トランジスタを完全にオ
フすることはもはやできなくなり、直流電流が流れると
いう現象が生ずる。In this case, in order to maintain the high-speed operation, the MOS transistor must be operated in accordance with the decrease in the operating voltage.
It is necessary to lower the threshold voltage (V _T ) of the transistor. This operating speed, the effective gate voltage of the MOS transistor, that is, ruled by a value obtained by subtracting the V _T from the operating voltage is because fast as this value is larger. However, when the V _T below about 0.4V, as described below, by the sub-threshold characteristics of the MOS transistor (tailing characteristics), a phenomenon that transistor completely no longer able longer to turn off the DC current to flow Occurs.

【０００４】図２８に示す従来のＣＭＯＳインバータに
ついて説明する。理想的には、入力信号ＩＮが低レベル
（＝Ｖ_SS）の時はＮチャネルＭＯＳトランジスタＭ_Nが
オフ、ＩＮが高レベル（＝Ｖ_CC）の時はＰチャネルＭＯ
ＳトランジスタＭ_Pがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
_Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。A conventional CMOS inverter shown in FIG. 28 will be described. Ideally, when the input signal IN is at a low level (= V _SS ), the N-channel MOS transistor _MN is off, and when the input signal IN is at a high level (= V _CC ), the P-channel MOS transistor _MN is turned off.
The S transistor _MP is turned off, and no current flows in any case. However, the MOS transistor V
_{When T} decreases, the subthreshold characteristic cannot be ignored.

【０００５】図２９に示すように、サブスレッショルド
領域におけるドレイン電流Ｉ_DSは、ゲート・ソース間電
圧Ｖ_GSの指数関数に比例し、次式で表される。As shown in FIG. 29, the drain current I _DS in the sub-threshold region is proportional to the exponential function of the gate-source voltage V _GS and is expressed by the following equation.

【０００６】[0006]

【数１】 (Equation 1)

【０００７】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾
きの逆数）である。したがって、Ｖ_GS＝０でもサブスレ
ッショルド電流[0007] However, W is the channel width of the MOS transistor, I _0, W ₀ is the current value and the channel width in defining the V _T, S is tailing factor (inverse of the slope of V _GS -log I _DS characteristics) is there. Therefore, even if V _GS = 0, the sub-threshold current

【０００８】[0008]

【数２】 (Equation 2)

【０００９】が流れる。図２８のＣＭＯＳインバータで
オフ状態のトランジスタはＶ_GS＝０であるから、非動作
時において高電源電圧Ｖ_CCから接地電位である低電源電
圧Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。Flows. Since the transistor in the off state in the CMOS inverter of FIG. 28 has V _GS = 0, the above-described current _IL flows from the high power supply voltage V _CC to the low power supply voltage V _SS which is the ground potential during non-operation. Become.

【００１０】このサブスレッショルド電流は、図２９に
示すように、しきい電圧をＶ_TからＶ_T'に低下させる
と、Ｉ_LからＩ_L'に指数関数的に大きくなる。[0010] The sub-threshold current, as shown in FIG. 29, 'Lowering the, I _L from I _L' V _T the threshold voltage from V _T exponentially increases in the.

【００１１】数２の上式から明らかなように、サブスレ
ッショルド電流を低減するためには、Ｖ_Tを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。As is clear from the above equation, in order to reduce the subthreshold current, it is only necessary to increase V _T or decrease S. However, the former causes a reduction in speed due to a reduction in the effective gate voltage. In particular, if the operating voltage is lowered along with the miniaturization in view of the withstand voltage, the speed drop becomes remarkable, and the advantage of the miniaturization cannot be utilized, which is not preferable. The latter is difficult for the following reasons as long as it is operated at room temperature.

【００１２】テーリング係数Ｓは、ゲート絶縁膜の容量
Ｃ_OXとゲート下の空乏層の容量Ｃ_Dにより、次のように
表される。The tailing coefficient S is expressed as follows by the capacitance C _OX of the gate insulating film and the capacitance C _D of the depletion layer below the gate.

【００１３】[0013]

【数３】 (Equation 3)

【００１４】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、Ｃ_OX
およびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。Here, k is Boltzmann's constant, T is absolute temperature, and q is elementary charge. As is clear from the above equation, C _OX
Irrespective of C and C _D , S ≧ kT ln 10 / q, and it is difficult to reduce the voltage to 60 mV or less at room temperature.

【００１５】以上述べた現象のために、多数のＭＯＳト
ランジスタで構成された半導体集積回路の実質的な直流
電流は著しく増大してしまう。特に高温動作時には、Ｖ
_Tが低くＳが大きくなるため、この問題はさらに深刻に
なる。低電力化が重要である今後のコンピュータ等のダ
ウンサイジング時代においては、このサブスレッショル
ド電流の増大は本質的な問題である。Due to the phenomenon described above, the substantial DC current of a semiconductor integrated circuit composed of a large number of MOS transistors significantly increases. Especially at the time of high temperature operation, V
This problem is exacerbated because _T is low and S is large. In the future downsizing era of computers and the like in which low power consumption is important, this increase in subthreshold current is an essential problem.

【００１６】一方、サブスレッショルド電流の増大を抑
えるためではないが、特開平２−３５０号公報の第１１
図には、インバータのＭＯＳトランジスタのソースと電
源の間に他のトランジスタを挿入し、そのゲート電圧を
制御することにより、インバータの動作電流を制御して
動作速度を制御するものが開示されている。これは、プ
ロセス上のバラツキや温度変化に対して回路性能の変動
を抑えることを目的としており、ＭＯＳトランジスタが
微細化され動作電圧を低くした際の上記問題点を解決す
る開示はなされていない。On the other hand, although not for suppressing the increase of the subthreshold current, Japanese Patent Application Laid-Open No.
The figure discloses that another transistor is inserted between the source of the MOS transistor of the inverter and the power supply and the gate voltage thereof is controlled, thereby controlling the operation current of the inverter and controlling the operation speed. . The purpose of this is to suppress fluctuations in circuit performance due to process variations and temperature changes, and there is no disclosure of solving the above-mentioned problem when the MOS transistor is miniaturized and the operating voltage is lowered.

【００１７】本発明の目的は、ＭＯＳトランジスタを微
細化した際のサブスレッショルド電流を低減し、高速・
低電力の半導体集積回路を提供することにある。An object of the present invention is to reduce a subthreshold current when a MOS transistor is miniaturized, and to realize a high speed
An object of the present invention is to provide a low-power semiconductor integrated circuit.

【００１８】[0018]

【課題を解決するための手段】上記目的を達成するた
め、本発明では、インバータを構成する低いしきい電圧
（例えば０．１Ｖ）のＭＯＳトランジスタのソースと電
源の間に高いしきい電圧のＭＯＳトランジスタと抵抗を
並列に挿入し、高いしきい電圧のＭＯＳトランジスタが
オン時にはこの高いしきい電圧のＭＯＳトランジスタを
介して大電流を供給し、オフ時には抵抗を介して小電流
を供給する。これらの電流は、たとえば、高速動作が要
求される時は大電流を供給し、低消費電力が要求される
時は小電流を供給するようにする。According to the present invention, a high threshold voltage MOS transistor is provided between a source of a low threshold voltage (for example, 0.1 V) MOS transistor constituting an inverter and a power supply. A transistor and a resistor are inserted in parallel, and when a high threshold voltage MOS transistor is turned on, a large current is supplied through the high threshold voltage MOS transistor, and when turned off, a small current is supplied through the resistor. These currents supply, for example, a large current when high-speed operation is required, and a small current when low power consumption is required.

【００１９】通常動作時には高速動作が要求されるの
で、上記電流供給手段から大電流をＭＯＳトランジスタ
回路に供給し、高速動作を可能にする。この時、ＭＯＳ
トランジスタ回路には前述のとおり直流電流が流れる
が、動作電流すなわち負荷の充放電電流に比べて普通十
分小さいので差し支えない。Since high speed operation is required during normal operation, a large current is supplied from the current supply means to the MOS transistor circuit to enable high speed operation. At this time, MOS
Although a DC current flows through the transistor circuit as described above, the DC current is usually sufficiently small as compared with the operating current, that is, the charge / discharge current of the load.

【００２０】一方、待機時には低消費電力が要求される
ので、供給される電流を小電流に切り換え、サブスレッ
ショルド電流を抑える。この時、電流が制限されること
により、ＭＯＳトランジスタ回路の論理振幅は一般に大
電流供給時よりも小さくなるが、論理レベルを保証でき
る程度であれば差し支えない。On the other hand, since low power consumption is required during standby, the supplied current is switched to a small current to suppress the subthreshold current. At this time, since the current is limited, the logic amplitude of the MOS transistor circuit is generally smaller than that when a large current is supplied. However, any logic level can be guaranteed as long as the logic level can be guaranteed.

【００２１】[0021]

【発明の実施の形態】以下、図を参照して本発明の具体
的な実施例を、より詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A specific embodiment of the present invention will be described below in detail with reference to the drawings.

【００２２】〔実施例１〕まず、図１は本発明の原理を
説明するのに好適な実施例である。[First Embodiment] FIG. 1 shows a preferred embodiment for explaining the principle of the present invention.

【００２３】図１（ａ）は本発明の実施例によるインバ
ータの回路図である。図中、ＬはＣＭＯＳインバータで
あり、ＰチャネルＭＯＳトランジスタＭ_PとＮチャネル
ＭＯＳトランジスタＭ_Nからなる。本発明は、後述のよ
うに、インバータだけでなくＮＡＮＤ、ＮＯＲなどの論
理ゲートあるいは論理ゲート群にも適用できるが、ここ
では簡単のためインバータの場合について説明する。Ｓ
_CおよびＳ_Sはスイッチ、Ｒ_CおよびＲ_Sは抵抗であり、本
実施例の特徴は、インバータＬの電源端子Ｖ_CL、Ｖ_SLと
電源Ｖ_CC、Ｖ_SSの間にそれぞれスイッチＳ_C、Ｓ_Sと抵抗
Ｒ_C、Ｒ_Sが並列に挿入されていることであり、これによ
り以下に説明するようにサブスレッショルド電流低減が
実現される。FIG. 1A is a circuit diagram of an inverter according to an embodiment of the present invention. In the figure, L is a CMOS inverter, which comprises a P-channel MOS transistor _MP and an N-channel MOS transistor _MN . As will be described later, the present invention can be applied not only to an inverter but also to a logic gate or a group of logic gates such as NAND and NOR, but here, the case of an inverter will be described for simplicity. S
_C and S _S are switches, R _C and R _S are resistors, and this embodiment is characterized in that switches S _C and S S are respectively connected between the power terminals V _CL and V _SL of the inverter L and the power sources V _CC and V _SS. This means that _S and the resistors R _C and R _S are inserted in parallel, thereby achieving a reduction in sub-threshold current as described below.

【００２４】高速動作が要求される時間帯には、スイッ
チＳ_C、Ｓ_Sをオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ
に印加する（以下、高速動作モードという）。Ｍ_P、Ｍ_N
のしきい電圧（Ｖ_T）を低く設定しておけば、高速動作
させることができる。この時、前述のようにインバータ
Ｌにはサブスレッショルド電流が流れるが、これは普
通、動作電流すなわち負荷の充放電電流に比べて十分小
さいので問題にならない。During a time period when high-speed operation is required, the switches S _C and S _S are turned on, and V _CC and V _SS are directly connected to the inverter L.
(Hereinafter, referred to as a high-speed operation mode). _MP , _MN
If the threshold voltage (V _T ) is set low, high-speed operation can be achieved. At this time, the sub-threshold current flows through the inverter L as described above. However, this is not a problem because it is usually sufficiently smaller than the operating current, that is, the charge / discharge current of the load.

【００２５】一方、低消費電力が要求される時間帯に
は、スイッチＳ_C、Ｓ_Sをオフにして、抵抗Ｒ_C、Ｒ_Sを通
してインバータに電源を供給する（以下、低消費電力モ
ードという）。サブスレッショルド電流が抵抗を通して
流れることによる電圧降下により、Ｖ_CLはＶ_CCよりも低
下し、Ｖ_SLはＶ_SSよりも上昇する。図２に示すように、
この電圧降下により、次の２種の機構によってサブスレ
ッショルド電流が減少する。尚、入力信号ＩＮが低レベ
ル（Ｖ_SS）の場合のＭ_Nについて説明するが、ＩＮが高
レベル（Ｖ_CC）の場合のＭ_Pも同様である。On the other hand, in a time zone where low power consumption is required, the switches S _C and S _S are turned off, and power is supplied to the inverter through the resistors R _C and R _S (hereinafter referred to as a low power consumption mode). . Due to the voltage drop due to the subthreshold current flowing through the resistor, V _CL drops below V _CC and V _SL rises above V _SS . As shown in FIG.
Due to this voltage drop, the subthreshold current is reduced by the following two mechanisms. Although M _N when the input signal IN is at a low level (V _SS ) will be described, the same applies to M _P when IN is at a high level (V _CC ).

【００２６】(i)ソース電位Ｖ_SLが上昇するため、バッ
クゲートバイアスＶ_BS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mがかかり、
しきい電圧がＶ_T0からＶ_T1まで上昇する。しきい電圧の
上昇分は、(I) Since the source potential V _SL rises, a back gate bias V _BS = V _SS -V _SL = −V _M is applied,
The threshold voltage is increased from V _T0 to V _T1. The rise in the threshold voltage is

【００２７】[0027]

【数４】 (Equation 4)

【００２８】である。これにより、サブスレッショルド
電流はＩ_L0からＩ_L1まで減少する。減少率は、Is as follows. Thereby, the subthreshold current decreases from _IL0 to _IL1 . The rate of decrease is

【００２９】[0029]

【数５】 (Equation 5)

【００３０】である。ここでＫは基板効果係数である。
例えば、Ｖ_M＝0.3Ｖ、Ｋ＝0.4√Ｖ、Ｓ＝100ｍＶ／deca
de、２ψ＝0.64Ｖならば、サブスレッショルド電流は21
％に低減される。## EQU1 ## Here, K is a substrate effect coefficient.
For _{example, V M = 0.3V, K =} 0.4√V, S = 100mV / deca
de, if 2ψ = 0.64V, the subthreshold current is 21
%.

【００３１】(ii)ソース電位Ｖ_SLが上昇するため、ゲー
ト・ソース間電圧Ｖ_GS＝Ｖ_SS−Ｖ_SL=-V_Mが負になる。こ
れにより、サブスレッショルド電流はさらにＩ_L1からＩ
_L2まで減少する。減少率は、(Ii) Since the source potential V _SL increases, the gate-source voltage V _GS = V _SS -V _SL = -V _M becomes negative. This further increases the subthreshold current from I _L1 to I
Decrease to _L2 . The rate of decrease is

【００３２】[0032]

【数６】 (Equation 6)

【００３３】である。例えば、Ｖ_M＝0.3Ｖ、Ｓ＝100ｍ
Ｖ／decadeならば、サブスレッショルド電流は０．１％
に低減される。Is as follows. For example, V _M = 0.3 V, S = 100 m
If V / decade, sub-threshold current is 0.1%
To be reduced.

【００３４】(i)(ii)の効果を併せると、When the effects of (i) and (ii) are combined,

【００３５】[0035]

【数７】 (Equation 7)

【００３６】となる。例えば、Ｖ_M＝0.3Ｖならば0.02％
になる。ここで、Ｖ_Mは方程式## EQU1 ## For example, V _M = 0.3V if 0.02%
become. Where V _M is the equation

【００３７】[0037]

【数８】 (Equation 8)

【００３８】の解である。Is the solution of

【００３９】尚、インバータＬのＭＯＳトランジスタＭ
_P、Ｍ_Nのバックゲートはそれぞれのソース（Ｖ_CL、
Ｖ_SL）に接続してもよいが、(i)の効果を得るためには
図１（ａ）のようにＶ_CC、Ｖ_SSに接続する方が望まし
い。The MOS transistor M of the inverter L
The back gates of _P and M _N are connected to their respective sources (V _CL ,
V _SL ), but to obtain the effect of (i), it is more preferable to connect to V _CC and V _SS as shown in FIG.

【００４０】図３にサブスレッショルド電流低減効果を
示す。ここでは、将来の超低電圧動作の超高集積ＬＳＩ
を想定し、バックゲートバイアスが０のときのしきい電
圧Ｖ_T0＝0.05〜0.15Ｖ、ＬＳＩ全体のオフ状態のトラン
ジスタのチャネル幅の総和Ｗ＝100ｍである場合につい
て計算している。抵抗を大きくするほどＶ_Mが大きくな
り、効果が大きくなる。FIG. 3 shows the effect of reducing the subthreshold current. Here, the ultra-highly integrated LSI of the future ultra-low voltage operation
The calculation is performed on the assumption that the threshold voltage V _T0 when the back gate bias is 0 is 0.05 to 0.15 V, and the total channel width W of the transistors in the off state of the entire LSI is W = 100 m. V _M The larger the resistance is increased, the effect is large.

【００４１】ただし、図１（ｂ）に示すように、出力信
号ＯＵＴの論理振幅は入力信号ＩＮの論理振幅よりも小
さくなるので、多段接続の際は信号の電圧レベルに注意
しなければならないが、これについては後述する。However, as shown in FIG. 1B, the logical amplitude of the output signal OUT is smaller than the logical amplitude of the input signal IN. This will be described later.

【００４２】また、本発明にはしきい電圧のバラツキを
自動的に補償する作用がある。すなわち、しきい電圧が
低くサブスレッショルド電流が大きいときは、抵抗によ
る電圧降下Ｖ_Mが大きくなり、しきい電圧が高くサブス
レッショルド電流が小さいときは、Ｖ_Mが小さくなる。
いずれの場合も、電流の変動が抑制される。図３から明
らかなように、サブスレッショルド電流の変動は抵抗値
が大きいほど小さい。例えば、抵抗値を３ｋΩ以上にす
れば、しきい電圧が±０．０５Ｖばらついても、サブス
レッショルド電流Ｉ_Lの変動は±２０％以内に抑えられ
る。Further, the present invention has an operation of automatically compensating for variations in the threshold voltage. That is, when the threshold voltage subthreshold current is large low voltage drop V _M due to resistance is increased, when the threshold voltage is high and the subthreshold current is small, V _M becomes smaller.
In any case, the fluctuation of the current is suppressed. As is clear from FIG. 3, the fluctuation of the subthreshold current is smaller as the resistance value is larger. For example, if the resistance value more than 3 k [Omega, threshold voltage be varied ± 0.05 V, the variation of the sub-threshold current I _L is suppressed to within 20% ±.

【００４３】〔実施例２〕次に、実施例１で説明したス
イッチと抵抗の具体的な実現方法を示す。図４は、スイ
ッチと抵抗とをともにＭＯＳトランジスタで実現した例
である。[Second Embodiment] Next, a specific method of realizing the switches and resistors described in the first embodiment will be described. FIG. 4 shows an example in which both the switch and the resistor are realized by MOS transistors.

【００４４】スイッチ用のＭＯＳトランジスタＭ_C1とＭ
_S1は、コンダクタンスの大きいＭＯＳトランジスタであ
り、それぞれ図１のスイッチＳ_C、Ｓ_Sに相当する。高速
動作モードの時は、信号φ_Cを低レベル、φ_Sを高レベル
にすることによって、Ｍ_C1、Ｍ_S1はオンになる。φ_C、
φ_Sの電圧レベルは、それぞれＶ_SS、Ｖ_CCでもよいが、
Ｍ_C1、Ｍ_S1のコンダクタンスをより大きくするために、
φ_CをＶ_SSよりも低く、φ_SをＶ_CCよりも高くしてもよ
い。そのための電圧は、チップの外部から与えるか、Ｅ
ＥＰＲＯＭやＤＲＡＭで周知のオンチップ昇圧回路で発
生させればよい。Switching MOS transistors M _C1 and M _C1
S1 is a MOS transistor having a large conductance, and corresponds to the switches S _C and S _S in FIG. 1, respectively. In the high-speed operation mode, M _C1 and M _S1 are turned on by setting the signal φ _C to a low level and setting the signal φ _S to a high level. φ _C ,
The voltage level of φ _S may be V _SS or V _CC , respectively.
In order to increase the conductance of M _C1 and M _S1 ,
φ _C may be lower than V _SS and φ _S may be higher than V _CC . The voltage for this is given from outside the chip or E
What is necessary is just to generate | occur | produce by the well-known on-chip booster circuit with EPROM and DRAM.

【００４５】低消費電力モードのときは逆に、φ_Cを高
レベル、φ_Sを低レベルにすることによって、Ｍ_C1、Ｍ
_S1はオフになる。この時は、電流を確実に抑止できるよ
うにしなければならない。そのためには、次の２通りの
方法がある。第１の方法は、外部電圧またはオンチップ
昇圧回路によって、φ_CをＶ_CCよりも高く、φ_SをＶ_SSよ
りも低くすることである。第２の方法は、Ｍ_C1、Ｍ_S1と
して、インバータＬに用いられているものよりもしきい
電圧が高い（よりエンハンスメントの）トランジスタを
用いることである。第１の方法は、しきい電圧の異なる
トランジスタを作るための工程が不要であるという利点
がある。一方、第２の方法は、外部電圧を受ける端子あ
るいはオンチップ昇圧回路が不要であるから、面積の点
で有利である。Conversely, in the low power consumption mode, by setting φ _C to a high level and φ _S to a low level, M _C1 and M _C1
S1 turns off. At this time, it must be ensured that the current can be suppressed. For this purpose, there are the following two methods. A first method is to make φ _C higher than V _CC and φ _S lower than V _SS by an external voltage or an on-chip booster circuit. The second method is to use transistors (higher enhancement) having higher threshold voltages than those used for the inverter L as M _C1 and M _S1 . The first method has an advantage that a step for manufacturing transistors having different threshold voltages is unnecessary. On the other hand, the second method is advantageous in terms of area because a terminal for receiving an external voltage or an on-chip booster circuit is not required.

【００４６】ＭＯＳトランジスタＭ_C2とＭ_S2はコンダク
タンスの小さいＭＯＳトランジスタであり、それぞれ図
１の抵抗Ｒ_C、Ｒ_Sに相当する。これらのトランジスタ
は、ゲートがそれぞれＶ_SS、Ｖ_CCに接続されており、常
にオンである。これらのトランジスタはオフにする必要
がないので、そのしきい電圧は低くても差し支えない。The MOS transistors M _C2 and M _S2 are MOS transistors having a small conductance, and correspond to the resistors R _C and R _S in FIG. 1, respectively. These transistors have their gates connected to V _SS and V _CC , respectively, and are always on. Since these transistors do not need to be turned off, their threshold voltages can be low.

【００４７】次に、本発明が適用される時間帯について
述べる。図５に信号φ_C、φ_Sのタイミングの例を示す。Next, a time zone to which the present invention is applied will be described. FIG. 5 shows an example of the timing of the signals φ _C and φ _S.

【００４８】図５（ａ）および（ｂ）は、本発明をメモ
リＬＳＩに適用した場合である。メモリＬＳＩは、チッ
プエネーブル信号ＣＥ￣（補信号）が低レベルのとき動
作状態、高レベルのとき待機状態になる。図５（ａ）の
場合は、信号φ_Cは、ＣＥ￣の立下りに同期して低レベ
ルになり、ＣＥ￣の立上りからやや遅れて高レベルにな
る。信号φ_Sはその逆である。従って、図中のａの時間
帯は高速動作モード、ｂの時間帯は低消費電力モードに
なる。一般に多数のメモリＬＳＩを用いたメモリ装置で
は、動作状態にあるＬＳＩは少数であり、大多数のＬＳ
Ｉは待機状態にある。従って、待機状態にあるＬＳＩを
低消費電力にすれば、メモリ装置全体の低消費電力化に
大きく寄与する。なお、ＣＥ￣の立上りから低消費電力
モードに入るまでに遅延を設ける理由は、この間にＬＳ
Ｉの内部回路のリセットが行われるからである。FIGS. 5A and 5B show a case where the present invention is applied to a memory LSI. The memory LSI enters an operating state when the chip enable signal CE # (complementary signal) is at a low level, and enters a standby state when it is at a high level. In the case of FIG. 5A, the signal φ _C goes low in synchronization with the fall of CE #, and goes high slightly after the rise of CE #. The signal φ _S is the opposite. Accordingly, the time zone a in the drawing is the high-speed operation mode, and the time zone b is the low power consumption mode. Generally, in a memory device using a large number of memory LSIs, the number of LSIs in an operating state is small, and
I is in a standby state. Therefore, if the power consumption of the LSI in the standby state is reduced, the power consumption of the entire memory device is greatly reduced. The reason for providing a delay from the rise of CE # to the low power consumption mode is that LS
This is because the internal circuit of I is reset.

【００４９】図５（ｂ）はさらに低消費電力化を図った
例である。ここでは、ＣＥ￣が変化した直後のみを高速
動作モードにしている。すなわち、ＣＥ￣が低レベルに
なった直後はデータの読出し／書込みが行なわれ、ＣＥ
￣が高レベルになった直後は内部回路のリセットが行な
われるので、これらの時間帯は高速動作モードとし、そ
の他の時間帯は低消費電力モードにしている。なお、こ
こには記載されていないが、アドレス信号が変化したと
きに高速動作モードに入るようにしてもよい。FIG. 5B shows an example in which power consumption is further reduced. Here, the high-speed operation mode is set only immediately after CE # changes. In other words, data read / write is performed immediately after CE # goes low,
Since the internal circuit is reset immediately after ￣ goes high, the high-speed operation mode is set in these time zones and the low-power consumption mode is set in other time zones. Although not described here, the high-speed operation mode may be set when the address signal changes.

【００５０】図５（ｃ）は本発明をマイクロプロセッサ
に適用した例である。通常動作状態では、クロックＣＬ
Ｋが印加されている。このとき、信号φ_Cは低レベル、
φ_Sは高レベルであり、高速動作モードである。マイク
ロプロセッサが待機状態またはデータ保持状態になる
と、クロックＣＬＫが停止し、信号ＢＵが高レベルにな
る。これに同期して、φ_Cは高レベル、φ_Sは低レベルに
なり、低消費電力モードになる。これにより、マイクロ
プロセッサの消費電力が低減され、電池などの小容量の
電源で長時間バックアップすることが可能になる。FIG. 5C shows an example in which the present invention is applied to a microprocessor. In the normal operation state, the clock CL
K is applied. At this time, the signal φ _C is at a low level,
φ _S is at a high level, which is a high-speed operation mode. When the microprocessor enters the standby state or the data holding state, the clock CLK stops and the signal BU goes high. In synchronization with this, φ _C goes high, φ _S goes low, and the device enters the low power consumption mode. As a result, the power consumption of the microprocessor is reduced, and backup can be performed for a long time with a small-capacity power supply such as a battery.

【００５１】図６は、図４の回路を実現するためのデバ
イス構造の一例である。この図のポリシリコン１３０、
１３１、１３２、１３３がそれぞれ図４のＭ_C2、Ｍ_P、
Ｍ_N、Ｍ_S2のゲートに相当する（Ｍ_C1、Ｍ_S1はここには
記載されていない）。FIG. 6 shows an example of a device structure for realizing the circuit of FIG. The polysilicon 130 in this figure,
131, 132, and 133 represent M _C2 , M _P ,
They correspond to the gates of M _N and M _S2 (M _C1 and M _S1 are not described here).

【００５２】注意すべきことは、Ｍ_C2とＭ_Pとが同一の
ｎウェル１０１（ｎ＋拡散層１２０を介してＶ_CCに接続
されている）を共有していることである。Ｍ_NとＭ_S2も
同様にｐ基板（Ｖ_SSに接続されている）１００を共有し
ている。これからわかるように、ＭＯＳトランジスタの
バックゲートをＶ_CC、Ｖ_SSに接続する方が、ソースに接
続する場合に比べて、前述の(i)の効果が得られるだけ
でなく、レイアウト面積の点でも有利である。It should be noted that M _C2 and M _P share the same n-well 101 (connected to V _CC via n + diffusion layer 120). _MN and _MS2 also share a p-substrate (connected to _VSS ) 100. As can be seen, connecting the back gate of the MOS transistor to V _cc and V _ss not only achieves the above-mentioned effect (i) but also reduces the layout area compared to the case where the back gate is connected to the source. It is advantageous.

【００５３】ここに示した例では、ｐ基板中にｎウェル
を形成しているが、逆にｎ基板中にｐウェルを形成して
もよい。あるいは、アイ・エス・エス・シー・シー、ダ
イジェスト・オブ・テクニカル・ペーパーズ、第２４８
頁から第２４９頁、１９８９年２月（ISSCC Digest of
Technical Papers, pp.248-249, Feb.1989）に記載され
ているような三重ウェル構造を用いてもよい。Although the n-well is formed in the p-substrate in the example shown here, the p-well may be formed in the n-substrate. Or, ISSC, Digest of Technical Papers, 248
Page to page 249, February 1989 (ISSCC Digest of
Technical Papers, pp. 248-249, Feb. 1989) may be used.

【００５４】〔実施例３〕図７にスイッチと抵抗の他の
実現方法を示す。本実施例の特徴は、カレントミラー回
路を用いていることである。すなわち、しきい電圧が同
じＭＯＳトランジスタＭ_C2とＭ_C3は、ゲートとソースを
共有するいわゆるカレントミラー回路を成しており、Ｍ
_C2には電流源Ｉ₀に比例する電流が流れ、そのインピー
ダンスは大きい。Ｍ_S2とＭ_S3についても同様である。し
たがって、Ｍ_C2、Ｍ_S2は高抵抗とみなすことができる。
尚、電流源Ｉ₀とＭ_C3、Ｍ_S3から成る回路ＣＳを複数の
論理ゲートで共有してもよい。[Embodiment 3] FIG. 7 shows another method of realizing a switch and a resistor. The feature of this embodiment is that a current mirror circuit is used. That is, the MOS transistors M _C2 and M _C3 having the same threshold voltage form a so-called current mirror circuit sharing the gate and the source.
A current proportional to the current source I ₀ flows in _C2, its impedance is large. The same applies to _MS2 and _MS3 . Therefore, M _C2 and M _S2 can be regarded as high resistance.
Note that the circuit CS including the current source I ₀ and M _C3 and M _S3 may be shared by a plurality of logic gates.

【００５５】カレントミラー回路はここに示した回路だ
けでなく、他の回路でもよい。例えば、ＭＯＳトランジ
スタの代わりにバイポーラトランジスタを用いてもよ
い。The current mirror circuit is not limited to the circuit shown here, but may be another circuit. For example, a bipolar transistor may be used instead of a MOS transistor.

【００５６】このように、スイッチと抵抗の実現方法
は、いろいろな変形がありうる。要は、高速動作が要求
される時間帯には大電流を、低消費電力が要求される時
間帯には小電流を流す手段であればよい。以下の図面で
は、簡単のため、図１のようにスイッチと抵抗で表すこ
とにする。As described above, the method of realizing the switch and the resistor can have various modifications. In short, any means may be used as long as it allows a large current to flow during a time period when high-speed operation is required and a small current during a time period when low power consumption is required. In the following drawings, for simplicity, they are represented by switches and resistors as shown in FIG.

【００５７】〔実施例４〕インバータのＭＯＳトランジ
スタのバックゲートは、Ｖ_CC、Ｖ_SSに限らず別の電源に
接続してもよく、その電圧を可変にしてもよい。図８に
その例を示す。ここでは、Ｍ_P、Ｍ_Nのバックゲートをそ
れぞれ電源Ｖ_WW、Ｖ_BBに接続し、それらのバックゲート
電圧値を動作時と待機時とで変えている。Ｖ_BBについて
言えば、高速動作が要求される時間帯にはＶ_BBを浅くし
て（あるいは極端な場合わずかに正にして）Ｍ_NのＶ_Tを
低くして高速動作を可能にする。低消費電力が要求され
る時間帯にはＶ_BBを深くしてＭ_NのＶ_Tを高くして、サブ
スレッショルド電流を抑える。これにより、前記(i)の
効果がさらに大きくなる。以上Ｖ_BBについて述べたが、
Ｖ_WWも電圧の極性が逆になるだけで同様である。なお、
この種のバックゲート電圧発生回路は、例えばアイ・エ
ス・エス・シー・シー、ダイジェスト・オブ・テクニカ
ル・ペーパーズ、第２５４頁から第２５５頁、１９８５
年２月（ISSCCDigest of Technical Papers, pp.254-25
5, Feb.1985）に記載されている。[Embodiment 4] The back gate of the MOS transistor of the inverter is not limited to V _CC and V _SS , but may be connected to another power supply, and its voltage may be made variable. FIG. 8 shows an example. Here, the back gates of M _P and M _N are connected to power supplies V _WW and V _BB , respectively, and their back gate voltage values are changed between during operation and during standby. As for V _BB, the time zone in which high-speed operation is required by shallow V _BB (or in extreme cases slightly positively) that enable high-speed operation by reducing the V _T of M _N. The time zone requiring low power consumption by increasing the V _T of M _N to deepen the V _BB, suppress the subthreshold current. As a result, the effect (i) is further enhanced. We have dealt with more than V _BB,
The same applies to V _{WW except} that the polarity of the voltage is reversed. In addition,
This type of back gate voltage generating circuit is described in, for example, ISSC, Digest of Technical Papers, pages 254 to 255, 1985.
February (ISSCC Digest of Technical Papers, pp.254-25
5, Feb. 1985).

【００５８】図９は、図８の回路を実現するためのデバ
イス構造の一例である。ここでは、前述の三重ウェル構
造を用いており、ｎウェル１０５（ＰチャネルＭＯＳト
ランジスタのバックゲート）はｎ＋拡散層１２０を介し
てＶ_WWに、ｐウェル１０３（ＮチャネルＭＯＳトランジ
スタのバックゲート）はｐ＋拡散層１２７を介してＶ_BB
に接続されている。FIG. 9 is an example of a device structure for realizing the circuit of FIG. Here, the above-described triple well structure is used. The n-well 105 (the back gate of the P-channel MOS transistor) is connected to V _WW via the n + diffusion layer 120, and the p-well 103 (the back gate of the N-channel MOS transistor) is connected. V _BB via p + diffusion layer 127
It is connected to the.

【００５９】この三重ウェル構造は、Ｐチャネル、Ｎチ
ャネル共に回路ごとに独立したウェルに入れることがで
きるので、回路ごとにバックゲート電圧を設定できると
いう利点がある。例えば、１つのＬＳＩ内に動作状態に
ある回路と待機状態にある回路が混在する場合、前者の
バックゲート電圧を浅く、後者のバックゲート電圧を深
くすることができる。This triple well structure has the advantage that the back gate voltage can be set for each circuit because both the P-channel and the N-channel can be placed in independent wells for each circuit. For example, when a circuit in an operating state and a circuit in a standby state are mixed in one LSI, the back gate voltage of the former can be made shallow and the back gate voltage of the latter can be made deep.

【００６０】〔実施例５〕次に、インバータを多段接続
したインバータ列の場合について述べる。簡単のため、
まず２段の場合で原理を説明する。[Embodiment 5] Next, a case of an inverter array in which inverters are connected in multiple stages will be described. For simplicity,
First, the principle will be described in the case of two stages.

【００６１】図１０（ａ）は、ＣＭＯＳインバータ
Ｌ₁、Ｌ₂を接続した場合の回路図である。各段のインバ
ータごとに、スイッチＳ_Ci、Ｓ_Siと抵抗Ｒ_Ci、Ｒ_Si（ｉ
＝１，２）が挿入されている。FIG. 10A is a circuit diagram when the CMOS inverters L ₁ and L ₂ are connected. For each inverter in each stage, switches S _Ci , S _Si and resistors R _Ci , R _Si (i
= 1, 2) are inserted.

【００６２】高速動作モードでは、４個のスイッチをす
べてオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ₁、Ｌ₂に
印加する。インバータのＭＯＳトランジスタのしきい電
圧（Ｖ_T）を低く設定しておけば、高速動作させること
ができる。一方、低消費電力モードでは、４個のスイッ
チをすべてオフにして、抵抗を通してインバータに電源
を供給する。サブスレッショルド電流が抵抗を通して流
れることによる電圧降下により、Ｖ_CL1、Ｖ_CL2はＶ_CCよ
りも低下し、Ｖ_SL1、Ｖ_SL2はＶ_SSよりも上昇する。In the high-speed operation mode, all four switches are turned on, and V _CC and V _SS are applied directly to the inverters L ₁ and L ₂ . If the threshold voltage (V _T ) of the MOS transistor of the inverter is set low, high-speed operation can be performed. On the other hand, in the low power consumption mode, all four switches are turned off, and power is supplied to the inverter through a resistor. Due to the voltage drop caused by the subthreshold current flowing through the resistor, V _CL1 and V _CL2 fall below V _CC , and V _SL1 and V _SL2 rise above V _SS .

【００６３】第１段のインバータＬ₁については、図１
の場合と同様に、前記(i)(ii)の機構によってサブスレ
ッショルド電流が減少する。しかし、図１０（ｂ）に示
すように、Ｌ₁の出力Ｎ₁の論理振幅は入力信号ＩＮの論
理振幅よりも小さい。すなわち、ＩＮが低レベル（＝Ｖ
_SS）の時はＮ₁の電圧レベルはＶ_CL1になり、ＩＮが高レ
ベル（＝Ｖ_CC）の時はＮ₁の電圧レベルはＶ_SL1になる。
これが第２段のインバータＬ₂の入力となるから、Ｌ₂の
サブスレッショルド電流低減のためには、Ｖ_CC＞Ｖ_CL1
＞Ｖ_CL2、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2となるように抵抗値を設
定するのが望ましい。これにより、Ｌ₂についても前記
(i)(ii)の機構によってサブスレッショルド電流が減少
する。Ｖ_CL1＝Ｖ_CL2、Ｖ_SL1＝Ｖ_SL2の時は、(i)による
効果は得られるが(ii)による効果は得られない。The first-stage inverter L ₁ is shown in FIG.
As in the case (1), the subthreshold current is reduced by the mechanisms (i) and (ii). However, as shown in FIG. 10 (b), the logical amplitude of the output N ₁ of L ₁ is smaller than the logical amplitude of the input signal IN. That is, when IN is at a low level (= V
The voltage level of the N ₁ when the _SS) becomes V _CL1, IN is the voltage level of the N ₁ is at high level (= V _CC) becomes V _SL1.
Because this is the second stage of the input of the inverter L _2, for reducing the subthreshold current of L ₂ is, V _CC> V _CL1
> V _CL2 , V _SS <V _{SL1 It} is desirable to set the resistance value so that V _SL1 <V _SL2 . Thereby, L ₂ is also
The subthreshold current is reduced by the mechanisms (i) and (ii). When V _CL1 = V _CL2 and V _SL1 = V _SL2 , the effect of (i) is obtained but the effect of (ii) is not obtained.

【００６４】〔実施例６〕図１１（ａ）に示す多段接続
の場合も上と同様で、Ｖ_CC＞Ｖ_CL1＞Ｖ_CL2＞……＞Ｖ
_CLk、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2＜……＜Ｖ_SLkとなるようにす
るのがよい。ただし、図１１（ｂ）に示すように、１段
ごとに論理振幅が小さくなるので、適宜レベル変換回路
を挿入して振幅を回復させる。この例では、ｋ段のイン
バータの後にレベル変換回路ＬＣを付加して、出力信号
ＯＵＴの論理振幅が入力信号ＩＮと同じになるようにし
ている。この種のレベル変換回路は、例えばシンポジウ
ム・オン・ブイ・エル・エス・アイ・サーキッツ、ダイ
ジェスト・オブ・テクニカル・ペーパーズ、第８２頁か
ら第８３頁、１９９２年６月（Symposium on VLSI Circ
uits, Digest of Technical Papers, pp.82-83, June 1
992）に記載されている。[Embodiment 6] In the case of the multi-stage connection shown in FIG. 11A, the same applies to the above, and V _CC > V _CL1 > V _CL2 >...> V
_CLk , V _SS <V _SL1 <V _SL2 <... <V _SLk . However, as shown in FIG. 11B, since the logical amplitude becomes smaller for each stage, an appropriate level conversion circuit is inserted to recover the amplitude. In this example, a level conversion circuit LC is added after the k-stage inverter so that the logical amplitude of the output signal OUT becomes the same as that of the input signal IN. This type of level conversion circuit is described in, for example, Symposium on VLSI Circuits, Digest of Technical Papers, pages 82 to 83, June 1992 (Symposium on VLSI Circ).
uits, Digest of Technical Papers, pp.82-83, June 1
992).

【００６５】レベル変換回路ＬＣは高速動作時には不要
である。なぜなら、スイッチがすべてオンになっている
ので、Ｖ_CL1＝Ｖ_CL2＝……＝Ｖ_CLk＝Ｖ_CC、Ｖ_SL1＝Ｖ
_SL2＝……＝Ｖ_SLk＝Ｖ_SSであり、論理振幅の減少がない
からである。したがって、高速動作時には、スイッチＳ
_LCをオンにしてレベル変換回路をバイパスさせることに
よって、遅延を避けることができる。The level conversion circuit LC is unnecessary at the time of high-speed operation. Because all switches are on, V _CL1 = V _CL2 =... = V _CLk = V _CC , V _SL1 = V
_SL2 = ...... is a = V _SLk = V _SS, because there is no reduction in the logic amplitude. Therefore, during high-speed operation, the switch S
By turning on the _LC and bypassing the level conversion circuit, delays can be avoided.

【００６６】〔実施例７〕図１２（ａ）に多段接続イン
バータ列の他の例を示す。この例では、スイッチＳ_C、
Ｓ_Sと抵抗Ｒ_C、Ｒ_SがすべてのインバータＬ₁〜Ｌ_kによ
り共有されており、電圧Ｖ_CL、Ｖ_SLはＬ₁〜Ｌ_kに共通で
ある。それゆえに、図１０の説明で述べたように、前記
(i)の機構によるサブスレッショルド電流低減効果は得
られるが(ii)による効果は得られない。したがって、サ
ブスレッショルド電流低減効果は前実施例よりも小さく
なる。[Embodiment 7] FIG. 12A shows another example of a multi-stage connected inverter array. In this example, the switches S _C ,
S _S and the resistors R _C and R _S are shared by all the inverters L _{1 to} L _k, and the voltages V _CL and V _SL are common to L _{1 to} L _k . Therefore, as described in the description of FIG.
Although the subthreshold current reducing effect by the mechanism (i) is obtained, the effect by (ii) is not obtained. Therefore, the effect of reducing the sub-threshold current is smaller than in the previous embodiment.

【００６７】しかし、その反面スイッチと抵抗のレイア
ウト面積が節約できるという利点がある。また、図１２
（ｂ）に示すように、すべての信号（入出力信号を含め
て）の電圧レベルが同一であり、前実施例のような論理
振幅の減少がないという特長がある。そのため、レベル
変換回路は不要であり、また、ＮＡＮＤ、ＮＯＲなどの
論理が組みやすいという利点がある。However, on the other hand, there is an advantage that the layout area of the switch and the resistor can be saved. FIG.
As shown in (b), the voltage levels of all signals (including input / output signals) are the same, and there is a feature that the logic amplitude does not decrease as in the previous embodiment. Therefore, there is an advantage that a level conversion circuit is not required and that logic such as NAND and NOR can be easily assembled.

【００６８】〔実施例８〕次に、本発明を一般の組合せ
論理回路に適用する場合について述べる。[Embodiment 8] Next, the case where the present invention is applied to a general combinational logic circuit will be described.

【００６９】例えば、図１３に示す組合せ論理回路を考
える。これに本発明を適用するには、まず論理ゲートを
図１３のようにグループ分けする。この例では、１５個
の論理ゲートＬ₁〜Ｌ₁₅が３つのグループＧ₁、Ｇ₂、Ｇ₃
に分けられている。グループ分けに当たっては、第ｉ番
目のグループに含まれる論理ゲートの出力信号は、第
（ｉ＋１）番目以降のグループの論理ゲートにのみ入力
されるようにする。For example, consider the combinational logic circuit shown in FIG. To apply the present invention to this, first, the logic gates are grouped as shown in FIG. In this example, 15 logic gates L _{1 to} L ₁₅ are divided into three groups G ₁ , G ₂ , G ₃
Are divided into In the grouping, the output signals of the logic gates included in the i-th group are input only to the logic gates of the (i + 1) -th and subsequent groups.

【００７０】次に、図１４に示すように、各グループご
とに電源との間にスイッチと抵抗を挿入する。論理ゲー
トの出力信号の論理振幅は、図１１の場合と同様に、１
段ごとに小さくなるから、図１４に示すようにレベル変
換回路群ＧＣ₁、ＧＣ₂を挿入して振幅を回復させる。
尚、図示されていないが、高速動作時には図１１の場合
と同様にレベル変換回路群ＧＣ₁、ＧＣ₂をパイパスさせ
てもよい。Next, as shown in FIG. 14, a switch and a resistor are inserted between each group and the power supply. The logic amplitude of the output signal of the logic gate is 1 as in the case of FIG.
Since the level becomes smaller for each stage, the level conversion circuit groups GC ₁ and GC ₂ are inserted as shown in FIG. 14 to recover the amplitude.
Although not shown, the level conversion circuit groups GC ₁ and GC ₂ may be bypassed during high-speed operation as in the case of FIG.

【００７１】本実施例の特徴の１つは、同じグループに
含まれる論理ゲートは、スイッチと抵抗を共有している
ことである。図１３の例で言えば、グループＧ₁に含ま
れる３個のインバータは、スイッチＳ_C1、Ｓ_S1と抵抗Ｒ
_C1、Ｒ_S1を共有している。One of the features of this embodiment is that the logic gates included in the same group share a switch and a resistor. In the example of FIG. 13, the three inverters included in the group G _1, the switch S _C1, S _S1 and a resistor R
_C1 and R _S1 are shared.

【００７２】本実施例のもう１つの特徴は、レベル変換
回路の前後のグループでスイッチと抵抗を共有している
ことである。すなわち、グループＧ₁とＧ_k+1はスイッチ
Ｓ_C1、S_S1および抵抗Ｒ_C1、Ｒ_S1を、グループＧ₂とＧ_k+2
はスイッチＳ_C2、Ｓ_S2および抵抗Ｒ_C2、Ｒ_S2を、……、
グループＧ_kとＧ_2kはスイッチＳ_Ck、Ｓ_Skおよび抵抗Ｒ
_Ck、Ｒ_Skをそれぞれ共有している。Another feature of this embodiment is that the group before and after the level conversion circuit shares a switch and a resistor. That is, the groups G ₁ and G _{k + 1 connect} the switches S _C1 and S _S1 and the resistors R _C1 and R _S1 to the groups G ₂ and G _{k + 2.
Represents} switches S _C2 , S _S2 and resistors R _C2 , R _S2 ,.
Groups G _k and G _2k are comprised of switches S _Ck , S _Sk and resistor R
_Ck and R _Sk are shared.

【００７３】このように、複数の論理ゲートでスイッチ
と抵抗を共有することにより、ＬＳＩ全体として見れば
スイッチと抵抗との数を低減でき、レイアウト面積を節
約できる。As described above, by sharing a switch and a resistor with a plurality of logic gates, the number of switches and resistors can be reduced as a whole LSI, and the layout area can be saved.

【００７４】〔実施例９〕図１５に本発明の他の実施例
を示す。図１５の実施例がこれまでの実施例と相違する
のは、電圧リミッタ（降圧回路、昇圧回路）ＶＣ₁、Ｖ
Ｃ₂、……、ＶＣ_k、ＶＳ₁、ＶＳ₂、……、ＶＳ_kを用い
ていることである。Embodiment 9 FIG. 15 shows another embodiment of the present invention. The embodiment of FIG. 15 is different from the previous embodiments in that the voltage limiters (step-down circuit, step-up circuit) VC ₁ , V
_{C 2, ......, VC k,} VS 1, VS 2, ......, is that you are using the VS _k.

【００７５】低消費電力が要求される時には、スイッチ
Ｔ_C1〜Ｔ_Ck、Ｔ_S1〜Ｔ_Skを図示の側に切換え、電圧リミ
ッタによって論理ゲート群に電源を供給する。電圧リミ
ッタＶＣ₁、ＶＣ₂、……、ＶＣ_kは、電源電圧Ｖ_CC側の
降圧回路として動作し、Ｖ_CCよりも低くほぼ安定化され
た内部電圧Ｖ_CL1、Ｖ_CL2、……、Ｖ_CLkをそれぞれ発生
する。一方、ＶＳ₁、ＶＳ₂、……、ＶＳ_kは、接地Ｖ_SS
側の昇圧回路として動作し、Ｖ_SSよりも高くほぼ安定化
された内部電圧Ｖ_SL1、Ｖ_SL2、……、Ｖ_SLkをそれぞれ
発生する。発生する電圧は前述の実施例と同様に、Ｖ_CC
＞Ｖ_CL1＞Ｖ_CL2＞……＞Ｖ_CLk、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2＜
……＜Ｖ_SLkとするのがよい。尚、この種の電圧リミッ
タについては、特開平２−２４６５１６号公報に開示さ
れている。When low power consumption is required, switches T _{C1 to} T _Ck and T _{S1 to} T _Sk are switched to the illustrated side, and power is supplied to a group of logic gates by a voltage limiter. Voltage limiter _{VC 1, VC 2, ......,} VC k , the power supply voltage V _CC side operates as a step-down circuit, the internal voltage V _CL1 that is substantially stabilized lower than V _CC, V _CL2, ......, V _CLk Respectively occur. On the other _{hand, VS 1, VS 2, ......} , VS k is, ground V _SS
, _And generates substantially stabilized internal voltages V _SL1 , V _SL2 ,..., V _SLk higher than V _SS . The generated voltage is V _CC , as in the previous embodiment.
> V _CL1 > V _CL2 > ... >> V _CLk , V _SS <V _SL1 <V _SL2 <
... <V _SLk is preferable. This type of voltage limiter is disclosed in Japanese Patent Application Laid-Open No. 2-246516.

【００７６】逆に、高速動作が要求される時は、スイッ
チを図示されているのとは反対側に切換えて、Ｖ_CC、Ｖ
_SSを直接論理ゲート群に印加して、高速動作を可能にす
る。尚、この時は電圧リミッタは不要になるので、その
動作を停止させてもよい。[0076] Conversely, when the high-speed operation is required, the Shown the switch is switched to the opposite side, V _CC, V
Applying _SS directly to the logic gate group enables high-speed operation. In this case, since the voltage limiter is not required, the operation may be stopped.

【００７７】〔実施例１０、１１〕これまでの実施例
は、インバータ列や組合せ論理回路といったフィードバ
ックのない回路であったが、本発明はフィードバックの
ある回路にも適用できる。一例として、図１６（ａ）に
示す２個のＮＡＮＤゲートを組合せたラッチ回路の場合
について説明する。[Embodiments 10 and 11] Although the embodiments described so far have been circuits without feedback, such as inverter arrays and combinational logic circuits, the present invention can be applied to circuits with feedback. As an example, a case of a latch circuit combining two NAND gates shown in FIG.

【００７８】図１６（ｂ）に回路図を示す。２個のＮＡ
ＮＤゲートＬ₁、Ｌ₂と電源Ｖccおよび接地Ｖssとの間
に、それぞれスイッチＳ_C1、Ｓ_S1、Ｓ_C2、Ｓ_S2および抵
抗Ｒ_C1、Ｒ_S1、Ｒ_C2、Ｒ_S2が挿入されている。Ｖ_CL1、
Ｖ_CL2がＶ_CCよりも低下し、Ｖ_SL1、Ｖ_SL2がＶ_SSよりも
上昇し、前記(i)の機構によってサブスレッショルド電
流が低減される。FIG. 16B is a circuit diagram. Two NA
Switches S _C1 , S _S1 , S _C2 , S _S2 and resistors R _C1 , R _S1 , R _C2 , R _S2 are inserted between the ND gates L ₁ , L ₂ and the power supply Vcc and the ground Vss, respectively. V _CL1 ,
V _CL2 falls _below V _CC , V _SL1 and V _SL2 rise above V _SS , and the sub-threshold current is reduced by the mechanism (i).

【００７９】図１７は、さらにサブスレッショルド電流
を低減するために、情報のラッチに用いられる４個のＭ
ＯＳトランジスタＭ_P12、Ｍ_P22、Ｍ_N12、Ｍ_N22のしきい
電圧Ｖ_Tを他のＭＯＳトランジスタＭ_P11、Ｍ_P21、
Ｍ_N11、Ｍ_N21のしきい電圧より高く（よりエンハンスメ
ントに）した例である。入力信号が印加される他のＭＯ
ＳトランジスタＭ_P11、Ｍ_P21、Ｍ_N11、Ｍ_N21のしきい電
圧Ｖ_Tは低いままであるから、高速動作が可能である。
この場合、Ｖ_SS側のスイッチと抵抗は不要である。なぜ
ならば、高しきい電圧のＶ_SS側トランジスタＭ_N12、Ｍ
_N22によって電流を確実に抑止できるからである。FIG. 17 shows four M bits used for information latching to further reduce the subthreshold current.
The threshold voltage V _T of the OS transistors M _P12 , M _P22 , M _N12 , M _N22 is changed to the other MOS transistors M _P11 , M _P21 ,
This is an example in which the threshold voltages of M _N11 and M _N21 are higher (more enhanced). Another MO to which the input signal is applied
Since the threshold voltages V _T of the S transistors M _P11 , M _P21 , M _N11 , and M _N21 remain low, high-speed operation is possible.
In this case, a switch and a resistor on the _VSS side are unnecessary. This is because the high threshold voltage V _SS side transistors M _N12 , M _N
This is because the current can be reliably suppressed by _N22 .

【００８０】〔実施例１２、１３〕これまでの実施例
は、入力信号が低レベルでも高レベルでもサブスレッシ
ョルド電流を低減できるものであった。しかし実際のＬ
ＳＩでは、サブスレッショルド電流低減が必要な時間
帯、例えば待機状態における特定の信号のレベルは予め
判っていることが多い。このような場合は、より簡単な
回路でサブスレッショルド電流を低減することができ
る。Embodiments 12 and 13 In the embodiments described above, the subthreshold current can be reduced regardless of whether the input signal is at a low level or a high level. But the actual L
In the SI, the time period during which the subthreshold current needs to be reduced, for example, the level of a specific signal in a standby state, is often known in advance. In such a case, the subthreshold current can be reduced with a simpler circuit.

【００８１】図１８は、待機状態における入力信号ＩＮ
は低レベル（“Ｌ”）であると判っている場合のインバ
ータ列の回路例である。ＩＮが低レベルであるから、ノ
ードＮ₁、Ｎ₃、Ｎ₅、……は高レベル、Ｎ₂、Ｎ₄、Ｎ₆、
……は低レベルになり、ＰチャネルＭＯＳトランジスタ
のうちＭ_P2、Ｍ_P4、……がオフ、ＮチャネルＭＯＳトラ
ンジスタのうちＭ_N1、Ｍ_N3、……がオフである。スイッ
チと抵抗は、これらのオフ状態のトランジスタのソース
にのみ挿入すれば十分である。サブスレッショルド電流
が流れるのはオフ状態のトランジスタだからである。FIG. 18 shows the input signal IN in the standby state.
Is a circuit example of an inverter array when it is known that the inverter row is at a low level (“L”). Since IN is low, nodes N ₁ , N ₃ , N ₅ ,... Are high, N ₂ , N ₄ , N ₆ ,.
Are low, M _P2 , M _P4 ,... Of the P-channel MOS transistors are off, and M _N1 , M _N3 ,... Of the N-channel MOS transistors are off. The switches and resistors need only be inserted into the sources of these off transistors. The reason why the subthreshold current flows is that the transistor is in an off state.

【００８２】また、図１９に示すように、スイッチと抵
抗を複数のインバータで共有しても差し支えない。As shown in FIG. 19, a switch and a resistor may be shared by a plurality of inverters.

【００８３】これらの実施例は、入力信号のレベルが判
っていなければならないという制約はあるが、簡単な回
路でサブスレッショルド電流を低減できるという利点が
ある。図１８、１９を図１１と比較してみれば明らかな
ように、スイッチと抵抗の数が少なくなり、レベル変換
回路が不要になる。These embodiments have the limitation that the level of the input signal must be known, but have the advantage that the subthreshold current can be reduced with a simple circuit. As is apparent from a comparison of FIGS. 18 and 19 with FIG. 11, the number of switches and resistors is reduced, and a level conversion circuit becomes unnecessary.

【００８４】〔実施例１４、１５〕インバータだけでな
くＮＡＮＤ、ＮＯＲなどの論理ゲートでも、待機状態に
おける入力信号のレベルが判っている場合は、より簡単
な回路でサブスレッショルド電流を低減することができ
る。[Embodiments 14 and 15] If the level of an input signal in a standby state is known not only for an inverter but also for a logic gate such as a NAND or a NOR, it is possible to reduce the subthreshold current with a simpler circuit. it can.

【００８５】図２０は２入力ＮＡＮＤゲート、図２１は
２入力ＮＯＲゲートの例である。２つの入力信号ＩＮ₁
とＩＮ₂がいずれも低レベル、あるいはいずれも高レベ
ルの場合は、これらのゲートは実質的にインバータと等
価であるから、図１８、図１９で説明した方法が適用で
きる。問題は、図のように一方の入力が低レベル
（“Ｌ”）、他方の入力が高レベル（“Ｈ”）の場合で
ある。FIG. 20 shows an example of a two-input NAND gate, and FIG. 21 shows an example of a two-input NOR gate. Two input signals IN ₁
When IN and IN ₂ are both low level or both are high level, these gates are substantially equivalent to an inverter, so the method described in FIGS. 18 and 19 can be applied. The problem is when one input is low ("L") and the other input is high ("H") as shown.

【００８６】図２０のＮＡＮＤゲートの場合は、Ｐチャ
ネルＭＯＳトランジスタＭ_P12とＮチャネルＭＯＳトラ
ンジスタＭ_N11がオフであるが、出力ＯＵＴは高レベル
であるから、サブスレッショルド電流が流れるのはＭ
_N11である。従って、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。図２１のＮＯＲゲートの場合は逆に、サブス
レッショルド電流が流れるのはＰチャネルＭＯＳトラン
ジスタＭ_P14である。従って、Ｖ_CC側にスイッチと抵抗
を挿入すればよい。In the case of the NAND gate of FIG. 20, although the P-channel MOS transistor M _P12 and the N-channel MOS transistor M _N11 are off, the output OUT is at a high level, so that the sub-threshold current flows through M.
_N11 . Therefore, a switch and a resistor may be inserted on the _VSS side. Conversely, in the case of the NOR gate of FIG. 21, it is the P-channel MOS transistor M _P14 through which the subthreshold current flows. Therefore, a switch and a resistor may be inserted on the V _CC side.

【００８７】図２０、図２１は本発明を２入力論理ゲー
トに適用した例であるが、３入力以上の論理ゲートでも
同様にできる。また、スイッチと抵抗は、他の論理ゲー
トと共有してもよいことはもちろんである。FIGS. 20 and 21 show examples in which the present invention is applied to a two-input logic gate, but the same can be applied to a logic gate having three or more inputs. Also, the switch and the resistor may be shared with other logic gates.

【００８８】〔実施例１６〕図２２はクロックインバー
タにおいて、待機状態ではクロックＣＬＫ₁は低レベ
ル、ＣＬＫ₂は高レベルであると判っている場合の回路
例である。この場合は、ＭＯＳトランジスタＭ_P16、Ｍ
_N16が共にオフであるから、出力ＯＵＴは高インピーダ
ンスになり、その電圧レベルはＯＵＴに接続されている
他の回路（図示せず）によって決まる。電圧レベルによ
ってＭＯＳトランジスタＭ_P16、Ｍ_N16のいずれにサブス
レッショルド電流が流れるかが決まるから、この場合
は、図のようにスイッチと抵抗をＶ_CC側、Ｖ_SS側の両方
に挿入すればよい。[0088] In the clock inverter Example 16 FIG. 22, the clock CLK ₁ in the standby state is a circuit example in which known to be low, CLK ₂ is at the high level. In this case, the MOS transistors M _P16 , M
_Since both _N16 are off, the output OUT is high impedance and its voltage level is determined by other circuits (not shown) connected to OUT. Since the voltage level determines which of the MOS transistors M _P16 and M _N16 flows the subthreshold current, in this case, a switch and a resistor may be inserted on both the V _CC side and the V _SS side as shown in the figure.

【００８９】〔実施例１７〕一般の組合せ論理回路の場
合も、入力信号のレベルが予め判っている場合は、より
簡単な回路でサブスレッショルド電流を低減することが
できる。図１３に示した組合せ論理回路を例にとりあげ
て説明する。[Embodiment 17] In the case of a general combinational logic circuit as well, if the level of an input signal is known in advance, the subthreshold current can be reduced with a simpler circuit. Description will be made by taking the combinational logic circuit shown in FIG. 13 as an example.

【００９０】図２３は、この回路の入力ＩＮ₁〜ＩＮ₆が
すべて低レベルと判っている場合の回路構成例である。
インバータＬ₁〜Ｌ₃、Ｌ₅、Ｌ₆については、図１８、図
１９と同様に、Ｌ₁〜Ｌ₃のＶ_SS側とＬ₅、Ｌ₆のＶ_CC側に
スイッチと抵抗を挿入する。ＮＯＲゲートＬ₇は、入力
信号がいずれも低レベルであるから、実質的にインバー
タと等価である。従って、Ｖ_SS側にスイッチと抵抗を挿
入すればよい。ＮＯＲゲートＬ₄は、入力信号の一方が
低レベル、他方が高レベルであるから、図２１と同様
に、Ｖ_CC側にスイッチと抵抗を挿入する。８個のＮＡＮ
Ｄゲートのうち、Ｌ₁₂だけは３つの入力信号がすべて高
レベルであり、インバータと等価であるから、Ｖ_CC側に
スイッチと抵抗を挿入する。他のＮＡＮＤゲートは、入
力信号に低レベルのものと高レベルのものが混在するか
ら、図２０と同様に、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。FIG. 23 shows an example of a circuit configuration in which all the inputs IN _{1 to} IN ₆ of this circuit are known to be at a low level.
As for the inverters L _{1 to} L ₃ , L ₅ and L ₆ , similarly to FIGS. 18 and 19, switches and resistors are inserted on the V _SS side of L _{1 to} L ₃ and the V _CC side of L ₅ and L _6. . NOR gate L _7, since both the input signal is low, is equivalent to a substantially inverter. Therefore, a switch and a resistor may be inserted on the _VSS side. NOR gate L ₄ are, one low-level input signal, since the other is high, as in FIG. 21, to insert a switch and resistor to V _CC side. 8 NANs
Of D gates, only L ₁₂ is a high-level all three input signals, since an inverter equivalent, inserting a switch and resistor to V _CC side. In other NAND gates, a low-level signal and a high-level signal are mixed in the input signal. Therefore, a switch and a resistor may be inserted on the _VSS side as in FIG.

【００９１】以上の説明から明らかなように、出力が高
レベルである論理ゲートにはＶ_SS側に、出力が低レベル
である論理ゲートにはＶ_CC側に、スイッチと抵抗を挿入
すればよい。図２３に示すように、これらのスイッチと
抵抗を複数の論理ゲートで共有することにより、レイア
ウト面積を節約できる。As is clear from the above description, a switch and a resistor may be inserted on the V _SS side for a logic gate having a high output level and on the V _CC side for a logic gate having a low output level. . As shown in FIG. 23, the layout area can be saved by sharing these switches and resistors with a plurality of logic gates.

【００９２】〔実施例１８〕フィードバックがある回路
についても、信号のレベルが予め判っている場合は、よ
り簡単な回路でサブスレッショルド電流を低減すること
ができる。図２４は、図１６（ａ）のラッチに適用した
例である。[Embodiment 18] Even in a circuit having feedback, if the signal level is known in advance, the subthreshold current can be reduced by a simpler circuit. FIG. 24 shows an example applied to the latch of FIG.

【００９３】この種のラッチは、待機状態においては普
通、入力信号ＩＮ₁、ＩＮ₂が共に高レベルであり、出力
信号ＯＵＴ₁、ＯＵＴ₂のうちの一方が低レベル、他方が
高レベルとなって１ビットの情報を保持している。図２
４は、ＯＵＴ₁が低レベル、ＯＵＴ₂が高レベルであると
判っている場合の回路構成例である。ＮＡＮＤゲートＬ
₁は、２つの入力信号が共に高レベルであるから、イン
バータと等価であり、図１８、図１９と同様に、Ｖ_CC側
にスイッチと抵抗を挿入する。ＮＡＮＤゲートＬ₂は、
入力信号の一方が低レベル、他方が高レベルであるか
ら、図２０と同様に、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。これらのスイッチと抵抗は、他の論理ゲート
と共有してもよいことはもちろんである。In a latch of this type, in a standby state, normally, both the input signals IN ₁ and IN ₂ are at a high level, one of the output signals OUT ₁ and OUT ₂ is at a low level, and the other is at a high level. Holds one bit of information. FIG.
4 is a circuit configuration example when OUT ₁ is known as a low level, OUT ₂ is at a high level. NAND gate L
₁ is equivalent to an inverter because both input signals are at a high level, and a switch and a resistor are inserted on the V _CC side as in FIGS. NAND gate L ₂ is,
Since one of the input signals is at a low level and the other is at a high level, a switch and a resistor may be inserted on the _VSS side as in FIG. Of course, these switches and resistors may be shared with other logic gates.

【００９４】〔実施例１９〕図２５は、本発明をメモリ
ＬＳＩなどで周知のデータ出力バッファに適用した例で
ある。待機状態においては、出力エネーブル信号ＯＥが
低レベルであり、ＮＡＮＤゲートＬ₂₁及びＬ₂₂の出力は
高レベル、インバータＬ₂₃の出力は低レベルである。従
って、出力段Ｌ₂₄を構成する２個のＭＯＳトランジスタ
Ｍ_P20およびＭ_N20は共にオフであり、出力ＤＯＵＴは高
インピーダンスである。[Embodiment 19] FIG. 25 shows an example in which the present invention is applied to a well-known data output buffer such as a memory LSI. In the standby state, the output enable signal OE is the low level, the output is high level NAND gate L ₂₁ and L _22, an output of the inverter L ₂₃ is a low level. Therefore, the two MOS transistors M _P20 and M _N20 forming the output stage L ₂₄ are both off, and the output DOUT is high impedance.

【００９５】論理ゲートＬ₂₁〜Ｌ₂₃については、図２３
の説明で述べた方針に従って、Ｖ_SS側もしくはＶ_CC側に
スイッチと抵抗を挿入すればよい。出力段Ｌ₂₄について
は、図２２のクロックインバータの場合と同様に、スイ
ッチと抵抗をＶ_CC側、Ｖ_SS側の両方に挿入すればよい。The logic gates L _{21 to} L ₂₃ are shown in FIG.
In accordance with the policy described in the above description, a switch and a resistor may be inserted on the _VSS side or the _VCC side. The output stage L _24, similarly to the case of the clock inverter of Figure 22, may be inserted switch and resistor V _CC side, both V _SS side.

【００９６】〔実施例２０〕図２６は、本発明をメモリ
ＬＳＩなどで周知のデータ入力バッファに適用した例で
ある。図中、ＳＢは待機状態のときに高レベルになる信
号である。インバータＬ₃₁およびＬ₃₂の出力は、図４お
よび図７に示したように、それぞれφ_S、φ_Cとしてスイ
ッチの制御に用いることができる。Ｌ₃₃はＮＡＮＤゲー
トであり、その入力はφ_Sとデータ入力信号Ｄ_INであ
る。待機状態のときはφ_Sは低レベルであるから、Ｄ_IN
の如何にかかわらずＬ₃₃の出力は高レベル、従ってイン
バータＬ₃₄の出力ｄ_INの出力は低レベルになる。一方、
動作状態のときは、ＳＢが低レベルであるから、ｄ_INは
Ｄ_INに追随する。[Embodiment 20] FIG. 26 shows an example in which the present invention is applied to a well-known data input buffer such as a memory LSI. In the figure, SB is a signal that goes high in the standby state. The output of the inverter L ₃₁ and L ₃₂ are, as shown in FIGS. 4 and 7, can be used to phi _S, switch control of the phi _C, respectively. L ₃₃ is a NAND gate whose inputs are the phi _S and the data input signal D _IN. Since φ _S is at the low level during the standby state, D _IN
How to output a high level of L ₃₃ regardless of, so that the output of the output d _IN of the inverter L ₃₄ becomes low level. on the other hand,
During operation, d _IN follows D _IN because SB is low.

【００９７】ＮＡＮＤゲートＬ₃₃とインバータＬ₃₄につ
いては、それぞれＶ_SS側、ＶＣＣ側にスイッチと抵抗を
挿入することにより、サブスレッショルド電流を低減で
きる。インバータＬ₃₁とＬ₃₂についてはこの手法は使え
ないが、ＭＯＳトランジスタのしきい電圧を高くするこ
とにより、サブスレッショルド電流を低減できる。待機
状態と動作状態の切り換えにはそれほど高速性は要求さ
れないことが多いから、しきい電圧の高いＭＯＳトラン
ジスタを用いても差し支えない。[0097] The NAND gate L ₃₃ and the inverter L ₃₄ are each V _SS side, by inserting a switch and resistor to VCC side, can be reduced subthreshold current. For inverter L ₃₁ and L ₃₂ is not used this approach, by increasing the threshold voltage of the MOS transistor, it can be reduced subthreshold current. Since switching between the standby state and the operating state does not often require a high speed, a MOS transistor having a high threshold voltage may be used.

【００９８】図１８〜２５の実施例は、簡単な回路でサ
ブスレッショルド電流を低減できるという利点がある反
面、サブスレッショルド電流低減が必要な時間帯、例え
ば待機状態における信号レベルが判っていなければ適用
できないという制約がある。従って、このときには、Ｌ
ＳＩ内のできるだけ多くのノードのレベルが確定するよ
うにすることが望ましい。図２６の入力バッファを用い
ることによって、このときの信号ｄ_INのレベルを低レベ
ルに確定させることができる。なお、信号ｄ_ＩＮのレベ
ルを確定させる方法としては、この他に、例えば「待機
状態のときはデータ入力端子Ｄ_ＩＮは低レベル（または
高レベル）にする」という仕様を定めておく方法もあ
る。The embodiments shown in FIGS. 18 to 25 have the advantage that the sub-threshold current can be reduced by a simple circuit, but are not applicable if the signal level in the time period where the sub-threshold current reduction is required, for example, the standby state, is not known. There is a restriction that you can not. Therefore, at this time, L
It is desirable to determine the level of as many nodes as possible in the SI. By using the input buffer of FIG. 26, the level of the signal d _{IN at} this time can be determined to be low. In addition, as a method of determining the level of the signal d _IN , there is another method in which, for example, a specification that “the data input terminal D _IN is set to a low level (or a high level) in a standby state” is defined. .

【００９９】以上、データ入力バッファについて述べた
が、アドレス信号その他の信号の入力バッファも同様で
ある。While the data input buffer has been described above, the same applies to the input buffers for address signals and other signals.

【０１００】図１８〜図２６の実施例は、メモリＬＳＩ
に適用するのに好適である。メモリＬＳＩでは、待機状
態の時に高レベルであるか低レベルであるかが判ってい
るノードが比較的多く、さらに図２６の入力バッファを
用いることによってほとんどのノードのレベルを確定さ
せられるからである。The embodiment shown in FIGS. 18 to 26 uses a memory LSI
It is suitable to be applied to. This is because, in the memory LSI, there are relatively many nodes that are known to be at the high level or the low level in the standby state, and the levels of most nodes can be determined by using the input buffer of FIG. .

【０１０１】図２５、２６の実施例は、ＬＳＩチップの
外部端子に対する入出力回路としてだけでなく、例えば
マイクロプロセッサの内部バスに対するドライバ／レシ
ーバとしても用いることができる。The embodiments of FIGS. 25 and 26 can be used not only as an input / output circuit for external terminals of an LSI chip but also as a driver / receiver for an internal bus of a microprocessor, for example.

【０１０２】〔実施例２１〕これまでは本発明をＣＭＯ
Ｓ回路に適用した実施例について述べてきたが、本発明
は、単一極性のＭＯＳトランジスタで構成された回路に
も適用できる。図２７にＮチャネルＭＯＳトランジスタ
のみで構成された回路の例を示す。図中、ＰＣはプリチ
ャージ信号、ＩＮ₁、ＩＮ₂は入力信号である。Embodiment 21 The present invention has been described by using a CMO
Although the embodiment applied to the S circuit has been described, the present invention can also be applied to a circuit composed of MOS transistors of a single polarity. FIG. 27 shows an example of a circuit including only N-channel MOS transistors. In the figure, PC is a precharge signal, and IN ₁ and IN ₂ are input signals.

【０１０３】待機時、すなわちプリチャージ状態では、
ＰＣが高レベル、ＩＮ₁とＩＮ₂は低レベルであり、出力
ＯＵＴは高レベル（＝Ｖ_CC−Ｖ_T）にプリチャージされ
ている。動作時には、ＰＣが低レベルになった後、ＩＮ
₁とＩＮ₂は高レベルになるかあるいは低レベルにとどま
る。ＩＮ₁とＩＮ₂のうち少なくとも一方が高レベルにな
れば、ＯＵＴは低レベルになり、両方共低レベルにとど
まれば、ＯＵＴは高レベルのままである。すなわち、こ
の回路はＩＮ₁とＩＮ₂のＮＯＲを出力する回路である。During standby, that is, in the precharge state,
PC is at a high level, IN ₁ and IN ₂ are at a low level, the output OUT is precharged to a high level (= V _CC -V _T). In operation, after the PC goes low, IN
₁ and IN _{2 go} high or stay low. If at least one of the IN ₁ and IN ₂ are at a high level, OUT goes low, if you stay in both low and OUT remains high. That is, this circuit is a circuit that outputs NOR of IN ₁ and IN ₂ .

【０１０４】この回路では、待機時にオフになっている
トランジスタは、Ｖ_SS側のＭ_N41、Ｍ_N42であり、これら
のトランジスタにサブスレッショルド電流が流れる。従
って、この回路に本発明を適用するには、図に示すよう
に、Ｖ_SS側にスイッチと抵抗を挿入すればよい。Ｖ_CC側
には不要である。[0104] In this circuit, the transistor is turned off during standby is M _N41, M _N42 of V _SS side, the sub-threshold current flowing through these transistors. Therefore, to apply the present invention to this circuit, a switch and a resistor may be inserted on the _VSS side as shown in the figure. It is not needed on the V _CC side.

【０１０５】以上説明したように、本発明は、ＭＯＳト
ランジスタ回路およびそれで構成された半導体集積回路
の低消費電力化にきわめて有効である。半導体集積回路
の低消費電力化に対する要求は、最近特に強く、例えば
日経エレクトロニクス１９９１年９月２日号、第１０６
頁から第１１１頁には、低電力バックアップモードを有
するマイクロプロセッサシステムについて記載されてい
る。バックアップモードでは、クロックを停止させた
り、不要な部分への電源の供給を停止したりして、低消
費電力化を図っている。しかし、サブスレッショルド電
流の低減についてまでは考慮されていない。本発明を、
例えばレジューム用回路（バックアップモードでも電源
が供給されている）に適用すれば、さらに低消費電力化
が実現できる。As described above, the present invention is extremely effective for reducing the power consumption of a MOS transistor circuit and a semiconductor integrated circuit constituted by the MOS transistor circuit. The demand for lower power consumption of semiconductor integrated circuits has been particularly strong recently. For example, Nikkei Electronics, September 2, 1991, No. 106
Pages 111 to 111 describe a microprocessor system having a low power backup mode. In the backup mode, the clock is stopped or the supply of power to unnecessary parts is stopped to reduce power consumption. However, no consideration has been given to reducing the subthreshold current. The present invention
For example, when applied to a resume circuit (power is supplied even in the backup mode), further reduction in power consumption can be realized.

【０１０６】[0106]

【発明の効果】以上説明したように、本発明によれば、
高速・低消費電力のＭＯＳトランジスタ回路、およびそ
れで構成された半導体集積回路が実現できる。As described above, according to the present invention,
A high-speed, low-power-consumption MOS transistor circuit and a semiconductor integrated circuit constituted by the MOS transistor circuit can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例１のインバータを示す図であ
る。FIG. 1 is a diagram illustrating an inverter according to a first embodiment of the present invention.

【図２】本発明によるサブスレッショルド電流低減の原
理を示す図である。FIG. 2 is a diagram illustrating the principle of sub-threshold current reduction according to the present invention.

【図３】本発明によるサブスレッショルド電流低減効果
を示す図である。FIG. 3 is a diagram showing a sub-threshold current reducing effect according to the present invention.

【図４】本発明の実施例２のインバータの回路図であ
る。FIG. 4 is a circuit diagram of an inverter according to a second embodiment of the present invention.

【図５】本発明の信号のタイミングを示す図である。FIG. 5 is a diagram showing signal timings of the present invention.

【図６】本発明のデバイス構造を示す図である。FIG. 6 is a diagram showing a device structure of the present invention.

【図７】本発明の実施例３のインバータの回路図であ
る。FIG. 7 is a circuit diagram of an inverter according to a third embodiment of the present invention.

【図８】本発明の実施例４のインバータの回路図であ
る。FIG. 8 is a circuit diagram of an inverter according to a fourth embodiment of the present invention.

【図９】本発明のデバイス構造を示す図である。FIG. 9 is a diagram showing a device structure of the present invention.

【図１０】本発明の実施例５のインバータ列を示す図で
ある。FIG. 10 is a diagram illustrating an inverter array according to a fifth embodiment of the present invention.

【図１１】本発明の実施例６のインバータ列を示す図で
ある。FIG. 11 is a diagram illustrating an inverter array according to a sixth embodiment of the present invention.

【図１２】本発明の実施例７のインバータ列を示す図で
ある。FIG. 12 is a diagram illustrating an inverter array according to a seventh embodiment of the present invention.

【図１３】本発明が適用される組合せ論理回路のグルー
プ分けの例を示す図である。FIG. 13 is a diagram illustrating an example of grouping of combinational logic circuits to which the present invention is applied;

【図１４】本発明の実施例８の組合せ論理回路を示す図
である。FIG. 14 is a diagram illustrating a combinational logic circuit according to an eighth embodiment of the present invention.

【図１５】本発明の実施例９の組合せ論理回路を示す図
である。FIG. 15 is a diagram showing a combinational logic circuit according to a ninth embodiment of the present invention.

【図１６】本発明の実施例１０のラッチを示す図であ
る。FIG. 16 is a diagram illustrating a latch according to a tenth embodiment of the present invention.

【図１７】本発明の実施例１１のラッチの回路図であ
る。FIG. 17 is a circuit diagram of a latch according to an eleventh embodiment of the present invention.

【図１８】本発明の実施例１２のインバータ列の回路図
である。FIG. 18 is a circuit diagram of an inverter array according to Embodiment 12 of the present invention.

【図１９】本発明の実施例１３のインバータ列の回路図
である。FIG. 19 is a circuit diagram of an inverter array according to Embodiment 13 of the present invention.

【図２０】本発明の実施例１４のＮＡＮＤゲートの回路
図である。FIG. 20 is a circuit diagram of a NAND gate according to Embodiment 14 of the present invention.

【図２１】本発明の実施例１５のＮＯＲゲートの回路図
である。FIG. 21 is a circuit diagram of a NOR gate according to Embodiment 15 of the present invention.

【図２２】本発明の実施例１６のクロックインバータの
回路図である。FIG. 22 is a circuit diagram of a clock inverter according to Embodiment 16 of the present invention.

【図２３】本発明の実施例１７の組合せ論理回路の回路
図である。FIG. 23 is a circuit diagram of a combinational logic circuit according to Example 17 of the present invention.

【図２４】本発明の実施例１８のラッチの回路図であ
る。FIG. 24 is a circuit diagram of a latch according to Embodiment 18 of the present invention.

【図２５】本発明の実施例１９の出力バッファの回路図
である。FIG. 25 is a circuit diagram of an output buffer according to a nineteenth embodiment of the present invention.

【図２６】本発明の実施例２０の入力バッファの回路図
である。FIG. 26 is a circuit diagram of an input buffer according to Embodiment 20 of the present invention.

【図２７】本発明の実施例２１のＮＭＯＳダイナミック
回路の回路図である。FIG. 27 is a circuit diagram of an NMOS dynamic circuit according to Example 21 of the present invention.

【図２８】従来のＣＭＯＳインバータの回路図である。FIG. 28 is a circuit diagram of a conventional CMOS inverter.

【図２９】ＭＯＳトランジスタのサブスレッショルド特
性を示す図である。FIG. 29 is a diagram showing a sub-threshold characteristic of a MOS transistor.

【符号の説明】[Explanation of symbols]

Ｌ、Ｌ₁〜Ｌ_k……論理ゲート、Ｇ₁〜Ｇ_k……論理ゲート
群、Ｓ_C、Ｓ_C1〜Ｓ_Ck、Ｓ_S、Ｓ_S1〜Ｓ_Sk……スイッチ、
Ｒ_C、Ｒ_C1〜Ｒ_Ck、Ｒ_S、Ｒ_S1〜Ｒ_Sk……抵抗。L, L ₁ ~L _k ...... logic gates, G ₁ ~G _k ...... logic gate _{group, S C, S C1 ~S Ck} , S S, S S1 ~S Sk ...... switch,
R _C , R _{C1 to} R _Ck , R _S , R _{S1 to} R _Sk ...

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】第１電位点と第２電位点との間に接続さ
れ、第１導電型の第１MOSトランジスタと第２導電型の
第２MOSトランジスタとの直列接続で構成された第１論
理ゲートと、第１制御信号を受ける第１制御回路と、上
記第１MOSトランジスタの基板電位を変化させる手段と
を有し、 上記第１制御回路は上記第１電位点と第１動作電位点と
の間に接続され、 上記第１制御回路は第１制御信号が第１状態のときに
は、第１値の電流が第１電位点と第２電位点との間に流
れることを許容し、上記第１制御信号が第２状態のとき
には、第１電位点と第２電位点との間に流れる電流を第
１値より小さい第２値に制限することを特徴とする半導
体集積回路。1. A first logic gate connected between a first potential point and a second potential point, comprising a first MOS transistor of a first conductivity type and a second MOS transistor of a second conductivity type connected in series. And a first control circuit for receiving a first control signal, and means for changing a substrate potential of the first MOS transistor, wherein the first control circuit is connected between the first potential point and the first operating potential point. Wherein the first control circuit allows a current of a first value to flow between a first potential point and a second potential point when the first control signal is in the first state; When the signal is in the second state, the current flowing between the first potential point and the second potential point is limited to a second value smaller than the first value. 【請求項２】上記第１MOSトランジスタは第２導電型の
第１半導体領域の表面に形成され、上記第１半導体領域
は上記第１導電型の第２半導体領域に形成され、上記第
２MOSトランジスタは上記第１導電型の第３半導体領域
の主面に形成され、上記第２半導体領域と上記第３半導
体領域は上記第２導電型の基板に形成されることを特徴
とする請求項１記載の半導体集積回路。2. The first MOS transistor is formed on a surface of a first semiconductor region of a second conductivity type, the first semiconductor region is formed on a second semiconductor region of the first conductivity type, and the second MOS transistor is 2. The semiconductor device according to claim 1, wherein the second semiconductor region and the third semiconductor region are formed on a main surface of the first conductive type third semiconductor region, and the second semiconductor region and the third semiconductor region are formed on the second conductive type substrate. Semiconductor integrated circuit. 【請求項３】上記制御回路は第３MOSトランジスタを具
備し、 上記第３MOSトランジスタのゲートは上記制御信号を受
け、上記第３MOSトランジスタのソース・ドレイン経路
は上記第１電位点と上記第１動作電位点との間に接続さ
れることを特徴とする請求項１乃至請求項２記載の半導
体集積回路。3. The control circuit includes a third MOS transistor, a gate of the third MOS transistor receiving the control signal, and a source / drain path of the third MOS transistor having the first potential point and the first operating potential. 3. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is connected to a point. 【請求項４】上記第１電位点と上記第１動作電位点との
間に第３MOSトランジスタと並列に抵抗を有することを
特徴とする請求項３記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 3, wherein a resistor is provided in parallel with said third MOS transistor between said first potential point and said first operating potential point. 【請求項５】上記第１導電型はP型であり、第１動作電
位点は第２電位点よりも高電位であることを特徴とする
請求項１乃至請求項４のいずれかに記載の半導体集積回
路。5. The method according to claim 1, wherein the first conductivity type is a P-type, and the first operating potential point is higher than the second potential point. Semiconductor integrated circuit. 【請求項６】複数の回路ブロックからなる半導体集積回
路において上記複数の回路ブロックは待機状態と動作状
態なる２状態をとり、上記複数の回路ブロックは、待機
状態にある第１回路ブロックと動作状態にある第２回路
ブロックを有し、上記第１回路ブロックは上記第１回路
ブロックが動作状態にあるときよりも上記第１回路ブロ
ック内のMOSトランジスタのしきい電圧の絶対値が大き
くなるようにバックゲート電圧が設定され、上記第２回
路ブロックは上記第２回路ブロックが待機状態にあると
きよりも上記第２回路ブロック内のMOSトランジスタの
しきい電圧の絶対値が小さくなるようにバックゲート電
圧が設定されていることを特徴とする半導体集積回路。6. A semiconductor integrated circuit comprising a plurality of circuit blocks, wherein the plurality of circuit blocks take two states, a standby state and an operating state, wherein the plurality of circuit blocks are connected to a first circuit block in a standby state and an operating state. In which the absolute value of the threshold voltage of the MOS transistor in the first circuit block is larger than when the first circuit block is in the operating state. A back gate voltage is set, and the second circuit block is configured to have a back gate voltage such that the absolute value of the threshold voltage of the MOS transistor in the second circuit block is smaller than when the second circuit block is in a standby state. Is set. 【請求項７】上記第１回路ブロックと上記第２回路ブロ
ックはそれぞれ第１導電型のMOSトランジスタと第２導
電型のMOSトランジスタから構成され、上記回路ブロッ
ク毎に上記第１導電型のMOSトランジスタは第２導電型
の第１半導体領域の表面に形成され、上記第１半導体領
域は上記第１導電型の第２半導体領域に形成され、上記
第２導電型のMOSトランジスタは上記第１導電型の第３
半導体領域の主面に形成され、上記第１回路ブロックの
上記第２半導体領域と上記第３半導体領域と、上記第２
回路ブロックの上記第２半導体領域と上記第３半導体領
域は、上記第２導電型の基板に形成されることを特徴と
する請求項６記載の半導体集積回路。7. The first circuit block and the second circuit block each include a first conductivity type MOS transistor and a second conductivity type MOS transistor, and the first conductivity type MOS transistor is provided for each circuit block. Is formed on the surface of the first semiconductor region of the second conductivity type, the first semiconductor region is formed on the second semiconductor region of the first conductivity type, and the MOS transistor of the second conductivity type is the first conductivity type. The third
The second semiconductor region and the third semiconductor region of the first circuit block are formed on a main surface of a semiconductor region.
7. The semiconductor integrated circuit according to claim 6, wherein the second semiconductor region and the third semiconductor region of the circuit block are formed on the second conductivity type substrate. 【請求項８】上記第１回路ブロック内のMOSトランジス
タの基板電位は、上記第２回路ブロック内のMOSトラン
ジスタの基板電位と独立に制御されることを特徴とする
請求項７記載の半導体集積回路。8. The semiconductor integrated circuit according to claim 7, wherein the substrate potential of the MOS transistor in the first circuit block is controlled independently of the substrate potential of the MOS transistor in the second circuit block. . 【請求項９】上記第１回路ブロックと上記第２回路ブロ
ックにはそれぞれ第１電位点と上記第２電位点の間に複
数の論理ゲートを有し、論理ゲートの入力が固定された
ときに上記第１電位点と上記第２電位点との間に流れる
電流を制御するMOSトランジスタを上記第１電位点と第
１動作電位点との間に有し、上記MOSトランジスタは上
記第１半導体領域の表面に形成されることを特徴とする
請求項６乃至請求項８のいずれかに記載の半導体集積回
路。9. The first circuit block and the second circuit block each have a plurality of logic gates between a first potential point and a second potential point, and when a logic gate input is fixed. A MOS transistor controlling a current flowing between the first potential point and the second potential point between the first potential point and a first operating potential point, wherein the MOS transistor is connected to the first semiconductor region 9. The semiconductor integrated circuit according to claim 6, wherein the semiconductor integrated circuit is formed on a surface of the semiconductor integrated circuit. 【請求項１０】複数の回路ブロックからなる半導体集積
回路において各回路ブロックはそれぞれ第１導電型のMO
Sトランジスタと第２導電型のMOSトランジスタから構成
され上記回路ブロック毎に、上記第１導電型のMOSトラ
ンジスタは第２導電型の第１半導体領域の表面に形成さ
れ、上記第１半導体領域は上記第１導電型の第２半導体
領域に形成され、上記第２導電型のMOSトランジスタは
上記第１導電型の第３半導体領域の主面に形成され、上
記回路ブロック毎に形成された上記記第２半導体領域と
上記第３半導体領域は、上記第２導電型の基板に形成さ
れ、 各回路ブロック内の第１導電型のMOSトランジスタの基
板電位は第１半導体領域の表面の上に形成された第１端
子に、第２導電型のMOSトランジスタの基板電位は第３
半導体領域の表面の上に形成された第２端子に供給する
電位を変えることにより変化され、ある時刻において第
１回路ブロックでは上記第１端子に第１電位、上記第２
端子に第２電位を供給し、第２回路ブロックでは上記第
１端子に第１電位とは異なる第３電位、上記第２端子に
上記第２電位とは異なる第４電位を供給していることを
特徴とする半導体集積回路。10. In a semiconductor integrated circuit comprising a plurality of circuit blocks, each circuit block has a first conductivity type MO.
The first conductivity type MOS transistor is formed of an S transistor and a second conductivity type MOS transistor, and for each of the circuit blocks, the first conductivity type MOS transistor is formed on the surface of the second conductivity type first semiconductor region. The MOS transistor of the second conductivity type is formed in the second semiconductor region of the first conductivity type, and the MOS transistor of the second conductivity type is formed on the main surface of the third semiconductor region of the first conductivity type, and is formed for each of the circuit blocks. The second semiconductor region and the third semiconductor region are formed on the substrate of the second conductivity type, and the substrate potential of the MOS transistor of the first conductivity type in each circuit block is formed on the surface of the first semiconductor region. The substrate potential of the MOS transistor of the second conductivity type is the third terminal.
It is changed by changing the potential supplied to the second terminal formed on the surface of the semiconductor region. At a certain time, the first circuit block supplies the first potential to the first terminal and the second potential to the second terminal.
A second potential is supplied to a terminal, and a third potential different from the first potential is supplied to the first terminal and a fourth potential different from the second potential is supplied to the second terminal in the second circuit block. A semiconductor integrated circuit characterized by the above-mentioned. 【請求項１１】各回路ブロックはそれぞれ動作モードと
待機モードとを有し、 動作モードにおける回路ブロックは待機モードにあると
きよりも上記回路ブロック内のMOSトランジスタのしき
い電圧の絶対値が小さくなるなるように上記第１端子又
は上記第２端子の電位が供給され、待機モードにある回
路ブロックは動作モードにあるときよりも上記回路ブロ
ック内のMOSトランジスタのしきい電圧の絶対値が大き
くなるように上記第１端子又は上記第２端子の電位が供
給されることを特徴とする請求項１０記載の半導体集積
回路。11. Each of the circuit blocks has an operation mode and a standby mode, and the absolute value of the threshold voltage of the MOS transistor in the circuit block in the operation mode is smaller than that in the standby mode. The potential of the first terminal or the second terminal is supplied so that the absolute value of the threshold voltage of the MOS transistor in the circuit block in the standby mode becomes larger than that in the operation mode. 11. The semiconductor integrated circuit according to claim 10, wherein a potential of said first terminal or said second terminal is supplied to said first terminal.