JP2000114936A - Digital triangular wave form generation device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＡＣサーボコント
ローラ等における三相電動機ＰＷＭ制御装置のディジタ
ル三角波波形発生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital triangular waveform generator for a three-phase motor PWM controller in an AC servo controller or the like.
【０００２】[0002]
【従来の技術】近年、ＡＣサーボコントローラ等の電動
機制御装置のディジタル化が進んでおり、これに伴い三
相電動機のＰＷＭ制御装置においてＰＷＭ波形発生に使
用される三角波波形発生装置もディジタル化に対応すべ
く手段が考案されている。2. Description of the Related Art In recent years, digitalization of motor control devices such as AC servo controllers has been advanced, and accordingly, a triangular waveform generator used for generating a PWM waveform in a PWM control device of a three-phase motor also supports digitalization. Means have been devised to do so.
【０００３】図９は従来のディジタル三角波波形発生装
置の代表例である。以下、その構成について図９を参照
しながら説明する。FIG. 9 shows a typical example of a conventional digital triangular waveform generator. Hereinafter, the configuration will be described with reference to FIG.
【０００４】図９に示すようにソースクロック８０をカ
ウントしカウントアップ動作とカウントダウン動作をカ
ウント方向切換信号８１にて切換可能なアップダウンカ
ウンタ７０と、マイコンにより書き換え可能なレジスタ
でカウントアップの最大値を保持する第１のレジスタ７
１と、アップダウンカウンタ７０の内容が“０”と一致
したことを検出する第１のディジタルコンパレータ７２
と、アップダウンカウンタ７０の内容が第１のレジスタ
７１と一致したことを検出する第２のディジタルコンパ
レータ７３と、第１のディジタルコンパレータ７２の一
致信号８３にてカウント方向切換信号８１をカウントア
ップ動作に、また第２のディジタルコンパレータ７３の
一致信号８４にてカウントダウン動作に切換動作するカ
ウント方向切換手段７４と、第１のディジタルコンパレ
ータ７２の一致信号８３と第２のディジタルコンパレー
タ７３の一致信号８４との論理和出力を行うＯＲ素子７
５から構成されている。As shown in FIG. 9, an up / down counter 70 capable of counting a source clock 80 and switching between a count-up operation and a count-down operation by a count direction switching signal 81, and a maximum value of count-up by a register rewritable by a microcomputer. Register 7 that holds
1 and a first digital comparator 72 for detecting that the content of the up / down counter 70 matches "0".
A second digital comparator 73 for detecting that the content of the up / down counter 70 matches the content of the first register 71; and a count direction switching signal 81 counting up by a match signal 83 of the first digital comparator 72. The count direction switching means 74 which switches to the countdown operation by the coincidence signal 84 of the second digital comparator 73; the coincidence signal 83 of the first digital comparator 72 and the coincidence signal 84 of the second digital comparator 73; OR element 7 that outputs the logical sum of
5 is comprised.
【０００５】図１０は、図９の動作概要を示す図であ
り、第１のディジタルコンパレータ７２の出力８３と第
２のディジタルコンパレータ７３の出力８４に応じてカ
ウント方向切換信号８１が変化し、０から第１のレジス
タ値までのアップダウン動作を繰り返し行う。FIG. 10 is a diagram showing an outline of the operation shown in FIG. 9, in which the count direction switching signal 81 changes according to the output 83 of the first digital comparator 72 and the output 84 of the second digital comparator 73, and From the first register value to the first register value.
【０００６】図１１は、図９のディジタル三角波波形発
生装置を三相電動機の電動機制御に用いた場合の構成例
であり、電動機を制御する指令やフィードバック情報を
処理する制御処理手段９０と、制御処理手段９０からの
情報を演算するマイコン９１と、図９の構成からなるデ
ィジタル三角波波形発生装置９２と、三相ＰＷＭ信号発
生手段９３と、電動機９６に電力供給するためのスイッ
チング手段９４と、電動機９６に供給する電流を検出す
る電流検出手段９５からなる。FIG. 11 shows an example of a configuration in which the digital triangular waveform generator shown in FIG. 9 is used for motor control of a three-phase motor. The control processing means 90 processes commands and feedback information for controlling the motor, A microcomputer 91 for calculating information from the processing means 90; a digital triangular waveform generator 92 having the configuration shown in FIG. 9; a three-phase PWM signal generating means 93; a switching means 94 for supplying power to a motor 96; It comprises current detection means 95 for detecting the current supplied to 96.
【０００７】図１２は、図１１における動作波形例であ
り、Ｕ指令１０１，Ｖ指令１０２，Ｗ指令１０３は三相
ＰＷＭ信号発生手段に入力される指令、ＣＯＭＰＵ，Ｃ
ＯＭＰＶ，ＣＯＭＰＷは前記Ｕ指令１０１，Ｖ指令１０
２，Ｗ指令１０３とディジタル三角波波形発生装置９２
の出力８２とをディジタル的に大小比較しカウントデー
タより指令が大きいまたは等しい場合“Ｈ”，カウント
データより指令が小さい場合“Ｌ”となる波形、ＰＷＭ
Ｕ１０４，ＰＷＭＶ１０５，ＰＷＭＷ１０６は前記ＣＯ
ＭＰＵ，ＣＯＭＰＶ，ＣＯＭＰＷの立ち下がり変化に対
して一定時間の遅延Ｔｄを付加した波形、＊ＰＷＭＵ１
０７，＊ＰＷＭＶ１０８，＊ＰＷＭＷ１０９は前記ＣＯ
ＭＰＵ，ＣＯＭＰＶ，ＣＯＭＰＷを論理反転し、かつこ
の信号の立ち下がり変化に対して一定時間の遅延Ｔｄを
付加した波形である。FIG. 12 shows an example of operation waveforms in FIG. 11, in which U command 101, V command 102, and W command 103 are commands input to the three-phase PWM signal generation means, COMPU, C
OMPV and COMPW are the U command 101, V command 10
2. W command 103 and digital triangular waveform generator 92
A waveform which is digitally compared in magnitude with the output 82 and becomes "H" when the command is larger or equal to the count data, and becomes "L" when the command is smaller than the count data, PWM
U104, PWMV105 and PWMW106 are the CO
Waveform obtained by adding a delay Td of a fixed time to the falling change of MPU, COMPV, COMPW, * PWMU1
07, * PWMV108 and * PWMW109 are the CO
This is a waveform obtained by logically inverting MPU, COMPV, and COMPW, and adding a delay Td of a fixed time to the fall of this signal.
【０００８】信号検出タイミング８５は、カウントデー
タ８２の頂点すなわちカウントデータ８２の値が“０”
値もしくはレジスタ７１が保持する値と一致したときに
出力される信号であり、ＰＷＭＵ１０４，ＰＷＭＶ１０
５，ＰＷＭＷ１０６および＊ＰＷＭＵ１０７，＊ＰＷＭ
Ｖ１０８，＊ＰＷＭＷ１０９の信号変化と基本的に信号
が重ならないタイミング関係にある。At the signal detection timing 85, the vertex of the count data 82, that is, the value of the count data 82 is "0".
This signal is output when the value matches the value held by the register 71.
5, PWMW106 and * PWMU107, * PWM
V108 and * PWMW109 basically have a timing relationship in which signals do not overlap with signal changes.
【０００９】三相電動機のフィードバック制御において
は、まず、図１１に示すディジタル三角波波形発生装置
９２の出力である信号検出タイミング８５によって位
置、速度あるいは電流制御に必要なアナログまたはディ
ジタル情報を制御処理手段９０で検出し、電動機に電力
供給するためマイコン９１による演算により三相ＰＷＭ
信号発生手段９３に入力するＰＷＭ指令 Ｕ指令１０
１，Ｖ指令１０２，Ｗ指令１０３を生成し、Ｕ指令１０
１，Ｖ指令１０２，Ｗ指令１０３とディジタル三角波波
形発生装置９２の出力であるカウントデータ８２との比
較によりＰＷＭ信号であるＰＷＭＵ１０４，ＰＷＭＶ１
０５，ＰＷＭＷ１０６および＊ＰＷＭＵ１０７，＊ＰＷ
ＭＶ１０８，＊ＰＷＭＷ１０９を生成し、さらにこの信
号をもとに電動機９６に電力供給するためのスイッチン
グ手段９４を介して三相電動機に電力供給が行われる。
以後、信号検出タイミング８５が出力される毎に制御指
令情報やフィードバック情報が取り込まれ上記が繰り返
される。In the feedback control of the three-phase motor, first, analog or digital information necessary for position, speed or current control is controlled by a signal detection timing 85 output from the digital triangular waveform generator 92 shown in FIG. 90, and a three-phase PWM based on an operation by the microcomputer 91 to supply power to the motor.
PWM command input to signal generating means 93 U command 10
1, a V command 102 and a W command 103, and a U command 10
1, V command 102, W command 103, and count data 82 output from the digital triangular waveform generator 92, PWM signals 104, PWMV1 and PWMV1 are output.
05, PWMW106 and * PWMU107, * PW
MV 108 and * PWMW 109 are generated, and power is supplied to the three-phase motor via switching means 94 for supplying power to the motor 96 based on this signal.
Thereafter, every time the signal detection timing 85 is output, control command information and feedback information are fetched and the above is repeated.
【００１０】このように、信号検出タイミング８５とＰ
ＷＭ信号であるＰＷＭＵ１０４，ＰＷＭＶ１０５，ＰＷ
ＭＷ１０６および＊ＰＷＭＵ１０７，＊ＰＷＭＶ１０
８，＊ＰＷＭＷ１０９の信号変化は基本的に信号が重な
らないタイミング関係にあり、従って各種制御信号を検
出する制御処理手段９０はＰＷＭ信号にもとづきスイッ
チング手段９４から発生する電気ノイズの影響を受けな
いよう考慮されている。As described above, the signal detection timing 85 and P
PWMM104, PWMV105, PWM which are WM signals
MW106 and * PWMU107, * PWMV10
8, * The signal changes of the PWM 109 basically have a timing relationship in which the signals do not overlap. Therefore, the control processing means 90 for detecting various control signals is not affected by electric noise generated from the switching means 94 based on the PWM signal. Is considered.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、電動機の制御装置を単体で構成する範囲
では各種制御信号を検出する制御処理手段９０はＰＷＭ
信号にもとづきスイッチング手段９４から発生する電気
ノイズの影響を受けない構成であるが、制御装置を複数
ならべて構成する場合は、他の制御装置の制御処理手段
９０と別の制御装置のＰＷＭ信号、即ちスイッチング手
段９４から発生する電気ノイズとはタイミング関係が無
関係なため電気ノイズの影響を受ける可能性があり、特
に制御処理手段９０で処理する内容としてアナログ電圧
からディジタル電圧への変換処理の場合、ノイズを誤っ
て検出しアナログからディジタル変換してしまい、電動
機の誤動作が生じる恐れがある。However, in the above-mentioned conventional configuration, the control processing means 90 for detecting various control signals in the range in which the control device of the electric motor is constituted by a single unit is PWM.
Although the configuration is such that it is not affected by the electrical noise generated from the switching means 94 based on the signal, if a plurality of control devices are configured, the control processing means 90 of another control device and the PWM signal of another control device, That is, since the timing relationship with the electrical noise generated from the switching means 94 is irrelevant, the electrical noise may be affected. In particular, in the case of the conversion processing from an analog voltage to a digital voltage, Noise may be erroneously detected and converted from analog to digital, resulting in malfunction of the motor.
【００１２】本発明は上記従来の課題を解決するもの
で、装置を複数同時に使用しても相互干渉の発生しない
ディジタル三角波波形発生装置およびディジタル三角波
波形発生システムを提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a digital triangular waveform generator and a digital triangular waveform generating system which do not cause mutual interference even when a plurality of devices are used simultaneously.
【００１３】[0013]
【課題を解決するための手段】上記の課題を解決するた
めに本発明は、一定の周波数で発振するソースクロック
をカウントしカウントアップ動作とカウントダウン動作
をカウント方向切換信号にて切換可能およびカウントク
リア信号にてカウント内容を０にクリア可能なアップダ
ウンカウンタと、データが書き換え可能なレジスタでカ
ウントアップの最大値を保持する第１のレジスタと、前
記アップダウンカウンタの内容が０と一致したことを検
出する第１のディジタルコンパレータと、前記アップダ
ウンカウンタの内容が前記第１のレジスタと一致したこ
とを検出する第２のディジタルコンパレータと、前記カ
ウント方向切換信号を前記第１のディジタルコンパレー
タの一致信号にてカウントアップ動作に、また前記第２
のディジタルコンパレータの一致信号にてカウントダウ
ン動作に切換動作するカウント方向切換手段と、前記第
１のディジタルコンパレータの一致信号と第２のディジ
タルコンパレータの一致信号より同期制御信号を生成す
るホスト処理手段と、外部から入力される同期制御信号
により前記アップダウンカウンタの動作を制御するスレ
ーブ処理手段を備えたものである。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention counts a source clock oscillating at a constant frequency, and is capable of switching between a count-up operation and a count-down operation by a count direction switching signal and a count clear. An up / down counter capable of clearing the count content to 0 by a signal, a first register holding a maximum count-up value in a rewritable data register, and an up / down counter for checking that the content of the up / down counter matches 0. A first digital comparator for detecting, a second digital comparator for detecting that the content of the up / down counter matches the first register, and a coincidence signal of the first digital comparator for the count direction switching signal. In the count-up operation and the second
Counting direction switching means for switching to a countdown operation in accordance with the coincidence signal of the digital comparator, host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator, It is provided with slave processing means for controlling the operation of the up / down counter by a synchronization control signal input from the outside.
【００１４】上記手段によって、電動機の制御装置を複
数使用した場合でもディジタル三角波波形発生装置にお
ける三角波波形は、複数装置間においてタイミングの同
期を得ることができ、単体使用時と同一の使用環境が実
現できる。By the above means, even when a plurality of motor control devices are used, the timing of the triangular waveform in the digital triangular waveform generator can be synchronized between the plurality of devices, and the same use environment as that of a single device can be realized. it can.
【００１５】[0015]
【発明の実施の形態】上記課題を解決するために本発明
は、一定の周波数で発振するソースクロックをカウント
しカウントアップ動作とカウントダウン動作をカウント
方向切換信号にて切換可能およびカウントクリア信号に
てカウント内容を０にクリア可能なアップダウンカウン
タと、データが書き換え可能なレジスタでカウントアッ
プの最大値を保持する第１のレジスタと、前記アップダ
ウンカウンタの内容が０と一致したことを検出する第１
のディジタルコンパレータと、前記アップダウンカウン
タの内容が前記第１のレジスタと一致したことを検出す
る第２のディジタルコンパレータと、前記カウント方向
切換信号を前記第１のディジタルコンパレータの一致信
号にてカウントアップ動作に、また前記第２のディジタ
ルコンパレータの一致信号にてカウントダウン動作に切
換動作するカウント方向切換手段と、前記第１のディジ
タルコンパレータの一致信号と第２のディジタルコンパ
レータの一致信号より同期制御信号を生成するホスト処
理手段を備えたディジタル三角波波形発生装置である。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to solve the above-mentioned problems, the present invention counts a source clock oscillating at a fixed frequency, and can switch a count-up operation and a count-down operation by a count direction switching signal and a count clear signal by a count clear signal. An up / down counter capable of clearing the count to 0, a first register for holding a maximum count-up value in a rewritable data register, and a first register for detecting that the content of the up / down counter matches 0. 1
A digital comparator, a second digital comparator for detecting that the contents of the up / down counter match the contents of the first register, and counting up the count direction switching signal by a match signal of the first digital comparator. A counting direction switching means for switching to a countdown operation in response to the coincidence signal of the second digital comparator; and a synchronization control signal based on the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator. This is a digital triangular waveform generator having a host processing means for generating.
【００１６】また、第１のディジタルコンパレータの一
致信号もしくは第２のディジタルコンパレータの一致信
号のいずれか一方を同期制御出力信号として出力するホ
スト処理手段を備えたディジタル三角波波形発生装置で
ある。Further, the present invention is a digital triangular waveform generator having a host processing means for outputting either the coincidence signal of the first digital comparator or the coincidence signal of the second digital comparator as a synchronization control output signal.
【００１７】また、データが書き換え可能なレジスタで
一致信号出力選択値を保持する第２のレジスタと前記第
２のレジスタにより第１のディジタルコンパレータの一
致信号もしくは第２のディジタルコンパレータの一致信
号のいずれか一方を同期制御出力信号として出力する第
１のセレクタからなるホスト処理手段を備えたディジタ
ル三角波波形発生装置である。Further, a second register for holding a match signal output selection value in a data rewritable register and a match signal of the first digital comparator or a match signal of the second digital comparator by the second register. A digital triangular waveform generator including a host processing means comprising a first selector for outputting one of them as a synchronization control output signal.
【００１８】また、一定の周波数で発振するソースクロ
ックをカウントしカウントアップ動作とカウントダウン
動作をカウント方向切換信号にて切換可能およびカウン
トクリア信号にてカウント内容を０にクリア可能なアッ
プダウンカウンタと、データが書き換え可能なレジスタ
でカウントアップの最大値を保持する第１のレジスタ
と、前記アップダウンカウンタの内容が０と一致したこ
とを検出する第１のディジタルコンパレータと、前記ア
ップダウンカウンタの内容が前記第１のレジスタと一致
したことを検出する第２のディジタルコンパレータと、
前記カウント方向切換信号を前記第１のディジタルコン
パレータの一致信号にてカウントアップ動作に、また前
記第２のディジタルコンパレータの一致信号にてカウン
トダウン動作に切換動作するカウント方向切換手段と、
外部から入力される同期制御信号により前記アップダウ
ンカウンタの動作を制御するスレーブ処理手段を備えた
ディジタル三角波波形発生装置である。An up-down counter which counts a source clock oscillating at a constant frequency and can switch between a count-up operation and a count-down operation with a count direction switching signal and can clear the count content to 0 with a count clear signal; A first register for holding a maximum count-up value in a data rewritable register, a first digital comparator for detecting that the content of the up / down counter matches 0, and a content of the up / down counter. A second digital comparator for detecting a match with the first register;
Count direction switching means for switching the count direction switching signal to a count-up operation by a coincidence signal of the first digital comparator and a count-down operation by a coincidence signal of the second digital comparator;
The digital triangular waveform generator includes slave processing means for controlling the operation of the up / down counter by a synchronization control signal input from the outside.
【００１９】また、第１のディジタルコンパレータの一
致信号にてアップダウンカウンタの内容を０にクリア
し、クリア状態を一定期間保持後、アップダウンカウン
タの再動作、または、第１のディジタルコンパレータの
一致信号にてアップダウンカウンタのクリア状態保持中
に外部から入力される同期制御信号によりアップダウン
カウンタの再動作、または、アップダウンカウンタの内
容が設定値以内かつ外部から入力される同期制御信号に
よりアップダウンカウンタの内容を０にクリア後アップ
ダウンカウンタの再動作のいずれかを行うスレーブ処理
手段を備えたディジタル三角波波形発生装置である。The contents of the up / down counter are cleared to 0 by the match signal of the first digital comparator, and after the clear state is maintained for a certain period of time, the up / down counter is restarted or the first digital comparator matches. While the clear state of the up / down counter is being held by the signal, the up / down counter is restarted by the synchronization control signal input from the outside, or the content of the up / down counter is up to the set value and the synchronization control signal is input from the outside. This is a digital triangular waveform generator including slave processing means for performing one of the operations of the up-down counter after clearing the contents of the down counter to zero.
【００２０】また、データが書き換え可能なレジスタで
外部から入力される同期制御入力信号の入力有効／無効
のしきい値を保持する第３のレジスタと、アップダウン
カウンタの内容が前記第３のレジスタと一致したことを
検出する第３のディジタルコンパレータと、前記アップ
ダウンカウンタがカウントダウン動作時に前記第３のデ
ィジタルコンパレータの一致信号により“Ｈ”レベルを
保持し前記アップダウンカウンタの内容が０にクリア後
カウント動作を始めると“Ｌ”レベルを保持する第１の
データ保持手段と、前記第１のデータ保持手段の出力が
“Ｈ”レベルの期間に外部から入力される同期制御入力
信号が“Ｌ”から“Ｈ”に変化すると前記アップダウン
カウンタの内容を０にするため一時“Ｌ”レベルを保持
する第２のデータ保持手段と、データが書き換え可能な
レジスタでカウント動作停止数を保持する第４のレジス
タと、一定の周波数で発振するソースクロックをカウン
トしてカウントダウン動作およびデータプリセット信号
にてカウンタ内容を前記第４のレジスタの値にプリセッ
ト可能なプリセッタブルダウンカウンタと、前記プリセ
ッタブルダウンカウンタの内容が０と一致したことを検
出する第４のディジタルコンパレータと、第１のディジ
タルコンパレータの一致信号により“Ｈ”から“Ｌ”に
変化かつ保持し、前記第４のレジスタに保持されたカウ
ント動作停止数だけソースクロックを前記プリセッタブ
ルダウンカウンタでカウントし、前記第４のディジタル
コンパレータの一致信号により“Ｈ”レベルを保持する
第３のデータ保持手段と、第２のデータ保持手段の出力
と第３のデータ保持手段の出力よりアップダウンカウン
タを０にするためのカウントクリア信号を出力するクリ
ア信号発生手段からなるスレーブ処理手段を備えたディ
ジタル三角波波形発生装置である。A third register for holding an input valid / invalid threshold value of a synchronization control input signal externally input by a rewritable data register; And a third digital comparator for detecting the coincidence with the signal, and when the up / down counter holds the "H" level by the coincidence signal of the third digital comparator during the countdown operation, and after the contents of the up / down counter are cleared to 0 When the counting operation is started, the first data holding means for holding the “L” level and the synchronization control input signal input from the outside during the period when the output of the first data holding means is the “H” level are “L”. From "H" to "H", the second data holding the "L" level temporarily to make the contents of the up / down counter zero. Holding means, a rewritable data register for holding a count stop count, a fourth register for counting a source clock oscillating at a constant frequency, and counting down by a count-down operation and a data preset signal. , A fourth digital comparator for detecting that the content of the presettable down counter is equal to 0, and a signal from “H” by a coincidence signal of the first digital comparator. It changes to and keeps at “L”, counts the number of source clocks by the presettable down counter by the number of stoppages of the count operation held in the fourth register, and changes the “H” level by the coincidence signal of the fourth digital comparator. A third data holding means for holding, and a second data holding means. The up-down counter the output of the output and the third data holding means data holding means is a digital triangle wave waveform generator having a slave processing means comprising clear signal generating means for outputting a count clear signal to zero.
【００２１】また、第１のディジタルコンパレータの一
致信号と第２のディジタルコンパレータの一致信号より
同期制御信号を生成するホスト処理手段と、外部から入
力される同期制御信号により前記アップダウンカウンタ
の動作を制御するスレーブ処理手段とを備えたディジタ
ル三角波波形発生装置を複数同時に使用する際、１つの
ホスト処理手段に対して他の複数のスレーブ処理手段を
並列に接続するディジタル三角波波形発生装置およびデ
ィジタル三角波波形発生システムである。The host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator, and the operation of the up / down counter is controlled by a synchronization control signal input from the outside. A digital triangular waveform generator and a digital triangular waveform in which a plurality of other slave processing units are connected in parallel to one host processing unit when a plurality of digital triangular waveform generators each having a slave processing unit for controlling are used. It is a generation system.
【００２２】さらに、第１のディジタルコンパレータの
一致信号と第２のディジタルコンパレータの一致信号よ
り同期制御信号を生成するホスト処理手段と、外部から
入力される同期制御信号により前記アップダウンカウン
タの動作を制御するスレーブ処理手段とを備えたディジ
タル三角波波形発生装置を複数同時に使用する際、１つ
のホスト処理手段に対して他のスレーブ処理手段１つを
接続し、このスレーブ処理手段とペアになっているホス
ト処理手段とさらに他のスレーブ処理手段１つとを接続
するように前記ディジタル三角波波形発生装置を直列に
接続するディジタル三角波波形発生装置およびディジタ
ル三角波波形発生システムである。Further, a host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator, and the operation of the up / down counter is controlled by a synchronization control signal inputted from outside. When a plurality of digital triangular waveform generators each having a slave processing means for controlling are used at the same time, one host processing means is connected to another slave processing means and is paired with this slave processing means. A digital triangular waveform generator and a digital triangular waveform generating system in which the digital triangular waveform generator is connected in series so as to connect a host processing unit and one other slave processing unit.
【００２３】このように、ディジタル三角波波形より同
期制御信号を得ることができる。また、ディジタル三角
波波形より２種類の同期制御信号を得ることができる。As described above, the synchronization control signal can be obtained from the digital triangular waveform. Further, two types of synchronization control signals can be obtained from the digital triangular waveform.
【００２４】また、ディジタル三角波波形より２種類の
同期制御信号の内、いずれか一方を選択し出力すること
ができる。Further, one of two types of synchronization control signals can be selected and output from the digital triangular wave waveform.
【００２５】また、外部から入力される同期制御信号に
よりディジタル三角波波形を生成することができる。Also, a digital triangular waveform can be generated by a synchronization control signal input from the outside.
【００２６】また、ディジタル三角波の発生を三角波カ
ウンタが“０”値にて一時停止し一定時間経過後に波形
再生成、もしくはディジタル三角波の発生を三角波カウ
ンタが“０”値にて一時停止し外部から入力される同期
制御信号によりディジタル三角波波形を再生成、もしく
はディジタル三角波の発生途中で外部から入力される同
期制御信号により三角波カウンタの値を“０”にした後
ディジタル三角波波形を再生成することができる。Also, the generation of the digital triangular wave is temporarily stopped when the triangular wave counter is set to "0" and the waveform is regenerated after a certain period of time, or the generation of the digital triangular wave is temporarily stopped when the triangular wave counter is set to "0". It is possible to regenerate a digital triangular waveform by the input synchronization control signal, or to regenerate the digital triangular waveform after setting the value of the triangular wave counter to “0” by the synchronization control signal input from the outside during the generation of the digital triangular wave. it can.
【００２７】また、ディジタル三角波の発生途中で外部
から入力される同期制御信号により三角波カウンタの値
を“０”にした後ディジタル三角波波形を再生成する際
の同期制御信号の入力有効範囲の設定およびディジタル
三角波の発生を三角波カウンタが“０”値にて一時停止
し一定時間経過後に波形再生成する際の停止時間の設定
をすることができる。Further, after the value of the triangular wave counter is set to "0" by the synchronous control signal input from the outside during the generation of the digital triangular wave, the setting of the effective input range of the synchronous control signal when the digital triangular waveform is regenerated and The generation of the digital triangular wave is temporarily stopped when the triangular wave counter is set to the value "0", and the stop time when the waveform is regenerated after a certain period of time can be set.
【００２８】また、ディジタル三角波波形発生装置を並
列に接続することにより複数間での三角波波形発生タイ
ミングを同時に同期を取ることができる。Further, by connecting the digital triangular waveform generators in parallel, it is possible to simultaneously synchronize the timing of generating the triangular waveform among a plurality of digital triangular waveform generators.
【００２９】さらに、ディジタル三角波波形発生装置を
直列に接続することにより複数間での三角波波形発生タ
イミングをずらしながら同期を取ることができる。Further, by connecting the digital triangular waveform generators in series, synchronization can be achieved while shifting the triangular waveform generation timing among a plurality.
【００３０】[0030]
【実施例】以下本発明の実施例について、図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３１】図１は本発明の一実施例におけるディジタ
ル三角波波形発生装置の構成を示す図で、従来例と同じ
ものについては同じ番号を付す。FIG. 1 is a diagram showing the configuration of a digital triangular waveform generator according to an embodiment of the present invention.
【００３２】図１に示すようにソースクロック８０をカ
ウントしカウントアップ動作とカウントダウン動作をカ
ウント方向切換信号８１にて切換可能なアップダウンカ
ウンタ７０と、マイコンにより書き換え可能なレジスタ
でカウントアップの最大値を保持する第１のレジスタ７
１と、アップダウンカウンタ７０の内容が“０”と一致
したことを検出する第１のディジタルコンパレータ７２
と、アップダウンカウンタ７０の内容が第１のレジスタ
７１と一致したことを検出する第２のディジタルコンパ
レータ７３と、第１のディジタルコンパレータ７２の一
致信号８３にてカウント方向切換信号８１をカウントア
ップ動作に、また第２のディジタルコンパレータ７３の
一致信号８４にてカウントダウン動作に切換動作するカ
ウント方向切換手段７４と、第１のディジタルコンパレ
ータ７２の一致信号８３と第２のディジタルコンパレー
タ７３の一致信号８４との論理和出力を行うＯＲ素子７
５と、マイコンにより書き換え可能なレジスタを有し第
１のディジタルコンパレータ７２の一致信号８３と第２
のディジタルコンパレータ７３の一致信号８４から同期
制御出力信号１１を出力するホスト処理手段１と、マイ
コンにより書き換え可能なレジスタを有し外部から入力
される同期制御入力信号１２とカウント方向切換信号８
１と第１のディジタルコンパレータ７２の一致信号８３
とアップダウンカウンタ７０のカウントデータ８２から
アップダウンカウンタ７０のクリアを行うカウントクリ
ア信号１３を出力するスレーブ処理手段２から構成され
ている。As shown in FIG. 1, an up / down counter 70 which counts a source clock 80 and can switch between a count up operation and a count down operation by a count direction switching signal 81, and a maximum value of count up by a register which can be rewritten by a microcomputer. Register 7 that holds
1 and a first digital comparator 72 for detecting that the content of the up / down counter 70 matches "0".
A second digital comparator 73 for detecting that the content of the up / down counter 70 matches the content of the first register 71; and a count direction switching signal 81 counting up by a match signal 83 of the first digital comparator 72. The count direction switching means 74 which switches to the countdown operation by the coincidence signal 84 of the second digital comparator 73; the coincidence signal 83 of the first digital comparator 72 and the coincidence signal 84 of the second digital comparator 73; OR element 7 that outputs the logical sum of
5, a coincidence signal 83 of the first digital comparator 72 having a register
A host processing means 1 for outputting a synchronization control output signal 11 from a coincidence signal 84 of the digital comparator 73, a synchronization control input signal 12 having a register which can be rewritten by a microcomputer, and a count direction switching signal 8
1 and the coincidence signal 83 of the first digital comparator 72
And the slave processing means 2 for outputting a count clear signal 13 for clearing the up / down counter 70 from the count data 82 of the up / down counter 70.
【００３３】以下図２および図３によりホスト処理手段
１およびスレーブ処理手段２について説明する。The host processing means 1 and the slave processing means 2 will be described below with reference to FIGS.
【００３４】図２は図１におけるホスト処理手段１の構
成を示す図で、マイコンにより書き換え可能なレジスタ
で第１のディジタルコンパレータ７２の一致信号８３と
第２のディジタルコンパレータ７３の一致信号８４を切
換える設定を保持する第２のレジスタ２１と、第１のデ
ィジタルコンパレータ７２の一致信号８３と第２のディ
ジタルコンパレータ７３の一致信号８４を切換え同期制
御出力信号１１を出力する第１のセレクタ２２から構成
されている。FIG. 2 is a diagram showing the configuration of the host processing means 1 in FIG. 1. A coincidence signal 83 of the first digital comparator 72 and a coincidence signal 84 of the second digital comparator 73 are switched by a register rewritable by a microcomputer. It comprises a second register 21 for holding the setting, and a first selector 22 for switching between a coincidence signal 83 of the first digital comparator 72 and a coincidence signal 84 of the second digital comparator 73 and outputting the synchronization control output signal 11. ing.
【００３５】図３は図１におけるスレーブ処理手段２の
構成を示す図で、マイコンにより書き換え可能なレジス
タで外部から入力される同期制御入力信号の入力有効／
無効のしきい値を保持する第３のレジスタ２３と、アッ
プダウンカウンタの内容８２が前記第３のレジスタと一
致したことを検出する第３のディジタルコンパレータ２
４と、カウント方向切換信号８１により前記アップダウ
ンカウンタがカウントダウン動作時に前記第３のディジ
タルコンパレータの一致信号４１により“Ｈ”レベルを
保持し前記アップダウンカウンタの内容が０にクリア後
カウント動作を始めると“Ｌ”レベルを保持する第１の
データ保持手段２５と、前記第１のデータ保持手段の出
力４２が“Ｈ”レベルの期間に外部から入力される同期
制御入力信号１２が“Ｌ”から“Ｈ”に変化すると前記
アップダウンカウンタの内容を０にするため一時“Ｌ”
レベルを保持する第２のデータ保持手段２６と、データ
が書き換え可能なレジスタでカウント動作停止数を保持
する第４のレジスタ２８と、一定の周波数で発振するソ
ースクロック８０をカウントしてカウントダウン動作お
よびデータプリセット信号４４にてカウンタ内容を前記
第４のレジスタの値にプリセット可能なプリセッタブル
ダウンカウンタ２９と、前記プリセッタブルダウンカウ
ンタの内容４５が０と一致したことを検出する第４のデ
ィジタルコンパレータ３０と、第１のディジタルコンパ
レータの一致信号８３により“Ｈ”から“Ｌ”に変化か
つ保持し、前記第４のレジスタ２８に保持されたカウン
ト動作停止数だけソースクロック８０を前記プリセッタ
ブルダウンカウンタ２９でカウントし、前記第４のディ
ジタルコンパレータ３０の一致信号４６により“Ｈ”レ
ベルを保持する第３のデータ保持手段２７と、第２のデ
ータ保持手段の出力４３と第３のデータ保持手段の出力
４４よりアップダウンカウンタを０にするためのカウン
トクリア信号１３を出力するクリア信号発生手段３１か
ら構成されている。FIG. 3 is a diagram showing the configuration of the slave processing means 2 shown in FIG.
A third register 23 for holding an invalid threshold value, and a third digital comparator 2 for detecting that the content 82 of the up / down counter matches the third register.
4, when the up / down counter counts down by the count direction switching signal 81, the "H" level is held by the coincidence signal 41 of the third digital comparator, and the count operation is started after the contents of the up / down counter are cleared to 0. And the first data holding means 25 holding the "L" level, and the synchronous control input signal 12 inputted from the outside during the period when the output 42 of the first data holding means is at the "H" level. When it changes to "H", the content of the up / down counter is temporarily set to "L" to make it 0.
A second data holding means 26 for holding the level, a fourth register 28 for holding the number of stoppages of the count operation by a rewritable data register, and a countdown operation by counting a source clock 80 oscillating at a constant frequency. A presettable down counter 29 capable of presetting the content of the counter to the value of the fourth register by a data preset signal 44, and a fourth digital comparator 30 for detecting that the content 45 of the presettable down counter matches 0. Is changed from "H" to "L" by the coincidence signal 83 of the first digital comparator, and is held, and the source clock 80 is reset to the presettable down counter 29 by the number of stoppages of the count operation held in the fourth register 28. And the fourth digital comparator In order to set the up / down counter to 0 based on the third data holding means 27 holding the "H" level by the coincidence signal 46 of 30 and the output 43 of the second data holding means and the output 44 of the third data holding means. And a clear signal generating means 31 for outputting the count clear signal 13.
【００３６】次にホスト処理手段１およびスレーブ処理
手段２の動作について図４および図５，図６，図７によ
り説明する。Next, the operations of the host processing means 1 and the slave processing means 2 will be described with reference to FIGS. 4, 5, 6, and 7.
【００３７】図４はホスト処理手段１の動作およびスレ
ーブ処理手段２との関係を示す図であり、ディジタル三
角波波形発生装置をＸ，Ｙの２台使用した動作例であ
る。Ｘをホスト側，Ｙをスレーブ側とし、Ｘ側ではアッ
プダウンカウンタの内容８２が０もしくは最大値のポイ
ント即ち、第１のディジタルコンパレータ７２の一致信
号８３と第２のディジタルコンパレータ７３の一致信号
８４とを第２のレジスタで保持する設定により第１のセ
レクタ２２で選択して出力を行い、第１のディジタルコ
ンパレータ７２の一致信号８３を選択した場合１１
（ａ）信号が出力され、第２のディジタルコンパレータ
７３の一致信号８４を選択した場合１１（ｂ）信号が出
力される。FIG. 4 is a diagram showing the operation of the host processing means 1 and the relationship with the slave processing means 2, and is an operation example using two digital triangular waveform generators X and Y. X is the host side and Y is the slave side. On the X side, the content 82 of the up / down counter is 0 or the point of the maximum value, that is, the coincidence signal 83 of the first digital comparator 72 and the coincidence signal 84 of the second digital comparator 73. Is output by selecting the first selector 22 according to the setting held in the second register, and when the coincidence signal 83 of the first digital comparator 72 is selected.
(A) When the signal is output and the coincidence signal 84 of the second digital comparator 73 is selected, the 11 (b) signal is output.
【００３８】一方Ｙ側では、前記同期制御出力信号とし
て出力された１１（ａ）信号、または１１（ｂ）信号を
同期制御入力信号として１２（ａ）信号、または１２
（ｂ）信号として受信し、スレーブ処理手段２を介して
１２（ａ）信号が同期制御入力信号の場合スレーブ
（ａ）に示すディジタル三角波波形生成を、１２（ｂ）
信号が同期制御入力信号の場合スレーブ（ｂ）に示すデ
ィジタル三角波波形生成を行う。このようにして複数間
でのディジタル三角波波形の生成同期化を行う。On the other hand, on the Y side, the 11 (a) signal or 11 (b) signal output as the synchronization control output signal is used as the 12 (a) signal or 12
(B) Received as a signal, and when the 12 (a) signal is a synchronization control input signal via the slave processing means 2, the digital triangular wave waveform generation shown in the slave (a) is generated as shown in 12 (b).
When the signal is a synchronous control input signal, a digital triangular waveform shown in slave (b) is generated. In this way, the generation and synchronization of digital triangular waveforms are performed among a plurality.
【００３９】次に、スレーブ処理手段２の動作について
説明する。図５は図３のスレーブ処理手段２において同
期制御入力信号１２が全く入力されないもしくは入力有
効範囲内で入力されない場合の動作図であり、この場合
アップダウンカウンタ７０はカウントデータ８２が０に
なった時点でこの状態を保持し第４のレジスタ２８に保
持される待ち時間が経過後、再びカウント動作を再開す
る実施例である。Next, the operation of the slave processing means 2 will be described. FIG. 5 is an operation diagram when the synchronization control input signal 12 is not input at all or is not input within the input valid range in the slave processing means 2 of FIG. 3. In this case, the count data 82 of the up / down counter 70 becomes 0. This is an embodiment in which this state is held at a point in time and the counting operation is restarted again after the elapse of the waiting time held in the fourth register 28.
【００４０】まず、第３のディジタルコンパレータ２４
にて第３のレジスタ２３に保持されたしきい値とアップ
ダウンカウンタのカウントデータ８２との一致検出を行
い一致信号４１を出力し、カウント方向切換信号８１が
“Ｈ”レベルすなわちカウントダウン動作時の前記一致
信号４１により同期制御入力信号を入力有効として第１
のデータ保持手段２５の出力４２を“Ｈ”レベルに保持
する。この保持された“Ｈ”レベルはアップダウンカウ
ンタの内容が０になった後カウント動作を始めると
“Ｌ”レベルが保持され以降同期制御入力信号が入力さ
れても無効扱いとなる。First, the third digital comparator 24
Detects the coincidence between the threshold value held in the third register 23 and the count data 82 of the up / down counter and outputs a coincidence signal 41. When the count direction switching signal 81 is at the "H" level, that is, at the time of the countdown operation, According to the coincidence signal 41, the synchronization control input signal is set to be valid and the first
Is held at the "H" level. When the counting operation is started after the content of the up / down counter becomes 0, the held “H” level is held at the “L” level, and thereafter, even if a synchronization control input signal is input, it is treated as invalid.
【００４１】次に第２のデータ保持手段２６では、前記
同期制御入力の有効を示す信号４２が“Ｈ”にもかかわ
らず同期制御入力信号１２が入力されないため第２のデ
ータ保持手段２６は出力４３として“Ｈ”を保持する。Next, in the second data holding means 26, since the synchronization control input signal 12 is not input even though the signal 42 indicating the validity of the synchronization control input is "H", the second data holding means 26 outputs “H” is held as 43.
【００４２】次にアップダウンカウンタの内容が０にな
ると第１のディジタルコンパレータ７２の一致信号８３
が“Ｈ”となり、この信号により第３のデータ保持手段
２７の出力４４は“Ｈ”から“Ｌ”に変化し、同時にプ
リセッタブルダウンカウンタ２９は第４のレジスタで保
持している値をデータプリセットする動作からソースク
ロック８０をカウントする動作へ切換わる。Next, when the content of the up / down counter becomes 0, the coincidence signal 83 of the first digital comparator 72 is output.
Becomes "H", and this signal causes the output 44 of the third data holding means 27 to change from "H" to "L". At the same time, the presettable down counter 29 outputs the value held in the fourth register to the data. The operation is switched from the preset operation to the operation of counting the source clock 80.
【００４３】同時にクリア信号発生手段３１は前記第２
のデータ保持手段２６の出力４３と第３のデータ保持手
段２７の出力４４よりアップダウンカウンタ７０のカウ
ントクリア信号１３として“Ｌ”を出力し、クリア状態
にする。At the same time, the clear signal generating means 31
From the output 43 of the data holding means 26 and the output 44 of the third data holding means 27, "L" is output as the count clear signal 13 of the up / down counter 70 to bring it into the clear state.
【００４４】次にプリセッタブルダウンカウンタ２９の
カウントデータ４５が０になり第４のディジタルコンパ
レータにて一致信号４６を検出すると第３のデータ保持
手段２７の出力４４は“Ｌ”から“Ｈ”に変化し、プリ
セッタブルダウンカウンタ２９はカウント動作からデー
タプリセット動作へ切換わる。Next, when the count data 45 of the presettable down counter 29 becomes 0 and the fourth digital comparator detects a coincidence signal 46, the output 44 of the third data holding means 27 changes from "L" to "H". Then, the presettable down counter 29 switches from the count operation to the data preset operation.
【００４５】同時にクリア信号発生手段３１は前記第２
のデータ保持手段２６の出力４３と第３のデータ保持手
段２７の出力４４よりアップダウンカウンタ７０のカウ
ントクリア信号１３として“Ｈ”を出力し、カウント状
態にする。At the same time, the clear signal generating means 31
From the output 43 of the data holding means 26 and the output 44 of the third data holding means 27, "H" is output as the count clear signal 13 of the up / down counter 70, and a count state is set.
【００４６】このようにして外部から入力される同期制
御入力信号が入力されない場合、第１のディジタルコン
パレータの一致信号にてアップダウンカウンタの内容を
０にクリアし、クリア状態を一定期間保持後、アップダ
ウンカウンタの再動作によりディジタル三角波波形の生
成を行う。In this way, when the externally input synchronous control input signal is not input, the content of the up / down counter is cleared to 0 by the coincidence signal of the first digital comparator, and after the clear state is held for a certain period, The digital triangular waveform is generated by re-operation of the up / down counter.
【００４７】図６は図３のスレーブ処理手段２において
アップダウンカウンタがクリア保持中に同期制御入力信
号１２が入力される場合の動作図であり、この場合アッ
プダウンカウンタ７０はカウントデータ８２が０になっ
た時点でこの状態を保持し同期制御入力信号により再び
カウント動作を再開する実施例である。FIG. 6 is an operation diagram when the synchronous control input signal 12 is input while the up / down counter is kept clear in the slave processing means 2 of FIG. 3. In this case, the up / down counter 70 sets the count data 82 to 0. This is an embodiment in which this state is held at the point in time when the count operation is resumed, and the count operation is restarted by the synchronization control input signal.
【００４８】まず、図５の動作と同様にして第３のディ
ジタルコンパレータ２４と第３のレジスタ２３とアップ
ダウンカウンタのカウントデータ８２とカウント方向切
換信号８１により同期制御入力信号を入力有効として第
１のデータ保持手段２５の出力４２を“Ｈ”レベルに保
持する。ここで第２のデータ保持手段２６では、前記同
期制御入力の有効を示す信号４２が“Ｈ”にもかかわら
ず同期制御入力信号１２の入力がないため第２のデータ
保持手段２６は出力４３として“Ｈ”を保持する。First, in the same manner as in the operation of FIG. 5, the synchronous control input signal is validated by the third digital comparator 24, the third register 23, the count data 82 of the up / down counter, and the count direction switching signal 81 to make the first signal valid. Is held at the "H" level. Here, in the second data holding means 26, the synchronization control input signal 12 is not input even though the signal 42 indicating the validity of the synchronization control input is "H". “H” is held.
【００４９】次にアップダウンカウンタの内容が０にな
ると第１のディジタルコンパレータ７２の一致信号８３
が“Ｈ”となり、この信号により第３のデータ保持手段
２７の出力４４は“Ｈ”から“Ｌ”に変化し、同時にプ
リセッタブルダウンカウンタ２９は第４のレジスタで保
持している値をデータプリセットする動作からソースク
ロック８０をカウントする動作へ切換わる。Next, when the content of the up / down counter becomes 0, the coincidence signal 83 of the first digital comparator 72 is output.
Becomes "H", and this signal causes the output 44 of the third data holding means 27 to change from "H" to "L". At the same time, the presettable down counter 29 outputs the value held in the fourth register to the data. The operation is switched from the preset operation to the operation of counting the source clock 80.
【００５０】同時にクリア信号発生手段３１は前記第２
のデータ保持手段２６の出力４３と第３のデータ保持手
段２７の出力４４よりアップダウンカウンタ７０のカウ
ントクリア信号１３として“Ｌ”を出力し、クリア状態
にする。At the same time, the clear signal generating means 31
From the output 43 of the data holding means 26 and the output 44 of the third data holding means 27, "L" is output as the count clear signal 13 of the up / down counter 70 to bring it into the clear state.
【００５１】次にプリセッタブルダウンカウンタ２９の
出力４５が０になる前に外部より同期制御入力信号１２
が“Ｌ”から“Ｈ”に変化すると第２のデータ保持手段
２６は前記アップダウンカウンタ７０の内容を０にする
ため一時“Ｌ”レベルを保持する。このときクリア信号
発生手段３１は前記第２のデータ保持手段２６の出力４
３と第３のデータ保持手段２７の出力４４よりアップダ
ウンカウンタ７０の動作を０保持からカウント動作に切
り換えるためカウントクリア信号１３として“Ｈ”を出
力し、カウント状態にする。Next, before the output 45 of the presettable down counter 29 becomes 0, the synchronous control input signal 12
Changes from "L" to "H", the second data holding means 26 temporarily holds the "L" level to set the contents of the up / down counter 70 to 0. At this time, the clear signal generating means 31 outputs the output 4 of the second data holding means 26.
From the third and the output 44 of the third data holding means 27, "H" is output as the count clear signal 13 to switch the operation of the up / down counter 70 from the holding of 0 to the counting operation, and the counting state is set.
【００５２】このようにしてアップダウンカウンタが０
を保持中に外部から同期制御入力信号が入力された場
合、同期制御入力信号が入力された時点でアップダウン
カウンタの再動作によりディジタル三角波波形の生成を
行う。In this way, the up / down counter is set to 0
When the synchronous control input signal is input from outside while the signal is held, the digital triangular wave waveform is generated by restarting the up / down counter when the synchronous control input signal is input.
【００５３】図７は図３のスレーブ処理手段２において
アップダウンカウンタ７０の内容がレジスタで保持され
る同期制御入力信号の入力有効範囲内で同期制御入力信
号１２が入力される場合の動作図であり、この場合、同
期制御入力信号を受信した時点でアップダウンカウンタ
７０を一旦クリアし再びカウント動作を再開する実施例
である。FIG. 7 is an operation diagram in the case where the synchronization control input signal 12 is input within the effective input range of the synchronization control input signal in which the contents of the up / down counter 70 are held in the register in the slave processing means 2 of FIG. In this case, in this embodiment, the up / down counter 70 is cleared once when the synchronization control input signal is received, and the counting operation is restarted again.
【００５４】まず、図５の動作と同様にして第３のディ
ジタルコンパレータ２４と第３のレジスタ２３とアップ
ダウンカウンタのカウントデータ８２とカウント方向切
換信号８１により同期制御入力信号を入力有効として第
１のデータ保持手段２５の出力４２を“Ｈ”レベルに保
持する。First, in the same manner as in the operation of FIG. 5, the third digital comparator 24, the third register 23, the count data 82 of the up / down counter and the count direction switching signal 81 make the synchronous control input signal valid and the first Is held at the "H" level.
【００５５】次にアップダウンカウンタの内容が０にな
る前に外部より同期制御入力信号１２が“Ｌ”から
“Ｈ”に変化すると第２のデータ保持手段２６は前記ア
ップダウンカウンタ７０の内容を０にするため一時
“Ｌ”レベルを保持する。Next, if the synchronization control input signal 12 changes from "L" to "H" from outside before the content of the up / down counter becomes 0, the second data holding means 26 updates the content of the up / down counter 70. The level is temporarily held at "L" level to make it 0.
【００５６】このときクリア信号発生手段３１は前記第
２のデータ保持手段２６の出力４３と第３のデータ保持
手段２７の出力４４よりアップダウンカウンタ７０のカ
ウントクリア信号１３として一時“Ｌ”を出力しカウン
タを一旦クリア後、カウント動作を再開する。At this time, the clear signal generating means 31 temporarily outputs "L" as the count clear signal 13 of the up / down counter 70 from the output 43 of the second data holding means 26 and the output 44 of the third data holding means 27. After clearing the counter once, the counting operation is restarted.
【００５７】このようにしてアップダウンカウンタの内
容がレジスタで保持される同期制御入力信号の入力有効
範囲内で同期制御入力信号が入力された場合、同期制御
入力信号を受信した時点でアップダウンカウンタを一旦
クリアし再びカウント動作を再開しディジタル三角波波
形の生成を行う。When the synchronization control input signal is input within the effective input range of the synchronization control input signal in which the contents of the up / down counter are held in the register, the up / down counter is received when the synchronization control input signal is received. Is cleared once, the counting operation is restarted again, and a digital triangular waveform is generated.
【００５８】図８は本発明におけるディジタル三角波波
形発生装置６０を三相電動機の制御装置６１に用い、複
数接続する一実施例の構成を示す図である。FIG. 8 is a diagram showing a configuration of an embodiment in which a plurality of digital triangular waveform generators 60 according to the present invention are used as a control device 61 of a three-phase motor and are connected.
【００５９】図８（ａ）は１つのディジタル三角波波形
発生装置６０をホスト側として同期制御出力信号１１を
出力し、他はすべてスレーブ側として前記ホスト側から
の同期制御出力信号１１を同期制御入力信号１２として
使用した並列接続の実施例であり、ディジタル三角波波
形生成はホスト側を基準に同じタイミングで生成同期を
行うシステムである。FIG. 8 (a) shows one digital triangular waveform generator 60 as a host and outputs a synchronous control output signal 11, and all the others are slaves and outputs a synchronous control output signal 11 from the host as a synchronous control input. This is an embodiment of the parallel connection used as the signal 12, and the digital triangular waveform generation is a system that performs generation synchronization at the same timing with reference to the host side.
【００６０】図８（ｂ）は図（ａ）に対して直列接続の
実施例であり、ディジタル三角波波形生成は一番先頭に
位置するディジタル三角波波形発生装置を基準にして少
しずつタイミングをずらして生成同期を行うシステムで
ある。FIG. 8B shows an embodiment in which a series connection is made with respect to FIG. 8A. In the digital triangular waveform generation, the timing is shifted little by little with respect to the digital triangular waveform generator located at the top. This is a system that performs generation synchronization.
【００６１】[0061]
【発明の効果】上記の実施例から明らかなように本発明
は、電動機の制御装置を複数使用した場合でもディジタ
ル三角波波形発生装置における三角波波形は、複数装置
間においてタイミングの同期を得ることができ、アナロ
グ情報およびディジタル情報の各種制御信号を検出する
制御処理手段において、ＰＷＭ信号にもとづきスイッチ
ング手段から発生する電気ノイズに対して相互干渉など
の影響を受けない信号検出が実現でき、ディジタル三角
波波形発生装置を用いた電動機制御装置の信頼性向上を
図ることができる。As is apparent from the above embodiment, according to the present invention, even when a plurality of motor control devices are used, the timing of the triangular waveform in the digital triangular waveform generator can be synchronized between the plurality of devices. The control processing means for detecting various control signals of analog information and digital information can realize signal detection which is not affected by mutual interference with electric noise generated from the switching means based on the PWM signal, and generates a digital triangular waveform. The reliability of the motor control device using the device can be improved.
【図１】本発明の実施例のディジタル三角波波形発生装
置の構成図FIG. 1 is a configuration diagram of a digital triangular waveform generator according to an embodiment of the present invention.
【図２】本発明の実施例のホスト処理手段の構成図FIG. 2 is a configuration diagram of a host processing unit according to an embodiment of the present invention.
【図３】本発明の実施例のスレーブ処理手段の構成図FIG. 3 is a configuration diagram of a slave processing unit according to the embodiment of the present invention.
【図４】本発明の実施例のホスト処理手段の動作説明図FIG. 4 is an explanatory diagram of the operation of the host processing means according to the embodiment of the present invention;
【図５】本発明の実施例のスレーブ処理手段の動作説明
図FIG. 5 is an explanatory diagram of the operation of the slave processing means according to the embodiment of the present invention.
【図６】本発明の実施例のスレーブ処理手段の動作説明
図FIG. 6 is an explanatory diagram of the operation of the slave processing means according to the embodiment of the present invention.
【図７】本発明の実施例のスレーブ処理手段の動作説明
図FIG. 7 is an explanatory diagram of the operation of the slave processing means according to the embodiment of the present invention.
【図８】本発明の実施例のディジタル三角波波形発生装
置の接続構成図FIG. 8 is a connection configuration diagram of a digital triangular waveform generator according to an embodiment of the present invention.
【図９】従来のディジタル三角波波形発生装置の構成図FIG. 9 is a configuration diagram of a conventional digital triangular waveform generator.
【図１０】従来のディジタル三角波波形発生装置の動作
説明図FIG. 10 is a diagram illustrating the operation of a conventional digital triangular waveform generator.
【図１１】一般的な三相電動機制御装置の構成図FIG. 11 is a configuration diagram of a general three-phase motor control device.
【図１２】一般的な三相電動機制御装置の動作説明図FIG. 12 is a diagram illustrating the operation of a general three-phase motor control device.
１ ホスト処理手段 ２ スレーブ処理手段 ２１ 第２のレジスタ ２２ 第１のセレクタ ２３ 第３のレジスタ ２４ 第３のディジタルコンパレータ ２５ 第１のデータ保持手段 ２６ 第２のデータ保持手段 ２７ 第３のデータ保持手段 ２８ 第４のレジスタ ２９ プリセッタブルダウンカウンタ ３０ 第４のディジタルコンパレータ ３１ クリア信号発生手段 ７０ アップダウンカウンタ ７１ 第１のレジスタ ７２ 第１のディジタルコンパレータ ７３ 第２のディジタルコンパレータ ７４ カウント方向切換手段 ７５ ＯＲ素子 ９０ 制御処理手段 ９１ マイコン ９２ ディジタル三角波波形発生装置 ９３ 三相ＰＷＭ信号発生手段 ９４ スイッチング手段 ９５ 電流検出手段 ９６ 三相電動機 REFERENCE SIGNS LIST 1 host processing means 2 slave processing means 21 second register 22 first selector 23 third register 24 third digital comparator 25 first data holding means 26 second data holding means 27 third data holding means 28 fourth register 29 presettable down counter 30 fourth digital comparator 31 clear signal generation means 70 up / down counter 71 first register 72 first digital comparator 73 second digital comparator 74 count direction switching means 75 OR element Reference Signs List 90 control processing means 91 microcomputer 92 digital triangular waveform generator 93 three-phase PWM signal generation means 94 switching means 95 current detection means 96 three-phase motor
フロントページの続き (72)発明者 磯村 宜典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5H576 AA17 BB06 DD02 EE14 EE30 JJ03 JJ11 JJ12 JJ13 JJ17 JJ29 Continuation of front page (72) Inventor Yoshinori Isomura 1006 Kazuma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. F term (reference) 5H576 AA17 BB06 DD02 EE14 EE30 JJ03 JJ11 JJ12 JJ13 JJ17 JJ29
Claims (8)
をカウントしカウントアップ動作とカウントダウン動作
をカウント方向切換信号にて切換可能およびカウントク
リア信号にてカウント内容を０にクリア可能なアップダ
ウンカウンタと、データが書き換え可能なレジスタでカ
ウントアップの最大値を保持する第１のレジスタと、前
記アップダウンカウンタの内容が０と一致したことを検
出する第１のディジタルコンパレータと、前記アップダ
ウンカウンタの内容が前記第１のレジスタと一致したこ
とを検出する第２のディジタルコンパレータと、前記カ
ウント方向切換信号を前記第１のディジタルコンパレー
タの一致信号にてカウントアップ動作に、また前記第２
のディジタルコンパレータの一致信号にてカウントダウ
ン動作に切換動作するカウント方向切換手段と、前記第
１のディジタルコンパレータの一致信号と第２のディジ
タルコンパレータの一致信号より同期制御信号を生成す
るホスト処理手段を備えたディジタル三角波波形発生装
置。An up / down counter which counts a source clock oscillating at a constant frequency and can switch between a count-up operation and a count-down operation with a count direction switching signal and can clear the count content to 0 with a count clear signal; A first register for holding a maximum count-up value in a data rewritable register, a first digital comparator for detecting that the content of the up / down counter matches 0, and a content of the up / down counter. A second digital comparator for detecting coincidence with the first register; a count-up switching signal for a count-up operation by a coincidence signal of the first digital comparator;
Counting direction switching means for switching to a countdown operation in accordance with the coincidence signal of the digital comparator, and host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator. Digital triangular waveform generator.
号もしくは第２のディジタルコンパレータの一致信号の
いずれか一方を同期制御出力信号として出力するホスト
処理手段を備えた請求項１記載のディジタル三角波波形
発生装置。2. The digital triangular waveform generator according to claim 1, further comprising a host processing means for outputting one of a coincidence signal of the first digital comparator and a coincidence signal of the second digital comparator as a synchronization control output signal. .
信号出力選択値を保持する第２のレジスタと前記第２の
レジスタにより第１のディジタルコンパレータの一致信
号もしくは第２のディジタルコンパレータの一致信号の
いずれか一方を同期制御出力信号として出力する第１の
セレクタからなるホスト処理手段を備えた請求項１また
は請求項２記載のディジタル三角波波形発生装置。3. A match register of a first digital comparator or a match signal of a second digital comparator according to a second register for holding a match signal output selection value in a register whose data is rewritable, and the second register. 3. The digital triangular waveform generator according to claim 1, further comprising a host processing means comprising a first selector for outputting either one of them as a synchronization control output signal.
をカウントしカウントアップ動作とカウントダウン動作
をカウント方向切換信号にて切換可能およびカウントク
リア信号にてカウント内容を０にクリア可能なアップダ
ウンカウンタと、データが書き換え可能なレジスタでカ
ウントアップの最大値を保持する第１のレジスタと、前
記アップダウンカウンタの内容が０と一致したことを検
出する第１のディジタルコンパレータと、前記アップダ
ウンカウンタの内容が前記第１のレジスタと一致したこ
とを検出する第２のディジタルコンパレータと、前記カ
ウント方向切換信号を前記第１のディジタルコンパレー
タの一致信号にてカウントアップ動作に、また前記第２
のディジタルコンパレータの一致信号にてカウントダウ
ン動作に切換動作するカウント方向切換手段と、外部か
ら入力される同期制御信号により前記アップダウンカウ
ンタの動作を制御するスレーブ処理手段を備えたディジ
タル三角波波形発生装置。4. An up / down counter which counts a source clock oscillating at a constant frequency and can switch between a count-up operation and a count-down operation by a count direction switching signal and can clear the count content to 0 by a count clear signal. A first register for holding a maximum count-up value in a data rewritable register, a first digital comparator for detecting that the content of the up / down counter matches 0, and a content of the up / down counter. A second digital comparator for detecting coincidence with the first register; a count-up switching signal for a count-up operation by a coincidence signal of the first digital comparator;
A digital triangular waveform generator comprising: a counting direction switching means for switching to a countdown operation in response to a coincidence signal of the digital comparator; and a slave processing means for controlling the operation of the up / down counter by a synchronization control signal input from the outside.
号にてアップダウンカウンタの内容を０にクリアし、ク
リア状態を一定期間保持後、アップダウンカウンタの再
動作、または、第１のディジタルコンパレータの一致信
号にてアップダウンカウンタのクリア状態保持中に外部
から入力される同期制御信号によりアップダウンカウン
タの再動作、または、アップダウンカウンタの内容が設
定値以内かつ外部から入力される同期制御信号によりア
ップダウンカウンタの内容を０にクリア後アップダウン
カウンタの再動作のいずれかを行うスレーブ処理手段を
備えた請求項４記載のディジタル三角波波形発生装置。5. The content of the up / down counter is cleared to 0 by a coincidence signal of the first digital comparator, and after the clear state is maintained for a certain period of time, the up / down counter is restarted or the first digital comparator coincides. While the clear state of the up / down counter is being held by the signal, the up / down counter is restarted by the synchronization control signal input from the outside, or the content of the up / down counter is up to the set value and it is up by the synchronization control signal input from the outside. 5. The digital triangular waveform generator according to claim 4, further comprising slave processing means for performing one of the operations of the up / down counter after clearing the contents of the down counter to zero.
から入力される同期制御入力信号の入力有効／無効のし
きい値を保持する第３のレジスタと、アップダウンカウ
ンタの内容が前記第３のレジスタと一致したことを検出
する第３のディジタルコンパレータと、前記アップダウ
ンカウンタがカウントダウン動作時に前記第３のディジ
タルコンパレータの一致信号により“Ｈ”レベルを保持
し前記アップダウンカウンタの内容が０にクリア後カウ
ント動作を始めると“Ｌ”レベルを保持する第１のデー
タ保持手段と、前記第１のデータ保持手段の出力が
“Ｈ”レベルの期間に外部から入力される同期制御入力
信号が“Ｌ”から“Ｈ”に変化すると前記アップダウン
カウンタの内容を０にするため一時“Ｌ”レベルを保持
する第２のデータ保持手段と、データが書き換え可能な
レジスタでカウント動作停止数を保持する第４のレジス
タと、一定の周波数で発振するソースクロックをカウン
トしてカウントダウン動作およびデータプリセット信号
にてカウンタ内容を前記第４のレジスタの値にプリセッ
ト可能なプリセッタブルダウンカウンタと、前記プリセ
ッタブルダウンカウンタの内容が０と一致したことを検
出する第４のディジタルコンパレータと、第１のディジ
タルコンパレータの一致信号により“Ｈ”から“Ｌ”に
変化かつ保持し、前記第４のレジスタに保持されたカウ
ント動作停止数だけソースクロックを前記プリセッタブ
ルダウンカウンタでカウントし、前記第４のディジタル
コンパレータの一致信号により“Ｈ”レベルを保持する
第３のデータ保持手段と、第２のデータ保持手段の出力
と第３のデータ保持手段の出力よりアップダウンカウン
タを０にするためのカウントクリア信号を出力するクリ
ア信号発生手段からなるスレーブ処理手段を備えた請求
項４または請求項５記載のディジタル三角波波形発生装
置。6. A third register for holding a threshold value of validity / invalidity of a synchronization control input signal inputted from the outside, which is a rewritable data register, and the contents of an up / down counter are stored in the third register. And a third digital comparator for detecting the coincidence with the signal, and when the up / down counter holds the "H" level by the coincidence signal of the third digital comparator during the countdown operation, and after the contents of the up / down counter are cleared to 0 When the counting operation is started, the first data holding means for holding the “L” level and the synchronization control input signal input from the outside during the period when the output of the first data holding means is the “H” level are “L”. When the data is changed from "H" to "H", the second data holding means for temporarily holding "L" level to make the contents of the up / down counter zero. And a fourth register for holding the number of stoppages of the count operation by a register whose data is rewritable; a source clock oscillating at a constant frequency; A presettable down counter that can be preset to a register value, a fourth digital comparator that detects that the content of the presettable down counter matches 0, and “H” to “H” by a match signal of the first digital comparator. It changes to L and holds it, counts the number of source clocks by the presettable down counter for the number of stoppages of the count operation held in the fourth register, and holds "H" level by the coincidence signal of the fourth digital comparator. A third data holding means for storing 6. The digital processing device according to claim 4, further comprising slave processing means comprising clear signal generating means for outputting a count clear signal for setting an up / down counter to 0 based on the output of the means and the output of the third data holding means. Triangular waveform generator.
号と第２のディジタルコンパレータの一致信号より同期
制御信号を生成するホスト処理手段と、外部から入力さ
れる同期制御信号により前記アップダウンカウンタの動
作を制御するスレーブ処理手段とを備えたディジタル三
角波波形発生装置を複数同時に使用する際、１つのホス
ト処理手段に対して他の複数のスレーブ処理手段を並列
に接続する請求項１，２，３，４，５，６のいずれか１
項に記載のディジタル三角波波形発生装置およびディジ
タル三角波波形発生システム。7. A host processing means for generating a synchronization control signal from a coincidence signal of the first digital comparator and a coincidence signal of the second digital comparator, and the operation of the up / down counter is controlled by a synchronization control signal input from the outside. 5. When using a plurality of digital triangular waveform generators each having a slave processing means for controlling, a plurality of other slave processing means are connected in parallel to one host processing means. , One of 5 and 6
The digital triangular waveform generator and the digital triangular waveform generator according to the above paragraph.
号と第２のディジタルコンパレータの一致信号より同期
制御信号を生成するホスト処理手段と、外部から入力さ
れる同期制御信号により前記アップダウンカウンタの動
作を制御するスレーブ処理手段とを備えたディジタル三
角波波形発生装置を複数同時に使用する際、１つのホス
ト処理手段に対して他のスレーブ処理手段１つを接続
し、このスレーブ処理手段とペアになっているホスト処
理手段とさらに他のスレーブ処理手段１つとを接続する
ように前記ディジタル三角波波形発生装置を直列に接続
する請求項１，２，３，４，５，６のいずれか１項に記
載のディジタル三角波波形発生装置およびディジタル三
角波波形発生システム。8. A host processing means for generating a synchronization control signal from a coincidence signal of the first digital comparator and a coincidence signal of the second digital comparator, and the operation of the up / down counter is controlled by a synchronization control signal input from the outside. When a plurality of digital triangular waveform generators each having a slave processing means for controlling are used at the same time, one host processing means is connected to another slave processing means and is paired with this slave processing means. The digital triangular waveform generator according to any one of claims 1, 2, 3, 4, 5, and 6, wherein the digital triangular waveform generator is connected in series so as to connect a host processing unit and one other slave processing unit. Triangular waveform generator and digital triangular waveform generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28765398A JP3659024B2 (en) | 1998-10-09 | 1998-10-09 | Digital triangular waveform generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114936A true JP2000114936A (en) | 2000-04-21 |
| JP3659024B2 JP3659024B2 (en) | 2005-06-15 |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2012182989A (en) * | 2006-03-30 | 2012-09-20 | Shindengen Electric Mfg Co Ltd | Battery charging apparatus, three-phase voltage generation circuit, three-phase voltage generation method, and retard control method |
-
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