JP2000114647A - Optical modulator and method of optical modulation - Google Patents

Abstract

PROBLEM TO BE SOLVED: To avoid the light emission quantity expectation deviation by attenuating a bias current along a fixed slope after a light emitting element emits a light at an output timing of a means for correcting the front edge of the output of a converting means according to the turn-off duration of the light emitting element. SOLUTION: A bias current circuit 7 attenuates a bias current applied to a semiconductor laser A so that the bias current has a specified value at the light emission start edge and decreases to Ib=0 in one period along a fixed slope from the light emission end edge. In a laser modulating section, a decoder 5 compares previous data OD1-OD4 with the present data ID1-ID4 and a delay control block 6 switches four delay values 1/2td, td, 3/2td, 2td as correction values from the current injection timings to the light emission start timings corresponding to the turn-off bit numbers 1, 2, 3, 4 bits or more.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体レーザ等の
発光素子を使用して光変調を行なう光変調装置および光
変調方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light modulation device and a light modulation method for performing light modulation using a light emitting element such as a semiconductor laser.

【０００２】本発明は、光データ通信及びレーザビーム
ブリンタに使用されているレーザダイオードを使用した
半導体レーザ駆動回路に好適である。The present invention is suitable for a semiconductor laser drive circuit using a laser diode used for optical data communication and a laser beam printer.

【０００３】[0003]

【従来の技術】図２に、光データ通信及びレーザビーム
ブリンタ（以降、ＬＢＰと略す）に使用されているレー
ザダイオードを使用した直接変調型の半導体レーザ駆動
回路の従来例を示す。図２において、バラレルデータ・
シリアルデータ変換ブロック３は、４ビットのパラレル
データ発生部１からの４ビットパラレルデータを、クロ
ック信号発生部２のクロック信号を基準に４ビットのシ
リアルデータに変換し、レーザドライバ４に入力され
る。2. Description of the Related Art FIG. 2 shows a conventional example of a direct modulation type semiconductor laser driving circuit using a laser diode used for optical data communication and a laser beam printer (hereinafter abbreviated as LBP). In FIG. 2, the parallel data
The serial data conversion block 3 converts the 4-bit parallel data from the 4-bit parallel data generator 1 into 4-bit serial data based on the clock signal of the clock signal generator 2 and inputs the data to the laser driver 4. .

【０００４】（レーザドライバの説明）レーザドライバ
４は、半導体レーザＡを安定して駆動する回路であり、
その回路の１例を図３に示す。半導体レーザＡは一般的
にレーザダイオードＬＤとフォトダイオードＰＤがワン
チッブになっており、レーザダイオードＬＤは注入され
た電流に対してある一定の波長のレーザ光を対極に出力
し、フォトダイオードＰＤは一方のレーザ光を電流に変
換してモニタする素子である。(Description of Laser Driver) The laser driver 4 is a circuit for driving the semiconductor laser A stably.
FIG. 3 shows an example of the circuit. The semiconductor laser A generally has a one-chip laser diode LD and a photodiode PD. The laser diode LD outputs a laser beam of a certain wavelength to the opposite electrode with respect to the injected current, and the photodiode PD has one end. Is a device that converts the laser light into a current and monitors the current.

【０００５】レーザダイオードＬＤのアノードとフォト
ダイオードＰＤのカソードは、電源電圧Ｖｃｃに接続さ
れ、レーザダイオードＬＤのカソードは、スイッチＳＷ
２とバイアス回路ＢのトランジスタＱ１３のコレクタ側
に接続される。[0005] The anode of the laser diode LD and the cathode of the photodiode PD are connected to a power supply voltage Vcc, and the cathode of the laser diode LD is connected to a switch SW.
2 and the collector side of the transistor Q13 of the bias circuit B.

【０００６】バイアス回路ＢはトランジスタＱ１３、演
算増幅器ＯＰ３、基準電源Ｖ２、抵抗Ｒ５とから構成さ
れる。トランジスタＱ１３のベースは、演算増幅器ＯＰ
３の出力に接続されるとともに、そのエミッタは抵抗Ｒ
５に接続され、演算増幅器ＯＰ３の負極性側にも接続さ
れる。抵抗Ｒ５の一方はグランド（大地、接地）に接続
される。演算増幅器ＯＰ３の正極性側は基準電源Ｖ２の
正極側と接続され、基準電源Ｖ２の負極側はグランドに
接続される。このバイアス電流回路Ｂは、基準電源Ｖ２
の電圧がトランジスタＱ１３のエミッタ端子と同電位に
なるようにフィードバックがかかっており、これにより
抵抗Ｒ５に流れる電流は常に一定となるように制御され
る。The bias circuit B includes a transistor Q13, an operational amplifier OP3, a reference power supply V2, and a resistor R5. The base of the transistor Q13 is connected to the operational amplifier OP
3 and its emitter is connected to a resistor R
5 is also connected to the negative polarity side of the operational amplifier OP3. One of the resistors R5 is connected to ground (earth, ground). The positive side of the operational amplifier OP3 is connected to the positive side of the reference power supply V2, and the negative side of the reference power supply V2 is connected to ground. This bias current circuit B has a reference power supply V2
Is applied so that the voltage of the resistor R5 becomes equal to the potential of the emitter terminal of the transistor Q13, whereby the current flowing through the resistor R5 is controlled to be always constant.

【０００７】フォトダイオードＰＤのアノード側は抵抗
Ｒ６に接続され、抵抗Ｒ６の一方はグランドに接続され
る。ＰＤ２のアノードは同様にＡＰＣ（自動出力制御）
回路Ｃの演算増幅器ＯＰ１の負極性側に接続される。[0007] The anode side of the photodiode PD is connected to a resistor R6, and one of the resistors R6 is connected to ground. The anode of PD2 is also APC (automatic output control)
It is connected to the negative polarity side of the operational amplifier OP1 of the circuit C.

【０００８】ＡＰＣ回路Ｃは演算増幅器ＯＰ１、基準電
源Ｖ１、スイッチＳＷ１、コンデンサＣ２から構成され
ており、演算増幅器ＯＰ１の正極性側は基準電源Ｖ１の
正極と接続され、基準電源Ｖ１の負極はグランドに接続
される。演算増幅器ＯＰ１の出力はスイッチＳＷ１の一
方に接続され、一方はコンデンサＣ２に接続される。コ
ンデンサＣ２の一方はグランドに接続され、またＡＰＣ
回路Ｃの出力はＬＤ（レーザダイオード）駆動電流回路
Ｄの演算増幅器ＯＰ２の正極性側に接続される。The APC circuit C comprises an operational amplifier OP1, a reference power supply V1, a switch SW1, and a capacitor C2. The positive side of the operational amplifier OP1 is connected to the positive electrode of the reference power supply V1, and the negative electrode of the reference power supply V1 is grounded. Connected to. The output of the operational amplifier OP1 is connected to one of the switches SW1, and the other is connected to the capacitor C2. One of the capacitors C2 is connected to the ground,
The output of the circuit C is connected to the positive polarity side of the operational amplifier OP2 of the LD (laser diode) drive current circuit D.

【０００９】ＬＤ駆動電流回路Ｄは演算増幅器ＯＰ２、
トランジスタＱ１２、抵抗Ｒ４から構成される。演算増
幅器ＯＰ２の出力はトランジスタＱ１２のベースと接続
され、そのトランジスタＱ１２のエミッタ側は演算増幅
器ＯＰ２の負極性側と抵抗Ｒ４の一方とに接続される。
抵抗Ｒ４の他方はグランドに接続され、トランジスタＱ
１２のコレクタはスイッチＳＷ２に接続される。ＬＤ駆
動電流回路Ｄはバイアス電流回路Ｂと同様にトランジス
タＱ１２のエミッタ側と演算増幅器ＯＰ２の正極性側と
同電位になるようにフィードバックされ、これにより抵
抗Ｒ４はその電圧に応じた電流が流れる。The LD drive current circuit D includes an operational amplifier OP2,
It comprises a transistor Q12 and a resistor R4. The output of the operational amplifier OP2 is connected to the base of the transistor Q12, and the emitter side of the transistor Q12 is connected to the negative side of the operational amplifier OP2 and one of the resistors R4.
The other end of the resistor R4 is connected to ground, and the transistor Q
Twelve collectors are connected to the switch SW2. Like the bias current circuit B, the LD drive current circuit D is fed back so as to have the same potential as the emitter side of the transistor Q12 and the positive side of the operational amplifier OP2, so that a current corresponding to the voltage flows through the resistor R4.

【００１０】スイッチＳＷ２とスイッチＳＷ１の開閉は
それぞれデータ信号及びＡＰＣ信号によって行われる。The opening and closing of the switches SW2 and SW1 are performed by a data signal and an APC signal, respectively.

【００１１】パラレルデータ・シリアルデータ変換ブロ
ック３からのデータ変調信号がブランキング内にあり、
制御モードがＡＰＣ（Ａｕｔｏ Ｐｏｗｅｒ Ｃｏｎｔ
ｒｏｌ；自動出力制御）状態にある時には、スイッチＳ
Ｗ２、ＳＷ１が閉じ、レーザダイオードＬＤの発光状態
をフォトダイオードＰＤでモニタし、フォトダイオード
ＰＤからモニタ電流が発生する。抵抗Ｒ６でこのモニタ
電流を電圧に変換し、この電圧はＡＰＣ回路Ｃに入力さ
れる。The data modulation signal from the parallel data / serial data conversion block 3 is within blanking,
The control mode is APC (Auto Power Cont.)
roll; automatic output control), the switch S
W2 and SW1 are closed, the light emitting state of the laser diode LD is monitored by the photodiode PD, and a monitor current is generated from the photodiode PD. The monitor current is converted into a voltage by the resistor R6, and this voltage is input to the APC circuit C.

【００１２】ＡＰＣ回路Ｃに入力された電圧は、演算増
幅器ＯＰ１により基準電圧Ｖ１と比較され、その比較電
圧がＬＤ駆動電流回路Ｄに入力する。ＬＤ駆動電流回路
Ｄはこの入力電圧に応じた電流をレーザダイオードＬＤ
に注入する。The voltage input to the APC circuit C is compared with the reference voltage V1 by the operational amplifier OP1, and the comparison voltage is input to the LD drive current circuit D. The LD drive current circuit D supplies a current corresponding to this input voltage to the laser diode LD.
Inject into

【００１３】サンプル期間中（スイッチＳＷ１：ＯＮ）
は、ＡＰＣ回路Ｃの演算増幅器ＯＰ１の電圧によりレー
ザダイオードＬＤを駆動するが、ホールド期間中（スイ
ッチＳＷ１：ＯＦＦ）はサンプル期間中に充電されたコ
ンデンサＣ２の電圧によってレーザダイオードＬＤを駆
動する。During the sampling period (switch SW1: ON)
Drives the laser diode LD with the voltage of the operational amplifier OP1 of the APC circuit C, but drives the laser diode LD with the voltage of the capacitor C2 charged during the sampling period during the hold period (switch SW1: OFF).

【００１４】（パラレルデータ・シリアルデータ変換回
路の説明）図２のパラレルデータ・シリアルデータ変換
ブロック３の構成の１例を図４に示す。またその動作を
タイムチャートの図５を使用して説明する。(Description of Parallel Data / Serial Data Conversion Circuit) FIG. 4 shows an example of the configuration of the parallel data / serial data conversion block 3 in FIG. The operation will be described with reference to a time chart of FIG.

【００１５】図４の（Ａ）に示すように、基準同期クロ
ック信号ＣＫは、データ通信に使用される場合は変調信
号の４分周クロック信号であり、例えばＬＢＰに使用さ
れる場合は画素クロック信号である。この基準同期クロ
ック信号ＣＫは２分周回路８に入力されて不確定なデュ
ーティ成分が取り除かれ、２周分回路８から図５に示す
信号Ｓ０が出力され、パルス遅延回路ＤＬ１に入力さ
れ、パルス遅延回路ＤＬ１からパルス遅延回路ＤＬ２、
パルス遅延回路ＤＬ３に接続される。各パルス遅延回路
ＤＬ１、ＤＬ２、ＤＬ３の構成は同じであり、遅延時間
ｔも同じである。パルス遅延回路ＤＬ１、ＤＬ２，ＤＬ
３の各出力は、図５に示すＳ１、Ｓ２、Ｓ３の様にな
る。この時遅延時間ｔは、遅延制御信号ΔＶ１によって
基準同期クロック信号ＣＫの分周Ｔ₀ に対し１／４Ｔ₀
に制御されている。ここで、１０は後述の図８に示すチ
ャージポンプ回路であり、９は遅延制御信号ΔＶ１を出
力する遅延制御回路である。As shown in FIG. 4A, the reference synchronization clock signal CK is a frequency-divided clock signal of a modulation signal when used for data communication, and a pixel clock when used for LBP, for example. Signal. The reference synchronous clock signal CK is input to the divide-by-2 circuit 8 to remove an uncertain duty component, and the signal S0 shown in FIG. 5 is output from the divide-by-2 circuit 8 and input to the pulse delay circuit DL1 to output the pulse. From the delay circuit DL1 to the pulse delay circuit DL2,
Connected to pulse delay circuit DL3. Each of the pulse delay circuits DL1, DL2, and DL3 has the same configuration and the same delay time t. Pulse delay circuits DL1, DL2, DL
Each output of No. 3 is like S1, S2, S3 shown in FIG. The time delay t is the division T ₀ to 1 / 4T of the reference synchronizing clock signal CK by the delay control signal [Delta] V1 ₀
Is controlled. Here, 10 is a charge pump circuit shown in FIG. 8 described later, and 9 is a delay control circuit that outputs a delay control signal ΔV1.

【００１６】次に、図４の（Ｂ）は、上記図４の（Ａ）
の回路の後段の回路である。ＥＸＯＲ回路（排他的論理
和回路）ＸＲ１は上述の信号Ｓ１及びＳ３を入力し、信
号Ｓ１３（図５参照）を出力する。ＥＸＯＲ回路ＸＲ２
は上述の信号Ｓ０及びＳ２を入力し、信号Ｓ０２（図５
参照）を出力する。Next, FIG. 4 (B) shows the above FIG. 4 (A).
Circuit at the subsequent stage of the circuit of FIG. The EXOR circuit (exclusive OR circuit) XR1 receives the above signals S1 and S3, and outputs a signal S13 (see FIG. 5). EXOR circuit XR2
Receives the signals S0 and S2 described above and outputs a signal S02 (FIG. 5).
Output).

【００１７】Ｄ１〜Ｄ４は４ビットパラレル変調データ
信号であり、各々ラッチ回路ＦＦ１〜ＦＦ４に入力さ
れ、信号Ｓ０２の立ち上がりエッジでラッチされる。ラ
ッチ回路ＦＦ１及びＦＦ４の出力はスイッチＳＷ３に入
力され、共に信号Ｓ０２により切り替え制御され、デー
タＤ４１（図５参照）を出力する。ラッチ回路ＦＦ２及
びＦＦ３の出力はスイッチＳＷ４に入力され、共に信号
Ｓ０２により切り替え制御され、データＤ３２（図５参
照）を出力する。スイッチＳＷ３及びＳＷ４の出力は、
スイッチＳＷ５に入力されるとともに、信号Ｓ１３によ
り切り替え制御されて、４ビットシリアルデータＤＳ
（図５参照）がスイッチＳＷ５から出力される。４ビッ
トシリアルデータＤＳは図５のデータ信号であり、図３
のスイッチＳＷ２のＯＮ、ＯＦＦの制御を行う。D1 to D4 are 4-bit parallel modulation data signals, which are input to the latch circuits FF1 to FF4, respectively, and are latched at the rising edge of the signal S02. The outputs of the latch circuits FF1 and FF4 are input to a switch SW3, both of which are controlled to be switched by a signal S02, and output data D41 (see FIG. 5). The outputs of the latch circuits FF2 and FF3 are input to a switch SW4, both of which are controlled to be switched by a signal S02, and output data D32 (see FIG. 5). The outputs of switches SW3 and SW4 are
The signal is input to the switch SW5, and is controlled to be switched by the signal S13.
(See FIG. 5) is output from the switch SW5. The 4-bit serial data DS is the data signal of FIG.
ON / OFF of the switch SW2 is controlled.

【００１８】図６は図４の（Ａ）で上述したパルス遅延
回路ＤＬ１〜ＤＬ３の構成を示す。また、図７はその図
６の回路の動作を示すタイムチャートである。図６にお
いて、トランジスタＱ３＝Ｑ９、Ｑ４＝Ｑ１０、Ｑ２＝
Ｑ８、Ｑ１＝Ｑ１１、Ｑ５＝Ｑ７、定電流源Ｉ１＝Ｉ
３、抵抗Ｒ１＝Ｒ３とし、これらトランジスタは特にエ
ミッタサイズに対して規定するとともに、順方向Ｂ−Ｅ
間（ベース・エミッタ間）降下電圧を一律Ｖｂｅとす
る。FIG. 6 shows the configuration of the pulse delay circuits DL1 to DL3 described above with reference to FIG. FIG. 7 is a time chart showing the operation of the circuit of FIG. In FIG. 6, transistors Q3 = Q9, Q4 = Q10, Q2 =
Q8, Q1 = Q11, Q5 = Q7, constant current source I1 = I
3, the resistance R1 = R3, and these transistors are stipulated particularly with respect to the emitter size.
The voltage drop between (between the base and the emitter) is uniformly Vbe.

【００１９】トランジスタＱ１０のベースおよびトラン
ジスタＱ４のベースには、差動入力信号ＰＩＮ及びＮＩ
Ｎを所定レベル（例：Ｈレベル＝Ｖ_cc−２Ｖ_be−０．３
Ｖ、Ｌレベル＝Ｖ_cc−２Ｖ_be−０．８Ｖ）で入力し、ト
ランジスタＱ６のベースには遅延制御電圧ΔＶ（この場
合、ΔＶ１）を入力して、これにより抵抗Ｒ２から遅延
制御電流Ｉ_d を発生し、この遅延制御電流Ｉ_d をトラン
ジスタＱ４、Ｑ１０のエミッタカップルに供給する。そ
して、トランジスタＱ１１のエミッタ及びトランジスタ
Ｑ１のエミッタから差動出力信号Ｐ_OUT 及びＮ_OUT を出
力する。ここで、差動出力信号Ｐ_OUT 及びＮ_OUT の振幅
をＶ_p ＝Ｒ１×Ｉ２とする。The differential input signals PIN and NI are connected to the base of the transistor Q10 and the base of the transistor Q4, respectively.
N a predetermined level (eg: H level ₌ V _cc -2V be -0.3
V, type at L level ₌ V _cc -2V be -0.8V), based on the delay control voltage [Delta] V (in this case of the transistor Q6, and enter a [Delta] V1), thereby the delay control current from resistor R2 I _d It was generated, and supplies the delay control current I _d to the emitter couple of the transistors Q4, Q10. Then, differential output signals P _OUT and N _OUT are output from the emitter of the transistor Q11 and the emitter of the transistor Q1. Here, it is assumed that the amplitudes of the differential output signals P _OUT and N _OUT are V _p = R1 × I2.

【００２０】図７を参照すると、時刻ｔ₀ 以前の時、差
動入力信号Ｐ_IN（図７のａ）がＬレベルであり、図７の
ｂに示すように、トランジスタＱ９のエミッタ（以下、
Ｑ９／Ｅ）が（Ｖ_cc−２Ｖ_be＋Ｖ_p ）及びトランジスタ
Ｑ３のエミッタ（以下、Ｑ３／Ｅ）が（Ｖ_cc−２Ｖ_be）
とし、図７のｃのように、差動出力信号Ｐ_OUT がＬレベ
ル（差動出力信号Ｎ_OUT がＨレベル）とすると、この状
態で安定状態にある。Referring to FIG. 7, prior to time t ₀ , the differential input signal P _IN (FIG. 7A) is at the L level, and as shown in FIG.
Q9 / E) is (emitter of V _cc -2V _be + V _p) and the transistor Q3 (the transistor hereinafter, Q3 / E) is (V _cc -2V _be)
If the differential output signal P _OUT is at the L level (the differential output signal N _OUT is at the H level) as shown in FIG. 7C, the state is stable in this state.

【００２１】時刻ｔ₀ で、差動入力信号Ｐ_INがＨレベル
（ハイレベル）に変化すると、トランジスタＱ１０がＯ
ＮしてＱ９／Ｅのエミッタが下降を開始する（トランジ
スタＱ３はこの時点でまだＯＮ状態であり、Ｑ３／Ｅは
変化しない）。At time t ₀ , when the differential input signal P _IN changes to the H level (high level), the transistor Q 10
N and the emitter of Q9 / E begins to fall (transistor Q3 is still ON at this point and Q3 / E does not change).

【００２２】時刻ｔ１で、Ｑ９／Ｅが（Ｖ_cc−２Ｖ_be−
Ｖ_p ）になると、トランジスタＱ３はＯＮ→ＯＦＦに、
トランジスタＱ９はＯＦＦ→ＯＮに変化し始め、トラン
ジスタＱ２，Ｑ５及びトランジスタＱ８、Ｑ７からなる
比較回路によって、トランジスタＱ７は急速にＯＮ→Ｏ
ＦＦ（トランジスタＱ５は急速にＯＦＦ→ＯＮ）に変化
する。このため、差動出力信号Ｐ_OUT はＬ→Ｈレベルに
変化する（図７のｃ）。さらに、この時、Ｑ９／Ｅは
（Ｖ_cc−２Ｖ_be一Ｖ_p ）→（Ｖ_cc−２Ｖ_be）、Ｑ３／Ｅ
は（Ｖ_cc−２Ｖ_be）→（Ｖ_cc−２Ｖ_be＋Ｖ_p ）に変化
し、安定状態になる。[0022] In time t1, Q9 / E is (V _cc -2V _be -
V _p ), the transistor Q3 changes from ON to OFF,
The transistor Q9 starts to change from OFF to ON, and the transistor Q7 rapidly turns from ON to O by the comparison circuit including the transistors Q2 and Q5 and the transistors Q8 and Q7.
FF (transistor Q5 rapidly changes from OFF to ON). Therefore, the differential output signal P _OUT changes from L to H level (c in FIG. 7). In addition, at this time, Q9 / E is (V _cc -2V _be one _{V p) → (V cc -2V} be), Q3 / E
It is changed to _{(V cc -2V be) → (} V cc -2V be + V p), a stable state.

【００２３】時刻ｔ２で、差動入力信号Ｐ_INが再びＬレ
ベルに変化すると、トランジスタＱ４がＯＮしてＱ３／
Ｅが下降開始して、時刻ｔ３でＶ_cc−２Ｖ_be−Ｖ_p ）に
なった時に、図７のｂに示すように動作する。At time t2, when the differential input signal P _IN changes to the L level again, the transistor Q4 turns on and Q3 /
E has started descending, when it is _{V cc} -2V be -V _p) at time t3, operates as shown in b of FIG.

【００２４】時刻ｔ３後は、時刻ｔ₀ と全く同じ状態で
あるので、時刻ｔ₀ における仮定を満足するとともに、
以降この動作を繰り返す。差動入力信号Ｐ_IN（図７の
ａ）と作動出力信号Ｐ_OUT （図７のｃ）を比べると、立
ち上がりエッジの遅延時間と立ち下がりエッジの遅延時
間は等しく、ｔであり、パルス遅延動作をする。[0024] time after t3 is, because it is exactly the same state as time t _0, as well as satisfy the assumptions in the time t _0,
Thereafter, this operation is repeated. Comparing the differential input signal P _IN (FIG. 7A) and the operation output signal P _OUT (FIG. 7C), the delay time of the rising edge and the delay time of the falling edge are equal, t, and the pulse delay operation do.

【００２５】この遅延時間ｔは次式で近似することがで
きる。This delay time t can be approximated by the following equation.

【００２６】[0026]

【数１】ｔ＝２Ｖ_p ×Ｃ１／Ｉｄ …（１） 次に、パルス遅延回路ＤＬ１〜ＤＬ３の遅延時間制御に
ついて説明する。信号Ｓ０２は図８に示すチャージポン
プ回路１０に入力され、スイッチＳＷ６を制御する。ス
イッチＳＷ６の両端には定電流源Ｉ₅ ＝Ｉ₀ とＩ₄ ＝
０．５Ｉ₀ （電流Ｉ₀ の１／２）が接続されている。ス
イッチＳＷ６と定電流源０．５Ｉ₀ の接続点には、容量
（キャパシタ）Ｃ３が接続され、その接続点の出力はバ
ッファＢＵＦ１を介して送出され、図４の（Ａ）に示す
遅延制御回路９に入力される。遅延制御回路９はその入
力に応じて遅延制御信号ΔＶ１を出力してパルス遅延回
路ＤＬ１〜ＤＬ３に入力する。[Number 1] _{t = 2V p × C1 / Id} ... (1) Next, a description will be given delay time control of the pulse delay circuit DL1 through DL3. The signal S02 is input to the charge pump circuit 10 shown in FIG. 8, and controls the switch SW6. The constant current sources I ₅ = I ₀ and I ₄ =
0.5I ₀ (１ ／ of the current I ₀ ) is connected. A capacitor (capacitor) C3 is connected to a connection point between the switch SW6 and the constant current source 0.5I ₀ , and an output of the connection point is sent out via a buffer BUF1, and a delay control circuit shown in FIG. 9 is input. The delay control circuit 9 outputs a delay control signal ΔV1 according to the input, and inputs it to the pulse delay circuits DL1 to DL3.

【００２７】今、パルス遅延回路ＤＬ１〜ＤＬ３の遅延
時間が所望のＳＣＫ周期（基準同期クロック周期）Ｔ₀
の１／４よりも大きかったとすると、信号Ｓ０２のデュ
ーテイは５０％以上であるため、バッファＢＵＦ１の出
力電圧は安定状態にならず、下降する。この時、遅延制
御信号ΔＶ１を上昇するように遅延制御回路９を構成し
ておくと、パルス遅延回路ＤＬ１〜ＤＬ３の遅延時間ｔ
は小さくなっていく。そして、遅延時間ｔが所望値１／
４Ｔ₀ になると、信号Ｓ０２のデューテイは５０％にな
り、その結果、チャージポンプ１０は平衡状態になり、
安定した出力を遅延制御回路９に出力する。以上のよう
にして、遅延時間ｔは１／４Ｔ₀ に正確に制御すること
ができる。Now, the delay time of the pulse delay circuits DL1 to DL3 is a desired SCK cycle (reference synchronous clock cycle) T _0.
If the duty is greater than 1/4, the duty of the signal S02 is 50% or more, so that the output voltage of the buffer BUF1 does not become stable but drops. At this time, if the delay control circuit 9 is configured to increase the delay control signal ΔV1, the delay time t of the pulse delay circuits DL1 to DL3
Is getting smaller. Then, the delay time t becomes the desired value 1 /
Becomes a 4T _0, duty signal S02 becomes 50%, as a result, the charge pump 10 is in equilibrium,
A stable output is output to the delay control circuit 9. As described above, the delay time t can be accurately controlled to ４T ₀ .

【００２８】[0028]

【発明が解決しようとする課題】しかしながら、上述の
ような従来の半導体レーザ駆動回路には、以下に示すよ
うな解決すべき課題があった。However, the above-described conventional semiconductor laser drive circuit has the following problems to be solved.

【００２９】（レーザダイオードの応答特性）レーザ発
光特性には主に発光遅延と残留キャリアという特性を持
っている。(Response Characteristics of Laser Diode) Laser emission characteristics mainly have characteristics of emission delay and residual carriers.

【００３０】−発光遅延特性−レーザダイオードの光出
力は、注入電流を変化させると追随して変化する。しか
し、レーザーダイオードと発光ダイオードとはその振る
舞いが違い、発光ダイオードでは活性層内にたまる注入
キャリア密度の変化に応じて光出力は変化するが、レー
ザダイオードでは、しきい注入キャリア密度に達しなけ
れば、レーザ光は発生しない。このため、レーザ光の発
生には遅れ時間が存在する。-Light Emission Delay Characteristics-The light output of the laser diode changes as the injection current is changed. However, the behavior of laser diodes differs from that of light-emitting diodes.In a light-emitting diode, the light output changes according to the change in the injected carrier density that accumulates in the active layer.In a laser diode, however, the threshold injection carrier density must be reached. No laser light is generated. Therefore, there is a delay time in the generation of laser light.

【００３１】図９は半導体レーザに入力する注入電流
と、半導体レーザ内の活性層内のキャリアと光子の密度
の時間的変化を示す。FIG. 9 shows an injection current input to the semiconductor laser and a temporal change in the density of carriers and photons in the active layer in the semiconductor laser.

【００３２】レーザダイオードに時間的に変化する電流
（電流密度Ｊ）が加えられた時の光出力Ｐの時間的変化
は、注入キャリア密度ｎと光子密度ｎ_phの時間的変化に
より求めることができる。最も単純で理想的なレーザダ
イオードの注入キャリア密度と光子密度の時間的変化
は、次式（２）、（３）のレート方程式で与えることが
できる。The time-dependent change in the optical output P when a time-varying current (current density J) is applied to the laser diode can be obtained from the time-dependent changes in the injected carrier density n and the photon density _nph. . The temporal change of the injection carrier density and the photon density of the simplest and ideal laser diode can be given by the following rate equations (2) and (3).

【００３３】[0033]

【数２】 ｄｎ／ｄｔ＝Ｊ／ｑｄ−ｎ／τ_n −Ｇ（ｎ）ｎ_ph …（２）Dn / dt = J / qd−n / τ _n −G (n) n _ph (2)

【００３４】[0034]

【数３】 ｄｎ_ph／ｄｔ＝β_sp×ｎ／τ_n ＋Ｇ（ｎ）ｎ_ph−ｎ_ph／τ_ph …（３） ここで、ｎはキャリア密度、ｎ_phは光子密度、Ｊは電流
密度、ｑは電荷、ｄはＮ型・Ｐ型層間の距離、Ｇ（ｎ）
は光子利得、τ_n はキャリア寿命、τ_phは光子寿命に対
応する自然放出係数である。Equation 3] _{dn ph / dt = β sp ×} n / τ n + G (n) n ph -n ph / τ ph ... (3) where, n represents the carrier density, n _ph is the photon density, J is the current density , Q are electric charges, d is the distance between the N-type and P-type layers, and G (n)
Is the photon gain, τ _n is the carrier lifetime, and τ _ph is the spontaneous emission coefficient corresponding to the photon lifetime.

【００３５】注入キャリアの時間的変化は、注入によっ
て増加する割合Ｊ／ｑｄと、誘導放出で失われる割合Ｇ
（ｎ）ｎ_ph及び自然放出で失われる割合ｎ／ｒｎとで定
められる。The change over time of the injected carrier is represented by the ratio J / qd increased by injection and the ratio G lost by stimulated emission.
(N) defined by the ratio n / rn lost in n _ph and spontaneous emission.

【００３６】光子密度の時間的変化は、誘導放出で増加
する割合Ｇ（ｎ）ｎ_phと、光子のライフタイムでｐｈで
失われる割合ｎ_ph／ｒ_ph、及び自然放出光の中でレーザ
発振モードへ入り込む割合β_sp×ｎ／τ_n とで定められ
る。The temporal change in the photon density is caused by the ratio G (n) n _ph that increases by stimulated emission, the ratio n _ph / r _ph that is lost at ph during the lifetime of a photon, and laser oscillation in spontaneous emission light. The ratio of entering the mode is determined by β _sp × n / τ _n .

【００３７】上記（２）式のＧ（ｎ）ｎ_ph項が、レーザ
放出で使われるキャリアと光子の割合であり、この項が
なければ、発光ダイオードのレート方程式と等価であ
る。上記（１）式から、ｔ＝０で、ｎ＝ｎ_b ＝τ_n ×Ｊ
_b ／ｑｄ及びｎ＝ｎ_th＝τ_nJth／ｑｄの初期条件をもと
に、発光遅延時間ｔ_d を求めると、（４）式が得られ
る。The G (n) _nph term in the above equation (2) is the ratio of carriers and photons used in laser emission, and without this term, it is equivalent to the rate equation of a light emitting diode. From the above equation (1), at t = 0, n = n _b = τ _n × J
The _b / qd and _{n = n th = τ nJth /} qd initial conditions based on, when obtaining the light emission delay time t _d, is obtained (4).

【００３８】[0038]

【数４】 ｔ_d ＝τ_n ｌｏｇ_e ［（Ｊ−Ｊ_b ）／（Ｊ−Ｊ_th）］ …（４） （４）式からレーザ駆動電流がいかに理想的であったと
しても、発光遅延は必ず存在することが分かる。Equation 4] _{t d = τ n log e [} (J-J b) / (J-J th)] ... (4) (4) as a laser drive current matter how ideal the equation emission delay Is always present.

【００３９】−残留キャリア特性− 定常状態（レーザ発光状態）の後、瞬時にパルス電流が
切れた時は、上記の立ち上がり時と同様に、上記（２）
式、および（３）式を解くことによって、注入キャリア
と光子密度の時間的変化を求めることができる。例え
ば、Ｊ_b ＜Ｊ_thでは、誘導放出で増加する割合Ｇ（ｎ）
ｎ_phが大きい時は、キャリア密度ｎは急速に低下し、そ
の結果、光子密度ｎ_phも急速に低下する。-Residual carrier characteristics- When the pulse current is cut off instantaneously after the steady state (laser emission state), the same as in the above-mentioned rise (2)
By solving the equation and the equation (3), it is possible to obtain a temporal change of the injected carrier and the photon density. For example, when J _b <J _th , the rate of increase G (n) due to stimulated emission
When n _ph is large, the carrier density n decreases rapidly, and as a result, the photon density n _ph also decreases rapidly.

【００４０】ｎ_ph＝０すなわち、レーザ光がなくなって
からはｅｘｐ（−ｔ／τ_n ）の減衰曲線でキャリア密度
ｎはｎ_b に向かう。このため、レーザ光がなくなってか
らも、注入キャリア密度ｎは時定数でｎをもって、発光
ダイオードのように緩やかに減衰する。また、Ｊ_b ＞Ｊ
_thの時はキャリア密度ｎ、光子密度ｎ_phは減衰振動しな
がらＪ_b で定まるｎ_b （＝ｎ_th）、ｎ_phb に近づく。N _ph = 0, that is, after the laser beam disappears, the carrier density n goes to n _b in the attenuation curve of exp (−t / τ _n ). For this reason, even after the laser beam disappears, the injected carrier density n gradually attenuates like a light emitting diode with the time constant n. Also, J _b > J
carrier density n when the _th, the photon density n _ph is determined by J _b while attenuating vibrations n _b (= n _th), approaching the n _phb.

【００４１】（光データ通信における課題）発光遅延の
問題は、（４）式から分かるように、レーザダイオード
の定格発光強度に対して小さく使用している場合ほど、
顕著に起こり、残留キャリアの問題は高速化になるにつ
れ、シリアルデータのビット間隔が小さくなり、発光し
終わった状態から次の発光のタイミング迄に、半導体レ
ーザの活性層内の残留キャリアの密度が次の発光タイミ
ングに影響を及ぼす。そのため、光変調出力データのア
イ開口率を著しく低下させ、通信品質確保の為の変調レ
ートを十分低くしなければならないので、単一波長で所
望の通信レートを確保できない。(Problems in Optical Data Communication) The problem of light emission delay is, as can be seen from the equation (4), the smaller the laser diode is used with respect to the rated light emission intensity of the laser diode.
The problem of residual carriers occurs remarkably. As the speed increases, the bit interval of serial data becomes smaller, and the density of the residual carriers in the active layer of the semiconductor laser increases from the time when light emission ends until the next light emission timing. It affects the next light emission timing. For this reason, the eye opening ratio of the optical modulation output data must be significantly reduced, and the modulation rate for ensuring the communication quality must be sufficiently reduced, so that a desired communication rate cannot be secured with a single wavelength.

【００４２】（ＬＢＰにおける課題）光データ通信と同
様、発光遅延及び残留キャリアの問題は、発光量期待値
ずれを起こし、印画像において重大欠点であるモワレや
ビートを発生してしまうので、高速高精細ＬＢＰには採
用できない。(Problems in LBP) As in the optical data communication, the problems of the light emission delay and the residual carrier cause a shift in the expected light emission amount and cause moiré and beat which are serious defects in a printed image. It cannot be used for fine LBP.

【００４３】（バイアス電流における課題）半導体レー
ザにバイアス電流を注入すれば、発光遅延及び残留キャ
リアにおける発光タイミングのずれは解消することがで
きる。しかしながら、バイアス電流を発光しきい値電流
Ｉ_thに制御することは、半導体レーザの温度特性および
経時劣化に対応した制御を必要とするので非常に難し
く、また変調区間内外で絶えずバイアス電流を流し続け
るのは、レーザの寿命を著しく悪化させることになる。(Issues in Bias Current) By injecting a bias current into a semiconductor laser, it is possible to eliminate a light emission delay and a shift in light emission timing due to residual carriers. However, controlling the bias current to the light emitting threshold current I _th is very difficult because it requires a control corresponding to the temperature characteristics and aging of the semiconductor laser, also continues to flow constantly bias current with a modulation period and out This significantly degrades the life of the laser.

【００４４】本発明の目的は、発光遅延及び残留キャリ
アに起因する上述の課題を解決すべく、発光量期待値ず
れを防止し、バイアス電流の流し続けによりレーザの寿
命を悪化させることない光変調装置および光変調方法を
提供することにある。An object of the present invention is to solve the above-mentioned problems caused by light emission delay and residual carriers, to prevent a shift in an expected value of light emission, and to prevent light from deteriorating the life of a laser by continuing to supply a bias current. An apparatus and an optical modulation method are provided.

【００４５】[0045]

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、半導体レーザ等の発光素子を使
用して光変調を行なう光変調装置において、入力データ
を前記発光素子の発光時間に変換する変換手段と、前記
発光素子の消灯期間を計測する計測手段と、該計測手段
で計測された前記消灯期間に応じて前記変換手段の出力
の前エッジを補正する補正手段と、該補正手段の出力タ
イミングによる前記発光素子の発光終了後にバイアス電
流を一定のスロープで減衰するバイアス電流発生手段
と、前記補正手段からの補正出力を電流出力に変換し、
該電流出力に前記バイアス電流発生手段のバイアス電流
出力を加算し、加算された電流出力で前記発光素子を駆
動する駆動手段とを具備することを特徴とする。According to a first aspect of the present invention, there is provided an optical modulator for performing light modulation using a light emitting element such as a semiconductor laser. Conversion means for converting to time, measurement means for measuring a light-off period of the light-emitting element, correction means for correcting a front edge of an output of the conversion means according to the light-off period measured by the measurement means, A bias current generating means for attenuating a bias current with a constant slope after the light emission of the light emitting element by the output timing of the correcting means, and converting a corrected output from the correcting means into a current output;
And a driving means for adding the bias current output of the bias current generating means to the current output and driving the light emitting element with the added current output.

【００４６】ここで、好ましくは、前記変換手段は、パ
ラレルデータ・シリアルデータ変換手段を有する。Here, preferably, the conversion means has a parallel data / serial data conversion means.

【００４７】また、好ましくは、半導体レーザの発光量
を所望の値にするために発光量を補正するＡＰＣ制御を
行う手段と、前記半導体レーザを駆動する変調データの
パルス幅をデータ間隔に応じて変化させて半導体レーザ
を変調させる手段と、前記半導体レーザに印加するバイ
アス電流を発光開始エッジでＩ_th、発光終了エッジでＩ
_thから一定のスロープで１周期Ｔ₀ でＩ_b ＝０になるよ
うに減衰させる手段と、光パルス幅補正の前記ＡＰＣ制
御を５０％の光量で行ない、純シリアルデータを遅延器
を介すことにより所望の発光量になるように遅延量ｔ_d
をサンプリングホールドする手段と、レーザ変調区間内
においては、Ｎ−１番目のデータとＮ番目のデータを比
較して、消灯のビット数が１、２、３、４ビット以上に
あわせて注入電流開始タイミングを発光開始タイミング
から補正量１／２ｔ_d 、ｔ_d 、３／２ｔ_d 、２ｔ_d と
し、この４つのディレー量をスイッチングする手段とを
有する。Preferably, means for performing APC control for correcting the light emission amount so as to make the light emission amount of the semiconductor laser a desired value, and a pulse width of modulation data for driving the semiconductor laser in accordance with a data interval. Means for modulating the semiconductor laser by changing the bias current; and applying a bias current applied to the semiconductor laser to I _{th at} an emission start edge and to I _{th at} an emission end edge.
means for attenuating so that I _b = 0 in one cycle T ₀ with a constant slope from _th, and _{performing the} APC control of optical pulse width correction at 50% light amount and passing pure serial data through a delay unit Delay time t _d so that a desired light emission amount is obtained.
Means for sampling and holding, and in the laser modulation section, comparing the (N-1) th data with the Nth data, and starting the injection current in accordance with the number of light-off bits being 1, 2, 3, 4 bits or more. the timing from emission start timing correction amount _{1 / 2t d, t d,} 3 / 2t d, and 2t _d, and means for switching the four delay amount.

【００４８】また、好ましくは、前記光変調装置は、光
データ通信に使用されるレーザダイオードを駆動する半
導体レーザ駆動回路を有する。Preferably, the optical modulator has a semiconductor laser drive circuit for driving a laser diode used for optical data communication.

【００４９】また、好ましくは、前記光変調装置は、レ
ーザビームブリンタに使用されるレーザダイオードを駆
動する半導体レーザ駆動回路を有する。Preferably, the light modulation device has a semiconductor laser driving circuit for driving a laser diode used in a laser beam printer.

【００５０】上記目的を達成するため、請求項６の発明
は、半導体レーザ等の発光素子を使用して光変調を行な
う光変調方法において、入力データを前記発光素子の発
光時間に変換する変換ステップと、前記発光素子の消灯
期間を計測する計測ステップと、該計測ステップで計測
された前記消灯期間に応じて前記変換ステップでの出力
の前エッジを補正する補正ステップと、該補正ステップ
の出力タイミングによる前記発光素子の発光終了後にバ
イアス電流を一定のスロープで減衰するバイアス電流発
生ステップと、前記補正ステップからの補正出力を電流
出力に変換し、該電流出力に前記バイアス電流発生ステ
ップのバイアス電流出力を加算し、加算された電流出力
で前記発光素子を駆動する駆動ステップとを有すること
を特徴とする。According to a sixth aspect of the present invention, there is provided a light modulation method for performing light modulation using a light emitting element such as a semiconductor laser, the method comprising: converting input data into light emission time of the light emitting element. A measuring step of measuring a light emitting period of the light emitting element, a correcting step of correcting a leading edge of an output in the conversion step according to the light emitting period measured in the measuring step, and an output timing of the correcting step And a bias current generating step of attenuating a bias current with a constant slope after the light emission of the light emitting element is completed, and a correction output from the correction step is converted into a current output, and the bias current output in the bias current generating step is converted into the current output. And driving the light emitting element with the added current output.

【００５１】ここで、好ましくは、前記変換ステップ
は、パラレルデータ・シリアルデータ変換ステップを有
する。Here, preferably, the conversion step includes a parallel data / serial data conversion step.

【００５２】また、好ましくは、半導体レーザの発光量
を所望の値にするために発光量を補正するＡＰＣ制御を
行うステップと、前記半導体レーザを駆動する変調デー
タのパルス幅をデータ間隔に応じて変化させて半導体レ
ーザを変調させるステップと、前記半導体レーザに印加
するバイアス電流を発光開始エッジでＩ_th、発光終了エ
ッジでＩ_thから一定のスロープで１周期Ｔ₀ でＩ_b ＝０
になるように減衰させるステップと、光パルス幅補正の
前記ＡＰＣ制御を５０％の光量で行ない、純シリアルデ
ータを遅延器を介すことにより所望の発光量になるよう
に遅延量ｔ_d をサンプリングホールドするステップと、
レーザ変調区間内においては、Ｎ−１番目のデータとＮ
番目のデータを比較して、消灯のビット数が１、２、
３、４ビット以上にあわせて注入電流開始タイミングを
発光開始タイミングから補正量１／２ｔ_d 、ｔ_d 、３／
２ｔ_d 、２ｔ_d とし、この４つのディレー量をスイッチ
ングするステップとを有する。Preferably, the step of performing APC control for correcting the light emission amount so as to make the light emission amount of the semiconductor laser a desired value, and the step of changing the pulse width of modulation data for driving the semiconductor laser in accordance with a data interval. Modulating the semiconductor laser by changing the bias current, and applying a bias current to the semiconductor laser at a light emission start edge at I _th , and at a light emission end edge at a constant slope from I _th at one period T ₀ and I _b = 0.
A step of attenuating such that, the APC control of the light pulse width correction performed in 50% of the light intensity, sampling the delay amount t _d to the desired light emission amount by the intervention of the delayer pure serial data Holding and
In the laser modulation section, the (N-1) th data and N
By comparing the second data, the number of light-off bits is 1, 2,
Correction amount injected current start timing from the light emission start timing in accordance with the 3,4 or more bits _{1 / 2t d, t d,} 3 /
2t _d , 2t _d, and switching these four delay amounts.

【００５３】また、好ましくは、前記ＡＰＣ制御は、光
データ通信に使用されるレーザダイオードに対するもの
である。Preferably, the APC control is for a laser diode used for optical data communication.

【００５４】また、好ましくは、前記ＡＰＣ制御は、レ
ーザビームブリンタに使用されるレーザダイオードに対
するものである。[0054] Preferably, said APC control is for a laser diode used in a laser beam printer.

【００５５】本発明では、上記構成により、発光量を所
望の値にするために発光量を補正するＡＰＣを行い、半
導体レーザを駆動する変調データを、データ間隔に応じ
てパルス幅を変化させ、半導体レーザを変調させること
を特徴とし、図１０に示すように、バイアス電流を発光
開始エッジでＩ_th、発光終了エッジでＩ_thから一定のス
ロープで１周期Ｔ₀ でＩ_b ＝０になるように減衰させ
る。特に、本発明では、光パルス幅補正のＡＰＣを５０
％の光量（データ間隔２ビット）で行ない、純シリアル
データを遅延器を介すことにより、所望の発光量になる
ように遅延量ｔ_dをサンプリングし、ホールドする。そ
して、レーザ変調区間内においては、Ｎ−１番目のデー
タとＮ番目のデータを比較し、消灯のビット数が１、
２、３、４ビット以上にあわせて注入電流開始タイミン
グを発光開始タイミングから補正量１／２ｔ_d 、ｔ_d 、
３／２ｔ_d 、２ｔ_d とし、この４つのディレー量をスイ
ッチングする。これにより、本発明によれば、発光量期
待値ずれを防止し、バイアス電流の流し続けによりレー
ザの寿命を悪化させることない光変調装置を提供するこ
とができる。In the present invention, according to the above configuration, APC for correcting the light emission amount is performed to make the light emission amount a desired value, and the modulation data for driving the semiconductor laser is changed in pulse width in accordance with the data interval. characterized by modulating the semiconductor laser, as shown in FIG. 10, I _th bias current in the light emission start edge, so that the I _b = 0 from the I _th light-emitting ends edges one period T ₀ at a constant slope To attenuate. In particular, in the present invention, the APC for optical pulse width correction is set to 50.
% Of conducted at a light quantity (data interval 2 bits), by the intervention of the delayer pure serial data by sampling the delay amount t _d to the desired light emission amount, it holds. Then, in the laser modulation section, the (N−1) th data and the Nth data are compared, and the number of light-off bits is 1,
The injection current start timing is adjusted from the light emission start timing to the correction amounts 1/2 t _d , t _d ,
3 / 2t _d and 2t _d, and these four delay amounts are switched. As a result, according to the present invention, it is possible to provide an optical modulation device that prevents the expected emission value deviation and does not deteriorate the life of the laser due to the continuous flow of the bias current.

【００５６】[0056]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００５７】［第１の実施の形態］図１は、本発明の一
実施の形態の光変調回路の構成を示す。この光変調回路
は、４ビットパラレルデータ発生部１と、クロック信号
発生部２と、パラレルデータ・シリアルデータ変換ブロ
ック３と、レーザドライバ４の他に、本発明に係るデコ
ーダ部５と、遅延制御ブロック６と、バイアス電流回路
７とを有する。４ビットパラレルデータ発生部１から発
生された４ビットのパラレルデータＩＤ１〜ＩＤ４は、
デコーダ部５に入力され、そのデコーダ部５の出力ＯＤ
１〜ＯＤ４はパラレルデータ・シリアルデータ変換ブロ
ック３に入力され、またデコーダ部５から出力する発光
タイミング補正データＤＤ１〜４は遅延制御ブロック６
に入力される。[First Embodiment] FIG. 1 shows the configuration of an optical modulation circuit according to an embodiment of the present invention. The optical modulation circuit includes a 4-bit parallel data generation unit 1, a clock signal generation unit 2, a parallel data / serial data conversion block 3, a laser driver 4, a decoder unit 5 according to the present invention, and a delay control unit. It has a block 6 and a bias current circuit 7. The 4-bit parallel data ID1 to ID4 generated from the 4-bit parallel data generation unit 1 are:
Input to the decoder unit 5 and output OD of the decoder unit 5
1 to OD 4 are input to the parallel data / serial data conversion block 3, and the emission timing correction data DD 1 to 4 output from the decoder unit 5 are output to the delay control block 6.
Is input to

【００５８】パラレルデータ・シリアルデータ変換ブロ
ック３のシリアルデータ出力ＳＤは遅延制御ブロック６
に入力され、その遅延制御ブロック６の出力ＳＤＤ２は
バイアス電流回路７に入力される。バイアス電流回路７
の出力Ｌb はレーザドライバ４に入力する。The serial data output SD of the parallel data / serial data conversion block 3 is supplied to the delay control block 6
, And the output SDD2 of the delay control block 6 is input to the bias current circuit 7. Bias current circuit 7
Is input to the laser driver 4.

【００５９】遅延制御ブロック６で遅延量を補正された
シリアルデータ出力ＳＤＤ１はレーザドライバ４に入力
される。また、レーザドライバ４は半導体レーザＡに接
続され、フォトダイオードＰＤのモニタ出力Ｖ_mon 及び
基準電源Ｖ１はレーザドライバ４から遅延制御ブロック
６に入力される。The serial data output SDD 1 whose delay has been corrected by the delay control block 6 is input to the laser driver 4. The laser driver 4 is connected to the semiconductor laser A, and the monitor output V _{mon of the} photodiode PD and the reference power supply V 1 are input from the laser driver 4 to the delay control block 6.

【００６０】次に、上記各ブロック個別の構成について
述べる。Next, the configuration of each block will be described.

【００６１】（デコーダ部）図１１はデコーダ部５の１
構成例を示す。このデコーダ部５は、４個のフリップフ
ロップＦＦ５〜ＦＦ８と、１４個の論理積回路ＡＮＤ１
〜ＡＮＤ１４と、４個の論理和回路ＯＲ１〜ＯＲ４とを
有する。デコーダ部５へ入力されたパラレルデータＩＤ
１〜ＩＤ４により、遅延制御ブロック６のＮ番目の制御
量（ＤＤＮ）をＮ−１番目のデータと比較して決め、ま
たパラレルデータ・シリアルデータ変換ブロック３に基
準クロックＣＫに同期した信号（ＯＤＮ）を出力する。(Decoder Unit) FIG.
An example of the configuration is shown. The decoder unit 5 includes four flip-flops FF5 to FF8 and fourteen AND circuits AND1.
To AND14 and four OR circuits OR1 to OR4. Parallel data ID input to decoder unit 5
1 to ID4, the N-th control amount (DDN) of the delay control block 6 is determined by comparing it with the (N-1) -th data, and the parallel data / serial data conversion block 3 synchronizes the signal (ODN) synchronized with the reference clock CK. ) Is output.

【００６２】データ発生部１から入力されたＩＤ１〜Ｉ
Ｄ４は、それぞれフリップフロップＦＦ５〜ＦＦ８に入
力され、クロック信号発生部２の基準クロックＣＫでラ
ッチされ、フリップフロップＦＦ５〜ＦＦ８は信号ＯＤ
１〜ＯＤ４をパラレルデータ・シリアルデータ変換ブロ
ック３に出力する。ID1 to I input from the data generator 1
D4 is input to the flip-flops FF5 to FF8 and latched by the reference clock CK of the clock signal generator 2, and the flip-flops FF5 to FF8 output the signal OD.
1 to OD4 are output to the parallel data / serial data conversion block 3.

【００６３】論理積回路ＡＮＤ１〜ＡＮＤ１４は、フリ
ップフロップＦＦ５〜ＦＦ８に入力される信号ＩＤ１〜
ＩＤ４とその出力信号ＯＤ１〜ＯＤ４とをデコードす
る。論理積回路ＡＮＤ１〜１４の出力については、それ
ぞれ論理積回路ＡＮＤ１〜ＡＮＤ５の出力は論理和回路
ＯＲ１、論理積回路ＡＮＤ６〜ＡＮＤ９の出力は論理和
回路ＯＲ２、論理積回路ＡＮＤ１０〜ＡＮＤ１２の出力
は論理和回路ＯＲ３、論理積回路ＡＮＤ１３およびＡＮ
Ｄ１４の出力は論理和回路ＯＲ４にそれぞれ入力され、
論理和回路ＯＲ１〜ＯＲ４の出力は出力信号ＤＤ４、Ｄ
Ｄ３，ＤＤ２、ＤＤ１となり、遅延制御ブロック６に出
力される。The AND circuits AND1 to AND14 correspond to the signals ID1 to ID1 input to the flip-flops FF5 to FF8.
ID4 and its output signals OD1 to OD4 are decoded. Regarding the outputs of the AND circuits AND1 to 14, the outputs of the AND circuits AND1 to AND5 are the OR circuit OR1, the outputs of the AND circuits AND6 to AND9 are the OR circuit OR2, and the outputs of the AND circuits AND10 to AND12 are logical. Sum circuit OR3, AND circuit AND13 and AN
The output of D14 is input to the OR circuit OR4, respectively.
The outputs of the OR circuits OR1 to OR4 are output signals DD4 and D4.
D3, DD2, and DD1 are output to the delay control block 6.

【００６４】出力信号ＤＤ４では、Ｎ番目のデータ（Ｉ
Ｄ１〜ＩＤ４）とＮ−１番目のデータ（ＯＤ１〜ＯＤ
４）とを比較した時に、Ｎ番目のシリアルデータの↑
（立ち上げ）エッジとＮ一１番目のシリアルデータの↓
（立ち下がり）エッジの間隔が４ビット以上である時
に、出力信号ＤＤ４はＨ（ハイレベル）の信号が検出さ
れ、それ以外は全てＬ（ローレベル）の信号となる。同
様にして、出力信号ＤＤ３では、Ｎ番目のシリアルデー
タの↑エッジとＮ−１番目のシリアルデータの↓エッジ
の間隔が３ビットである時に、出力信号ＤＤ３はＨの信
号が検出される。同様に、出力信号ＤＤ２はデータ間の
上記間隔が２ビット、出力信号ＤＤ１は上記間隔１ビッ
トの時にそれぞれＨ信号が検出される。In the output signal DD4, the N-th data (I
D1 to ID4) and the (N-1) th data (OD1 to OD)
4), the Nth serial data ↑
(Start-up) Edge and N-first serial data ↓
When the interval between the (falling) edges is 4 bits or more, an H (high level) signal is detected as the output signal DD4, and all other signals are L (low level) signals. Similarly, in the output signal DD3, when the interval between the ↑ edge of the Nth serial data and the ↓ edge of the (N-1) th serial data is 3 bits, an H signal is detected as the output signal DD3. Similarly, the output signal DD2 detects the H signal when the interval between data is 2 bits, and the output signal DD1 detects the H signal when the interval is 1 bit.

【００６５】（パラレルデータ・シリアルデータ変換
部）パラレルデータ・シリアルデータ変換部３の基本回
路は従来例と構成が同じなので、その説明は省略する。(Parallel Data / Serial Data Conversion Unit) The basic circuit of the parallel data / serial data conversion unit 3 has the same configuration as that of the conventional example, and the description thereof is omitted.

【００６６】（遅延制御ブロック）図１２は遅延制御ブ
ロック６の１構成例を示す。遅延制御ブロック６に入力
されたシリアルデータＳＤは、遅延器ＰＤＬ１に入力さ
れ、遅延器ＰＤＬ１の出力は後段の遅延器ＰＤＬ２〜Ｐ
ＤＬ４に順次接続されて、最後に加算回路ＯＲ５に入力
される。また、入力データＳＤと遅延器ＰＤＬ１との間
にはラインＤＰ１、また遅延器ＰＤＬ１と遅延器ＰＤＬ
２の間にはラインＤＰ２、また遅延器ＰＤＬ２と遅延器
ＰＤＬ３の間にはラインＤＰ３、また遅延器ＰＤＬ３と
遅延器ＰＤＬ４の間にはラインＤＰ４がそれぞれ接続さ
れる。ラインＤＰ１〜ＤＰ４はそれぞれスイッチＳＷ１
０、ＳＷ９、ＳＷ８、ＳＷ７に接続され、他の接点は全
て加算回路ＯＲ５に入力される。これらスイッチの開閉
については、スイッチＳＷ１０はデコーダ部５からのデ
ータＤＤ４、スイッチＳＷ９はデコーダ部５からのデー
タＤＤ３、スイッチＳＷ８はデコーダ部５からのデータ
ＤＤ２、スイッチＳＷ７はデコーダ部５からのデータＤ
Ｄ１でそれぞれ制御され、それぞれデータがＨ（ハイレ
ベル）の時に、該当のスイッチがＯＮする。(Delay Control Block) FIG. 12 shows an example of the configuration of the delay control block 6. The serial data SD input to the delay control block 6 is input to the delay unit PDL1, and the output of the delay unit PDL1 is output to the delay units PDL2 to PDL at the subsequent stage.
DL4 are sequentially connected, and finally input to the adder OR5. A line DP1 is provided between the input data SD and the delay unit PDL1, and a delay unit PDL1 is connected to the delay unit PDL1.
2, a line DP2 is connected between the delay units PDL2 and PDL3, and a line DP4 is connected between the delay units PDL3 and PDL4. Lines DP1 to DP4 are connected to switches SW1 respectively.
0, SW9, SW8, and SW7, and all other contacts are input to the addition circuit OR5. Regarding the opening and closing of these switches, switch SW10 is data DD4 from decoder unit 5, switch SW9 is data DD3 from decoder unit 5, switch SW8 is data DD2 from decoder unit 5, and switch SW7 is data DD from decoder unit 5.
Each of the switches is controlled by D1, and when the data is H (high level), the corresponding switch is turned on.

【００６７】遅延器ＰＤＬ１〜ＰＤＬ４の回路は従来例
で詳述した図６に示す回路と同じ構成の回路であり、従
来例と同様の動作をするのでその説明は省略する。The circuits of the delay units PDL1 to PDL4 have the same configuration as the circuit shown in FIG. 6 described in detail in the conventional example, and operate in the same manner as in the conventional example.

【００６８】遅延器ＰＤＬ１〜ＰＤＬ４の遅延量の制御
は、レーザドライバ４からのレーザ発光状態を検出する
電圧Ｖ_mon をＬＰＦ（ローパスフィルタ）８で平滑化さ
れた電圧と、レーザドライバ４内部のＡＰＣ回路Ｃ（後
述の図１０参照）の基準電圧Ｖ１を２つの抵抗Ｒ８、Ｒ
８で２分圧された電圧とを、演算増幅器ＯＰ４で比較し
た電圧ΔＶ２により行ない、そして演算増幅器ＯＰ４の
出力側接続したスイッチＳＷ１１がＯＮのときに光パル
ス幅を補正し、スイッチＳＷ１１がＯＦＦのときはその
補正した光パルス幅のΔＶ２をコンデンサＣ４でホール
ドする。The delay amounts of the delay units PDL1 to PDL4 are controlled by controlling a voltage V _mon for detecting a laser emission state from the laser driver 4 by a voltage smoothed by an LPF (low-pass filter) 8 and an APC in the laser driver 4. The reference voltage V1 of the circuit C (see FIG. 10 described later) is connected to two resistors R8, R
8, the voltage divided by 2 is applied by the voltage ΔV2 compared by the operational amplifier OP4, and when the switch SW11 connected to the output side of the operational amplifier OP4 is ON, the optical pulse width is corrected, and the switch SW11 is turned OFF. At this time, the corrected optical pulse width ΔV2 is held by the capacitor C4.

【００６９】（バイアス電流回路）図１３はバイアス電
流回路７の１構成例を示す。バイアス電流回路７はＩ_th
電流設定電圧回路９、コンデンサＣ５、トランジスタＱ
１４、Ｑ１５、Ｑ１６、Ｑ１７、バッファＢＵＦ２、抵
抗Ｒ９で構成される。トランジスタＱ１４のベースには
遅延制御ブロック６から出力される４ビットシリアルデ
ータＳＤＤ２がＩ_th電流設定電圧回路９によってＨ及び
Ｌ電圧が補正された信号が入力され、ベース電位がＶ３
＋ΔＶ３の時にコンデンサＣ４が急速に充電される。そ
の時に抵抗Ｒ９及びトランジスタＱ１５、Ｑ１６、Ｑ１
７から構成されるカレントミラ回路に流れる電流はＩ_th
であり、たとえば特開平５−１９０９４７号公報に示さ
れるような方法により、半導体レーザＡの発光間際のＩ
_th電流になるようにＩ_th電流設定電圧回路９が制御され
るものとする。また、トランジスタＱ１４のベース電位
がＶ３の時には、コンデンサＣ４に充電されたΔＶ３の
電圧が電流源Ｉ６より一定のスロープをもって放電され
る（図１０の（Ａ）参照）。(Bias Current Circuit) FIG. 13 shows an example of the configuration of the bias current circuit 7. The bias current circuit 7 outputs I _th
Current setting voltage circuit 9, capacitor C5, transistor Q
14, Q15, Q16, Q17, a buffer BUF2, and a resistor R9. The base of the transistor Q14 is input a signal 4 bit serial data SDD2 output from the delay control block 6 is corrected H and L voltages by I _th current setting voltage circuit 9, the base potential V3
At + ΔV3, the capacitor C4 is rapidly charged. At that time, the resistor R9 and the transistors Q15, Q16, Q1
Current flowing through the current mirror circuit composed of 7 I _th
For example, according to the method disclosed in Japanese Patent Application Laid-Open No. 5-190947, the I
so that _th current shall I _th current setting voltage circuit 9 is controlled. When the base potential of the transistor Q14 is V3, the voltage ΔV3 charged in the capacitor C4 is discharged from the current source I6 with a constant slope (see FIG. 10A).

【００７０】電流源Ｉ６のスロープを決めるのは、パラ
レルデータ・シリアルデータ変換ブロック３内部にある
ΔＶであり、従来で述べたＩ_d ×Ｔ₀ ／４＝Ｃ１×ΔＶ
と相関付けるため、コンデンサＣ５と電流源Ｉ６で決ま
る放電のスロープが時間ｔ＝０の時Ｉ_th、時間ｔ＝Ｔ₀
の時電流０になるようにするために、コンデンサＣ５の
値をＣ５＝４×Ｃ１とする。[0070] determine the slope of the current source I6 is a [Delta] V in the internal parallel data serial data conversion block 3, described in the prior _{I d × T 0/4 =} C1 × ΔV
In order to correlate, the slope of the discharge determined by the capacitor C5 and the current source I6 is I _th when the time t = ₀ , and the time t = T ₀ when the time t = _0.
At this time, the value of the capacitor C5 is set to C5 = 4 × C1 in order to make the current 0.

【００７１】（レーザドライバ）図１４はレーザドライ
バ回路４の１構成例を示す。基本的に従来例で示した図
３の回路と左程相違がなく、変更した個所のみについて
述べると、レーザダイオードＬＤのカソード部に接続さ
れるバイアス電流入力部が上記のバイアス電流回路図７
の出力部に接続される構成となっている。(Laser Driver) FIG. 14 shows an example of the configuration of the laser driver circuit 4. Basically, there is no difference from the circuit of FIG. 3 shown in the conventional example, and only the changed part will be described. The bias current input part connected to the cathode part of the laser diode LD is the bias current circuit shown in FIG.
Is connected to the output unit of.

【００７２】（全体の回路動作）次に全体の回路動作を
図１５のタイミングチャートを用いて説明する。(Overall Circuit Operation) Next, the overall circuit operation will be described with reference to the timing chart of FIG.

【００７３】−発光強度補正ＡＰＣ１時− 図１５において、ＡＰＣパルス１（ＡＰＣ１）がＬ（ロ
ーレベル）区間、即ち図１４のスイッチＳＷ１がＯＮ
（閉成）している時に、光強度を補正するＡＰＣ状態に
おいて、データ発生部１は全てＨ（ハイレベル）の信号
ＯＤ１〜ＯＤ４をデコーダ部５を介してパラレルデータ
・シリアルデータ変換ブロック３に入力し、パラレルデ
ータ・シリアルデータ変換ブロック３でシリアルデータ
ＳＤに変換する。ＯＤ１〜ＯＤ４の全て信号がＨなの
で、シリアル信号ＳＤの４ビット連続Ｈの信号が遅延制
御ブロック６に入力される。-Light emission intensity correction APC1-In FIG. 15, the APC pulse 1 (APC1) is in the L (low level) section, that is, the switch SW1 in FIG. 14 is ON.
When (closed), in the APC state in which the light intensity is corrected, the data generation unit 1 sends all the H (high level) signals OD1 to OD4 to the parallel data / serial data conversion block 3 via the decoder unit 5. The data is input and converted into serial data SD by the parallel data / serial data conversion block 3. Since all the signals OD1 to OD4 are H, a 4-bit continuous H signal of the serial signal SD is input to the delay control block 6.

【００７４】遅延制御ブロック６では、シリアル信号Ｓ
Ｄにエッジが存在しないのでそのまま通過し、バイアス
電流回路７及びレーザドライバ回路４に信号ＳＤＤ２，
ＳＤＤ１信号をそれぞれ出力する。バイアス電流回路７
では図１３のトランジスタＱ１４がこの区間ではＯＮす
るので、出力バイアス電流Ｉ_b はＩ_th電流をＡＰＣ１区
間中、半導体レーザＡに注入し続ける。また、ＳＤＤ１
信号はレーザドライバ４の回路（図１４）中のスイッチ
ＳＷ２を、ＡＰＣ１区間中ＯＮ状態にし、そのため半導
体レーザＡは所謂フル点灯状態になる。ＡＰＣ回路の動
作は従来例での説明と同じなので、その説明は省略す
る。In the delay control block 6, the serial signal S
Since there is no edge at D, the signal passes through as it is, and the signals SDD2 and SDD2
It outputs the SDD1 signal. Bias current circuit 7
In the transistor Q14 of FIG. 13 is turned ON at this interval, the output bias current I _b is in APC1 interval the I _th current continues injected into the semiconductor laser A. In addition, SDD1
The signal turns on the switch SW2 in the circuit (FIG. 14) of the laser driver 4 during the APC1 section, so that the semiconductor laser A is in a so-called full lighting state. The operation of the APC circuit is the same as the description in the conventional example, and the description is omitted.

【００７５】−光パルス幅補正ＡＰＣ２時− 図１５においてＡＰＣパルス２（ＡＰＣ２）がＬ区間で
は光パルス幅を補正するＡＰＣ状熊になる。データ発生
部１からはデューティ５０％のデータ（例えば、ＩＤ４
＝Ｈ、ＩＤ３＝Ｈ、ＩＤ２＝Ｌ、ＩＤ１＝Ｌ）がデコー
ダ部５に入力される。-At the time of light pulse width correction APC2-In Fig. 15, APC pulse 2 (APC2) becomes an APC-shaped bear for correcting the light pulse width in the L section. From the data generation unit 1, data with a duty of 50% (for example, ID4
= H, ID3 = H, ID2 = L, ID1 = L) are input to the decoder unit 5.

【００７６】デコーダ部５に入力されたデータＩＤ１〜
ＩＤ４は、図１１のフリップフロップＦＦ５〜ＦＦ８を
通じてデータＯＤ１〜ＯＤ４を出力する。また、この
時、図１５のＡＰＣ２区間中、デューティが連続５０％
のデータであるので、論理積回路ＡＮＤ１０〜ＡＮＤ１
２のどれかがＨになり（例えば、データＨ‘Ｃである
と、ＡＮＤ１０がＨ）、その結果、論理和回路ＯＲ３が
Ｈになり、これにより、出力信号ＤＤ２がＨになる。Data IDs 1 to 1 input to the decoder 5
ID4 outputs data OD1 to OD4 through flip-flops FF5 to FF8 in FIG. At this time, during the APC2 section in FIG.
Therefore, the AND circuits AND10 to AND1
2 becomes H (for example, if the data is H′C, AND10 is H), and as a result, the OR circuit OR3 becomes H, and thereby the output signal DD2 becomes H.

【００７７】パラレルデータ・シリアルデータ変換部３
から出力されたシリアルデータＳＤは図１２の遅延制御
ブロック６に入力され、遅延器ＰＤＬ１に入力される。Parallel data / serial data converter 3
Is output to the delay control block 6 in FIG. 12 and is input to the delay unit PDL1.

【００７８】ＡＰＣ１状態の時は、デコーダ部５の出力
により信号ＤＤ２がＨになるので、スイッチＳＷ８がＯ
Ｎとなり、信号線ＤＰ３がＯＮになるので、遅延制御ブ
ロック６の出力信号ＳＤＤ２の↑エッジは、入力信号の
ＳＤよりもｔ_d 時間分遅れて発生する（図１０の（Ｂ）
参照）。また、遅延制御ブロック６の出力信号のＳＤＤ
２のエッジは、入力信号のＳＤよりも２ｔ_d 時間分遅延
されて出力される。即ち、出力信号ＳＤＤ２は入力信号
ＳＤよりもｔ_d 時間多く、Ｈの状態が続く。In the APC1 state, the signal DD2 becomes H by the output of the decoder unit 5, so that the switch SW8 is
N becomes, the signal lines DP3 is ON, ↑ edge of the output signal SDD2 of the delay control block 6, t _d time delayed by generating than SD of the input signal (shown in FIG. 10 (B)
reference). Also, the SDD of the output signal of the delay control block 6
Second edge is output with a delay 2t _d time period than SD of the input signal. That is, the output signal SDD2 remains at the H level for a time period t _d longer than the input signal SD.

【００７９】図１３のバイアス電流回路７に入力された
上記信号ＳＤＤ２信号は、トランジスタＱ１４のベース
に入力され、その信号ＳＤＤ２の↑エッジでコンデンサ
Ｃ５が充電し、その信号ＳＤＤ２の↓エッジで時間Ｔ₀
のスロープで放電するが、↓エッジから（Ｔ₀ ／２−ｔ
_d ）時間後に、再び↑により再度コンデンサＣ５は充電
され、これをＡＰＣ２区間中繰り返す。The signal SDD2 input to the bias current circuit 7 shown in FIG. 13 is input to the base of the transistor Q14. The capacitor C5 is charged at the ↑ edge of the signal SDD2, and the time T is set at the ↓ edge of the signal SDD2. ₀
From the ↓ edge (T ₀ / 2−t
_d ) After the time, the capacitor C5 is charged again by ↑, and this is repeated during the APC2 interval.

【００８０】レーザドライバ４は上記ＳＤＤ１信号によ
り図１４のスイッチＳＷ２の開閉を行ない、レーザダイ
オードＬＤの発光状態をフォトダイオードＰＤがモニタ
した電圧Ｖｍｏｎが遅延制御ブロック６に入力される。
図１２の遅延制御ブロック６において、入力された電圧
Ｖ_mon はＬＰＦ８により平滑化されて演算増幅器ＯＰ４
の正極側に入力される。また、遅延制御ブロック６に入
力された基準電圧Ｖ１は同様にして２つの抵抗Ｒ８、Ｒ
８によって分圧され、Ｖ×１／２の電圧が演算増幅器Ｏ
Ｐ４の負極側に入力される。The laser driver 4 opens and closes the switch SW2 shown in FIG. 14 in response to the SDD1 signal. The voltage Vmon obtained by monitoring the light emitting state of the laser diode LD by the photodiode PD is input to the delay control block 6.
In the delay control block 6 of FIG. 12, the input voltage V _mon is smoothed by the LPF 8 and
Is input to the positive electrode side. Similarly, the reference voltage V1 input to the delay control block 6 has two resistors R8 and R2.
8 and a voltage of V × １ ／ is applied to the operational amplifier O
It is input to the negative pole side of P4.

【００８１】ＡＰＣ２が動作状態にある時は、スイッチ
ＳＷ１１がＯＮの状態にあり、光量が５０％、即ちフル
点灯状態での発光強度ＡＰＣ１の基準電圧Ｖ１の１／２
になるようにフィードバックされる。When the APC2 is in the operating state, the switch SW11 is in the ON state, and the light amount is 50%, that is, 1/2 of the reference voltage V1 of the emission intensity APC1 in the full lighting state.
It is fed back to become.

【００８２】発光量がフル点灯の５０％よりも大きかっ
た場合には、ｔ_d ／２制御回路ＰＤＬ１〜ＰＤＬ４の遅
延量が小さくなるように（ΔＶ２が大→Ｉ_d が大、ゆえ
に（１）式からｔ＝２Ｖ_p ×Ｃ１／Ｉ_d →小）制御され
る。発光量がフル点灯５０％よりも小さい場合には、そ
の逆となる。そして、ＡＰＣ２がＨ区間、即ち光パルス
幅補正区間外では、図１２のホールドコンデンサＣ４に
よってΔＶ２の値を保持する。[0082] If the light emission amount is larger than 50% of full lighting, like delay of t _d / 2 control circuit PDL1~PDL4 decreases ([Delta] V2 is large → I _d is large, therefore (1) _{t = 2V p × C1 / I} d → small) is controlled from the equation. When the light emission amount is smaller than 50% of full lighting, the opposite is true. Then, when APC2 is in the H section, that is, outside the optical pulse width correction section, the value of ΔV2 is held by the hold capacitor C4 in FIG.

【００８３】−レーザ変調区間− レーザ変調区間、即ち、図１５に示すＡＰＣ１、ＡＰＣ
２の制御後は、変調データに基づいてディレー量データ
ＤＤ１〜ＤＤ４によりスイッチＳＷ７〜ＳＷ１０を制御
して変調を行なう。Ｎ−１番目のデータとＮ番目のデー
タを比較した時、その間隔が４ビット以上であれば、ス
イッチＳＷ１０がＯＮし、その間隔が３ビットであれば
スイッチＳＷ９がＯＮし、その間隔が２ビットであれば
スイッチＳＷ８がＯＮし、間隔が１ビットであればスイ
ッチＳＷ７がＯＮし、それぞれ変調した後の結果からの
変調データの間隔に応じてディレー量を決定し、変調を
行なう。Laser Modulation Section Laser modulation section, that is, APC1 and APC shown in FIG.
After the control of 2, the modulation is performed by controlling the switches SW7 to SW10 by the delay amount data DD1 to DD4 based on the modulation data. When comparing the (N-1) th data with the Nth data, if the interval is 4 bits or more, the switch SW10 is turned on. If the interval is 3 bits, the switch SW9 is turned on. If it is a bit, the switch SW8 is turned on. If the interval is 1 bit, the switch SW7 is turned on. The delay amount is determined according to the interval of the modulated data from the result of the modulation, and modulation is performed.

【００８４】［他の実施の形態］なお、本発明は、複数
の機器（例えば、ホストコンピュータ、インターフェー
ス機器、リーダ、プリンタなど）から構成されるシステ
ムに適用しても、１つの機器からなる装置（例えば、複
写機、ファクシミリ装置など）に適用してもよい。[Other Embodiments] Even if the present invention is applied to a system including a plurality of devices (for example, a host computer, an interface device, a reader, a printer, etc.), an apparatus including one device (For example, a copying machine, a facsimile machine, etc.).

【００８５】また、本発明の目的は、前述した実施の形
態の機能を実現するソフトウエアのプログラムコードを
記録した記録媒体（記憶媒体）を、システムあるいは装
置に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプロ
グラムコードを読み出し、実行することによっても、達
成されることは言うまでもない。Further, an object of the present invention is to supply a recording medium (storage medium) recording a program code of software for realizing the functions of the above-described embodiment to a system or an apparatus, and to provide a computer of the system or the apparatus. Needless to say, the present invention is also achieved when the CPU (or the CPU or the MPU) reads out and executes the program code stored in the recording medium.

【００８６】この場合、記録媒体から読み出されたプロ
グラムコード自体が前述した実施の形態の機能を実現す
ることになり、そのプログラムコードを記録した記録媒
体は本発明を構成することになる。In this case, the program code itself read from the recording medium realizes the functions of the above-described embodiment, and the recording medium on which the program code is recorded constitutes the present invention.

【００８７】そのプログラムコードを記録し、またテー
ブル等の変数データを記録する記録媒体としては、例え
ばフロッピーディスク（ＦＤ）、ハードディスク、光デ
ィスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁
気テープ、不揮発性のメモリカード（ＩＣメモリカー
ド）、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰＲＯＭ
など）などを用いことができる。As a recording medium for recording the program code and variable data such as a table, for example, a floppy disk (FD), hard disk, optical disk, magneto-optical disk, CD-ROM, CD-R, magnetic tape, Non-volatile memory card (IC memory card), ROM (mask ROM, flash EEPROM)
Etc.) can be used.

【００８８】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述の実施の形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づいて、コンピュータ上で稼動しているＯＳ（オ
ペレーティングシステム）などが実際の処理の一部また
は全部を行ない、その処理によって前述した実施の形態
の機能が実現される場合も含まれることは言うまでもな
い。Further, when the computer executes the readout program code, not only the functions of the above-described embodiment are realized, but also the operating system (OS) running on the computer based on the instruction of the program code. It goes without saying that an operating system) may perform some or all of the actual processing, and the processing may realize the functions of the above-described embodiments.

【００８９】[0089]

【発明の効果】本発明によるパターン効果によるずれ量
を従来例と比較したグラフを図１６に示す。入力電流Ｉ
＝１．５Ｉ_th、発光遅延量を２ｎｓと想定した場合、横
軸を周波数、縦軸をずれ量とし、ずれ量を（所望の発光
時間−実際の発光時間）の絶対値／（所望の発光時間）
とすると、１００ＭＨｚにおいて、従来ではデータ間隔
が１ビットの時のずれ量は５０％であったものが本発明
では２％のずれ量に、データ間隔２ビットでは従来の７
０％のずれ量が本発明では０％のずれ量に、データ間隔
３ビットでは従来の８０％のずれ量が本発明では５％の
ずれ量に、データ間隔４ビットでは従来の８０％のずれ
量が本発明では１５％のずれ量に、データ間隔５ビット
以上では従来の８０％のずれ量が本発明では５％のずれ
量に改善される。FIG. 16 is a graph comparing the shift amount due to the pattern effect according to the present invention with the conventional example. Input current I
Assuming that 1.5 I _th and the light emission delay amount are 2 ns, the horizontal axis is the frequency and the vertical axis is the shift amount, and the shift amount is the absolute value of (desired light emission time−actual light emission time) / (desired light emission). time)
At 100 MHz, the shift amount when the data interval is 1 bit in the related art is 50%, but the shift amount is 2% in the present invention, and the shift amount is 2% in the conventional example when the data interval is 2 bits.
In the present invention, a 0% shift amount is a 0% shift amount, a conventional 80% shift amount is a 5% shift amount in the present invention with a data interval of 3 bits, and a conventional 80% shift amount with a data interval of 4 bits. In the present invention, the shift amount is improved to 15%, and when the data interval is 5 bits or more, the shift amount of 80% is improved to 5% in the present invention.

【００９０】また、バイアス電流を発光直前まで注入す
る従来方式に対し、本発明によれば、発光停止区間が４
ビット以上に対しては、バイアス電流が０になるよう
に、無駄にバイアス電流を流さないので、レーザの寿命
を伸ばすことができる。In contrast to the conventional method in which the bias current is injected until immediately before the light emission, according to the present invention, the light emission stop period is four times.
For bits or more, the bias current is not wasted so that the bias current becomes 0, so that the life of the laser can be extended.

【００９１】以上説明したように、本発明によれば、発
光量期待値ずれを防止し、バイアス電流の流し続けによ
りレーザの寿命を悪化させることない光変調装置を提供
することができる。As described above, according to the present invention, it is possible to provide an optical modulation device which prevents a shift in an expected emission value and does not deteriorate the life of a laser due to a continuous flow of a bias current.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態における光変調装置の構成
を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a light modulation device according to an embodiment of the present invention.

【図２】従来例の光変調装置の構成例を示すブロック図
である。FIG. 2 is a block diagram illustrating a configuration example of a conventional light modulation device.

【図３】従来のレーザドライバの回路構成を示す回路図
である。FIG. 3 is a circuit diagram showing a circuit configuration of a conventional laser driver.

【図４】従来のパラレルデータ・シリアルデータ変換回
路の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a conventional parallel data / serial data conversion circuit.

【図５】図４の（Ｂ）の従来回路の動作を示すタイミン
グチャートである。FIG. 5 is a timing chart showing the operation of the conventional circuit of FIG.

【図６】図４の（Ａ）の従来のパルス遅延回路の構成を
示す回路図である。FIG. 6 is a circuit diagram showing a configuration of the conventional pulse delay circuit of FIG.

【図７】図６の従来回路の動作を示すタイミングチャー
トである。FIG. 7 is a timing chart showing the operation of the conventional circuit of FIG.

【図８】図４の（Ａ）の従来のチャージポンプ回路の構
成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of the conventional charge pump circuit of FIG.

【図９】従来の半導体レーザの過渡応答を示す波形図で
ある。FIG. 9 is a waveform diagram showing a transient response of a conventional semiconductor laser.

【図１０】本発明の動作特性の概要を示す特性図であ
る。FIG. 10 is a characteristic diagram showing an outline of operation characteristics of the present invention.

【図１１】本発明の一実施形態におけるデコーダ部の構
成を示すブロック図である。FIG. 11 is a block diagram illustrating a configuration of a decoder unit according to an embodiment of the present invention.

【図１２】本発明の一実施形態の遅延制御ブロックの構
成を示す回路図である。FIG. 12 is a circuit diagram illustrating a configuration of a delay control block according to an embodiment of the present invention.

【図１３】本発明の一実施形態のバイアス電流回路の構
成を示す回路図である。FIG. 13 is a circuit diagram showing a configuration of a bias current circuit according to one embodiment of the present invention.

【図１４】本発明の一実施形態で使用するレーザドライ
バの回路構成を示す回路図である。FIG. 14 is a circuit diagram showing a circuit configuration of a laser driver used in one embodiment of the present invention.

【図１５】本発明の一実施形態の動作を示すタイミング
チャートである。FIG. 15 is a timing chart showing the operation of one embodiment of the present invention.

【図１６】本発明の効果を示す特性図である。FIG. 16 is a characteristic diagram showing the effect of the present invention.

【符号の説明】[Explanation of symbols]

１ ４ビットパラレルデータ発生部 ２ クロック信号発生部 ３ パラレルデータ・シリアルデータ変換ブロック ４ レーザドライバ ５ デコーダ部 ６ 遅延制御ブロック ７ バイアス電流回路 ８ ＬＰＦ（ローパスフィルタ） ９ Ｉ_th電流設定電圧回路 Ａ 半導体レーザ （ＬＤ…レーザダイオード、ＰＤ…フォトダイオード） Ｂ バイアス電流ブロック Ｃ 発光強度補正ＡＰＣ回路ブロック Ｄ 半導体レーザ注入電流ブロック ＯＰ１〜ＯＰ４ 演算増幅器 Ｑ１〜Ｑ１７ ＮＰＮトランジスタ ＳＷ１〜ＳＷ１１ スイッチ Ｒ１〜Ｒ９ 抵抗 Ｃ１〜Ｃ５ コンデンサ1 4-bit parallel data generating section 2 clock signal generator 3 parallel data serial data conversion block 4 laser driver 5 decoder 6 delay control block 7 bias current circuit 8 LPF (low pass filter) 9 I _th current setting voltage circuit A semiconductor laser (LD: laser diode, PD: photodiode) B Bias current block C Light emission intensity correction APC circuit block D Semiconductor laser injection current block OP1 to OP4 Operational amplifier Q1 to Q17 NPN transistor SW1 to SW11 Switch R1 to R9 Resistance C1 to C5 Capacitor

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C362 AA03 AA55 AA56 AA57 AA61 AA63 AA75 5C072 AA03 AA05 BA13 CA06 CA12 HA02 HB02 HB06 UA20 XA05 5F073 BA01 BA07 EA13 EA15 EA28 EA29 GA04 GA12 GA24 GA25 GA38  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2C362 AA03 AA55 AA56 AA57 AA61 AA63 AA75 5C072 AA03 AA05 BA13 CA06 CA12 HA02 HB02 HB06 UA20 XA05 5F073 BA01 BA07 EA13 EA15 EA28 EA29 GA04 GA12 GA24 GA25 GA38

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 半導体レーザ等の発光素子を使用して光
変調を行なう光変調装置において、 入力データを前記発光素子の発光時間に変換する変換手
段と、 前記発光素子の消灯期間を計測する計測手段と、 該計測手段で計測された前記消灯期間に応じて前記変換
手段の出力の前エッジを補正する補正手段と、 該補正手段の出力タイミングによる前記発光素子の発光
終了後にバイアス電流を一定のスロープで減衰するバイ
アス電流発生手段と、 前記補正手段からの補正出力を電流出力に変換し、該電
流出力に前記バイアス電流発生手段のバイアス電流出力
を加算し、加算された電流出力で前記発光素子を駆動す
る駆動手段とを具備することを特徴とする光変調装置。1. A light modulation device for performing light modulation using a light emitting element such as a semiconductor laser, a conversion means for converting input data into a light emitting time of the light emitting element, and a measurement for measuring a light emitting period of the light emitting element. Means, correction means for correcting the leading edge of the output of the conversion means according to the light-off period measured by the measurement means, and a bias current constant after the light emission of the light emitting element is completed by the output timing of the correction means. A bias current generating means that attenuates with a slope; converting a correction output from the correcting means into a current output; adding a bias current output of the bias current generating means to the current output; And a driving means for driving the light modulator. 【請求項２】 前記変換手段は、パラレルデータ・シリ
アルデータ変換手段を有することを特徴とする請求項１
に記載の光変調装置。2. The apparatus according to claim 1, wherein said conversion means includes a parallel data / serial data conversion means.
3. The light modulation device according to claim 1. 【請求項３】 半導体レーザの発光量を所望の値にする
ために発光量を補正するＡＰＣ制御を行う手段と、 前記半導体レーザを駆動する変調データのパルス幅をデ
ータ間隔に応じて変化させて半導体レーザを変調させる
手段と、 前記半導体レーザに印加するバイアス電流を発光開始エ
ッジでＩ_th、発光終了エッジでＩ_thから一定のスロープ
で１周期Ｔ₀ でＩ_b ＝０になるように減衰させる手段
と、 光パルス幅補正の前記ＡＰＣ制御を５０％の光量で行な
い、純シリアルデータを遅延器を介すことにより所望の
発光量になるように遅延量ｔ_d をサンプリングホールド
する手段と、 レーザ変調区間内においては、Ｎ−１番目のデータとＮ
番目のデータを比較して、消灯のビット数が１、２、
３、４ビット以上にあわせて注入電流開始タイミングを
発光開始タイミングから補正量１／２ｔ_d 、ｔ_d 、３／
２ｔ_d 、２ｔ_d とし、この４つのディレー量をスイッチ
ングする手段とを有することを特徴とする請求項１また
は２に記載の光変調装置。3. A means for performing APC control for correcting the light emission amount so that the light emission amount of the semiconductor laser is set to a desired value, and changing a pulse width of modulation data for driving the semiconductor laser in accordance with a data interval. Means for modulating the semiconductor laser, and a bias current applied to the semiconductor laser is attenuated so that I _b = 0 at one period T ₀ at a constant slope from I _th at the emission start edge and I _{th at} the emission end edge. means and, the APC control of the light pulse width correction performed in 50% of the amount of light, means for sampling hold the delay amount t _d to the desired light emission amount by the intervention of the delayer pure serial data, the laser In the modulation section, the (N-1) th data and N
By comparing the second data, the number of light-off bits is 1, 2,
Correction amount injected current start timing from the light emission start timing in accordance with the 3,4 or more bits _{1 / 2t d, t d,} 3 /
2t _d, and 2t _d, optical modulator according to claim 1 or 2, characterized in that a means for switching the four delay amount. 【請求項４】 前記光変調装置は、光データ通信に使用
されるレーザダイオードを駆動する半導体レーザ駆動回
路を有することを特徴とする請求項１ないし３のいずれ
かに記載の光変調装置。4. The light modulation device according to claim 1, wherein the light modulation device has a semiconductor laser driving circuit that drives a laser diode used for optical data communication. 【請求項５】 前記光変調装置は、レーザビームブリン
タに使用されるレーザダイオードを駆動する半導体レー
ザ駆動回路を有することを特徴とする請求項１ないし３
のいずれかに記載の光変調装置。5. The light modulator according to claim 1, further comprising a semiconductor laser driving circuit for driving a laser diode used in a laser beam printer.
The light modulation device according to any one of the above. 【請求項６】 半導体レーザ等の発光素子を使用して光
変調を行なう光変調方法において、 入力データを前記発光素子の発光時間に変換する変換ス
テップと、 前記発光素子の消灯期間を計測する計測ステップと、 該計測ステップで計測された前記消灯期間に応じて前記
変換ステップでの出力の前エッジを補正する補正ステッ
プと、 該補正ステップの出力タイミングによる前記発光素子の
発光終了後にバイアス電流を一定のスロープで減衰する
バイアス電流発生ステップと、 前記補正ステップからの補正出力を電流出力に変換し、
該電流出力に前記バイアス電流発生ステップのバイアス
電流出力を加算し、加算された電流出力で前記発光素子
を駆動する駆動ステップとを有することを特徴とする光
変調方法。6. A light modulation method for performing light modulation using a light emitting element such as a semiconductor laser, comprising: a conversion step of converting input data into a light emitting time of the light emitting element; and a measuring step of measuring a light emitting period of the light emitting element. A correction step for correcting a leading edge of the output in the conversion step in accordance with the light-off period measured in the measurement step; and a bias current being fixed after the light-emitting element emits light by the output timing of the correction step. A bias current generating step of attenuating with a slope of, and converting the correction output from the correction step into a current output
A driving step of adding the bias current output of the bias current generating step to the current output, and driving the light emitting element with the added current output. 【請求項７】 前記変換ステップは、パラレルデータ・
シリアルデータ変換ステップを有することを特徴とする
請求項６に記載の光変調方法。7. The method according to claim 7, wherein the converting step includes the step of:
The optical modulation method according to claim 6, further comprising a serial data conversion step. 【請求項８】 半導体レーザの発光量を所望の値にする
ために発光量を補正するＡＰＣ制御を行うステップと、 前記半導体レーザを駆動する変調データのパルス幅をデ
ータ間隔に応じて変化させて半導体レーザを変調させる
ステップと、 前記半導体レーザに印加するバイアス電流を発光開始エ
ッジでＩ_th、発光終了エッジでＩ_thから一定のスロープ
で１周期Ｔ₀ でＩ_b ＝０になるように減衰させるステッ
プと、 光パルス幅補正の前記ＡＰＣ制御を５０％の光量で行な
い、純シリアルデータを遅延器を介すことにより所望の
発光量になるように遅延量ｔ_d をサンプリングホールド
するステップと、 レーザ変調区間内においては、Ｎ−１番目のデータとＮ
番目のデータを比較して、消灯のビット数が１、２、
３、４ビット以上にあわせて注入電流開始タイミングを
発光開始タイミングから補正量１／２ｔ_d 、ｔ_d 、３／
２ｔ_d 、２ｔ_d とし、この４つのディレー量をスイッチ
ングするステップとを有することを特徴とする請求項６
または７に記載の光変調方法。8. A step of performing APC control for correcting the light emission amount so that the light emission amount of the semiconductor laser becomes a desired value, and changing a pulse width of modulation data for driving the semiconductor laser in accordance with a data interval. Modulating the semiconductor laser, and attenuating the bias current applied to the semiconductor laser so that I _b = 0 at one period T ₀ at a constant slope from I _th at the emission start edge and I _{th at} the emission end edge. steps and, the APC control of the light pulse width correction performed in 50% of the light quantity, the steps of sampling hold the delay amount t _d to the desired light emission amount by the intervention of the delayer pure serial data, the laser In the modulation section, the (N-1) th data and N
By comparing the second data, the number of light-off bits is 1, 2,
Correction amount injected current start timing from the light emission start timing in accordance with the 3,4 or more bits _{1 / 2t d, t d,} 3 /
Switching the four delay amounts to 2t _d and 2t _d .
Or the light modulation method according to 7. 【請求項９】 前記ＡＰＣ制御は、光データ通信に使用
されるレーザダイオードに対するものであることを特徴
とする請求項８に記載の光変調方法。9. The optical modulation method according to claim 8, wherein the APC control is for a laser diode used for optical data communication. 【請求項１０】 前記ＡＰＣ制御は、レーザビームブリ
ンタに使用されるレーザダイオードに対するものである
ことを特徴とする請求項８に記載の光変調方法。10. The method according to claim 8, wherein the APC control is for a laser diode used in a laser beam printer.