JP2000114374A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置およびその製造方法に係り、特にＣｕを
主成分とする金属の埋め込み配線を形成する際に使用さ
れるバリアメタルの構造およびその形成方法に関するも
のであり、例えば高速動作が要求される論理系ＬＳＩに
使用される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multilayer wiring structure and a method of manufacturing the same, and more particularly to a structure of a barrier metal used for forming a buried wiring of a metal containing Cu as a main component and its structure. The present invention relates to a forming method, and is used for, for example, a logic LSI which requires high-speed operation.
【０００２】[0002]
【従来の技術】半導体装置の製造に際して、素子形成後
の半導体基板上に形成された層間絶縁膜に配線接続用ホ
ール（素子との導通を確保するためのコンタクトホール
あるいは層間配線接続用のビアホール）および配線溝を
形成してＣｕを主成分とする金属配線を埋め込む際、基
板（例えばＳｉ）中および層間絶縁膜（ＳｉＯ2 膜等）
中へのＣｕの拡散を防止するためにバリアメタルを予め
形成している。2. Description of the Related Art In the manufacture of a semiconductor device, wiring connection holes (contact holes for ensuring conduction with elements or via holes for interlayer wiring connection) are formed in an interlayer insulating film formed on a semiconductor substrate after element formation. When burying a metal wiring containing Cu as a main component by forming a wiring groove and in a substrate (for example, Si) and an interlayer insulating film (such as a SiO 2 film)
A barrier metal is formed in advance to prevent Cu from diffusing into the inside.
【０００３】このようなバリアメタルの材料として、従
来は、高融点金属あるいはそれらの窒化物（例えばＷＳ
ｉＮ膜）が使用されているが、これらの材料は、抵抗率
が比較的高い（数百μΩｃｍ）ので、コンタクト抵抗が
高い。Conventionally, as a material of such a barrier metal, a high melting point metal or a nitride thereof (for example, WS
However, these materials have a relatively high resistivity (several hundred μΩcm), and thus have a high contact resistance.
【０００４】従って、低抵抗であるＣｕ配線の特色を十
分に活用できなくなるおそれがあり、高速動作が要求さ
れる論理系ＬＳＩにＣｕを主成分とする金属の埋め込み
配線を使用する際に支障が生じる。[0004] Therefore, there is a possibility that the characteristics of the Cu wiring having a low resistance cannot be fully utilized, and there is a problem in using a buried wiring of a metal containing Cu as a main component in a logic LSI requiring high-speed operation. Occurs.
【０００５】[0005]
【発明が解決しようとする課題】上記したように従来の
Ｃｕ埋め込み配線の形成方法は、配線接続用ホールおよ
び配線溝にＣｕを埋め込む前に高融点金属あるいはそれ
らの窒化物からなるＣｕ拡散防止用バリアメタルを形成
しているが、これらのバリアメタル材料は抵抗率が比較
的高いので、Ｃｕ埋め込み配線のコンタクト抵抗が高
く、高速動作が要求される論理系ＬＳＩに適用する際に
支障が生じるという問題があった。As described above, the conventional method of forming a buried Cu wiring uses a high melting point metal or a nitride thereof to prevent the diffusion of Cu before burying Cu in the wiring connection hole and the wiring groove. Although a barrier metal is formed, since these barrier metal materials have relatively high resistivity, the contact resistance of the Cu-embedded wiring is high, which causes a problem when applied to a logic LSI that requires high-speed operation. There was a problem.
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、配線接続用ホールおよび配線溝にＣｕを主成
分とする金属を埋め込んで埋め込み配線を形成する前に
低抵抗のＣｕ拡散防止用バリアメタルを形成することが
でき、Ｃｕ埋め込み配線のコンタクト抵抗が低く、高速
動作が要求される論理系ＬＳＩに好適な埋め込み配線を
実現し得る半導体装置およびその製造方法を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is intended to bury a metal containing Cu as a main component in a wiring connection hole and a wiring groove to prevent low-resistance Cu diffusion before forming a buried wiring. Device capable of forming a barrier metal for use, having a low contact resistance of a Cu embedded wiring, and realizing an embedded wiring suitable for a logic LSI requiring high-speed operation, and a method for manufacturing the same. I do.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板上に形成され、配線接続
用ホールおよび配線溝が形成された層間絶縁膜と、前記
配線接続用ホールの底部に形成された金属シリサイド
と、前記配線接続用ホールの底部で前記金属シリサイド
上に形成されたアルミニウム・シリサイド合金膜および
前記配線接続用ホールの側面および配線溝の内面に形成
されたアルミナ合金膜からなるＣｕ拡散防止機能を有す
るバリアメタルと、前記バリアメタル上で配線接続用ホ
ールおよび配線溝の内部に埋め込まれたＣｕを主成分と
する埋め込み配線とを具備することを特徴とする。According to the present invention, there is provided a semiconductor device comprising:
A semiconductor substrate, an interlayer insulating film formed on the semiconductor substrate and having a wiring connection hole and a wiring groove formed thereon, a metal silicide formed at a bottom of the wiring connection hole, and a bottom of the wiring connection hole A barrier metal having a Cu diffusion preventing function comprising an aluminum silicide alloy film formed on the metal silicide and an alumina alloy film formed on the side surface of the wiring connection hole and the inner surface of the wiring groove; And a buried wiring containing Cu as a main component buried inside the wiring connection hole and the wiring groove.
【０００８】また、本発明の半導体装置の製造方法は、
半導体基板上の層間絶縁膜に配線接続用ホールおよび配
線溝を形成する工程と、前記配線接続用ホールの底部に
金属シリサイドを形成する工程と、次に、全面にアルミ
ニウム膜を堆積させた後、アニール処理を行って前記ア
ルミニウム膜の合金化反応を促進させる工程と、次に、
全面に配線材料となるＣｕを主成分とする金属を形成
し、前記配線接続用ホールおよび配線溝の内部のアルミ
ニウム反応物によるバリアメタル上にＣｕを主成分とす
る金属の埋め込みを行う工程とを具備することを特徴と
する。Further, a method of manufacturing a semiconductor device according to the present invention
Forming a wiring connection hole and a wiring groove in the interlayer insulating film on the semiconductor substrate, forming a metal silicide at the bottom of the wiring connection hole, and then depositing an aluminum film on the entire surface, A step of performing an annealing treatment to promote an alloying reaction of the aluminum film;
Forming a metal mainly composed of Cu as a wiring material on the entire surface, and embedding a metal mainly composed of Cu on a barrier metal by an aluminum reactant inside the wiring connection hole and the wiring groove. It is characterized by having.
【０００９】[0009]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１（ａ）乃至図２（ｄ）は、本発明の
第１実施例に係る多層配線構造を有する半導体装置にお
けるＣｕ埋め込み配線の形成工程を示している。Embodiments of the present invention will be described below in detail with reference to the drawings. <First Embodiment> FIGS. 1A to 2D show a process for forming a buried Cu wiring in a semiconductor device having a multilayer wiring structure according to a first embodiment of the present invention.
【００１０】まず、図１（ａ）に示すように、素子形成
後の半導体基板（例えばＳｉ基板）１上に層間絶縁膜と
してＴＥＯＳ系のＳｉＯ2 膜２を成膜し、これをＣＭＰ
（化学的機械研磨）法により平坦化する。First, as shown in FIG. 1A, a TEOS-based SiO 2 film 2 is formed as an interlayer insulating film on a semiconductor substrate (for example, a Si substrate) 1 after an element is formed, and this is subjected to CMP.
(Chemical mechanical polishing) method to flatten.
【００１１】この後、前記ＳｉＯ2 膜２に配線接続用ホ
ール（本例ではコンタクトホール）１１および埋め込み
配線パターンに対応した配線溝１２をデュアルダマシン
プロセスを用いて形成する。Thereafter, a wiring connection hole (contact hole in this example) 11 and a wiring groove 12 corresponding to the buried wiring pattern are formed in the SiO 2 film 2 using a dual damascene process.
【００１２】次に、図１（ｂ）に示すように、スパッタ
リング法により全面にＴｉ３およびＴｉＮ４を連続的に
合計で１００ｎｍ程度の厚さとなるように成膜する。次
に、図１（ｃ）に示すように、ＲＴＡ（急速加熱）によ
るアニール処理を行ってコンタクトホール１１の底部の
Ｔｉ３とＳｉ基板１とのコンタクト部にチタンシリサイ
ド５を形成させた後、ＴｉＮ４および未反応のＴｉ３を
硫酸過水処理等により剥離する。Next, as shown in FIG. 1B, Ti3 and TiN4 are continuously formed on the entire surface by a sputtering method so as to have a total thickness of about 100 nm. Next, as shown in FIG. 1C, an annealing process by RTA (rapid heating) is performed to form a titanium silicide 5 at a contact portion between the Ti3 at the bottom of the contact hole 11 and the Si substrate 1, and then a TiN4 And unreacted Ti3 is removed by a sulfuric acid-hydrogen peroxide treatment or the like.
【００１３】次に、図１（ｄ）に示すように、全面にＡ
ｌ膜６を堆積させる。この際、スパッタリング法、ＣＶ
Ｄ（気相成長）法、蒸着法などのいずれを用いてもよい
が、現状ではコスト面でスパッタリング法が望ましい。Next, as shown in FIG.
1 film 6 is deposited. At this time, sputtering method, CV
Any of the D (vapor phase growth) method and the vapor deposition method may be used, but at present, the sputtering method is desirable in terms of cost.
【００１４】また、上記Ａｌ膜６の膜厚は、本例では後
のアニール処理により全て合金化するために薄く（１０
ｎｍ程度、但し、アニール処理の温度に依存する）設定
しておく。Ａｌ膜厚の下限はＡｌ膜の合金化反応が可能
であればよく、Ａｌ膜厚の上限はＡｌ膜の材料コストや
プロセスとの関係で決めればよい。In the present embodiment, the thickness of the Al film 6 is small (10
nm, which depends on the annealing temperature). The lower limit of the Al film thickness may be determined as long as the alloying reaction of the Al film is possible, and the upper limit of the Al film thickness may be determined in relation to the material cost of the Al film and the process.
【００１５】次に、図２（ａ）に示すように、アニール
処理を行ってＡｌ膜６の合金化反応を促進させると、Ａ
ｌ反応物によるバリアメタルが形成される。即ち、コン
タクトホールの側壁および配線溝の内面のＡｌ膜はＡｌ
- Ｏ- Ｓｉ（アルミナ系化合物）合金層７になり、ホー
ル底部のチタンシリサイド５上のＡｌ膜は低抵抗なＡｌ
- Ｔｉ- Ｓｉ合金層８になる。Next, as shown in FIG. 2A, when an alloying reaction of the Al film 6 is promoted by performing an annealing treatment, A
l A barrier metal is formed by the reactant. That is, the Al film on the side wall of the contact hole and the inner surface of the wiring groove is made of Al.
-O-Si (alumina-based compound) alloy layer 7 and the Al film on titanium silicide 5 at the bottom of the hole is a low-resistance Al
-It becomes the Ti-Si alloy layer 8.
【００１６】次に、上記したように形成されたホールお
よび配線溝の内部のＡｌ合金反応物（化合物）によるバ
リアメタル上にＣｕ配線の埋め込みを行う。この際、メ
ッキ法、ＣＶＤ法、スパッタリング法などのいずれを用
いてもよいが、本例ではメッキ法により実施する。Next, Cu wiring is buried on the barrier metal with the Al alloy reactant (compound) inside the hole and the wiring groove formed as described above. At this time, any of a plating method, a CVD method, a sputtering method and the like may be used, but in this example, the plating method is used.
【００１７】即ち、まず、図２（ｂ）に示すように、シ
ード（ＳＥＥＤ）層となる薄いＣｕ膜９をスパッタリン
グ法により全面に形成し、図２（ｃ）に示すように、上
記シード層（Ｃｕ膜）を一方の電極として用いる電解メ
ッキ法により埋め込み配線用のＣｕ膜９を全面に成膜す
る。That is, first, as shown in FIG. 2B, a thin Cu film 9 serving as a seed (SEED) layer is formed on the entire surface by sputtering, and as shown in FIG. A Cu film 9 for embedded wiring is formed on the entire surface by an electrolytic plating method using (Cu film) as one electrode.
【００１８】この後、図２（ｄ）に示すように、ＣＭＰ
法により層間絶縁膜上のＡｌ- Ｏ-Ｓｉ合金層７上の余
分なＣｕ膜９を研磨除去することにより、所望のホー
ル、配線溝内のみにＣｕを残存させてＣｕ埋め込み配線
９ａを形成する。Thereafter, as shown in FIG.
The excess Cu film 9 on the Al-O-Si alloy layer 7 on the interlayer insulating film is polished and removed by a method to leave Cu only in desired holes and wiring grooves to form a Cu embedded wiring 9a. .
【００１９】＜第２実施例＞図３（ａ）乃至図４（ｄ）
は、本発明の第２実施例に係る多層配線構造を有する半
導体装置におけるＣｕ埋め込み配線の形成工程を示して
いる。<Second Embodiment> FIGS. 3A to 4D
Shows a step of forming a buried Cu wiring in a semiconductor device having a multilayer wiring structure according to a second embodiment of the present invention.
【００２０】この第２実施例は、前記第１実施例と比べ
て、前記シリサイド化工程後に全面にＡｌ膜を薄く堆積
させる際、Ａｌ膜の膜厚として、後のアニール処理によ
り全ては合金化されない程度に厚く設定し、Ａｌ膜の合
金化反応後に未反応のＡｌ膜を硫酸過水処理等により剥
離した点が異なり、その他は同じである。In the second embodiment, when an Al film is deposited thinly over the entire surface after the silicidation step, the entire thickness of the Al film is changed to an alloy by a later annealing process, compared to the first embodiment. The difference is that the Al film is set so thick that it is not removed, and the unreacted Al film is peeled off by a sulfuric acid-hydrogen peroxide treatment or the like after the alloying reaction of the Al film.
【００２１】即ち、図３（ａ）に示すように、素子形成
後の半導体基板（Ｓｉ基板）１上に層間絶縁膜としてＳ
ｉＯ2 膜２を成膜し、これをＣＭＰ法により平坦化す
る。この後、前記ＳｉＯ2 膜２に配線接続用ホールおよ
び埋め込み配線パターンに対応した配線溝をデュアルダ
マシンプロセスを用いて形成する。That is, as shown in FIG. 3 (a), a semiconductor substrate (Si substrate) 1 on which an element has been formed is
An iO 2 film 2 is formed and flattened by a CMP method. Thereafter, wiring holes corresponding to the wiring connection holes and the buried wiring patterns are formed in the SiO 2 film 2 by using a dual damascene process.
【００２２】次に、スパッタリング法により全面にＴｉ
３およびＴｉＮ４を連続的に合計で１００ｎｍ程度の厚
さとなるように成膜する。次に、図３（ｂ）に示すよう
に、ＲＴＡによるアニール処理を行ってコンタクトホー
ルの底部のＴｉ３とＳｉ基板１とのコンタクト部にチタ
ンシリサイド５を形成させた後、ＴｉＮ４および未反応
のＴｉ３を硫酸過水処理等により剥離する。Next, Ti is deposited on the entire surface by sputtering.
3 and TiN4 are continuously formed to a thickness of about 100 nm in total. Next, as shown in FIG. 3B, after performing an annealing process by RTA to form a titanium silicide 5 at a contact portion between the Ti3 at the bottom of the contact hole and the Si substrate 1, TiN4 and unreacted Ti3 are formed. Is removed by a sulfuric acid-hydrogen peroxide treatment or the like.
【００２３】次に、図３（ｃ）に示すように、スパッタ
リング法により全面にＡｌ膜６を厚く堆積させる。次
に、図３（ｄ）に示すように、アニール処理を行ってＡ
ｌ膜６の合金化反応を促進させると、コンタクトホール
の側壁および配線溝の内面のＡｌ膜の底部はＡｌ- Ｏ-
Ｓｉ合金層７になり、コンタクトホール底部のチタンシ
リサイド５上のＡｌ膜の底部は低抵抗なＡｌ- Ｔｉ- Ｓ
ｉ合金層８になる。Next, as shown in FIG. 3C, a thick Al film 6 is deposited on the entire surface by sputtering. Next, as shown in FIG.
When the alloying reaction of the l film 6 is promoted, the bottom of the Al film on the side wall of the contact hole and the inner surface of the wiring groove becomes Al-O-
The bottom of the Al film on the titanium silicide 5 at the bottom of the contact hole is a low resistance Al-Ti-S
It becomes the i-alloy layer 8.
【００２４】次に、図４（ａ）に示すように、前記Ａｌ
膜６の表層部の未反応のＡｌを硫酸過水処理等により剥
離した後、コンタクトホールおよび配線溝の内部のＡｌ
反応物によるバリアメタル上にＣｕ配線の埋め込みをメ
ッキ法により行う。Next, as shown in FIG.
After the unreacted Al on the surface layer of the film 6 is removed by sulfuric acid-hydrogen peroxide treatment or the like, the Al inside the contact holes and the wiring grooves is removed.
The Cu wiring is embedded on the barrier metal by the reactant by a plating method.
【００２５】即ち、まず、図４（ｂ）に示すように、シ
ード層となる薄いＣｕ膜９をスパッタリング法により全
面に形成し、図４（ｃ）に示すように、上記シード層
（Ｃｕ膜）９を一方の電極として用いる電解メッキ法に
より埋め込み配線用のＣｕ膜９を全面に成膜する。That is, first, as shown in FIG. 4B, a thin Cu film 9 serving as a seed layer is formed on the entire surface by a sputtering method, and as shown in FIG. ) A Cu film 9 for embedded wiring is formed on the entire surface by an electrolytic plating method using 9 as one electrode.
【００２６】この後、図４（ｄ）に示すように、ＣＭＰ
法により層間絶縁膜２上のＡｌ- Ｏ- Ｓｉ合金層７上の
余分なＣｕ膜９を研磨除去することにより、所望のホー
ル、配線溝内のみにＣｕを残存させてＣｕ埋め込み配線
９ａを形成する。Thereafter, as shown in FIG.
An excess Cu film 9 on the Al-O-Si alloy layer 7 on the interlayer insulating film 2 is polished and removed by a method to leave Cu only in desired holes and wiring grooves to form a Cu embedded wiring 9a. I do.
【００２７】上記各実施例のＣｕ配線の構造およびその
埋め込み方法は、ホールおよび配線溝にＣｕを埋め込ん
で埋め込み配線を形成する前に、ホールおよび配線溝の
内面にＣｕ拡散防止機能を有するバリアメタルとして低
抵抗のＡｌ反応物を形成し、ホール底部のコンタクト部
のバリアメタルをシリサイドとＡｌ合金とで形成したこ
とを特徴とするものである。The structure of the Cu wiring and the method of embedding the Cu wiring in each of the above embodiments are described below. Before forming the buried wiring by embedding Cu in the hole and the wiring groove, the barrier metal having a Cu diffusion preventing function is formed on the inner surface of the hole and the wiring groove. A low resistance Al reactant is formed, and a barrier metal at a contact portion at the bottom of the hole is formed of silicide and an Al alloy.
【００２８】このようなＣｕ配線の埋め込み方法によれ
ば、コンタクト部のバリアメタルは、従来のバリアメタ
ルの材料である高融点金属あるいはそれらの窒化物（例
えばＷＳｉＮ膜）と比べて低抵抗化が可能になる。According to such a Cu wiring embedding method, the resistance of the barrier metal in the contact portion is lower than that of a conventional barrier metal material such as a refractory metal or a nitride thereof (eg, a WSiN film). Will be possible.
【００２９】従って、低抵抗であるＣｕ配線の特色を十
分に活用できるようになり、高速動作が要求される論理
系ＬＳＩにＣｕを主成分とする金属の埋め込み配線を使
用する際に好適である。Therefore, the characteristics of the low-resistance Cu wiring can be fully utilized, which is suitable when using a buried wiring of a metal containing Cu as a main component in a logic LSI requiring high-speed operation. .
【００３０】また、前記シリサイドの材料は、前記Ｔｉ
に限らず、Ｚｒ、Ｈｆ、Ｍｏ、Ｗ、Ｔａ、Ｃｏのいずれ
かを用いることができる。なお、上記実施例は、バリア
メタルの材料としてＡｌを形成したが、Ａｌを主成分と
する金属を形成する場合にも、上記実施例と同様の効果
が得られる。同様に、前記埋め込み配線としてＣｕに限
らず、Ｃｕを主成分とする金属を埋め込んで形成する場
合にも、上記実施例と同様の効果が得られる。The material of the silicide is Ti
Not limited to this, any of Zr, Hf, Mo, W, Ta, and Co can be used. In the above embodiment, Al is formed as the material of the barrier metal. However, the same effect as in the above embodiment can be obtained when a metal mainly composed of Al is formed. Similarly, the same effect as in the above embodiment can be obtained when the buried wiring is formed by burying not only Cu but also a metal containing Cu as a main component.
【００３１】[0031]
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、配線接続用ホールおよび配線溝にＣｕ
を主成分とする金属を埋め込んで埋め込み配線を形成す
る前に低抵抗のＣｕ拡散防止用バリアメタルを形成する
ことができ、Ｃｕ埋め込み配線のコンタクト抵抗が低
く、高速動作が要求される論理系ＬＳＩに好適な埋め込
み配線を実現することができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, Cu is formed in the wiring connection hole and the wiring groove.
A logic LSI which requires a low resistance Cu diffusion preventing barrier metal before forming a buried wiring by burying a metal mainly composed of Embedded wiring suitable for the present invention can be realized.
【図１】本発明の第１実施例に係るＣｕ埋め込み配線の
形成方法の主要な工程の一部を示す断面図。FIG. 1 is a sectional view showing a part of main steps of a method for forming a buried Cu wiring according to a first embodiment of the present invention.
【図２】図１の工程に続く工程を示す断面図。FIG. 2 is a sectional view showing a step that follows the step of FIG. 1;
【図３】従来のＣｕ埋め込み配線の形成工程の主要な工
程の一部を示す断面図。FIG. 3 is a cross-sectional view showing a part of a main process of a conventional process of forming an embedded Cu wiring.
【図４】図３の工程に続く工程を示す断面図。FIG. 4 is a sectional view showing a step that follows the step of FIG. 3;
１…半導体基板（Ｓｉ基板）、 ２…層間絶縁膜（ＳｉＯ2 膜）、 ３…Ｔｉ、 ４…ＴｉＮ、 ５…チタンシリサイド、 ６…Ａｌ膜、 ７…Ａｌ- Ｏ- Ｓｉ（アルミナ系化合物）合金層、 ８…Ａｌ- Ｔｉ- Ｓｉ合金層、 ９…Ｃｕ膜、 ９ａ…Ｃｕ埋め込み配線、 １１…コンタクトホール、 １２…配線溝。1 ... semiconductor substrate (Si substrate), 2 ... interlayer insulating film (SiO 2 film), 3 ... Ti, 4 ... TiN, 5 ... titanium silicide, 6 ... Al film, 7 ... Al- O-Si (alumina compound) Alloy layer, 8: Al-Ti-Si alloy layer, 9: Cu film, 9a: Cu embedded wiring, 11: contact hole, 12: wiring groove.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井口 知之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 久保田 剛 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB02 BB04 BB14 BB16 BB17 BB18 BB25 BB26 BB27 BB28 BB30 CC01 DD16 DD34 DD37 DD43 DD51 DD64 DD80 DD84 FF09 FF13 FF22 FF27 HH16 5F033 HH18 HH33 JJ08 JJ11 JJ12 JJ15 JJ18 JJ19 JJ20 JJ21 JJ27 JJ28 JJ29 JJ30 JJ33 KK01 MM02 MM04 MM17 NN03 PP06 PP15 PP19 PP26 QQ08 QQ09 QQ19 QQ37 QQ48 QQ73 QQ81 QQ82 RR04 SS04 XX09 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Tomoyuki Iguchi 1, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba Tamagawa Plant (72) Inventor Tsuyoshi Kubota 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa F-term in the Toshiba Yokohama office of the Toshiba Corporation (reference) JJ28 JJ29 JJ30 JJ33 KK01 MM02 MM04 MM17 NN03 PP06 PP15 PP19 PP26 QQ08 QQ09 QQ19 QQ37 QQ48 QQ73 QQ81 QQ82 RR04 SS04 XX09
Claims (6)
配線溝が形成された層間絶縁膜と、 前記配線接続用ホールの底部に形成された金属シリサイ
ドと、 前記配線接続用ホールの底部で前記金属シリサイド上に
形成されたアルミニウム・シリサイド合金膜および前記
配線接続用ホールの側面および配線溝の内面に形成され
たアルミナ合金膜からなるＣｕ拡散防止機能を有するバ
リアメタルと、 前記バリアメタル上で配線接続用ホールおよび配線溝の
内部に埋め込まれたＣｕを主成分とする埋め込み配線と
を具備することを特徴とする半導体装置。A semiconductor substrate; an interlayer insulating film formed on the semiconductor substrate and having a wiring connection hole and a wiring groove formed therein; a metal silicide formed at a bottom of the wiring connection hole; A barrier metal having a Cu diffusion preventing function comprising an aluminum silicide alloy film formed on the metal silicide at the bottom of the connection hole and an alumina alloy film formed on the side surface of the wiring connection hole and the inner surface of the wiring groove; And a buried wiring containing Cu as a main component buried inside the wiring connection hole and the wiring groove on the barrier metal.
Ｔａ、Ｃｏのいずれかのシリサイドであることを特徴と
する半導体装置。2. The semiconductor device according to claim 1, wherein the metal silicide is Ti, Zr, Hf, Mo, W,
A semiconductor device comprising a silicide of either Ta or Co.
ホールおよび配線溝を形成する工程と、 前記配線接続用ホールの底部に金属シリサイドを形成す
る工程と、 次に、全面にアルミニウム膜を堆積させた後、アニール
処理を行って前記アルミニウム膜の合金化反応を促進さ
せる工程と、 次に、全面に配線材料となるＣｕを主成分とする金属を
形成し、前記配線接続用ホールおよび配線溝の内部のア
ルミニウム反応物によるバリアメタル上にＣｕを主成分
とする金属の埋め込みを行う工程とを具備することを特
徴とする半導体装置の製造方法。A step of forming a wiring connection hole and a wiring groove in an interlayer insulating film on the semiconductor substrate; a step of forming a metal silicide at a bottom of the wiring connection hole; After the deposition, a step of performing an annealing treatment to promote an alloying reaction of the aluminum film, and then, forming a metal mainly composed of Cu as a wiring material on the entire surface, forming the wiring connection hole and the wiring Embedding a metal containing Cu as a main component on a barrier metal with an aluminum reactant inside the groove.
おいて、 前記アルミニウム膜を堆積させる工程におけるアルミニ
ウム膜の膜厚は、後工程のアニール処理により全て合金
化する範囲内で薄く設定しておくことを特徴とする半導
体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the thickness of the aluminum film in the step of depositing the aluminum film is set to be small within a range in which all of the aluminum film is alloyed by a subsequent annealing process. A method for manufacturing a semiconductor device, comprising:
おいて、 前記Ｃｕを主成分とする金属を形成する工程は、シード
層となる薄いＣｕ膜をスパッタリング法により全面に形
成し、上記シード層を一方の電極として用いる電解メッ
キ法によりＣｕ膜を成膜することを特徴とする半導体装
置の製造方法。5. The method for manufacturing a semiconductor device according to claim 3, wherein the step of forming the metal containing Cu as a main component includes forming a thin Cu film serving as a seed layer on the entire surface by a sputtering method, A method for manufacturing a semiconductor device, comprising: forming a Cu film by an electrolytic plating method using as one electrode.
半導体装置の製造方法において、 前記金属シリサイドの材料として、Ｔｉ、Ｚｒ、Ｈｆ、
Ｍｏ、Ｗ、Ｔａ、Ｃｏのいずれかを用いることを特徴と
する半導体装置。6. The method of manufacturing a semiconductor device according to claim 3, wherein the material of the metal silicide is Ti, Zr, Hf,
A semiconductor device using any one of Mo, W, Ta, and Co.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286733A JP2000114374A (en) | 1998-10-08 | 1998-10-08 | Semiconductor device and manufacture thereof |
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| JP10286733A JP2000114374A (en) | 1998-10-08 | 1998-10-08 | Semiconductor device and manufacture thereof |
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| JP (1) | JP2000114374A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100464417C (en) * | 2002-05-08 | 2009-02-25 | 日本电气株式会社 | Semiconductor device with siliceous metal wiring layer and manufacturing method thereof |
-
1998
- 1998-10-08 JP JP10286733A patent/JP2000114374A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100464417C (en) * | 2002-05-08 | 2009-02-25 | 日本电气株式会社 | Semiconductor device with siliceous metal wiring layer and manufacturing method thereof |
| CN101465336B (en) * | 2002-05-08 | 2011-12-07 | 日本电气株式会社 | Semiconductor device containing silicon copper wiring layer and method of manufacturing same |
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