JP2000112781A - 電子回路解析装置及び電子回路解析方法並びに記憶媒体 - Google Patents
電子回路解析装置及び電子回路解析方法並びに記憶媒体Info
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 デバッガプログラムを起動する以前の電子回
路のハードウェアの初期状態を解析することが可能な電
子回路解析装置及び電子回路解析方法並びに記憶媒体を
提供する。 【解決手段】 ホストパソコンとターゲット基板に接続
されたROM−E103に、ターゲット基板の制御信号
(CS、OE)の状態に応じ、エミュレーションRAM
210と兼用のトレースメモリ202〜204のライト
クロックを生成するトリガ検出回路206を設ける。こ
のライトクロックによって、CS、OEのレベルをトレ
ースし、またターゲット基板に対するメモリアクセス結
果をステップごとにトレースする。ホストパソコンはそ
のトレースデータを基にターゲット基板のCPU、RO
M、RAMの一部の動作状態を解析・表示する。
路のハードウェアの初期状態を解析することが可能な電
子回路解析装置及び電子回路解析方法並びに記憶媒体を
提供する。 【解決手段】 ホストパソコンとターゲット基板に接続
されたROM−E103に、ターゲット基板の制御信号
(CS、OE)の状態に応じ、エミュレーションRAM
210と兼用のトレースメモリ202〜204のライト
クロックを生成するトリガ検出回路206を設ける。こ
のライトクロックによって、CS、OEのレベルをトレ
ースし、またターゲット基板に対するメモリアクセス結
果をステップごとにトレースする。ホストパソコンはそ
のトレースデータを基にターゲット基板のCPU、RO
M、RAMの一部の動作状態を解析・表示する。
Description
【0001】
【発明の属する技術分野】本発明は、解析対象のターゲ
ット基板から解析用データを取り出し、ハードウェアの
初期状態を解析するのに好適な電子回路解析装置及び電
子回路解析方法並びに記憶媒体に関する。
ット基板から解析用データを取り出し、ハードウェアの
初期状態を解析するのに好適な電子回路解析装置及び電
子回路解析方法並びに記憶媒体に関する。
【0002】
【従来の技術】従来、電子回路(以下、ターゲット基板
と称す)の開発・設計においては、そのターゲット基板
が出来上がった時に製造品質、設計時の仕様、製造時の
仕様等についてハードウェア解析あるいはソフトウェア
解析が行われている。なお、このターゲット基板にはC
PU(あるいはMPU)、ROM、RAM、入出力部
(I/O)等のデバイス部品が搭載されている。ターゲ
ット基板の解析はホストパソコン等のホスト環境下で、
そのホストとターゲット基板の間に解析用ツールとして
のインサーキットエミュレータ(以下、ICEと記す)
やROMエミュレータ(以下、R0M−Eと記す)を接
続し、ホストパソコン側で解析ソフト(デバッガプログ
ラム)を実行することによって行われる。なお、ホスト
環境としてのホストパソコンにはCPU、ROM、RA
M、及び表示装置等のI/O部を備える。
と称す)の開発・設計においては、そのターゲット基板
が出来上がった時に製造品質、設計時の仕様、製造時の
仕様等についてハードウェア解析あるいはソフトウェア
解析が行われている。なお、このターゲット基板にはC
PU(あるいはMPU)、ROM、RAM、入出力部
(I/O)等のデバイス部品が搭載されている。ターゲ
ット基板の解析はホストパソコン等のホスト環境下で、
そのホストとターゲット基板の間に解析用ツールとして
のインサーキットエミュレータ(以下、ICEと記す)
やROMエミュレータ(以下、R0M−Eと記す)を接
続し、ホストパソコン側で解析ソフト(デバッガプログ
ラム)を実行することによって行われる。なお、ホスト
環境としてのホストパソコンにはCPU、ROM、RA
M、及び表示装置等のI/O部を備える。
【0003】前記ICEは、ホストインタフェース、C
PUソケット接続部、及びRAMを備え、図10に示す
ようにICE501とホストパソコン500とはホスト
インタフェースを介して接続される一方、ターゲット基
板503のCPUソケット510とはCPUソケット接
続部を介して接続される。このICE501のRAMと
ターゲット基板503のCPUソケット510とは電気
的に接続されている。そして、ターゲット基板503か
ら解析に必要なデータを受け取ってホストパソコン50
0に送信すると共に、ホストパソコン500からターゲ
ット基板503に対する命令を受け取り、ターゲット基
板503にアクセスするようになっている。すなわち、
ホストパソコン500からICE501のRAMにモニ
タプログラムをダウンロードし、ICE501はターゲ
ット基板503のCPU(CPUソケット510)にリ
セットを指示し、ターゲット基板503はそのモニタプ
ログラムをリードして実行する。そして、ICE501
はターゲット基板503がモニタプログラムを実行する
過程で解析に必要なデータを吸い上げホストパソコン5
00に送信する。この場合、ターゲット基板503がモ
ニタプログラムを実行することを前提としてホストパソ
コン500上のデバッガプログラムが実行される。
PUソケット接続部、及びRAMを備え、図10に示す
ようにICE501とホストパソコン500とはホスト
インタフェースを介して接続される一方、ターゲット基
板503のCPUソケット510とはCPUソケット接
続部を介して接続される。このICE501のRAMと
ターゲット基板503のCPUソケット510とは電気
的に接続されている。そして、ターゲット基板503か
ら解析に必要なデータを受け取ってホストパソコン50
0に送信すると共に、ホストパソコン500からターゲ
ット基板503に対する命令を受け取り、ターゲット基
板503にアクセスするようになっている。すなわち、
ホストパソコン500からICE501のRAMにモニ
タプログラムをダウンロードし、ICE501はターゲ
ット基板503のCPU(CPUソケット510)にリ
セットを指示し、ターゲット基板503はそのモニタプ
ログラムをリードして実行する。そして、ICE501
はターゲット基板503がモニタプログラムを実行する
過程で解析に必要なデータを吸い上げホストパソコン5
00に送信する。この場合、ターゲット基板503がモ
ニタプログラムを実行することを前提としてホストパソ
コン500上のデバッガプログラムが実行される。
【0004】このデバッガプログラムによってターゲッ
ト基板503の解析を行うためには、少なくともターゲ
ット基板503のCPUソケット510を含む部分が動
作することが前提となるので、例えば、ターゲット基板
503においてCPUのシステムバスがショートしてい
たり、そのレベルがHあるいはLに固定されているよう
なハードウェアの初期不良の場合は、ターゲット基板の
電源ON/OFFや供給クロックのON/OFF等につ
いての不良解析はできるが、デバッガプログラムによる
デバッグを行うことはできない。あるいは、ターゲット
基板503上の回路はショートしていないが、ターゲッ
ト基板503のバッファメモリのゲートの操作で出力シ
ョートが生じた場合は、デバッガプログラムが動作しな
い。
ト基板503の解析を行うためには、少なくともターゲ
ット基板503のCPUソケット510を含む部分が動
作することが前提となるので、例えば、ターゲット基板
503においてCPUのシステムバスがショートしてい
たり、そのレベルがHあるいはLに固定されているよう
なハードウェアの初期不良の場合は、ターゲット基板の
電源ON/OFFや供給クロックのON/OFF等につ
いての不良解析はできるが、デバッガプログラムによる
デバッグを行うことはできない。あるいは、ターゲット
基板503上の回路はショートしていないが、ターゲッ
ト基板503のバッファメモリのゲートの操作で出力シ
ョートが生じた場合は、デバッガプログラムが動作しな
い。
【0005】さらに、ターゲット基板503がICE5
01のデバッガ起動条件を満足しない場合には、オシロ
スコープ502やロジックアナライザ504をターゲッ
ト基板503に接続して不良箇所を一つずつ特定し、ハ
ードウェアのデバッグを実行する方法があるが、この作
業は煩雑であり、熟練を要する。また、オシロスコープ
502は4チャネル、4ポイント(4ピン)しかトレー
スデータ履歴を得られない(波形のトレースを行えな
い)ので、例えば64ビットのCPUには対応できな
い。なお、トレースデータからどのようにプログラムが
実行されていたかは使用者が判断することになる。
01のデバッガ起動条件を満足しない場合には、オシロ
スコープ502やロジックアナライザ504をターゲッ
ト基板503に接続して不良箇所を一つずつ特定し、ハ
ードウェアのデバッグを実行する方法があるが、この作
業は煩雑であり、熟練を要する。また、オシロスコープ
502は4チャネル、4ポイント(4ピン)しかトレー
スデータ履歴を得られない(波形のトレースを行えな
い)ので、例えば64ビットのCPUには対応できな
い。なお、トレースデータからどのようにプログラムが
実行されていたかは使用者が判断することになる。
【0006】一方、ROM−Eは、ホストインタフェー
ス、ROMソケット接続部、リセットコネクタ、及びR
AMを備え、このRAMとターゲット基板のCPU、R
OMとは電気的に接続されている。図11に示すよう
に、ROM−E501はホストパソコン600とはホス
トインタフェースを介して接続される一方、ターゲット
基板603のROMソケット610とはROMソケット
接続部を介して接続され、CPUリセット等の制御信号
はターゲット基板603のリセット端子611とリセッ
トコネクタで接続して送信するようになっている。
ス、ROMソケット接続部、リセットコネクタ、及びR
AMを備え、このRAMとターゲット基板のCPU、R
OMとは電気的に接続されている。図11に示すよう
に、ROM−E501はホストパソコン600とはホス
トインタフェースを介して接続される一方、ターゲット
基板603のROMソケット610とはROMソケット
接続部を介して接続され、CPUリセット等の制御信号
はターゲット基板603のリセット端子611とリセッ
トコネクタで接続して送信するようになっている。
【0007】このROM−E601は、ターゲット基板
603から解析に必要なデータを受け取ってホストパソ
コン600に送信すると共に、ホストパソコン600か
らターゲット基板603に対する命令を受け取り、ター
ゲット基板603にアクセスするようになっている。す
なわち、ホストパソコン600からROM−E601の
RAMにモニタプログラムをダウンロードし、ターゲッ
ト基板603のCPU608はそのモニタプログラムを
リードして実行する。また、モニタプログラムはホスト
パソコン600からターゲット基板603への命令(コ
マンド)を理解し、R0M−E601はターゲット基板
603がモニタプログラムを実行する過程で解析に必要
なデータを吸い上げホストパソコン600に送信する。
この場合も、ターゲット基板603のCPU608がモ
ニタプログラムを実行することを前提としてホストパソ
コン600上のデバッガプログラムが実行される。
603から解析に必要なデータを受け取ってホストパソ
コン600に送信すると共に、ホストパソコン600か
らターゲット基板603に対する命令を受け取り、ター
ゲット基板603にアクセスするようになっている。す
なわち、ホストパソコン600からROM−E601の
RAMにモニタプログラムをダウンロードし、ターゲッ
ト基板603のCPU608はそのモニタプログラムを
リードして実行する。また、モニタプログラムはホスト
パソコン600からターゲット基板603への命令(コ
マンド)を理解し、R0M−E601はターゲット基板
603がモニタプログラムを実行する過程で解析に必要
なデータを吸い上げホストパソコン600に送信する。
この場合も、ターゲット基板603のCPU608がモ
ニタプログラムを実行することを前提としてホストパソ
コン600上のデバッガプログラムが実行される。
【0008】従って、R0M−E601を用いてターゲ
ット基板の解析を行うためには、少なくともターゲット
基板603のROM(ROMソケット610)の一部
(スタートアドレス)、RAM607の一部(サブルー
チンスタック用のワークエリア)及びCPU608が動
作することが前提となるので、前述のICE501より
もデバッガ起動条件が厳しくなる。
ット基板の解析を行うためには、少なくともターゲット
基板603のROM(ROMソケット610)の一部
(スタートアドレス)、RAM607の一部(サブルー
チンスタック用のワークエリア)及びCPU608が動
作することが前提となるので、前述のICE501より
もデバッガ起動条件が厳しくなる。
【0009】ターゲット基板603がR0M−E601
のデバッガ起動条件を満足しない場合は、例えば、RO
M−E601からターゲット基板603のCPU608
をリセットし、ターゲット基板603と接続されたオシ
ロスコープ602やロジックアナライザ604でターゲ
ット基板603のROM、RAM607のアドレスを確
認しながら、ワンステップずつROM−E601のモニ
タプログラムの流れを辿ることが考えられるが、そのR
OMモニタソフトの内容はソフトメーカー以外に公表さ
れていないので、現実的には不可能である。
のデバッガ起動条件を満足しない場合は、例えば、RO
M−E601からターゲット基板603のCPU608
をリセットし、ターゲット基板603と接続されたオシ
ロスコープ602やロジックアナライザ604でターゲ
ット基板603のROM、RAM607のアドレスを確
認しながら、ワンステップずつROM−E601のモニ
タプログラムの流れを辿ることが考えられるが、そのR
OMモニタソフトの内容はソフトメーカー以外に公表さ
れていないので、現実的には不可能である。
【0010】
【発明が解決しようとする課題】前記従来の技術では、
デバッガプログラムによる解析はターゲット基板のCP
Uが正常に動作することを前提としているので、ターゲ
ット基板のハードウェアが初期不良の場合には、ICE
やROM−Eが立上ってデバッガプログラムが起動する
までの間、ターゲット基板のハードウェアの初期デバッ
グ(初期不良の解析や診断あるいは推定)ができないと
いう問題がある。特に、ROM−Eを用いた場合はデバ
ッガ起動条件が厳しく、ターゲット基板のハードウェア
の初期デバッグができないという問題がある。
デバッガプログラムによる解析はターゲット基板のCP
Uが正常に動作することを前提としているので、ターゲ
ット基板のハードウェアが初期不良の場合には、ICE
やROM−Eが立上ってデバッガプログラムが起動する
までの間、ターゲット基板のハードウェアの初期デバッ
グ(初期不良の解析や診断あるいは推定)ができないと
いう問題がある。特に、ROM−Eを用いた場合はデバ
ッガ起動条件が厳しく、ターゲット基板のハードウェア
の初期デバッグができないという問題がある。
【0011】本発明の目的は、このような問題点を改善
し、デバッガプログラムが起動する以前の電子回路(タ
ーゲット基板)のハードウェアの初期状態を解析するこ
とが可能な電子回路解析装置及び電子回路解析方法並び
に記憶媒体を提供することにある。
し、デバッガプログラムが起動する以前の電子回路(タ
ーゲット基板)のハードウェアの初期状態を解析するこ
とが可能な電子回路解析装置及び電子回路解析方法並び
に記憶媒体を提供することにある。
【0012】
【課題を解決するための手段】前記目的を達成するた
め、請求項1記載の発明は、解析対象としての電子回路
及び該電子回路のハードウェアの初期状態を解析する解
析装置と電気的に接続された電子回路解析装置であっ
て、前記電子回路の制御信号の状態に応じ、該電子回路
に対するアクセス結果をトレースする際のクロック信号
を生成するクロック生成手段と、前記アクセス結果をス
テップごとにトレースするためのトレースメモリと、を
備え、該トレースメモリに記憶されたトレースデータを
ステップごとに解析装置に送信することを特徴とする。
め、請求項1記載の発明は、解析対象としての電子回路
及び該電子回路のハードウェアの初期状態を解析する解
析装置と電気的に接続された電子回路解析装置であっ
て、前記電子回路の制御信号の状態に応じ、該電子回路
に対するアクセス結果をトレースする際のクロック信号
を生成するクロック生成手段と、前記アクセス結果をス
テップごとにトレースするためのトレースメモリと、を
備え、該トレースメモリに記憶されたトレースデータを
ステップごとに解析装置に送信することを特徴とする。
【0013】このため、電子回路の制御信号のレベルに
拘らずトレースメモリへのライトクロックを生成し、そ
のレベルをトレースすることができる。さらに、電子回
路の状態に応じてアクセス結果をステップごとにトレー
スすることができる。従って、解析装置はそのトレース
データを利用してデバッガプログラムが起動する以前の
電子回路のハードウェアの初期状態を解析することがで
きる。
拘らずトレースメモリへのライトクロックを生成し、そ
のレベルをトレースすることができる。さらに、電子回
路の状態に応じてアクセス結果をステップごとにトレー
スすることができる。従って、解析装置はそのトレース
データを利用してデバッガプログラムが起動する以前の
電子回路のハードウェアの初期状態を解析することがで
きる。
【0014】前記目的を達成するため、請求項2記載の
発明は、CPU及びメモリを有する解析対象としての電
子回路と、該電子回路のハードウェアの初期状態を解析
する解析手段、及び解析結果を表示する表示手段を有す
る解析装置と、電子回路の制御信号の状態に応じ、該電
子回路に対するメモリアクセスの結果をトレースする際
のクロック信号を生成するクロック生成手段、及び前記
制御信号のレベルとメモリアクセス結果をトレースする
ためのトレースメモリを有する電子回路解析装置と、該
電子回路解析装置と電子回路を電気的に接続すると共
に、電子回路解析装置と解析装置を電気的に接続する接
続手段と、を備え、電子回路解析装置は、解析装置から
の命令を電子回路のCPUに送信し、該CPUの制御信
号の状態に応じて電子回路に対するメモリアクセスの結
果をトレースする際のクロック信号を生成し、前記制御
信号のレベルをトレースし、メモリアクセス結果をステ
ップごとにトレースすると共にトレースデータを解析装
置へ送信し、該解析装置は、トレースデータを基に電子
回路の状態を解析し、解析結果を表示するか又は次ステ
ップの命令を電子回路解析装置へ送信するようにしたこ
とを特徴とする。
発明は、CPU及びメモリを有する解析対象としての電
子回路と、該電子回路のハードウェアの初期状態を解析
する解析手段、及び解析結果を表示する表示手段を有す
る解析装置と、電子回路の制御信号の状態に応じ、該電
子回路に対するメモリアクセスの結果をトレースする際
のクロック信号を生成するクロック生成手段、及び前記
制御信号のレベルとメモリアクセス結果をトレースする
ためのトレースメモリを有する電子回路解析装置と、該
電子回路解析装置と電子回路を電気的に接続すると共
に、電子回路解析装置と解析装置を電気的に接続する接
続手段と、を備え、電子回路解析装置は、解析装置から
の命令を電子回路のCPUに送信し、該CPUの制御信
号の状態に応じて電子回路に対するメモリアクセスの結
果をトレースする際のクロック信号を生成し、前記制御
信号のレベルをトレースし、メモリアクセス結果をステ
ップごとにトレースすると共にトレースデータを解析装
置へ送信し、該解析装置は、トレースデータを基に電子
回路の状態を解析し、解析結果を表示するか又は次ステ
ップの命令を電子回路解析装置へ送信するようにしたこ
とを特徴とする。
【0015】このため、電子回路の制御信号のレベルに
拘らずトレースメモリへのライトクロックを生成し、そ
のレベルをトレースすることができる。さらに、電子回
路の状態に応じてメモリアクセスを実行し、電子回路解
析装置で生成したライトクロックによってメモリアクセ
スの結果をステップごとにトレースすることができる。
従って、解析装置はそのトレースデータを利用してデバ
ッガプログラムが起動する以前の電子回路のハードウェ
アの初期状態を解析し、解析結果を表示することができ
る。
拘らずトレースメモリへのライトクロックを生成し、そ
のレベルをトレースすることができる。さらに、電子回
路の状態に応じてメモリアクセスを実行し、電子回路解
析装置で生成したライトクロックによってメモリアクセ
スの結果をステップごとにトレースすることができる。
従って、解析装置はそのトレースデータを利用してデバ
ッガプログラムが起動する以前の電子回路のハードウェ
アの初期状態を解析し、解析結果を表示することができ
る。
【0016】前記目的を達成するため、請求項3記載の
発明は、CPU及びメモリを有する解析対象としての電
子回路と、該電子回路のハードウェアの初期状態を解析
する解析手段及び解析結果を表示する表示手段を有する
解析装置と、電子回路の制御信号の状態に応じ、該電子
回路に対するメモリアクセスの結果をトレースする際の
クロック信号を生成するクロック生成手段、及び前記制
御信号のレベルとメモリアクセス結果をトレースするた
めのトレースメモリを有する電子回路解析装置と、該電
子回路解析装置と電子回路を電気的に接続すると共に、
電子回路解析装置と解析装置を電気的に接続する接続手
段と、を備えたシステムの電子回路解析方法であって、
解析装置から電子回路解析装置へ電子回路に対する命令
を送信する第1の命令送信ステップと、電子回路解析装
置から電子回路のCPUへ前記命令を送信する第2の命
令送信ステップと、電子回路解析装置が前記CPUの制
御信号の状態に応じて電子回路に対するメモリアクセス
の結果をトレースする際のクロック信号を生成するクロ
ック生成ステップと、電子回路解析装置が前記クロック
信号を用いて前記制御信号のレベルをトレースし、メモ
リアクセス結果をステップごとにトレースすると共にト
レースデータを解析装置へ送信するトレースステップ
と、解析装置がトレースデータを基に電子回路の状態を
解析し、解析結果を表示する解析表示ステップと、解析
装置がトレースデータを基に電子回路の状態を解析し、
該電子回路に対する次ステップの命令を電子回路解析装
置へ送信する第3の命令送信ステップと、を有すること
を特徴とする。このため、請求項2と同様にデバッガプ
ログラムが起動する以前のターゲット基板のハードウェ
アの初期状態を解析し、その解析結果を表示することが
できる。
発明は、CPU及びメモリを有する解析対象としての電
子回路と、該電子回路のハードウェアの初期状態を解析
する解析手段及び解析結果を表示する表示手段を有する
解析装置と、電子回路の制御信号の状態に応じ、該電子
回路に対するメモリアクセスの結果をトレースする際の
クロック信号を生成するクロック生成手段、及び前記制
御信号のレベルとメモリアクセス結果をトレースするた
めのトレースメモリを有する電子回路解析装置と、該電
子回路解析装置と電子回路を電気的に接続すると共に、
電子回路解析装置と解析装置を電気的に接続する接続手
段と、を備えたシステムの電子回路解析方法であって、
解析装置から電子回路解析装置へ電子回路に対する命令
を送信する第1の命令送信ステップと、電子回路解析装
置から電子回路のCPUへ前記命令を送信する第2の命
令送信ステップと、電子回路解析装置が前記CPUの制
御信号の状態に応じて電子回路に対するメモリアクセス
の結果をトレースする際のクロック信号を生成するクロ
ック生成ステップと、電子回路解析装置が前記クロック
信号を用いて前記制御信号のレベルをトレースし、メモ
リアクセス結果をステップごとにトレースすると共にト
レースデータを解析装置へ送信するトレースステップ
と、解析装置がトレースデータを基に電子回路の状態を
解析し、解析結果を表示する解析表示ステップと、解析
装置がトレースデータを基に電子回路の状態を解析し、
該電子回路に対する次ステップの命令を電子回路解析装
置へ送信する第3の命令送信ステップと、を有すること
を特徴とする。このため、請求項2と同様にデバッガプ
ログラムが起動する以前のターゲット基板のハードウェ
アの初期状態を解析し、その解析結果を表示することが
できる。
【0017】前記目的を達成するため、請求項4記載の
発明は、電子回路のハードウェアの初期状態を解析する
解析手段、解析結果を表示する表示手段、電子回路の制
御信号の状態に応じ、該電子回路に対するメモリアクセ
スの結果をトレースする際のクロック信号を生成するク
ロック生成手段、及び前記制御信号のレベルとメモリア
クセス結果をトレースするためのトレースメモリを有す
る電子回路解析装置と、CPU及びメモリを有する解析
対象としての電子回路と、該電子回路と電子回路解析装
置を電気的に接続する接続手段と、を備えたシステムの
電子回路解析方法であって、電子回路解析装置から電子
回路のCPUへ命令を送信する第1の命令送信ステップ
と、クロック生成手段が前記CPUの制御信号の状態に
応じて電子回路に対するメモリアクセスの結果をトレー
スする際のクロック信号を生成するクロック生成ステッ
プと、該クロック信号を用いてメモリアクセスのステッ
プごとにアクセス結果をトレースするトレースステップ
と、トレースデータを基に電子回路の状態を解析し、解
析結果を表示する解析表示ステップと、トレースデータ
を基に電子回路の状態を解析し、次ステップの命令を電
子回路のCPUへ送信する第2の命令送信ステップと、
を有することを特徴とする。
発明は、電子回路のハードウェアの初期状態を解析する
解析手段、解析結果を表示する表示手段、電子回路の制
御信号の状態に応じ、該電子回路に対するメモリアクセ
スの結果をトレースする際のクロック信号を生成するク
ロック生成手段、及び前記制御信号のレベルとメモリア
クセス結果をトレースするためのトレースメモリを有す
る電子回路解析装置と、CPU及びメモリを有する解析
対象としての電子回路と、該電子回路と電子回路解析装
置を電気的に接続する接続手段と、を備えたシステムの
電子回路解析方法であって、電子回路解析装置から電子
回路のCPUへ命令を送信する第1の命令送信ステップ
と、クロック生成手段が前記CPUの制御信号の状態に
応じて電子回路に対するメモリアクセスの結果をトレー
スする際のクロック信号を生成するクロック生成ステッ
プと、該クロック信号を用いてメモリアクセスのステッ
プごとにアクセス結果をトレースするトレースステップ
と、トレースデータを基に電子回路の状態を解析し、解
析結果を表示する解析表示ステップと、トレースデータ
を基に電子回路の状態を解析し、次ステップの命令を電
子回路のCPUへ送信する第2の命令送信ステップと、
を有することを特徴とする。
【0018】このため、例えば前記各手段をホストパソ
コン等の解析装置に内蔵させたり、あるいはクロック生
成手段及びトレースメモリを電子回路に内蔵させても、
請求項2と同様にデバッガプログラムが起動する以前の
ターゲット基板のハードウェアの初期状態を解析し、解
析結果を表示することができる。前記目的を達成するた
め、請求項5記載の発明は、CPU及びメモリを有する
解析対象としての電子回路と、該電子回路のハードウェ
アの初期状態を解析する解析装置と、電子回路の制御信
号の状態に応じ、該電子回路に対するメモリアクセスの
結果をトレースする際のクロック信号を生成するクロッ
ク生成手段、及び前記制御信号のレベルとメモリアクセ
ス結果をトレースするためのトレースメモリを有する電
子回路解析装置と、該電子回路解析装置と電子回路を電
気的に接続すると共に、電子回路解析装置と解析装置を
電気的に接続する接続手段と、を備えたシステムで、解
析装置が発行した電子回路に対する命令を該電子回路の
CPUへ送信する命令送信ステップと、前記CPUの制
御信号の状態に応じて電子回路に対するメモリアクセス
の結果をトレースする際のクロック信号を生成するクロ
ック生成ステップと、前記クロック信号を用いて前記制
御信号のレベルをトレースし、メモリアクセス結果をス
テップごとにトレースすると共にトレースデータを解析
装置へ送信するトレースステップと、を実行するプログ
ラム及びデータが記憶されたことを特徴とする。
コン等の解析装置に内蔵させたり、あるいはクロック生
成手段及びトレースメモリを電子回路に内蔵させても、
請求項2と同様にデバッガプログラムが起動する以前の
ターゲット基板のハードウェアの初期状態を解析し、解
析結果を表示することができる。前記目的を達成するた
め、請求項5記載の発明は、CPU及びメモリを有する
解析対象としての電子回路と、該電子回路のハードウェ
アの初期状態を解析する解析装置と、電子回路の制御信
号の状態に応じ、該電子回路に対するメモリアクセスの
結果をトレースする際のクロック信号を生成するクロッ
ク生成手段、及び前記制御信号のレベルとメモリアクセ
ス結果をトレースするためのトレースメモリを有する電
子回路解析装置と、該電子回路解析装置と電子回路を電
気的に接続すると共に、電子回路解析装置と解析装置を
電気的に接続する接続手段と、を備えたシステムで、解
析装置が発行した電子回路に対する命令を該電子回路の
CPUへ送信する命令送信ステップと、前記CPUの制
御信号の状態に応じて電子回路に対するメモリアクセス
の結果をトレースする際のクロック信号を生成するクロ
ック生成ステップと、前記クロック信号を用いて前記制
御信号のレベルをトレースし、メモリアクセス結果をス
テップごとにトレースすると共にトレースデータを解析
装置へ送信するトレースステップと、を実行するプログ
ラム及びデータが記憶されたことを特徴とする。
【0019】この記憶媒体を用いて電子回路解析装置を
制御することにより、例えば電子回路の制御信号がH固
定であっても非同期でトレースメモリへのライトクロッ
クを生成し、そのレベルをトレースすることができる。
さらに、電子回路の状態に応じてメモリアクセスを実行
し、クロック生成手段で生成したライトクロックによっ
てメモリアクセスの結果(アドレス、データ)をステッ
プごとにトレースすることができる。従って、解析装置
はそのトレースデータを利用してデバッガプログラムが
起動する以前の電子回路のハードウェアの初期状態を解
析することができる。
制御することにより、例えば電子回路の制御信号がH固
定であっても非同期でトレースメモリへのライトクロッ
クを生成し、そのレベルをトレースすることができる。
さらに、電子回路の状態に応じてメモリアクセスを実行
し、クロック生成手段で生成したライトクロックによっ
てメモリアクセスの結果(アドレス、データ)をステッ
プごとにトレースすることができる。従って、解析装置
はそのトレースデータを利用してデバッガプログラムが
起動する以前の電子回路のハードウェアの初期状態を解
析することができる。
【0020】
【発明の実施の形態】以下、本発明の実施の一形態を図
面を用いて説明する。図1〜図4は、本発明の実施の一
形態に係る電子回路解析システムを示し、図1は全体構
成図、図2は電子回路解析装置の構成図である。図1、
図2において、ホストパソコン(解析装置、解析手段)
100は、ターゲット基板(電子回路)103のハード
ウェアの初期デバッグを行うためのホスト環境として設
置されており、電子回路解析装置としてのROM−E1
01に接続されている。このホストパソコン100に
は、図示しないCPU、ターゲット基板のデバッグ用の
解析ソフト(デバッグプログラム)、このデバッグプロ
グラムが起動する以前にターゲット基板103のハード
ウェアの初期デバッグを行うための解析ソフト、メッセ
ージデータ等を記憶したROM、デバッグ時の解析デー
タ等を記憶するためのRAM、解析結果やメッセージを
表示するための表示装置(表示手段)、必要データを入
力するための入力装置等を備える。なお、前記初期デバ
ッグ用の解析ソフト及びメッセージデータを前記ROM
とは別個の記憶媒体に記憶し、ターゲット基板103の
仕様に応じて使用する記憶媒体を変更するようにしても
よい。
面を用いて説明する。図1〜図4は、本発明の実施の一
形態に係る電子回路解析システムを示し、図1は全体構
成図、図2は電子回路解析装置の構成図である。図1、
図2において、ホストパソコン(解析装置、解析手段)
100は、ターゲット基板(電子回路)103のハード
ウェアの初期デバッグを行うためのホスト環境として設
置されており、電子回路解析装置としてのROM−E1
01に接続されている。このホストパソコン100に
は、図示しないCPU、ターゲット基板のデバッグ用の
解析ソフト(デバッグプログラム)、このデバッグプロ
グラムが起動する以前にターゲット基板103のハード
ウェアの初期デバッグを行うための解析ソフト、メッセ
ージデータ等を記憶したROM、デバッグ時の解析デー
タ等を記憶するためのRAM、解析結果やメッセージを
表示するための表示装置(表示手段)、必要データを入
力するための入力装置等を備える。なお、前記初期デバ
ッグ用の解析ソフト及びメッセージデータを前記ROM
とは別個の記憶媒体に記憶し、ターゲット基板103の
仕様に応じて使用する記憶媒体を変更するようにしても
よい。
【0021】ターゲット基板103は、デバッガプログ
ラムが起動するまでのハードウェアの初期デバッグ対象
であり、かつそのデバッガプログラムによるソフト解析
対象であって、ROM−E101と接続されている。こ
のターゲット基板103には、R0Mソケット110、
リセット端子111、CPU113、RAM112を備
え、R0Mソケット110はROM−E101のR0M
ソケット接続部205と接続され、リセット端子111
はROM−E101のリセットコネクタ208と接続さ
れている。
ラムが起動するまでのハードウェアの初期デバッグ対象
であり、かつそのデバッガプログラムによるソフト解析
対象であって、ROM−E101と接続されている。こ
のターゲット基板103には、R0Mソケット110、
リセット端子111、CPU113、RAM112を備
え、R0Mソケット110はROM−E101のR0M
ソケット接続部205と接続され、リセット端子111
はROM−E101のリセットコネクタ208と接続さ
れている。
【0022】ROM−E101には、ホストインタフェ
ース201、リセットコネクタ208、トリガ検出回路
(クロック生成手段)206、R0Mソケット接続部2
05、及びRAM210を備える。ホストインタフェー
ス201はホストパソコン100とROM−E101を
電気的に接続するものであって、かつターゲット基板1
01へのリセット信号の送出とRAM210のデータ制
御を司る。R0Mソケット接続部205はターゲット基
板103とROM−E101を接続するもので、ターゲ
ット基板103のROMソケット110と接続される。
リセットコネクタ208はターゲット基板103のリセ
ット端子111と接続され、ターゲット基板103のC
PUリセット等の制御信号を送信する。
ース201、リセットコネクタ208、トリガ検出回路
(クロック生成手段)206、R0Mソケット接続部2
05、及びRAM210を備える。ホストインタフェー
ス201はホストパソコン100とROM−E101を
電気的に接続するものであって、かつターゲット基板1
01へのリセット信号の送出とRAM210のデータ制
御を司る。R0Mソケット接続部205はターゲット基
板103とROM−E101を接続するもので、ターゲ
ット基板103のROMソケット110と接続される。
リセットコネクタ208はターゲット基板103のリセ
ット端子111と接続され、ターゲット基板103のC
PUリセット等の制御信号を送信する。
【0023】前記RAM210は、本実施形態における
初期デバッグの際、トレースメモリ(CS/OEトレー
スメモリ202、アドレストレースメモリ203、デー
タトレースメモリ204)、及びモニタRAM207と
して用いられる。CS/OEトレースメモリ202はタ
ーゲット基板103のROM(ROMソケット110)
の制御信号のうち、チップセレクト信号(以下、CSと
記す)及びアウトプットイネーブル信号(以下、OEと
記す)の論理レベルの履歴を記憶する。アドレストレー
スメモリ203はターゲット基板103のROMのアド
レスの履歴を記憶する。データトレースメモリ204は
ターゲット基板103のROMのデータの履歴を記憶す
る。モニタRAM207はROMエミュレータとしての
モニタRAMとして用いられると共に、ターゲット基板
103のROM、RAM112の領域をチェックするた
めのモニタプログラムを記憶する。このモニタプログラ
ムは、ターゲット基板103の情報をROM−E101
内に吸い上げてさらにホストパソコン100に送信する
機能を有する。また、ホストパソコン100からターゲ
ット基板103に対して命令(例えば、リード、ダンプ
等の命令)が発行されると、それを理解し、ターゲット
基板103にアクセスした際の情報を吸い上げてホスト
パソコン100に送信する機能を有する。
初期デバッグの際、トレースメモリ(CS/OEトレー
スメモリ202、アドレストレースメモリ203、デー
タトレースメモリ204)、及びモニタRAM207と
して用いられる。CS/OEトレースメモリ202はタ
ーゲット基板103のROM(ROMソケット110)
の制御信号のうち、チップセレクト信号(以下、CSと
記す)及びアウトプットイネーブル信号(以下、OEと
記す)の論理レベルの履歴を記憶する。アドレストレー
スメモリ203はターゲット基板103のROMのアド
レスの履歴を記憶する。データトレースメモリ204は
ターゲット基板103のROMのデータの履歴を記憶す
る。モニタRAM207はROMエミュレータとしての
モニタRAMとして用いられると共に、ターゲット基板
103のROM、RAM112の領域をチェックするた
めのモニタプログラムを記憶する。このモニタプログラ
ムは、ターゲット基板103の情報をROM−E101
内に吸い上げてさらにホストパソコン100に送信する
機能を有する。また、ホストパソコン100からターゲ
ット基板103に対して命令(例えば、リード、ダンプ
等の命令)が発行されると、それを理解し、ターゲット
基板103にアクセスした際の情報を吸い上げてホスト
パソコン100に送信する機能を有する。
【0024】前記トリガ検出回路206はトレースメモ
リ202〜204のライトクロックを制御する。図3に
示すように、ターゲット基板103のCPU113をリ
セット(RST)し、CS、OEがアサートされた場合
は、それらのアンド論理をとってライトクロックを生成
するように構成されている。このライトクロックはCP
U113のクロックと同期する。さらに、図4に示すよ
うに、CPU113をリセット(RST)しても、ター
ゲット基板103のROMが動作せずCSとOEがアサ
ートされない場合は、ROM−E101の内部クロック
を用いて非同期のライトクロックを生成するように構成
されている。
リ202〜204のライトクロックを制御する。図3に
示すように、ターゲット基板103のCPU113をリ
セット(RST)し、CS、OEがアサートされた場合
は、それらのアンド論理をとってライトクロックを生成
するように構成されている。このライトクロックはCP
U113のクロックと同期する。さらに、図4に示すよ
うに、CPU113をリセット(RST)しても、ター
ゲット基板103のROMが動作せずCSとOEがアサ
ートされない場合は、ROM−E101の内部クロック
を用いて非同期のライトクロックを生成するように構成
されている。
【0025】なお、本実施形態では、ホストインタフェ
ース201、リセットコネクタ208、ROMソケット
接続部205、ROMソケット110、リセット端子1
11等が接続手段を構成する。次に、図5、図6を参照
しながら、本実施形態の電子回路解析システムにおける
ハードウェアの初期デバッグ動作について説明する。
ース201、リセットコネクタ208、ROMソケット
接続部205、ROMソケット110、リセット端子1
11等が接続手段を構成する。次に、図5、図6を参照
しながら、本実施形態の電子回路解析システムにおける
ハードウェアの初期デバッグ動作について説明する。
【0026】ステップ5000では、ROM−E101
がホストパソコン100からの命令を受信し、この命令
に基づきリセットコネクタ208からターゲット基板1
03のリセット端子111を介してCPU113へリセ
ット信号(RST)を発行する。ステップ5001で
は、ターゲット基板103のCPU113のリセット処
理(例外処理)のアドレスは一般的にROM(ROMソ
ケット110)の領域であることを利用して、CS、O
Eのレベルを確認し、ROMがアクセスされているか判
断する。その結果、前述のようにCSとOEがアサート
された場合はステップ5002へ進み、CSとOEがア
サートされない場合はステップ5013へ進む。
がホストパソコン100からの命令を受信し、この命令
に基づきリセットコネクタ208からターゲット基板1
03のリセット端子111を介してCPU113へリセ
ット信号(RST)を発行する。ステップ5001で
は、ターゲット基板103のCPU113のリセット処
理(例外処理)のアドレスは一般的にROM(ROMソ
ケット110)の領域であることを利用して、CS、O
Eのレベルを確認し、ROMがアクセスされているか判
断する。その結果、前述のようにCSとOEがアサート
された場合はステップ5002へ進み、CSとOEがア
サートされない場合はステップ5013へ進む。
【0027】このステップ5013では、前述のように
トリガ検出回路206がROM−E101の内部クロッ
クを用いて非同期のライトクロックを生成し、CS、O
EのレベルをROMソケット接続部205を介してCS
/OEトレースメモリ202にライトする。このとき、
ホストインタフェース201はトリガ検出回路206に
よるクロックタイミングでCS、OEのレベルをCS/
OEトレースメモリ202からリードしてホストパソコ
ン100へ送信し、ホストパソコン100はそのCS、
OEのレベル情報からターゲット基板103のROMの
異常を認識して、そのCS、OEのレベル及びエラーメ
ッセージを表示装置に出力する。
トリガ検出回路206がROM−E101の内部クロッ
クを用いて非同期のライトクロックを生成し、CS、O
EのレベルをROMソケット接続部205を介してCS
/OEトレースメモリ202にライトする。このとき、
ホストインタフェース201はトリガ検出回路206に
よるクロックタイミングでCS、OEのレベルをCS/
OEトレースメモリ202からリードしてホストパソコ
ン100へ送信し、ホストパソコン100はそのCS、
OEのレベル情報からターゲット基板103のROMの
異常を認識して、そのCS、OEのレベル及びエラーメ
ッセージを表示装置に出力する。
【0028】ステップ5002では、ステップ5001
でROMが正常にアクセスされたと判断したので、次
に、ホストインタフェース201は前記ライトクロック
によりアドレストレースメモリ203にライトされた内
容をリードしてホストパソコン100へ送信し、ホスト
パソコン100はリセット時のROMのスタートアドレ
スがどういう状態でトレースされたか、すなわち正常な
アドレスになっているかを所望のアドレス値と比較する
ことによりチェックする。これは、スタートアドレスが
正常ならば、CPU114によってプログラムが正常に
実行される可能性が高いことによる。その結果、スター
トアドレスが正常なアドレスである場合はステップ50
03に進み、スタートアドレスが正常なアドレスでない
場合はステップ5014に進む。
でROMが正常にアクセスされたと判断したので、次
に、ホストインタフェース201は前記ライトクロック
によりアドレストレースメモリ203にライトされた内
容をリードしてホストパソコン100へ送信し、ホスト
パソコン100はリセット時のROMのスタートアドレ
スがどういう状態でトレースされたか、すなわち正常な
アドレスになっているかを所望のアドレス値と比較する
ことによりチェックする。これは、スタートアドレスが
正常ならば、CPU114によってプログラムが正常に
実行される可能性が高いことによる。その結果、スター
トアドレスが正常なアドレスである場合はステップ50
03に進み、スタートアドレスが正常なアドレスでない
場合はステップ5014に進む。
【0029】このステップ5014では、ホストパソコ
ン100はホストインタフェース201から送信された
フェイルアドレスの数値をエラーメッセージと共に表示
装置に出力する。ステップ5003では、ステップ50
02でスタートアドレスが正常と判断したので、次にホ
ストインタフェース201は前記ライトクロックにより
データトレースメモリ204にライトされた内容をリー
ドしてホストパソコン100へ送信し、ホストパソコン
100はリセット時のROMのトレースデータ(リセッ
トデータ)がどういう状態でトレースされたか、すなわ
ちジャンプアドレスのデータが正常かを所望のデータ値
と比較することによりチェックする。その結果、トレー
スデータが正常である場合はステップ5004に進み、
正常でない場合はステップ5015に進む。
ン100はホストインタフェース201から送信された
フェイルアドレスの数値をエラーメッセージと共に表示
装置に出力する。ステップ5003では、ステップ50
02でスタートアドレスが正常と判断したので、次にホ
ストインタフェース201は前記ライトクロックにより
データトレースメモリ204にライトされた内容をリー
ドしてホストパソコン100へ送信し、ホストパソコン
100はリセット時のROMのトレースデータ(リセッ
トデータ)がどういう状態でトレースされたか、すなわ
ちジャンプアドレスのデータが正常かを所望のデータ値
と比較することによりチェックする。その結果、トレー
スデータが正常である場合はステップ5004に進み、
正常でない場合はステップ5015に進む。
【0030】このステップ5015では、ホストパソコ
ン100はホストインタフェース201から送信された
フェイルデータの数値をエラーメッセージと共に表示装
置に出力する。ステップ5004では、ステップ500
2及びステップ03でスタートアドレス及びデータが正
常であると判断したので、次にホストパソコン100は
ホストインタフェース201を介してモニタRAM20
7に後述のモニタプログラムの容量分、CPU113の
NOPパターンをロードする。
ン100はホストインタフェース201から送信された
フェイルデータの数値をエラーメッセージと共に表示装
置に出力する。ステップ5004では、ステップ500
2及びステップ03でスタートアドレス及びデータが正
常であると判断したので、次にホストパソコン100は
ホストインタフェース201を介してモニタRAM20
7に後述のモニタプログラムの容量分、CPU113の
NOPパターンをロードする。
【0031】ステップ5005では、ROM−E101
はホストパソコン100からの命令を受信し、リセット
コネクタ208からターゲット基板103のリセット端
子111を介してCPU113へリセット信号(RS
T)を発行する。このリセット操作によってCPU11
3はNOPパターンを実行する。このとき、トリガ検出
回路206はターゲット基板103のROMの制御信号
(CS、OE)のアンド論理をとってライトクロックを
生成し、このライトクロックを用いて各トレースメモリ
202〜204へのトレースが実行される。
はホストパソコン100からの命令を受信し、リセット
コネクタ208からターゲット基板103のリセット端
子111を介してCPU113へリセット信号(RS
T)を発行する。このリセット操作によってCPU11
3はNOPパターンを実行する。このとき、トリガ検出
回路206はターゲット基板103のROMの制御信号
(CS、OE)のアンド論理をとってライトクロックを
生成し、このライトクロックを用いて各トレースメモリ
202〜204へのトレースが実行される。
【0032】ステップ5006では、ホストインタフェ
ース201はホストパソコン100から命令を受信し、
アドレストレースメモリ203をリードしてトレースデ
ータをホストパソコン100へ送信する。ホストパソコ
ン100のCPUはそのトレースデータと正常なアドレ
スと比較することによってアドレスが正常にインクリメ
ントしているかを判断する。例えば、2ビットメモリに
おいてアドレスを示すハードウェアがショートしている
場合は、「00」から「01」へ進むべきものが「0
0」から「11」へ進むことによりハードウェアの初期
不良と判断することが可能である。その結果、アドレス
が正常にインクリメントしている場合はステップ500
7に進み、正常にインクリメントしていない場合にはス
テップ5016に進む。なお、アドレスが正常にインク
リメントしている場合はこのときホストパソコン100
の表示装置に例えば「ROMアドレスインクリメントO
K」と表示するようにしてもよい。
ース201はホストパソコン100から命令を受信し、
アドレストレースメモリ203をリードしてトレースデ
ータをホストパソコン100へ送信する。ホストパソコ
ン100のCPUはそのトレースデータと正常なアドレ
スと比較することによってアドレスが正常にインクリメ
ントしているかを判断する。例えば、2ビットメモリに
おいてアドレスを示すハードウェアがショートしている
場合は、「00」から「01」へ進むべきものが「0
0」から「11」へ進むことによりハードウェアの初期
不良と判断することが可能である。その結果、アドレス
が正常にインクリメントしている場合はステップ500
7に進み、正常にインクリメントしていない場合にはス
テップ5016に進む。なお、アドレスが正常にインク
リメントしている場合はこのときホストパソコン100
の表示装置に例えば「ROMアドレスインクリメントO
K」と表示するようにしてもよい。
【0033】このステップ5016では、ホストパソコ
ン100はホストインタフェース201から送信された
フェイルアドレスの数値をエラーメッセージと共に表示
装置に出力する。ステップ5007では、ステップ50
06までの結果からターゲット基板103のCPU11
3でプログラムを実行可能と判断し、ホストパソコン1
00はホストインタフェース201を介しモニタRAM
207にモニタプログラムをロードする。
ン100はホストインタフェース201から送信された
フェイルアドレスの数値をエラーメッセージと共に表示
装置に出力する。ステップ5007では、ステップ50
06までの結果からターゲット基板103のCPU11
3でプログラムを実行可能と判断し、ホストパソコン1
00はホストインタフェース201を介しモニタRAM
207にモニタプログラムをロードする。
【0034】ステップ5008では、ROM−E101
はホストパソコン100からの命令を受信し、リセット
コネクタ208からターゲット基板103のリセット端
子111を介してCPU113へリセット信号(RS
T)を発行する。このリセット操作によってCPU11
3はモニタRAM207のモニタプログラムをリードし
て実行し、その過程でアクセスされるターゲット基板1
03のROMのアドレス及びデータは、ROMソケット
接続部205からを介してアドレストレースメモリ20
3及びデータトレースメモリ204に記憶される。
はホストパソコン100からの命令を受信し、リセット
コネクタ208からターゲット基板103のリセット端
子111を介してCPU113へリセット信号(RS
T)を発行する。このリセット操作によってCPU11
3はモニタRAM207のモニタプログラムをリードし
て実行し、その過程でアクセスされるターゲット基板1
03のROMのアドレス及びデータは、ROMソケット
接続部205からを介してアドレストレースメモリ20
3及びデータトレースメモリ204に記憶される。
【0035】ステップ5009では、ROM−E101
はホストパソコン100からの命令を受信し、ホストイ
ンタフェース201を介してアドレストレースメモリ2
03及びデータトレースメモリ204のトレースデータ
をリードしてホストパソコン100に送信する。ホスト
パソコン100は、このトレースデータとホスト内部の
モニタプログラムメモリとを比較することによりどこの
アドレス及びデータが異常かを判断する。その結果、異
常がなければステップ5010へ進み、異常があればス
テップ5017へ進む。このステップ5017では、ホ
ストパソコン100はホストインタフェース201から
送信された、不一致が検出されたときのフェイルアドレ
ス及びデータの数値を表示装置に出力する。
はホストパソコン100からの命令を受信し、ホストイ
ンタフェース201を介してアドレストレースメモリ2
03及びデータトレースメモリ204のトレースデータ
をリードしてホストパソコン100に送信する。ホスト
パソコン100は、このトレースデータとホスト内部の
モニタプログラムメモリとを比較することによりどこの
アドレス及びデータが異常かを判断する。その結果、異
常がなければステップ5010へ進み、異常があればス
テップ5017へ進む。このステップ5017では、ホ
ストパソコン100はホストインタフェース201から
送信された、不一致が検出されたときのフェイルアドレ
ス及びデータの数値を表示装置に出力する。
【0036】ステップ5010では、ホストパソコン1
00からホストインタフェース201を介してモニタR
AM207に、ターゲット基板103のスタック又はワ
ーク領域としてのRAM112を解析するためのRAM
チェックプログラムをロードする。ステップ5011で
は、ROM−E101はホストパソコン100からの命
令を受信し、リセットコネクタ208からターゲット基
板103のリセット端子111を介してCPU113へ
リセット信号(RST)を発行する。このリセット操作
によってCPU113は前記RAMチェックプログラム
をモニタRAM207からリードして実行する。このチ
ェックプログラムの実行過程でアクセスされるRAM1
12のアドレス及びデータは、ROMソケット接続部2
05を介してアドレストレースメモリ203及びデータ
トレースメモリ204に記憶される。
00からホストインタフェース201を介してモニタR
AM207に、ターゲット基板103のスタック又はワ
ーク領域としてのRAM112を解析するためのRAM
チェックプログラムをロードする。ステップ5011で
は、ROM−E101はホストパソコン100からの命
令を受信し、リセットコネクタ208からターゲット基
板103のリセット端子111を介してCPU113へ
リセット信号(RST)を発行する。このリセット操作
によってCPU113は前記RAMチェックプログラム
をモニタRAM207からリードして実行する。このチ
ェックプログラムの実行過程でアクセスされるRAM1
12のアドレス及びデータは、ROMソケット接続部2
05を介してアドレストレースメモリ203及びデータ
トレースメモリ204に記憶される。
【0037】なお、ステップ5011では、ターゲット
基板103のROMとRAM112が同じデータバスを
用いる場合は、データトレースメモリ204のライトク
ロックをCSのインバート値とOEとのアンド論理をと
ることによってRAM112のリードデータがデータト
レースメモリ204にライトされる。また、ROMとR
AM112とが異なるデータバスを用いる場合には、例
えば、モニタRAM207に期待値領域を設けてその領
域をアクセスしたときにデータトレースメモリ204の
ライトクロックを発生する方式等、各種ROMプログラ
ム(リードプログラム)だけでターゲット基板103の
RAM112のデータをホストパソコン100に取り込
む方式が用いられる。
基板103のROMとRAM112が同じデータバスを
用いる場合は、データトレースメモリ204のライトク
ロックをCSのインバート値とOEとのアンド論理をと
ることによってRAM112のリードデータがデータト
レースメモリ204にライトされる。また、ROMとR
AM112とが異なるデータバスを用いる場合には、例
えば、モニタRAM207に期待値領域を設けてその領
域をアクセスしたときにデータトレースメモリ204の
ライトクロックを発生する方式等、各種ROMプログラ
ム(リードプログラム)だけでターゲット基板103の
RAM112のデータをホストパソコン100に取り込
む方式が用いられる。
【0038】ステップ5012では、ROM−E101
はホストパソコン100からの命令を受信し、ホストイ
ンタフェース201を介してアドレストレースメモリ2
03及びデータトレースメモリ204のトレースデータ
をリードしてホストパソコン100に送信する。ホスト
パソコン100は、このトレースデータとホストパソコ
ン100のRAM112のライト期待値とを比較するこ
とにより、どこのアドレス及びデータが異常かを判断す
る。その結果、異常がなければハードウェアの初期デバ
ッグを終了し、異常があればステップ5018へ進む。
このステップ5018では、フェイルアドレス及びデー
タの数値を表示装置に出力する。
はホストパソコン100からの命令を受信し、ホストイ
ンタフェース201を介してアドレストレースメモリ2
03及びデータトレースメモリ204のトレースデータ
をリードしてホストパソコン100に送信する。ホスト
パソコン100は、このトレースデータとホストパソコ
ン100のRAM112のライト期待値とを比較するこ
とにより、どこのアドレス及びデータが異常かを判断す
る。その結果、異常がなければハードウェアの初期デバ
ッグを終了し、異常があればステップ5018へ進む。
このステップ5018では、フェイルアドレス及びデー
タの数値を表示装置に出力する。
【0039】ここで、図7、図8を参照しながら、本実
施形態の電子回路解析システムに含まれるROM−E1
01の動作を説明する。ステップ7000〜7005で
は、ROM−E101はホストパソコン100からリセ
ット命令が発行されると、リセットコネクタ208から
ターゲット基板103のリセット端子111へリセット
信号を送信し、トリガ検出回路206によりターゲット
基板103のCPU113からの制御信号(CS、O
E)の検知有無に拘らず、前述のように同期あるいは非
同期のライトクロックを生成し、CS/OEトレースメ
モリ202にライトしたCS、OEのトレースデータを
ホストパソコン100へ送信する。
施形態の電子回路解析システムに含まれるROM−E1
01の動作を説明する。ステップ7000〜7005で
は、ROM−E101はホストパソコン100からリセ
ット命令が発行されると、リセットコネクタ208から
ターゲット基板103のリセット端子111へリセット
信号を送信し、トリガ検出回路206によりターゲット
基板103のCPU113からの制御信号(CS、O
E)の検知有無に拘らず、前述のように同期あるいは非
同期のライトクロックを生成し、CS/OEトレースメ
モリ202にライトしたCS、OEのトレースデータを
ホストパソコン100へ送信する。
【0040】ステップ7006〜7008では、ROM
−E101はホストパソコン100から次ステップのア
クセス命令が発行されると、CPU113へその命令を
送信し、CPU113がROM(ROMソケット11
0)からリードしたスタートアドレスをアドレストレー
スメモリ203にライトし、そのトレースデータをホス
トパソコン100へ送信する。
−E101はホストパソコン100から次ステップのア
クセス命令が発行されると、CPU113へその命令を
送信し、CPU113がROM(ROMソケット11
0)からリードしたスタートアドレスをアドレストレー
スメモリ203にライトし、そのトレースデータをホス
トパソコン100へ送信する。
【0041】ステップ7009〜7011では、ROM
−E101はホストパソコン100から次ステップのア
クセス命令が発行されると、CPU113へその命令を
送信し、CPU113がROMからリードしたデータを
データトレースメモリ204にライトし、そのトレース
データをホストパソコン100へ送信する。ステップ7
012、7013では、ROM−E101はホストパソ
コン100から所定の容量のNOPパターンのロード命
令が発行されると、そのNOPパターンをモニタRAM
207にロードする。
−E101はホストパソコン100から次ステップのア
クセス命令が発行されると、CPU113へその命令を
送信し、CPU113がROMからリードしたデータを
データトレースメモリ204にライトし、そのトレース
データをホストパソコン100へ送信する。ステップ7
012、7013では、ROM−E101はホストパソ
コン100から所定の容量のNOPパターンのロード命
令が発行されると、そのNOPパターンをモニタRAM
207にロードする。
【0042】ステップ7014〜7018では、ROM
−E101はホストパソコン100からリセット命令が
発行されると、リセットコネクタ208からターゲット
基板103のリセット端子111へリセット信号を送信
し、さらに次ステップのアクセス命令が発行されると、
CPU113へその命令を送信し、CPU113がRO
Mからリードしたアドレスをアドレストレースメモリ2
03にライトし、そのトレースデータをホストパソコン
100へ送信する。
−E101はホストパソコン100からリセット命令が
発行されると、リセットコネクタ208からターゲット
基板103のリセット端子111へリセット信号を送信
し、さらに次ステップのアクセス命令が発行されると、
CPU113へその命令を送信し、CPU113がRO
Mからリードしたアドレスをアドレストレースメモリ2
03にライトし、そのトレースデータをホストパソコン
100へ送信する。
【0043】ステップ7019、7020では、ROM
−E101はホストパソコン100からモニタプログラ
ムのロード命令が発行されると、そのモニタプログラム
をモニタRAM207にロードする。ステップ7021
〜7025では、ROM−E101はホストパソコン1
00からリセット命令が発行されると、リセットコネク
タ208からターゲット基板103のリセット端子11
1へリセット信号を送信し、さらに次ステップのアクセ
ス命令が発行されると、CPU113へその命令を送信
し、CPU113がROMからリードしたアドレス及び
データをアドレストレースメモリ203及びデータトレ
ースメモリ204にライトし、そのトレースデータをホ
ストパソコン100へ送信する。
−E101はホストパソコン100からモニタプログラ
ムのロード命令が発行されると、そのモニタプログラム
をモニタRAM207にロードする。ステップ7021
〜7025では、ROM−E101はホストパソコン1
00からリセット命令が発行されると、リセットコネク
タ208からターゲット基板103のリセット端子11
1へリセット信号を送信し、さらに次ステップのアクセ
ス命令が発行されると、CPU113へその命令を送信
し、CPU113がROMからリードしたアドレス及び
データをアドレストレースメモリ203及びデータトレ
ースメモリ204にライトし、そのトレースデータをホ
ストパソコン100へ送信する。
【0044】ステップ7026、7027では、ROM
−E101はホストパソコン100からターゲット基板
103のRAM114をチェックするためのRAMチェ
ックプログラムのロード命令が発行されると、そのRA
MチェックプログラムをモニタRAM207にロードす
る。ステップ7028〜7032では、ROM−E10
1はホストパソコン100からリセット命令が発行され
ると、リセットコネクタ208からターゲット基板10
3のリセット端子111へリセット信号を送信し、さら
に次ステップのアクセス命令が発行されると、CPU1
13へその命令を送信し、CPU113がROMからリ
ードしたアドレス、データをアドレストレースメモリ2
03及びデータトレースメモリ204にライトし、その
トレースデータをホストパソコン100へ送信する。
−E101はホストパソコン100からターゲット基板
103のRAM114をチェックするためのRAMチェ
ックプログラムのロード命令が発行されると、そのRA
MチェックプログラムをモニタRAM207にロードす
る。ステップ7028〜7032では、ROM−E10
1はホストパソコン100からリセット命令が発行され
ると、リセットコネクタ208からターゲット基板10
3のリセット端子111へリセット信号を送信し、さら
に次ステップのアクセス命令が発行されると、CPU1
13へその命令を送信し、CPU113がROMからリ
ードしたアドレス、データをアドレストレースメモリ2
03及びデータトレースメモリ204にライトし、その
トレースデータをホストパソコン100へ送信する。
【0045】こうしてターゲット基板103のハードウ
ェアの初期デバッグが終了すると、ホストパソコン10
0のROMに記憶されたデバッグプログラムによるター
ゲット基板103のソフト解析が起動可能となる。な
お、本実施形態ではハードウェアの初期デバッグが可能
なROM−E101について述べたが、勿論、図9に示
すようにICE301に本発明を適用することもでき
る。
ェアの初期デバッグが終了すると、ホストパソコン10
0のROMに記憶されたデバッグプログラムによるター
ゲット基板103のソフト解析が起動可能となる。な
お、本実施形態ではハードウェアの初期デバッグが可能
なROM−E101について述べたが、勿論、図9に示
すようにICE301に本発明を適用することもでき
る。
【0046】このICE301は、ホストインタフェー
ス(接続手段)401、CPUソケット接続部(接続手
段)405、トリガ検出回路(クロック生成手段)40
6、RAM410を備える。ホストインタフェース40
1はホストパソコンとICE301を電気的に接続する
ものである。CPUソケット接続部405はターゲット
基板のCPUソケットと接続されており、ターゲット基
板へのリセット信号の送出とRAM410のデータ制御
を司る。
ス(接続手段)401、CPUソケット接続部(接続手
段)405、トリガ検出回路(クロック生成手段)40
6、RAM410を備える。ホストインタフェース40
1はホストパソコンとICE301を電気的に接続する
ものである。CPUソケット接続部405はターゲット
基板のCPUソケットと接続されており、ターゲット基
板へのリセット信号の送出とRAM410のデータ制御
を司る。
【0047】前記RAM410は、前述のハードウェア
の初期デバッグの際、トレースメモリ(CS/OEトレ
ースメモリ402、アドレストレースメモリ403、デ
ータトレースメモリ404)、及びモニタRAM407
として用いられる。CS/OEトレースメモリ402は
ターゲット基板のROMの制御信号(CS、OE)の論
理レベルの履歴を記憶する。アドレストレースメモリ4
03はターゲット基板のROM/RAMアドレスの履歴
を記憶する。データトレースメモリ404はターゲット
基板のROMのデータの履歴を記憶する。モニタRAM
407はインサーキット・エミュレータとしてのモニタ
RAMとして用いられると共に、ターゲット基板のRO
M/RAMの領域をチェックするためのモニタプログラ
ムを記憶する。このモニタプログラムは、ターゲット基
板の情報をICE301内に吸い上げてさらにホストパ
ソコンに送信する機能を有する。また、ホストパソコン
からターゲット基板に対して命令(例えば、リード、ダ
ンプ等の命令)が発行されるとそれを理解し、ターゲッ
ト基板にアクセスした際の情報を吸い上げてホストパソ
コンに送信する機能を有する。
の初期デバッグの際、トレースメモリ(CS/OEトレ
ースメモリ402、アドレストレースメモリ403、デ
ータトレースメモリ404)、及びモニタRAM407
として用いられる。CS/OEトレースメモリ402は
ターゲット基板のROMの制御信号(CS、OE)の論
理レベルの履歴を記憶する。アドレストレースメモリ4
03はターゲット基板のROM/RAMアドレスの履歴
を記憶する。データトレースメモリ404はターゲット
基板のROMのデータの履歴を記憶する。モニタRAM
407はインサーキット・エミュレータとしてのモニタ
RAMとして用いられると共に、ターゲット基板のRO
M/RAMの領域をチェックするためのモニタプログラ
ムを記憶する。このモニタプログラムは、ターゲット基
板の情報をICE301内に吸い上げてさらにホストパ
ソコンに送信する機能を有する。また、ホストパソコン
からターゲット基板に対して命令(例えば、リード、ダ
ンプ等の命令)が発行されるとそれを理解し、ターゲッ
ト基板にアクセスした際の情報を吸い上げてホストパソ
コンに送信する機能を有する。
【0048】前記トリガ検出回路406はトレースメモ
リ402〜404のライトクロックを制御し、前述の図
3と同様にターゲット基板のCPUをリセットしてC
S、OEがアサートされた場合は、それらのアンド論理
をとって、ターゲット基板のCPUのクロックと同期す
るライトクロックを生成するようになっている。また、
前述の図4と同様にターゲット基板のCPUをリセット
してもCSとOEがアサートされない場合は、ICE3
01の内部クロックを用いて非同期のライトクロックを
生成するようになっている。
リ402〜404のライトクロックを制御し、前述の図
3と同様にターゲット基板のCPUをリセットしてC
S、OEがアサートされた場合は、それらのアンド論理
をとって、ターゲット基板のCPUのクロックと同期す
るライトクロックを生成するようになっている。また、
前述の図4と同様にターゲット基板のCPUをリセット
してもCSとOEがアサートされない場合は、ICE3
01の内部クロックを用いて非同期のライトクロックを
生成するようになっている。
【0049】このICE301を含む電子回路解析シス
テムの初期デバッグ動作は前述の図5〜図8と概ね同様
であって、ICE301は、ホストパソコンからのリセ
ット命令をターゲット基板のCPUソケットに送信し、
ターゲット基板のCPU(CPUソケット)の制御信号
(CS、OE)の状態に応じてターゲット基板のROM
/RAMへのアクセス結果をトレースする際のライトク
ロックを生成し、メモリアクセスのステップごとにアク
セス結果をトレースすると共にそのトレースデータをホ
ストパソコンへ送信するようになっている。このホスト
パソコンは、そのトレースデータを基にターゲット基板
のハードウェアの初期状態を解析し、その解析結果によ
ってCS、OEのレベル、フェイルアドレス、フェイル
データをメッセージと共に表示するか、又は次ステップ
のリード命令等をICE301へ送信し、次アドレスの
データをトレースするようになっている。なお、ホスト
パソコンのNOPパターンやモニタプログラムによって
ターゲット基板のCPUとROMの一部が正常に動作す
ることが確認されると、さらにRAMチェックプログラ
ムによってターゲット基板のRAMが正常に動作するか
をチェックするようになっている。
テムの初期デバッグ動作は前述の図5〜図8と概ね同様
であって、ICE301は、ホストパソコンからのリセ
ット命令をターゲット基板のCPUソケットに送信し、
ターゲット基板のCPU(CPUソケット)の制御信号
(CS、OE)の状態に応じてターゲット基板のROM
/RAMへのアクセス結果をトレースする際のライトク
ロックを生成し、メモリアクセスのステップごとにアク
セス結果をトレースすると共にそのトレースデータをホ
ストパソコンへ送信するようになっている。このホスト
パソコンは、そのトレースデータを基にターゲット基板
のハードウェアの初期状態を解析し、その解析結果によ
ってCS、OEのレベル、フェイルアドレス、フェイル
データをメッセージと共に表示するか、又は次ステップ
のリード命令等をICE301へ送信し、次アドレスの
データをトレースするようになっている。なお、ホスト
パソコンのNOPパターンやモニタプログラムによって
ターゲット基板のCPUとROMの一部が正常に動作す
ることが確認されると、さらにRAMチェックプログラ
ムによってターゲット基板のRAMが正常に動作するか
をチェックするようになっている。
【0050】本実施形態によれば、解析用ツールとして
のICE301及びROM−E101のRAM(いわゆ
るエミュレーションRAM)210,410をトレース
メモリ及びモニタRAMとして兼用し、新たにトリガ検
出回路206,406を設けるだけで、ターゲット基板
のCPUの制御信号(CS、OE)の状態に拘らずC
S、OEのレベルをトレースし、あるいはメモリアクセ
ス結果をステップごとにトレースし、そのトレースデー
タによってデバッガプログラム起動以前のターゲット基
板のハードウェアの初期状態(CPU、ROM、RAM
の一部の動作状態)を解析・表示することができる。す
なわち、ターゲット基板のCPUが動作可能であること
を検出してからデバッガ起動条件を満たすまで、ROM
のスタートアドレスを始めとしてROM及びRAMを順
次アクセスし、アクセス結果をステップごとにトレース
して解析し、不良部分を検出して表示することができ
る。なお、ICE301及びROM−E101の機能を
実行するためのプログラム(前記初期デバッグ用の解析
ソフト)及び必要データをターゲット基板の仕様ごとに
記憶媒体に記憶することによって、ターゲット基板の仕
様に柔軟に対応しつつハードウェアの初期デバッグを行
うことができる。
のICE301及びROM−E101のRAM(いわゆ
るエミュレーションRAM)210,410をトレース
メモリ及びモニタRAMとして兼用し、新たにトリガ検
出回路206,406を設けるだけで、ターゲット基板
のCPUの制御信号(CS、OE)の状態に拘らずC
S、OEのレベルをトレースし、あるいはメモリアクセ
ス結果をステップごとにトレースし、そのトレースデー
タによってデバッガプログラム起動以前のターゲット基
板のハードウェアの初期状態(CPU、ROM、RAM
の一部の動作状態)を解析・表示することができる。す
なわち、ターゲット基板のCPUが動作可能であること
を検出してからデバッガ起動条件を満たすまで、ROM
のスタートアドレスを始めとしてROM及びRAMを順
次アクセスし、アクセス結果をステップごとにトレース
して解析し、不良部分を検出して表示することができ
る。なお、ICE301及びROM−E101の機能を
実行するためのプログラム(前記初期デバッグ用の解析
ソフト)及び必要データをターゲット基板の仕様ごとに
記憶媒体に記憶することによって、ターゲット基板の仕
様に柔軟に対応しつつハードウェアの初期デバッグを行
うことができる。
【0051】本実施形態では、ホストパソコン100と
ROM−E101(あるいはICE301)を接続する
構成としたが、ROM−E101の機能(トリガ検出回
路206等の機能)をホスト側に内蔵し、ホストインタ
フェース201を省略するようにしてもよい。これは請
求項4記載の電子回路解析装置に対応する。さらに、そ
のROM−E101の機能をターゲット基板103に持
たせてもよい。この場合は、ROMソケット接続部20
5を省略できる。
ROM−E101(あるいはICE301)を接続する
構成としたが、ROM−E101の機能(トリガ検出回
路206等の機能)をホスト側に内蔵し、ホストインタ
フェース201を省略するようにしてもよい。これは請
求項4記載の電子回路解析装置に対応する。さらに、そ
のROM−E101の機能をターゲット基板103に持
たせてもよい。この場合は、ROMソケット接続部20
5を省略できる。
【0052】
【発明の効果】以上説明したように、本発明によれば、
解析対象としての電子回路(ターゲット基板)及び解析
装置あるいは解析手段(ホストパソコン)と電気的に接
続された電子回路解析装置において、電子回路の制御信
号(CS、OE)の状態に応じ、トレースメモリにトレ
ースする際のクロック信号(ライトクロック)を生成
し、そのクロック信号によって前記制御信号のレベルと
電子回路に対するメモリアクセス結果をトレースし、ト
レースデータをステップごとに解析装置あるいは解析手
段へ送信するようにしたので、そのトレースデータを利
用してデバッガプログラムが起動する以前の電子回路の
ハードウェアの初期状態を解析することが可能である。
なお、その解析結果を表示手段(表示装置)に表示する
こともできる。
解析対象としての電子回路(ターゲット基板)及び解析
装置あるいは解析手段(ホストパソコン)と電気的に接
続された電子回路解析装置において、電子回路の制御信
号(CS、OE)の状態に応じ、トレースメモリにトレ
ースする際のクロック信号(ライトクロック)を生成
し、そのクロック信号によって前記制御信号のレベルと
電子回路に対するメモリアクセス結果をトレースし、ト
レースデータをステップごとに解析装置あるいは解析手
段へ送信するようにしたので、そのトレースデータを利
用してデバッガプログラムが起動する以前の電子回路の
ハードウェアの初期状態を解析することが可能である。
なお、その解析結果を表示手段(表示装置)に表示する
こともできる。
【図1】本発明の実施の一形態に係る電子回路解析シス
テムの全体構成図である。
テムの全体構成図である。
【図2】図1のROM−E(電子回路解析装置)の構成
図である。
図である。
【図3】図2のトリガ検出回路のライトクロック生成方
法(同期)を示すタイミングチャートである。
法(同期)を示すタイミングチャートである。
【図4】図2のトリガ検出回路のライトクロック生成方
法(非同期)を示すタイミングチャートである。
法(非同期)を示すタイミングチャートである。
【図5】本発明の実施の一形態に係る電子回路解析シス
テムの動作を示すフローチャートの一部である。
テムの動作を示すフローチャートの一部である。
【図6】本発明の実施の一形態に係る電子回路解析シス
テムの動作を示すフローチャートの一部である。
テムの動作を示すフローチャートの一部である。
【図7】本発明の実施の一形態に係るROM−Eの動作
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図8】本発明の実施の一形態に係るROM−Eの動作
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図9】本発明の実施の一形態に係るICE(電子回路
解析装置)の構成図である。
解析装置)の構成図である。
【図10】従来のICEを用いた電子回路解析システム
の全体構成図である。
の全体構成図である。
【図11】従来のROM−Eを用いた電子回路解析シス
テムの全体構成図である。
テムの全体構成図である。
100 ホストパソコン 101 ROM−E 103 ターゲット基板 110 ROMソケット 111 リセット端子 112 RAM 113 CPU 201,401 ホストインタフェース 202,402 CS/OEトレースメモリ 203,403 アドレストレースメモリ 204,404 データトレースメモリ 205 ROMソケット接続部 206,406 トリガ検出回路 207,407 モニタRAM 208 リセットコネクタ 405 CPUソケット接続部 505,506,605,606 プローブ
Claims (5)
- 【請求項1】解析対象としての電子回路及び該電子回路
のハードウェアの初期状態を解析する解析装置と電気的
に接続された電子回路解析装置であって、 前記電子回路の制御信号の状態に応じ、該電子回路に対
するアクセス結果をトレースする際のクロック信号を生
成するクロック生成手段と、 前記アクセス結果をステップごとにトレースするための
トレースメモリと、を備え、 該トレースメモリに記憶されたトレースデータをステッ
プごとに解析装置に送信することを特徴とする電子回路
解析装置。 - 【請求項2】CPU及びメモリを有する解析対象として
の電子回路と、 該電子回路のハードウェアの初期状態を解析する解析手
段、及び解析結果を表示する表示手段を有する解析装置
と、 電子回路の制御信号の状態に応じ、該電子回路に対する
メモリアクセスの結果をトレースする際のクロック信号
を生成するクロック生成手段、及び前記制御信号のレベ
ルとメモリアクセス結果をトレースするためのトレース
メモリを有する電子回路解析装置と、 該電子回路解析装置と電子回路を電気的に接続すると共
に、電子回路解析装置と解析装置を電気的に接続する接
続手段と、を備え、 電子回路解析装置は、解析装置からの命令を電子回路の
CPUに送信し、該CPUの制御信号の状態に応じて電
子回路に対するメモリアクセスの結果をトレースする際
のクロック信号を生成し、前記制御信号のレベルをトレ
ースし、メモリアクセス結果をステップごとにトレース
すると共にトレースデータを解析装置へ送信し、該解析
装置は、トレースデータを基に電子回路の状態を解析
し、解析結果を表示するか又は次ステップの命令を電子
回路解析装置へ送信するようにしたことを特徴とする電
子回路解析システム。 - 【請求項3】CPU及びメモリを有する解析対象として
の電子回路と、該電子回路のハードウェアの初期状態を
解析する解析手段及び解析結果を表示する表示手段を有
する解析装置と、電子回路の制御信号の状態に応じ、該
電子回路に対するメモリアクセスの結果をトレースする
際のクロック信号を生成するクロック生成手段、及び前
記制御信号のレベルとメモリアクセス結果をトレースす
るためのトレースメモリを有する電子回路解析装置と、
該電子回路解析装置と電子回路を電気的に接続すると共
に、電子回路解析装置と解析装置を電気的に接続する接
続手段と、を備えたシステムの電子回路解析方法であっ
て、 解析装置から電子回路解析装置へ電子回路に対する命令
を送信する第1の命令送信ステップと、 電子回路解析装置から電子回路のCPUへ前記命令を送
信する第2の命令送信ステップと、 電子回路解析装置が前記CPUの制御信号の状態に応じ
て電子回路に対するメモリへアクセスの結果をトレース
する際のクロック信号を生成するクロック生成ステップ
と、 電子回路解析装置が前記クロック信号を用いて前記制御
信号のレベルをトレースし、メモリアクセス結果をステ
ップごとにトレースすると共にトレースデータを解析装
置へ送信するトレースステップと、 解析装置がトレースデータを基に電子回路の状態を解析
し、解析結果を表示する解析表示ステップと、 解析装置がトレースデータを基に電子回路の状態を解析
し、該電子回路に対する次ステップの命令を電子回路解
析装置へ送信する第3の命令送信ステップと、を有する
ことを特徴とする電子回路解析方法。 - 【請求項4】電子回路のハードウェアの初期状態を解析
する解析手段、解析結果を表示する表示手段、電子回路
の制御信号の状態に応じ、該電子回路に対するメモリア
クセスの結果をトレースする際のクロック信号を生成す
るクロック生成手段、及び前記制御信号のレベルとメモ
リアクセス結果をトレースするためのトレースメモリを
有する電子回路解析装置と、CPU及びメモリを有する
解析対象としての電子回路と、該電子回路と電子回路解
析装置を電気的に接続する接続手段と、を備えたシステ
ムの電子回路解析方法であって、 電子回路解析装置から電子回路のCPUへ命令を送信す
る第1の命令送信ステップと、 クロック生成手段が前記CPUの制御信号の状態に応じ
て電子回路に対するメモリアクセスの結果をトレースす
る際のクロック信号を生成するクロック生成ステップ
と、 該クロック信号を用いてメモリアクセスのステップごと
にアクセス結果をトレースするトレースステップと、 トレースデータを基に電子回路の状態を解析し、解析結
果を表示する解析表示ステップと、 トレースデータを基に電子回路の状態を解析し、次ステ
ップの命令を電子回路のCPUへ送信する第2の命令送
信ステップと、を有することを特徴とする電子回路解析
方法。 - 【請求項5】CPU及びメモリを有する解析対象として
の電子回路と、該電子回路のハードウェアの初期状態を
解析する解析装置と、電子回路の制御信号の状態に応
じ、該電子回路に対するメモリアクセスの結果をトレー
スする際のクロック信号を生成するクロック生成手段、
及び前記制御信号のレベルとメモリアクセス結果をトレ
ースするためのトレースメモリを有する電子回路解析装
置と、該電子回路解析装置と電子回路を電気的に接続す
ると共に、電子回路解析装置と解析装置を電気的に接続
する接続手段と、を備えたシステムで、 解析装置が発行した電子回路に対する命令を該電子回路
のCPUへ送信する命令送信ステップと、 前記CPUの制御信号の状態に応じて電子回路に対する
メモリアクセスの結果をトレースする際のクロック信号
を生成するクロック生成ステップと、 前記クロック信号を用いて前記制御信号のレベルをトレ
ースし、メモリアクセス結果をステップごとにトレース
すると共にトレースデータを解析装置へ送信するトレー
スステップと、を実行するプログラム及びデータが記憶
されたことを特徴とする記憶媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10284094A JP2000112781A (ja) | 1998-10-06 | 1998-10-06 | 電子回路解析装置及び電子回路解析方法並びに記憶媒体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10284094A JP2000112781A (ja) | 1998-10-06 | 1998-10-06 | 電子回路解析装置及び電子回路解析方法並びに記憶媒体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000112781A true JP2000112781A (ja) | 2000-04-21 |
Family
ID=17674149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10284094A Pending JP2000112781A (ja) | 1998-10-06 | 1998-10-06 | 電子回路解析装置及び電子回路解析方法並びに記憶媒体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000112781A (ja) |
-
1998
- 1998-10-06 JP JP10284094A patent/JP2000112781A/ja active Pending
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