JP2000101081A - ＧａＡｓに基づく半導体上に酸化物層を有する素子の製作方法 - Google Patents

ＧａＡｓに基づく半導体上に酸化物層を有する素子の製作方法

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Abstract

(57)【要約】 （修正有） 【課題】 ＧａＡｓのエンハンスメント型ＭＯＳ−ＦＥ
ＴとＭＯＳ−ＦＥＴのようなものを含む（例えばＧａＡ
ｓのＩＣといった）素子の製作方法に関する。 【解決手段】 ＭＯＳ−ＦＥＴはエッチングされたへこ
みやエピタキシャル再成長なしで、主としてＧａ２Ｏ３
のゲート酸化物と（例えば室温でせいぜい１ｘ１０１１
ｃｍ−２ｅＶ−１といった）低いミッドギャップ界面状
態密度を持つ平面状デバイスである。前記方法はイオン
注入、Ａｓ含有雰囲気下での打ち込み活性化、表面再構
成やインシツでのゲート酸化物の堆積を含んでいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＧａＡｓに基づく半導体
上に酸化物層を有する、典型的なＧａＡｓに基づく電解
効果トランジスターの（ＦＥＴ）のような素子作成方法
に関する。
【０００２】
【従来の技術】ＧａＡｓのトランジスターや回路は、と
りわけそのＧａＡｓの相対的に高い移動度、半絶縁のＧ
ａＡｓ基板の有用性や比較的製造工程が単純なために、
例えば無線通信装置といったものに利用されている。
【０００３】Ｓｉに基づく金属酸化物半導体（ＭＯＳ）
電解効果トランジスター（ＦＥＴ）はよく知られ、広く
使われている。ＳｉのＭＯＳ−ＦＥＴは単純であるこ
と、消費電力が少ないことやコストが安いことなどの利
点がある。最も一般的なＳｉのＭＯＳ−ＦＥＴはエンハ
ンスメント型のものであり、ゲート電圧が０の状態では
常にオフとなっている。
【０００４】よく知られているようにＳｉのＭＯＳ−Ｆ
ＥＴ技術における重要な要素は、Ｓｉのウェーハの慣例
的な（１００）表面に形成されうるシリコン酸化層が高
品質で安定であることや制御可能であるといった容易さ
にある。このことはＳｉとシリコン酸化膜の界面で表面
量子状態密度が非常に低いことも含んでいる。（例えば
１０10ｃｍー2ｅＶ-1以下）
【０００５】
【発明が解決しようとする課題】ＧａＡｓに基づくＭＯ
Ｓ−ＦＥＴに対してより多くの努力がなされてきた。例
えば初期の研究報告としてのT.Mimura 等のIEEE Transa
ctions on Electron Devices,Vol.ED-27(6),p.1147(jun
e 1980)を参照されたい。その論文の著者は達成された
結果の主な点として今のところ見込みはあるが、「デバ
イスの直流や低周波数での動作において変則的な振る舞
いを起こすことを含め、いくつか技術的な問題が残って
おり、疑いなくこれらの問題はＧａＡｓのＭＯＳシステ
ムにおける高い表面状態密度に関連している。」と（p.
1154で）結論づけている。また、A.Colquhoun等のIEEE
Transactions on Electron Devices,Vol.ED 25(3),p.37
5(March 1978) とH.Takagi等のIEEE Transactions on E
lectron Devices,Vol.ED 25(5),p.551 (May 1978)を参
照されたい。前者ではチャネルの厚さを決定するエッチ
ングされたノッチを含むデバイスが発表された。そのよ
うな非平面構造は繰り返して製造することが比較的困難
であり、平面状のＭＯＳ−ＦＥＴに比べると期待が薄
い。
【０００６】三浦等によって指摘されたように、初期の
デバイスは高い界面状態密度を含んではいるが、それは
ゲート酸化物とＧａＡｓの低い界面品質の影響を受けて
いた。最近になってこの問題に対して相当な努力が向け
られてきた。
【０００７】例えばＧｄ3 Ｇａ5 Ｏ12の高純度単結晶か
ら電子ビーム蒸着によるＧａ2 Ｏ3膜の形成がアメリカ
特許第5,451,548 号に開示された。また、アメリカ特許
第5,550,089 号、アメリカ特許出願第08/408,678号と第
08/741,010号では低いミッドギャップの界面状態密度を
持つＧａＡｓ／Ｇａ2 Ｏ3 構造が開示された。また、M.
Passlack 等はApplied Pysics Letters,Vol.69(3),p.30
2(July 1996)で、分子線エピタキシーを製造されたＧａ
Ａｓ／Ｇａ2 Ｏ／ＳｉＯ2 構造の低い界面状態密度の熱
力学的、光化学的安定性を報告した。他の適切な出版物
としてM.Passlack等のApplied Physics Letters,Vol.68
(8),p.1099(Feb.1996) やM.Hong等のJ.of Vacuum Scien
ce and Technology B,Vol.14(3),p.2297,(May/June 199
6)がある。
【０００８】しかし長年にわたる研究者の相当な努力
や、その結果得られた大量の出版物の数にもかかわら
ず、我々の知識を尽くしても商業的に必要とされている
ようなＧａＡｓのＭＯＳ−ＦＥＴを製作することは今の
ところ可能とはなっていない。
【０００９】商業的に成功しそうなＧａＡｓのＭＯＳ−
ＦＥＴ技術が存在しないために、ＧａＡｓの集積回路で
は例えば電圧を二重に加える必要性が生じたり相対的に
電力消費が大きくなり、代わりにバッテリーの寿命が短
くなったり例えばバッテリー駆動の個人通信機器といっ
たものの電子回路が相対的に複雑になったりしている。
そのようなＩＣはその有用性が制限されてしまう。
【００１０】商業的に受け入れられるＧａＡｓのＭＯＳ
−ＦＥＴを利用することによる重要な利点として、特に
エンハンスメント型（通常はＯＦＦである）のＭＯＳ−
ＦＥＴのようなデバイスが利用できるといったことが非
常に期待されている。本出願はゲート酸化物／半導体の
界面状態密度が低く、続くプロセスのステップを通して
この低い状態密度が維持されるようなデバイスの典型的
な製作プロセスを開示するものである。
【００１１】
【課題を解決するための手段】本発明は特許請求の範囲
によって定められる。本発明の現時点での好ましい実施
例はＧａＡｓに基づく（例えばＧａＡｓや、ＧａとＡｓ
を含む三元あるいは四元のIII-Ｖ族合金）主要な表面を
持った半導体でその主表面に酸化物誘電体材料層が堆積
した素子の製作方法である。
【００１２】前記方法は半導体を供給し、主表面に酸化
物誘電体材料層を形成する方法を含み、前記形成方法と
は主表面に酸化物誘電体材料の初めの一層の完成（ｔm
時間での）を含む。主表面が（例えば基板上の半導体層
のＭＢＥ成長やＵＨＶ下での洗浄、劈開によって）供給
される、与えられたある時（ｔc ）に主表面は原子レベ
ルで実質的に清浄であり、整列している。（１００）面
は、もし表面を被覆する不純物原子が（典型として実質
的に）１層の１％、好ましくは１層の０．１％より少な
いならば）原子レベルで実質的に清浄であると考えられ
る。不純物原子の被覆程度は、よく知られた技術（ＸＰ
Ｓ）によって測定される。例えばP.Pianetta等のPhys.R
ev.Letters,Vol.35(20),p.1356(1975)を参照されたい。
【００１３】さらに半導体は少なくともｔc からｔm の
期間に減圧雰囲気下（一般にＵＨＶ）で維持され、ｔ=
ｔm のときに不純物原子による表面被覆が１層の１％よ
り小さくなるように条件（時間、圧力、温度など）が選
択される。典型的には、この条件は次式（数１）がせい
ぜい１００ラングミュアに成るようにp(t)を決めること
によって処理される。
【数１】 「ラングミュア」とは表面露出の慣例的な単位であり主
に１ｘ１０-6Torr・seconds である。好ましい実施例で
はその積分量は５０より少なく、さらに１０ラングミュ
アより少ない。p(t)は圧力であり、それがＯ2 、ＣＯ、
Ｈ2 Ｏといった不純物種によるもので成長種やＡｓのよ
うな表面安定種によるものでないことは理解されるだろ
う。
【００１４】ｔ＝ｔc のときに表面は原子レベルで実質
的に清浄であるばかりか原子レベルで整列している。Ｇ
ａＡｓの（１００）表面が原子レベルで実質的に整って
いると言うことで我々がここで意味することは、ＧａＡ
ｓの（１００）表面が２ｘ４（あるいはおそらく４ｘ６
やほかの）ＲＨＥＥＤ（反射高エネルギー電子散乱）パ
ターンを示すということである。
【００１５】我々の技術に従って形成されたＧａＡｓの
半導体／酸化物界面はとても低い界面状態密度（典型例
として<１０11/cm2 ・eV）で、ｎ型とｐ型の両方の材料
で観測される反転を伴う低い表面再結合速度（典型例と
して<１０4cm/s）であるばかりか熱化学的にも光化学的
にも高い安定性を持っている。これらの値は室温（２０
度）と関係している。これらの有利な特性は全て（１０
０）の界面で見受けられＭＯＳ−ＦＥＴのような電子デ
バイスに直接応用ができる。
【００１６】ここで本発明の好ましい実施例が、低いゲ
ート酸化物／半導体のミニギャップ界面状態密度といっ
た特徴を改善したＧａＡｓのＭＯＳ−ＦＥＴを含む（例
えばＩＣやＩＣを含んだ個人通信デバイスといった）素
子製作方法として実施される。
【００１７】さらに特定すると本発明は主表面を持つＧ
ａＡｓ基板、主表面から基板に広がる（それぞれソー
ス、ドレインとして設計された）第一の伝導型で二つの
空間的に離れた領域と前記ソースとドレインのそれぞれ
に配置された金属コンタクトとソースとドレインの間の
主表面に配置された（ゲート酸化物として設計された）
酸化物層とゲート酸化物層の上に配置されたゲート金属
コンタクトを含むＧａＡｓのＭＯＳ−ＦＥＴを含む素子
の製作方法において実施される。
【００１８】重要なことにＭＯＳ−ＦＥＴが平面状のデ
バイス（すなわち、エッチングされたへこみやエピタキ
シャル再成長部分を除けば、半導体表面が平面）であ
り、ソースとドレイン領域は第二の伝導型のＧａＡｓ材
料部にまで広がり、せいぜい１０11ｃｍ-2ｅＶー1のミッ
ドギャップの界面状態密度はゲート酸化物／半導体界面
に関係し、好例のＭＯＳ−ＦＥＴはゲート金属コンタク
トに電圧を印可することによってソースとドレインの間
の第一の伝導型のチャネルが形成されるエンハンスメン
ト型ＭＯＳ−ＦＥＴである。
【００１９】ゲート酸化物層はすべてＧａｘＡｙＯｚの
組成をしており、そこでＧａは実質的に３＋の酸化状態
にあり、Ａは３＋の酸化状態にあるＧａを安定化するた
めの１以上の正に荷電した安定化元素であり、ｘは０以
上、ｙ／（ｘ＋ｙ）は０．１以上、そしてｚはＧａとＡ
を実質的に完全に酸化するための必要性を満たす十分な
数である。ここで少なくとも８０％（好ましくは少なく
とも９０％）のそれぞれの元素が酸化される、すなわち
その元素が最も高い酸化状態にあるなら、ＧａとＡはそ
れぞれ本質的に完全に酸化されたと考えられる。Ｇａの
最も高い酸化状態は３＋である。Ａの最も高い酸化状態
はＡに依存している。例えばもしＡがアルカリ土類なら
ばその状態は２＋であり、もしＡがＳｃ、Ｙや希土類元
素ならばその状態は常にではないが、しばしば３＋であ
る。
【００２０】本発明の素子作成方法はＧａＡｓの半導体
を供給し、その物体の主表面の一部が実質的に原子レベ
ルで清浄で整列するように半導体を処理し、半導体を汚
染にほとんどさらすことなく実質的に原子レベルで清浄
で配列した表面に酸化物層を形成し金属コンタクトを形
成するステップを含むものである。
【００２１】第１の形成ステップは酸化物層が上記にお
いて定義したＧａｘＡｙＯｚの組成であるような酸化物
層を形成することを含む。
【００２２】素子の好ましい実施例では、酸化物はＧａ
とＡの両方を含み、安定化元素ＡはＳｃ、Ｙあるいは
（原子番号５５−７１）の希土類元素である。もう一つ
の好ましい実施例では酸化物層は実質的にＧａのない安
定化元素の酸化物層である。
【００２３】本発明の方法の好ましい実施例で酸化物層
は、一つは（たいてい粉状の）Ｇａ2Ｏ3を含む堆積源
で、他のものは典型としてこれもまた粉状の（例えばＧ
ｄ2Ｏ3といった）安定化元素の酸化物といった二つ（か
それ以上）の堆積源から同時に堆積され形成される。も
う一つの好ましい実施例では酸化物層はＧｄ2Ｏ3といっ
た安定化元素の酸化物を含む単一の堆積源からの堆積に
よって形成される。
【００２４】
【実施例】我々は原子レベルで実質的に清浄で（たいて
い（１００）に配向して）原子レベルで実質的に整列し
たＧａＡｓの半導体の表面を供給し、表面の酸化物誘電
体材料の第一層が完成する前に表面が汚染にさらされる
ことを適切に制限することによって非常に改善された界
面特性を持つＧａＡｓの半導体／酸化物層の構造が作成
されることを見い出した。我々の現在の理解に従えば、
望ましいことに不純物への表面露出はｔm 時に表面の不
純物被覆が一層の１％以下、典型的には不純物への表面
露出はせいぜい１００ラングミュア（好ましくは５０か
１０ラングミュア以下）となる。最近の我々の測定から
１００ラングミュアと１０ラングミュアに露出された構
造間で界面品質に、違いの存在は無視できないが、特に
重要な違いは見受けられなかった。しかし我々は１００
ラングミュアを越えるような露出は実質的に界面品質を
低下させるのだろうと推測している。
【００２５】原理的にはｔ＝ｔc で原子レベルで実質的
に清浄でｔc からｔm の間に必要とされる少ない露出を
用意できるようならばどんな装置でも本発明の実施に適
してはいるが、実際は装置は一般的に一つ以上のＵＨＶ
室を含んでいるだろう。複数の部屋を持つ装置の場合、
一般的に周囲の大気にさらすことなく一つの部屋から他
の部屋へ半導体を転送するための転送モジュールによっ
て二つの部屋は結合されているだろう。典型的には転送
はＵＨＶ雰囲気下で行われる。そのような装置が知られ
ている。例えばM.Hong 等のJ.Electronic Materials, V
ol.23,625(1994)を参照されたい。
【００２６】好例として我々の装置はＭＢＥ成長室と
（バックグラウンド圧が典型的に約２ｘ１０-11Tor
r）、誘電膜堆積室と（典型的に約１ｘ１０-10Torr）、
成長室と堆積室を結合している転送モジュール（典型的
に約６ｘ１０-11Torr）を含んでいる。
【００２７】本発明の方法の好ましい実施例として、慣
例的な（１００）のＧａＡｓ基板がＭＢＥ成長室に導入
され、１．５μｍの厚さのＧａＡｓのn型層（２ｘ１０
16ｃｍ-3）が慣例的なＭＢＥによってウェーハ上に成長
される。ＧａＡｓ成長と冷却完了の後、ウェーハがＵＨ
Ｖの下で誘電体成長室に転送される。転送に続いてウェ
ーハは４００度に加熱され誘電体層はつぎに記述される
ように連続的に堆積される。堆積の間、室圧は約３ｘ１
０-7Torrにやむを得ず増加する。我々の現在の理解によ
れよれば、界面特性は実質的には誘電体の第一層が堆積
されると同時に決定される。
【００２８】図２に我々の装置による好ましいＧａＡｓ
／酸化物構造の製作間の圧力対時間の概要曲線が示され
ている。酸化物成長レートは０．０１６nm/sである。す
ぐに正確さを確認できるように全圧力は１０ラングミュ
ア以下である。図１で実質的に原子レベルで清浄な（１
００）のＧａＡｓ基板の完成時間（ｔc ）は時間軸の原
点に相当する点としている。ｔ＝０から＝ｔm の期間に
はウェーハをＧａＡｓ堆積温度（例えば６００度）から
約２００度に冷ますために必要とされる時間（約８分）
とＧａＡｓ堆積室から酸化物堆積室まで移動するために
必要とされる時間（約４分）と適当な堆積温度（４００
度）にウェーハを加熱するための時間が含まれている。
当業者には自明のことだが堆積の間に室圧がバックグラ
ウンド圧を越えて上昇することは避けられない。しかし
我々の装置において酸化物の第一層の完成までに典型的
には僅か数秒しかかからない（正確な値は堆積レートに
よる）。ＧａＡｓ層のＭＢＥ堆積の間、Ｏ2 圧は検出限
界を下回り全バックグラウンド圧は約２ｘ１０-11Torr
である。
【００２９】本発明の好ましい実施例ではＧａＡｓ表面
のＡｓの安定化が含まれている。好例としてこれはＧａ
フラックスを終えた後サンプルが５００度に冷まされる
までＡｓフラックスを維持することによってなされる。
【００３０】図２ではいくつかのＧａＡｓ／酸化物界面
での驚くほどの熱化学的安定性を表す、典型的なフォト
ルミネッセンスデータ（光、輝度データ）を示した。曲
線１１０は本来のＧａＡｓから得られるもので参照目的
に用意された。残りの曲線は本発明によるもので、１２
０秒間の形成ガス中でアニールされた（１００）のＧａ
Ａｓ／酸化物構造から得られたものである。その構造は
実質的に同等で、全てが２６．２ｎｍのＳｉＯ2 のキャ
ップ層をアニール実験のために有している。図２におい
て曲線を区別するパラメーターはアニール温度である。
曲線１１１は８００度と９００度で、１１２は７５０度
と１０００度、１１３は７００度、１１４は６５０度
で、残りの曲線は（ほとんど一緒だが）４００度、５０
０度、５５０度、６００度および堆積時の構造にたいす
るものである。
【００３１】図３には典型的なＧａＡｓ／酸化物界面で
の熱化学的安定性を表す典型的なフォトルミセッセンス
データを示した。曲線１２０は形成ガス中で１０００度
で３０秒間アニールしたもので、曲線１２１は堆積時の
構造にたいするものである。
【００３２】図４は典型的なＭＯＳ構造のキャパシタン
ス対ゲート電圧のデータを示したもので曲線１３０は準
静的応答を示したもので曲線１３１は高周波（１００ｋ
Ｈｚと１ＭＨｚ）応答を示したものである。酸化物層の
厚さは４６ｎｍでコンタクトのサイズは２ｘ１０-3cm2
で、半導体はｎ型（２ｘ１０16cm-3）であり、走査レー
トは１００mV/sである。当業者には自明であるが、図４
に示されたデータは蓄積同様、反転の存在も示してい
る。
【００３３】図５は主にＧａＡｓのＭＯＳ−ＦＥＴとい
った典型的な電子デバイスを図示したものである。添え
数字１４０-１４７はそれぞれＧａＡｓ基板（ｐ型）、
ソース領域（ｎ型）、ドレイン領域（ｎ型）、ドレイン
コンタクト、ソースコンタクト、ゲート酸化物、ゲート
コンタクトとフィールド酸化物を示している。１４０と
１４５の間に関係づけられた界面は界面状態密度が１０
11/cm2eVより小さいく再結合速度は１０4 cm/sより小さ
い。
【００３４】図６は主にＧａＡｓのＨＢＴといったもう
一つの典型的な電子デバイスを図示したものである。添
え数字１５０ー１５８はそれぞれコレクタコンタクト、
ＧａＡｓ基板（ｎ＋）、ＧａＡｓコレクタ層（ｎ−）、
ＧａＡｓベース層（ｐ＋）、エミッタ層（ｎ−型階段状
ＡｌＧａＡｓ）、エミッタコンタクト（ｎ＋ＡｌＧａＡ
ｓ）、ベースコンタクト、エミッタコンタクトと酸化物
不活性化層を示している。半導体材料と酸化物層１５８
の関係づけられた界面は前述の特定な値になっている。
【００３５】当業者であれば一般的に本発明によるデバ
イスが構造的に（存在していたり提案されてきた）従来
技術の構造と類似していると考えるであろう。しかし本
発明の方法によって創り出されるＧａＡｓ／酸化物界面
のの高い界面品質のためにこれらのデバイスの特性は本
質的に改善されるだろう。例えば本発明によるＨＢＴで
はデバイス特性の改善と共に、重要なことにベース領域
での外因性の再結合を減少させることができるだろう。
【００３６】図７は本発明に従ってＭＯＳ−ＦＥＴを製
造するプロセスを示したフローチャートであり、図８ー
１２はデバイスプロセスの様々なステップを示したもの
である。
【００３７】図７のステップＡとＢはＧａＡｓ基板の準
備とパターン付けされた注入マスクの形成をそれぞれ要
求している。基板はたいてい慣例的な半絶縁性のＧａＡ
ｓウェーハであるがその上に一つ以上のエピ層を持つこ
とができるものである。具体化するために慣例的な（１
００）のＧａＡｓ半絶縁基板の点から下記で論じる。
【００３８】パターン付けされた注入マスクの形成は基
板の主表面に（例えばＳｉＯ2 、ＳｉＮｘ、ＳｉＯｘＮ
ｙ、典型的には４０−２００ｎｍの厚さで）誘電体材料
の薄い層の堆積と誘電体層のフォトレジストを通して適
当なウィンドウが形成されるようなフォトレジスト層の
パターン付けを含む。このプロセスに続いてウィンドウ
の下のＧａＡｓ材料にイオン注入するプロセスが続く
（ステップＣ参照）。図８に示されたようなドーパント
の分布が達成されるようにステップＢとＣは典型的には
一度以上繰り返される。誘電体層の準備は任意であるが
好ましい。
【００３９】図８は半絶縁ＧａＡｓ基板１８１と誘電体
層１８２を示している。注入領域は図に示したとおり
で、ｐ−ＭＯＳ−ＦＥＴ（１８０）とｎ−ＭＯＳ−ＦＥ
Ｔ（１８８）を形成するために注入体が選択される。ｎ
−ＭＯＳ−ＦＥＴの形成ステップは同様であるか、また
例えばｎ型への注入イオンに対してはｐ型の注入体を置
き換えれば良いというようなはっきりした違いがあるか
のどちらかなので、ｐ−ＭＯＳ−ＦＥＴの形成ステップ
のみを詳細に説明する。
【００４０】典型的にはｎ型領域１８３はウェーハのフ
ォトレジストによって画成された領域の誘電体層１８２
を通してＳｉかＳのイオン注入によって形成される。フ
ォトレジストの除去の後、チャネルコンタクトへの更な
るＳｉやＳの注入のための新しいマスクが用意され、ｎ
＋チャネルコンタクトが形成される。つぎに（ＢｅやＺ
ｎの注入によって）ｐ＋ソース１８５とｐ＋ドレイン１
８６が形成される。ここで任意ではあるが、ｐソース１
８７とドレイン領域１８９がそれぞれ形成される。
【００４１】図７のステップＤは基板上に誘電体層１８
２の存在にかかわらず、注入されたイオンを活性化する
ために効果的な条件でのイオン注入された基板のアニー
ルを含んでいる。典型的には７８０度ー８６０度の範囲
の温度で２ー５分間、高速熱アニール（ＲＴＡ）装置で
残りの誘電体層とともに注入体活性化アニールが行われ
る。誘電体層が（ＨＦなどで）除去され、ウェーハはＡ
ｓ含有雰囲気下で排気可能な反応装置の中で上記範囲の
温度まで加熱される。ウェーハの温度が３００度に達し
たときウェーハはＨ2 フローで５分間３００度で維持さ
れ、つぎにＨ2とＡｓＨ3 フロー下で（Ｈ2 ：ＡｓＨ3
＝７０：１）８２５度まで加熱される。ウェーハは８２
５度で５分間維持され室温まで冷却される。Ｈ2とアル
シンの代わりとして原子状ヒ素蒸気が用いられる。基板
表面から最終的にＡｓが失われることを避けるために雰
囲気がＡｓやＡｓ含有種を含むことが望まれる。必要と
されるＡｓやＡｓ含有種の分圧はアニール温度に特に依
存し、一般的には特定されない。しかし適当な条件を決
定するためには典型的な少量実験で十分である。我々は
４５TorrのアルシンとＨ2（約１：７０のフローレート
比）の下で５分間ウェーハを８２５度にアニールしたと
き、ウェーハ表面から最終的にＡｓが損失することなし
に、注入されたＢｅを１００％活性化した。
【００４２】図７のステップＥは（好ましくは約２００
ｎｍの厚さのＳｉＯ2 ）ウェーハ表面に誘電体層の形成
を含んでいる、続いてチャネルコンタクト、ソースコン
タクト、ドレインコンタクトに対するウィンドウを持つ
適当にパターン付けされたフォトレジスト層を形成す
る。ウィンドウ領域で誘電体物質は慣例的なエッチ液、
例えばＨＦで除去される。図９で添え数字１９１は誘電
体層で１９２はフォトレジスト層である。
【００４３】図７のステップＥではさらにオーミックコ
ンタクトの堆積を含んでいる。例えばｐ型コンタクト材
料（２５ｎｍのＡｕＢｅ／２００ｎｍＡｕなど）電子ビ
ーム蒸着とスパッタリングによって堆積される。フォト
レジストをリフトオフした後、新しいフォトレジスト層
が被着され、例えば５ｎｍのＮｉ／５ｎｍのＧｅ／１０
ｎｍのＡｕＧｅ／２０ｎｍのＭｏ／２００ｎｍのＡｕを
使ってｎ型のコンタクトを金属化するためのパターン付
けを行う。図１０に金属下の結果が示してある、図中で
添え数字２０１はチャネルコンタクトのｎ型コンタクト
金属、２０２と２０３はそれぞれソースとドレインコン
タクトのｐ型コンタクト金属と関係づけられている。
【００４４】ゲート酸化物の形成の前にオーミックコン
タクトを堆積することは必要ではなく、ゲート酸化物の
形成の後に堆積することができる。
【００４５】図７のステップＦは基板表面から自然にで
きた酸化物（とおそらく汚染物質）を除去することを含
んでいる。その除去は実質的に原子レベルで清浄で整列
した表面が得られるように実行されなければならない。
そんな再構成表面の作成は本発明によるプロセスの重要
な面である。その作成はいずれかのふさわしい方式で、
典型的には（例えば圧力が１０-8Torr以下といった）高
真空下で実行される。再構成ＧａＡｓ表面を産出する最
近の好ましい技術の中には（例えば５８０度で５分間表
面を保護するために１０ー6TorrというＡｓの過圧状態
で）熱脱着やＨ2プラズマや原子状水素を用いたＥＣＲ
のような低いダメージのドライエッチングがある。
【００４６】表面再構成が完了した後、ゲート酸化物層
がインシツで、すなわち高真空からウェーハを移動する
ことなしに、再構成表面に形成される（図７のステップ
Ｇ）。酸化物層がインシツで成長されるだけでなく、表
面再構成の完了と酸化物層の堆積開始の間の時間は、
（例えば、１００ラングミュアを越えるような）重要な
表面の汚染を避けるために、最小限に保つことが望まれ
る。
【００４７】典型例としてゲート酸化物の堆積の間、ウ
ェーハは（例えば１０ー6TorrＡｓ）ヒ素の過圧下でせい
ぜい５８０度に維持される。酸化物は実質的には基板全
面に均一に堆積されるが、少なくとも原理的には基板の
特定の部分に限定することも可能で、少なくとも一つの
ＭＯＳ−ＦＥＴのソースとドレインの間のゲート領域も
これらの部分に含まれる。ゲート酸化物の形成に関する
更なる詳細はつぎに論じられる。
【００４８】ゲート酸化物の堆積の後に酸化物は、図７
のステップＨに示されたように以前に形成されたＭＯＳ
−ＦＥＴのチャネル、ソースとドレインのコンタクトが
露出するようにパターン付けされる。パターン付けは慣
例的なフォトリソグラフィーと例えばＨＣｌ溶液を使っ
たエッチングを使って行われる。図１１はゲート酸化物
にパターン付けされた後の二つのデバイスを図示してあ
り、添え数字２１１はパターン付けされたゲート酸化物
を示している。
【００４９】図７のステップＨのようにゲート酸化物層
のパターン付けにつづけ、ゲートの金属化が行われる。
これは慣例法によるものであり、例えば２５ｎｍのＴｉ
／５０ｎｍのＰｔ／３００ｎｍのＡｕの電子ビーム蒸着
とリフトオフを含んでいる。このステップはまた相互接
続の形成も含み、それは（図１２には示されていない
が）様々なＭＯＳ−ＦＥＴのチャネル、ソース、ドレイ
ンとゲートコンタクトへの接続を準備することも含んで
いる。添え数字２２１と２２２はそれぞれｐ−ＭＯＳ−
ＦＥＴとｎ−ＭＯＳ−ＦＥＴのゲートコンタクトを示し
ている。
【００５０】図７のステップＩは本発明に従ってＩＣを
完成するために必要な多様なステップ、例えばテストし
たり、チップにウェーハをはめたり、ワイヤーを接続し
たり、ケースに入れたりといったことを示している。
【００５１】このようにして作成されたＭＯＳ−ＦＥＴ
は集積回路を形成するために、他のＭＯＳ−ＦＥＴを含
むような他の電子デバイスに従来の方式に従って電気的
に望むように接続される。例として図１２の相補型ＭＯ
Ｓ−ＦＥＴはインバータを与えるために図１３で示され
るように接続される。図１３では添え数字２３１は実質
的に図１２に示されたｎチャネルエンハンスメント型Ｇ
ａＡｓのＭＯＳ−ＦＥＴで２３２は実質的に図１２でま
た示されたｐチャネルエンハンスメント型ＧａＡｓのＭ
ＯＳ−ＦＥＴを示している。その回路自体は慣例的なも
のではあるが、我々の知る限りにおいてＧａＡｓのＭＯ
Ｓ−ＦＥＴ技術を使った物としては新規な物である。図
１３の接続は本発明による代表的な回路である。
【００５２】当業者には自明のことであるが上述のプロ
セスは同じ基板上にＧａＡｓの平面的なｎチャネルとｐ
チャネルのＭＯＳ−ＦＥＴの生産に適しているだけでな
くＭＯＳ−ＦＥＴとＧａＡｓの（金属ー半導体）ＭＥＳ
−ＦＥＴを結合するためにも利用できる。ＭＥＳ−ＦＥ
Ｔを生産するためにゲート酸化物は特定のゲート領域か
ら取り除かれ、適切な金属が（Ｔｉ／Ｐｔ／Ａｕ）ショ
ットキー障壁コンタクトを用意するためにゲート領域に
堆積される。ＧａＡｓのＭＥＳ−ＦＥＴは知られている
ので詳しく記述する必要はない。しかしながら我々の知
る限りにおいてＧａＡｓのＭＥＳ−ＦＥＴとＧａＡｓの
ＭＯＳ−ＦＥＴ（相補型エンハンスメント型のＧａＡｓ
のＭＯＳ−ＦＥＴを含む）を結合する技術は従来に存在
していない。この技術の有効性は回路設計者により広い
設計の自由度を与えたり、ＧａＡｓのデジタルＩＣ（ア
ナログは含まない）の広範囲での製造を導いたりという
ことに広げられる。
【００５３】従来技術に基づくＧａＡｓのＭＯＳ−ＦＥ
Ｔと本発明に基づくＧａＡｓのＭＯＳ−ＦＥＴの間のい
くつかの違いは更に列挙できる。例えば従来技術のデバ
イスではソースとドレイン領域はその領域と同じ導電型
のチャネルによって結合される。例えば前記記載のColq
uhoun 等の論文を参照されたい。そのようなデバイスに
おいてはチャネルでの反転は見受けられない。
【００５４】従来技術のいくつかのデバイスは特にチャ
ネル幅を減らすためのノッチを形成するためにＧａＡｓ
ウェーハの表面の選択的なエッチングを必要する。例え
ば前記T.Miura等の図７、図８とColqhounらの論文を参
照されたい。本発明によるＧａＡｓのＭＯＳ−ＦＥＴは
そのようなエッチングを必要とはしない。
【００５５】前述の本発明の実施例は好ましい例にすぎ
ず、もし望むならただちに工夫して変更できる。例えば
オーミックコンタクトはゲート酸化物の堆積後に形成す
ることもできる。更に前述した酸化物層はまた、典型的
には光電子デバイスの不活性化目的にも利用される。
【００５６】許容可能な特性をもつＧａＡｓのＭＯＳ−
ＦＥＴを生産するために必要な発明のプロセスには選択
できない特徴がある。表面領域が原子レベルで実質的に
清浄で配列するように注入されたウェーハの適当な領域
の再構成と、再構成された表面領域へのインシツでのゲ
ート酸化物の堆積がその特徴の一つである。好ましい実
施例ではゲート酸化物の形成後、そのデバイスが空気中
で約３００度、ＵＨＶ中で７００度を超える温度にさら
されないようにその方法は実施されている。もっとも好
ましい特徴は表面からＡｓが全体として損失しないよう
に選択されたＡｓかＡｓ含有種の分圧が存在するＡｓ含
有雰囲気下での注入体活性化アニールの実施である。
【００５７】本発明に従って生産されたＭＯＳ−ＦＥＴ
は従来法によってテストされ優れた特性を持つことが見
受けられた。
【００５８】単結晶ＧＧＧ（ガドミウム、ガリウム、ガ
ーネット；Ｇｄ3 Ｇａ5 Ｏ12）からの電子ビーム蒸着に
よって、ほんのわずかな量の（０．１％）Ｇｄのみが存
在するほとんど純粋なＧａ2 Ｏ3 薄膜の堆積が得られる
ことが技術的によく知られていることは多くの参考文献
から明かである。（例えばU.S.特許第5,550,089 号や第
5,597,768号;M.Passlack等Applied Physics Letters,Vo
l.69(3),pp.302-304）
【００５９】更にＧｄの存在は望まれないものであり理
想的には膜は純粋なＧａ酸化物であるべきだと信じられ
ている。例えばU.S特許第5,597,768号のcol.1の39-45行
目に「主な問題はＧｄ2Ｏ3のいくつか（特許に従えば約
０．１％）がバルクのトラップ濃度を増加させる欠陥を
形成する不純物として薄膜に取り込まれることである。
増加された欠陥と同様に増加されたバルクのトラップ濃
度は薄膜が用いられたデバイスの性能を低下させる。」
と開示されているので参照せよ。Ｇａ2 Ｏ3 薄膜中の不
純物のレベルを低下させるために、その'768の特許では
Ｇａ2 Ｏ3 とＧａ2 Ｏ3 の昇華温度を超える７００度よ
りも高い融点を持つ、もう一つの酸化物を含む異なった
堆積源材料の利用を教示している。そんな材料の一つが
ＭｇＧａ2Ｏ4 であり、ＭｇＯとＧａ2 Ｏ3 を含むと言
われている。「ＧＧＧの代わりにＭｇＧａ2Ｏ4を利用す
ることによって、酸化膜の望まれない種の取り込みを劇
的に減らせることや、重要なことに酸化膜の低いバルク
のトラップ濃度が実現される」と言われている。'768特
許のcol．318-21 行を参照されたい。しかしながら'768
特許はいかなる実験データも与えてはいない。
【００６０】我々の継続的な研究（ラザフォード後方散
乱（ＲＢＳ）と堆積超薄膜のＡｕｇｅｒ分析）から（例
えば界面状態密度が１ｘ１０11cm-2eV-1かそれより低
く、低い漏れ電流で高いブレークダウン電圧の）デバイ
スの品質の酸化物薄膜をＧａＡｓとＧａＡｓの半導体に
作成する新しい試みを導くような結果が得られている。
【００６１】我々は特に'768の特許が教示したものと対
照的に望ましい酸化物薄膜が本質的な量のＧｄ（あるい
は他の適当な金属元素）を含むことを発見した。実際、
我々は純粋なＧａ2 Ｏ3 粉末（これは純粋なＧａ酸化物
である）からの蒸発によって形成された膜が一般的にデ
バイスに利用できる品質ではなく、純粋なＧｄ2 Ｏ
3（これは本質的に純粋なＧｄ酸化物である）からの蒸
発によって形成された膜は低い界面状態密度で一般的に
デバイスとして利用できる品質であることを発見した。
このことは図１７で例示されており、ＭＯＳコンデンサ
の決められた領域に慣例的な金属コンタクトを持つＧａ
Ａｓ上の酸化物超薄膜のＩ−Ｖ（電流ー電圧）特性のデ
ータを示した。図１７からただちに理解されるように４
０ｎｍの厚さのＧａ2 Ｏ3 膜は正のバイアスが印可され
たとき相対的に漏れ電流があるが、負のバイアスが印可
されたときブレークダウン電圧が実質的にゼロであり、
このことは多くのデバイスへの適用に適してはいない、
一方１８．５ｎｍの厚さのＧｄ2Ｏ3 膜は＋／−３Ｖの
時僅かに１０ー8A/cm2 の電流を流す。中間組成の（Ｇｄ
の組成が膜の全金属の原子組成が６、１４、２０％）膜
は中間のブレークダウン電圧を示している。
【００６２】我々はインシツで二つの異なった種、例え
ば一つにＧａ2 Ｏ3 粉末と他のものにＧｄ2 Ｏ3 粉末を
用いてＧｄ（あるいは他の適当な金属原子）の組成が少
なくとも全金属組成原子の１０％、好ましくは少なくと
も２０％に成るように蒸発レートを与えられた協調蒸発
によって作成された酸化物薄膜が一般的にデバイスの品
質を満たすことを発見してきた。
【００６３】ＧａＡｓ基板は堆積がインシツで行われサ
ンプルを大気にさらすことなしに前述のように（原子レ
ベルで本質的に清浄で整列した）準備されたことが理解
されるだろう。
【００６４】前述の実験的事実は混合酸化物膜（前記に
よって決定されたｘ、ｙ、ｚのＧａｘＡｙＯｚの組成を
持つ）においてＧａイオンが３＋の酸化状態にされる必
要性と一致している。このことは安定化元素と酸素組成
を適切に選ぶことによってなされる。
【００６５】Ｇａが１＋、２＋、３＋の酸化状態で存在
し、３＋状態のＧａを安定化できる正に荷電した元素
（「安定化体」と呼ぶ）があることが知られている。Ｇ
ａの安定化体の中でＧｄはポーリングの電気陰性度１．
１を持っている。他のＧａに対する可能な安定化体はＳ
ｃ、Ｙや他の希土類、アルカリ土類やアルカリ金属があ
る。Ｇａに対する安定化原素の供給に加えて、Ｇａとそ
の安定化元素が本質的に十分に酸化されるという必要性
を満たすために堆積膜に十分な量の酸素が存在すること
も必要である。
【００６６】前述の説明は指導的目的だけのものであっ
て本発明の範囲を制限するものではない。
【００６７】本発明の好ましい実施例として酸化膜は得
られる膜が全体を通してＧａｘＡｙＯｚの組成を持つよ
うに堆積パラメーターを選択して（例えば電子ビーム蒸
着源といった）二つ以上の別の堆積源から堆積すること
によって形成される。ここでＡはｘ＞０でＧａの酸化状
態を３＋で安定化させるための１以上に正に荷電した安
定化元素である。さらにｙ／（ｘ＋ｙ）が０．１と等し
いかより大きいとき、好ましくは０．２以上のときｚは
ＧａとＡが実質的に完全に酸化されると言う必要性を満
たすために選択される。
【００６８】他の好ましい実施例として酸化膜はＧａ酸
化物の堆積することなしにＡ酸化物の堆積によって形成
される。ｚはＡが実質的に完全に酸化されるように選択
され、前記膜の全体としての組成はＡＯｚである。
【００６９】（ｘ＝０でｘ＞０の場合の）例としてＡは
Ｓｃ、Ｙ、（原子番号５５−７１）の希土類金属、アル
カリ土類（Ｂｅ，Ｍｇ，Ｃａ，Ｓｒ，Ｂａなど）とアル
カリ金属（Ｌｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓなど）を含むグ
ループから選択される。
【００７０】アルカリ金属元素は湿気に対する不安定さ
や半導体デバイスのプロセスの不一致のために一般に好
まれない。現在のところ、好まれている安定化元素はＳ
ｃ、Ｙ、（原子番号５７ー７１の）希土類とアルカリ土
類で、Ｓｃ，Ｙ，Ｌａ，Ｎｄ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ
とＬｕが最も好まれている。
【００７１】混合酸化膜においてＧａ（とＡ）が実質的
完全に酸化される必要性は全てのＧａの１００％が３＋
のイオン化された状態になければならないことを意味し
ているわけではないことは理解されるであろう。もし全
てのＧａの８０％以上が３＋の状態にあり、８０％以上
のＡが完全に酸化されているならば、典型的に許容でき
る結果が得られる。
【００７２】混合酸化物の組成ＧａｘＡｙＯｚとは、そ
の組成で均質であることが必要ではないこともまた理解
されるだろう。ここで、Ａの酸化物の微視的な領域と同
様にＧａの酸化物の微視的な領域を含む材料を除外する
ことはできない。
【００７３】図１８にｎ型（４ｘ１０17cm-3）のＧａＡ
ｓの（１００）面上のＧｄ2 Ｏ3 の１９ｎｍの厚さのフ
ィルムに対するＣ−Ｖ（キャパシタンスー電圧）データ
を示した。ＭＯＳ型コンデンサの電極領域は４．４ｘ１
０-5cm2 である。図１８は低周波での蓄積と反転をはっ
きりと示している。このデータはＭＯＳ−ＦＥＴを含む
デバイスの応用にこの酸化膜が適していることを証明し
ている。
【００７４】図１９はＧａとＧｄが全金属数の約２２％
であるＧｄを含む３２ｎｍの厚さの混合酸化膜に対する
同様のデータである。データはまた、実質的には図１８
と同様に蓄積と反転を示している。
【００７５】好ましい実施例として素子は反転チャネル
を持つ平面状のエンハンスメント型ＭＯＳ−ＦＥＴを含
んでいる。
【００７６】例１ ｐ型ＭＯＳ−ＦＥＴは次のように作成された。慣例的な
半絶縁（１００）に配向したＧａＡｓウェーハ（面抵抗
は約１０8 Ω・ｃｍ）が用意された。ウェーハの表面に
慣例的ＰＥＣＶＤによって５０ｎｍのＳｉＯ2 が堆積さ
れた。２．２μｍの慣例的なフォトレジスト（ＡＺ１８
１８）の層がＳｉＯ2層の上に形成され、ｐ−ＭＯＳ−
ＦＥＴへｎ型チャネルを画成するためのマスクを通すウ
ィンドウを持つイオン注入マスクを形成するためにパタ
ーン付けされた。Ｓｉイオンがウィンドウを通して注入
される（１５０KeV、５ｘ１０13cm-2）。この第１の注
入に続いて更なるｎ＋チャネルコンタクト領域、ｐ＋ソ
ースとドレイン領域、少ない線量のｐ領域とを形成する
ための注入が行われる。注入条件はそれぞれつぎの様で
ある。（７５KeV 、６ｘ１０13cm-2，Ｓｉ；３０KeV、
７ｘ１０13cm-2，Ｂｅ；２５KeV 、３ｘ１０12cm-2，Ｂ
ｅ）
【００７７】注入後、レジストとＳｉＯ2 はアセトンと
ＨＦ（１：１ ＨＦ：Ｈ2 Ｏ）でそれぞれ除去される。
注入体活性化はＭＯＣＶＤシステムの反応室で行われ
る。ウェーハの温度は上昇され、ウェーハの温度が３０
０度に達したときに反応室にＨ2 を加える。ウェーハは
これらの状態で５分間維持され、続いてアルシンを加
え、温度を８２５度に上昇させてこの状態で５分間維持
する。アルシン：Ｈ2 フロー比とシステムの圧力はそれ
ぞれ１：７０で４５Torrである。
【００７８】８２５度で５分間経過した後、ウェーハは
アルシン／Ｈ2 雰囲気下で４５０度まで、Ｈ2 雰囲気下
で室温まで冷却され、表面再構成とゲート酸化物堆積の
ためにＭＢＥシステムに移動される。ウェーハはＭｏブ
ロックにインヂウムで固定され自然にできた酸化膜のよ
うな表面汚染物質が脱着するように５分間５８０度に加
熱される。ＭＢＥシステムの反応室のバックグラウンド
圧は１０ー10Torr であり、ウェーハ表面の保護のために
反応室のアルシン圧は１０ー6Torrに維持される。サンプ
ル表面を観察するためにＲＨＥＥＤが用いられた。今ま
で述べてきたように処理することによって原子レベルで
実質的に清浄で整列したウェーハ表面が得られた。
【００７９】表面再構成の完成にむけてウェーハはＵＨ
Ｖ（１０ー10Torr ）のもとでＭＢＥシステムの第二の部
屋に移動された。４０ｎｍのＧａ−Ｇｄ酸化物層は約
０．０２ｎｍ／ｓｅｃのレートでウェーハ表面に堆積さ
れた。短く言えばウェーハは５５０度で、部屋のバック
グラウンド圧は１０ー9Torrより小さく、Ｇａ−Ｇｄ酸化
物はＧｄ2 Ｏ3 粉末とＧａ2 Ｏ3 粉末から、堆積条件は
得られる酸化物層の組成が全体としてＧａｘＧｄｙＯｚ
でｘが約０．８でｙが約０．２となるように選ばれた同
時の電子ビーム蒸着によって形成された。酸素はＧａと
Ｇｄの両方が完全に酸化され、典型例としてｚは約３と
いうように選ばれた。
【００８０】ゲート酸化物堆積完了とウェーハの室温へ
の冷却の後、オーミックコンタクトが画成された。慣例
的なフォトレジスト（ＡＺ１８１８）層が適用され、ゲ
ートのソースとドレインコンタクト領域が露出されるよ
うに慣例的な方式によってパターン付けされる。ゲート
酸化物はＨＣｌ：Ｈ2 Ｏが１：１の溶液によってさらさ
れた領域から除去され、コンタクト金属（２５ｎｍＡｕ
Ｂｅ／２００ｎｍＡｕ）が電子ビーム蒸着システムを使
って堆積される。従来のアセトンリフトオフ技術が望ま
れていない金属を除去するために利用される。最後に
１．２μｍレジスト層（ＡＺ１８１１）が適用され、パ
ターン付けされ、同時にゲートと最後の金属コンタクト
を画成するために使われる。Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ層
（それぞれ、５ｎｍ／２５ｎｍ／５０ｎｍ／３００ｎ
ｍ）が電子ビーム蒸着システムを使って堆積される。必
要でない金属はチャネル、ソース、ドレインとゲートコ
ンタクトを残したままで従来のアセトンリフトオフ技術
を使って除去される。
【００８１】このようにして作成されたデバイス（４０
ｘ５０μｍのゲートサイズ）がテストされ図１４ー１６
に示されたように重要な特性が発見された。
【００８２】図１４に示したようにゲート酸化物のブレ
ークダウン電圧は約３．６ｘ１０6V/cmである。相互コ
ンダクタンスは約０．３mS/mm である。図１５にドレイ
ンのＩ−Ｖ特性を示し、図１６にドレイン電流対ゲート
電圧を示した。
【００８３】例２ 実質的に図８に示したように注入領域を作成するために
イオン注入が変更されることを除いて実質的には前述の
ように作成された共通な基板上の一対の相補型ＭＯＳ−
ＦＥＴ。ＭＯＳ−ＦＥＴの対はインバータ回路を形成す
るために図１３に示したように接続される。回路はテス
トされ望む様に動作した。
【００８４】例３ ゲート酸化物がいくつかのｎ型デバイスといくつかのｐ
型デバイスから除去されることや、５ｎｍＰｔ／２５ｎ
ｍＴｉ／３０ｎｍＰ／３００ｎｍＡｕがこれらのデバイ
スのゲート領域に堆積されることを除いて、例２に示し
たように同一の基板上に形成されたｎ−ＭＯＳ−ＦＥ
Ｔ、ｐ−ＭＯＳ−ＦＥＴ、ｎ−とｐ−ＭＥＳ−ＦＥＴの
ような多様なデバイス。デバイス間の導電性の相互接続
を準備した後、結果の回路はテストされ望むように動作
した。
【００８５】例４ ゲート酸化膜がＧｄ2 Ｏ3 になるように酸化物堆積条件
を選択したことを除いて、実質的に例１に従って製作さ
れたＭＯＳ−ＦＥＴ。そのＭＯＳ−ＦＥＴは実質的には
例１のデバイスと同じように動作した。
【００８６】
【発明の効果】本発明によれば、ゲート酸化物／ＧａＡ
ｓ半導体界面状態密度が低く、続くプロセスを通じてこ
の低い状態密度が維持されるようなデバイス製作方法、
及び前記方法に基づくデバイスを提供することができ
る。
【図面の簡単な説明】
【図１】本発明の（１００）のＧａＡｓ面の酸化物層の
形成プロセスの関係した部分における真空圧対時間を示
した図である。
【図２】本発明のフォトルミセッセンスデータを示した
もので、ＧａＡｓ／酸化物界面のそれぞれ熱化学的、光
化学的安定性を示した図である。
【図３】本発明のフォトルミセッセンスデータを示した
もので、ＧａＡｓ／酸化物界面のそれぞれ熱化学的、光
化学的安定性を示した図である。
【図４】本発明のＭＯＳ構造のキャパシタンス対ゲート
電圧の典型例を示した図である。
【図５】本発明による、主にＭＯＳ−ＦＥＴ，ＨＢＴと
いったデバイス示すを図である。
【図６】本発明による、主にＭＯＳ−ＦＥＴ，ＨＢＴと
いったデバイス示すを図である。
【図７】本発明のプロセスをフローチャートを用いて具
体化した図である。
【図８】本発明の製造プロセスの多様な部分で本発明に
従う典型的なＩＣを示す図である。
【図９】本発明の製造プロセスの多様な部分で本発明に
従う典型的なＩＣを示す図である。
【図１０】本発明の製造プロセスの多様な部分で本発明
に従う典型的なＩＣを示す図である。
【図１１】本発明の製造プロセスの多様な部分で本発明
に従う典型的なＩＣを示す図である。
【図１２】本発明の製造プロセスの多様な部分で本発明
に従う典型的なＩＣを示す図である。
【図１３】相補型ＭＯＳ−ＦＥＴを含む回路の好例を示
したダイアグラムである。
【図１４】典型的なエンハンスメント型のｐチャネル型
ＧａＡｓのＭＯＳ−ＦＥＴの電気的特性を示した図であ
る。
【図１５】典型的なエンハンスメント型のｐチャネル型
ＧａＡｓのＭＯＳ−ＦＥＴの電気的特性を示した図であ
る。
【図１６】典型的なエンハンスメント型のｐチャネル型
ＧａＡｓのＭＯＳ−ＦＥＴの電気的特性を示した図であ
る。
【図１７】本発明の様々な組成でのＧａＡｓ／酸化物／
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
【図１８】本発明の様々な組成でのＧａＡｓ／酸化物／
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
【図１９】本発明の様々な組成でのＧａＡｓ／酸化物／
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
【符号の説明】
１４０ ＧａＡｓ基板 １４１ ソース領域 １４２ ドレイン領域 １４３ ドレインコンタクト １４４ ソースコンタクト １４５ ゲート酸化物 １４６ ゲートコンタクト １４７ フィールド酸化膜 １５０ コレクタコンタクト １５１ ＧａＡｓ基板 １５２ コレクタ層 １５３ ベース層 １５４ エミッタ層 １５５、１５７ エミッタコンタクト １５６ ベースコンタクト １８０ ｐ型ＭＯＳ−ＦＥＴ １８１ 半絶縁ＧａＡｓ基板 １８２、１９１ 誘電体層 １８３ ｎ型領域 １８５ ｐ＋ソース領域 １８６ ｐ＋ドレイン領域 １８７ ｐソース領域 １８８ ｎ型ＭＯＳ−ＦＥＴ １８９ ｐドレイン領域 １９２ フォトレジスト層 ２１１ パターン付けされたゲート酸化物 ２２１ ｐ型ＭＯＳ−ＦＥＴのゲートコンタクト ２２２ ｎ型ＭＯＳ−ＦＥＴのゲートコンタクト ２３１ ｎチャネル型エンハンスメント型ＧａＡｓのＭ
ＯＳ−ＦＥＴ ２３２ ｐチャネル型エンハンスメント型ＧａＡｓのＭ
ＯＳ−ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフレット イ チョ アメリカ合衆国 07901 ニュージャーシ ィ，サミット，ケネス コート 11 (72)発明者 ウィリアム スコット ホブソン アメリカ合衆国 07901 ニュージャーシ ィ，サミット，カレン ウェイ 51 (72)発明者 ミングヴェイ ホング アメリカ合衆国 07060 ニュージャーシ ィ，ウォッチュング，ノッティンガム ド ライヴ 40 (72)発明者 ジェン−ミング クオ アメリカ合衆国 08817 ニュージャーシ ィ，エディソン，メレディス ロード 43 (72)発明者 ジェイナイ レイニーン クウォ アメリカ合衆国 07060 ニュージャーシ ィ，ウォッチュング，ノッティンガム ド ライヴ 40 (72)発明者 ドナルド ウィンスロウ マーフィー アメリカ合衆国 08812 ニュージャーシ ィ，グリーン ブローク，グリーンブライ アー ロード ９ (72)発明者 ファン レン アメリカ合衆国 07059 ニュージャーシ ィ，ウァーレン，ベークシャー ドライヴ 13

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの平面状の金属−酸化物
    −半導体の電界効果トランジスター（ＭＯＳ−ＦＥＴ）
    （１８０）を含むＧａＡｓに基づく集積回路（例えば、
    図１３）の製作方法であって、前記方法が ａ）主表面及び第一の導電型領域を持つＧａＡｓ基板の
    準備ステップ（Ａ）と、 ｂ）第二の伝導型のドーパントイオンを、前記第一の伝
    導型の領域の所定の部分に注入するステップであって、
    前記所定の部分が少なくとも一つのＭＯＳ−ＦＥＴのソ
    ース領域とドレイン領域を含むステップ（Ｃ）と、 ｃ）前記注入されたドーパントイオンの少なくとも主要
    な部分を活性化するのに効果的な温度に基板を加熱する
    ステップであって、少なくとも前記加熱の間に前記基板
    がＡｓ含有雰囲気中にさらされ、前記Ａｓ含有量は前記
    基板からのＡｓの損失が本質的に避けられるように選択
    されたステップ（Ｄ）と、 ｄ）少なくとも前記主表面の、前記ソース領域とドレイ
    ン領域のあいだの部分が本質的に原子レベルで清浄でか
    つ整列するように前記基板を処理するステップであっ
    て、前記主表面の前記部分が少なくとも一つのＭＯＳ−
    ＦＥＴのゲート領域として参照されるべきものであるス
    テップ（Ｆ）と、 ｅ）前記ゲート領域をほとんど汚染にさらすことなしに
    少なくとも前記ゲート領域上に酸化物層を形成するステ
    ップ（Ｇ）と、 ｆ）前記酸化物層に金属コンタクトを形成し、前記酸化
    物層の形成の前後のどちらかで前記ソース領域とドレイ
    ン領域にそれぞれ金属コンタクトを形成するステップ
    （Ｈ）と、 ｇ）前記ステップｅ）（Ｇ）が全体としての酸化物の組
    成がＧａｘＡｙＯｚになるように実行されるステップで
    あって、Ｇａが実質的に３＋の酸化状態にあり、Ａが３
    ＋の酸化状態のＧａを安定化するための１以上に正荷を
    もった安定化元素であり、ｘが０以上で、ｚがＧａとＡ
    の両方が本質的に完全に酸化されるという条件を満たす
    ように選択され、ｙ／（ｘ＋ｙ）が０．１より大きいよ
    うなステップとを含む方法。
  2. 【請求項２】 請求項１に記載の方法であって、ｘ＝０
    でＡの８０％より多くが十分に酸化されるか、又はｘ＞
    ０かつＧａとＡの各々の８０％より多くが十分に酸化さ
    れる方法。
  3. 【請求項３】 請求項１に記載の方法であって、ＡがＳ
    ｃ、Ｙ、希土類元素及びアルカリ土類元素から選択され
    た方法。
  4. 【請求項４】 請求項３に記載の方法であって、ＡがＳ
    ｃ，Ｙ，Ｌａ，Ｎｄ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ及びＬｕ
    から選択された方法。
  5. 【請求項５】 請求項１に記載の方法であって、ｘ＝０
    でＡの少なくとも９０％が十分に酸化されるか、又はｘ
    ＞０でｙ／（ｘ＋ｙ）が少なくとも０．２でＧａとＡの
    それぞれの少なくとも９０％が十分に酸化される方法。
  6. 【請求項６】 請求項１に記載の方法であって、素子が
    反転チャネルを備える平面状のエンハンスメント型のＭ
    ＯＳ−ＦＥＴを含む方法。
  7. 【請求項７】 請求項１に記載の方法であって、前記ス
    テップｅ）（Ｇ）が、１００ラングミュアの汚染より多
    くの露出にゲート領域をさらすことなしに実行される方
    法。
  8. 【請求項８】 請求項１に記載の方法であって、前記
    ａ）（Ａ）が、半絶縁ＧａＡｓウェーハの準備ステップ
    と、第一の伝導型のドーパントイオンを前記ウェーハに
    注入することによる前記第一の伝導型領域の形成ステッ
    プを含む方法。
  9. 【請求項９】 請求項８に記載の方法であって、ＧａＡ
    ｓウェーハに第二の伝導型のドーパントイオンを注入す
    ることによりＧａＡｓウェーハに第二の伝導型領域を形
    成するステップと、第一の伝導型のドーパントイオンを
    前記第二の伝導型領域の所定の部分に注入するステップ
    であって、前記所定の部分が追加のＦＥＴのソース領域
    とドレイン領域を含み、前記第二の伝導型領域が前記第
    一の伝導型領域と空間的に離れているステップを更に含
    む方法。
  10. 【請求項１０】 請求項９に記載の方法であって、前記
    ｃ）（Ｄ）ないしｆ）（Ｈ）が、前記追加のＦＥＴの前
    記ソースとドレイン領域の間に前記酸化物層を形成する
    ステップと、前記追加のＦＥＴにゲートコンタクトを含
    む金属コンタクトを提供するステップとを含む方法。
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