JP2000101081A - GaAsに基づく半導体上に酸化物層を有する素子の製作方法 - Google Patents
GaAsに基づく半導体上に酸化物層を有する素子の製作方法Info
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Abstract
(57)【要約】 (修正有)
【課題】 GaAsのエンハンスメント型MOS−FE
TとMOS−FETのようなものを含む(例えばGaA
sのICといった)素子の製作方法に関する。 【解決手段】 MOS−FETはエッチングされたへこ
みやエピタキシャル再成長なしで、主としてGa2O3
のゲート酸化物と(例えば室温でせいぜい1x1011
cm−2eV−1といった)低いミッドギャップ界面状
態密度を持つ平面状デバイスである。前記方法はイオン
注入、As含有雰囲気下での打ち込み活性化、表面再構
成やインシツでのゲート酸化物の堆積を含んでいる。
TとMOS−FETのようなものを含む(例えばGaA
sのICといった)素子の製作方法に関する。 【解決手段】 MOS−FETはエッチングされたへこ
みやエピタキシャル再成長なしで、主としてGa2O3
のゲート酸化物と(例えば室温でせいぜい1x1011
cm−2eV−1といった)低いミッドギャップ界面状
態密度を持つ平面状デバイスである。前記方法はイオン
注入、As含有雰囲気下での打ち込み活性化、表面再構
成やインシツでのゲート酸化物の堆積を含んでいる。
Description
【0001】
【産業上の利用分野】本発明はGaAsに基づく半導体
上に酸化物層を有する、典型的なGaAsに基づく電解
効果トランジスターの(FET)のような素子作成方法
に関する。
上に酸化物層を有する、典型的なGaAsに基づく電解
効果トランジスターの(FET)のような素子作成方法
に関する。
【0002】
【従来の技術】GaAsのトランジスターや回路は、と
りわけそのGaAsの相対的に高い移動度、半絶縁のG
aAs基板の有用性や比較的製造工程が単純なために、
例えば無線通信装置といったものに利用されている。
りわけそのGaAsの相対的に高い移動度、半絶縁のG
aAs基板の有用性や比較的製造工程が単純なために、
例えば無線通信装置といったものに利用されている。
【0003】Siに基づく金属酸化物半導体(MOS)
電解効果トランジスター(FET)はよく知られ、広く
使われている。SiのMOS−FETは単純であるこ
と、消費電力が少ないことやコストが安いことなどの利
点がある。最も一般的なSiのMOS−FETはエンハ
ンスメント型のものであり、ゲート電圧が0の状態では
常にオフとなっている。
電解効果トランジスター(FET)はよく知られ、広く
使われている。SiのMOS−FETは単純であるこ
と、消費電力が少ないことやコストが安いことなどの利
点がある。最も一般的なSiのMOS−FETはエンハ
ンスメント型のものであり、ゲート電圧が0の状態では
常にオフとなっている。
【0004】よく知られているようにSiのMOS−F
ET技術における重要な要素は、Siのウェーハの慣例
的な(100)表面に形成されうるシリコン酸化層が高
品質で安定であることや制御可能であるといった容易さ
にある。このことはSiとシリコン酸化膜の界面で表面
量子状態密度が非常に低いことも含んでいる。(例えば
1010cmー2eV-1以下)
ET技術における重要な要素は、Siのウェーハの慣例
的な(100)表面に形成されうるシリコン酸化層が高
品質で安定であることや制御可能であるといった容易さ
にある。このことはSiとシリコン酸化膜の界面で表面
量子状態密度が非常に低いことも含んでいる。(例えば
1010cmー2eV-1以下)
【0005】
【発明が解決しようとする課題】GaAsに基づくMO
S−FETに対してより多くの努力がなされてきた。例
えば初期の研究報告としてのT.Mimura 等のIEEE Transa
ctions on Electron Devices,Vol.ED-27(6),p.1147(jun
e 1980)を参照されたい。その論文の著者は達成された
結果の主な点として今のところ見込みはあるが、「デバ
イスの直流や低周波数での動作において変則的な振る舞
いを起こすことを含め、いくつか技術的な問題が残って
おり、疑いなくこれらの問題はGaAsのMOSシステ
ムにおける高い表面状態密度に関連している。」と(p.
1154で)結論づけている。また、A.Colquhoun等のIEEE
Transactions on Electron Devices,Vol.ED 25(3),p.37
5(March 1978) とH.Takagi等のIEEE Transactions on E
lectron Devices,Vol.ED 25(5),p.551 (May 1978)を参
照されたい。前者ではチャネルの厚さを決定するエッチ
ングされたノッチを含むデバイスが発表された。そのよ
うな非平面構造は繰り返して製造することが比較的困難
であり、平面状のMOS−FETに比べると期待が薄
い。
S−FETに対してより多くの努力がなされてきた。例
えば初期の研究報告としてのT.Mimura 等のIEEE Transa
ctions on Electron Devices,Vol.ED-27(6),p.1147(jun
e 1980)を参照されたい。その論文の著者は達成された
結果の主な点として今のところ見込みはあるが、「デバ
イスの直流や低周波数での動作において変則的な振る舞
いを起こすことを含め、いくつか技術的な問題が残って
おり、疑いなくこれらの問題はGaAsのMOSシステ
ムにおける高い表面状態密度に関連している。」と(p.
1154で)結論づけている。また、A.Colquhoun等のIEEE
Transactions on Electron Devices,Vol.ED 25(3),p.37
5(March 1978) とH.Takagi等のIEEE Transactions on E
lectron Devices,Vol.ED 25(5),p.551 (May 1978)を参
照されたい。前者ではチャネルの厚さを決定するエッチ
ングされたノッチを含むデバイスが発表された。そのよ
うな非平面構造は繰り返して製造することが比較的困難
であり、平面状のMOS−FETに比べると期待が薄
い。
【0006】三浦等によって指摘されたように、初期の
デバイスは高い界面状態密度を含んではいるが、それは
ゲート酸化物とGaAsの低い界面品質の影響を受けて
いた。最近になってこの問題に対して相当な努力が向け
られてきた。
デバイスは高い界面状態密度を含んではいるが、それは
ゲート酸化物とGaAsの低い界面品質の影響を受けて
いた。最近になってこの問題に対して相当な努力が向け
られてきた。
【0007】例えばGd3 Ga5 O12の高純度単結晶か
ら電子ビーム蒸着によるGa2 O3膜の形成がアメリカ
特許第5,451,548 号に開示された。また、アメリカ特許
第5,550,089 号、アメリカ特許出願第08/408,678号と第
08/741,010号では低いミッドギャップの界面状態密度を
持つGaAs/Ga2 O3 構造が開示された。また、M.
Passlack 等はApplied Pysics Letters,Vol.69(3),p.30
2(July 1996)で、分子線エピタキシーを製造されたGa
As/Ga2 O/SiO2 構造の低い界面状態密度の熱
力学的、光化学的安定性を報告した。他の適切な出版物
としてM.Passlack等のApplied Physics Letters,Vol.68
(8),p.1099(Feb.1996) やM.Hong等のJ.of Vacuum Scien
ce and Technology B,Vol.14(3),p.2297,(May/June 199
6)がある。
ら電子ビーム蒸着によるGa2 O3膜の形成がアメリカ
特許第5,451,548 号に開示された。また、アメリカ特許
第5,550,089 号、アメリカ特許出願第08/408,678号と第
08/741,010号では低いミッドギャップの界面状態密度を
持つGaAs/Ga2 O3 構造が開示された。また、M.
Passlack 等はApplied Pysics Letters,Vol.69(3),p.30
2(July 1996)で、分子線エピタキシーを製造されたGa
As/Ga2 O/SiO2 構造の低い界面状態密度の熱
力学的、光化学的安定性を報告した。他の適切な出版物
としてM.Passlack等のApplied Physics Letters,Vol.68
(8),p.1099(Feb.1996) やM.Hong等のJ.of Vacuum Scien
ce and Technology B,Vol.14(3),p.2297,(May/June 199
6)がある。
【0008】しかし長年にわたる研究者の相当な努力
や、その結果得られた大量の出版物の数にもかかわら
ず、我々の知識を尽くしても商業的に必要とされている
ようなGaAsのMOS−FETを製作することは今の
ところ可能とはなっていない。
や、その結果得られた大量の出版物の数にもかかわら
ず、我々の知識を尽くしても商業的に必要とされている
ようなGaAsのMOS−FETを製作することは今の
ところ可能とはなっていない。
【0009】商業的に成功しそうなGaAsのMOS−
FET技術が存在しないために、GaAsの集積回路で
は例えば電圧を二重に加える必要性が生じたり相対的に
電力消費が大きくなり、代わりにバッテリーの寿命が短
くなったり例えばバッテリー駆動の個人通信機器といっ
たものの電子回路が相対的に複雑になったりしている。
そのようなICはその有用性が制限されてしまう。
FET技術が存在しないために、GaAsの集積回路で
は例えば電圧を二重に加える必要性が生じたり相対的に
電力消費が大きくなり、代わりにバッテリーの寿命が短
くなったり例えばバッテリー駆動の個人通信機器といっ
たものの電子回路が相対的に複雑になったりしている。
そのようなICはその有用性が制限されてしまう。
【0010】商業的に受け入れられるGaAsのMOS
−FETを利用することによる重要な利点として、特に
エンハンスメント型(通常はOFFである)のMOS−
FETのようなデバイスが利用できるといったことが非
常に期待されている。本出願はゲート酸化物/半導体の
界面状態密度が低く、続くプロセスのステップを通して
この低い状態密度が維持されるようなデバイスの典型的
な製作プロセスを開示するものである。
−FETを利用することによる重要な利点として、特に
エンハンスメント型(通常はOFFである)のMOS−
FETのようなデバイスが利用できるといったことが非
常に期待されている。本出願はゲート酸化物/半導体の
界面状態密度が低く、続くプロセスのステップを通して
この低い状態密度が維持されるようなデバイスの典型的
な製作プロセスを開示するものである。
【0011】
【課題を解決するための手段】本発明は特許請求の範囲
によって定められる。本発明の現時点での好ましい実施
例はGaAsに基づく(例えばGaAsや、GaとAs
を含む三元あるいは四元のIII-V族合金)主要な表面を
持った半導体でその主表面に酸化物誘電体材料層が堆積
した素子の製作方法である。
によって定められる。本発明の現時点での好ましい実施
例はGaAsに基づく(例えばGaAsや、GaとAs
を含む三元あるいは四元のIII-V族合金)主要な表面を
持った半導体でその主表面に酸化物誘電体材料層が堆積
した素子の製作方法である。
【0012】前記方法は半導体を供給し、主表面に酸化
物誘電体材料層を形成する方法を含み、前記形成方法と
は主表面に酸化物誘電体材料の初めの一層の完成(tm
時間での)を含む。主表面が(例えば基板上の半導体層
のMBE成長やUHV下での洗浄、劈開によって)供給
される、与えられたある時(tc )に主表面は原子レベ
ルで実質的に清浄であり、整列している。(100)面
は、もし表面を被覆する不純物原子が(典型として実質
的に)1層の1%、好ましくは1層の0.1%より少な
いならば)原子レベルで実質的に清浄であると考えられ
る。不純物原子の被覆程度は、よく知られた技術(XP
S)によって測定される。例えばP.Pianetta等のPhys.R
ev.Letters,Vol.35(20),p.1356(1975)を参照されたい。
物誘電体材料層を形成する方法を含み、前記形成方法と
は主表面に酸化物誘電体材料の初めの一層の完成(tm
時間での)を含む。主表面が(例えば基板上の半導体層
のMBE成長やUHV下での洗浄、劈開によって)供給
される、与えられたある時(tc )に主表面は原子レベ
ルで実質的に清浄であり、整列している。(100)面
は、もし表面を被覆する不純物原子が(典型として実質
的に)1層の1%、好ましくは1層の0.1%より少な
いならば)原子レベルで実質的に清浄であると考えられ
る。不純物原子の被覆程度は、よく知られた技術(XP
S)によって測定される。例えばP.Pianetta等のPhys.R
ev.Letters,Vol.35(20),p.1356(1975)を参照されたい。
【0013】さらに半導体は少なくともtc からtm の
期間に減圧雰囲気下(一般にUHV)で維持され、t=
tm のときに不純物原子による表面被覆が1層の1%よ
り小さくなるように条件(時間、圧力、温度など)が選
択される。典型的には、この条件は次式(数1)がせい
ぜい100ラングミュアに成るようにp(t)を決めること
によって処理される。
期間に減圧雰囲気下(一般にUHV)で維持され、t=
tm のときに不純物原子による表面被覆が1層の1%よ
り小さくなるように条件(時間、圧力、温度など)が選
択される。典型的には、この条件は次式(数1)がせい
ぜい100ラングミュアに成るようにp(t)を決めること
によって処理される。
【数1】 「ラングミュア」とは表面露出の慣例的な単位であり主
に1x10-6Torr・seconds である。好ましい実施例で
はその積分量は50より少なく、さらに10ラングミュ
アより少ない。p(t)は圧力であり、それがO2 、CO、
H2 Oといった不純物種によるもので成長種やAsのよ
うな表面安定種によるものでないことは理解されるだろ
う。
に1x10-6Torr・seconds である。好ましい実施例で
はその積分量は50より少なく、さらに10ラングミュ
アより少ない。p(t)は圧力であり、それがO2 、CO、
H2 Oといった不純物種によるもので成長種やAsのよ
うな表面安定種によるものでないことは理解されるだろ
う。
【0014】t=tc のときに表面は原子レベルで実質
的に清浄であるばかりか原子レベルで整列している。G
aAsの(100)表面が原子レベルで実質的に整って
いると言うことで我々がここで意味することは、GaA
sの(100)表面が2x4(あるいはおそらく4x6
やほかの)RHEED(反射高エネルギー電子散乱)パ
ターンを示すということである。
的に清浄であるばかりか原子レベルで整列している。G
aAsの(100)表面が原子レベルで実質的に整って
いると言うことで我々がここで意味することは、GaA
sの(100)表面が2x4(あるいはおそらく4x6
やほかの)RHEED(反射高エネルギー電子散乱)パ
ターンを示すということである。
【0015】我々の技術に従って形成されたGaAsの
半導体/酸化物界面はとても低い界面状態密度(典型例
として<1011/cm2 ・eV)で、n型とp型の両方の材料
で観測される反転を伴う低い表面再結合速度(典型例と
して<104cm/s)であるばかりか熱化学的にも光化学的
にも高い安定性を持っている。これらの値は室温(20
度)と関係している。これらの有利な特性は全て(10
0)の界面で見受けられMOS−FETのような電子デ
バイスに直接応用ができる。
半導体/酸化物界面はとても低い界面状態密度(典型例
として<1011/cm2 ・eV)で、n型とp型の両方の材料
で観測される反転を伴う低い表面再結合速度(典型例と
して<104cm/s)であるばかりか熱化学的にも光化学的
にも高い安定性を持っている。これらの値は室温(20
度)と関係している。これらの有利な特性は全て(10
0)の界面で見受けられMOS−FETのような電子デ
バイスに直接応用ができる。
【0016】ここで本発明の好ましい実施例が、低いゲ
ート酸化物/半導体のミニギャップ界面状態密度といっ
た特徴を改善したGaAsのMOS−FETを含む(例
えばICやICを含んだ個人通信デバイスといった)素
子製作方法として実施される。
ート酸化物/半導体のミニギャップ界面状態密度といっ
た特徴を改善したGaAsのMOS−FETを含む(例
えばICやICを含んだ個人通信デバイスといった)素
子製作方法として実施される。
【0017】さらに特定すると本発明は主表面を持つG
aAs基板、主表面から基板に広がる(それぞれソー
ス、ドレインとして設計された)第一の伝導型で二つの
空間的に離れた領域と前記ソースとドレインのそれぞれ
に配置された金属コンタクトとソースとドレインの間の
主表面に配置された(ゲート酸化物として設計された)
酸化物層とゲート酸化物層の上に配置されたゲート金属
コンタクトを含むGaAsのMOS−FETを含む素子
の製作方法において実施される。
aAs基板、主表面から基板に広がる(それぞれソー
ス、ドレインとして設計された)第一の伝導型で二つの
空間的に離れた領域と前記ソースとドレインのそれぞれ
に配置された金属コンタクトとソースとドレインの間の
主表面に配置された(ゲート酸化物として設計された)
酸化物層とゲート酸化物層の上に配置されたゲート金属
コンタクトを含むGaAsのMOS−FETを含む素子
の製作方法において実施される。
【0018】重要なことにMOS−FETが平面状のデ
バイス(すなわち、エッチングされたへこみやエピタキ
シャル再成長部分を除けば、半導体表面が平面)であ
り、ソースとドレイン領域は第二の伝導型のGaAs材
料部にまで広がり、せいぜい1011cm-2eVー1のミッ
ドギャップの界面状態密度はゲート酸化物/半導体界面
に関係し、好例のMOS−FETはゲート金属コンタク
トに電圧を印可することによってソースとドレインの間
の第一の伝導型のチャネルが形成されるエンハンスメン
ト型MOS−FETである。
バイス(すなわち、エッチングされたへこみやエピタキ
シャル再成長部分を除けば、半導体表面が平面)であ
り、ソースとドレイン領域は第二の伝導型のGaAs材
料部にまで広がり、せいぜい1011cm-2eVー1のミッ
ドギャップの界面状態密度はゲート酸化物/半導体界面
に関係し、好例のMOS−FETはゲート金属コンタク
トに電圧を印可することによってソースとドレインの間
の第一の伝導型のチャネルが形成されるエンハンスメン
ト型MOS−FETである。
【0019】ゲート酸化物層はすべてGaxAyOzの
組成をしており、そこでGaは実質的に3+の酸化状態
にあり、Aは3+の酸化状態にあるGaを安定化するた
めの1以上の正に荷電した安定化元素であり、xは0以
上、y/(x+y)は0.1以上、そしてzはGaとA
を実質的に完全に酸化するための必要性を満たす十分な
数である。ここで少なくとも80%(好ましくは少なく
とも90%)のそれぞれの元素が酸化される、すなわち
その元素が最も高い酸化状態にあるなら、GaとAはそ
れぞれ本質的に完全に酸化されたと考えられる。Gaの
最も高い酸化状態は3+である。Aの最も高い酸化状態
はAに依存している。例えばもしAがアルカリ土類なら
ばその状態は2+であり、もしAがSc、Yや希土類元
素ならばその状態は常にではないが、しばしば3+であ
る。
組成をしており、そこでGaは実質的に3+の酸化状態
にあり、Aは3+の酸化状態にあるGaを安定化するた
めの1以上の正に荷電した安定化元素であり、xは0以
上、y/(x+y)は0.1以上、そしてzはGaとA
を実質的に完全に酸化するための必要性を満たす十分な
数である。ここで少なくとも80%(好ましくは少なく
とも90%)のそれぞれの元素が酸化される、すなわち
その元素が最も高い酸化状態にあるなら、GaとAはそ
れぞれ本質的に完全に酸化されたと考えられる。Gaの
最も高い酸化状態は3+である。Aの最も高い酸化状態
はAに依存している。例えばもしAがアルカリ土類なら
ばその状態は2+であり、もしAがSc、Yや希土類元
素ならばその状態は常にではないが、しばしば3+であ
る。
【0020】本発明の素子作成方法はGaAsの半導体
を供給し、その物体の主表面の一部が実質的に原子レベ
ルで清浄で整列するように半導体を処理し、半導体を汚
染にほとんどさらすことなく実質的に原子レベルで清浄
で配列した表面に酸化物層を形成し金属コンタクトを形
成するステップを含むものである。
を供給し、その物体の主表面の一部が実質的に原子レベ
ルで清浄で整列するように半導体を処理し、半導体を汚
染にほとんどさらすことなく実質的に原子レベルで清浄
で配列した表面に酸化物層を形成し金属コンタクトを形
成するステップを含むものである。
【0021】第1の形成ステップは酸化物層が上記にお
いて定義したGaxAyOzの組成であるような酸化物
層を形成することを含む。
いて定義したGaxAyOzの組成であるような酸化物
層を形成することを含む。
【0022】素子の好ましい実施例では、酸化物はGa
とAの両方を含み、安定化元素AはSc、Yあるいは
(原子番号55−71)の希土類元素である。もう一つ
の好ましい実施例では酸化物層は実質的にGaのない安
定化元素の酸化物層である。
とAの両方を含み、安定化元素AはSc、Yあるいは
(原子番号55−71)の希土類元素である。もう一つ
の好ましい実施例では酸化物層は実質的にGaのない安
定化元素の酸化物層である。
【0023】本発明の方法の好ましい実施例で酸化物層
は、一つは(たいてい粉状の)Ga2O3を含む堆積源
で、他のものは典型としてこれもまた粉状の(例えばG
d2O3といった)安定化元素の酸化物といった二つ(か
それ以上)の堆積源から同時に堆積され形成される。も
う一つの好ましい実施例では酸化物層はGd2O3といっ
た安定化元素の酸化物を含む単一の堆積源からの堆積に
よって形成される。
は、一つは(たいてい粉状の)Ga2O3を含む堆積源
で、他のものは典型としてこれもまた粉状の(例えばG
d2O3といった)安定化元素の酸化物といった二つ(か
それ以上)の堆積源から同時に堆積され形成される。も
う一つの好ましい実施例では酸化物層はGd2O3といっ
た安定化元素の酸化物を含む単一の堆積源からの堆積に
よって形成される。
【0024】
【実施例】我々は原子レベルで実質的に清浄で(たいて
い(100)に配向して)原子レベルで実質的に整列し
たGaAsの半導体の表面を供給し、表面の酸化物誘電
体材料の第一層が完成する前に表面が汚染にさらされる
ことを適切に制限することによって非常に改善された界
面特性を持つGaAsの半導体/酸化物層の構造が作成
されることを見い出した。我々の現在の理解に従えば、
望ましいことに不純物への表面露出はtm 時に表面の不
純物被覆が一層の1%以下、典型的には不純物への表面
露出はせいぜい100ラングミュア(好ましくは50か
10ラングミュア以下)となる。最近の我々の測定から
100ラングミュアと10ラングミュアに露出された構
造間で界面品質に、違いの存在は無視できないが、特に
重要な違いは見受けられなかった。しかし我々は100
ラングミュアを越えるような露出は実質的に界面品質を
低下させるのだろうと推測している。
い(100)に配向して)原子レベルで実質的に整列し
たGaAsの半導体の表面を供給し、表面の酸化物誘電
体材料の第一層が完成する前に表面が汚染にさらされる
ことを適切に制限することによって非常に改善された界
面特性を持つGaAsの半導体/酸化物層の構造が作成
されることを見い出した。我々の現在の理解に従えば、
望ましいことに不純物への表面露出はtm 時に表面の不
純物被覆が一層の1%以下、典型的には不純物への表面
露出はせいぜい100ラングミュア(好ましくは50か
10ラングミュア以下)となる。最近の我々の測定から
100ラングミュアと10ラングミュアに露出された構
造間で界面品質に、違いの存在は無視できないが、特に
重要な違いは見受けられなかった。しかし我々は100
ラングミュアを越えるような露出は実質的に界面品質を
低下させるのだろうと推測している。
【0025】原理的にはt=tc で原子レベルで実質的
に清浄でtc からtm の間に必要とされる少ない露出を
用意できるようならばどんな装置でも本発明の実施に適
してはいるが、実際は装置は一般的に一つ以上のUHV
室を含んでいるだろう。複数の部屋を持つ装置の場合、
一般的に周囲の大気にさらすことなく一つの部屋から他
の部屋へ半導体を転送するための転送モジュールによっ
て二つの部屋は結合されているだろう。典型的には転送
はUHV雰囲気下で行われる。そのような装置が知られ
ている。例えばM.Hong 等のJ.Electronic Materials, V
ol.23,625(1994)を参照されたい。
に清浄でtc からtm の間に必要とされる少ない露出を
用意できるようならばどんな装置でも本発明の実施に適
してはいるが、実際は装置は一般的に一つ以上のUHV
室を含んでいるだろう。複数の部屋を持つ装置の場合、
一般的に周囲の大気にさらすことなく一つの部屋から他
の部屋へ半導体を転送するための転送モジュールによっ
て二つの部屋は結合されているだろう。典型的には転送
はUHV雰囲気下で行われる。そのような装置が知られ
ている。例えばM.Hong 等のJ.Electronic Materials, V
ol.23,625(1994)を参照されたい。
【0026】好例として我々の装置はMBE成長室と
(バックグラウンド圧が典型的に約2x10-11Tor
r)、誘電膜堆積室と(典型的に約1x10-10Torr)、
成長室と堆積室を結合している転送モジュール(典型的
に約6x10-11Torr)を含んでいる。
(バックグラウンド圧が典型的に約2x10-11Tor
r)、誘電膜堆積室と(典型的に約1x10-10Torr)、
成長室と堆積室を結合している転送モジュール(典型的
に約6x10-11Torr)を含んでいる。
【0027】本発明の方法の好ましい実施例として、慣
例的な(100)のGaAs基板がMBE成長室に導入
され、1.5μmの厚さのGaAsのn型層(2x10
16cm-3)が慣例的なMBEによってウェーハ上に成長
される。GaAs成長と冷却完了の後、ウェーハがUH
Vの下で誘電体成長室に転送される。転送に続いてウェ
ーハは400度に加熱され誘電体層はつぎに記述される
ように連続的に堆積される。堆積の間、室圧は約3x1
0-7Torrにやむを得ず増加する。我々の現在の理解によ
れよれば、界面特性は実質的には誘電体の第一層が堆積
されると同時に決定される。
例的な(100)のGaAs基板がMBE成長室に導入
され、1.5μmの厚さのGaAsのn型層(2x10
16cm-3)が慣例的なMBEによってウェーハ上に成長
される。GaAs成長と冷却完了の後、ウェーハがUH
Vの下で誘電体成長室に転送される。転送に続いてウェ
ーハは400度に加熱され誘電体層はつぎに記述される
ように連続的に堆積される。堆積の間、室圧は約3x1
0-7Torrにやむを得ず増加する。我々の現在の理解によ
れよれば、界面特性は実質的には誘電体の第一層が堆積
されると同時に決定される。
【0028】図2に我々の装置による好ましいGaAs
/酸化物構造の製作間の圧力対時間の概要曲線が示され
ている。酸化物成長レートは0.016nm/sである。す
ぐに正確さを確認できるように全圧力は10ラングミュ
ア以下である。図1で実質的に原子レベルで清浄な(1
00)のGaAs基板の完成時間(tc )は時間軸の原
点に相当する点としている。t=0から=tm の期間に
はウェーハをGaAs堆積温度(例えば600度)から
約200度に冷ますために必要とされる時間(約8分)
とGaAs堆積室から酸化物堆積室まで移動するために
必要とされる時間(約4分)と適当な堆積温度(400
度)にウェーハを加熱するための時間が含まれている。
当業者には自明のことだが堆積の間に室圧がバックグラ
ウンド圧を越えて上昇することは避けられない。しかし
我々の装置において酸化物の第一層の完成までに典型的
には僅か数秒しかかからない(正確な値は堆積レートに
よる)。GaAs層のMBE堆積の間、O2 圧は検出限
界を下回り全バックグラウンド圧は約2x10-11Torr
である。
/酸化物構造の製作間の圧力対時間の概要曲線が示され
ている。酸化物成長レートは0.016nm/sである。す
ぐに正確さを確認できるように全圧力は10ラングミュ
ア以下である。図1で実質的に原子レベルで清浄な(1
00)のGaAs基板の完成時間(tc )は時間軸の原
点に相当する点としている。t=0から=tm の期間に
はウェーハをGaAs堆積温度(例えば600度)から
約200度に冷ますために必要とされる時間(約8分)
とGaAs堆積室から酸化物堆積室まで移動するために
必要とされる時間(約4分)と適当な堆積温度(400
度)にウェーハを加熱するための時間が含まれている。
当業者には自明のことだが堆積の間に室圧がバックグラ
ウンド圧を越えて上昇することは避けられない。しかし
我々の装置において酸化物の第一層の完成までに典型的
には僅か数秒しかかからない(正確な値は堆積レートに
よる)。GaAs層のMBE堆積の間、O2 圧は検出限
界を下回り全バックグラウンド圧は約2x10-11Torr
である。
【0029】本発明の好ましい実施例ではGaAs表面
のAsの安定化が含まれている。好例としてこれはGa
フラックスを終えた後サンプルが500度に冷まされる
までAsフラックスを維持することによってなされる。
のAsの安定化が含まれている。好例としてこれはGa
フラックスを終えた後サンプルが500度に冷まされる
までAsフラックスを維持することによってなされる。
【0030】図2ではいくつかのGaAs/酸化物界面
での驚くほどの熱化学的安定性を表す、典型的なフォト
ルミネッセンスデータ(光、輝度データ)を示した。曲
線110は本来のGaAsから得られるもので参照目的
に用意された。残りの曲線は本発明によるもので、12
0秒間の形成ガス中でアニールされた(100)のGa
As/酸化物構造から得られたものである。その構造は
実質的に同等で、全てが26.2nmのSiO2 のキャ
ップ層をアニール実験のために有している。図2におい
て曲線を区別するパラメーターはアニール温度である。
曲線111は800度と900度で、112は750度
と1000度、113は700度、114は650度
で、残りの曲線は(ほとんど一緒だが)400度、50
0度、550度、600度および堆積時の構造にたいす
るものである。
での驚くほどの熱化学的安定性を表す、典型的なフォト
ルミネッセンスデータ(光、輝度データ)を示した。曲
線110は本来のGaAsから得られるもので参照目的
に用意された。残りの曲線は本発明によるもので、12
0秒間の形成ガス中でアニールされた(100)のGa
As/酸化物構造から得られたものである。その構造は
実質的に同等で、全てが26.2nmのSiO2 のキャ
ップ層をアニール実験のために有している。図2におい
て曲線を区別するパラメーターはアニール温度である。
曲線111は800度と900度で、112は750度
と1000度、113は700度、114は650度
で、残りの曲線は(ほとんど一緒だが)400度、50
0度、550度、600度および堆積時の構造にたいす
るものである。
【0031】図3には典型的なGaAs/酸化物界面で
の熱化学的安定性を表す典型的なフォトルミセッセンス
データを示した。曲線120は形成ガス中で1000度
で30秒間アニールしたもので、曲線121は堆積時の
構造にたいするものである。
の熱化学的安定性を表す典型的なフォトルミセッセンス
データを示した。曲線120は形成ガス中で1000度
で30秒間アニールしたもので、曲線121は堆積時の
構造にたいするものである。
【0032】図4は典型的なMOS構造のキャパシタン
ス対ゲート電圧のデータを示したもので曲線130は準
静的応答を示したもので曲線131は高周波(100k
Hzと1MHz)応答を示したものである。酸化物層の
厚さは46nmでコンタクトのサイズは2x10-3cm2
で、半導体はn型(2x1016cm-3)であり、走査レー
トは100mV/sである。当業者には自明であるが、図4
に示されたデータは蓄積同様、反転の存在も示してい
る。
ス対ゲート電圧のデータを示したもので曲線130は準
静的応答を示したもので曲線131は高周波(100k
Hzと1MHz)応答を示したものである。酸化物層の
厚さは46nmでコンタクトのサイズは2x10-3cm2
で、半導体はn型(2x1016cm-3)であり、走査レー
トは100mV/sである。当業者には自明であるが、図4
に示されたデータは蓄積同様、反転の存在も示してい
る。
【0033】図5は主にGaAsのMOS−FETとい
った典型的な電子デバイスを図示したものである。添え
数字140-147はそれぞれGaAs基板(p型)、
ソース領域(n型)、ドレイン領域(n型)、ドレイン
コンタクト、ソースコンタクト、ゲート酸化物、ゲート
コンタクトとフィールド酸化物を示している。140と
145の間に関係づけられた界面は界面状態密度が10
11/cm2eVより小さいく再結合速度は104 cm/sより小さ
い。
った典型的な電子デバイスを図示したものである。添え
数字140-147はそれぞれGaAs基板(p型)、
ソース領域(n型)、ドレイン領域(n型)、ドレイン
コンタクト、ソースコンタクト、ゲート酸化物、ゲート
コンタクトとフィールド酸化物を示している。140と
145の間に関係づけられた界面は界面状態密度が10
11/cm2eVより小さいく再結合速度は104 cm/sより小さ
い。
【0034】図6は主にGaAsのHBTといったもう
一つの典型的な電子デバイスを図示したものである。添
え数字150ー158はそれぞれコレクタコンタクト、
GaAs基板(n+)、GaAsコレクタ層(n−)、
GaAsベース層(p+)、エミッタ層(n−型階段状
AlGaAs)、エミッタコンタクト(n+AlGaA
s)、ベースコンタクト、エミッタコンタクトと酸化物
不活性化層を示している。半導体材料と酸化物層158
の関係づけられた界面は前述の特定な値になっている。
一つの典型的な電子デバイスを図示したものである。添
え数字150ー158はそれぞれコレクタコンタクト、
GaAs基板(n+)、GaAsコレクタ層(n−)、
GaAsベース層(p+)、エミッタ層(n−型階段状
AlGaAs)、エミッタコンタクト(n+AlGaA
s)、ベースコンタクト、エミッタコンタクトと酸化物
不活性化層を示している。半導体材料と酸化物層158
の関係づけられた界面は前述の特定な値になっている。
【0035】当業者であれば一般的に本発明によるデバ
イスが構造的に(存在していたり提案されてきた)従来
技術の構造と類似していると考えるであろう。しかし本
発明の方法によって創り出されるGaAs/酸化物界面
のの高い界面品質のためにこれらのデバイスの特性は本
質的に改善されるだろう。例えば本発明によるHBTで
はデバイス特性の改善と共に、重要なことにベース領域
での外因性の再結合を減少させることができるだろう。
イスが構造的に(存在していたり提案されてきた)従来
技術の構造と類似していると考えるであろう。しかし本
発明の方法によって創り出されるGaAs/酸化物界面
のの高い界面品質のためにこれらのデバイスの特性は本
質的に改善されるだろう。例えば本発明によるHBTで
はデバイス特性の改善と共に、重要なことにベース領域
での外因性の再結合を減少させることができるだろう。
【0036】図7は本発明に従ってMOS−FETを製
造するプロセスを示したフローチャートであり、図8ー
12はデバイスプロセスの様々なステップを示したもの
である。
造するプロセスを示したフローチャートであり、図8ー
12はデバイスプロセスの様々なステップを示したもの
である。
【0037】図7のステップAとBはGaAs基板の準
備とパターン付けされた注入マスクの形成をそれぞれ要
求している。基板はたいてい慣例的な半絶縁性のGaA
sウェーハであるがその上に一つ以上のエピ層を持つこ
とができるものである。具体化するために慣例的な(1
00)のGaAs半絶縁基板の点から下記で論じる。
備とパターン付けされた注入マスクの形成をそれぞれ要
求している。基板はたいてい慣例的な半絶縁性のGaA
sウェーハであるがその上に一つ以上のエピ層を持つこ
とができるものである。具体化するために慣例的な(1
00)のGaAs半絶縁基板の点から下記で論じる。
【0038】パターン付けされた注入マスクの形成は基
板の主表面に(例えばSiO2 、SiNx、SiOxN
y、典型的には40−200nmの厚さで)誘電体材料
の薄い層の堆積と誘電体層のフォトレジストを通して適
当なウィンドウが形成されるようなフォトレジスト層の
パターン付けを含む。このプロセスに続いてウィンドウ
の下のGaAs材料にイオン注入するプロセスが続く
(ステップC参照)。図8に示されたようなドーパント
の分布が達成されるようにステップBとCは典型的には
一度以上繰り返される。誘電体層の準備は任意であるが
好ましい。
板の主表面に(例えばSiO2 、SiNx、SiOxN
y、典型的には40−200nmの厚さで)誘電体材料
の薄い層の堆積と誘電体層のフォトレジストを通して適
当なウィンドウが形成されるようなフォトレジスト層の
パターン付けを含む。このプロセスに続いてウィンドウ
の下のGaAs材料にイオン注入するプロセスが続く
(ステップC参照)。図8に示されたようなドーパント
の分布が達成されるようにステップBとCは典型的には
一度以上繰り返される。誘電体層の準備は任意であるが
好ましい。
【0039】図8は半絶縁GaAs基板181と誘電体
層182を示している。注入領域は図に示したとおり
で、p−MOS−FET(180)とn−MOS−FE
T(188)を形成するために注入体が選択される。n
−MOS−FETの形成ステップは同様であるか、また
例えばn型への注入イオンに対してはp型の注入体を置
き換えれば良いというようなはっきりした違いがあるか
のどちらかなので、p−MOS−FETの形成ステップ
のみを詳細に説明する。
層182を示している。注入領域は図に示したとおり
で、p−MOS−FET(180)とn−MOS−FE
T(188)を形成するために注入体が選択される。n
−MOS−FETの形成ステップは同様であるか、また
例えばn型への注入イオンに対してはp型の注入体を置
き換えれば良いというようなはっきりした違いがあるか
のどちらかなので、p−MOS−FETの形成ステップ
のみを詳細に説明する。
【0040】典型的にはn型領域183はウェーハのフ
ォトレジストによって画成された領域の誘電体層182
を通してSiかSのイオン注入によって形成される。フ
ォトレジストの除去の後、チャネルコンタクトへの更な
るSiやSの注入のための新しいマスクが用意され、n
+チャネルコンタクトが形成される。つぎに(BeやZ
nの注入によって)p+ソース185とp+ドレイン1
86が形成される。ここで任意ではあるが、pソース1
87とドレイン領域189がそれぞれ形成される。
ォトレジストによって画成された領域の誘電体層182
を通してSiかSのイオン注入によって形成される。フ
ォトレジストの除去の後、チャネルコンタクトへの更な
るSiやSの注入のための新しいマスクが用意され、n
+チャネルコンタクトが形成される。つぎに(BeやZ
nの注入によって)p+ソース185とp+ドレイン1
86が形成される。ここで任意ではあるが、pソース1
87とドレイン領域189がそれぞれ形成される。
【0041】図7のステップDは基板上に誘電体層18
2の存在にかかわらず、注入されたイオンを活性化する
ために効果的な条件でのイオン注入された基板のアニー
ルを含んでいる。典型的には780度ー860度の範囲
の温度で2ー5分間、高速熱アニール(RTA)装置で
残りの誘電体層とともに注入体活性化アニールが行われ
る。誘電体層が(HFなどで)除去され、ウェーハはA
s含有雰囲気下で排気可能な反応装置の中で上記範囲の
温度まで加熱される。ウェーハの温度が300度に達し
たときウェーハはH2 フローで5分間300度で維持さ
れ、つぎにH2とAsH3 フロー下で(H2 :AsH3
=70:1)825度まで加熱される。ウェーハは82
5度で5分間維持され室温まで冷却される。H2とアル
シンの代わりとして原子状ヒ素蒸気が用いられる。基板
表面から最終的にAsが失われることを避けるために雰
囲気がAsやAs含有種を含むことが望まれる。必要と
されるAsやAs含有種の分圧はアニール温度に特に依
存し、一般的には特定されない。しかし適当な条件を決
定するためには典型的な少量実験で十分である。我々は
45TorrのアルシンとH2(約1:70のフローレート
比)の下で5分間ウェーハを825度にアニールしたと
き、ウェーハ表面から最終的にAsが損失することなし
に、注入されたBeを100%活性化した。
2の存在にかかわらず、注入されたイオンを活性化する
ために効果的な条件でのイオン注入された基板のアニー
ルを含んでいる。典型的には780度ー860度の範囲
の温度で2ー5分間、高速熱アニール(RTA)装置で
残りの誘電体層とともに注入体活性化アニールが行われ
る。誘電体層が(HFなどで)除去され、ウェーハはA
s含有雰囲気下で排気可能な反応装置の中で上記範囲の
温度まで加熱される。ウェーハの温度が300度に達し
たときウェーハはH2 フローで5分間300度で維持さ
れ、つぎにH2とAsH3 フロー下で(H2 :AsH3
=70:1)825度まで加熱される。ウェーハは82
5度で5分間維持され室温まで冷却される。H2とアル
シンの代わりとして原子状ヒ素蒸気が用いられる。基板
表面から最終的にAsが失われることを避けるために雰
囲気がAsやAs含有種を含むことが望まれる。必要と
されるAsやAs含有種の分圧はアニール温度に特に依
存し、一般的には特定されない。しかし適当な条件を決
定するためには典型的な少量実験で十分である。我々は
45TorrのアルシンとH2(約1:70のフローレート
比)の下で5分間ウェーハを825度にアニールしたと
き、ウェーハ表面から最終的にAsが損失することなし
に、注入されたBeを100%活性化した。
【0042】図7のステップEは(好ましくは約200
nmの厚さのSiO2 )ウェーハ表面に誘電体層の形成
を含んでいる、続いてチャネルコンタクト、ソースコン
タクト、ドレインコンタクトに対するウィンドウを持つ
適当にパターン付けされたフォトレジスト層を形成す
る。ウィンドウ領域で誘電体物質は慣例的なエッチ液、
例えばHFで除去される。図9で添え数字191は誘電
体層で192はフォトレジスト層である。
nmの厚さのSiO2 )ウェーハ表面に誘電体層の形成
を含んでいる、続いてチャネルコンタクト、ソースコン
タクト、ドレインコンタクトに対するウィンドウを持つ
適当にパターン付けされたフォトレジスト層を形成す
る。ウィンドウ領域で誘電体物質は慣例的なエッチ液、
例えばHFで除去される。図9で添え数字191は誘電
体層で192はフォトレジスト層である。
【0043】図7のステップEではさらにオーミックコ
ンタクトの堆積を含んでいる。例えばp型コンタクト材
料(25nmのAuBe/200nmAuなど)電子ビ
ーム蒸着とスパッタリングによって堆積される。フォト
レジストをリフトオフした後、新しいフォトレジスト層
が被着され、例えば5nmのNi/5nmのGe/10
nmのAuGe/20nmのMo/200nmのAuを
使ってn型のコンタクトを金属化するためのパターン付
けを行う。図10に金属下の結果が示してある、図中で
添え数字201はチャネルコンタクトのn型コンタクト
金属、202と203はそれぞれソースとドレインコン
タクトのp型コンタクト金属と関係づけられている。
ンタクトの堆積を含んでいる。例えばp型コンタクト材
料(25nmのAuBe/200nmAuなど)電子ビ
ーム蒸着とスパッタリングによって堆積される。フォト
レジストをリフトオフした後、新しいフォトレジスト層
が被着され、例えば5nmのNi/5nmのGe/10
nmのAuGe/20nmのMo/200nmのAuを
使ってn型のコンタクトを金属化するためのパターン付
けを行う。図10に金属下の結果が示してある、図中で
添え数字201はチャネルコンタクトのn型コンタクト
金属、202と203はそれぞれソースとドレインコン
タクトのp型コンタクト金属と関係づけられている。
【0044】ゲート酸化物の形成の前にオーミックコン
タクトを堆積することは必要ではなく、ゲート酸化物の
形成の後に堆積することができる。
タクトを堆積することは必要ではなく、ゲート酸化物の
形成の後に堆積することができる。
【0045】図7のステップFは基板表面から自然にで
きた酸化物(とおそらく汚染物質)を除去することを含
んでいる。その除去は実質的に原子レベルで清浄で整列
した表面が得られるように実行されなければならない。
そんな再構成表面の作成は本発明によるプロセスの重要
な面である。その作成はいずれかのふさわしい方式で、
典型的には(例えば圧力が10-8Torr以下といった)高
真空下で実行される。再構成GaAs表面を産出する最
近の好ましい技術の中には(例えば580度で5分間表
面を保護するために10ー6TorrというAsの過圧状態
で)熱脱着やH2プラズマや原子状水素を用いたECR
のような低いダメージのドライエッチングがある。
きた酸化物(とおそらく汚染物質)を除去することを含
んでいる。その除去は実質的に原子レベルで清浄で整列
した表面が得られるように実行されなければならない。
そんな再構成表面の作成は本発明によるプロセスの重要
な面である。その作成はいずれかのふさわしい方式で、
典型的には(例えば圧力が10-8Torr以下といった)高
真空下で実行される。再構成GaAs表面を産出する最
近の好ましい技術の中には(例えば580度で5分間表
面を保護するために10ー6TorrというAsの過圧状態
で)熱脱着やH2プラズマや原子状水素を用いたECR
のような低いダメージのドライエッチングがある。
【0046】表面再構成が完了した後、ゲート酸化物層
がインシツで、すなわち高真空からウェーハを移動する
ことなしに、再構成表面に形成される(図7のステップ
G)。酸化物層がインシツで成長されるだけでなく、表
面再構成の完了と酸化物層の堆積開始の間の時間は、
(例えば、100ラングミュアを越えるような)重要な
表面の汚染を避けるために、最小限に保つことが望まれ
る。
がインシツで、すなわち高真空からウェーハを移動する
ことなしに、再構成表面に形成される(図7のステップ
G)。酸化物層がインシツで成長されるだけでなく、表
面再構成の完了と酸化物層の堆積開始の間の時間は、
(例えば、100ラングミュアを越えるような)重要な
表面の汚染を避けるために、最小限に保つことが望まれ
る。
【0047】典型例としてゲート酸化物の堆積の間、ウ
ェーハは(例えば10ー6TorrAs)ヒ素の過圧下でせい
ぜい580度に維持される。酸化物は実質的には基板全
面に均一に堆積されるが、少なくとも原理的には基板の
特定の部分に限定することも可能で、少なくとも一つの
MOS−FETのソースとドレインの間のゲート領域も
これらの部分に含まれる。ゲート酸化物の形成に関する
更なる詳細はつぎに論じられる。
ェーハは(例えば10ー6TorrAs)ヒ素の過圧下でせい
ぜい580度に維持される。酸化物は実質的には基板全
面に均一に堆積されるが、少なくとも原理的には基板の
特定の部分に限定することも可能で、少なくとも一つの
MOS−FETのソースとドレインの間のゲート領域も
これらの部分に含まれる。ゲート酸化物の形成に関する
更なる詳細はつぎに論じられる。
【0048】ゲート酸化物の堆積の後に酸化物は、図7
のステップHに示されたように以前に形成されたMOS
−FETのチャネル、ソースとドレインのコンタクトが
露出するようにパターン付けされる。パターン付けは慣
例的なフォトリソグラフィーと例えばHCl溶液を使っ
たエッチングを使って行われる。図11はゲート酸化物
にパターン付けされた後の二つのデバイスを図示してあ
り、添え数字211はパターン付けされたゲート酸化物
を示している。
のステップHに示されたように以前に形成されたMOS
−FETのチャネル、ソースとドレインのコンタクトが
露出するようにパターン付けされる。パターン付けは慣
例的なフォトリソグラフィーと例えばHCl溶液を使っ
たエッチングを使って行われる。図11はゲート酸化物
にパターン付けされた後の二つのデバイスを図示してあ
り、添え数字211はパターン付けされたゲート酸化物
を示している。
【0049】図7のステップHのようにゲート酸化物層
のパターン付けにつづけ、ゲートの金属化が行われる。
これは慣例法によるものであり、例えば25nmのTi
/50nmのPt/300nmのAuの電子ビーム蒸着
とリフトオフを含んでいる。このステップはまた相互接
続の形成も含み、それは(図12には示されていない
が)様々なMOS−FETのチャネル、ソース、ドレイ
ンとゲートコンタクトへの接続を準備することも含んで
いる。添え数字221と222はそれぞれp−MOS−
FETとn−MOS−FETのゲートコンタクトを示し
ている。
のパターン付けにつづけ、ゲートの金属化が行われる。
これは慣例法によるものであり、例えば25nmのTi
/50nmのPt/300nmのAuの電子ビーム蒸着
とリフトオフを含んでいる。このステップはまた相互接
続の形成も含み、それは(図12には示されていない
が)様々なMOS−FETのチャネル、ソース、ドレイ
ンとゲートコンタクトへの接続を準備することも含んで
いる。添え数字221と222はそれぞれp−MOS−
FETとn−MOS−FETのゲートコンタクトを示し
ている。
【0050】図7のステップIは本発明に従ってICを
完成するために必要な多様なステップ、例えばテストし
たり、チップにウェーハをはめたり、ワイヤーを接続し
たり、ケースに入れたりといったことを示している。
完成するために必要な多様なステップ、例えばテストし
たり、チップにウェーハをはめたり、ワイヤーを接続し
たり、ケースに入れたりといったことを示している。
【0051】このようにして作成されたMOS−FET
は集積回路を形成するために、他のMOS−FETを含
むような他の電子デバイスに従来の方式に従って電気的
に望むように接続される。例として図12の相補型MO
S−FETはインバータを与えるために図13で示され
るように接続される。図13では添え数字231は実質
的に図12に示されたnチャネルエンハンスメント型G
aAsのMOS−FETで232は実質的に図12でま
た示されたpチャネルエンハンスメント型GaAsのM
OS−FETを示している。その回路自体は慣例的なも
のではあるが、我々の知る限りにおいてGaAsのMO
S−FET技術を使った物としては新規な物である。図
13の接続は本発明による代表的な回路である。
は集積回路を形成するために、他のMOS−FETを含
むような他の電子デバイスに従来の方式に従って電気的
に望むように接続される。例として図12の相補型MO
S−FETはインバータを与えるために図13で示され
るように接続される。図13では添え数字231は実質
的に図12に示されたnチャネルエンハンスメント型G
aAsのMOS−FETで232は実質的に図12でま
た示されたpチャネルエンハンスメント型GaAsのM
OS−FETを示している。その回路自体は慣例的なも
のではあるが、我々の知る限りにおいてGaAsのMO
S−FET技術を使った物としては新規な物である。図
13の接続は本発明による代表的な回路である。
【0052】当業者には自明のことであるが上述のプロ
セスは同じ基板上にGaAsの平面的なnチャネルとp
チャネルのMOS−FETの生産に適しているだけでな
くMOS−FETとGaAsの(金属ー半導体)MES
−FETを結合するためにも利用できる。MES−FE
Tを生産するためにゲート酸化物は特定のゲート領域か
ら取り除かれ、適切な金属が(Ti/Pt/Au)ショ
ットキー障壁コンタクトを用意するためにゲート領域に
堆積される。GaAsのMES−FETは知られている
ので詳しく記述する必要はない。しかしながら我々の知
る限りにおいてGaAsのMES−FETとGaAsの
MOS−FET(相補型エンハンスメント型のGaAs
のMOS−FETを含む)を結合する技術は従来に存在
していない。この技術の有効性は回路設計者により広い
設計の自由度を与えたり、GaAsのデジタルIC(ア
ナログは含まない)の広範囲での製造を導いたりという
ことに広げられる。
セスは同じ基板上にGaAsの平面的なnチャネルとp
チャネルのMOS−FETの生産に適しているだけでな
くMOS−FETとGaAsの(金属ー半導体)MES
−FETを結合するためにも利用できる。MES−FE
Tを生産するためにゲート酸化物は特定のゲート領域か
ら取り除かれ、適切な金属が(Ti/Pt/Au)ショ
ットキー障壁コンタクトを用意するためにゲート領域に
堆積される。GaAsのMES−FETは知られている
ので詳しく記述する必要はない。しかしながら我々の知
る限りにおいてGaAsのMES−FETとGaAsの
MOS−FET(相補型エンハンスメント型のGaAs
のMOS−FETを含む)を結合する技術は従来に存在
していない。この技術の有効性は回路設計者により広い
設計の自由度を与えたり、GaAsのデジタルIC(ア
ナログは含まない)の広範囲での製造を導いたりという
ことに広げられる。
【0053】従来技術に基づくGaAsのMOS−FE
Tと本発明に基づくGaAsのMOS−FETの間のい
くつかの違いは更に列挙できる。例えば従来技術のデバ
イスではソースとドレイン領域はその領域と同じ導電型
のチャネルによって結合される。例えば前記記載のColq
uhoun 等の論文を参照されたい。そのようなデバイスに
おいてはチャネルでの反転は見受けられない。
Tと本発明に基づくGaAsのMOS−FETの間のい
くつかの違いは更に列挙できる。例えば従来技術のデバ
イスではソースとドレイン領域はその領域と同じ導電型
のチャネルによって結合される。例えば前記記載のColq
uhoun 等の論文を参照されたい。そのようなデバイスに
おいてはチャネルでの反転は見受けられない。
【0054】従来技術のいくつかのデバイスは特にチャ
ネル幅を減らすためのノッチを形成するためにGaAs
ウェーハの表面の選択的なエッチングを必要する。例え
ば前記T.Miura等の図7、図8とColqhounらの論文を参
照されたい。本発明によるGaAsのMOS−FETは
そのようなエッチングを必要とはしない。
ネル幅を減らすためのノッチを形成するためにGaAs
ウェーハの表面の選択的なエッチングを必要する。例え
ば前記T.Miura等の図7、図8とColqhounらの論文を参
照されたい。本発明によるGaAsのMOS−FETは
そのようなエッチングを必要とはしない。
【0055】前述の本発明の実施例は好ましい例にすぎ
ず、もし望むならただちに工夫して変更できる。例えば
オーミックコンタクトはゲート酸化物の堆積後に形成す
ることもできる。更に前述した酸化物層はまた、典型的
には光電子デバイスの不活性化目的にも利用される。
ず、もし望むならただちに工夫して変更できる。例えば
オーミックコンタクトはゲート酸化物の堆積後に形成す
ることもできる。更に前述した酸化物層はまた、典型的
には光電子デバイスの不活性化目的にも利用される。
【0056】許容可能な特性をもつGaAsのMOS−
FETを生産するために必要な発明のプロセスには選択
できない特徴がある。表面領域が原子レベルで実質的に
清浄で配列するように注入されたウェーハの適当な領域
の再構成と、再構成された表面領域へのインシツでのゲ
ート酸化物の堆積がその特徴の一つである。好ましい実
施例ではゲート酸化物の形成後、そのデバイスが空気中
で約300度、UHV中で700度を超える温度にさら
されないようにその方法は実施されている。もっとも好
ましい特徴は表面からAsが全体として損失しないよう
に選択されたAsかAs含有種の分圧が存在するAs含
有雰囲気下での注入体活性化アニールの実施である。
FETを生産するために必要な発明のプロセスには選択
できない特徴がある。表面領域が原子レベルで実質的に
清浄で配列するように注入されたウェーハの適当な領域
の再構成と、再構成された表面領域へのインシツでのゲ
ート酸化物の堆積がその特徴の一つである。好ましい実
施例ではゲート酸化物の形成後、そのデバイスが空気中
で約300度、UHV中で700度を超える温度にさら
されないようにその方法は実施されている。もっとも好
ましい特徴は表面からAsが全体として損失しないよう
に選択されたAsかAs含有種の分圧が存在するAs含
有雰囲気下での注入体活性化アニールの実施である。
【0057】本発明に従って生産されたMOS−FET
は従来法によってテストされ優れた特性を持つことが見
受けられた。
は従来法によってテストされ優れた特性を持つことが見
受けられた。
【0058】単結晶GGG(ガドミウム、ガリウム、ガ
ーネット;Gd3 Ga5 O12)からの電子ビーム蒸着に
よって、ほんのわずかな量の(0.1%)Gdのみが存
在するほとんど純粋なGa2 O3 薄膜の堆積が得られる
ことが技術的によく知られていることは多くの参考文献
から明かである。(例えばU.S.特許第5,550,089 号や第
5,597,768号;M.Passlack等Applied Physics Letters,Vo
l.69(3),pp.302-304)
ーネット;Gd3 Ga5 O12)からの電子ビーム蒸着に
よって、ほんのわずかな量の(0.1%)Gdのみが存
在するほとんど純粋なGa2 O3 薄膜の堆積が得られる
ことが技術的によく知られていることは多くの参考文献
から明かである。(例えばU.S.特許第5,550,089 号や第
5,597,768号;M.Passlack等Applied Physics Letters,Vo
l.69(3),pp.302-304)
【0059】更にGdの存在は望まれないものであり理
想的には膜は純粋なGa酸化物であるべきだと信じられ
ている。例えばU.S特許第5,597,768号のcol.1の39-45行
目に「主な問題はGd2O3のいくつか(特許に従えば約
0.1%)がバルクのトラップ濃度を増加させる欠陥を
形成する不純物として薄膜に取り込まれることである。
増加された欠陥と同様に増加されたバルクのトラップ濃
度は薄膜が用いられたデバイスの性能を低下させる。」
と開示されているので参照せよ。Ga2 O3 薄膜中の不
純物のレベルを低下させるために、その'768の特許では
Ga2 O3 とGa2 O3 の昇華温度を超える700度よ
りも高い融点を持つ、もう一つの酸化物を含む異なった
堆積源材料の利用を教示している。そんな材料の一つが
MgGa2O4 であり、MgOとGa2 O3 を含むと言
われている。「GGGの代わりにMgGa2O4を利用す
ることによって、酸化膜の望まれない種の取り込みを劇
的に減らせることや、重要なことに酸化膜の低いバルク
のトラップ濃度が実現される」と言われている。'768特
許のcol.318-21 行を参照されたい。しかしながら'768
特許はいかなる実験データも与えてはいない。
想的には膜は純粋なGa酸化物であるべきだと信じられ
ている。例えばU.S特許第5,597,768号のcol.1の39-45行
目に「主な問題はGd2O3のいくつか(特許に従えば約
0.1%)がバルクのトラップ濃度を増加させる欠陥を
形成する不純物として薄膜に取り込まれることである。
増加された欠陥と同様に増加されたバルクのトラップ濃
度は薄膜が用いられたデバイスの性能を低下させる。」
と開示されているので参照せよ。Ga2 O3 薄膜中の不
純物のレベルを低下させるために、その'768の特許では
Ga2 O3 とGa2 O3 の昇華温度を超える700度よ
りも高い融点を持つ、もう一つの酸化物を含む異なった
堆積源材料の利用を教示している。そんな材料の一つが
MgGa2O4 であり、MgOとGa2 O3 を含むと言
われている。「GGGの代わりにMgGa2O4を利用す
ることによって、酸化膜の望まれない種の取り込みを劇
的に減らせることや、重要なことに酸化膜の低いバルク
のトラップ濃度が実現される」と言われている。'768特
許のcol.318-21 行を参照されたい。しかしながら'768
特許はいかなる実験データも与えてはいない。
【0060】我々の継続的な研究(ラザフォード後方散
乱(RBS)と堆積超薄膜のAuger分析)から(例
えば界面状態密度が1x1011cm-2eV-1かそれより低
く、低い漏れ電流で高いブレークダウン電圧の)デバイ
スの品質の酸化物薄膜をGaAsとGaAsの半導体に
作成する新しい試みを導くような結果が得られている。
乱(RBS)と堆積超薄膜のAuger分析)から(例
えば界面状態密度が1x1011cm-2eV-1かそれより低
く、低い漏れ電流で高いブレークダウン電圧の)デバイ
スの品質の酸化物薄膜をGaAsとGaAsの半導体に
作成する新しい試みを導くような結果が得られている。
【0061】我々は特に'768の特許が教示したものと対
照的に望ましい酸化物薄膜が本質的な量のGd(あるい
は他の適当な金属元素)を含むことを発見した。実際、
我々は純粋なGa2 O3 粉末(これは純粋なGa酸化物
である)からの蒸発によって形成された膜が一般的にデ
バイスに利用できる品質ではなく、純粋なGd2 O
3(これは本質的に純粋なGd酸化物である)からの蒸
発によって形成された膜は低い界面状態密度で一般的に
デバイスとして利用できる品質であることを発見した。
このことは図17で例示されており、MOSコンデンサ
の決められた領域に慣例的な金属コンタクトを持つGa
As上の酸化物超薄膜のI−V(電流ー電圧)特性のデ
ータを示した。図17からただちに理解されるように4
0nmの厚さのGa2 O3 膜は正のバイアスが印可され
たとき相対的に漏れ電流があるが、負のバイアスが印可
されたときブレークダウン電圧が実質的にゼロであり、
このことは多くのデバイスへの適用に適してはいない、
一方18.5nmの厚さのGd2O3 膜は+/−3Vの
時僅かに10ー8A/cm2 の電流を流す。中間組成の(Gd
の組成が膜の全金属の原子組成が6、14、20%)膜
は中間のブレークダウン電圧を示している。
照的に望ましい酸化物薄膜が本質的な量のGd(あるい
は他の適当な金属元素)を含むことを発見した。実際、
我々は純粋なGa2 O3 粉末(これは純粋なGa酸化物
である)からの蒸発によって形成された膜が一般的にデ
バイスに利用できる品質ではなく、純粋なGd2 O
3(これは本質的に純粋なGd酸化物である)からの蒸
発によって形成された膜は低い界面状態密度で一般的に
デバイスとして利用できる品質であることを発見した。
このことは図17で例示されており、MOSコンデンサ
の決められた領域に慣例的な金属コンタクトを持つGa
As上の酸化物超薄膜のI−V(電流ー電圧)特性のデ
ータを示した。図17からただちに理解されるように4
0nmの厚さのGa2 O3 膜は正のバイアスが印可され
たとき相対的に漏れ電流があるが、負のバイアスが印可
されたときブレークダウン電圧が実質的にゼロであり、
このことは多くのデバイスへの適用に適してはいない、
一方18.5nmの厚さのGd2O3 膜は+/−3Vの
時僅かに10ー8A/cm2 の電流を流す。中間組成の(Gd
の組成が膜の全金属の原子組成が6、14、20%)膜
は中間のブレークダウン電圧を示している。
【0062】我々はインシツで二つの異なった種、例え
ば一つにGa2 O3 粉末と他のものにGd2 O3 粉末を
用いてGd(あるいは他の適当な金属原子)の組成が少
なくとも全金属組成原子の10%、好ましくは少なくと
も20%に成るように蒸発レートを与えられた協調蒸発
によって作成された酸化物薄膜が一般的にデバイスの品
質を満たすことを発見してきた。
ば一つにGa2 O3 粉末と他のものにGd2 O3 粉末を
用いてGd(あるいは他の適当な金属原子)の組成が少
なくとも全金属組成原子の10%、好ましくは少なくと
も20%に成るように蒸発レートを与えられた協調蒸発
によって作成された酸化物薄膜が一般的にデバイスの品
質を満たすことを発見してきた。
【0063】GaAs基板は堆積がインシツで行われサ
ンプルを大気にさらすことなしに前述のように(原子レ
ベルで本質的に清浄で整列した)準備されたことが理解
されるだろう。
ンプルを大気にさらすことなしに前述のように(原子レ
ベルで本質的に清浄で整列した)準備されたことが理解
されるだろう。
【0064】前述の実験的事実は混合酸化物膜(前記に
よって決定されたx、y、zのGaxAyOzの組成を
持つ)においてGaイオンが3+の酸化状態にされる必
要性と一致している。このことは安定化元素と酸素組成
を適切に選ぶことによってなされる。
よって決定されたx、y、zのGaxAyOzの組成を
持つ)においてGaイオンが3+の酸化状態にされる必
要性と一致している。このことは安定化元素と酸素組成
を適切に選ぶことによってなされる。
【0065】Gaが1+、2+、3+の酸化状態で存在
し、3+状態のGaを安定化できる正に荷電した元素
(「安定化体」と呼ぶ)があることが知られている。G
aの安定化体の中でGdはポーリングの電気陰性度1.
1を持っている。他のGaに対する可能な安定化体はS
c、Yや他の希土類、アルカリ土類やアルカリ金属があ
る。Gaに対する安定化原素の供給に加えて、Gaとそ
の安定化元素が本質的に十分に酸化されるという必要性
を満たすために堆積膜に十分な量の酸素が存在すること
も必要である。
し、3+状態のGaを安定化できる正に荷電した元素
(「安定化体」と呼ぶ)があることが知られている。G
aの安定化体の中でGdはポーリングの電気陰性度1.
1を持っている。他のGaに対する可能な安定化体はS
c、Yや他の希土類、アルカリ土類やアルカリ金属があ
る。Gaに対する安定化原素の供給に加えて、Gaとそ
の安定化元素が本質的に十分に酸化されるという必要性
を満たすために堆積膜に十分な量の酸素が存在すること
も必要である。
【0066】前述の説明は指導的目的だけのものであっ
て本発明の範囲を制限するものではない。
て本発明の範囲を制限するものではない。
【0067】本発明の好ましい実施例として酸化膜は得
られる膜が全体を通してGaxAyOzの組成を持つよ
うに堆積パラメーターを選択して(例えば電子ビーム蒸
着源といった)二つ以上の別の堆積源から堆積すること
によって形成される。ここでAはx>0でGaの酸化状
態を3+で安定化させるための1以上に正に荷電した安
定化元素である。さらにy/(x+y)が0.1と等し
いかより大きいとき、好ましくは0.2以上のときzは
GaとAが実質的に完全に酸化されると言う必要性を満
たすために選択される。
られる膜が全体を通してGaxAyOzの組成を持つよ
うに堆積パラメーターを選択して(例えば電子ビーム蒸
着源といった)二つ以上の別の堆積源から堆積すること
によって形成される。ここでAはx>0でGaの酸化状
態を3+で安定化させるための1以上に正に荷電した安
定化元素である。さらにy/(x+y)が0.1と等し
いかより大きいとき、好ましくは0.2以上のときzは
GaとAが実質的に完全に酸化されると言う必要性を満
たすために選択される。
【0068】他の好ましい実施例として酸化膜はGa酸
化物の堆積することなしにA酸化物の堆積によって形成
される。zはAが実質的に完全に酸化されるように選択
され、前記膜の全体としての組成はAOzである。
化物の堆積することなしにA酸化物の堆積によって形成
される。zはAが実質的に完全に酸化されるように選択
され、前記膜の全体としての組成はAOzである。
【0069】(x=0でx>0の場合の)例としてAは
Sc、Y、(原子番号55−71)の希土類金属、アル
カリ土類(Be,Mg,Ca,Sr,Baなど)とアル
カリ金属(Li,Na,K,Rb,Csなど)を含むグ
ループから選択される。
Sc、Y、(原子番号55−71)の希土類金属、アル
カリ土類(Be,Mg,Ca,Sr,Baなど)とアル
カリ金属(Li,Na,K,Rb,Csなど)を含むグ
ループから選択される。
【0070】アルカリ金属元素は湿気に対する不安定さ
や半導体デバイスのプロセスの不一致のために一般に好
まれない。現在のところ、好まれている安定化元素はS
c、Y、(原子番号57ー71の)希土類とアルカリ土
類で、Sc,Y,La,Nd,Gd,Dy,Ho,Er
とLuが最も好まれている。
や半導体デバイスのプロセスの不一致のために一般に好
まれない。現在のところ、好まれている安定化元素はS
c、Y、(原子番号57ー71の)希土類とアルカリ土
類で、Sc,Y,La,Nd,Gd,Dy,Ho,Er
とLuが最も好まれている。
【0071】混合酸化膜においてGa(とA)が実質的
完全に酸化される必要性は全てのGaの100%が3+
のイオン化された状態になければならないことを意味し
ているわけではないことは理解されるであろう。もし全
てのGaの80%以上が3+の状態にあり、80%以上
のAが完全に酸化されているならば、典型的に許容でき
る結果が得られる。
完全に酸化される必要性は全てのGaの100%が3+
のイオン化された状態になければならないことを意味し
ているわけではないことは理解されるであろう。もし全
てのGaの80%以上が3+の状態にあり、80%以上
のAが完全に酸化されているならば、典型的に許容でき
る結果が得られる。
【0072】混合酸化物の組成GaxAyOzとは、そ
の組成で均質であることが必要ではないこともまた理解
されるだろう。ここで、Aの酸化物の微視的な領域と同
様にGaの酸化物の微視的な領域を含む材料を除外する
ことはできない。
の組成で均質であることが必要ではないこともまた理解
されるだろう。ここで、Aの酸化物の微視的な領域と同
様にGaの酸化物の微視的な領域を含む材料を除外する
ことはできない。
【0073】図18にn型(4x1017cm-3)のGaA
sの(100)面上のGd2 O3 の19nmの厚さのフ
ィルムに対するC−V(キャパシタンスー電圧)データ
を示した。MOS型コンデンサの電極領域は4.4x1
0-5cm2 である。図18は低周波での蓄積と反転をはっ
きりと示している。このデータはMOS−FETを含む
デバイスの応用にこの酸化膜が適していることを証明し
ている。
sの(100)面上のGd2 O3 の19nmの厚さのフ
ィルムに対するC−V(キャパシタンスー電圧)データ
を示した。MOS型コンデンサの電極領域は4.4x1
0-5cm2 である。図18は低周波での蓄積と反転をはっ
きりと示している。このデータはMOS−FETを含む
デバイスの応用にこの酸化膜が適していることを証明し
ている。
【0074】図19はGaとGdが全金属数の約22%
であるGdを含む32nmの厚さの混合酸化膜に対する
同様のデータである。データはまた、実質的には図18
と同様に蓄積と反転を示している。
であるGdを含む32nmの厚さの混合酸化膜に対する
同様のデータである。データはまた、実質的には図18
と同様に蓄積と反転を示している。
【0075】好ましい実施例として素子は反転チャネル
を持つ平面状のエンハンスメント型MOS−FETを含
んでいる。
を持つ平面状のエンハンスメント型MOS−FETを含
んでいる。
【0076】例1 p型MOS−FETは次のように作成された。慣例的な
半絶縁(100)に配向したGaAsウェーハ(面抵抗
は約108 Ω・cm)が用意された。ウェーハの表面に
慣例的PECVDによって50nmのSiO2 が堆積さ
れた。2.2μmの慣例的なフォトレジスト(AZ18
18)の層がSiO2層の上に形成され、p−MOS−
FETへn型チャネルを画成するためのマスクを通すウ
ィンドウを持つイオン注入マスクを形成するためにパタ
ーン付けされた。Siイオンがウィンドウを通して注入
される(150KeV、5x1013cm-2)。この第1の注
入に続いて更なるn+チャネルコンタクト領域、p+ソ
ースとドレイン領域、少ない線量のp領域とを形成する
ための注入が行われる。注入条件はそれぞれつぎの様で
ある。(75KeV 、6x1013cm-2,Si;30KeV、
7x1013cm-2,Be;25KeV 、3x1012cm-2,B
e)
半絶縁(100)に配向したGaAsウェーハ(面抵抗
は約108 Ω・cm)が用意された。ウェーハの表面に
慣例的PECVDによって50nmのSiO2 が堆積さ
れた。2.2μmの慣例的なフォトレジスト(AZ18
18)の層がSiO2層の上に形成され、p−MOS−
FETへn型チャネルを画成するためのマスクを通すウ
ィンドウを持つイオン注入マスクを形成するためにパタ
ーン付けされた。Siイオンがウィンドウを通して注入
される(150KeV、5x1013cm-2)。この第1の注
入に続いて更なるn+チャネルコンタクト領域、p+ソ
ースとドレイン領域、少ない線量のp領域とを形成する
ための注入が行われる。注入条件はそれぞれつぎの様で
ある。(75KeV 、6x1013cm-2,Si;30KeV、
7x1013cm-2,Be;25KeV 、3x1012cm-2,B
e)
【0077】注入後、レジストとSiO2 はアセトンと
HF(1:1 HF:H2 O)でそれぞれ除去される。
注入体活性化はMOCVDシステムの反応室で行われ
る。ウェーハの温度は上昇され、ウェーハの温度が30
0度に達したときに反応室にH2 を加える。ウェーハは
これらの状態で5分間維持され、続いてアルシンを加
え、温度を825度に上昇させてこの状態で5分間維持
する。アルシン:H2 フロー比とシステムの圧力はそれ
ぞれ1:70で45Torrである。
HF(1:1 HF:H2 O)でそれぞれ除去される。
注入体活性化はMOCVDシステムの反応室で行われ
る。ウェーハの温度は上昇され、ウェーハの温度が30
0度に達したときに反応室にH2 を加える。ウェーハは
これらの状態で5分間維持され、続いてアルシンを加
え、温度を825度に上昇させてこの状態で5分間維持
する。アルシン:H2 フロー比とシステムの圧力はそれ
ぞれ1:70で45Torrである。
【0078】825度で5分間経過した後、ウェーハは
アルシン/H2 雰囲気下で450度まで、H2 雰囲気下
で室温まで冷却され、表面再構成とゲート酸化物堆積の
ためにMBEシステムに移動される。ウェーハはMoブ
ロックにインヂウムで固定され自然にできた酸化膜のよ
うな表面汚染物質が脱着するように5分間580度に加
熱される。MBEシステムの反応室のバックグラウンド
圧は10ー10Torr であり、ウェーハ表面の保護のために
反応室のアルシン圧は10ー6Torrに維持される。サンプ
ル表面を観察するためにRHEEDが用いられた。今ま
で述べてきたように処理することによって原子レベルで
実質的に清浄で整列したウェーハ表面が得られた。
アルシン/H2 雰囲気下で450度まで、H2 雰囲気下
で室温まで冷却され、表面再構成とゲート酸化物堆積の
ためにMBEシステムに移動される。ウェーハはMoブ
ロックにインヂウムで固定され自然にできた酸化膜のよ
うな表面汚染物質が脱着するように5分間580度に加
熱される。MBEシステムの反応室のバックグラウンド
圧は10ー10Torr であり、ウェーハ表面の保護のために
反応室のアルシン圧は10ー6Torrに維持される。サンプ
ル表面を観察するためにRHEEDが用いられた。今ま
で述べてきたように処理することによって原子レベルで
実質的に清浄で整列したウェーハ表面が得られた。
【0079】表面再構成の完成にむけてウェーハはUH
V(10ー10Torr )のもとでMBEシステムの第二の部
屋に移動された。40nmのGa−Gd酸化物層は約
0.02nm/secのレートでウェーハ表面に堆積さ
れた。短く言えばウェーハは550度で、部屋のバック
グラウンド圧は10ー9Torrより小さく、Ga−Gd酸化
物はGd2 O3 粉末とGa2 O3 粉末から、堆積条件は
得られる酸化物層の組成が全体としてGaxGdyOz
でxが約0.8でyが約0.2となるように選ばれた同
時の電子ビーム蒸着によって形成された。酸素はGaと
Gdの両方が完全に酸化され、典型例としてzは約3と
いうように選ばれた。
V(10ー10Torr )のもとでMBEシステムの第二の部
屋に移動された。40nmのGa−Gd酸化物層は約
0.02nm/secのレートでウェーハ表面に堆積さ
れた。短く言えばウェーハは550度で、部屋のバック
グラウンド圧は10ー9Torrより小さく、Ga−Gd酸化
物はGd2 O3 粉末とGa2 O3 粉末から、堆積条件は
得られる酸化物層の組成が全体としてGaxGdyOz
でxが約0.8でyが約0.2となるように選ばれた同
時の電子ビーム蒸着によって形成された。酸素はGaと
Gdの両方が完全に酸化され、典型例としてzは約3と
いうように選ばれた。
【0080】ゲート酸化物堆積完了とウェーハの室温へ
の冷却の後、オーミックコンタクトが画成された。慣例
的なフォトレジスト(AZ1818)層が適用され、ゲ
ートのソースとドレインコンタクト領域が露出されるよ
うに慣例的な方式によってパターン付けされる。ゲート
酸化物はHCl:H2 Oが1:1の溶液によってさらさ
れた領域から除去され、コンタクト金属(25nmAu
Be/200nmAu)が電子ビーム蒸着システムを使
って堆積される。従来のアセトンリフトオフ技術が望ま
れていない金属を除去するために利用される。最後に
1.2μmレジスト層(AZ1811)が適用され、パ
ターン付けされ、同時にゲートと最後の金属コンタクト
を画成するために使われる。Pt/Ti/Pt/Au層
(それぞれ、5nm/25nm/50nm/300n
m)が電子ビーム蒸着システムを使って堆積される。必
要でない金属はチャネル、ソース、ドレインとゲートコ
ンタクトを残したままで従来のアセトンリフトオフ技術
を使って除去される。
の冷却の後、オーミックコンタクトが画成された。慣例
的なフォトレジスト(AZ1818)層が適用され、ゲ
ートのソースとドレインコンタクト領域が露出されるよ
うに慣例的な方式によってパターン付けされる。ゲート
酸化物はHCl:H2 Oが1:1の溶液によってさらさ
れた領域から除去され、コンタクト金属(25nmAu
Be/200nmAu)が電子ビーム蒸着システムを使
って堆積される。従来のアセトンリフトオフ技術が望ま
れていない金属を除去するために利用される。最後に
1.2μmレジスト層(AZ1811)が適用され、パ
ターン付けされ、同時にゲートと最後の金属コンタクト
を画成するために使われる。Pt/Ti/Pt/Au層
(それぞれ、5nm/25nm/50nm/300n
m)が電子ビーム蒸着システムを使って堆積される。必
要でない金属はチャネル、ソース、ドレインとゲートコ
ンタクトを残したままで従来のアセトンリフトオフ技術
を使って除去される。
【0081】このようにして作成されたデバイス(40
x50μmのゲートサイズ)がテストされ図14ー16
に示されたように重要な特性が発見された。
x50μmのゲートサイズ)がテストされ図14ー16
に示されたように重要な特性が発見された。
【0082】図14に示したようにゲート酸化物のブレ
ークダウン電圧は約3.6x106V/cmである。相互コ
ンダクタンスは約0.3mS/mm である。図15にドレイ
ンのI−V特性を示し、図16にドレイン電流対ゲート
電圧を示した。
ークダウン電圧は約3.6x106V/cmである。相互コ
ンダクタンスは約0.3mS/mm である。図15にドレイ
ンのI−V特性を示し、図16にドレイン電流対ゲート
電圧を示した。
【0083】例2 実質的に図8に示したように注入領域を作成するために
イオン注入が変更されることを除いて実質的には前述の
ように作成された共通な基板上の一対の相補型MOS−
FET。MOS−FETの対はインバータ回路を形成す
るために図13に示したように接続される。回路はテス
トされ望む様に動作した。
イオン注入が変更されることを除いて実質的には前述の
ように作成された共通な基板上の一対の相補型MOS−
FET。MOS−FETの対はインバータ回路を形成す
るために図13に示したように接続される。回路はテス
トされ望む様に動作した。
【0084】例3 ゲート酸化物がいくつかのn型デバイスといくつかのp
型デバイスから除去されることや、5nmPt/25n
mTi/30nmP/300nmAuがこれらのデバイ
スのゲート領域に堆積されることを除いて、例2に示し
たように同一の基板上に形成されたn−MOS−FE
T、p−MOS−FET、n−とp−MES−FETの
ような多様なデバイス。デバイス間の導電性の相互接続
を準備した後、結果の回路はテストされ望むように動作
した。
型デバイスから除去されることや、5nmPt/25n
mTi/30nmP/300nmAuがこれらのデバイ
スのゲート領域に堆積されることを除いて、例2に示し
たように同一の基板上に形成されたn−MOS−FE
T、p−MOS−FET、n−とp−MES−FETの
ような多様なデバイス。デバイス間の導電性の相互接続
を準備した後、結果の回路はテストされ望むように動作
した。
【0085】例4 ゲート酸化膜がGd2 O3 になるように酸化物堆積条件
を選択したことを除いて、実質的に例1に従って製作さ
れたMOS−FET。そのMOS−FETは実質的には
例1のデバイスと同じように動作した。
を選択したことを除いて、実質的に例1に従って製作さ
れたMOS−FET。そのMOS−FETは実質的には
例1のデバイスと同じように動作した。
【0086】
【発明の効果】本発明によれば、ゲート酸化物/GaA
s半導体界面状態密度が低く、続くプロセスを通じてこ
の低い状態密度が維持されるようなデバイス製作方法、
及び前記方法に基づくデバイスを提供することができ
る。
s半導体界面状態密度が低く、続くプロセスを通じてこ
の低い状態密度が維持されるようなデバイス製作方法、
及び前記方法に基づくデバイスを提供することができ
る。
【図1】本発明の(100)のGaAs面の酸化物層の
形成プロセスの関係した部分における真空圧対時間を示
した図である。
形成プロセスの関係した部分における真空圧対時間を示
した図である。
【図2】本発明のフォトルミセッセンスデータを示した
もので、GaAs/酸化物界面のそれぞれ熱化学的、光
化学的安定性を示した図である。
もので、GaAs/酸化物界面のそれぞれ熱化学的、光
化学的安定性を示した図である。
【図3】本発明のフォトルミセッセンスデータを示した
もので、GaAs/酸化物界面のそれぞれ熱化学的、光
化学的安定性を示した図である。
もので、GaAs/酸化物界面のそれぞれ熱化学的、光
化学的安定性を示した図である。
【図4】本発明のMOS構造のキャパシタンス対ゲート
電圧の典型例を示した図である。
電圧の典型例を示した図である。
【図5】本発明による、主にMOS−FET,HBTと
いったデバイス示すを図である。
いったデバイス示すを図である。
【図6】本発明による、主にMOS−FET,HBTと
いったデバイス示すを図である。
いったデバイス示すを図である。
【図7】本発明のプロセスをフローチャートを用いて具
体化した図である。
体化した図である。
【図8】本発明の製造プロセスの多様な部分で本発明に
従う典型的なICを示す図である。
従う典型的なICを示す図である。
【図9】本発明の製造プロセスの多様な部分で本発明に
従う典型的なICを示す図である。
従う典型的なICを示す図である。
【図10】本発明の製造プロセスの多様な部分で本発明
に従う典型的なICを示す図である。
に従う典型的なICを示す図である。
【図11】本発明の製造プロセスの多様な部分で本発明
に従う典型的なICを示す図である。
に従う典型的なICを示す図である。
【図12】本発明の製造プロセスの多様な部分で本発明
に従う典型的なICを示す図である。
に従う典型的なICを示す図である。
【図13】相補型MOS−FETを含む回路の好例を示
したダイアグラムである。
したダイアグラムである。
【図14】典型的なエンハンスメント型のpチャネル型
GaAsのMOS−FETの電気的特性を示した図であ
る。
GaAsのMOS−FETの電気的特性を示した図であ
る。
【図15】典型的なエンハンスメント型のpチャネル型
GaAsのMOS−FETの電気的特性を示した図であ
る。
GaAsのMOS−FETの電気的特性を示した図であ
る。
【図16】典型的なエンハンスメント型のpチャネル型
GaAsのMOS−FETの電気的特性を示した図であ
る。
GaAsのMOS−FETの電気的特性を示した図であ
る。
【図17】本発明の様々な組成でのGaAs/酸化物/
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
【図18】本発明の様々な組成でのGaAs/酸化物/
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
【図19】本発明の様々な組成でのGaAs/酸化物/
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
金属構造からの測定データである。一般的に類似した特
徴は異なる図中で同じ番号によって示してある。図のス
ケールは異なっている。
140 GaAs基板 141 ソース領域 142 ドレイン領域 143 ドレインコンタクト 144 ソースコンタクト 145 ゲート酸化物 146 ゲートコンタクト 147 フィールド酸化膜 150 コレクタコンタクト 151 GaAs基板 152 コレクタ層 153 ベース層 154 エミッタ層 155、157 エミッタコンタクト 156 ベースコンタクト 180 p型MOS−FET 181 半絶縁GaAs基板 182、191 誘電体層 183 n型領域 185 p+ソース領域 186 p+ドレイン領域 187 pソース領域 188 n型MOS−FET 189 pドレイン領域 192 フォトレジスト層 211 パターン付けされたゲート酸化物 221 p型MOS−FETのゲートコンタクト 222 n型MOS−FETのゲートコンタクト 231 nチャネル型エンハンスメント型GaAsのM
OS−FET 232 pチャネル型エンハンスメント型GaAsのM
OS−FET
OS−FET 232 pチャネル型エンハンスメント型GaAsのM
OS−FET
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフレット イ チョ アメリカ合衆国 07901 ニュージャーシ ィ,サミット,ケネス コート 11 (72)発明者 ウィリアム スコット ホブソン アメリカ合衆国 07901 ニュージャーシ ィ,サミット,カレン ウェイ 51 (72)発明者 ミングヴェイ ホング アメリカ合衆国 07060 ニュージャーシ ィ,ウォッチュング,ノッティンガム ド ライヴ 40 (72)発明者 ジェン−ミング クオ アメリカ合衆国 08817 ニュージャーシ ィ,エディソン,メレディス ロード 43 (72)発明者 ジェイナイ レイニーン クウォ アメリカ合衆国 07060 ニュージャーシ ィ,ウォッチュング,ノッティンガム ド ライヴ 40 (72)発明者 ドナルド ウィンスロウ マーフィー アメリカ合衆国 08812 ニュージャーシ ィ,グリーン ブローク,グリーンブライ アー ロード 9 (72)発明者 ファン レン アメリカ合衆国 07059 ニュージャーシ ィ,ウァーレン,ベークシャー ドライヴ 13
Claims (10)
- 【請求項1】 少なくとも一つの平面状の金属−酸化物
−半導体の電界効果トランジスター(MOS−FET)
(180)を含むGaAsに基づく集積回路(例えば、
図13)の製作方法であって、前記方法が a)主表面及び第一の導電型領域を持つGaAs基板の
準備ステップ(A)と、 b)第二の伝導型のドーパントイオンを、前記第一の伝
導型の領域の所定の部分に注入するステップであって、
前記所定の部分が少なくとも一つのMOS−FETのソ
ース領域とドレイン領域を含むステップ(C)と、 c)前記注入されたドーパントイオンの少なくとも主要
な部分を活性化するのに効果的な温度に基板を加熱する
ステップであって、少なくとも前記加熱の間に前記基板
がAs含有雰囲気中にさらされ、前記As含有量は前記
基板からのAsの損失が本質的に避けられるように選択
されたステップ(D)と、 d)少なくとも前記主表面の、前記ソース領域とドレイ
ン領域のあいだの部分が本質的に原子レベルで清浄でか
つ整列するように前記基板を処理するステップであっ
て、前記主表面の前記部分が少なくとも一つのMOS−
FETのゲート領域として参照されるべきものであるス
テップ(F)と、 e)前記ゲート領域をほとんど汚染にさらすことなしに
少なくとも前記ゲート領域上に酸化物層を形成するステ
ップ(G)と、 f)前記酸化物層に金属コンタクトを形成し、前記酸化
物層の形成の前後のどちらかで前記ソース領域とドレイ
ン領域にそれぞれ金属コンタクトを形成するステップ
(H)と、 g)前記ステップe)(G)が全体としての酸化物の組
成がGaxAyOzになるように実行されるステップで
あって、Gaが実質的に3+の酸化状態にあり、Aが3
+の酸化状態のGaを安定化するための1以上に正荷を
もった安定化元素であり、xが0以上で、zがGaとA
の両方が本質的に完全に酸化されるという条件を満たす
ように選択され、y/(x+y)が0.1より大きいよ
うなステップとを含む方法。 - 【請求項2】 請求項1に記載の方法であって、x=0
でAの80%より多くが十分に酸化されるか、又はx>
0かつGaとAの各々の80%より多くが十分に酸化さ
れる方法。 - 【請求項3】 請求項1に記載の方法であって、AがS
c、Y、希土類元素及びアルカリ土類元素から選択され
た方法。 - 【請求項4】 請求項3に記載の方法であって、AがS
c,Y,La,Nd,Gd,Dy,Ho,Er及びLu
から選択された方法。 - 【請求項5】 請求項1に記載の方法であって、x=0
でAの少なくとも90%が十分に酸化されるか、又はx
>0でy/(x+y)が少なくとも0.2でGaとAの
それぞれの少なくとも90%が十分に酸化される方法。 - 【請求項6】 請求項1に記載の方法であって、素子が
反転チャネルを備える平面状のエンハンスメント型のM
OS−FETを含む方法。 - 【請求項7】 請求項1に記載の方法であって、前記ス
テップe)(G)が、100ラングミュアの汚染より多
くの露出にゲート領域をさらすことなしに実行される方
法。 - 【請求項8】 請求項1に記載の方法であって、前記
a)(A)が、半絶縁GaAsウェーハの準備ステップ
と、第一の伝導型のドーパントイオンを前記ウェーハに
注入することによる前記第一の伝導型領域の形成ステッ
プを含む方法。 - 【請求項9】 請求項8に記載の方法であって、GaA
sウェーハに第二の伝導型のドーパントイオンを注入す
ることによりGaAsウェーハに第二の伝導型領域を形
成するステップと、第一の伝導型のドーパントイオンを
前記第二の伝導型領域の所定の部分に注入するステップ
であって、前記所定の部分が追加のFETのソース領域
とドレイン領域を含み、前記第二の伝導型領域が前記第
一の伝導型領域と空間的に離れているステップを更に含
む方法。 - 【請求項10】 請求項9に記載の方法であって、前記
c)(D)ないしf)(H)が、前記追加のFETの前
記ソースとドレイン領域の間に前記酸化物層を形成する
ステップと、前記追加のFETにゲートコンタクトを含
む金属コンタクトを提供するステップとを含む方法。
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---|---|
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EP (1) | EP0975013A3 (ja) |
JP (1) | JP2000101081A (ja) |
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FI20106181A0 (fi) | 2010-11-11 | 2010-11-11 | Pekka Laukkanen | Menetelmä substraatin muodostamiseksi ja substraatti |
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- 1999-07-23 JP JP11208326A patent/JP2000101081A/ja active Pending
- 1999-07-24 KR KR1019990030180A patent/KR20000011954A/ko not_active Application Discontinuation
Also Published As
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KR20000011954A (ko) | 2000-02-25 |
EP0975013A3 (en) | 2000-05-10 |
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EP0975013A2 (en) | 2000-01-26 |
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