JP2000101037A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、概して０．１８μ
ｍルールというような極めて微細な半導体装置で、特
に、記憶用あるいは記憶部を有す半導体装置の電荷蓄積
用キャパシタの蓄積容量向上のために、電荷蓄積用電極
の表面積を拡大した半導体装置及びその製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention
An extremely fine semiconductor device such as an m-rule, particularly, a semiconductor device in which the surface area of a charge storage electrode is increased in order to improve the storage capacity of a charge storage capacitor of a semiconductor device having storage or a storage portion, and a semiconductor device having the same. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】近年、情報機器分野において広範に用い
られる半導体装置のＤＲＡＭ（記憶保持動作が必要な随
時書き込み読み出しメモリ）は、キャパシタによる電荷
保持によって情報を記憶する。ＤＲＡＭにおけるデータ
の読み出しにおいて、キャパシタに蓄積された電荷はト
ランジスタのスイッチを介してビット線と接続され、電
荷の流出によるビット線の電位の変化を差動アンプによ
って増幅しデータとして読み出す。2. Description of the Related Art In recent years, a DRAM (random write / read memory which requires a memory holding operation) of a semiconductor device widely used in the field of information equipment stores information by holding electric charge by a capacitor. In reading data from the DRAM, the charge stored in the capacitor is connected to the bit line via a switch of the transistor, and a change in the potential of the bit line due to the outflow of the charge is amplified by a differential amplifier and read as data.
【０００３】キャパシタに蓄積される電荷は時間が経過
すると減少していくため、ＤＲＡＭでは定期的にキャパ
シタの電荷を読み出して再度書き込むリフレッシュ動作
を行っている。このことからＤＲＡＭでは、データ読み
出しの信頼性向上，ソフトエラーの防止，低消費電力の
面から定期的に行うリフレッシュ動作の回数を減らすた
めにキャパシタの容量はできるだけ大きくしなければな
らない。しかし、半導体素子の微細化によりメモリの記
憶容量の増加と高密度な集積化に伴い、キャパシタの占
有面積は小さくなり、その容量が大きくできなくなって
きている。このため、キャパシタのデータ保持時間の減
少やソフトエラーの発生等の問題が顕著になってきてい
る。Since the charge stored in the capacitor decreases with time, the DRAM periodically performs a refresh operation of reading and rewriting the charge of the capacitor. For this reason, in the DRAM, the capacity of the capacitor must be as large as possible in order to reduce the number of refresh operations that are performed periodically in order to improve the reliability of data reading, prevent soft errors, and reduce power consumption. However, with an increase in memory storage capacity and high-density integration due to miniaturization of semiconductor elements, the area occupied by capacitors has become smaller and the capacity cannot be increased. For this reason, problems such as a reduction in the data retention time of the capacitor and the occurrence of soft errors have become significant.
【０００４】この問題を解決する技術の一つとしてとし
てはキャパシタの表面積を拡大する技術が考えられる。
前記技術においては、従来からメモリセルのキャパシタ
を形成する容量蓄積電極の構造を王冠型あるいはフィン
型構造として、容量蓄積電極の表面積を増大させる技術
が用いられてきた。さらに、近年シリコン系材料からな
る容量蓄積電極の表面を、多結晶シリコンからなる微細
粒子（粒径が約０．０５μｍ）で被覆することで表面積
を増大させるＨＳＧ法（Hemispherical Grain法）がキ
ャパシタを形成する容量蓄積電極の表面積拡大に有力な
技術となってきている。このＨＳＧ法では容量蓄積電極
を形成した後、アモルファスシリコンを前記容量蓄積電
極表面に選択的に堆積し、さらに６００〜７００℃の熱
処理を加えることで形成する。As one of the techniques for solving this problem, a technique for enlarging the surface area of a capacitor can be considered.
In the above-mentioned technology, a technology of increasing the surface area of the capacitance storage electrode by using a crown-type or fin-type structure as the structure of the capacitance storage electrode forming the capacitor of the memory cell has been used. Furthermore, in recent years, the HSG (Hemispherical Grain) method of increasing the surface area by coating the surface of a capacitance storage electrode made of a silicon-based material with fine particles (having a particle size of about 0.05 μm) made of polycrystalline silicon has been used to form a capacitor. It has become a promising technique for increasing the surface area of the formed capacitance storage electrode. In this HSG method, after forming a capacity storage electrode, amorphous silicon is selectively deposited on the surface of the capacity storage electrode, and further formed by applying a heat treatment at 600 to 700 ° C.
【０００５】従来のＨＳＧ法を用いた円筒型の容量蓄積
電極の製造方法の概略について図５（ａ），（ｂ），
（ｃ），（ｄ），（ｅ）を参照しながら説明する。先
ず、図５（ａ）に示すように、半導体記憶装置として、
下層導電層３の上に絶縁膜２を堆積した後、レジストパ
ターン１でパターニングを施す。次に図５（ｂ）に示す
ように、レジストパターン１をマスクにして絶縁膜２を
例えば、ＣＨＦ3／Ｏ2系のガスを用いたドライエッチン
グ法により選択的にエッチングを行い、下層導電層３と
のコンタクト４を開口する。さらに図５（ｃ）に示すよ
うに、例えば、アモルファスシリコンからなる容量蓄積
電極用の導電膜５を膜厚７０ｎｍで堆積した後、化学的
機械研磨法（ＣＭＰ法）により絶縁膜２表面上の導電膜
５のみを選択的に除去する。その後、フッ化水素酸を含
んだ蒸気により絶縁膜２を気相洗浄で除去する（図５
（ｄ））。次に図５（ｅ）に示すように、容量蓄積電極
６の表面にアモルファスシリコンを選択的に堆積した
後、６００〜７００℃の熱処理を加えることによってそ
の表面に半球状の凹凸７を形成する。そして最後に、半
球状の凹凸７を形成したキャパシタ６上に容量絶縁膜、
さらにその上に容量対向電極用の導電膜を堆積して完成
する。[0005] An outline of a conventional method of manufacturing a cylindrical capacitance storage electrode using the HSG method is shown in FIGS.
This will be described with reference to (c), (d), and (e). First, as shown in FIG. 5A, as a semiconductor memory device,
After depositing the insulating film 2 on the lower conductive layer 3, patterning is performed with the resist pattern 1. Next, as shown in FIG. 5B, using the resist pattern 1 as a mask, the insulating film 2 is selectively etched by, for example, a dry etching method using a CHF 3 / O 2 -based gas to form a lower conductive layer. The contact 4 with 3 is opened. Further, as shown in FIG. 5C, for example, after a conductive film 5 for a capacitor storage electrode made of amorphous silicon is deposited with a film thickness of 70 nm, the surface of the insulating film 2 is formed by a chemical mechanical polishing method (CMP method). Only the conductive film 5 is selectively removed. Thereafter, the insulating film 2 is removed by vapor-phase cleaning using a vapor containing hydrofluoric acid (FIG. 5).
(D)). Next, as shown in FIG. 5E, after selectively depositing amorphous silicon on the surface of the capacitance storage electrode 6, a heat treatment at 600 to 700 ° C. is performed to form hemispherical irregularities 7 on the surface. . Finally, a capacitor insulating film is formed on the capacitor 6 on which the hemispherical irregularities 7 are formed,
Further, a conductive film for the capacitor counter electrode is deposited thereon to complete the process.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、このよ
うな構成の記憶用半導体装置において、特に、０．１８
μｍルールというような極めて微細なパターンを有する
ＤＲＡＭでは、先ず容量蓄積電極表面に凹凸を形成する
ための高温熱処理によって、ショートチャネル効果や、
接合抵抗増加の防止に必要な０．２μｍ以下のシャロー
ジャンクションの形成に問題が発生するため、こうした
温熱処理プロセスを回避することが不可欠である。前記
のＨＳＧ法を用いた場合、６００〜７００℃の熱処理が
半導体装置に加わることになり、前記ショートチャネル
効果の顕著化によりトランジスタ特性の不安定化や０．
２μｍ以下の極浅のシャロージャンクションの形成に問
題が発生する。したがって、高温の熱処理を必要としな
い容量蓄積電極表面積を拡大可能な技術の開発が課題で
ある。However, in the storage semiconductor device having such a structure, in particular, 0.18
In a DRAM having an extremely fine pattern such as the μm rule, a short-channel effect or a high-temperature heat treatment for forming irregularities on the surface of the capacitance storage electrode is first performed.
Since a problem occurs in forming a shallow junction of 0.2 μm or less necessary for preventing an increase in junction resistance, it is indispensable to avoid such a heat treatment process. When the above-described HSG method is used, heat treatment at 600 to 700 ° C. is applied to the semiconductor device, and the short-channel effect becomes remarkable, so that the transistor characteristics become unstable and the H.O.
There is a problem in forming a shallow shallow junction of 2 μm or less. Therefore, there is a need to develop a technology that can increase the surface area of the capacitance storage electrode without requiring high-temperature heat treatment.
【０００７】さらに０．１８μｍルール以下のＤＲＡＭ
では、高誘電率を有するタンタル酸化膜のような容量用
絶縁膜を採用するために、容量蓄積電極の電極材料とし
てタングステンやチタンなどの金属材料を用いることが
予想されるが、前記ＨＳＧ法は電極材料がシリコンであ
る場合にのみ適用可能な技術であり、金属材料からなる
容量蓄積電極の電極面積の拡大に有効な技術は現在のと
ころ無く、金属材料からなる電極表面積の拡大可能な技
術の開発が急務である。Further, a DRAM having a rule of 0.18 μm or less.
Then, in order to adopt a capacitor insulating film such as a tantalum oxide film having a high dielectric constant, it is expected that a metal material such as tungsten or titanium is used as an electrode material of the capacitor storage electrode. This technology is applicable only when the electrode material is silicon, and there is no effective technology for increasing the electrode area of the capacitor electrode made of metal material at present. Development is urgent.
【０００８】本発明は、前記従来技術の問題を解決する
ことに指向するものであり、０．１８μｍルール以下の
微細なＤＲＡＭに代表される記憶用半導体装置に対し
て、有効な表面積が拡大された容量蓄積電極を有する半
導体装置及びその製造方法を提供することを目的とす
る。An object of the present invention is to solve the above-mentioned problem of the prior art, and an effective surface area is increased with respect to a storage semiconductor device represented by a fine DRAM having a rule of 0.18 μm or less. It is an object of the present invention to provide a semiconductor device having a capacitor storage electrode and a manufacturing method thereof.
【０００９】[0009]
【課題を解決するための手段】この目的を達成するため
に、本発明に係る半導体装置及びその製造方法における
半導体装置は、半導体基板上に、電荷蓄積用電極と、電
荷蓄積用電極の対向電極と、電荷蓄積用電極と対向電極
との間に設けられた誘電膜とで構成されるキャパシタを
有し、電荷蓄積用電極の表面はじゃばら形状となってい
ることを特徴とする。In order to achieve this object, a semiconductor device according to the present invention and a method of manufacturing the same include a charge storage electrode and a counter electrode of the charge storage electrode on a semiconductor substrate. And a capacitor comprising a charge storage electrode and a dielectric film provided between the counter electrode and the charge storage electrode, and the surface of the charge storage electrode is in the shape of a bellows.
【００１０】また、前記電荷蓄積用電極は、半導体基板
表面に対して筒状の垂直壁であり、垂直壁の表裏両面が
じゃばら形状であることを特徴とする。Further, the charge storage electrode is a cylindrical vertical wall with respect to the surface of the semiconductor substrate, and both the front and back surfaces of the vertical wall are in the shape of a bellows.
【００１１】また、前記電荷蓄積用電極の垂直壁は、膜
厚がほぼ均一のじゃばら形状であることを特徴とする。Further, the vertical wall of the charge storage electrode is in the shape of a rib having a substantially uniform thickness.
【００１２】また、前記電荷蓄積用電極は、金属あるい
は金属化合物からなり、前記誘電膜は、高誘電率膜また
は強誘電体膜からなるように構成したものである。The charge storage electrode is made of a metal or a metal compound, and the dielectric film is made of a high dielectric constant film or a ferroelectric film.
【００１３】さらに、半導体装置の製造方法は、半導体
基板上にエッチング速度の互いに異なる膜を少なくとも
２層以上積層して積層膜を形成する工程と、積層膜の所
定領域を選択的に除去して開口を形成する工程と、エッ
チング速度の異なる積層膜の開口をエッチング処理し、
開口の側壁面をじゃばら形状とする工程と、開口のじゃ
ばら形状の側壁に電荷蓄積用電極となる導電膜を被着す
る工程と、導電膜の電荷蓄積用電極形成後に積層膜を除
去する工程と、電荷蓄積用電極上に誘電膜を形成する工
程と、さらに誘電膜上に電荷蓄積用電極と対向する対向
電極を形成する工程とからなることを特徴とする。Further, in the method of manufacturing a semiconductor device, at least two layers having different etching rates are laminated on a semiconductor substrate to form a laminated film, and a predetermined region of the laminated film is selectively removed. A step of forming an opening, and etching an opening of the laminated film having a different etching rate,
A step of forming a side wall surface of the opening in a staggered shape, a step of applying a conductive film to be a charge storage electrode on the staggered side wall of the opening, and a step of removing the stacked film after forming the charge storage electrode of the conductive film. A step of forming a dielectric film on the charge storage electrode, and a step of forming a counter electrode facing the charge storage electrode on the dielectric film.
【００１４】また、前記エッチング速度の互いに異なる
積層膜は、不純物濃度が異なる酸化シリコン系の膜から
なり、不純物濃度差が１０〜３０パーセント異なる。ま
た、酸化シリコン系の膜と前記酸化シリコン系の膜以外
のものであり、窒化シリコン膜であることを特徴とす
る。The laminated films having different etching rates are made of silicon oxide-based films having different impurity concentrations, and the impurity concentration difference is different by 10 to 30%. In addition, a silicon oxide film and a film other than the silicon oxide film are silicon nitride films.
【００１５】また、前記開口のエッチング処理は、フッ
化水素酸を含む水溶液、または過酸化水素酸とアンモニ
アを含む水溶液、または気相フッ化水素酸で処理する製
造方法である。Further, the etching treatment of the opening is a manufacturing method in which the opening is treated with an aqueous solution containing hydrofluoric acid, an aqueous solution containing hydrogen peroxide and ammonia, or gas-phase hydrofluoric acid.
【００１６】前記構成とその製造方法によれば、電荷蓄
積用電極の側壁面をじゃばら形状とする工程を高温熱処
理することなく行い、表面積の大きな電荷蓄積用電極に
よりキャパシタ容量を大きくできる。さらに、積層膜に
設けた開口の側壁に電荷蓄積用電極となる導電膜を被着
するので、高誘電率膜または強誘電体膜に対応する金属
またはその化合物の材料であっても、ほぼ均一な膜厚で
かつ電荷蓄積用電極の表面をじゃばら形状にすることが
できる。According to the configuration and the method of manufacturing the same, the step of forming the side wall surface of the charge storage electrode into a bellows shape is performed without performing high-temperature heat treatment, and the capacitor capacity can be increased by the charge storage electrode having a large surface area. Further, since a conductive film serving as a charge storage electrode is deposited on the side wall of the opening provided in the laminated film, even a metal or a compound thereof corresponding to a high dielectric constant film or a ferroelectric film is substantially uniform. The charge storage electrode can be formed to have a thin film thickness and a staggered shape.
【００１７】[0017]
【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態を詳細に説明する。図１は本発明の実施
の形態におけるＤＲＡＭのメモリセル部分の断面構造図
を示したものである。ＤＲＡＭは、半導体基板１０上に
形成されたドレイン拡散層１１とソース拡散層１２と、
そのドレイン拡散層１１と前記ソース拡散層１２との間
の半導体基板１０上に、ゲート絶縁膜１３を介して２層
に形成され、下層がポリシリコン、上層が高融点金属シ
リサイドで構成されるゲート電極１４とを有するメモリ
セルトランジスタを有している。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a sectional structural view of a memory cell portion of a DRAM according to an embodiment of the present invention. The DRAM includes a drain diffusion layer 11 and a source diffusion layer 12 formed on a semiconductor substrate 10;
A gate formed on the semiconductor substrate 10 between the drain diffusion layer 11 and the source diffusion layer 12 with a gate insulating film 13 interposed therebetween, with a lower layer made of polysilicon and an upper layer made of refractory metal silicide. And a memory cell transistor having the electrode 14.
【００１８】そのゲート電極１４の上面及び側面を酸化
シリコンと窒化シリコンの複合絶縁膜１５と、ドレイン
拡散層１１上に開口した第１の接続孔１６、ソース拡散
層１２上に開口した第２の接続孔１７が形成されたノン
ドープの酸化シリコンからなる絶縁膜１８と、その絶縁
膜１８上に形成された窒化シリコンからなる絶縁膜１９
が形成される。さらに、第１の接続孔１６の内壁及び底
部に形成され、ドレイン拡散層１１と接続された第１の
接続孔１６用の導電膜２０と、前記第２の接続孔１７の
内部及び底部に形成され、ソース拡散層１２と接続され
た第２の接続孔１７用の導電膜２１が形成されている。The upper surface and side surfaces of the gate electrode 14 are made of a composite insulating film 15 of silicon oxide and silicon nitride, a first connection hole 16 opened on the drain diffusion layer 11, and a second connection hole opened on the source diffusion layer 12. An insulating film 18 made of non-doped silicon oxide having a connection hole 17 formed therein, and an insulating film 19 made of silicon nitride formed on the insulating film 18
Is formed. Further, a conductive film 20 for the first connection hole 16 formed on the inner wall and the bottom of the first connection hole 16 and connected to the drain diffusion layer 11, and formed on the inside and the bottom of the second connection hole 17. Then, a conductive film 21 for the second connection hole 17 connected to the source diffusion layer 12 is formed.
【００１９】絶縁膜１９上に形成され、かつビット線２
３との接続孔が形成された絶縁膜２２と、その絶縁膜２
２上に形成され、第１の接続孔１６用の導電膜２０にも
接続されたビット線２３を有し、このビット線２３の上
面及び側面は、窒化シリコンからなる絶縁膜２４で被覆
されている。The bit line 2 formed on the insulating film 19 and
3, an insulating film 22 having a connection hole with the insulating film 2;
2 and a bit line 23 connected to the conductive film 20 for the first connection hole 16. The top and side surfaces of the bit line 23 are covered with an insulating film 24 made of silicon nitride. I have.
【００２０】さらに、絶縁膜２４間において第２の接続
孔１７用の導電膜２１に接続された電荷蓄積用電極の容
量蓄積電極２５と、その容量蓄積電極２５を覆うように
誘電膜として形成された容量誘電体膜２６と、さらに、
容量誘電体膜２６を覆うように形成された容量蓄積電極
の対向電極である容量対向電極２７とを有している。ま
た、円筒型の容量蓄積電極２５の表面は、従来のＨＳＧ
法により形成される半球状の凹凸ではなく、じゃばら形
状をしていることが特徴である。Further, a capacitance storage electrode 25 of a charge storage electrode connected to the conductive film 21 for the second connection hole 17 between the insulating films 24, and a dielectric film is formed so as to cover the capacitance storage electrode 25. Capacitor dielectric film 26, and
A capacitor counter electrode 27 which is a counter electrode of the capacitor storage electrode formed so as to cover the capacitor dielectric film 26 is provided. Further, the surface of the cylindrical capacitance storage electrode 25 is formed by a conventional HSG.
It is characterized in that it is not a hemispherical unevenness formed by the method but a bellows shape.
【００２１】（実施の形態１）図２（ａ），（ｂ），
（ｃ），（ｄ），（ｅ）は本発明の実施の形態１におけ
る製造工程前半で半導体装置の断面を示す図である。こ
れらの断面を示す図は、図１と同じくメモリセル部分の
構造を示すものである。ここで、図１において説明した
構成部材に対応し実質的に同等の機能を有するものには
同一の符号を付してこれを示す。以下、この製造工程を
図２を参照しながら詳細に説明する。(Embodiment 1) FIGS. 2 (a), (b),
(C), (d), (e) is a diagram showing a cross section of the semiconductor device in the first half of the manufacturing process in the first embodiment of the present invention. The drawings showing these cross-sections show the structure of the memory cell portion as in FIG. Here, components having substantially the same functions as the components described in FIG. 1 are indicated by the same reference numerals. Hereinafter, this manufacturing process will be described in detail with reference to FIG.
【００２２】まず、図２（ａ）に示すように、半導体基
板１０上にイオン注入法でＰ型にドープされたＰウエル
のドープ領域１０′を形成する。次にゲート絶縁膜１３
を例えば５ｎｍの膜厚で形成する。ゲート電極１４用の
導電膜として、例えばタングステンシリサイド（ＷＳ
ｉ）とポリシリコン（ＤＰＳ）の２層構造の膜を、ＷＳ
ｉ／ＤＰＳ＝１００／１００ｎｍの膜厚で堆積する。さ
らに、酸化シリコンの絶縁膜１４ａを例えば膜厚２０ｎ
ｍで減圧のＣＶＤ法により堆積する。同様に、窒化シリ
コンの絶縁膜１４ｂを膜厚２００ｎｍで減圧のＣＶＤ法
により堆積する。また、絶縁膜１４ｂは窒化シリコンに
代えて窒化シリコンの絶縁膜１４ｂと同等の膜厚の酸化
シリコンを減圧のＣＶＤ法により堆積してもよい。そし
て反射防止膜を塗布し、ゲート電極１４形成用のレジス
ト３０でパターニングを行う。First, as shown in FIG. 2A, a P-type doped region 10 'doped with P-type is formed on a semiconductor substrate 10 by ion implantation. Next, the gate insulating film 13
Is formed with a thickness of, for example, 5 nm. As the conductive film for the gate electrode 14, for example, tungsten silicide (WS
i) and a polysilicon (DPS) two-layer film
Deposit with a film thickness of i / DPS = 100/100 nm. Further, the insulating film 14a of silicon oxide is formed to a thickness of, for example, 20 n.
The deposition is performed by a low pressure CVD method at m. Similarly, a silicon nitride insulating film 14b is deposited to a thickness of 200 nm by a low pressure CVD method. Further, instead of silicon nitride, the insulating film 14b may be formed by depositing silicon oxide having a thickness equivalent to that of the silicon nitride insulating film 14b by a low-pressure CVD method. Then, an antireflection film is applied, and patterning is performed with the resist 30 for forming the gate electrode 14.
【００２３】次に絶縁膜１４ａ及び１４ｂをドライエッ
チングし、レジスト３０を除去した後、酸化シリコンの
絶縁膜１４ａと窒化シリコンの絶縁膜１４ｂをマスクと
してゲート電極１４をドライエッチングする。さらに、
低濃度のリンイオン注入を行い、ドレイン拡散層１１及
びソース拡散層１２を形成する。Next, after the insulating films 14a and 14b are dry-etched to remove the resist 30, the gate electrode 14 is dry-etched using the silicon oxide insulating film 14a and the silicon nitride insulating film 14b as a mask. further,
By performing low concentration phosphorus ion implantation, a drain diffusion layer 11 and a source diffusion layer 12 are formed.
【００２４】図２（ｂ）に示すように、ゲート電極１４
の側壁に酸化シリコンの絶縁膜１５ａを例えば膜厚２０
ｎｍで堆積し、次に窒化シリコンの絶縁膜１５ｂを例え
ば５０ｎｍ堆積する。そして、絶縁膜１８としてオゾン
ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉ
ｌｉｃａｔｅ）のＣＶＤ法に次いでバイアススパッタ法
によりノンドープの酸化シリコンを堆積させる。絶縁膜
１８の表面をＣＭＰ法、あるいはレジストで平坦化後の
エッチバック法により平坦化する。絶縁膜１８上に窒化
シリコンからなる絶縁膜１９を、例えば膜厚１００ｎｍ
で堆積する。レジスト３１でコンタクト形成用のパター
ニングを行う。As shown in FIG. 2B, the gate electrode 14
A silicon oxide insulating film 15a having a thickness of, for example, 20
Then, an insulating film 15b of silicon nitride is deposited, for example, to a thickness of 50 nm. Then, ozone TEOS (Tetra Ethyl Ortho Si) is used as the insulating film 18.
non-doped silicon oxide is deposited by a bias sputtering method subsequent to the CVD method. The surface of the insulating film 18 is flattened by a CMP method or an etch-back method after flattening with a resist. An insulating film 19 made of silicon nitride is formed on the insulating film 18 to a thickness of, for example, 100 nm.
Is deposited. The resist 31 is patterned for forming a contact.
【００２５】図２（ｃ）に示すように、絶縁膜１９を例
えば、ＣＨＦ3／Ｏ2系のガスを用いたドライエッチング
法により選択的に除去し、また、絶縁膜１８を選択的に
除去する。この絶縁膜１８のドライエッチ法では例えば
Ｃ4Ｆ8／ＣＯ／Ａｒ／ＣＨ2Ｆ2／Ｏ2系のガス、または
前記のガスを２種混合したものを用いる。次に、ＣＨＦ
3／Ｏ2系のガスを用いたドライエッチング法によりコン
タクト（第１，第２の接続孔１６，１７）底部の窒化シ
リコンの絶縁膜１５ｂを選択的に除去する。このとき、
さらに下層の酸化シリコンの絶縁膜１５ａは極めて薄い
のでこのエッチングで自動的に除去される。As shown in FIG. 2C, the insulating film 19 is selectively removed by, for example, a dry etching method using a CHF 3 / O 2 gas, and the insulating film 18 is selectively removed. I do. In the dry etching method of the insulating film 18, for example, a C 4 F 8 / CO / Ar / CH 2 F 2 / O 2 system gas or a mixture of two of the above gases is used. Next, CHF
The silicon nitride insulating film 15b at the bottom of the contacts (first and second connection holes 16, 17) is selectively removed by a dry etching method using a 3 / O 2 -based gas. At this time,
Further, since the lower silicon oxide insulating film 15a is extremely thin, it is automatically removed by this etching.
【００２６】次に図２（ｄ）に示すように、レジスト３
１を除去した後、５１０℃の温度でかつ減圧ＣＶＤ法を
用いて多結晶シリコンの導電膜２０，２１を例えば、膜
厚５００ｎｍで全面に一様に堆積させる。その後、例え
ばＣＭＰ法、あるいはレジストを用いた前述のエッチバ
ック法により絶縁膜１９上の多結晶シリコンの導電膜の
みを選択的に除去する。Next, as shown in FIG.
After removing 1, conductive films 20 and 21 of polycrystalline silicon are uniformly deposited at a temperature of 510 ° C. and a low pressure CVD method, for example, with a film thickness of 500 nm. Thereafter, only the polycrystalline silicon conductive film on the insulating film 19 is selectively removed by, for example, the CMP method or the above-described etch-back method using a resist.
【００２７】そして、オゾンＴＥＯＳのＣＶＤ法により
絶縁膜２２として酸化シリコンを例えば膜厚５０ｎｍ堆
積させる。次にレジスト３２を用いてパターニングを行
い、例えば、Ｃ4Ｆ8／ＣＯ／Ａｒ／ＣＨ2Ｆ2／Ｏ2系の
ガスを用いたドライエッチング法で絶縁膜２２を選択的
に除去する。これは下地が窒化シリコンの絶縁膜１９で
あるからである。Then, silicon oxide is deposited to a thickness of, for example, 50 nm as the insulating film 22 by the ozone TEOS CVD method. Next, patterning is performed using the resist 32, and the insulating film 22 is selectively removed by, for example, a dry etching method using a C 4 F 8 / CO / Ar / CH 2 F 2 / O 2 -based gas. This is because the base is the insulating film 19 of silicon nitride.
【００２８】また図２（ｅ）に示すように、レジスト３
２を除去した後、ビット線２３の導電膜として例えばタ
ングステンシリサイドとポリシリコンの２層膜をＷＳｉ
／ＤＰＳ＝１００／７０ｎｍの膜厚で堆積する。絶縁膜
２４として窒化シリコンを例えば２００ｎｍ堆積する。
さらに、反射防止膜及びレジスト３３によりビット線２
３形成用のパターニングを行う。Further, as shown in FIG.
2 is removed, for example, a two-layer film of tungsten silicide and polysilicon is
It is deposited with a thickness of / DPS = 100/70 nm. As the insulating film 24, silicon nitride is deposited, for example, to a thickness of 200 nm.
Further, the bit line 2 is formed by the anti-reflection film and the resist 33.
Patterning for forming 3 is performed.
【００２９】その後、前記反射防止膜、絶縁膜２４、ビ
ット線２３の導電膜のドライエッチングを行う。次に、
Ｃ4Ｆ8／ＣＯ／Ａｒ／ＣＨ2Ｆ2／Ｏ2系のガスを用い
て、絶縁膜１９をエッチングストッパーにしたドライエ
ッチング法により絶縁膜２２を選択的に除去し、多結晶
シリコンの導電膜２１の表面を露出させる。Thereafter, dry etching of the antireflection film, the insulating film 24 and the conductive film of the bit line 23 is performed. next,
Using a C 4 F 8 / CO / Ar / CH 2 F 2 / O 2 -based gas, the insulating film 22 is selectively removed by a dry etching method using the insulating film 19 as an etching stopper, and the conductivity of the polycrystalline silicon is reduced. The surface of the film 21 is exposed.
【００３０】さらに、図３（ａ），（ｂ），（ｃ）は本
実施の形態１における製造工程後半で半導体装置の断面
を示す図である。図２（ａ），（ｂ），（ｃ），
（ｄ），（ｅ）で説明した製造工程の次の工程を示して
いる。図３（ａ）に示すように、ビット線２３の側壁に
窒化シリコンの絶縁膜２４′を例えば膜厚８０ｎｍで堆
積し、全面エッチバックを行って自己整合的にサイドウ
ォールを形成する。さらに、容量蓄積電極を形成する積
層膜である予備層２８として、例えば不純物濃度差が１
０〜３０パーセント、好ましくは１５パーセントのボロ
ン及びリンの不純物濃度が低い酸化シリコンの低濃度層
２８ａと高い酸化シリコンの高濃度層２８ｂを連続的に
かつ交互に膜厚１５００ｎｍ堆積する。酸化シリコンの
低濃度膜２８ａ，高濃度膜２８ｂの不純物濃度差は、後
に行うエッチング処理の速度から考えて約１０原子パー
セント以上にするのが適当である。そして、ＣＭＰ法、
あるいはレジストのエッチバック法により前記容量蓄積
電極を形成の予備層２８を平坦化する。さらに、レジス
ト３４を用いて容量蓄積電極形成用のパターニングを行
う。FIGS. 3A, 3B and 3C are views showing a cross section of the semiconductor device in the latter half of the manufacturing process according to the first embodiment. 2 (a), (b), (c),
It shows a step subsequent to the manufacturing steps described in (d) and (e). As shown in FIG. 3A, a silicon nitride insulating film 24 'having a thickness of, for example, 80 nm is deposited on the side walls of the bit lines 23, and the whole surface is etched back to form self-aligned side walls. Further, as the preliminary layer 28 which is a laminated film for forming the capacitance storage electrode, for example, the impurity concentration difference is 1
A low concentration layer 28a of silicon oxide having a low impurity concentration of 0 to 30%, preferably 15%, and a high concentration layer 28b of silicon oxide having a low impurity concentration of boron and phosphorus are successively and alternately deposited to a thickness of 1500 nm. It is appropriate that the difference in impurity concentration between the low concentration film 28a and the high concentration film 28b of silicon oxide is about 10 atomic percent or more in view of the speed of an etching process performed later. And the CMP method,
Alternatively, the preliminary layer 28 for forming the capacitance storage electrode is planarized by a resist etch back method. Further, patterning for forming a capacitance storage electrode is performed using the resist 34.
【００３１】図３（ｂ）に示すように、Ｃ4Ｆ8／ＣＯ／
Ａｒ／ＣＨ2Ｆ2／Ｏ2系のガスを用い、ビット線２３の
上面および側面に形成された窒化シリコンの絶縁膜２
４，２４′をエッチングストッパーにしたセルフアライ
ンのドライエッチング法により、前記容量蓄積電極を形
成の予備層２８の開口を選択的に除去し、多結晶シリコ
ンの導電膜２１を露出させる。As shown in FIG. 3B, C 4 F 8 / CO /
Using an Ar / CH 2 F 2 / O 2 gas, a silicon nitride insulating film 2 formed on the upper surface and side surfaces of the bit line 23
The opening of the preliminary layer 28 for forming the capacitor storage electrode is selectively removed by a self-aligned dry etching method using the etching stoppers 4 and 24 'to expose the conductive film 21 of polycrystalline silicon.
【００３２】そして、フッ化水素酸（以下、フッ酸とい
う）を含んだ水溶液、過酸化水素とアンモニアを含んだ
水溶液、あるいは気相フッ酸により予備層２８の側壁を
処理する。不純物濃度の高い高濃度層２８ｂと低い低濃
度層２８ａではエッチングレートが異なる。このため前
記容量蓄積電極形成の予備層２８の開口した側壁表面の
形状は、図３（ｂ）に示すようにじゃばら形状２９とす
ることができる。Then, the side wall of the preliminary layer 28 is treated with an aqueous solution containing hydrofluoric acid (hereinafter referred to as hydrofluoric acid), an aqueous solution containing hydrogen peroxide and ammonia, or gaseous hydrofluoric acid. The etching rate is different between the high concentration layer 28b having a high impurity concentration and the low concentration layer 28a having a low impurity concentration. Therefore, the shape of the open side wall surface of the preliminary layer 28 for forming the capacitance storage electrode can be a bellows shape 29 as shown in FIG.
【００３３】次に、有機金属ソースから金属膜を堆積す
るＣＶＤ法を用いて、例えば、Ｒｕ金属膜を容量蓄積電
極形成の予備層２８の表面全面に膜厚５０ｎｍ堆積す
る。また、前記Ｒｕ金属膜に代えて、チタン膜、窒化チ
タン膜、タングステン膜のような高融点金属や、その窒
化膜を用いることもできる。そして、容量蓄積電極形成
の予備層２８の平面上のＲｕ金属膜のみを、例えばＣＭ
Ｐ法あるいはレジストエッチバック法により選択的に除
去する。これにより、膜圧がほぼ均一のじゃばら形状の
容量蓄積電極２５とすることができる。Next, using a CVD method for depositing a metal film from an organic metal source, for example, a Ru metal film is deposited to a thickness of 50 nm on the entire surface of the preliminary layer 28 for forming the capacitance storage electrode. In place of the Ru metal film, a high melting point metal such as a titanium film, a titanium nitride film, and a tungsten film, or a nitride film thereof can be used. Then, only the Ru metal film on the plane of the auxiliary layer 28 for forming the capacitor storage electrode is, for example, CM
It is selectively removed by a P method or a resist etch back method. This makes it possible to form the rib-shaped capacitor storage electrode 25 having a substantially uniform film pressure.
【００３４】図３（ｃ）に示すように、気相フッ酸処理
で容量蓄積電極形成の予備層２８を選択的に除去し、容
量蓄積電極２５を形成する。そして、その表面に誘電膜
として、ＣＶＤ法により酸化タンタルからなる高誘電率
の容量誘電体膜２６を例えば膜厚１０ｎｍで堆積する。
容量誘電体膜２６としては、酸化タンタル以外に一般に
ＢＳＴ（（Ｂａ，Ｓｒ，）ＴｉＯ3チタン酸バリウム・
ストロンチウム）と呼ばれている強誘電体膜などを用い
てもよい。さらに、容量誘電体膜２６を形成後、有機金
属ソースのＣＶＤ法によりＲｕ金属膜の容量対向電極２
７を例えば膜厚１５００ｎｍで堆積する。また、前記Ｒ
ｕ金属膜に代えて、チタン膜，窒化チタン膜，タングス
テン膜のような高融点金属や、その窒化膜も用いること
もできる。As shown in FIG. 3C, the preliminary layer 28 for forming the capacitance storage electrode is selectively removed by a gaseous hydrofluoric acid treatment to form the capacitance storage electrode 25. Then, a high dielectric constant capacitor dielectric film 26 of tantalum oxide is deposited as a dielectric film to a thickness of, for example, 10 nm on the surface by CVD.
As the capacitor dielectric film 26, besides tantalum oxide, generally, BST ((Ba, Sr,) TiO 3 barium titanate.
A ferroelectric film called strontium) may be used. Further, after the capacitor dielectric film 26 is formed, the capacitor counter electrode 2 of a Ru metal film is formed by a CVD method using an organic metal source.
7 is deposited to a thickness of, for example, 1500 nm. In addition, the R
Instead of the u metal film, a high melting point metal such as a titanium film, a titanium nitride film, and a tungsten film, or a nitride film thereof can also be used.
【００３５】以上のようにして、メモリセル部の電荷蓄
積容量のキャパシタまでが完成する。この実施の形態１
では、容量蓄積電極が従来のＨＳＧ法の技術ではなく、
高濃度および低濃度の不純物を含むそれぞれの酸化シリ
コンの膜を積層することによって形成される。酸化シリ
コンの膜はＣＶＤ法により約４００℃前後の温度で形成
可能であり、しかも容量蓄積電極の表面積を増加させる
ためにじゃばら形状２９を形成するのにウエットエッチ
しか用いない。したがって、高温で熱処理されることが
なく、極浅の拡散層を有する記憶用半導体装置を形成す
ることができる。As described above, the capacitor up to the charge storage capacitor in the memory cell portion is completed. Embodiment 1
Then, the capacitance storage electrode is not the technology of the conventional HSG method,
It is formed by stacking respective silicon oxide films containing high-concentration and low-concentration impurities. The silicon oxide film can be formed by a CVD method at a temperature of about 400 ° C., and only wet etching is used to form the bellows shape 29 in order to increase the surface area of the capacitance storage electrode. Therefore, it is possible to form a memory semiconductor device having an extremely shallow diffusion layer without heat treatment at a high temperature.
【００３６】また、前記の製造方法の工程から明らかな
ように、高誘電率の容量誘電体膜、強誘電体膜に対応す
る、金属やその化合物材料からなる容量蓄積電極も容易
にじゃばら形状を得ることができる。この実施の形態１
は、０．１８μｍルールのような非常に微細なメモリセ
ルを持ち、高誘電率の容量誘電体膜を用いる半導体装置
に対して有効な方法であるが、容量蓄積電極２５にポリ
シリコンを用い、容量誘電体膜２６として酸化シリコン
−窒化シリコン−酸化シリコン構造（ＯＮＯ膜）を採用
できることは言うまでもない。この場合は、図３
（ｂ），図３（ｃ）の工程において、じゃばら形状２９
を形成した後、Ｒｕ金属膜を堆積する代わりにポリシリ
コンを堆積し、容量誘電体膜２６としてＯＮＯ膜を形成
すればよい。Further, as is apparent from the above-described manufacturing method, the capacitance storage electrode made of metal or its compound material corresponding to the high-permittivity dielectric film or ferroelectric film can be easily formed in a staggered shape. Obtainable. Embodiment 1
Is an effective method for a semiconductor device having a very fine memory cell such as the 0.18 μm rule and using a capacitor dielectric film having a high dielectric constant. It goes without saying that a silicon oxide-silicon nitride-silicon oxide structure (ONO film) can be adopted as the capacitor dielectric film 26. In this case, FIG.
(B), in the process of FIG.
Is formed, polysilicon is deposited instead of depositing a Ru metal film, and an ONO film may be formed as the capacitor dielectric film 26.
【００３７】（実施の形態２）図４（ａ），（ｂ），
（ｃ）は本発明の実施の形態２におけるじゃばら形状の
容量蓄積電極を製造する一部工程の半導体装置の断面を
示す図である。図３（ａ），（ｂ），（ｃ）と同じくＤ
ＲＡＭのメモリセル部分を示し、ビット線の形成工程ま
では実施の形態１と全く同一であり、図１において説明
した構成部材に対応し同等の機能のものには同一の符号
を付してこれを示す。本実施の形態２において、容量蓄
積電極のじゃばら形状を形成する実施の形態１による方
法以外の形成方法を示すものである。以下に本発明の実
施の形態２について、図面を参照しながら説明する。(Embodiment 2) FIGS. 4 (a), (b),
FIG. 9C is a diagram illustrating a cross section of the semiconductor device in a partial process of manufacturing the bellows-shaped capacitance storage electrode according to the second embodiment of the present invention. As in FIGS. 3A, 3B and 3C, D
This shows the memory cell portion of the RAM, which is completely the same as that of the first embodiment up to the step of forming the bit lines. The components having the same functions and corresponding to the components described in FIG. Is shown. In the second embodiment, a forming method other than the method according to the first embodiment for forming the staggered shape of the capacitance storage electrode is shown. Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
【００３８】前記実施の形態１と同様にビット線形成
後、図４（ａ）に示すように、容量蓄積電極形成の予備
層２８として、窒化シリコン層２８ａ′と酸化シリコン
層２８ｂ′とからなる積層膜を交互に全体として膜厚１
５００ｎｍ堆積する。あるいは、この容量蓄積電極形成
の予備層２８は酸化シリコン層と金属層の積層構造であ
ってもよい。さらに、ＣＭＰ法あるいはレジストのエッ
チバック法により、前記容量蓄積電極形成の予備層２８
を平坦化する。次に、レジスト３４を用いて容量蓄積電
極形成用のパターニングを行う。After the bit lines are formed in the same manner as in the first embodiment, as shown in FIG. 4A, a preliminary layer 28 for forming a capacitance storage electrode is composed of a silicon nitride layer 28a 'and a silicon oxide layer 28b'. The thickness of the laminated film is 1
Deposit 500 nm. Alternatively, the preliminary layer 28 for forming the capacitance storage electrode may have a laminated structure of a silicon oxide layer and a metal layer. Further, the preliminary layer 28 for forming the capacitance storage electrode is formed by a CMP method or a resist etch-back method.
Is flattened. Next, patterning for forming a capacitance storage electrode is performed using the resist 34.
【００３９】図４（ｂ）に示すように、ドライエッチン
グ法により、容量蓄積電極形成の予備層２８を選択的に
除去し、電荷蓄積容量とソース拡散層１２を接続するコ
ンタクト（第２の接続孔１７）に埋め込まれた多結晶シ
リコンの導電体２１の表面を露出する。そして、フッ酸
を含んだ水溶液、過酸化水素とアンモニアを含んだ水溶
液、あるいは気相フッ酸により容量蓄積電極形成の予備
層２８の側壁をエッチング処理を行う。ここで、窒化シ
リコン層２８ａ′と酸化シリコン層２８ｂ′とではエッ
チングレートが異なるため、前記容量蓄積電極を形成す
る予備層２８のレジストパターンにより開口した側部表
面の形状は、図４（ｂ）に示すようにじゃばら形状２９
となる。As shown in FIG. 4B, the preliminary layer 28 for forming the capacitor storage electrode is selectively removed by a dry etching method, and a contact (second connection) connecting the charge storage capacitor and the source diffusion layer 12 is formed. The surface of the polycrystalline silicon conductor 21 embedded in the hole 17) is exposed. Then, the side wall of the preliminary layer 28 for forming the capacity storage electrode is etched with an aqueous solution containing hydrofluoric acid, an aqueous solution containing hydrogen peroxide and ammonia, or gas-phase hydrofluoric acid. Here, since the etching rates are different between the silicon nitride layer 28a 'and the silicon oxide layer 28b', the shape of the side surface opened by the resist pattern of the preliminary layer 28 forming the capacitance storage electrode is shown in FIG. The bellows shape 29 as shown in
Becomes
【００４０】次に図４（ｃ）に示すように、Ｒｕ金属膜
を容量蓄積電極形成の予備層２８の全面に例えば膜厚５
０ｎｍ堆積し、容量蓄積電極形成の予備層２８の平面上
のＲｕ金属膜のみを、例えばＣＭＰ法あるいはレジスト
エッチバック法により選択的に除去する。さらに、容量
蓄積電極形成の予備層２８を選択的に除去し、容量蓄積
電極２５を形成する。そして、ＣＶＤ法により酸化タン
タルからなる高誘電率の容量誘電体膜２６を例えば膜厚
１０ｎｍで堆積する。さらに、容量誘電体膜２６を形成
後、Ｒｕ金属膜の容量対向電極２７を例えば膜厚１５０
０ｎｍで堆積する。以上のようにして、窒化シリコン層
２８ａ′，酸化シリコン層２８ｂ′による予備層２８に
よってもじゃばら形状の容量蓄積電極２５によるメモリ
セル部のキャパシタが完成する。Next, as shown in FIG. 4C, a Ru metal film is formed over the entire surface of the auxiliary layer
Only the Ru metal film on the plane of the preliminary layer 28 for forming the capacitance storage electrode is selectively removed by, for example, a CMP method or a resist etch-back method. Further, the preliminary layer 28 for forming the capacitance storage electrode is selectively removed to form the capacitance storage electrode 25. Then, a high-dielectric-constant capacitive dielectric film 26 of tantalum oxide is deposited to a thickness of, for example, 10 nm by a CVD method. Further, after the capacitor dielectric film 26 is formed, the capacitance counter electrode 27 of a Ru metal film is
Deposit at 0 nm. As described above, the capacitor in the memory cell portion is formed by the flaky capacitance storage electrode 25 also by the auxiliary layer 28 of the silicon nitride layer 28a 'and the silicon oxide layer 28b'.
【００４１】[0041]
【発明の効果】以上説明したように、本発明によれば、
メモリセルのキャパシタを得るため容量蓄積電極の表面
積の拡大可能な半導体装置を提供し、具体的には、容量
蓄積電極の表面の形状をじゃばら構造にすることにより
ＨＳＧ法の技術と同様、電極の表面積を拡大でき、キャ
パシタ容量の拡大が可能になる。その容量蓄積電極の表
面積を拡大するためのじゃばら構造の形成において、Ｈ
ＳＧ法のような高温の熱処理を必要としないものであ
り、従来のＨＳＧ技術で問題となるショートチャネル効
果の発生や接合抵抗増加の防止に対して必要な０．２μ
ｍ以下の極浅のシャロージャンクションの形成に関する
問題を回避できる。As described above, according to the present invention,
In order to obtain a capacitor of a memory cell, a semiconductor device capable of increasing the surface area of a capacitance storage electrode is provided. Specifically, by forming the surface of the capacitance storage electrode into a staggered structure, the electrode is formed in the same manner as in the HSG method. The surface area can be increased, and the capacitance of the capacitor can be increased. In forming a bellows structure for enlarging the surface area of the capacitance storage electrode, H
It does not require a high-temperature heat treatment such as the SG method, and is 0.2 μm necessary for preventing the occurrence of a short channel effect and an increase in junction resistance, which are problems with the conventional HSG technology.
m can be avoided.
【００４２】また、容量蓄積電極の材料として、従来の
アモルファスシリコン又は多結晶シリコンに適用可能で
あるだけでなく、今後の微細メモリセルの容量絶縁膜と
して高誘電率膜，強誘電体膜に対応する電極材料として
使用の可能性が大きい金属、又は金属シリサイド材料に
も適用して容量蓄積電極の表面積を拡大可能であり、
０．１８μｍルール以下の超ＬＳＩの製造に有用な方法
となり得る。In addition to being applicable to conventional amorphous silicon or polycrystalline silicon as a material of the capacitor storage electrode, it is also applicable to a high dielectric constant film and a ferroelectric film as a capacitor insulating film of a future fine memory cell. It is possible to increase the surface area of the capacitance storage electrode by applying to a metal having a high possibility of being used as an electrode material, or a metal silicide material,
This can be a useful method for manufacturing a VLSI having a rule of 0.18 μm or less.
【００４３】以上に述べたように、本発明は０．１８μ
ｍルール以下のＤＲＡＭのような超ＬＳＩ素子に対し
て、データ読み出しの信頼性向上，ソフトエラーの防
止，低消費電力の面から、定期的に行うリフレッシュ動
作の回数を減らすことができるという効果を奏する。As described above, the present invention provides a 0.18 μm
For super LSI devices such as DRAMs with m rules or less, the effect of reducing the number of periodic refresh operations can be reduced from the viewpoint of improving data read reliability, preventing soft errors, and reducing power consumption. Play.
【図１】本発明の実施の形態におけるＤＲＡＭのメモリ
セル部分を示す断面構造図FIG. 1 is a sectional structural view showing a memory cell portion of a DRAM according to an embodiment of the present invention;
【図２】（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は本
発明の実施の形態１における製造工程前半で半導体装置
の断面を示す図FIGS. 2A, 2B, 2C, 2D, and 2E are cross-sectional views of a semiconductor device in a first half of a manufacturing process according to a first embodiment of the present invention;
【図３】（ａ），（ｂ），（ｃ）は本発明の実施の形態
１における製造工程後半で半導体装置の断面を示す図FIGS. 3A, 3B, and 3C are views showing a cross section of the semiconductor device in a second half of the manufacturing process according to the first embodiment of the present invention; FIGS.
【図４】（ａ），（ｂ），（ｃ）は本発明の実施の形態
２におけるじゃばら形状のキャパシタを製造する一部工
程の半導体装置の断面を示す図FIGS. 4A, 4B, and 4C are cross-sectional views of a semiconductor device in a partial process for manufacturing a bellows-shaped capacitor according to a second embodiment of the present invention;
【図５】（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は従
来のＨＳＧ法を用いた円筒型キャパシタの製造工程の半
導体装置の断面を示す図5 (a), (b), (c), (d), and (e) are cross-sectional views of a semiconductor device in a manufacturing process of a cylindrical capacitor using a conventional HSG method.
１ レジストパターン ２，１４ａ，１４ｂ，１５ａ，１５ｂ，１８，１９，２
２，２４，２４′ 絶縁膜 ３ 下層導電膜 ４ コンタクト ５，２０，２１ 導電膜 ６，２５ キャパシタ（容量蓄積電極） ７ 半球状の凹凸 １０ 半導体基板 １０′ ドープ領域 １１ ドレイン拡散領域 １２ ソース拡散領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 複合絶縁膜 １６ 第１の接続孔 １７ 第２の接続孔 ２３ ビット線 ２６ 容量誘電体膜 ２７ 容量対向電極 ２８ 予備層 ２８ａ 低濃度層 ２８ｂ 高濃度層 ２８ａ′ 窒化シリコン層 ２８ｂ′ 酸化シリコン層 ２９ じゃばら形状 ３０，３１，３２，３３，３４ レジスト1 resist pattern 2, 14a, 14b, 15a, 15b, 18, 19, 2
2, 24, 24 'insulating film 3 lower conductive film 4 contact 5, 20, 21 conductive film 6, 25 capacitor (capacity storage electrode) 7 hemispherical unevenness 10 semiconductor substrate 10' doped region 11 drain diffusion region 12 source diffusion region Reference Signs List 13 gate insulating film 14 gate electrode 15 composite insulating film 16 first connection hole 17 second connection hole 23 bit line 26 capacitor dielectric film 27 capacitor counter electrode 28 preliminary layer 28a low concentration layer 28b high concentration layer 28a 'silicon nitride Layer 28b 'silicon oxide layer 29 bellows 30, 31, 32, 33, 34 resist
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋崎 豊幸 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F083 AD29 AD48 AD49 AD63 FR02 GA10 JA03 JA04 JA35 JA38 JA53 PR05 PR39 PR40 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Toyoyuki Shimazaki 1-1, Sachimachi, Takatsuki-shi, Osaka Matsushita Electronics Co., Ltd. F-term (reference) 5F083 AD29 AD48 AD49 AD63 FR02 GA10 JA03 JA04 JA35 JA38 JA53 PR05 PR39 PR40
Claims (11)
電荷蓄積用電極の対向電極と、前記電荷蓄積用電極と前
記対向電極との間に設けられた誘電膜とで構成されるキ
ャパシタを有し、前記電荷蓄積用電極の表面はじゃばら
形状となっていることを特徴とする半導体装置。1. A capacitor comprising a charge storage electrode, a counter electrode of the charge storage electrode, and a dielectric film provided between the charge storage electrode and the counter electrode on a semiconductor substrate. Wherein the surface of the charge storage electrode has a bellows shape.
に対して筒状の垂直壁であり、前記垂直壁の表裏両面が
じゃばら形状であることを特徴とする請求項１記載の半
導体装置。2. The semiconductor device according to claim 1, wherein the charge storage electrode is a cylindrical vertical wall with respect to the surface of the semiconductor substrate, and both the front and back surfaces of the vertical wall are in a bellows shape.
ほぼ均一のじゃばら形状であることを特徴とする請求項
２記載の半導体装置。3. The semiconductor device according to claim 2, wherein the vertical wall of the charge storage electrode has a rib shape with a substantially uniform film thickness.
属化合物からなり、前記誘電膜は、高誘電率膜または強
誘電体膜からなることを特徴とする請求項１，２または
３に記載の半導体装置。4. The charge storage electrode according to claim 1, wherein the charge storage electrode is made of a metal or a metal compound, and the dielectric film is made of a high dielectric constant film or a ferroelectric film. Semiconductor device.
異なる膜を少なくとも２層以上積層して積層膜を形成す
る工程と、前記積層膜の所定領域を選択的に除去して開
口を形成する工程と、エッチング速度の異なる前記積層
膜の前記開口をエッチング処理し、前記開口の側壁面を
じゃばら形状とする工程と、前記開口のじゃばら形状の
側壁に電荷蓄積用電極となる導電膜を被着する工程と、
前記導電膜の電荷蓄積用電極形成後に前記積層膜を除去
する工程と、前記電荷蓄積用電極上に誘電膜を形成する
工程と、さらに前記誘電膜上に前記電荷蓄積用電極と対
向する対向電極を形成する工程とからなることを特徴と
する半導体装置の製造方法。5. A step of laminating at least two films having different etching rates on a semiconductor substrate to form a laminated film, and a step of selectively removing a predetermined region of the laminated film to form an opening. Etching the openings of the stacked films having different etching rates to form a staggered side wall surface, and applying a conductive film serving as a charge storage electrode to the staggered side walls of the opening. When,
Removing the laminated film after forming the charge storage electrode of the conductive film, forming a dielectric film on the charge storage electrode, and further forming a counter electrode on the dielectric film facing the charge storage electrode. Forming a semiconductor device.
膜は、不純物濃度が異なる酸化シリコン系の膜からなる
ことを特徴とする請求項５記載の半導体装置の製造方
法。6. The method according to claim 5, wherein the stacked films having different etching rates are made of silicon oxide-based films having different impurity concentrations.
の膜は、不純物濃度差が１０〜３０パーセント異なるこ
とを特徴とする請求項６記載の半導体装置の製造方法。7. The method according to claim 6, wherein the silicon oxide-based films having different impurity concentrations have different impurity concentration differences by 10 to 30%.
膜は、酸化シリコン系の膜と前記酸化シリコン系の膜以
外のものであることを特徴とする請求項５記載の半導体
装置の製造方法。8. The method according to claim 5, wherein the stacked films having different etching rates are other than a silicon oxide film and the silicon oxide film.
窒化シリコン膜であることを特徴とする請求項８記載の
半導体装置の製造方法。9. Other than the silicon oxide-based film,
9. The method according to claim 8, wherein the method is a silicon nitride film.
水素酸を含む水溶液、または過酸化水素酸とアンモニア
を含む水溶液、または気相フッ化水素酸で処理すること
を特徴とする請求項５，６，７，８または９に記載の半
導体装置の製造方法。10. The etching of the opening is performed with an aqueous solution containing hydrofluoric acid, an aqueous solution containing hydrogen peroxide and ammonia, or gas-phase hydrofluoric acid. 10. The method of manufacturing a semiconductor device according to 6, 7, 8 or 9.
の化合物からなり、前記誘電膜は高誘電率膜または強誘
電体膜からなることを特徴とする請求項５記載の半導体
装置の製造方法。11. The method according to claim 5, wherein the charge storage electrode is made of a metal or a compound thereof, and the dielectric film is made of a high dielectric constant film or a ferroelectric film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263253A JP2000101037A (en) | 1998-09-17 | 1998-09-17 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263253A JP2000101037A (en) | 1998-09-17 | 1998-09-17 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101037A true JP2000101037A (en) | 2000-04-07 |
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ID=17386910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10263253A Pending JP2000101037A (en) | 1998-09-17 | 1998-09-17 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
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| JP (1) | JP2000101037A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085636A (en) * | 1999-08-25 | 2001-03-30 | Samsung Electronics Co Ltd | Fabrication method of capacitor having high capacity and fabrication method of semiconductor device utilizing it |
| JP2007520072A (en) * | 2004-01-29 | 2007-07-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Vertical nanotube semiconductor device structure and method for forming the same |
-
1998
- 1998-09-17 JP JP10263253A patent/JP2000101037A/en active Pending
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|---|---|---|---|---|
| JP2001085636A (en) * | 1999-08-25 | 2001-03-30 | Samsung Electronics Co Ltd | Fabrication method of capacitor having high capacity and fabrication method of semiconductor device utilizing it |
| JP2007520072A (en) * | 2004-01-29 | 2007-07-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Vertical nanotube semiconductor device structure and method for forming the same |
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