JP2000100783A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000100783A JP2000100783A JP10263730A JP26373098A JP2000100783A JP 2000100783 A JP2000100783 A JP 2000100783A JP 10263730 A JP10263730 A JP 10263730A JP 26373098 A JP26373098 A JP 26373098A JP 2000100783 A JP2000100783 A JP 2000100783A
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Abstract
(57)【要約】
【課題】ドライエッチングにおけるプラズマ異常放電の
防止する。 【解決手段】ドライエッチング条件を電極間隔距離を８
から１２ｍｍの範囲、高周波の周波数を３８０ＫＨｚに
することのいずれか一つを選択する。 【効果】微細化されたＬＳＩ等の半導体装置の多層配線
に於ける、導電層へドライエッチング方法を用いた接続
孔の形成を、プラズマの異常放電が発生しない様に改善
し、配線の断線防止、接続孔の加工不良防止、電気特性
や品質に係わる長期信頼性と量産安定性の改善効果があ
り、微細半導体装置の安定供給を可能にするものであ
る。
防止する。 【解決手段】ドライエッチング条件を電極間隔距離を８
から１２ｍｍの範囲、高周波の周波数を３８０ＫＨｚに
することのいずれか一つを選択する。 【効果】微細化されたＬＳＩ等の半導体装置の多層配線
に於ける、導電層へドライエッチング方法を用いた接続
孔の形成を、プラズマの異常放電が発生しない様に改善
し、配線の断線防止、接続孔の加工不良防止、電気特性
や品質に係わる長期信頼性と量産安定性の改善効果があ
り、微細半導体装置の安定供給を可能にするものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法において接続孔をドライエッチング方法を用いて、
プラズマ異常放電を起こさず該絶縁膜を通して該導電層
上に形成することに関するものである。
方法において接続孔をドライエッチング方法を用いて、
プラズマ異常放電を起こさず該絶縁膜を通して該導電層
上に形成することに関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、図１、
図５のようであった。図１において、１０１は導電層、
１０２は絶縁膜、１０３はレジスト、１０４は接続孔で
ある。図５は、反応室にガスを導入し、平行に置かれた
電極の間に高周波を印加してガスをプラズマ化し、エッ
チングを行うＲＩＥ型ドライエッチング装置であり、５
０１は印加電極、５０２は接地電極、５０３はウエハ、
５０４は高周波電源、５０５は電極間隔距離である。
図５のようであった。図１において、１０１は導電層、
１０２は絶縁膜、１０３はレジスト、１０４は接続孔で
ある。図５は、反応室にガスを導入し、平行に置かれた
電極の間に高周波を印加してガスをプラズマ化し、エッ
チングを行うＲＩＥ型ドライエッチング装置であり、５
０１は印加電極、５０２は接地電極、５０３はウエハ、
５０４は高周波電源、５０５は電極間隔距離である。
【０００３】図１において、Ｓｉ基板の上方に該導電層
１０１を例えばシリコン基板の不純物層、不純物がドー
ピングされた多結晶Ｓｉ（ＰｏｌｙＳｉ）や金属あるい
はこれらの合金等で形成する。その上に絶縁膜１０２を
例えばモノシランと酸素を用いた化学気相成長法による
二酸化珪素膜、あるいは熱酸化によるシリコン酸化膜と
気相成長によるボロンやリンを含むＢＰＳＧで形成す
る。その上に該導電層１０１と電気接続を取る為の該接
続孔１０４を該絶縁膜１０２上にフォトレジストパター
ン１０３を例えばホール径が０．６μｍの大きさで形成
する（図１ａ）。該フォトレジストパターン１０３をマ
スクとして、該接続孔１０４をドライエッチング方法を
用いて、該絶縁膜１０２を通して該導電層１０１上に形
成している（図１ｂ）。
１０１を例えばシリコン基板の不純物層、不純物がドー
ピングされた多結晶Ｓｉ（ＰｏｌｙＳｉ）や金属あるい
はこれらの合金等で形成する。その上に絶縁膜１０２を
例えばモノシランと酸素を用いた化学気相成長法による
二酸化珪素膜、あるいは熱酸化によるシリコン酸化膜と
気相成長によるボロンやリンを含むＢＰＳＧで形成す
る。その上に該導電層１０１と電気接続を取る為の該接
続孔１０４を該絶縁膜１０２上にフォトレジストパター
ン１０３を例えばホール径が０．６μｍの大きさで形成
する（図１ａ）。該フォトレジストパターン１０３をマ
スクとして、該接続孔１０４をドライエッチング方法を
用いて、該絶縁膜１０２を通して該導電層１０１上に形
成している（図１ｂ）。
【０００４】図５において、該接続孔１０４のドライエ
ッチング方法において、反応室内の該印加電極５０１と
該接地電極５０２の該電極間隔距離５０５を例えば、
１．６ｍｍで、反応室にプロセスガスを例えばＣＦ4
２０ｓｃｃｍとＣＨＦ3 ２０ｓｃｃｍとＡｒ ２００
ｓｃｃｍ導入し、装置内の圧力を例えば２００ｍＴｏｒ
ｒとし、高周波の周波数を例えば１３．５６ＭＨｚ、印
加電圧を例えば８００Ｗを加えた条件で、ガスをプラズ
マ化し、エッチングを行うと、ホール径が例えば０．６
μｍのとき、エッチング速度が４８３．９ｎｍ／ｍｉ
ｎ、均一性が５．８％、対ポリＳｉとの選択比が１３．
９４であった。
ッチング方法において、反応室内の該印加電極５０１と
該接地電極５０２の該電極間隔距離５０５を例えば、
１．６ｍｍで、反応室にプロセスガスを例えばＣＦ4
２０ｓｃｃｍとＣＨＦ3 ２０ｓｃｃｍとＡｒ ２００
ｓｃｃｍ導入し、装置内の圧力を例えば２００ｍＴｏｒ
ｒとし、高周波の周波数を例えば１３．５６ＭＨｚ、印
加電圧を例えば８００Ｗを加えた条件で、ガスをプラズ
マ化し、エッチングを行うと、ホール径が例えば０．６
μｍのとき、エッチング速度が４８３．９ｎｍ／ｍｉ
ｎ、均一性が５．８％、対ポリＳｉとの選択比が１３．
９４であった。
【０００５】デザインルールの縮小化に伴い多層配線
は、導電層と絶縁膜か形成される毎に、導電層と電気接
続を取る為の接続孔が繰り返し形成されており、接続孔
を２層目より３層目の導電層に形成する多層配線構造ほ
ど、接続孔を形成するドライエッチング時に、プラズマ
の異常放電が発生しやすい。プラズマの異常放電は、プ
ラズマから導電層に放電が落ち、配線を破壊し断線させ
たり、また、パーティクルを発生させ、接続孔の加工不
良を起こすため、歩留まりを低下させる極めて難しく大
きな問題がある。
は、導電層と絶縁膜か形成される毎に、導電層と電気接
続を取る為の接続孔が繰り返し形成されており、接続孔
を２層目より３層目の導電層に形成する多層配線構造ほ
ど、接続孔を形成するドライエッチング時に、プラズマ
の異常放電が発生しやすい。プラズマの異常放電は、プ
ラズマから導電層に放電が落ち、配線を破壊し断線させ
たり、また、パーティクルを発生させ、接続孔の加工不
良を起こすため、歩留まりを低下させる極めて難しく大
きな問題がある。
【０００６】これらの改善策の一つとして、多層配線構
造を取らないことや、層間容量を増大させる導電層の長
さや膜厚を減少させることが考えられるが、微細化に逆
行するため現実的でない。
造を取らないことや、層間容量を増大させる導電層の長
さや膜厚を減少させることが考えられるが、微細化に逆
行するため現実的でない。
【０００７】また、改善策の一つとして、接続孔を形成
するドライエッチング時に発生するセルフバイアス（Ｖ
ｄｃ）が極端に小さくなる装置、例えば、プラズマを発
生させる高周波（プラズマソース）とウエハにイオンを
引き込む高周波（イオンソース）を分離し、コントロー
ルが可能なＥＣＲ型、ヘリコン型、またはＩＣＰ型エッ
チング装置が考えられるが、現在、絶縁膜をエッチング
して、接続孔を安定して、再現良く、安価にできる装置
がなく、現実的でない。
するドライエッチング時に発生するセルフバイアス（Ｖ
ｄｃ）が極端に小さくなる装置、例えば、プラズマを発
生させる高周波（プラズマソース）とウエハにイオンを
引き込む高周波（イオンソース）を分離し、コントロー
ルが可能なＥＣＲ型、ヘリコン型、またはＩＣＰ型エッ
チング装置が考えられるが、現在、絶縁膜をエッチング
して、接続孔を安定して、再現良く、安価にできる装置
がなく、現実的でない。
【０００８】また、改善策の一つとして、ＲＩＥ型ドラ
イエッチング装置で、接続孔を形成するドライエッチン
グ時に発生するセルフバイアス（Ｖｄｃ）を小さくする
ため、高周波の印加電圧を極端に小さくすることが考え
られるが、印加電圧の大きさとエッチング速度は比例関
係にあり、エッチング速度の低下で、単位時間に処理で
きるウエハ枚数が極端に少なくなり、また、印加電圧が
極端に小さいとプラズマ放電の立ち上がりや放電の安定
性がなく、安定に、再現良く、供給することが不可能と
なり量産としては、現実性がない。
イエッチング装置で、接続孔を形成するドライエッチン
グ時に発生するセルフバイアス（Ｖｄｃ）を小さくする
ため、高周波の印加電圧を極端に小さくすることが考え
られるが、印加電圧の大きさとエッチング速度は比例関
係にあり、エッチング速度の低下で、単位時間に処理で
きるウエハ枚数が極端に少なくなり、また、印加電圧が
極端に小さいとプラズマ放電の立ち上がりや放電の安定
性がなく、安定に、再現良く、供給することが不可能と
なり量産としては、現実性がない。
【０００９】
【発明が解決しようとする課題】しかるに本発明は、係
る問題点を解決するもので、ドライエッチング条件で、
電極間隔距離を８から１２ｍｍの範囲、または、高周波
の周波数を３８０ＫＨｚのいずれか一つを選択すること
で、プラズマの異常放電が発生せず、接続孔を形成する
エッチング方法を提供し、現在、使用している装置で、
安定して、再現良く、安価に、電気特性、歩留りや信頼
性向上を図り微細半導体装置の実用化と安定供給を目的
とするものである。
る問題点を解決するもので、ドライエッチング条件で、
電極間隔距離を８から１２ｍｍの範囲、または、高周波
の周波数を３８０ＫＨｚのいずれか一つを選択すること
で、プラズマの異常放電が発生せず、接続孔を形成する
エッチング方法を提供し、現在、使用している装置で、
安定して、再現良く、安価に、電気特性、歩留りや信頼
性向上を図り微細半導体装置の実用化と安定供給を目的
とするものである。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、少なくとも、半導体素子の
導電層を形成する工程、該導電層上に絶縁膜を形成する
工程、該導電層と電気接続を取る為の接続孔を該絶縁膜
上にフォトレジストパターンを形成する工程、該フォト
レジストパターンをマスクとして、該接続孔をドライエ
ッチング方法を用いて、プラズマ異常放電を起こさず該
絶縁膜を通して該導電層上に形成することを特徴とす
る。
造方法は、半導体基板上に、少なくとも、半導体素子の
導電層を形成する工程、該導電層上に絶縁膜を形成する
工程、該導電層と電気接続を取る為の接続孔を該絶縁膜
上にフォトレジストパターンを形成する工程、該フォト
レジストパターンをマスクとして、該接続孔をドライエ
ッチング方法を用いて、プラズマ異常放電を起こさず該
絶縁膜を通して該導電層上に形成することを特徴とす
る。
【００１１】本発明の半導体装置の製造方法は、該ドラ
イエッチング方法において、反応室にガスを導入し、高
周波を印加して、ガスをプラズマ化し、該絶縁膜をエッ
チングするＲＩＥ型ドライエッチング方法を用いること
を特徴とする。
イエッチング方法において、反応室にガスを導入し、高
周波を印加して、ガスをプラズマ化し、該絶縁膜をエッ
チングするＲＩＥ型ドライエッチング方法を用いること
を特徴とする。
【００１２】本発明の半導体装置の製造方法は、該ドラ
イエッチング方法において、電極間隔距離を８から１２
ｍｍの範囲を用いることを特徴とする。
イエッチング方法において、電極間隔距離を８から１２
ｍｍの範囲を用いることを特徴とする。
【００１３】本発明の半導体装置の製造方法は、該ドラ
イエッチング方法において、高周波の周波数を３８０Ｋ
Ｈｚを用いることを特徴とする。
イエッチング方法において、高周波の周波数を３８０Ｋ
Ｈｚを用いることを特徴とする。
【００１４】
【発明の実施の形態】以下に本発明の実施例を図面に基
づいて説明する。図１は、本発明の半導体装置の実施例
を示す要部の断面図であり、１０１は導電層、１０２は
絶縁膜、１０３はレジスト、１０４は接続孔である。図
２は、本発明の半導体装置の実施例を示す要部の断面図
であり、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うＲＩＥ型ドライエッチング装置であり、２０１は
印加電極、２０２は接地電極、２０３はウエハ、２０４
は高周波電源、２０５は電極間隔距離である。
づいて説明する。図１は、本発明の半導体装置の実施例
を示す要部の断面図であり、１０１は導電層、１０２は
絶縁膜、１０３はレジスト、１０４は接続孔である。図
２は、本発明の半導体装置の実施例を示す要部の断面図
であり、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うＲＩＥ型ドライエッチング装置であり、２０１は
印加電極、２０２は接地電極、２０３はウエハ、２０４
は高周波電源、２０５は電極間隔距離である。
【００１５】図１において、Ｓｉ基板の上方に該導電層
１０１を例えばシリコン基板の不純物層、不純物がドー
ピングされた多結晶Ｓｉ（ＰｏｌｙＳｉ）や金属あるい
はこれらの合金等で形成する。その上に該絶縁膜１０２
を例えばモノシランと酸素を用いた化学気相成長法によ
る二酸化珪素膜、あるいは熱酸化によるシリコン酸化膜
と気相成長によるボロンやリンを含むＢＰＳＧで形成す
る。その上に該導電層１０１と電気接続を取る為の該接
続孔１０４を該絶縁膜１０２上に該フォトレジストパタ
ーン１０３を例えばホール径が０．６μｍの大きさで形
成する（図１ａ）。該フォトレジストパターン１０３を
マスクとして、該接続孔１０４をドライエッチング方法
を用いて、該絶縁膜１０２を通して該導電層１０１上に
形成している（図１ｂ）。
１０１を例えばシリコン基板の不純物層、不純物がドー
ピングされた多結晶Ｓｉ（ＰｏｌｙＳｉ）や金属あるい
はこれらの合金等で形成する。その上に該絶縁膜１０２
を例えばモノシランと酸素を用いた化学気相成長法によ
る二酸化珪素膜、あるいは熱酸化によるシリコン酸化膜
と気相成長によるボロンやリンを含むＢＰＳＧで形成す
る。その上に該導電層１０１と電気接続を取る為の該接
続孔１０４を該絶縁膜１０２上に該フォトレジストパタ
ーン１０３を例えばホール径が０．６μｍの大きさで形
成する（図１ａ）。該フォトレジストパターン１０３を
マスクとして、該接続孔１０４をドライエッチング方法
を用いて、該絶縁膜１０２を通して該導電層１０１上に
形成している（図１ｂ）。
【００１６】図２において、該接続孔１０４のドライエ
ッチング方法において、反応室内の該印加電極２０１と
該接地電極２０２の該電極間隔距離２０５を例えば、１
０ｍｍで、反応室にプロセスガスを例えばＣＦ4 ２０
ｓｃｃｍとＣＨＦ3 ２０ｓｃｃｍとＡｒ ２００ｓｃ
ｃｍ導入し、 装置内の圧力を例えば２００ｍＴｏｒｒ
とし、高周波の周波数を例えば４００ＫＨｚ、印加電圧
を例えば８００Ｗを加えた条件で、ガスをプラズマ化
し、エッチングを行うと、ホール径が例えば０．６μｍ
のとき、エッチング速度が４５０．３ｎｍ／ｍｉｎ、均
一性が３．８％、対ポリＳｉとの選択比が１４．３１で
あった。
ッチング方法において、反応室内の該印加電極２０１と
該接地電極２０２の該電極間隔距離２０５を例えば、１
０ｍｍで、反応室にプロセスガスを例えばＣＦ4 ２０
ｓｃｃｍとＣＨＦ3 ２０ｓｃｃｍとＡｒ ２００ｓｃ
ｃｍ導入し、 装置内の圧力を例えば２００ｍＴｏｒｒ
とし、高周波の周波数を例えば４００ＫＨｚ、印加電圧
を例えば８００Ｗを加えた条件で、ガスをプラズマ化
し、エッチングを行うと、ホール径が例えば０．６μｍ
のとき、エッチング速度が４５０．３ｎｍ／ｍｉｎ、均
一性が３．８％、対ポリＳｉとの選択比が１４．３１で
あった。
【００１７】この様にしてなる半導体装置の製造方法
は、接続孔を２層目や３層目の導電層に形成する多層配
線構造でも、プラズマの異常放電が発生しない接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給が可能となった。以上の本発明を用いれば導線層の２
層目以上の多層配線の接続孔の形成に応用できることは
言うまでもない。
は、接続孔を２層目や３層目の導電層に形成する多層配
線構造でも、プラズマの異常放電が発生しない接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給が可能となった。以上の本発明を用いれば導線層の２
層目以上の多層配線の接続孔の形成に応用できることは
言うまでもない。
【００１８】以上を実施例１の説明とする。
【００１９】図３は、本発明の半導体装置の実施例を示
す要部の断面図であり、３０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳ
と略す）、３０２は酸化膜、３０３はゲート電極導電
層、３０４はソース・ドレイン領域導電層、３０５は絶
縁膜、３０６はレジスト、３０７は接続孔である。図４
は、本発明の半導体装置の実施例を示す要部の断面図で
あり、反応室にガスを導入し、平行に置かれた電極の間
に高周波を印加してガスをプラズマ化し、エッチングを
行うＲＩＥ型ドライエッチング装置であり、４０１は印
加電極、４０２は接地電極、４０３はウエハ、４０４は
高周波電源、４０５は電極間隔距離である。
す要部の断面図であり、３０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳ
と略す）、３０２は酸化膜、３０３はゲート電極導電
層、３０４はソース・ドレイン領域導電層、３０５は絶
縁膜、３０６はレジスト、３０７は接続孔である。図４
は、本発明の半導体装置の実施例を示す要部の断面図で
あり、反応室にガスを導入し、平行に置かれた電極の間
に高周波を印加してガスをプラズマ化し、エッチングを
行うＲＩＥ型ドライエッチング装置であり、４０１は印
加電極、４０２は接地電極、４０３はウエハ、４０４は
高周波電源、４０５は電極間隔距離である。
【００２０】図３において、Ｓｉ基板に該ＬＯＣＯＳ３
０１を形成した後に全面に該酸化膜３０２を形成する。
その上に該ゲート電極導電層３０３を例えばポリＳｉ導
電層、その膜厚を例えば０．２μｍで形成する。その構
造で、該ゲート電極導電層３０３をマスクとして、イオ
ンを打ち込み該ソース・ドレイン領域導電層３０４を形
成し、該ゲート電極導電層３０３以外の該酸化膜３０２
をフッ酸エッチングで取り除く。その上に該絶縁膜３０
５を例えばモノシランと酸素を用いた化学気相成長法に
よる二酸化珪素膜、その膜厚を０．１μｍ、その上にモ
ノシランと酸素とホスフィンを用いた化学気相成長法に
よるリン・シリケート・ガラス、その膜厚を０．８μｍ
で形成する。その上に該フォトレジストパターン３０６
を該ゲート電極導電層３０３上と、該ソース・ドレイン
領域導電層３０４上に例えばホール径０．６μｍのをパ
ターニングする。パターニングした該フォトレジストパ
ターン３０６をマスクとして、該接続孔３０７をドライ
エッチング方法を用いて、該絶縁膜３０５を通して該ゲ
ート電極導電層３０３上と、該ソース・ドレイン領域導
電層３０４上に形成している。
０１を形成した後に全面に該酸化膜３０２を形成する。
その上に該ゲート電極導電層３０３を例えばポリＳｉ導
電層、その膜厚を例えば０．２μｍで形成する。その構
造で、該ゲート電極導電層３０３をマスクとして、イオ
ンを打ち込み該ソース・ドレイン領域導電層３０４を形
成し、該ゲート電極導電層３０３以外の該酸化膜３０２
をフッ酸エッチングで取り除く。その上に該絶縁膜３０
５を例えばモノシランと酸素を用いた化学気相成長法に
よる二酸化珪素膜、その膜厚を０．１μｍ、その上にモ
ノシランと酸素とホスフィンを用いた化学気相成長法に
よるリン・シリケート・ガラス、その膜厚を０．８μｍ
で形成する。その上に該フォトレジストパターン３０６
を該ゲート電極導電層３０３上と、該ソース・ドレイン
領域導電層３０４上に例えばホール径０．６μｍのをパ
ターニングする。パターニングした該フォトレジストパ
ターン３０６をマスクとして、該接続孔３０７をドライ
エッチング方法を用いて、該絶縁膜３０５を通して該ゲ
ート電極導電層３０３上と、該ソース・ドレイン領域導
電層３０４上に形成している。
【００２１】図４において、該接続孔３０７のドライエ
ッチング方法において、反応室内の該印加電極４０１と
該接地電極４０２の該電極間隔距離４０５を例えば、１
０ｍｍで、反応室にプロセスガスを例えばＣＦ4 ２０
ｓｃｃｍとＣＨＦ3 ２０ｓｃｃｍとＡｒ ２００ｓｃ
ｃｍ導入し、装置内の圧力を例えば２００ｍＴｏｒｒと
し、高周波の周波数を例えば１３．５６ＭＨｚ、印加電
圧を例えば８００Ｗを加えた条件で、ガスをプラズマ化
し、エッチングを行うと、ホール径が例えば０．６μｍ
のとき、エッチング速度が４３２．７ｎｍ／ｍｉｎ、均
一性が４．２％、対ポリＳｉとの選択比が１５．２６で
あった。
ッチング方法において、反応室内の該印加電極４０１と
該接地電極４０２の該電極間隔距離４０５を例えば、１
０ｍｍで、反応室にプロセスガスを例えばＣＦ4 ２０
ｓｃｃｍとＣＨＦ3 ２０ｓｃｃｍとＡｒ ２００ｓｃ
ｃｍ導入し、装置内の圧力を例えば２００ｍＴｏｒｒと
し、高周波の周波数を例えば１３．５６ＭＨｚ、印加電
圧を例えば８００Ｗを加えた条件で、ガスをプラズマ化
し、エッチングを行うと、ホール径が例えば０．６μｍ
のとき、エッチング速度が４３２．７ｎｍ／ｍｉｎ、均
一性が４．２％、対ポリＳｉとの選択比が１５．２６で
あった。
【００２２】この様にしてなる半導体装置の製造方法
は、接続孔を２層目や３層目の導電層に形成する多層配
線構造でも、プラズマの異常放電が発生しない接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給が可能となった。以上の本発明を用いれば導線層の２
層目以上の多層配線の接続孔の形成に応用できることは
言うまでもない。
は、接続孔を２層目や３層目の導電層に形成する多層配
線構造でも、プラズマの異常放電が発生しない接続孔を
形成するエッチング方法を提供し、現在、使用している
装置で、安定して、再現良く、安価に、電気特性、歩留
りや信頼性向上を図り微細半導体装置の実用化と安定供
給が可能となった。以上の本発明を用いれば導線層の２
層目以上の多層配線の接続孔の形成に応用できることは
言うまでもない。
【００２３】以上を実施例２の説明とする。
【００２４】以上、本発明の実施例を図面に基づいて２
例説明した。しかし、本発明はこれに限らず、接続孔を
ドライエッチング方法で形成する条件として、電極間隔
距離を８から１２ｍｍの範囲、高周波の周波数を３８０
ＫＨｚで、これらのいずれかの一つを選択することで、
プラズマの異常放電が発生しない接続孔を形成するエッ
チング方法を提供できることは言うまでもない。
例説明した。しかし、本発明はこれに限らず、接続孔を
ドライエッチング方法で形成する条件として、電極間隔
距離を８から１２ｍｍの範囲、高周波の周波数を３８０
ＫＨｚで、これらのいずれかの一つを選択することで、
プラズマの異常放電が発生しない接続孔を形成するエッ
チング方法を提供できることは言うまでもない。
【００２５】
【発明の効果】以上の様に本発明によれば、微細化され
たＬＳＩ等の半導体装置の多層配線に於ける、導電層へ
ドライエッチング方法を用いた接続孔の形成を、プラズ
マの異常放電が発生しない様に改善し、配線の断線防
止、接続孔の加工不良防止、電気特性や品質に係わる長
期信頼性と量産安定性の改善効果があり、微細半導体装
置の安定供給を可能にするものである。
たＬＳＩ等の半導体装置の多層配線に於ける、導電層へ
ドライエッチング方法を用いた接続孔の形成を、プラズ
マの異常放電が発生しない様に改善し、配線の断線防
止、接続孔の加工不良防止、電気特性や品質に係わる長
期信頼性と量産安定性の改善効果があり、微細半導体装
置の安定供給を可能にするものである。
【図１】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
を示す概略断面図である。
【図３】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
を示す概略断面図である。
【図４】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
を示す概略断面図である。
【図５】従来の半導体装置の製造工程を示す概略断面図
である。
である。
１０１・・・導電層 １０２・・・絶縁膜 １０３・・・レジスト １０４・・・接続孔 ２０１・・・印加電極 ２０２・・・接地電極 ２０３・・・ウエハ ２０４・・・高周波電源 ２０５・・・電極間隔距離 ３０１・・・ＬＯＣＯＳ ３０２・・・酸化膜 ３０３・・・ゲート電極導電層 ３０４・・・ソース・ドレイン領域導電層 ３０５・・・絶縁膜 ３０６・・・レジスト ３０７・・・接続孔 ４０１・・・印加電極 ４０２・・・接地電極 ４０３・・・ウエハ ４０４・・・高周波電源 ４０５・・・電極間隔距離 ５０１・・・印加電極 ５０２・・・接地電極 ５０３・・・ウエハ ５０４・・・高周波電源 ５０５・・・電極間隔距離
Claims (4)
- 【請求項１】半導体基板上に、少なくとも、半導体素子
の導電層を形成する工程、該導電層上に絶縁膜を形成す
る工程、該導電層と電気接続を取る為の接続孔を該絶縁
膜上にフォトレジストパターンを形成する工程、該フォ
トレジストパターンをマスクとして、該接続孔をドライ
エッチング方法を用いて、プラズマ異常放電を起こさず
該絶縁膜を通して該導電層上に形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】該ドライエッチング方法において、反応室
にガスを導入し、高周波を印可して、ガスをプラズマ化
し、該絶縁膜をエッチングするＲＩＥ型ドライエッチン
グ方法を用いることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】該ドライエッチング方法において、電極間
隔距離を８から１２ｍｍの範囲を用いることを特徴とす
る請求項２記載の半導体装置の製造方法。 - 【請求項４】該ドライエッチング方法において、高周波
の周波数を３８０ＫＨｚを用いることを特徴とする請求
項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263730A JP2000100783A (ja) | 1998-09-17 | 1998-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263730A JP2000100783A (ja) | 1998-09-17 | 1998-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100783A true JP2000100783A (ja) | 2000-04-07 |
Family
ID=17393511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10263730A Withdrawn JP2000100783A (ja) | 1998-09-17 | 1998-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100783A (ja) |
-
1998
- 1998-09-17 JP JP10263730A patent/JP2000100783A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040412 |