JP2000100184A - 昇圧電圧発生回路及びこれを用いた不揮発性半導体記憶装置 - Google Patents
昇圧電圧発生回路及びこれを用いた不揮発性半導体記憶装置Info
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Abstract
の小さい昇圧電圧を得ることを可能とした昇圧電圧発生
回路を提供する。 【解決手段】 昇圧回路と、その出力電圧が設定値に達
したことを検知して昇圧回路の動作を停止させる制御を
行う電圧レベル設定回路とを備え、電圧レベル設定回路
は、昇圧回路の出力端子VPPと接地端子の間に設けられ
て、昇圧電圧の設定値を検出するための第1の電流経路
901と、設定値より僅かに低いレベルを検出するため
の第2の電流経路902を有する。電流経路901には
電圧降下素子905が挿入されている。各電流経路の検
出ノードN1,N2の出力を基準値VREFと比較するコ
ンパレータ903,904を備えて、昇圧回路の駆動信
号VPPGEN、昇圧開始から高速昇圧を行わせるため
の制御信号VPPGEN1、設定値近傍から低速昇圧を
行わせるための制御信号VPPGEN2を発生させる。
Description
可能な不揮発性半導体記憶装置等において、データ書き
替え用に用いられる昇圧電圧を発生するための昇圧電圧
発生回路、及びこの昇圧電圧発生回路を用いた不揮発性
半導体記憶装置に関する。
て、電気的書き替えを可能としたEEPOMが知られて
いる。中でも、メモリセルを複数個直列接続してNAN
Dセルを構成するNANDセル型EEPROMは、高集
積化できるものとして注目されている。NAND型EE
PROMのメモリセルには、半導体基板上に電荷蓄積層
(浮遊ゲート)と制御ゲートとを積層形成したFETM
OS構造が用いられる。このメモリセルは、浮遊ゲート
に蓄積された電荷量によって、データ“0”,“1”を
記憶する。複数のメモリセルは、隣接するもの同士でソ
ース、ドレインを共用する形で直列接続されて、NAN
Dセルが構成される。
セルの一端側のドレインは、選択ゲートを介してビット
線に接続され、他端側ソースはやはり選択ゲートを介し
て共通ソース線に接続される。メモリセルの制御ゲート
及び選択ゲートは、メモリセルアレイの行方向にそれぞ
れ制御ゲート線(ワード線)、選択ゲート線として共通
接続される。
みは、選択されたワード線(制御ゲート線)に20V程
度の昇圧された書き込み用高電圧を印加し、それよりビ
ット線側の非選択ワード線には中間電圧を印加し、デー
タ“0”,“1”に応じて選択メモリセルのチャネル電
圧をコントロールする。“0”データ書き込みのビット
線は0Vとし、このビット線電圧を選択メモリセルのチ
ャネルまで転送する。これにより選択メモリセルでは、
トンネル電流により浮遊ゲートに電子が注入され、しき
い値が正の状態(データ“0”)となる。“1”データ
書き込みのビット線には、電源電圧VCC(又は中間電
圧)を与え、ビット線側選択ゲートをオフにしてビット
線に沿うメモリセルのチャネルをフローティングにする
か、或いはビット線側選択ゲートをオンとしてメモリセ
ルのチャネルを中間電圧に設定する。この結果、制御ゲ
ートに高電圧が与えられたメモリセルでもしきい値の変
動がなく、負のしきい値状態(データ“1”の消去状
態)に保たれる。
は、例えばメモリセルアレイ全体について、全てのワー
ド線に0Vを印加し、基板或いはウェルに20V程度の
消去電圧を印加して、全メモリセルで浮遊ゲートの電荷
を基板側に放出させる。これにより、全メモリセルはし
きい値が負のデータ“1”状態に消去される。メモリセ
ルアレイが複数ブロックある場合に、ブロック単位でデ
ータ消去を行うこともある。
0V、残りの非選択ワード線にデータ“0”,“1”に
拘わらずメモリセルがオンする中間電圧を与えて、NA
ND型セルが導通するか否かをビット線で検出すること
により行われる。
は、データ書き込み動作において、選択ブロックのワー
ド線に電源電圧から昇圧された高電圧や中間電圧が用い
られる。これらの高電圧や中間電圧は、通常チップ内に
形成される昇圧回路により発生される。昇圧回路から発
生される昇圧電圧を所定レベルに設定するためには、昇
圧出力端子を監視して所定レベルに達したことを検知し
て昇圧回路の動作を停止させる制御を行う電圧レベル設
定回路(電圧リミット回路)が設けられる。
レベル設定回路例を示している。この電圧レベル設定回
路は、昇圧出力端子VPPと接地端子VSSの間に抵抗RP
P,R0及び活性化用MOSトランジスタを接続した電流
経路151と、この電流経路151の電圧検出ノードN
0の電圧を基準電圧VREFと比較するコンパレータ15
2と、このコンパレータ152の出力により、昇圧回路
駆動信号VPPGENを非活性にするゲート回路153
とから構成される。
性化信号/OSCVPPが“L”になると、駆動信号V
PPGEN=“H”を出力する。この駆動信号により、
昇圧回路を駆動する図13に示すリングオシレータ13
1が活性化されて、図14に示す相補クロックRNG,
/RNGを出力する。この相補クロックが昇圧回路本体
に供給され、昇圧動作を開始する。昇圧回路の出力端子
VPPが電圧上昇し、所定の設定値に達すると、電流経路
151の電圧検出ノードN0が基準電圧VREFより高く
なる。これによりコンパレータ152が“L”出力を出
すと、駆動信号VPPGENが“L”になり、昇圧動作
を停止する。
では、基準電圧VREFに対して、昇圧電圧の設定値VPP0
は、VPP0=VREF×(RPP+R0)/R0と表される。
ベル設定回路では、回路中の抵抗が寄生容量を持つため
に、昇圧電圧検出に応答遅れが生じる。この応答遅れ
は、実際に得られる昇圧電圧が設計された設定値よりも
高くなるという事態をもたらす。その様子を、図16に
示す。図16(a),(b),(c)は、昇圧回路の昇
圧速度が異なる場合、即ち(a),(b),(c)の順
で昇圧速度が遅くなる例を示している。
するためには、昇圧回路の電流供給能力を大きく設定し
て高速昇圧を行わせることが望ましい。しかし、図16
(a)に示すように、高速で昇圧すると、応答遅れtr
の間に、実際の昇圧電圧VPPhは設定値VPPから大きく
ずれてしまう。この様な昇圧電圧の設定値からのズレ
は、メモリセルのしきい値の制御性を劣化させ、データ
書き込み不十分のメモリセルが多くなり、或いは誤書き
込みのメモリセルが発生するといった不都合が生じる。
に、設定値からのズレは、ΔVPPa>ΔVPPb>ΔVPPc
のように小さくなり、昇圧電圧の制御性はよくなる、し
かし、昇圧速度を遅くすると、設定値までの昇圧に時間
がかかり、高速のデータ書き替えが難しくなる。
もので、高速性を損なうことなく、設定値からのズレの
小さい昇圧電圧を得ることを可能とした昇圧電圧発生回
路を提供することを目的としている。この発明はまた、
その様な昇圧電圧発生回路を内蔵してデータ書き換えの
制御性を向上させた不揮発性半導体記憶装置を提供する
ことを目的とする。
発生する昇圧回路と、この昇圧回路の出力電圧が設定値
に達したことを検知して前記昇圧回路の動作を停止させ
る制御を行う電圧レベル設定回路とを備えた昇圧電圧発
生回路において、前記電圧レベル設定回路が、前記昇圧
回路の出力端子と基準端子の間に設けられてそれぞれの
内部に電圧検出ノードを持ち、且つ各電圧検出ノードに
電圧差を生じさせる電圧降下素子が少なくとも一方に挿
入された第1及び第2の少なくとも二つの電流経路と、
これらの電流経路の各電圧検出ノードの電圧を検知し
て、前記昇圧回路の出力電圧が前記設定値以下の所定レ
ベルで前記昇圧回路の能力を切り替えを行い、前記設定
値に達したときに前記昇圧回路の動作を停止させる制御
信号を発生するための切り替え制御回路と、を備えたこ
とを特徴とする。
経路は、前記設定値の検出用であって、前記昇圧回路の
出力端子と基準端子の間に電圧検出ノードを挟んで直列
接続される抵抗を持つ第1の抵抗分圧回路と、この抵抗
分圧回路内の電圧検出ノードと前記出力端子の間に挿入
された少なくとも一つの電圧降下素子とを備えて構成さ
れ、前記第2の電流経路は、前記設定値以下の所定レベ
ルの検出用であって、前記昇圧回路の出力端子と基準端
子の間に電圧検出ノードを挟んで直列接続される抵抗を
持ち、且つ電圧降下素子を含まない第2の抵抗分圧回路
を備えて構成される。
の電流経路は、異なる数の電圧降下素子を含んで構成す
ることができる。この発明において第1の電流経路に挿
入される電圧降下素子としては、ダイオード接続された
MOSトランジスタ、pn接合ダイオード、抵抗の中か
ら選ばれた一種が用いられる。
ば、(a)クロックにより駆動されてチャージポンプと
電荷転送による昇圧を行う昇圧回路本体と、この昇圧回
路本体に供給するクロックを生成するリングオシレータ
と、 前記切り替え制御回路から得られる制御信号によ
り前記リングオシレータのゲート段数を切り替えて発生
するクロックの周波数を切り替えるための切り替えスイ
ッチ回路とを有するもの、或いは(b)クロックにより
駆動されてチャージポンプと電荷転送による昇圧を行う
出力端子が共通接続された少なくとも二つの昇圧回路本
体と、これらの昇圧回路本体に供給するクロックを生成
するリングオシレータと、前記切り替え制御回路から得
られる制御信号に応じて前記リングオシレータから得ら
れるクロックの前記二つの昇圧回路本体への供給を制御
するゲート回路とを有するものとする。
する昇圧電圧を発生させる場合には、前記第1及び第2
の電流経路における第1及び第2の抵抗分圧回路とし
て、電圧検出ノードと昇圧回路の出力端子の間に複数
個直列に付加された抵抗と、これらの抵抗を選択的にバ
イパスさせて前記設定値及び設定値以下の所定レベルを
切り替えるためのバイパス回路とを有するものを用い、
或いは電圧検出ノードと基準端子の間に複数個直列に
付加された抵抗と、これらの抵抗を選択的にバイパスさ
せて前記設定値及び設定値以下の所定レベルを切り替え
るためのバイパス回路とを有するものを用いる。
は例えば、電圧降下素子が挿入された第1の電流経路の
電圧検出ノードの出力を基準電圧と比較する第1のコン
パレータと、第2の電流経路の電圧検出ノードの出力を
基準電圧と比較する第2のコンパレータと、前記昇圧回
路の活性化信号の変化を検知して前記昇圧回路の駆動信
号を発生し、前記第1のコンパレータによる反転検出結
果により前記駆動信号を非活性とする第1のゲート回路
と、この第1のゲート回路から前記駆動信号が発生され
ている間、前記第2のコンパレータの出力が反転される
前は前記昇圧回路の高速昇圧を行わせる制御信号を発生
し、第2のコンパレータの反転検出結果により前記昇圧
回路の低速昇圧を行わせる制御信号を発生する第2のゲ
ート回路と、を備えて構成される。
回路と、この昇圧回路の出力電圧が設定値に達したこと
を検知して前記昇圧回路の動作を停止させる制御を行う
電圧レベル設定回路とを備えた昇圧電圧発生回路におい
て、前記電圧レベル設定回路が、前記昇圧回路の出力端
子と基準端子の間に設けられて内部に電圧検出ノードを
持ち、且つ少なくとも一つの電圧降下素子が挿入された
電流経路と、この電流経路の電圧降下素子を選択的にバ
イパスさせるバイパス回路と、前記電流経路の電圧検出
ノードの電圧を検知して、その検知結果に応じて前記バ
イパス回路を制御するとともに、前記昇圧回路の出力電
圧が前記設定値以下の所定レベルで前記昇圧回路の能力
を切り替えを行い、前記設定値に達したときに前記昇圧
回路の動作を停止させる制御信号を発生するための切り
替え制御回路と、を備えたことを特徴とする。
は、上述した昇圧電圧発生回路を備えてデータ書き換え
用の昇圧電圧を発生させることを特徴とする。
させるための電圧レベル設定回路(即ち電圧リミット回
路)に、それぞれ電圧検出ノードを持つ少なくとも二つ
の電流経路を設け、各電圧検出ノードの電圧検知結果に
応じて昇圧回路の動作停止だけでなく、昇圧回路の能力
(具体的には、昇圧速度)を切り替え制御するようにし
ている。そのために、二つの電流経路の電圧検出ノード
に電圧差を生じさせるように、少なくとも一方の電流経
路に電圧降下素子を挿入することによって、二つの電流
経路に、昇圧動作を停止させるための設定値と、それよ
り少し低い所定レベルの検出機能を持たせる。そして、
昇圧動作を開始した後、設定値より僅かに低いレベルま
では、高速の昇圧動作を行わせ、その後最終的な設定値
が検出されるまでは昇圧速度を遅くするというように、
昇圧回路の能力を可変制御する。
より、昇圧回路の高速性を損なうことなく、昇圧回路の
最終的な出力電圧の設定値(リミット電圧値)からのズ
レを小さくすることができる。そして、この様な昇圧電
圧発生回路をNAND型EEPROM等の電気的書き替
え可能な不揮発性半導体記憶装置に内蔵することによ
り、データ書き換え時のメモリセルのしきい値制御性を
向上させることができる。
の実施例を説明する。図1は、この発明の一実施例に係
るNANDセル型EEPROMのブロック構成を示す。
メモリセルアレイ101は後述するように、不揮発性の
メモリセルを直列接続したNANDセルを配列して構成
される。このメモリセルアレイ101のビット線データ
をセンスし、或いは書き込みデータを保持するためにビ
ット線制御回路(センスアンプ兼データラッチ)102
が設けられている。センスアンプ兼データラッチ102
は、データ書き込み後のベリファイ読み出し及び書き込
み不十分のメモリセルに対する再書き込みを行う際のビ
ット線電位制御をも行うもので、例えばCMOSフリッ
プフロップを主体として構成される。
ータ入出力バッファ106に接続されている。センスア
ンプ兼データラッチ102とデータ入出力バッファ10
6の間の接続は、アドレスバッファ104からのアドレ
ス信号を受けるカラムデコーダ103の出力により制御
される。
セルの選択を行うため、より具体的には制御ゲート及び
選択ゲートを制御するために、ロウデコーダ105が設
けられている。基板電位制御回路107は、メモリセル
アレイ101が形成されるp型基板(又はp型ウェル)
の電位を制御するために設けられている。
のための各種昇圧電圧を発生するために、昇圧電圧発生
回路群120が設けられている。具体的に昇圧電圧発生
回路群120は、データ書き込み時選択されたメモリセ
ルに与えられる電源電圧より昇圧された書き込み用高電
圧を発生する書き込み用高電圧発生回路109、データ
書き込み時非選択ワード線やビット線に与えられる中間
電圧を発生する中間電圧発生回路110、データ読み出
し時(ベリファイ読み出し時を含む)、非選択ワード線
に与えられる中間電圧を発生する中間電圧発生回路11
1、データ消去時の消去用高電圧を発生する消去用高電
圧発生回路112を有する。これらの電圧発生回路10
9〜112を制御するために、制御信号発生回路108
が設けられている。
01の一つのNANDセル部分の平面図と等価回路図で
あり、図3(a)(b)は図2(a)のA−A′,B−
B′断面図である。NANDセルは、p型シリコン基板
11の素子分離絶縁膜12で囲まれた領域に形成されて
いる。各メモリセルは、基板11にゲート絶縁膜13を
介して浮遊ゲート14(141,142,…,148)が
形成され、この上に層間絶縁膜15を介して制御ゲート
16(161,162,…,168)が形成されて、構成
されている。これらのメモリセルのソース、ドレイン拡
散層であるn型拡散層19(190,191,…,1
910)は、隣接するもの同士共有する形で接続され、こ
れによりNANDセルが構成されている。
れぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に
形成された選択ゲート149,169及び1410,1610
が設けられている。素子形成された基板上はCVD酸化
膜17により覆われ、この上にビット線18が配設され
ている。ビット線18はNANDセルの一端のドレイン
側拡散層190にコンタクトさせている。行方向に並ぶ
NANDセルの制御ゲート14は共通に制御ゲート線C
G1,CG2,…,CG8として配設されて、これがワ
ード線となる。選択ゲート149,169及び1410,1
610もそれぞれ行方向に連続に配設されて選択ゲート線
SG1,SG2となる。
ス配列されたメモリセルアレイ101の等価回路を示し
ている。同一の制御ゲート線(ワード線)及び選択ゲー
ト線を共有する、破線で囲んだ範囲のNANDセル群を
ブロックと称し、読み出し、書き込みの動作は通常、複
数のブロックのうち一つを選択して行われる。
生回路109の構成を示している。書き込み用高電圧発
生回路109は、昇圧電圧を発生する昇圧回路500
と、この昇圧回路500の出力電圧が所定の設定値に達
したことを検知して昇圧回路500の動作を停止させる
制御を行う電圧レベル設定回路(リミット回路)503
とから構成される。但しこの実施例の場合、電圧レベル
設定回路503は従来のように昇圧回路500の動作停
止の制御を行う他、後述するように、昇圧回路500の
能力の可変制御をも行うものとして構成される。昇圧回
路500は、クロックにより制御される昇圧回路本体5
01と、これにクロックを与えるリングオシレータ50
2により構成される。
に、ダイオード接続されて電源VCCと昇圧出力端子VPP
の間に直列接続された、電荷転送用のNMOSトランジ
スタQN81〜QN86と、これらのトランジスタの接
続ノードに設けられたチャージポンピング用のキャパシ
タC81〜C85を用いて構成される。キャパシタC8
1〜C85の端子には、交互に相補クロックRNG,/
RNGが与えられる。これにより、各キャパシタの電荷
蓄積と、MOSトランジスタによる一方向への電荷転送
が繰り返されて、電源電圧VCCより昇圧された電圧が発
生される。
性化信号/OSCVPPが入るDタイプNMOSトラン
ジスタQNDが設けられている。活性化信号/OSCVP
P=“H”の間、トランジスタQNDはオンであって、出
力端子VPPはVCC電位に保持される。活性化信号/OS
CVPP=“L”になると、トランジスタQNDはオフに
なって出力端子VPPが電源VCCから切り離され、クロッ
クRNG,/RNGによる昇圧動作が可能となる。
うに、二入力NANDゲートG61を含んでインバータ
I61〜I64をリング状に接続して構成される。各ゲ
ート段にはキャパシタC61〜C64が接続されてい
る。NANDゲートG61の一つの入力端子は、リング
を構成するため帰還用であり、他の入力端子は昇圧回路
の活性化時に“H”となる駆動信号VPPGENが入
る。即ち、駆動信号VPPGEN=“H”が入ることに
より、リングオシレータ502は発振を開始する。
ータI65と更にその出力を反転するインバータI66
を介して取り出されて、図8の昇圧回路本体に与えられ
る相補クロックRNG,/RMGとして発生される。
る電圧レベル設定回路から得られる制御信号VPPGE
N1,VPPGEN2により制御されてリングオシレー
タ502のゲート段数を切り替えて、発生するクロック
の周波数を切り替えるための切り替えスイッチ回路60
1が設けられている。切り替えスイッチ回路601は、
インバータI62の出力端子と次のインバータI63の
入力端子の間に挿入されたNMOSトランジスタQN6
1と、NANDゲートG61の出力端子とインバータI
63の入力端子の間に介在させたNMOSトランジスタ
QN62とから構成されている。
号が、VPPGEN1=“H”(=VCC)、VPPGE
N2=“L”(=0V)のときは、MOSトランジスタ
QN62がオンになって、リングオシレータ502の段
数が少なくなり、図7(a)に示すクロックRNG,/
RNGが得られる。制御信号が、VPPGEN1=
“L”、VPPGEN2=“H”のときは、MOSトラ
ンジスタQN61がオンになって、リングオシレータ5
02の段数が多くなり、図7(b)に示すように、図7
(a)に比べて長周期(即ち低周波)のクロックRN
G,/RNGが得られることになる。
視しながら昇圧回路500の制御信号(具体的には、図
6のリングオシレータ502を活性化する駆動信号VP
PGENと、リングオシレータの周波数切り替えを行う
制御信号VPPGEN1及びVPPGEN2)を発生す
るための電圧レベル設定回路503の構成例である。こ
の電圧レベル設定回路503は、昇圧出力端子VPPに得
られる電圧を複数段階のレベルで検知して、昇圧回路5
00の能力の切り替え制御、具体的には昇圧速度の切り
替え制御を行うために、昇圧電圧出力端子VPPと接地端
子VSSの間に設けられた複数の電流経路、具体的に図の
例では二つの電流経路901と902を有する。
圧の設定値を検出するためのもので、抵抗分圧回路を構
成する二つの抵抗RPPとR0、活性化用NMOSトラン
ジスタQN101、及び電圧降下素子905が端子VPP
とVSSの間に直列接続されている。抵抗RPPとR0の接
続ノードN1が電圧検出ノードであり、電圧降下素子9
05はこの電圧検出ノードN1よりVPP端子側に設けら
れている。この実施例の場合、電圧降下素子905は、
電流によらずほぼ一定電圧の降下を生じるように、ダイ
オード接続されたNMOSトランジスタQN103によ
り構成されている。
る昇圧電圧の設定値より僅かに低いレベルを検知するた
めのもので、第1の電流経路901と同様に、抵抗RPP
及びR0による分圧回路と、活性化用NMOSトランジ
スタQN102を有するが、電圧降下素子は挿入されて
いない。抵抗RPPとR0の接続ノードN2が電圧検出ノ
ードである。第1の電流経路901と第2の電流経路9
02の抵抗値はこの実施例の場合、同じであるものとす
る。
圧回路活性化信号/OSCVPPが“L”になると、活
性化トランジスタQN101,QN102がオンして、
電流が流れる。このとき、電圧検出ノードN1,N2の
間には、電圧降下素子905による電圧降下分の影響に
よる電圧差が生じることになる。これらの電流経路90
1,902の検出ノードN1,N2の電圧を検知して、
昇圧回路の能力切り替えを行う制御信号VPPGEN
1,VPPGEN2を発生するための切り替え制御回路
として、コンパレータ903,904及びゲート回路9
06,907が設けられている。
電流経路901,902の各電圧検出ノードN1,N2
の電圧が基準電圧VREFを超えたことを検知するための
ものである。一方のコンパレータ903は、PMOSト
ランジスタQP102,QP103の対による能動負荷
と、差動NMOSトランジスタ対QN104,QN10
5を有するカレントミラー型差動増幅器により構成され
ている。電源側には、活性化用PMOSトランジスタQ
P101が設けられている。他方のコンパレータ904
も同様に、能動負荷を構成するPMOSトランジスタQ
P105,QP106、差動NMOSトランジスタ対Q
N106,QN107、及び活性化用PMOSトランジ
スタQP104を持つカレントミラー型差動増幅器によ
り構成されている。
昇圧回路のリングオシレータ駆動信号VPPGENを発
生するゲート回路906を構成するNANDゲートG1
01の一つの入力端子に接続される。NANDゲートG
101の他方の入力端子には、昇圧回路活性化信号/O
SCVPPをインバータI101により反転した信号が
入力される。従って、昇圧回路が活性化されており、コ
ンパレータ903の出力ノードN3が“H”の間、リン
グオシレータ502を駆動する信号VPPGENが
“H”になる。
4には、その出力信号と、コンパレータ903側のNA
NDゲートG101から得られる駆動信号VPPGEN
との論理により、昇圧回路の昇圧速度の切り替え制御を
行う制御信号VPPGEN1,VPPGEN2を発生す
るゲート回路907が設けられている。即ち、コンパレ
ータ904の出力ノードN4が“H”の間、駆動信号V
PPGENとの一致により制御信号VPPGEN1を出
すNANDゲートG103と、出力ノードN4が“L”
になったことを検出して駆動信号VPPGENとの一致
により制御信号VPPGEN2を発生するNANDゲー
トG102が設けられている。
03により制御される昇圧回路500の動作を次に説明
する。昇圧回路500は活性化信号/OSCVPPによ
り活性化される。昇圧回路500が活性化された後、二
つの電流経路901,902の検出ノードN1,N2の
電圧が基準電圧VREFに至らない間、コンパレータ90
3の出力ノードN3は“H”であり、NANDゲートG
101の一致検出により、駆動信号VPPGENが
“H”となる。これにより、リングオシレータ502が
活性化される。この間、コンパレータ904の出力ノー
ドN4も“H”であり、駆動信号VPPGENと出力ノ
ードN4の信号の一致がNANDゲートG103により
検出されて、制御信号VPPGEN1が“H”となる。
このとき制御信号VPPGEN2は“L”である。
号VPPGEN2が“L”のとき、図6に示すリングオ
シレータ502は、インバータ段数の少ない状態とな
り、相補クロックRNG,/RNGは短周期、即ち図7
(a)に示す高速クロックとなる。これにより、高速の
昇圧動作(充電動作)が行われる。
なると、二つの電流経路901,902の電圧検出ノー
ドN1,N2のうち、第2の電流経路902側のノード
N2が先に基準電圧VREFを超える。第1の電流経路9
01には、電圧降下素子905が挿入されているからで
ある。これにより、コンパレータ904の出力ノードN
4が“L”になると、NANDゲートG103の出力は
“H”、従って制御信号VPPGEN1が“L”にな
り、代わってNANDゲートG102の出力が“L”、
従って制御信号VPPGEN2が“H”になる。これに
より、図6に示すリングオシレータ502ではMOSト
ランジスタQN61がオン、MOSトランジスタQN6
2がオフとなる。即ちリングオシレータ502が出力す
る相補クロックRNG,/RNGは、図7(b)に示す
長周期、即ち低周波数のクロックとなる。この結果、昇
圧カーブが切り替えられて緩くなる。
ノードN1が基準電圧VREFを超えると、コンパレータ
903の出力が反転する。これにより、駆動信号VPP
GENが“L”になる。同時に、NANDゲートG10
2の出力が“H”となるから、駆動信号VPPGEN2
が“L”になる。これにより、昇圧回路の昇圧動作は停
止する。
を、従来の図16と比較して、図10に示す。時刻t0
で昇圧を開始し、開始直後は前述のように高速で昇圧す
る。時刻t1では、制御信号VPPGEN1,VPPG
EN2の“H”,“L”が反転し、昇圧動作が切り替え
られて急激に低速になる。この場合、昇圧速度が切り替
えられるレベルは、設定値VPP0から電圧降下素子90
5による電圧降下分Vchだけ下がった点である。残りの
昇圧分Vchは低速の昇圧動作により、設定値VPPに近い
最終昇圧電圧VPPhを得ることができる。
定回路503の第2の電流経路902により検出される
昇圧レベルVPP1は、下記数1となる。
素子905での電圧降下分をVchとして、この第1の電
流経路901により検出される昇圧電圧の最終的な設定
値VPP0は、下記数2で表される。
後、応答遅れtrの後の時刻t2で、制御信号VPPG
EN,VPPGEN2が“L”になり、昇圧回路500
が動作停止するが、このとき実際に得られる昇圧電圧V
PPhの設定値VPP0からのズレΔVPPdは、従来の図16
(a)の高速昇圧の場合のΔVPPaに比べて、小さいも
のとなる。
設定回路503を持つ書き込み用高電圧発生回路を用い
たこの実施例のNAND型EEPROMのデータ書き込
み動作を次に説明する。
ある。データ書き込み動作は、EEPROMチップへの
書き込みデータの入力で始まる(S1)。続いて、書き
込み用高電圧発生回路から得られる書き込みパルスの印
加動作を行い(S2)、その後書き込みベリファイ動作
を行う(S3)。ベリファイ読み出しによりデータ書き
込みが充分なされたか否かの判定を行い(S4)、書き
込みが完了していれば、データ書き込み動作は終了とな
る。書き込み不十分のメモリセルがある場合には、更に
書き込みパルス印加(S2)とベリファイ動作(S3)
を書き込みが完了するまで繰り返す。以後はこの繰り返
しを書き込みループと呼び、また繰り返した回数をルー
プ回数と呼ぶ。
ミング図を示す。図12において、Cell−Sour
seは共通ソース線、Cell−p−wellはメモリ
セルアレイが形成されたp型ウェル、VPPが前述の書き
込み高電圧用昇圧回路の出力端子、VMWL,VMBL
はそれぞれ非選択ワード線及びデータ“0”のビット線
に与えられる中間電圧発生回路の出力端子である。図1
2では、NANDセル内の8本の制御ゲート線CG1〜
8のうち、CG2が選択された場合を示している。
選択ブロック内の非選択制御ゲート線CG1,CG3〜
8がVCCまで充電される。同時に、共通ソース線や書き
込みデータが“0”であるビット線もVCCまで充電され
る。書き込みパルス印加動作の間、メモリセルアレイの
p型ウェルは0V、ソース側選択ゲート線SG2も0V
に固定される。
G3〜8、ビット線側選択ゲート線SG1、データ
“0”のビット線等への中間電圧充電が開始され、これ
に遅れて活性化信号/OSCVPPが“L”になって、
書き込み用高電圧の昇圧が開始される。そして、充電完
了後、その状態をしばらく保持することにより、データ
書き込みがなされる。その後、制御ゲート線及び選択ゲ
ート線を0Vまで放電すると共に、各昇圧回路出力端子
をVCCに戻す。最後にビット線を0Vに戻して、書き込
み動作を終了する。
が“L”になると(時刻t0)、同時に昇圧回路の駆動
信号VPPGEN及び制御信号VPPGEN1が“H”
になり、これにより選択制御ゲート線CG2は高速に充
電される。所定の充電電圧に達する前に、制御信号VP
PGEN1が“L”、代わって制御信号VPGEN2が
“H”になり(時刻t1)、充電カーブは急激に緩くな
る。そして、駆動信号VPPGEN及び制御信号VPP
GEN2が“L”になり(時刻t2)、充電が完了す
る。
タ131と図15に示す電圧レベル設定回路を用いて構
成された従来の書き込み用高電圧発生回路を用いた場合
の書き込み動作タイミングを図17に示す。
電流経路を用いた電圧レベル設定回路を用いることによ
る昇圧回路の能力の切り替え制御、具体的にはリングオ
シレータの発振クロックの周波数切り替えによる昇圧速
度の切り替え制御を行うことによって、高電圧の高速充
電と高電圧のレベル制御性の向上が図られる。
路500を変形した実施例である。この実施例では、二
つの昇圧回路本体182a,182bがそれらの出力端
子を共通接続して配置される。二つの昇圧回路本体18
2a,182bはそれぞれ、図20,図21に示すよう
に従来と同様の構成である。これらの昇圧回路本体18
2a,182bにそれぞれ相補クロックRNGA,/R
NGA,RNGB,/RNGBを供給する昇圧制御回路
181は、リングオシレータを主体として構成される
が、具体的には図19に示すような構成となる。
期であり、その出力には、電圧レベル設定回路503に
より得られる制御信号で制御されて出力クロックの二つ
の昇圧回路本体182a,182bへの供給を制御する
ゲート回路192が設けられている。なお電圧レベル設
定回路503は、この実施例の場合、制御信号VPPG
EN2を生成するゲート部分が不要となる他、図9の回
路構成がそのまま用いられる。
N1に拘わらず、リングオシレータ191の出力とその
反転出力をそのまま、第1の昇圧回路本体182aの相
補クロックRNGA,/RNGAとして出力する部分
と、制御信号VPPGEN1が“H”になったときに、
リングオシレータ191の出力と制御信号VPPGEN
1とのANDにより、第2の昇圧回路本体182bの相
補クロックRNGB,/RNGBを出力するNANDゲ
ートG191,G192を有する。
設定回路503から得られる制御信号VPPGEN1
は、昇圧開始と同時に“H”となり、昇圧レベル設定値
の近くで“L”になる。従ってこの実施例の場合、昇圧
開始から昇圧電圧の設定値の近くまでは、二つの昇圧回
路本体182a,182bが同時に動作する。設定レベ
ル近くに達して制御信号VPPGEN1が“L”になる
と、相補クロックRNGB,/RNGBの発生は止ま
り、一方の昇圧回路本体182bの動作が停止する。そ
の後、昇圧電圧が設定値になると、駆動信号VPPGE
Nが“L”になってリングオシレータ191が動作停止
し、二つの昇圧回路本体182a,182bともに動作
停止する。
ら一定レベルまでは、併設された二つの昇圧回路本体1
82a,182bによる昇圧能力の高い状態での昇圧動
作が行われ、その後一方の昇圧回路本体を切り離した昇
圧能力の低い状態での昇圧が行われる。従って結果的に
先の実施例と同様に、高速の昇圧動作から低速の昇圧動
作への切り替えが行われる。この様な昇圧回路の能力調
整により、先の実施例と同様に、高速性を確保しなが
ら、昇圧レベルの制御性を高いものとすることが可能と
なる。
によらず、書き込み用高電圧のレベルが一定である場合
を想定したが、書き込み用電圧を書き込みループ毎にレ
ベルを変化させる場合にもこの発明を適用することがで
きる。その様な実施例を次に説明する。
高電圧のレベルを高くする実施例のデータ書き込み動作
のフローを、先の実施例の図11に対応させて示してい
る。図11と異なるのは、書き込み不十分が判定される
毎に、書き込み用高電圧のレベルを変更するステップS
5が追加される点である。
用いられる電圧レベル設定回路503の構成を、図9に
対応させて示している。基本的な構成は、図9と同様で
あるが、この実施例では各電流経路901,902の抵
抗分圧回路部の検知ノードN1,N2より接地端子側に
更に、直列に複数の抵抗R1〜R5が挿入されている。
れた抵抗R1〜R5にはそれぞれ、書き込みループ毎に
合成抵抗値を切り替えるためのバイパス回路231,2
32が設けられている。バイパス回路231,232は
具体的には、1つの抵抗R1をバイパスするNMOSト
ランジスタQ1、2つの抵抗R1及びR2をバイパスす
るNMOSトランジスタQ2、以下同様に3つ,4つ,
5つの抵抗をバイパスするNMOSトランジスタQ3,
Q4,Q5により構成される。これらのNMOSトラン
ジスタQ1〜Q5は、書き込みループ毎に発生される制
御信号PGM1〜PGM5により制御される。
に順次発生される制御信号PGM1〜PGM5により、
電流経路901,902の検出ノードN1,N2より接
地端子側の合成抵抗値は、大きな値から順次小さくなる
ように制御される。言い換えれば、第1の電流経路90
1で決まる昇圧レベル設定値は、初期の書き込みループ
では低く、書き込みループ毎に高くなる。同時に、第2
の電流経路902で決まる昇圧速度切り替えの行われる
レベルが、書き込みループの初期では低く、次第に高く
なるように制御される。
路を用いた場合の、書き込み用高電圧パルス波形を制御
信号PGM1〜PGM5と共に示している。図の例は、
最初の書き込みループでは昇圧レベル設定値は15Vで
あり、順次1Vずつ設定値が上がる場合である。昇圧速
度の切り替えられる点は、各書き込みループとも、設定
値からVthnだけ下がった点である。この電圧Vthnは、
第1の電流経路901に挿入されている電圧降下素子9
05による電圧降下分である。電圧降下素子905が図
示のようにゲート・ドレインを接続したNMOSトラン
ジスタである場合、抵抗値切り替えによる電流経路の電
流変化によらず、ほぼ一定の電圧降下Vthnが得られる
から、各書き込みループでの昇圧レベルから一定値下が
った点で昇圧速度切り替えが行われることになる。
一方に挿入される電圧降下素子905として、ダイオー
ド接続されたNMOSトランジスタを用いたが、図25
(a)に示すpn接合ダイオード、同図(b)に示すよ
うなダイオード接続されたPMOSトランジスタ、或い
は同図(c)に示す抵抗を用いることができる。その
他、バイポーラトランジスタ等の他の素子を用いること
もできる。電圧降下素子905の働きは、実施例の説明
から明らかなように、昇圧回路の能力切り替えを行うた
めの、昇圧レベル設定値からVchだけ下がったレベルを
決定するためのものである。従って、Vchとしてもう少
し大きな値が必要であれば、複数個の電圧降下素子90
5を直列に配置することも可能である。
(a),(b)に示すダイオードやPMOSトランジス
タを用いれば、先の実施例のNMOSトランジスタを用
いた場合と同様、電圧降下分が電流変化によらずほぼ一
定になる。これらの半導体素子では、電流量の変化率に
対する降下電圧の変化率は1桁以上小さいからである。
従って、これらのダイオードやPMOSトランジスタを
電圧降下素子905として用いた場合にも、図24に示
したように、ループ回数によらず、昇圧回路の能力切り
替えが行われるレベルが昇圧レベル設定値から常に一定
値だけ下がった点になり、好ましい。
の電流経路の一方のみに挿入のみにすればよい。しか
し、複数個の電圧降下素子を用いる場合には、両方の電
流経路に異なる数で挿入することができる。この場合、
両経路に挿入される電圧降下素子の個数の差分に対応す
る電圧降下分が、昇圧能力切り替えを行う設定値からの
レベル低下分を決定することになる。
として抵抗を用いた場合には、電流により電圧降下分が
変化する。従って、図23の実施例のように電流経路9
01,902により設定値の切り替えを行う場合に電圧
降下素子905として抵抗を用いるには、電流経路90
1,902自体の構成を、電流値の変化が少なくなるよ
うに工夫することが望ましい。
電圧レベル設定回路503を、図23の実施例に対応さ
せて示している。即ちこの実施例では、第1の電流経路
901の電圧降下素子905として抵抗Rchを用いてい
る。この場合、各電流経路901,902の電圧検出ノ
ードN1,N2より出力端子VPP側に、抵抗RPPに対し
て直列に複数の抵抗R6〜R10が付加されている。こ
れらの抵抗R6〜R10に対して、書き込みループ毎に
合成抵抗値を切り替えるためのバイパス回路231,2
32が設けられる。
6〜R10をバイパスするNMOSトランジスタQ6、
4つの抵抗R7〜R10をバイパスするNMOSトラン
ジスタQ7、以下同様に3つ,2つ,1つの抵抗をバイ
パスするNMOSトランジスタQ8,Q9,Q10によ
り構成される。これらのNMOSトランジスタQ1〜Q
5は、書き込みループ毎に発生される制御信号PGM6
〜PGM10により制御される。
に順次発生される制御信号PGM6〜PGM10によ
り、電流経路901,902の検出ノードN1,N2よ
り出力端子側の合成抵抗値は、小さな値から順次大きく
なるように制御される。この実施例の場合も、第1の電
流経路901で決まる昇圧レベル設定値は、初期の書き
込みループでは低く、書き込みループ毎に高くなる。同
時に、第2の電流経路902で決まる昇圧速度切り替え
の行われるレベルが、書き込みループの初期では低く、
次第に高くなるように制御される。
N2より出力端子VPP側に設定レベル切り替え用の抵抗
を付加している。従って、電流経路901,902の電
流値は、検出ノードN1,N2より出力端子側の抵抗に
よらず、VREF/R0で表される一定値である。このた
め、電圧降下素子905として抵抗Rchを用いている
が、その電圧降下分はループ回数によらず一定である。
路を用いた場合の、書き込み用高電圧パルス波形を制御
信号PGM6〜PGM10と共に示している。基本的に
先の実施例の図24と同様に、昇圧速度切り替えが各ル
ープの設定値より一定値Vchだけ低いレベルで行われる
という昇圧電圧波形が得られる。但し、図26に示す電
圧設定回路503においても、電圧降下素子905とし
て、ダイオード接続したNMOSトランジスタやPMO
Sトランジスタ、或いはpn接合ダイオード、バイポー
ラトランジスタ等を用いることができることは勿論であ
る。
路503を構成する二つの電流経路901,902が同
じ抵抗値を有する場合を説明したが、二つの電流経路9
01,902の抵抗値が同じであることは必ずしも必要
ではない。即ち、図9の実施例の場合、第1,第2の電
流経路901,902において、抵抗分圧回路を構成す
る抵抗RPP,R0による分圧比(RPP+R0)/R0が同
じであれば、抵抗RPP,R0の値が両経路で異なってい
てもよい。同様のことは、図23や図26の実施例につ
いても言える。
定回路503は二つの昇圧レベル検知のために二つの電
流経路を備えて構成された。しかし、同様の機能は、一
つの電流経路を用いても実現することができる。
構成された電圧レベル設定回路503の実施例を示して
いる。この実施例での電流経路280は、昇圧回路の出
力端子VPPと接地端子VSSの間に抵抗RPP、電圧降下素
子905としてのダイオード接続されたNMOSトラン
ジスタQN103、活性化用NMOSトランジスタQN
281、及び抵抗R0により構成される、抵抗R0とNM
OSトランジスタQN281の接続ノードN0が電圧検
出ノードである。
NMOSトランジスタQN103及びQN281の間を
選択的にバスパスさせる回路282として、NMOSト
ランジスタQN282が設けられている。そしてこの実
施例では、電流経路280の電圧検出ノードN0の電圧
を検知して、その検知結果に応じてバイパス回路282
を制御するとともに、昇圧回路の出力電圧が設定値以下
の所定レベルで昇圧回路の能力を切り替えを行い、設定
値に達したときに昇圧回路の動作を停止させる制御信号
を発生するための電圧検出回路が設けられる。
に接続された、先の各実施例と同様のコンパレータ28
1を有する。但し、コンパレータ281中のPMOSト
ランジスタQP101のゲートには、信号PROGRA
M(書き込みパルス印加動作中に“H”レベルにある信
号であって、図12中のCell−Sourceと同様
のタイミング)の反転信号が入力される。また、コンパ
レータ281の出力ノードN3の出力により、高速昇圧
と低速昇圧を行わせる二つの制御信号VPPGEN1,
VPPGEN2を順次発生させるために、NORゲート
G283,G284からなるフリップフロップ283
と、ゲート回路284を有する。
OSCVPPによりリセットされ、コンパレータ281
の出力によりセットされる。フリップフロップ283の
出力は、活性化信号/OSCVPPと共にNORゲート
G285に入力され、このNORゲートG285の出力
に制御信号VPPGEN1が得られる。この制御信号V
PPGEN1により、バイパス回路282のNMOSト
ランジスタQN282のゲートが制御されて、電流経路
280の切り替えが行われる。
VPPと制御信号VPPGEN1が入るNORゲートG
281と、その出力とコンパレータ281の出力が入る
NANDゲートG282を有し、このNANDゲートG
282の出力がインバータにより反転されて、制御信号
VPPGEN2となる。
動作を、図29を参照して簡単に説明する。活性化信号
/OSCVPPが“L”になって先の実施例と同様に昇
圧回路が活性化される。このときNORゲートG285
の出力に制御信号VPPGEN1=“H”が発生され、
これによりバイパス回路282のNMOSトランジスタ
QN282はオンになる。この結果、電流経路280の
電圧降下素子905はバイパスされた状態で、昇圧レベ
ル上昇に応じて検出ノードN0が電位上昇する。この間
制御信号VPPGEN1により高速の昇圧が行われるこ
とは、先の実施例と同様である。
り、検出ノードN0が基準電圧VREFを超えると、コン
パレータ281がこれを検出してその出力ノードN3が
“L”になる。この出力ノードN3のレベル変化を受け
てフリップフロップ283は、ノードN5が“H”にな
り、これを受けて制御信号VPPGEN1は“L”にな
る。制御信号VPPGEN1が“L”になると、バイパ
ス回路282はオフになり、電流経路280の電圧降下
素子905の作用によって検出ノードN0は基準電圧V
REFより下がり、コンパレータ281の出力は再度
“H”になる。また制御信号VPPGEN1が“L”に
なると、ゲート回路284ではNORゲートG281の
出力が“H”になるから、制御信号VPPGEN2が
“H”になる。これにより、先の実施例と同様に低速の
昇圧への切り替え制御が行われる。
流経路280の検出ノードN0が再び基準電圧VREFを
超え、コンパレータ281の出力ノードN3が“L”に
なる。これにより、制御信号VPPGEN2が“L”に
なって、昇圧動作が停止する。
であるが、バイパス回路282により電圧降下素子90
5の短絡制御が行われるから、実質的には二つの電流経
路を用いた先の各実施例と同様の電圧レベル検知を行う
ことができる。またこの実施例によると、電圧レベル設
定回路の素子数が先の実施例に比べて少ない上、電流経
路が一つと少ないため、消費電流が低減するというメリ
ットが得られる。
施例と、一つの電流経路を用いた図28の実施例とは、
基本的な機能は同じであるが、一旦設定値まで昇圧され
た後に何らかの原因でレベル低下が生じた場合に相違が
生じる。この点を図30を参照して説明する。
図28の実施例の電圧レベル設定回路を用いて昇圧制御
を行い、設定値に達した後に、レベル低下が生じた場合
の波形を示している。ここで、レベル低下量ΔVは、高
速昇圧動作から低速昇圧動作への切り替えが行われる設
定値からの電圧降下分Vchより大きいものとする。図9
の実施例の場合は、二つの電流経路が設けられてこれら
の切り替え制御が行われるため、図30(a)に示すよ
うに昇圧レベルの低下があった場合、再度高速昇圧及び
低速昇圧という制御が行われる。これに対して図28の
実施例の場合は、一旦設定値まで昇圧させると、その後
は昇圧電圧が設定値に達したか否かを判定するための一
つの電流経路しかない。言い換えれば、制御信号VPP
GEN1は昇圧回路活性化の初期にしか発生されず、電
流経路のバイパス切り替えはできない。このため、図3
0(b)に示すように、レベル低下があった後は、低速
の昇圧動作しかできなくなる。
後にレベル低下が起こる可能性がない場合には、消費電
流を低減できる図28の実施例が有効であるが、レベル
低下が生じる可能性がある場合には、高速の復帰が可能
である図9の実施例の方が有効である。
路を、図23或いは図26の実施例と同様に、順次ステ
ップアップする昇圧電圧を得る回路に変形することは容
易である。そのためには、図28における電流経路28
0の昇圧出力端子VPP側の抵抗RPPの部分に、図31
(a)に示すように、抵抗R6〜R10を付加し、これ
らの抵抗に制御信号PGM6〜PGM10で制御される
バイパス用MOSトランジスタを併設すればよい。或い
は、電流経路280の接地端子側の抵抗R0の部分に、
図31(b)に示すように抵抗R1〜R5を付加し、こ
れらの抵抗に制御信号PGM1〜PGM5で制御される
バイパス用MOSトランジスタを併設すればよい。ま
た、上記実施例の電圧レベル設定回路において、電圧降
下素子の位置をRPPとVPPの間以外の位置、例えばRPP
からN1までの間の他の任意に位置に直列に接続しても
よい。
OMのデータ書き込みに用いられる書き込み用高電圧発
生回路に適用した場合を説明したが、図1に示す書き込
み用中間電圧発生回路110、読み出し用中間電圧発生
回路111、消去用高電圧発生回路112等に同様の昇
圧回路とその制御方式を適用することができる。また、
NAND型セルは、8個のメモリセルに限らず、2,
4,16,32,64個等のメモリセルの直列接続によ
るNAND型セルを用いた場合にもこの発明は有効であ
る。更にこの発明は、NAND型EEPROMに限ら
ず、図32に示すNOR型セルのEEPROM、図33
に示すDINOR型セルのEEPROM、図34に示す
AND型セルのEEPROM、図35に示す選択トラン
ジスタ付きのNOR型セルのEEPROMにも同様に適
用することができる。更にまた、この発明による昇圧電
圧発生回路は、EEPROM以外に、電源電圧より高い
昇圧電圧を必要とする他の各種半導体装置に適用が可能
である。また以上の実施例では、電源電圧より高い正の
電圧を発生させる昇圧回路に適用したが、接地電位より
低い負の電圧を発生させる昇圧回路にも同様にこの発明
を適用できる。
圧電圧の充電速度を昇圧レベルに応じて切り替え制御す
ることにより、高速での昇圧が可能でしかも昇圧レベル
の設定値からのズレを小さくすることができる。
OMのブロック構成を示す。
図である。
る。
示す。
構成を示す。
クを示す。
を示す。
の構成を示す。
電圧波形を示す。
動作フローを示す。
の動作波形を示す。
オシレータの構成を示す。
ックを示す。
設定回路の構成を示す。
電圧波形を示す。
て用いたEEPROMの動作波形を図12に対応させて
示す。
圧発生回路における昇圧回路の構成を示す。
昇圧制御回路の構成を示す。
す。
す。
ップする書き込み高電圧を用いるデータ書き込みフロー
を示す。
回路を図9に対応させて示す。
電圧を用いるデータ書き込み動作の書き込み高電圧波形
を示す。
の電圧降下素子の構成例を示す。
設定回路を図9に対応させて示す。
電圧を用いるデータ書き込み動作の書き込み高電圧波形
を示す。
回路の構成を示す。
ベル設定回路を用いた場合の充電完了後のレベル低下の
影響を説明するための図である。
プ方式に適用する場合の抵抗回路を示す。
す。
示す。
す。
レイの等価回路を示す。
路、103…カラムゲート、104…アドレスバッフ
ァ、105…ロウデコーダ、106…データ入出力バッ
ファ、107…基板電位制御回路、108…制御回路、
109…書き込み用高電圧発生回路、110…書き込み
用中間電圧発生回路、111…読み出し用中間電圧発生
回路、112…消去用高電圧発生回路、500…昇圧回
路、501…昇圧回路本体、502…リングオシレー
タ、503…電圧レベル設定回路、901,902…電
流経路、903,904…コンパレータ、905…電圧
降下素子、906,907…ゲート回路。
Claims (13)
- 【請求項1】 昇圧電圧を発生する昇圧回路と、この昇
圧回路の出力電圧が設定値に達したことを検知して前記
昇圧回路の動作を停止させる制御を行う電圧レベル設定
回路とを備えた昇圧電圧発生回路において、 前記電圧レベル設定回路は、 前記昇圧回路の出力端子と基準端子の間に設けられてそ
れぞれの内部に電圧検出ノードを持ち、且つ各電圧検出
ノードに電圧差を生じさせる電圧降下素子が少なくとも
一方に挿入された第1及び第2の少なくとも二つの電流
経路と、 これらの電流経路の各電圧検出ノードの電圧を検知し
て、前記昇圧回路の出力電圧が前記設定値以下の所定レ
ベルで前記昇圧回路の能力を切り替えを行い、前記設定
値に達したときに前記昇圧回路の動作を停止させる制御
信号を発生するための切り替え制御回路と、を備えたこ
とを特徴とする昇圧電圧発生回路。 - 【請求項2】 前記第1の電流経路は、前記設定値の検
出用であって、前記昇圧回路の出力端子と基準端子の間
に電圧検出ノードを挟んで直列接続される抵抗を持つ第
1の抵抗分圧回路と、この抵抗分圧回路内の電圧検出ノ
ードと前記出力端子の間に挿入された少なくとも一つの
電圧降下素子とを備えて構成され、 前記第2の電流経路は、前記設定値以下の所定レベルの
検出用であって、前記昇圧回路の出力端子と基準端子の
間に電圧検出ノードを挟んで直列接続される抵抗を持
ち、且つ電圧降下素子を含まない第2の抵抗分圧回路を
備えて構成されることを特徴とする請求項1記載の昇圧
電圧発生回路。 - 【請求項3】 前記第1及び第2の電流経路は、異なる
数の電圧降下素子を含むことを特徴とする請求項1記載
の昇圧電圧発生回路。 - 【請求項4】 前記電圧降下素子は、ダイオード接続さ
れたMOSトランジスタであることを特徴とする請求項
1記載の昇圧電圧発生回路。 - 【請求項5】 前記電圧降下素子は、pn接合ダイオー
ドであることを特徴とする請求項1記載の昇圧電圧発生
回路。 - 【請求項6】 前記電圧降下素子は、抵抗であることを
特徴とする請求項1記載の昇圧電圧発生回路。 - 【請求項7】 前記昇圧回路は、 クロックにより駆動されてチャージポンプと電荷転送に
よる昇圧を行う昇圧回路本体と、 この昇圧回路本体に供給するクロックを生成するリング
オシレータと、 前記切り替え制御回路から得られる制御信号により前記
リングオシレータが発生するクロックの周波数を切り替
えるための切り替えスイッチ回路とを有することを特徴
とする請求項1記載の昇圧電圧発生回路。 - 【請求項8】 前記昇圧回路は、 クロックにより駆動されてチャージポンプと電荷転送に
よる昇圧を行う出力端子が共通接続された少なくとも二
つの昇圧回路本体と、 これらの昇圧回路本体に供給するクロックを生成するリ
ングオシレータと、 前記切り替え制御回路から得られる制御信号に応じて前
記リングオシレータから得られるクロックの前記二つの
昇圧回路本体への供給を制御するゲート回路とを有する
ことを特徴とする請求項1記載の昇圧電圧発生回路。 - 【請求項9】 前記第1及び第2の抵抗分圧回路はそれ
ぞれ、電圧検出ノードと昇圧回路の出力端子の間に複数
個直列に付加された抵抗と、これらの抵抗を選択的にバ
イパスさせて前記設定値及び設定値以下の所定レベルを
切り替えるためのバイパス回路とを有することを特徴と
する請求項1記載の昇圧電圧発生回路。 - 【請求項10】 前記第1及び第2の抵抗分圧回路はそ
れぞれ、電圧検出ノードと基準端子の間に複数個直列に
付加された抵抗と、これらの抵抗を選択的にバイパスさ
せて前記設定値及び設定値以下の所定レベルを切り替え
るためのバイパス回路とを有することを特徴とする請求
項1記載の昇圧電圧発生回路。 - 【請求項11】 前記切り替え制御回路は、 前記電圧降下素子が挿入された前記第1の電流経路の電
圧検出ノードの出力を基準電圧と比較する第1のコンパ
レータと、 前記第2の電流経路の電圧検出ノードの出力を基準電圧
と比較する第2のコンパレータと、 前記昇圧回路の活性化信号の変化を検知して前記昇圧回
路の駆動信号を発生し、前記第1のコンパレータによる
反転検出結果により前記駆動信号を非活性とする第1の
ゲート回路と、 この第1のゲート回路から前記駆動信号が発生されてい
る間、前記第2のコンパレータの出力が反転される前は
前記昇圧回路の高速昇圧を行わせる制御信号を発生し、
第2のコンパレータの反転検出結果により前記昇圧回路
の低速昇圧を行わせる制御信号を発生する第2のゲート
回路と、を備えたことを特徴とする請求項1記載の昇圧
電圧発生回路。 - 【請求項12】 昇圧電圧を発生する昇圧回路と、この
昇圧回路の出力電圧が設定値に達したことを検知して前
記昇圧回路の動作を停止させる制御を行う電圧レベル設
定回路とを備えた昇圧電圧発生回路において、 前記電圧レベル設定回路は、 前記昇圧回路の出力端子と基準端子の間に設けられて内
部に電圧検出ノードを持ち、且つ少なくとも一つの電圧
降下素子が挿入された電流経路と、 この電流経路の電圧降下素子を選択的にバイパスさせる
バイパス回路と、 前記電流経路の電圧検出ノードの電圧を検知して、その
検知結果に応じて前記バイパス回路を制御するととも
に、前記昇圧回路の出力電圧が前記設定値以下の所定レ
ベルで前記昇圧回路の能力を切り替えを行い、前記設定
値に達したときに前記昇圧回路の動作を停止させる制御
信号を発生するための切り替え制御回路と、を備えたこ
とを特徴とする昇圧電圧発生回路。 - 【請求項13】 請求項1乃至12のいずれかに記載の
昇圧電圧発生回路を備えてデータ書き換え用の昇圧電圧
を発生させることを特徴とする不揮発性半導体記憶装
置。
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