JP2000091951A - デジタルマッチドフィルタ、受信機、及び通信システム - Google Patents

Abstract

(57)【要約】 【課題】 検出精度を維持しつつ回路規模を削減するこ
とのできるデジタルマッチドフィルタを提供する。 【解決手段】 受信レジスタ２０の奇数番目の記憶ステ
ージ３２−１，３２−３，３２−５，３２−７から信号
を取り出すとともに、スイッチ３６を用いて拡散符号レ
ジスタ２２の奇数番目の記憶ステージ３４−１，３４−
３，３４−５，３４−７、または偶数番目の記憶ステー
ジ３４−２，３４−４，３４−６，３４−８を選択的に
取り出し、それらを乗算器３０−１〜３０−４にて掛け
合わせる。そして、乗算結果を加算器２８にて足し合わ
せ、部分的な相関値を算出する。この際、スイッチ３６
は制御部３８から出力される切替制御信号により１／２
チップクロック毎に切り替えられる。そして、加算器２
６では部分相関値レジスタ２４の記憶内容に基づいて１
チップクロック毎に相関値を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタルマッチドフ
ィルタ、受信機、及び通信システムに関し、特に、検出
精度を維持しつつ回路規模を削減することのできるデジ
タルマッチドフィルタ及びそれを用いた受信機並びに通
信システムに関する。

【０００２】

【従来の技術】スペクトラム直接拡散通信方式を採用す
る通信システムでは、送信機側で原信号が疑似ランダム
符号系列（拡散符号）で拡散され、一方、受信機側でそ
の信号（受信符号列）が逆拡散されて原信号が取り出さ
れる。この受信機側での処理では、検出速度、精度を向
上させるためにデジタルマッチドフィルタが用いられ、
これにより受信符号列と拡散符号との間の相関値が１チ
ップクロック毎に順次算出される。

【０００３】図７は、従来技術に係るデジタルマッチド
フィルタの構成を示す図である。同図に示すデジタルマ
ッチドフィルタ１００には、受信符号列が入力される受
信レジスタ１０２が設けられており、そこには拡散符号
と同チップ数（ここでは拡散率を８とする。）の記憶ス
テージが含まれている。この受信レジスタ１０２には、
各チップが１又は−１である受信符号列が順次入力さ
れ、１チップクロック毎に各記憶ステージの内容が図中
右側の前方ステージ側にシフトされる。なお、同図に示
す受信レジスタの各記憶ステージを示す枠内に記された
数字は各記憶ステージに現在記憶されている符号を識別
するためのものであり、同図では、先頭ステージに１チ
ップ目の符号が記憶され、最終ステージに８チップ目の
符号が記憶されていることが示されている。そして、１
チップクロック後には先頭の記憶ステージに２チップ目
の符号が記憶され、最後尾の記憶ステージに図示しない
９チップ目の符号が記憶されることになる。

【０００４】また、同図に示すデジタルマッチドフィル
タ１００には、１又は−１の値を有する８つのチップの
組合せからなる拡散符号が入力される拡散符号レジスタ
１０４が設けられている。この拡散符号レジスタ１０４
には８つのレジスタが含まれており、拡散符号の各チッ
プが順に格納されるようになっている。さらに、デジタ
ルマッチドフィルタ１００には８つの乗算器１０６−１
〜１０６−８が設けられており、各乗算器１０６に拡散
符号レジスタ１０４に含まれる各レジスタの内容が入力
されるとともに、受信レジスタ１０２の各記憶ステージ
の内容も各乗算器１０６に入力されるようになってい
る。

【０００５】そして、各乗算器１０６での乗算結果は加
算器１０８に入力されており、受信符号列に含まれる８
チップ分の符号（以下、「受信符号」という）と拡散符
号との間の相関値が求められるようになっている。たと
えば、受信符号と拡散符号とが完全に一致している場合
には加算器１０８から相関値として８が出力される。ま
た、受信符号が拡散符号を符号反転したものである場合
には加算器１０８から相関値として−８が出力される。

【０００６】加算器１０８から出力される相関値は、そ
のままの形式で外部に出力されて後段の処理に供される
とともに、絶対値算出回路１１０に入力され、ここで相
関値の絶対値、すなわち相関絶対値が算出される。この
相関絶対値もまた、そのままの形式で外部に出力されて
後段の処理に供されるとともに、比較器１１２にも入力
される。比較器１１２には一方で閾値ＴＨが入力されて
おり、相関絶対値と閾値とが比較されるようになってい
る。そして、相関絶対値が閾値ＴＨを超える場合に検出
パルスＤＥＴが出力される。

【０００７】こうして、同図に示す従来のデジタルマッ
チドフィルタ１００では、１チップクロック毎に相関値
が算出され、その相関絶対値が閾値を超えるか否かが調
べられる。そして、相関絶対値が閾値を超える場合に検
出パルスが出力される。このため、後段の処理では検出
パルスの出力タイミングを監視することにより、受信符
号列に対する復号を行う際等に必要となるタイミングを
得ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のデジタルマッチドフィルタ１００では、乗算器１０
６が拡散符号のチップ数に等しい数だけ必要であり、拡
散符号のチップ数を長くすれば回路規模が増大してしま
うという問題がある。すなわち、乗算器１０６は一般に
規模の大きな回路であるが、これが回路中に多く含まれ
ると回路規模が増大してしまう。したがって、乗算器１
０６の数を削減して、デジタルマッチドフィルタ１００
の回路規模を削減することが望ましい。

【０００９】この点、特開平７−５８６６９号公報に係
るデジタルマッチドフィルタでは、拡散符号を複数の部
分拡散符号に分割し、それら部分符号毎に受信符号列と
の間の相関値を算出している。このため、同公報に係る
デジタルマッチドフィルタによれば、１回の相関値の算
出処理において演算対象となる符号数を減らすことがで
き、この結果、回路中の乗算器の数を減らすことができ
る。

【００１０】しかしながら、同公報に係るデジタルマッ
チドフィルタでは、部分拡散符号のうち先頭分について
受信符号と相関が取れれば、次に、数チップクロック遅
れて残りの部分拡散符号について受信符号との相関値が
算出されるようになっている。このため、残りの部分拡
散符号について相関値を算出するまでの間、先頭分に係
る部分拡散符号についての相関値の算出ができず、１チ
ップクロックタイミング毎に相関値を算出することがで
きない。このため、上記公報に係るデジタルマッチドフ
ィルタでは拡散符号と受信符号列との相関が高くなるタ
イミングを必ずしも常に検出することができず、検出精
度が低下する。

【００１１】本発明は上記課題に鑑みてなされたもので
あって、その目的は、検出精度を維持しつつ回路規模を
削減することのできるデジタルマッチドフィルタ及びそ
れを用いた受信機並びに通信システムを提供することに
ある。

【００１２】

【課題を解決するための手段】（１）上記課題を解決す
るために、本発明に係るデジタルマッチドフィルタは、
１チップクロック毎に更新される受信符号と、拡散符号
と、の間の相関値を１チップクロック毎に順次算出する
デジタルマッチドフィルタにおいて、現時点以降に算出
される一又は複数の前記相関値を夫々Ｎ個の部分和に分
割してなる部分相関値を１チップクロック毎に合計Ｎ個
算出する部分相関値算出手段と（Ｎ≧２）、該部分相関
値算出手段により算出される部分相関値に基づき、前記
受信符号と前記拡散符号との間の相関値を１チップクロ
ック毎に順次算出する相関値算出手段と、を含むことを
特徴とする。また、本発明に係る受信機及び通信システ
ムはかかるデジタルマッチドフィルタを備える。

【００１３】本発明によれば、受信符号と拡散符号との
間の相関値は部分和の総和として求められる。すなわち
上記相関値は受信符号と拡散符号との間の１チップ毎の
相関値の総和であるが、本発明ではかかる事実に着目
し、受信符号と拡散符号との間の相関値をＮ個の部分
和、すなわち部分相関値の和として算出している。そし
て、この部分相関値は１チップクロックの間に合計Ｎ個
算出され、上記相関値算出手段によって既に算出されて
いる部分相関値が組み合わされ、受信符号と拡散符号と
の間の相関値が１チップクロック毎に順次算出される。

【００１４】ここで、本発明における部分相関値とは、
受信符号の連続する一部に関する部分相関値に限らず、
受信符号における飛び飛びの部分に関する部分相関値な
ど、相関値の部分和にあたるもの全てを含む意味であ
る。また、本明細書において「チップ」は、受信符号又
は拡散符号の処理単位を意味し、通常は各ビットを意味
する。また、「チップクロックタイミング」は、受信符
号の更新タイミングを意味する。

【００１５】（２）また本発明に係るデジタルマッチド
フィルタは、１チップクロック毎に更新される受信符号
と、拡散符号と、の間の相関値を１チップクロック毎に
順次算出するデジタルマッチドフィルタにおいて、前記
受信符号の一部と、前記拡散符号を分割してなる複数の
部分拡散符号の夫々と、の間の各相関値を部分相関値と
して１チップクロックの間に全て算出する部分相関値算
出手段と、該部分相関値算出手段により算出される部分
相関値を記憶する部分相関値記憶手段と、該部分相関値
記憶手段により記憶される部分相関値に基づき、前記受
信符号と前記拡散符号との間の相関値を１チップクロッ
ク毎に順次算出する相関値算出手段と、を含むことを特
徴とする。また、本発明に係る受信機及び通信システム
はかかるデジタルマッチドフィルタを備える。

【００１６】本発明では、拡散符号は複数に分割され部
分拡散符号とされる。そして、受信符号の一部と各部分
拡散符号との間の相関値が部分相関値として１チップク
ロックの間に全て算出される。この算出される部分相関
値は一旦記憶され、その記憶内容に基づいて受信符号と
拡散符号との間の相関値が１チップクロック毎に算出さ
れる。

【００１７】ここで、本発明における前記受信符号の前
記一部は、受信符号の連続する一部に限らず、受信符号
における飛び飛びの部分なども含む。

【００１８】また、本発明の一態様では、前記部分相関
値算出手段は、前記受信符号の一部を記憶する第１記憶
手段と、複数の部分拡散符号の夫々を記憶する複数の第
２記憶手段と、前記第２記憶手段のうちの一つの記憶内
容と前記第１記憶手段の記憶内容とを乗算する乗算手段
と、前記乗算手段による演算対象となる前記第２記憶手
段を１チップクロックの間に順次切替える切替え手段
と、を含む。この態様によれば、比較的簡潔な構成で部
分相関値を算出することができる。

【００１９】（３）また本発明に係るデジタルマッチド
フィルタは、１チップクロック毎に更新される受信符号
と、拡散符号と、の間の相関値を１チップクロック毎に
順次算出するデジタルマッチドフィルタにおいて、前記
受信符号を分割してなる複数の部分受信符号の夫々と、
前記拡散符号を分割してなる部分拡散符号のうち対応す
るものと、の間の各相関値を部分相関値として１チップ
クロックの間に全て算出する部分相関値算出手段と、該
部分相関値算出手段により算出される部分相関値を記憶
する部分相関値記憶手段と、該部分相関値記憶手段によ
り記憶される部分相関値に基づき、前記受信符号と前記
拡散符号との間の相関値を１チップクロック毎に順次算
出する相関値算出手段と、を含むことを特徴とする。ま
た、本発明に係る受信機及び通信システムはかかるデジ
タルマッチドフィルタを備える。

【００２０】本発明では、受信符号は複数に分割され部
分受信符号とされる。また、拡散符号も複数に分割され
部分拡散符号とされる。そして全ての部分受信符号と、
それに各々対応する部分拡散符号との間の相関値が、部
分相関値として１チップクロックの間に算出される。そ
して、それら部分相関値に基づいて受信符号と拡散符号
との間の相関値が１チップクロック毎に算出される。

【００２１】ここで、本発明において部分受信符号とは
受信符号の連続する一部に限らない。また、部分拡散符
号も同様に、拡散符号の連続する一部に限らない。

【００２２】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面に基づき詳細に説明する。

【００２３】図１は、本発明の実施の形態に係る通信シ
ステムの全体構成を示す図である。同図に示すように、
この通信システムはスペクトラム拡散通信方式を採用す
るものであり、送信機側にスペクトラム拡散部１０と変
調部１２とが含まれている。一方、受信機側には復調部
１４とデジタルマッチドフィルタ１６と判定部１８とが
含まれている。以下では、送信機側と受信機側との間で
拡散率８のスペクトラム拡散通信が行われる場合につい
て説明する。

【００２４】かかる構成において、送信データはまずス
ペクトラム拡散部１０に入力され、ここで該送信データ
よりも高いビットレートで拡散符号が乗じられ、送信符
号列が生成される。スペクトラム拡散部１０で生成され
た送信符号列は次に変調部１２に入力され、ここでＰＳ
Ｋ（位相シフトキーイング）等の所定の変調がなされた
後、アンテナを介して受信機側に送信される。一方、受
信機側ではかかる信号を受信し、復調部１４にて復調
し、スペクトラム拡散の施された受信符号列を取り出
す。この受信符号列はデジタルマッチドフィルタ１６に
入力され、スペクトラム拡散部１０で用いた拡散符号と
受信符号とが１チップクロック毎に順次比較され、両者
の相関値が出力される。そして、拡散符号と受信符号と
が一致するタイミングを用い、判定部１８では受信符号
列から原信号を取り出している。以上の通信システムの
うち、本発明においては特に受信機側の構成の一つであ
るデジタルマッチドフィルタ１６にその特徴を有する。

【００２５】図２は、本発明の実施の形態に係るデジタ
ルマッチドフィルタ１６の構成を示す図である。同図に
おいて、デジタルマッチドフィルタ１６は記憶ステージ
３２−１〜３２−８を有する受信レジスタ２０と、記憶
ステージ３４−１〜３４−８を有する拡散符号レジスタ
２２を有している。そして、受信レジスタ２０において
は記憶ステージ３２−１，３２−３，３２−５，３２−
７からその記憶内容が取り出され、夫々乗算器３０−１
〜３０−４に入力されている。なお、同図において、受
信レジスタ２０の記憶ステージ３２−８は省略すること
ができ、受信レジスタ２０は合計７つの記憶ステージに
より構成してもよい。

【００２６】一方、拡散符号レジスタ２２の記憶ステー
ジ３４−１，３４−２からはその記憶内容が取り出され
スイッチ３６−１に入力されており、記憶ステージ３４
−１，３４−２のいずれか一方の記憶内容がスイッチ３
６−１から出力され、乗算器３０−１に入力されるよう
になっている。同様に、記憶ステージ３４−ｎ，３４−
（ｎ＋１）の記憶内容はスイッチ３６−（（ｎ＋１）／
２）に入力され、そのいずれか一方の内容が乗算器３０
−（（ｎ＋１）／２）に入力されるようになっている
（ｎ＝１，３，５，７）。ここで、スイッチ３６−１〜
３６−４には制御部３８から切替制御信号が入力されて
おり、該切替制御信号により、それらスイッチ３６−１
〜３６−４の入力が２入力信号の一方に選択されるよう
になっている。たとえば、制御部３８からハイレベルの
切替制御信号が送出されている場合には、スイッチ３６
−１〜３６−４は、拡散符号レジスタ２２の記憶ステー
ジ３４−１，３４−３，３４−５，３４−７からの入力
を夫々選択し、一方、制御部３８からロウレベルの切替
制御信号が出力されている場合には、スイッチ３６−１
〜３６−４は、拡散符号レジスタ２２の記憶ステージ３
４−２，３４−４，３４−６，３４−８からの入力を夫
々選択するようになっている。こうして制御部３８から
の切替制御信号に基づき、いずれか一方の入力を選択す
ると、それらは受信レジスタ２０の内容と乗算器３０−
１〜３０−４にて乗算され、その乗算結果が加算器２８
に入力される。すなわち、加算器２８では受信レジスタ
２０に格納されている受信符号と拡散符号レジスタ２２
に格納されている拡散符号との相関値の部分和にあたる
部分相関値が算出されるようになっている。

【００２７】たとえば、受信レジスタ２０の記憶ステー
ジ３２−１に第１チップ（第１符号：第１のビット）が
格納され、記憶ステージ３２−８に第８チップ（第８符
号：第８のビット）が格納されている状態で、制御部３
８からハイレベルの切替制御信号が送出されていれば、
加算器２８で「１Ａ＋３Ｃ＋５Ｅ＋７Ｇ」が算出され
る。

【００２８】ここでは、受信符号列のうち第ｎチップ目
の符号を単に「ｎ」と記す。また、拡散符号を構成する
８チップについては先頭から順に「Ａ」〜「Ｈ」と記
す。そして、上述の「１Ａ＋３Ｃ＋５Ｅ＋７Ｇ」は、受
信レジスタ２０の記憶ステージ３２−１に第１チップが
記憶されている状態での相関値の部分和の一つである、
「１」×「Ａ」＋「３」×「Ｃ」＋「５」×「Ｅ」＋
「７」×「Ｇ」を略記したものである。以下では単にＰ
_1Aと記す。同様に、「ｎ」×「Ａ」＋「ｎ＋２」×
「Ｃ」＋「Ｎ＋４」×「Ｅ」＋「ｎ＋６」×「Ｇ」を単
にＰ_nAと記し、「ｎ」×「Ｂ」＋「ｎ＋２」×「Ｄ」＋
「ｎ＋４」×「Ｆ」＋「ｎ＋６」×「Ｈ」を単にＰ_nBと
記す。

【００２９】なお、受信レジスタ２０へ入力される信号
は１ビットとは限らない。すなわち、受信レジスタ２０
の各記憶ステージに、１ビットの情報のみならず、複数
ビットの情報を保持するようにしてもよい。同様に拡散
符号レジスタ２２についても、１ビットの情報のみなら
ず、複数ビットの情報を保持するようにしてもよい。

【００３０】加算器２８で算出された部分相関値は次に
部分相関値レジスタ２４に入力される。部分相関値レジ
スタ２４は合計４段の記憶ステージ４４−１〜４４−４
を有しており、ここでＦＩＦＯ方式で順次各記憶ステー
ジ４４の記憶内容がシフトされるようになっている。そ
して、部分相関値レジスタ２４においては、記憶ステー
ジ４４−１の記憶内容と記憶ステージ４４−４の記憶内
容とが取り出されるようになっており、その出力は加算
器２６に入力される。そして、加算器２６ではそれら記
憶ステージ４４−１，４４−４からの出力を加算し、そ
の加算結果を１チップクロック毎に相関値Ｃ_n′として
出力するようになっている。なお、添字ｎ′は、チップ
クロックタイミングを示す。

【００３１】さらに、加算器２６の出力は絶対値算出部
４０にも入力されるようになっており、ここで相関値Ｃ
_n′の絶対値が求められるようになっている。この絶対
値は相関絶対値として外部に出力されるようになってい
るとともに、比較器４２にも入力されている。比較器４
２にはさらに閾値ＴＨも同様に入力されており、該比較
器４２では相関絶対値と閾値ＴＨとを比較し、相関絶対
値のほうが閾値ＴＨよりも大きい場合、検出パルスＤＥ
Ｔを出力するようになっている。

【００３２】以上の構成において、受信レジスタ２０は
１チップクロック毎にその各ステージに記憶されている
受信符号が更新されるようになっており、また制御部３
８からは１／２チップクロック毎に切替制御信号が送出
され、スイッチ３６−１〜３６−４は１／２チップクロ
ック毎にその入力切替がなされるようになっている。さ
らに、加算器２８は１／２チップクロック毎に部分相関
値Ｐ_Xを算出し、それらは部分相関値レジスタ２４に入
力される。なお、添字Ｘは、上述のＰ_nAやＰ_nBに付され
た「ｎＡ」や「ｎＢ」を表している（ｎ＝１，２，・・
・）。部分相関値レジスタ２４は１／２チップクロック
毎に各記憶ステージ４４の内容が順次更新される。そし
て、加算器２６では部分相関値レジスタ２４の記憶ステ
ージ４４−１，４４−４の内容を１チップクロック毎に
加算し、その結果を相関値Ｃ_n′として出力する。

【００３３】図３は、このデジタルマッチドフィルタ１
６の動作を説明する図である。同図において、欄２１ａ
の各枠内には受信レジスタ２０と拡散符号レジスタ２２
の記憶内容が表されており、上から順に１／２チップク
ロック毎の各レジスタの記憶内容が表されている。すな
わち、欄２１ａの各枠内に示される拡散符号レジスタ２
２の記憶内容は、すべて先頭から順にＡ〜Ｈであり、一
方、受信レジスタ２０には最初の１チップクロックまで
の時間では第１チップ〜第８チップが記憶されており、
その後、第２チップ〜第９チップが記憶された状態、第
３チップ〜第１０チップが記憶された状態、が続く。以
降、同様に受信レジスタ２０の記憶内容は１チップクロ
ック毎にシフトされるようになっている。また欄２１ａ
において、受信レジスタ２０と拡散符号レジスタ２２と
の間に表された矢印はスイッチ３６の切替方向を表すも
のであり、矢印の両端で示された記憶ステージの内容が
乗算器３０で掛け合わされることを示している。たとえ
ば、同欄２１ａの最上枠においては、受信レジスタ２０
の記憶ステージ３２−１，３２−３，３２−５，３２−
７の内容が拡散符号レジスタ２２の記憶ステージ３４−
１，３４−３，３４−５，３４−７の記憶内容と夫々掛
け合わされることが示されている。また、上から２番目
の枠においては、受信レジスタ２０の記憶ステージ３２
−１，３２−３，３２−５，３２−７の記憶内容が拡散
符号レジスタ２２の記憶ステージ３４−２，３４−４，
３４−６，３４−８と夫々掛け合わされることが示され
ている。

【００３４】次に、欄２１ｂは制御部３８から出力され
る切替制御信号の内容を上から順に１／２チップクロッ
ク毎に表したものである。すなわち、この欄２１ｂに表
された文字が「Ｈ」である場合には切替制御信号はハイ
レベルであり、スイッチ３６−１〜３６−４において拡
散符号レジスタ２２の記憶ステージ３４−１，３４−
３，３４−５，３４−７の記憶内容が夫々選択されるよ
うになっており、一方、「Ｌ」である場合には切替制御
信号はロウレベルであり、スイッチ３６−１〜３６−４
において拡散符号レジスタ２２の記憶ステージ３４−
２，４−４，３４−６，３４−８が夫々選択されるよう
になっている。

【００３５】また、欄２１ｃは受信レジスタ２０に入力
された最新の符号（ビット：チップ）を表しており、同
図においては上から順に、第８チップ、第９チップ、第
１０チップが受信レジスタ２０に入力され、受信レジス
タ２０の各記憶ステージの内容が順次更新されることが
表されている。

【００３６】さらに、欄２１ｄには加算器２８で１／２
チップクロック毎に算出される部分相関値の内容が表さ
れており、同１／２チップクロック毎に欄２１ａの各枠
に示されるレジスタ記憶内容で算出される各部分相関値
が表されている。

【００３７】また、同図の欄２１ｅには１チップクロッ
ク毎に算出される相関値の内容が表されている。たとえ
ば、同図の上から４枠目には、最初に算出されている部
分相関値Ｐ_1Aと、その１チップクロック後に算出された
部分相関値Ｐ_2Bと、が加算され、相関値Ｃ１が出力され
ることが示されている。

【００３８】すなわち、本実施の形態に係るデジタルマ
ッチドフィルタ１６によれば、受信レジスタ２０がシフ
トされるチップクロックのタイミングの２倍のクロック
速度でスイッチ３６を切り替え、受信符号のうちの一部
と拡散符号との各一部との間の部分的な相関値を順次算
出し、それを部分相関値レジスタ２４に一旦格納してい
る。そして、加算器２６では部分相関値レジスタ２４の
記憶内容を加算することにより、１チップクロック毎に
必要な相関値を算出している。かかる構成によれば、相
関値を二つの部分和毎に算出することにより、乗算器３
０の個数を半分に減らすことができ、デジタルマッチド
フィルタ１６の回路規模を大幅に削減することができ
る。また、１チップクロック毎に受信符号の一部と拡散
符号の一部との部分相関値を複数算出するようにしてい
るため、従来技術に係るデジタルマッチドフィルタのよ
うに検出の空白期間が生じることがなく、検出精度を維
持することができる。

【００３９】なお、以上説明した実施の形態に係るデジ
タルマッチドフィルタ１６は種々の変形実施が可能であ
る。たとえば、上述の説明においては乗算器３０の入力
として受信レジスタ２０の飛び飛びの記憶ステージ３２
−１，３２−３，３２−５，３２−７が採用されたが、
前半の４段あるいは後半の４段など連続する記憶ステー
ジの記憶内容を乗算器３０で乗算するようにしてもよ
い。また、上記説明では、スイッチ３６にて拡散符号レ
ジスタ２２の記憶ステージ３４のうち、２つを順次切り
替えるようにしたが、拡散符号をさらに多数に分割し、
それら多数に分割した拡散符号毎に部分相関値を算出し
ても良い。

【００４０】図４は、かかる変形例に係るデジタルマッ
チドフィルタの構成を示す図である。同図に示すデジタ
ルマッチドフィルタ１６ａは図１に示した通信システム
においてデジタルマッチドフィルタ１６の代わりとして
機能するものであり、特にスイッチ３６に代えてマルチ
プレクサ５４を設けたことにその特徴を有する。この構
成においては、受信レジスタ４６の記憶ステージ４８−
１〜４８−８のうち記憶ステージ４８−１，４８−５の
記憶内容が乗算器５６−１，５６−２に夫々入力されて
おり、一方、拡散符号レジスタ５２に接続されたマルチ
プレクサ５４−１，５４−２の出力も乗算器５６−１，
５６−２に夫々入力されている。そして、マルチプレク
サ５４−１には、その入力として拡散符号レジスタ５２
の記憶ステージ５０−１〜５０−４の内容が入力されて
おり、また、マルチプレクサ５４−２には拡散符号レジ
スタ５２の記憶ステージ５０−５〜５０−８の内容が入
力されている。そして、制御部４７からはマルチプレク
サ５４−１，５４−２に向け切替制御信号が出力されて
おり、この切替制御信号によりマルチプレクサ５４の入
力は１／４チップクロック毎に切り替えられるようにな
っている。すなわち、この切替制御信号は２ビット信号
であり、これにより、マルチプレクサ５４−１の入力は
拡散符号レジスタ５２の記憶ステージ５０−１〜５０−
４の間で１／４チップクロック毎に順次切り替えられ、
一方、マルチプレクサ５４−２の入力は拡散符号レジス
タ５２の記憶ステージ５０−５〜５０−８の間で１／４
チップクロック毎に順次切り替えられるようになってい
る。

【００４１】そして、乗算器５６−１では、受信レジス
タ４６の記憶ステージ４８−１の記憶内容とマルチプレ
クサ５４−１の出力とが乗算され、その乗算結果が加算
器５８に入力され、同様に、乗算器５６−２では、受信
レジスタ４６の記憶ステージ４８−５の記憶内容とマル
チプレクサ５４−２からの出力とが乗算され、その乗算
結果が加算器５８に入力される。加算器５８では乗算器
５６からの出力を１／４チップクロック毎に足し合わ
せ、その加算結果を部分相関値レジスタ６０に順次入力
する。この部分相関値レジスタ６０は合計１６段の記憶
ステージを有しており、第１、第６、第１１、第１６記
憶ステージの記憶内容が加算器６２に取り出されるよう
になっている。加算器６２ではこれら記憶ステージに記
憶された部分相関値を足し合わせることができるように
なっており、その結果として１チップクロック毎に受信
符号と拡散符号との相関値が出力されるようになってい
る。またこうして加算器６２から出力された相関値は図
２に既に示したデジタルマッチドフィルタ１６と同様、
絶対値算出部６４に入力されており、ここで相関値の絶
対値すなわち相関絶対値が算出されるようになってい
る。相関絶対値は外部に出力されるとともに、比較器６
６にも入力され、同様に比較器６６に入力されている閾
値ＴＨと比較され、相関絶対値が閾値ＴＨよりも大きい
場合に、検出パルスＤＥＴが出力されるようになってい
る。

【００４２】かかる構成を有するデジタルマッチドフィ
ルタ１６ａによれば、マルチプレクサ５４を採用するこ
とにより、相関値を更に多数の部分和に分割し、乗算器
５６をさらに減らせることができる。こうして、本変形
例によればデジタルマッチドフィルタひいてはスペクト
ラム拡散方式を採用する通信方式の受信機の回路規模を
さらに削減することができる。なお、図４においては受
信レジスタ４６のうち記憶ステージ４８−６〜４８−８
を省略することができ、受信レジスタ４６を合計５つの
記憶ステージにより構成してもよい。

【００４３】実施の形態２．次に、本発明の実施の形態
２に係るデジタルマッチドフィルタについて説明する。
以下で説明するデジタルマッチドフィルタは既に示した
図１においてデジタルマッチドフィルタ１６に代えて用
いることができるものである。

【００４４】図５は、本発明の実施の形態２に係るデジ
タルマッチドフィルタの構成を示す図である。同図に示
すデジタルマッチドフィルタ１６ｂは、拡散率（＝８）
に等しい記憶ステージ６８−１〜６８−８を含む受信レ
ジスタ７０と、拡散率に等しい記憶ステージ７６−１〜
７６−８を含む拡散符号レジスタ７８と、を備えてお
り、前者には受信符号列が８チップ分、拡散符号との相
関値を算出する対象たる受信符号として格納されるよう
になっている。また、受信レジスタ７０においては、記
憶ステージ６８−１，６８−２の内容を入力とするスイ
ッチ７２−１が設けられており、該スイッチ７２−１に
よって選択されたいずれか一方の記憶内容が乗算器７４
−１に入力されるようになっている。乗算器７４−１に
は一方で拡散符号レジスタ７８の記憶ステージ７６−１
の内容も入力されており、該乗算器７４−１は拡散符号
レジスタ７８の記憶ステージ７６−１の記憶内容と、受
信レジスタ７０の記憶ステージ６８−１又は６８−２の
いずれか一方の記憶内容と、を掛け合わせ、その結果を
加算器８２に入力するようになっている。同様に、乗算
器７４−ｉには拡散符号レジスタ７８の記憶ステージ７
６−（２ｉ−１）の記憶内容が入力されている（カッコ
内の「−」は特に減算を意味する。以下同様。）。ま
た、受信レジスタ７０の記憶ステージ６８−（２ｉ−
１），６８−２ｉのいずれか一方の記憶内容はスイッチ
７２−ｉにより選択され、選択された側の記憶ステージ
６８の内容が乗算器７４−ｉに入力されている。そし
て、該乗算器７４−ｉはそれらを乗算し、その結果を加
算器８２に入力するようになっている（ｉ＝２，３，
４）。ここで、受信レジスタ７０の８つの記憶ステージ
６８は、図示しない制御装置によりその入力が夫々順に
イネーブルされるようになっている。すなわち、受信レ
ジスタ７０の記憶ステージ６８には受信符号列が並列に
入力されるようになっており、図示しない制御装置によ
り書き込みがイネーブルされたいずれか１つの記憶ステ
ージ６８に最新の受信符号のチップが格納されるように
なっている。具体的には、記憶ステージ６８−１〜６８
−８の順で１チップクロック毎に書き込みがこの順でイ
ネーブルされ、その後、再び記憶ステージ６８−１の書
き込みがイネーブルされる。また、スイッチ７２には制
御部８０から切替制御信号が入力されており、該切替制
御信号がハイレベルである場合には、受信レジスタ７０
のうち記憶ステージ６８−１，６８−３，６８−５，６
８−７の記憶内容がスイッチ７２にて選択され、一方、
制御部８０から送出される切替制御信号がロウレベルで
ある場合には、受信レジスタ７０の記憶ステージ６８−
２，６８−４，６８−６，６８−８の記憶内容がスイッ
チ７２にて選択されるようになっている。この制御部８
０から送出される切替制御信号は１／２チップクロック
毎にそのレベルが切り替えられるようになっている。

【００４５】一方、拡散符号レジスタ７８は拡散率に等
しい８段の記憶ステージ７６を有するシフトレジスタで
あり、先頭記憶ステージ７６−１と最後尾記憶ステージ
７６−８とが接続され、１チップクロック毎にその記憶
内容が順次循環されるようになっている。すなわち、最
初は記憶ステージ７６−１に拡散符号のチップ「Ａ」が
入力されているが、１チップクロック後には記憶ステー
ジ７６−２にチップ「Ａ」が格納され、記憶ステージ７
６−１にはチップ「Ｈ」が格納される。以後、同様にし
てチップ「Ａ」の格納位置は循環する。

【００４６】そして、乗算器７４での乗算結果は加算器
８２に入力され、それらは互いに足し合わされ、部分相
関値として部分相関値レジスタ８４に入力される。部分
相関値レジスタ８４は２つの記憶ステージ８６−１，８
６−２を有しており、その記憶内容は共に加算器８８に
出力されるようになっている。加算器８８はこれら２つ
の記憶ステージ８６−１，８６−２の記憶内容を足し合
わせ相関値として出力するとともに、その相関値を絶対
値算出部９０に入力している。絶対値算出部９０は相関
値の絶対値を算出し、それを外部に出力するとともに、
比較器９２に入力している。比較器９２には一方で閾値
ＴＨが入力されており、相関絶対値が閾値ＴＨよりも大
きくなった場合に、検出パルスＤＥＴが外部出力される
ようになっている。

【００４７】図６は、本発明の第２の実施の形態に係る
デジタルマッチドフィルタ１６ｂの動作を説明する図で
ある。同図において、欄７１ａの各枠には、上から順に
受信レジスタ７０と拡散符号レジスタ７８の記憶内容が
模式的に表されている。また各枠において、受信レジス
タ７０と拡散符号レジスタ７８との間に表された矢印
は、スイッチ７２の切替方向を表している。すなわち、
例えば同欄７１ａの最上枠に表されたレジスタ記憶内容
においては、受信レジスタの記憶ステージ６８−１，６
８−３，６８−５，６８−７がスイッチ７２にて夫々選
択され、それらと拡散符号レジスタ７８の記憶ステージ
７６−１，７６−３，７６−５，７６−７が掛け合わさ
れることが示されている。すなわち、このとき制御部８
０から出力されている切替制御信号は、欄７１ｂに示す
ようにハイレベルである。一方、欄７１ａの上から２番
目の枠内に表されたレジスタ記憶内容においては、受信
レジスタ７０の記憶ステージ６８−２，６８−４，６８
−６，６８−８がスイッチ７２にて夫々選択され、それ
らと拡散符号レジスタ７８の記憶ステージ７６−１，７
６−３，７６−５，７６−７が掛け合わされることが示
されている。このとき制御部８０から出力されている切
替制御信号は、欄７１ｂの対応する枠内に示すようにロ
ウレベルである。

【００４８】また、欄７１ｃには、拡散符号レジスタ７
８の１チップクロック毎の記憶内容の巡回の様子が表さ
れている。この欄７１ｃの各枠に記された数字は拡散符
号の先頭チップである「Ａ」の位置を表している。たと
えば、欄７１ｃにおいて枠内に２と記されている場合に
は、拡散符号レジスタ７８において拡散符号チップ
「Ａ」は記憶ステージ７６−２に格納されている。さら
に、欄７１ｄは受信レジスタ７０に格納されている最新
の受信符号を表すものである。この欄７１ｄにより１チ
ップクロック毎に新たな受信符号のチップが入力される
様子が表されている。

【００４９】また、欄７１ｅには１／２チップクロック
毎に算出される部分相関値が表されており、例えば同図
最上枠においては部分相関値Ｐ_1A（＝１Ａ＋３Ｃ＋５Ｅ
＋７Ｇ）がそのタイミングに出力されることが表されて
いる。この部分相関値の内容は欄７１ａに表されたレジ
スタ記憶内容に対応するものである。さらに、欄７１ｆ
は１チップクロック毎に加算器６２から出力される相関
値を表しており、例えば同図において相関値Ｃ２は欄７
１ｅにおいて部分相関値Ｐ_2AとＰ_3Bとを加算することに
より出力される。同様に、相関値Ｃ３は部分相関値Ｐ_4B
と部分相関値Ｐ_3Aとを足し合わせることにより算出され
る。

【００５０】同図において、制御部８０から出力される
切替制御信号はＨ，Ｌの順で１／２チップクロック毎に
切り替えられており、一方、拡散符号レジスタ７８の記
憶内容のシフトは受信の時に使用する１チップクロック
毎に行われるが、この巡回タイミングは受信レジスタ７
０の書き込みタイミングと１／２チップクロック程ずら
されている。たとえば、受信レジスタ７０と拡散符号レ
ジスタ７８とは共通のクロックを用いて駆動されてお
り、そのクロックの立ち上がりにて受信レジスタ７０の
書き込みが行われる一方、拡散符号レジスタ７８の巡回
は同クロックの立ち下がりにて行われる。

【００５１】以上のようにすれば、受信符号が更新され
るまでの間に、受信符号のうち先頭から１つおきのチッ
プ（記憶ステージ６８−１，６８−３，６８−５，６８
−７の記憶内容）と拡散符号のチップＡ，Ｃ，Ｅ，Ｇと
が掛け合わされてなる部分相関値が算出され、さらに、
受信符号のうち先頭から２番目のチップから一つおきの
チップ（記憶ステージ６８−２，６８−４，６８−６，
６８−８）と拡散符号のチップＢ，Ｄ，Ｆ，Ｈとが掛け
合わされてなる部分相関値が算出される。このため、こ
れら部分相関値を加算器８８にて足し合わせることによ
り、１チップクロック毎に必要な相関値を算出すること
ができる。

【００５２】また、本実施の形態に係るデジタルマッチ
ドフィルタ１６ｂにおいては、スイッチ７２を設けて受
信レジスタ７０の記憶ステージの記憶内容を１部ずつ取
り出すようにしたので、乗算器７４の個数を半分に減ら
せることができ、デジタルマッチドフィルタ１６ｂひい
ては受信機の回路規模を大幅に削減することができる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
部分相関値を求めるための比較的少数の乗算器を用いる
だけで、相関値を１チップクロック毎に順次算出するこ
とができ、デジタルマッチドフィルタやそれを用いた受
信機の回路規模を削減することができる。

【００５４】また、１チップクロック毎に複数の部分相
関値を常に求めておくようにしたので、従来技術に係る
デジタルマッチドフィルタのように検出の空白期間が生
じてしまうことを回避することができ、検出精度を維持
することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る通信システムの全
体構成を示す図である。

【図２】 本発明の第１の実施の形態に係るデジタルマ
ッチドフィルタの構成を示す図である。

【図３】 本発明の第１の実施の形態に係るデジタルマ
ッチドフィルタの動作を説明する図である。

【図４】 本発明の第１の実施の形態に係るデジタルマ
ッチドフィルタの変形例の構成を示す図である。

【図５】 本発明の第２の実施の形態に係るデジタルマ
ッチドフィルタの構成を示す図である。

【図６】 本発明の第２の実施の形態に係るデジタルマ
ッチドフィルタの動作を説明する図である。

【図７】 従来技術に係るデジタルマッチドフィルタの
構成を示す図である。

【符号の説明】

１０ スペクトラム拡散部、１２ 変調部、１４ 復調
部、１６ デジタルマッチドフィルタ、１８ 判定部、
２０ 受信レジスタ、２２ 拡散符号レジスタ、２４
部分相関値レジスタ、２６，２８ 加算器、３０ 乗算
器、３６ スイッチ、３８ 制御部、４０ 絶対値算出
部、４２ 比較器、５４ マルチプレクサ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １チップクロック毎に更新される受信符
   号と、拡散符号と、の間の相関値を１チップクロック毎
   に順次算出するデジタルマッチドフィルタにおいて、 現時点以降に算出される一又は複数の前記相関値を夫々
   Ｎ個の部分和に分割してなる部分相関値を１チップクロ
   ック毎に合計Ｎ個算出する部分相関値算出手段と（Ｎ≧
   ２）、 該部分相関値算出手段により算出される部分相関値に基
   づき、前記受信符号と前記拡散符号との間の相関値を１
   チップクロック毎に順次算出する相関値算出手段と、 を含むことを特徴とするデジタルマッチドフィルタ。
2. 【請求項２】 １チップクロック毎に更新される受信符
   号と、拡散符号と、の間の相関値を１チップクロック毎
   に順次算出するデジタルマッチドフィルタにおいて、 前記受信符号の一部と、前記拡散符号を分割してなる複
   数の部分拡散符号の夫々と、の間の各相関値を部分相関
   値として１チップクロックの間に全て算出する部分相関
   値算出手段と、 該部分相関値算出手段により算出される部分相関値を記
   憶する部分相関値記憶手段と、 該部分相関値記憶手段により記憶される部分相関値に基
   づき、前記受信符号と前記拡散符号との間の相関値を１
   チップクロック毎に順次算出する相関値算出手段と、 を含むことを特徴とするデジタルマッチドフィルタ。
3. 【請求項３】 １チップクロック毎に更新される受信符
   号と、拡散符号と、の間の相関値を１チップクロック毎
   に順次算出するデジタルマッチドフィルタにおいて、 前記受信符号を分割してなる複数の部分受信符号の夫々
   と、前記拡散符号を分割してなる部分拡散符号のうち対
   応するものと、の間の各相関値を部分相関値として１チ
   ップクロックの間に全て算出する部分相関値算出手段
   と、 該部分相関値算出手段により算出される部分相関値を記
   憶する部分相関値記憶手段と、 該部分相関値記憶手段により記憶される部分相関値に基
   づき、前記受信符号と前記拡散符号との間の相関値を１
   チップクロック毎に順次算出する相関値算出手段と、 を含むことを特徴とするデジタルマッチドフィルタ。
4. 【請求項４】 請求項２に記載のデジタルマッチドフィ
   ルタにおいて、 前記部分相関値算出手段は、 前記受信符号の一部を記憶する第１記憶手段と、 複数の部分拡散符号の夫々を記憶する複数の第２記憶手
   段と、 前記第２記憶手段のうちの一つの記憶内容と前記第１記
   憶手段の記憶内容とを乗算する乗算手段と、 前記乗算手段による演算対象となる前記第２記憶手段を
   １チップクロックの間に順次切替える切替え手段と、 を含むことを特徴とするデジタルマッチドフィルタ。
5. 【請求項５】 請求項１〜４のいずれかに記載のデジタ
   ルマッチドフィルタを備えたことを特徴とする受信機。
6. 【請求項６】 請求項５に記載の受信機を備えたことを
   特徴とする通信システム。