JP2000091951A - デジタルマッチドフィルタ、受信機、及び通信システム - Google Patents
デジタルマッチドフィルタ、受信機、及び通信システムInfo
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Abstract
(57)【要約】
【課題】 検出精度を維持しつつ回路規模を削減するこ
とのできるデジタルマッチドフィルタを提供する。 【解決手段】 受信レジスタ20の奇数番目の記憶ステ
ージ32−1,32−3,32−5,32−7から信号
を取り出すとともに、スイッチ36を用いて拡散符号レ
ジスタ22の奇数番目の記憶ステージ34−1,34−
3,34−5,34−7、または偶数番目の記憶ステー
ジ34−2,34−4,34−6,34−8を選択的に
取り出し、それらを乗算器30−1〜30−4にて掛け
合わせる。そして、乗算結果を加算器28にて足し合わ
せ、部分的な相関値を算出する。この際、スイッチ36
は制御部38から出力される切替制御信号により1/2
チップクロック毎に切り替えられる。そして、加算器2
6では部分相関値レジスタ24の記憶内容に基づいて1
チップクロック毎に相関値を出力する。
とのできるデジタルマッチドフィルタを提供する。 【解決手段】 受信レジスタ20の奇数番目の記憶ステ
ージ32−1,32−3,32−5,32−7から信号
を取り出すとともに、スイッチ36を用いて拡散符号レ
ジスタ22の奇数番目の記憶ステージ34−1,34−
3,34−5,34−7、または偶数番目の記憶ステー
ジ34−2,34−4,34−6,34−8を選択的に
取り出し、それらを乗算器30−1〜30−4にて掛け
合わせる。そして、乗算結果を加算器28にて足し合わ
せ、部分的な相関値を算出する。この際、スイッチ36
は制御部38から出力される切替制御信号により1/2
チップクロック毎に切り替えられる。そして、加算器2
6では部分相関値レジスタ24の記憶内容に基づいて1
チップクロック毎に相関値を出力する。
Description
【0001】
【発明の属する技術分野】本発明はデジタルマッチドフ
ィルタ、受信機、及び通信システムに関し、特に、検出
精度を維持しつつ回路規模を削減することのできるデジ
タルマッチドフィルタ及びそれを用いた受信機並びに通
信システムに関する。
ィルタ、受信機、及び通信システムに関し、特に、検出
精度を維持しつつ回路規模を削減することのできるデジ
タルマッチドフィルタ及びそれを用いた受信機並びに通
信システムに関する。
【0002】
【従来の技術】スペクトラム直接拡散通信方式を採用す
る通信システムでは、送信機側で原信号が疑似ランダム
符号系列(拡散符号)で拡散され、一方、受信機側でそ
の信号(受信符号列)が逆拡散されて原信号が取り出さ
れる。この受信機側での処理では、検出速度、精度を向
上させるためにデジタルマッチドフィルタが用いられ、
これにより受信符号列と拡散符号との間の相関値が1チ
ップクロック毎に順次算出される。
る通信システムでは、送信機側で原信号が疑似ランダム
符号系列(拡散符号)で拡散され、一方、受信機側でそ
の信号(受信符号列)が逆拡散されて原信号が取り出さ
れる。この受信機側での処理では、検出速度、精度を向
上させるためにデジタルマッチドフィルタが用いられ、
これにより受信符号列と拡散符号との間の相関値が1チ
ップクロック毎に順次算出される。
【0003】図7は、従来技術に係るデジタルマッチド
フィルタの構成を示す図である。同図に示すデジタルマ
ッチドフィルタ100には、受信符号列が入力される受
信レジスタ102が設けられており、そこには拡散符号
と同チップ数(ここでは拡散率を8とする。)の記憶ス
テージが含まれている。この受信レジスタ102には、
各チップが1又は−1である受信符号列が順次入力さ
れ、1チップクロック毎に各記憶ステージの内容が図中
右側の前方ステージ側にシフトされる。なお、同図に示
す受信レジスタの各記憶ステージを示す枠内に記された
数字は各記憶ステージに現在記憶されている符号を識別
するためのものであり、同図では、先頭ステージに1チ
ップ目の符号が記憶され、最終ステージに8チップ目の
符号が記憶されていることが示されている。そして、1
チップクロック後には先頭の記憶ステージに2チップ目
の符号が記憶され、最後尾の記憶ステージに図示しない
9チップ目の符号が記憶されることになる。
フィルタの構成を示す図である。同図に示すデジタルマ
ッチドフィルタ100には、受信符号列が入力される受
信レジスタ102が設けられており、そこには拡散符号
と同チップ数(ここでは拡散率を8とする。)の記憶ス
テージが含まれている。この受信レジスタ102には、
各チップが1又は−1である受信符号列が順次入力さ
れ、1チップクロック毎に各記憶ステージの内容が図中
右側の前方ステージ側にシフトされる。なお、同図に示
す受信レジスタの各記憶ステージを示す枠内に記された
数字は各記憶ステージに現在記憶されている符号を識別
するためのものであり、同図では、先頭ステージに1チ
ップ目の符号が記憶され、最終ステージに8チップ目の
符号が記憶されていることが示されている。そして、1
チップクロック後には先頭の記憶ステージに2チップ目
の符号が記憶され、最後尾の記憶ステージに図示しない
9チップ目の符号が記憶されることになる。
【0004】また、同図に示すデジタルマッチドフィル
タ100には、1又は−1の値を有する8つのチップの
組合せからなる拡散符号が入力される拡散符号レジスタ
104が設けられている。この拡散符号レジスタ104
には8つのレジスタが含まれており、拡散符号の各チッ
プが順に格納されるようになっている。さらに、デジタ
ルマッチドフィルタ100には8つの乗算器106−1
〜106−8が設けられており、各乗算器106に拡散
符号レジスタ104に含まれる各レジスタの内容が入力
されるとともに、受信レジスタ102の各記憶ステージ
の内容も各乗算器106に入力されるようになってい
る。
タ100には、1又は−1の値を有する8つのチップの
組合せからなる拡散符号が入力される拡散符号レジスタ
104が設けられている。この拡散符号レジスタ104
には8つのレジスタが含まれており、拡散符号の各チッ
プが順に格納されるようになっている。さらに、デジタ
ルマッチドフィルタ100には8つの乗算器106−1
〜106−8が設けられており、各乗算器106に拡散
符号レジスタ104に含まれる各レジスタの内容が入力
されるとともに、受信レジスタ102の各記憶ステージ
の内容も各乗算器106に入力されるようになってい
る。
【0005】そして、各乗算器106での乗算結果は加
算器108に入力されており、受信符号列に含まれる8
チップ分の符号(以下、「受信符号」という)と拡散符
号との間の相関値が求められるようになっている。たと
えば、受信符号と拡散符号とが完全に一致している場合
には加算器108から相関値として8が出力される。ま
た、受信符号が拡散符号を符号反転したものである場合
には加算器108から相関値として−8が出力される。
算器108に入力されており、受信符号列に含まれる8
チップ分の符号(以下、「受信符号」という)と拡散符
号との間の相関値が求められるようになっている。たと
えば、受信符号と拡散符号とが完全に一致している場合
には加算器108から相関値として8が出力される。ま
た、受信符号が拡散符号を符号反転したものである場合
には加算器108から相関値として−8が出力される。
【0006】加算器108から出力される相関値は、そ
のままの形式で外部に出力されて後段の処理に供される
とともに、絶対値算出回路110に入力され、ここで相
関値の絶対値、すなわち相関絶対値が算出される。この
相関絶対値もまた、そのままの形式で外部に出力されて
後段の処理に供されるとともに、比較器112にも入力
される。比較器112には一方で閾値THが入力されて
おり、相関絶対値と閾値とが比較されるようになってい
る。そして、相関絶対値が閾値THを超える場合に検出
パルスDETが出力される。
のままの形式で外部に出力されて後段の処理に供される
とともに、絶対値算出回路110に入力され、ここで相
関値の絶対値、すなわち相関絶対値が算出される。この
相関絶対値もまた、そのままの形式で外部に出力されて
後段の処理に供されるとともに、比較器112にも入力
される。比較器112には一方で閾値THが入力されて
おり、相関絶対値と閾値とが比較されるようになってい
る。そして、相関絶対値が閾値THを超える場合に検出
パルスDETが出力される。
【0007】こうして、同図に示す従来のデジタルマッ
チドフィルタ100では、1チップクロック毎に相関値
が算出され、その相関絶対値が閾値を超えるか否かが調
べられる。そして、相関絶対値が閾値を超える場合に検
出パルスが出力される。このため、後段の処理では検出
パルスの出力タイミングを監視することにより、受信符
号列に対する復号を行う際等に必要となるタイミングを
得ることができる。
チドフィルタ100では、1チップクロック毎に相関値
が算出され、その相関絶対値が閾値を超えるか否かが調
べられる。そして、相関絶対値が閾値を超える場合に検
出パルスが出力される。このため、後段の処理では検出
パルスの出力タイミングを監視することにより、受信符
号列に対する復号を行う際等に必要となるタイミングを
得ることができる。
【0008】
【発明が解決しようとする課題】しかしながら、上記従
来のデジタルマッチドフィルタ100では、乗算器10
6が拡散符号のチップ数に等しい数だけ必要であり、拡
散符号のチップ数を長くすれば回路規模が増大してしま
うという問題がある。すなわち、乗算器106は一般に
規模の大きな回路であるが、これが回路中に多く含まれ
ると回路規模が増大してしまう。したがって、乗算器1
06の数を削減して、デジタルマッチドフィルタ100
の回路規模を削減することが望ましい。
来のデジタルマッチドフィルタ100では、乗算器10
6が拡散符号のチップ数に等しい数だけ必要であり、拡
散符号のチップ数を長くすれば回路規模が増大してしま
うという問題がある。すなわち、乗算器106は一般に
規模の大きな回路であるが、これが回路中に多く含まれ
ると回路規模が増大してしまう。したがって、乗算器1
06の数を削減して、デジタルマッチドフィルタ100
の回路規模を削減することが望ましい。
【0009】この点、特開平7−58669号公報に係
るデジタルマッチドフィルタでは、拡散符号を複数の部
分拡散符号に分割し、それら部分符号毎に受信符号列と
の間の相関値を算出している。このため、同公報に係る
デジタルマッチドフィルタによれば、1回の相関値の算
出処理において演算対象となる符号数を減らすことがで
き、この結果、回路中の乗算器の数を減らすことができ
る。
るデジタルマッチドフィルタでは、拡散符号を複数の部
分拡散符号に分割し、それら部分符号毎に受信符号列と
の間の相関値を算出している。このため、同公報に係る
デジタルマッチドフィルタによれば、1回の相関値の算
出処理において演算対象となる符号数を減らすことがで
き、この結果、回路中の乗算器の数を減らすことができ
る。
【0010】しかしながら、同公報に係るデジタルマッ
チドフィルタでは、部分拡散符号のうち先頭分について
受信符号と相関が取れれば、次に、数チップクロック遅
れて残りの部分拡散符号について受信符号との相関値が
算出されるようになっている。このため、残りの部分拡
散符号について相関値を算出するまでの間、先頭分に係
る部分拡散符号についての相関値の算出ができず、1チ
ップクロックタイミング毎に相関値を算出することがで
きない。このため、上記公報に係るデジタルマッチドフ
ィルタでは拡散符号と受信符号列との相関が高くなるタ
イミングを必ずしも常に検出することができず、検出精
度が低下する。
チドフィルタでは、部分拡散符号のうち先頭分について
受信符号と相関が取れれば、次に、数チップクロック遅
れて残りの部分拡散符号について受信符号との相関値が
算出されるようになっている。このため、残りの部分拡
散符号について相関値を算出するまでの間、先頭分に係
る部分拡散符号についての相関値の算出ができず、1チ
ップクロックタイミング毎に相関値を算出することがで
きない。このため、上記公報に係るデジタルマッチドフ
ィルタでは拡散符号と受信符号列との相関が高くなるタ
イミングを必ずしも常に検出することができず、検出精
度が低下する。
【0011】本発明は上記課題に鑑みてなされたもので
あって、その目的は、検出精度を維持しつつ回路規模を
削減することのできるデジタルマッチドフィルタ及びそ
れを用いた受信機並びに通信システムを提供することに
ある。
あって、その目的は、検出精度を維持しつつ回路規模を
削減することのできるデジタルマッチドフィルタ及びそ
れを用いた受信機並びに通信システムを提供することに
ある。
【0012】
【課題を解決するための手段】(1)上記課題を解決す
るために、本発明に係るデジタルマッチドフィルタは、
1チップクロック毎に更新される受信符号と、拡散符号
と、の間の相関値を1チップクロック毎に順次算出する
デジタルマッチドフィルタにおいて、現時点以降に算出
される一又は複数の前記相関値を夫々N個の部分和に分
割してなる部分相関値を1チップクロック毎に合計N個
算出する部分相関値算出手段と(N≧2)、該部分相関
値算出手段により算出される部分相関値に基づき、前記
受信符号と前記拡散符号との間の相関値を1チップクロ
ック毎に順次算出する相関値算出手段と、を含むことを
特徴とする。また、本発明に係る受信機及び通信システ
ムはかかるデジタルマッチドフィルタを備える。
るために、本発明に係るデジタルマッチドフィルタは、
1チップクロック毎に更新される受信符号と、拡散符号
と、の間の相関値を1チップクロック毎に順次算出する
デジタルマッチドフィルタにおいて、現時点以降に算出
される一又は複数の前記相関値を夫々N個の部分和に分
割してなる部分相関値を1チップクロック毎に合計N個
算出する部分相関値算出手段と(N≧2)、該部分相関
値算出手段により算出される部分相関値に基づき、前記
受信符号と前記拡散符号との間の相関値を1チップクロ
ック毎に順次算出する相関値算出手段と、を含むことを
特徴とする。また、本発明に係る受信機及び通信システ
ムはかかるデジタルマッチドフィルタを備える。
【0013】本発明によれば、受信符号と拡散符号との
間の相関値は部分和の総和として求められる。すなわち
上記相関値は受信符号と拡散符号との間の1チップ毎の
相関値の総和であるが、本発明ではかかる事実に着目
し、受信符号と拡散符号との間の相関値をN個の部分
和、すなわち部分相関値の和として算出している。そし
て、この部分相関値は1チップクロックの間に合計N個
算出され、上記相関値算出手段によって既に算出されて
いる部分相関値が組み合わされ、受信符号と拡散符号と
の間の相関値が1チップクロック毎に順次算出される。
間の相関値は部分和の総和として求められる。すなわち
上記相関値は受信符号と拡散符号との間の1チップ毎の
相関値の総和であるが、本発明ではかかる事実に着目
し、受信符号と拡散符号との間の相関値をN個の部分
和、すなわち部分相関値の和として算出している。そし
て、この部分相関値は1チップクロックの間に合計N個
算出され、上記相関値算出手段によって既に算出されて
いる部分相関値が組み合わされ、受信符号と拡散符号と
の間の相関値が1チップクロック毎に順次算出される。
【0014】ここで、本発明における部分相関値とは、
受信符号の連続する一部に関する部分相関値に限らず、
受信符号における飛び飛びの部分に関する部分相関値な
ど、相関値の部分和にあたるもの全てを含む意味であ
る。また、本明細書において「チップ」は、受信符号又
は拡散符号の処理単位を意味し、通常は各ビットを意味
する。また、「チップクロックタイミング」は、受信符
号の更新タイミングを意味する。
受信符号の連続する一部に関する部分相関値に限らず、
受信符号における飛び飛びの部分に関する部分相関値な
ど、相関値の部分和にあたるもの全てを含む意味であ
る。また、本明細書において「チップ」は、受信符号又
は拡散符号の処理単位を意味し、通常は各ビットを意味
する。また、「チップクロックタイミング」は、受信符
号の更新タイミングを意味する。
【0015】(2)また本発明に係るデジタルマッチド
フィルタは、1チップクロック毎に更新される受信符号
と、拡散符号と、の間の相関値を1チップクロック毎に
順次算出するデジタルマッチドフィルタにおいて、前記
受信符号の一部と、前記拡散符号を分割してなる複数の
部分拡散符号の夫々と、の間の各相関値を部分相関値と
して1チップクロックの間に全て算出する部分相関値算
出手段と、該部分相関値算出手段により算出される部分
相関値を記憶する部分相関値記憶手段と、該部分相関値
記憶手段により記憶される部分相関値に基づき、前記受
信符号と前記拡散符号との間の相関値を1チップクロッ
ク毎に順次算出する相関値算出手段と、を含むことを特
徴とする。また、本発明に係る受信機及び通信システム
はかかるデジタルマッチドフィルタを備える。
フィルタは、1チップクロック毎に更新される受信符号
と、拡散符号と、の間の相関値を1チップクロック毎に
順次算出するデジタルマッチドフィルタにおいて、前記
受信符号の一部と、前記拡散符号を分割してなる複数の
部分拡散符号の夫々と、の間の各相関値を部分相関値と
して1チップクロックの間に全て算出する部分相関値算
出手段と、該部分相関値算出手段により算出される部分
相関値を記憶する部分相関値記憶手段と、該部分相関値
記憶手段により記憶される部分相関値に基づき、前記受
信符号と前記拡散符号との間の相関値を1チップクロッ
ク毎に順次算出する相関値算出手段と、を含むことを特
徴とする。また、本発明に係る受信機及び通信システム
はかかるデジタルマッチドフィルタを備える。
【0016】本発明では、拡散符号は複数に分割され部
分拡散符号とされる。そして、受信符号の一部と各部分
拡散符号との間の相関値が部分相関値として1チップク
ロックの間に全て算出される。この算出される部分相関
値は一旦記憶され、その記憶内容に基づいて受信符号と
拡散符号との間の相関値が1チップクロック毎に算出さ
れる。
分拡散符号とされる。そして、受信符号の一部と各部分
拡散符号との間の相関値が部分相関値として1チップク
ロックの間に全て算出される。この算出される部分相関
値は一旦記憶され、その記憶内容に基づいて受信符号と
拡散符号との間の相関値が1チップクロック毎に算出さ
れる。
【0017】ここで、本発明における前記受信符号の前
記一部は、受信符号の連続する一部に限らず、受信符号
における飛び飛びの部分なども含む。
記一部は、受信符号の連続する一部に限らず、受信符号
における飛び飛びの部分なども含む。
【0018】また、本発明の一態様では、前記部分相関
値算出手段は、前記受信符号の一部を記憶する第1記憶
手段と、複数の部分拡散符号の夫々を記憶する複数の第
2記憶手段と、前記第2記憶手段のうちの一つの記憶内
容と前記第1記憶手段の記憶内容とを乗算する乗算手段
と、前記乗算手段による演算対象となる前記第2記憶手
段を1チップクロックの間に順次切替える切替え手段
と、を含む。この態様によれば、比較的簡潔な構成で部
分相関値を算出することができる。
値算出手段は、前記受信符号の一部を記憶する第1記憶
手段と、複数の部分拡散符号の夫々を記憶する複数の第
2記憶手段と、前記第2記憶手段のうちの一つの記憶内
容と前記第1記憶手段の記憶内容とを乗算する乗算手段
と、前記乗算手段による演算対象となる前記第2記憶手
段を1チップクロックの間に順次切替える切替え手段
と、を含む。この態様によれば、比較的簡潔な構成で部
分相関値を算出することができる。
【0019】(3)また本発明に係るデジタルマッチド
フィルタは、1チップクロック毎に更新される受信符号
と、拡散符号と、の間の相関値を1チップクロック毎に
順次算出するデジタルマッチドフィルタにおいて、前記
受信符号を分割してなる複数の部分受信符号の夫々と、
前記拡散符号を分割してなる部分拡散符号のうち対応す
るものと、の間の各相関値を部分相関値として1チップ
クロックの間に全て算出する部分相関値算出手段と、該
部分相関値算出手段により算出される部分相関値を記憶
する部分相関値記憶手段と、該部分相関値記憶手段によ
り記憶される部分相関値に基づき、前記受信符号と前記
拡散符号との間の相関値を1チップクロック毎に順次算
出する相関値算出手段と、を含むことを特徴とする。ま
た、本発明に係る受信機及び通信システムはかかるデジ
タルマッチドフィルタを備える。
フィルタは、1チップクロック毎に更新される受信符号
と、拡散符号と、の間の相関値を1チップクロック毎に
順次算出するデジタルマッチドフィルタにおいて、前記
受信符号を分割してなる複数の部分受信符号の夫々と、
前記拡散符号を分割してなる部分拡散符号のうち対応す
るものと、の間の各相関値を部分相関値として1チップ
クロックの間に全て算出する部分相関値算出手段と、該
部分相関値算出手段により算出される部分相関値を記憶
する部分相関値記憶手段と、該部分相関値記憶手段によ
り記憶される部分相関値に基づき、前記受信符号と前記
拡散符号との間の相関値を1チップクロック毎に順次算
出する相関値算出手段と、を含むことを特徴とする。ま
た、本発明に係る受信機及び通信システムはかかるデジ
タルマッチドフィルタを備える。
【0020】本発明では、受信符号は複数に分割され部
分受信符号とされる。また、拡散符号も複数に分割され
部分拡散符号とされる。そして全ての部分受信符号と、
それに各々対応する部分拡散符号との間の相関値が、部
分相関値として1チップクロックの間に算出される。そ
して、それら部分相関値に基づいて受信符号と拡散符号
との間の相関値が1チップクロック毎に算出される。
分受信符号とされる。また、拡散符号も複数に分割され
部分拡散符号とされる。そして全ての部分受信符号と、
それに各々対応する部分拡散符号との間の相関値が、部
分相関値として1チップクロックの間に算出される。そ
して、それら部分相関値に基づいて受信符号と拡散符号
との間の相関値が1チップクロック毎に算出される。
【0021】ここで、本発明において部分受信符号とは
受信符号の連続する一部に限らない。また、部分拡散符
号も同様に、拡散符号の連続する一部に限らない。
受信符号の連続する一部に限らない。また、部分拡散符
号も同様に、拡散符号の連続する一部に限らない。
【0022】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面に基づき詳細に説明する。
について図面に基づき詳細に説明する。
【0023】図1は、本発明の実施の形態に係る通信シ
ステムの全体構成を示す図である。同図に示すように、
この通信システムはスペクトラム拡散通信方式を採用す
るものであり、送信機側にスペクトラム拡散部10と変
調部12とが含まれている。一方、受信機側には復調部
14とデジタルマッチドフィルタ16と判定部18とが
含まれている。以下では、送信機側と受信機側との間で
拡散率8のスペクトラム拡散通信が行われる場合につい
て説明する。
ステムの全体構成を示す図である。同図に示すように、
この通信システムはスペクトラム拡散通信方式を採用す
るものであり、送信機側にスペクトラム拡散部10と変
調部12とが含まれている。一方、受信機側には復調部
14とデジタルマッチドフィルタ16と判定部18とが
含まれている。以下では、送信機側と受信機側との間で
拡散率8のスペクトラム拡散通信が行われる場合につい
て説明する。
【0024】かかる構成において、送信データはまずス
ペクトラム拡散部10に入力され、ここで該送信データ
よりも高いビットレートで拡散符号が乗じられ、送信符
号列が生成される。スペクトラム拡散部10で生成され
た送信符号列は次に変調部12に入力され、ここでPS
K(位相シフトキーイング)等の所定の変調がなされた
後、アンテナを介して受信機側に送信される。一方、受
信機側ではかかる信号を受信し、復調部14にて復調
し、スペクトラム拡散の施された受信符号列を取り出
す。この受信符号列はデジタルマッチドフィルタ16に
入力され、スペクトラム拡散部10で用いた拡散符号と
受信符号とが1チップクロック毎に順次比較され、両者
の相関値が出力される。そして、拡散符号と受信符号と
が一致するタイミングを用い、判定部18では受信符号
列から原信号を取り出している。以上の通信システムの
うち、本発明においては特に受信機側の構成の一つであ
るデジタルマッチドフィルタ16にその特徴を有する。
ペクトラム拡散部10に入力され、ここで該送信データ
よりも高いビットレートで拡散符号が乗じられ、送信符
号列が生成される。スペクトラム拡散部10で生成され
た送信符号列は次に変調部12に入力され、ここでPS
K(位相シフトキーイング)等の所定の変調がなされた
後、アンテナを介して受信機側に送信される。一方、受
信機側ではかかる信号を受信し、復調部14にて復調
し、スペクトラム拡散の施された受信符号列を取り出
す。この受信符号列はデジタルマッチドフィルタ16に
入力され、スペクトラム拡散部10で用いた拡散符号と
受信符号とが1チップクロック毎に順次比較され、両者
の相関値が出力される。そして、拡散符号と受信符号と
が一致するタイミングを用い、判定部18では受信符号
列から原信号を取り出している。以上の通信システムの
うち、本発明においては特に受信機側の構成の一つであ
るデジタルマッチドフィルタ16にその特徴を有する。
【0025】図2は、本発明の実施の形態に係るデジタ
ルマッチドフィルタ16の構成を示す図である。同図に
おいて、デジタルマッチドフィルタ16は記憶ステージ
32−1〜32−8を有する受信レジスタ20と、記憶
ステージ34−1〜34−8を有する拡散符号レジスタ
22を有している。そして、受信レジスタ20において
は記憶ステージ32−1,32−3,32−5,32−
7からその記憶内容が取り出され、夫々乗算器30−1
〜30−4に入力されている。なお、同図において、受
信レジスタ20の記憶ステージ32−8は省略すること
ができ、受信レジスタ20は合計7つの記憶ステージに
より構成してもよい。
ルマッチドフィルタ16の構成を示す図である。同図に
おいて、デジタルマッチドフィルタ16は記憶ステージ
32−1〜32−8を有する受信レジスタ20と、記憶
ステージ34−1〜34−8を有する拡散符号レジスタ
22を有している。そして、受信レジスタ20において
は記憶ステージ32−1,32−3,32−5,32−
7からその記憶内容が取り出され、夫々乗算器30−1
〜30−4に入力されている。なお、同図において、受
信レジスタ20の記憶ステージ32−8は省略すること
ができ、受信レジスタ20は合計7つの記憶ステージに
より構成してもよい。
【0026】一方、拡散符号レジスタ22の記憶ステー
ジ34−1,34−2からはその記憶内容が取り出され
スイッチ36−1に入力されており、記憶ステージ34
−1,34−2のいずれか一方の記憶内容がスイッチ3
6−1から出力され、乗算器30−1に入力されるよう
になっている。同様に、記憶ステージ34−n,34−
(n+1)の記憶内容はスイッチ36−((n+1)/
2)に入力され、そのいずれか一方の内容が乗算器30
−((n+1)/2)に入力されるようになっている
(n=1,3,5,7)。ここで、スイッチ36−1〜
36−4には制御部38から切替制御信号が入力されて
おり、該切替制御信号により、それらスイッチ36−1
〜36−4の入力が2入力信号の一方に選択されるよう
になっている。たとえば、制御部38からハイレベルの
切替制御信号が送出されている場合には、スイッチ36
−1〜36−4は、拡散符号レジスタ22の記憶ステー
ジ34−1,34−3,34−5,34−7からの入力
を夫々選択し、一方、制御部38からロウレベルの切替
制御信号が出力されている場合には、スイッチ36−1
〜36−4は、拡散符号レジスタ22の記憶ステージ3
4−2,34−4,34−6,34−8からの入力を夫
々選択するようになっている。こうして制御部38から
の切替制御信号に基づき、いずれか一方の入力を選択す
ると、それらは受信レジスタ20の内容と乗算器30−
1〜30−4にて乗算され、その乗算結果が加算器28
に入力される。すなわち、加算器28では受信レジスタ
20に格納されている受信符号と拡散符号レジスタ22
に格納されている拡散符号との相関値の部分和にあたる
部分相関値が算出されるようになっている。
ジ34−1,34−2からはその記憶内容が取り出され
スイッチ36−1に入力されており、記憶ステージ34
−1,34−2のいずれか一方の記憶内容がスイッチ3
6−1から出力され、乗算器30−1に入力されるよう
になっている。同様に、記憶ステージ34−n,34−
(n+1)の記憶内容はスイッチ36−((n+1)/
2)に入力され、そのいずれか一方の内容が乗算器30
−((n+1)/2)に入力されるようになっている
(n=1,3,5,7)。ここで、スイッチ36−1〜
36−4には制御部38から切替制御信号が入力されて
おり、該切替制御信号により、それらスイッチ36−1
〜36−4の入力が2入力信号の一方に選択されるよう
になっている。たとえば、制御部38からハイレベルの
切替制御信号が送出されている場合には、スイッチ36
−1〜36−4は、拡散符号レジスタ22の記憶ステー
ジ34−1,34−3,34−5,34−7からの入力
を夫々選択し、一方、制御部38からロウレベルの切替
制御信号が出力されている場合には、スイッチ36−1
〜36−4は、拡散符号レジスタ22の記憶ステージ3
4−2,34−4,34−6,34−8からの入力を夫
々選択するようになっている。こうして制御部38から
の切替制御信号に基づき、いずれか一方の入力を選択す
ると、それらは受信レジスタ20の内容と乗算器30−
1〜30−4にて乗算され、その乗算結果が加算器28
に入力される。すなわち、加算器28では受信レジスタ
20に格納されている受信符号と拡散符号レジスタ22
に格納されている拡散符号との相関値の部分和にあたる
部分相関値が算出されるようになっている。
【0027】たとえば、受信レジスタ20の記憶ステー
ジ32−1に第1チップ(第1符号:第1のビット)が
格納され、記憶ステージ32−8に第8チップ(第8符
号:第8のビット)が格納されている状態で、制御部3
8からハイレベルの切替制御信号が送出されていれば、
加算器28で「1A+3C+5E+7G」が算出され
る。
ジ32−1に第1チップ(第1符号:第1のビット)が
格納され、記憶ステージ32−8に第8チップ(第8符
号:第8のビット)が格納されている状態で、制御部3
8からハイレベルの切替制御信号が送出されていれば、
加算器28で「1A+3C+5E+7G」が算出され
る。
【0028】ここでは、受信符号列のうち第nチップ目
の符号を単に「n」と記す。また、拡散符号を構成する
8チップについては先頭から順に「A」〜「H」と記
す。そして、上述の「1A+3C+5E+7G」は、受
信レジスタ20の記憶ステージ32−1に第1チップが
記憶されている状態での相関値の部分和の一つである、
「1」×「A」+「3」×「C」+「5」×「E」+
「7」×「G」を略記したものである。以下では単にP
1Aと記す。同様に、「n」×「A」+「n+2」×
「C」+「N+4」×「E」+「n+6」×「G」を単
にPnAと記し、「n」×「B」+「n+2」×「D」+
「n+4」×「F」+「n+6」×「H」を単にPnBと
記す。
の符号を単に「n」と記す。また、拡散符号を構成する
8チップについては先頭から順に「A」〜「H」と記
す。そして、上述の「1A+3C+5E+7G」は、受
信レジスタ20の記憶ステージ32−1に第1チップが
記憶されている状態での相関値の部分和の一つである、
「1」×「A」+「3」×「C」+「5」×「E」+
「7」×「G」を略記したものである。以下では単にP
1Aと記す。同様に、「n」×「A」+「n+2」×
「C」+「N+4」×「E」+「n+6」×「G」を単
にPnAと記し、「n」×「B」+「n+2」×「D」+
「n+4」×「F」+「n+6」×「H」を単にPnBと
記す。
【0029】なお、受信レジスタ20へ入力される信号
は1ビットとは限らない。すなわち、受信レジスタ20
の各記憶ステージに、1ビットの情報のみならず、複数
ビットの情報を保持するようにしてもよい。同様に拡散
符号レジスタ22についても、1ビットの情報のみなら
ず、複数ビットの情報を保持するようにしてもよい。
は1ビットとは限らない。すなわち、受信レジスタ20
の各記憶ステージに、1ビットの情報のみならず、複数
ビットの情報を保持するようにしてもよい。同様に拡散
符号レジスタ22についても、1ビットの情報のみなら
ず、複数ビットの情報を保持するようにしてもよい。
【0030】加算器28で算出された部分相関値は次に
部分相関値レジスタ24に入力される。部分相関値レジ
スタ24は合計4段の記憶ステージ44−1〜44−4
を有しており、ここでFIFO方式で順次各記憶ステー
ジ44の記憶内容がシフトされるようになっている。そ
して、部分相関値レジスタ24においては、記憶ステー
ジ44−1の記憶内容と記憶ステージ44−4の記憶内
容とが取り出されるようになっており、その出力は加算
器26に入力される。そして、加算器26ではそれら記
憶ステージ44−1,44−4からの出力を加算し、そ
の加算結果を1チップクロック毎に相関値Cn′として
出力するようになっている。なお、添字n′は、チップ
クロックタイミングを示す。
部分相関値レジスタ24に入力される。部分相関値レジ
スタ24は合計4段の記憶ステージ44−1〜44−4
を有しており、ここでFIFO方式で順次各記憶ステー
ジ44の記憶内容がシフトされるようになっている。そ
して、部分相関値レジスタ24においては、記憶ステー
ジ44−1の記憶内容と記憶ステージ44−4の記憶内
容とが取り出されるようになっており、その出力は加算
器26に入力される。そして、加算器26ではそれら記
憶ステージ44−1,44−4からの出力を加算し、そ
の加算結果を1チップクロック毎に相関値Cn′として
出力するようになっている。なお、添字n′は、チップ
クロックタイミングを示す。
【0031】さらに、加算器26の出力は絶対値算出部
40にも入力されるようになっており、ここで相関値C
n′の絶対値が求められるようになっている。この絶対
値は相関絶対値として外部に出力されるようになってい
るとともに、比較器42にも入力されている。比較器4
2にはさらに閾値THも同様に入力されており、該比較
器42では相関絶対値と閾値THとを比較し、相関絶対
値のほうが閾値THよりも大きい場合、検出パルスDE
Tを出力するようになっている。
40にも入力されるようになっており、ここで相関値C
n′の絶対値が求められるようになっている。この絶対
値は相関絶対値として外部に出力されるようになってい
るとともに、比較器42にも入力されている。比較器4
2にはさらに閾値THも同様に入力されており、該比較
器42では相関絶対値と閾値THとを比較し、相関絶対
値のほうが閾値THよりも大きい場合、検出パルスDE
Tを出力するようになっている。
【0032】以上の構成において、受信レジスタ20は
1チップクロック毎にその各ステージに記憶されている
受信符号が更新されるようになっており、また制御部3
8からは1/2チップクロック毎に切替制御信号が送出
され、スイッチ36−1〜36−4は1/2チップクロ
ック毎にその入力切替がなされるようになっている。さ
らに、加算器28は1/2チップクロック毎に部分相関
値PXを算出し、それらは部分相関値レジスタ24に入
力される。なお、添字Xは、上述のPnAやPnBに付され
た「nA」や「nB」を表している(n=1,2,・・
・)。部分相関値レジスタ24は1/2チップクロック
毎に各記憶ステージ44の内容が順次更新される。そし
て、加算器26では部分相関値レジスタ24の記憶ステ
ージ44−1,44−4の内容を1チップクロック毎に
加算し、その結果を相関値Cn′として出力する。
1チップクロック毎にその各ステージに記憶されている
受信符号が更新されるようになっており、また制御部3
8からは1/2チップクロック毎に切替制御信号が送出
され、スイッチ36−1〜36−4は1/2チップクロ
ック毎にその入力切替がなされるようになっている。さ
らに、加算器28は1/2チップクロック毎に部分相関
値PXを算出し、それらは部分相関値レジスタ24に入
力される。なお、添字Xは、上述のPnAやPnBに付され
た「nA」や「nB」を表している(n=1,2,・・
・)。部分相関値レジスタ24は1/2チップクロック
毎に各記憶ステージ44の内容が順次更新される。そし
て、加算器26では部分相関値レジスタ24の記憶ステ
ージ44−1,44−4の内容を1チップクロック毎に
加算し、その結果を相関値Cn′として出力する。
【0033】図3は、このデジタルマッチドフィルタ1
6の動作を説明する図である。同図において、欄21a
の各枠内には受信レジスタ20と拡散符号レジスタ22
の記憶内容が表されており、上から順に1/2チップク
ロック毎の各レジスタの記憶内容が表されている。すな
わち、欄21aの各枠内に示される拡散符号レジスタ2
2の記憶内容は、すべて先頭から順にA〜Hであり、一
方、受信レジスタ20には最初の1チップクロックまで
の時間では第1チップ〜第8チップが記憶されており、
その後、第2チップ〜第9チップが記憶された状態、第
3チップ〜第10チップが記憶された状態、が続く。以
降、同様に受信レジスタ20の記憶内容は1チップクロ
ック毎にシフトされるようになっている。また欄21a
において、受信レジスタ20と拡散符号レジスタ22と
の間に表された矢印はスイッチ36の切替方向を表すも
のであり、矢印の両端で示された記憶ステージの内容が
乗算器30で掛け合わされることを示している。たとえ
ば、同欄21aの最上枠においては、受信レジスタ20
の記憶ステージ32−1,32−3,32−5,32−
7の内容が拡散符号レジスタ22の記憶ステージ34−
1,34−3,34−5,34−7の記憶内容と夫々掛
け合わされることが示されている。また、上から2番目
の枠においては、受信レジスタ20の記憶ステージ32
−1,32−3,32−5,32−7の記憶内容が拡散
符号レジスタ22の記憶ステージ34−2,34−4,
34−6,34−8と夫々掛け合わされることが示され
ている。
6の動作を説明する図である。同図において、欄21a
の各枠内には受信レジスタ20と拡散符号レジスタ22
の記憶内容が表されており、上から順に1/2チップク
ロック毎の各レジスタの記憶内容が表されている。すな
わち、欄21aの各枠内に示される拡散符号レジスタ2
2の記憶内容は、すべて先頭から順にA〜Hであり、一
方、受信レジスタ20には最初の1チップクロックまで
の時間では第1チップ〜第8チップが記憶されており、
その後、第2チップ〜第9チップが記憶された状態、第
3チップ〜第10チップが記憶された状態、が続く。以
降、同様に受信レジスタ20の記憶内容は1チップクロ
ック毎にシフトされるようになっている。また欄21a
において、受信レジスタ20と拡散符号レジスタ22と
の間に表された矢印はスイッチ36の切替方向を表すも
のであり、矢印の両端で示された記憶ステージの内容が
乗算器30で掛け合わされることを示している。たとえ
ば、同欄21aの最上枠においては、受信レジスタ20
の記憶ステージ32−1,32−3,32−5,32−
7の内容が拡散符号レジスタ22の記憶ステージ34−
1,34−3,34−5,34−7の記憶内容と夫々掛
け合わされることが示されている。また、上から2番目
の枠においては、受信レジスタ20の記憶ステージ32
−1,32−3,32−5,32−7の記憶内容が拡散
符号レジスタ22の記憶ステージ34−2,34−4,
34−6,34−8と夫々掛け合わされることが示され
ている。
【0034】次に、欄21bは制御部38から出力され
る切替制御信号の内容を上から順に1/2チップクロッ
ク毎に表したものである。すなわち、この欄21bに表
された文字が「H」である場合には切替制御信号はハイ
レベルであり、スイッチ36−1〜36−4において拡
散符号レジスタ22の記憶ステージ34−1,34−
3,34−5,34−7の記憶内容が夫々選択されるよ
うになっており、一方、「L」である場合には切替制御
信号はロウレベルであり、スイッチ36−1〜36−4
において拡散符号レジスタ22の記憶ステージ34−
2,4−4,34−6,34−8が夫々選択されるよう
になっている。
る切替制御信号の内容を上から順に1/2チップクロッ
ク毎に表したものである。すなわち、この欄21bに表
された文字が「H」である場合には切替制御信号はハイ
レベルであり、スイッチ36−1〜36−4において拡
散符号レジスタ22の記憶ステージ34−1,34−
3,34−5,34−7の記憶内容が夫々選択されるよ
うになっており、一方、「L」である場合には切替制御
信号はロウレベルであり、スイッチ36−1〜36−4
において拡散符号レジスタ22の記憶ステージ34−
2,4−4,34−6,34−8が夫々選択されるよう
になっている。
【0035】また、欄21cは受信レジスタ20に入力
された最新の符号(ビット:チップ)を表しており、同
図においては上から順に、第8チップ、第9チップ、第
10チップが受信レジスタ20に入力され、受信レジス
タ20の各記憶ステージの内容が順次更新されることが
表されている。
された最新の符号(ビット:チップ)を表しており、同
図においては上から順に、第8チップ、第9チップ、第
10チップが受信レジスタ20に入力され、受信レジス
タ20の各記憶ステージの内容が順次更新されることが
表されている。
【0036】さらに、欄21dには加算器28で1/2
チップクロック毎に算出される部分相関値の内容が表さ
れており、同1/2チップクロック毎に欄21aの各枠
に示されるレジスタ記憶内容で算出される各部分相関値
が表されている。
チップクロック毎に算出される部分相関値の内容が表さ
れており、同1/2チップクロック毎に欄21aの各枠
に示されるレジスタ記憶内容で算出される各部分相関値
が表されている。
【0037】また、同図の欄21eには1チップクロッ
ク毎に算出される相関値の内容が表されている。たとえ
ば、同図の上から4枠目には、最初に算出されている部
分相関値P1Aと、その1チップクロック後に算出された
部分相関値P2Bと、が加算され、相関値C1が出力され
ることが示されている。
ク毎に算出される相関値の内容が表されている。たとえ
ば、同図の上から4枠目には、最初に算出されている部
分相関値P1Aと、その1チップクロック後に算出された
部分相関値P2Bと、が加算され、相関値C1が出力され
ることが示されている。
【0038】すなわち、本実施の形態に係るデジタルマ
ッチドフィルタ16によれば、受信レジスタ20がシフ
トされるチップクロックのタイミングの2倍のクロック
速度でスイッチ36を切り替え、受信符号のうちの一部
と拡散符号との各一部との間の部分的な相関値を順次算
出し、それを部分相関値レジスタ24に一旦格納してい
る。そして、加算器26では部分相関値レジスタ24の
記憶内容を加算することにより、1チップクロック毎に
必要な相関値を算出している。かかる構成によれば、相
関値を二つの部分和毎に算出することにより、乗算器3
0の個数を半分に減らすことができ、デジタルマッチド
フィルタ16の回路規模を大幅に削減することができ
る。また、1チップクロック毎に受信符号の一部と拡散
符号の一部との部分相関値を複数算出するようにしてい
るため、従来技術に係るデジタルマッチドフィルタのよ
うに検出の空白期間が生じることがなく、検出精度を維
持することができる。
ッチドフィルタ16によれば、受信レジスタ20がシフ
トされるチップクロックのタイミングの2倍のクロック
速度でスイッチ36を切り替え、受信符号のうちの一部
と拡散符号との各一部との間の部分的な相関値を順次算
出し、それを部分相関値レジスタ24に一旦格納してい
る。そして、加算器26では部分相関値レジスタ24の
記憶内容を加算することにより、1チップクロック毎に
必要な相関値を算出している。かかる構成によれば、相
関値を二つの部分和毎に算出することにより、乗算器3
0の個数を半分に減らすことができ、デジタルマッチド
フィルタ16の回路規模を大幅に削減することができ
る。また、1チップクロック毎に受信符号の一部と拡散
符号の一部との部分相関値を複数算出するようにしてい
るため、従来技術に係るデジタルマッチドフィルタのよ
うに検出の空白期間が生じることがなく、検出精度を維
持することができる。
【0039】なお、以上説明した実施の形態に係るデジ
タルマッチドフィルタ16は種々の変形実施が可能であ
る。たとえば、上述の説明においては乗算器30の入力
として受信レジスタ20の飛び飛びの記憶ステージ32
−1,32−3,32−5,32−7が採用されたが、
前半の4段あるいは後半の4段など連続する記憶ステー
ジの記憶内容を乗算器30で乗算するようにしてもよ
い。また、上記説明では、スイッチ36にて拡散符号レ
ジスタ22の記憶ステージ34のうち、2つを順次切り
替えるようにしたが、拡散符号をさらに多数に分割し、
それら多数に分割した拡散符号毎に部分相関値を算出し
ても良い。
タルマッチドフィルタ16は種々の変形実施が可能であ
る。たとえば、上述の説明においては乗算器30の入力
として受信レジスタ20の飛び飛びの記憶ステージ32
−1,32−3,32−5,32−7が採用されたが、
前半の4段あるいは後半の4段など連続する記憶ステー
ジの記憶内容を乗算器30で乗算するようにしてもよ
い。また、上記説明では、スイッチ36にて拡散符号レ
ジスタ22の記憶ステージ34のうち、2つを順次切り
替えるようにしたが、拡散符号をさらに多数に分割し、
それら多数に分割した拡散符号毎に部分相関値を算出し
ても良い。
【0040】図4は、かかる変形例に係るデジタルマッ
チドフィルタの構成を示す図である。同図に示すデジタ
ルマッチドフィルタ16aは図1に示した通信システム
においてデジタルマッチドフィルタ16の代わりとして
機能するものであり、特にスイッチ36に代えてマルチ
プレクサ54を設けたことにその特徴を有する。この構
成においては、受信レジスタ46の記憶ステージ48−
1〜48−8のうち記憶ステージ48−1,48−5の
記憶内容が乗算器56−1,56−2に夫々入力されて
おり、一方、拡散符号レジスタ52に接続されたマルチ
プレクサ54−1,54−2の出力も乗算器56−1,
56−2に夫々入力されている。そして、マルチプレク
サ54−1には、その入力として拡散符号レジスタ52
の記憶ステージ50−1〜50−4の内容が入力されて
おり、また、マルチプレクサ54−2には拡散符号レジ
スタ52の記憶ステージ50−5〜50−8の内容が入
力されている。そして、制御部47からはマルチプレク
サ54−1,54−2に向け切替制御信号が出力されて
おり、この切替制御信号によりマルチプレクサ54の入
力は1/4チップクロック毎に切り替えられるようにな
っている。すなわち、この切替制御信号は2ビット信号
であり、これにより、マルチプレクサ54−1の入力は
拡散符号レジスタ52の記憶ステージ50−1〜50−
4の間で1/4チップクロック毎に順次切り替えられ、
一方、マルチプレクサ54−2の入力は拡散符号レジス
タ52の記憶ステージ50−5〜50−8の間で1/4
チップクロック毎に順次切り替えられるようになってい
る。
チドフィルタの構成を示す図である。同図に示すデジタ
ルマッチドフィルタ16aは図1に示した通信システム
においてデジタルマッチドフィルタ16の代わりとして
機能するものであり、特にスイッチ36に代えてマルチ
プレクサ54を設けたことにその特徴を有する。この構
成においては、受信レジスタ46の記憶ステージ48−
1〜48−8のうち記憶ステージ48−1,48−5の
記憶内容が乗算器56−1,56−2に夫々入力されて
おり、一方、拡散符号レジスタ52に接続されたマルチ
プレクサ54−1,54−2の出力も乗算器56−1,
56−2に夫々入力されている。そして、マルチプレク
サ54−1には、その入力として拡散符号レジスタ52
の記憶ステージ50−1〜50−4の内容が入力されて
おり、また、マルチプレクサ54−2には拡散符号レジ
スタ52の記憶ステージ50−5〜50−8の内容が入
力されている。そして、制御部47からはマルチプレク
サ54−1,54−2に向け切替制御信号が出力されて
おり、この切替制御信号によりマルチプレクサ54の入
力は1/4チップクロック毎に切り替えられるようにな
っている。すなわち、この切替制御信号は2ビット信号
であり、これにより、マルチプレクサ54−1の入力は
拡散符号レジスタ52の記憶ステージ50−1〜50−
4の間で1/4チップクロック毎に順次切り替えられ、
一方、マルチプレクサ54−2の入力は拡散符号レジス
タ52の記憶ステージ50−5〜50−8の間で1/4
チップクロック毎に順次切り替えられるようになってい
る。
【0041】そして、乗算器56−1では、受信レジス
タ46の記憶ステージ48−1の記憶内容とマルチプレ
クサ54−1の出力とが乗算され、その乗算結果が加算
器58に入力され、同様に、乗算器56−2では、受信
レジスタ46の記憶ステージ48−5の記憶内容とマル
チプレクサ54−2からの出力とが乗算され、その乗算
結果が加算器58に入力される。加算器58では乗算器
56からの出力を1/4チップクロック毎に足し合わ
せ、その加算結果を部分相関値レジスタ60に順次入力
する。この部分相関値レジスタ60は合計16段の記憶
ステージを有しており、第1、第6、第11、第16記
憶ステージの記憶内容が加算器62に取り出されるよう
になっている。加算器62ではこれら記憶ステージに記
憶された部分相関値を足し合わせることができるように
なっており、その結果として1チップクロック毎に受信
符号と拡散符号との相関値が出力されるようになってい
る。またこうして加算器62から出力された相関値は図
2に既に示したデジタルマッチドフィルタ16と同様、
絶対値算出部64に入力されており、ここで相関値の絶
対値すなわち相関絶対値が算出されるようになってい
る。相関絶対値は外部に出力されるとともに、比較器6
6にも入力され、同様に比較器66に入力されている閾
値THと比較され、相関絶対値が閾値THよりも大きい
場合に、検出パルスDETが出力されるようになってい
る。
タ46の記憶ステージ48−1の記憶内容とマルチプレ
クサ54−1の出力とが乗算され、その乗算結果が加算
器58に入力され、同様に、乗算器56−2では、受信
レジスタ46の記憶ステージ48−5の記憶内容とマル
チプレクサ54−2からの出力とが乗算され、その乗算
結果が加算器58に入力される。加算器58では乗算器
56からの出力を1/4チップクロック毎に足し合わ
せ、その加算結果を部分相関値レジスタ60に順次入力
する。この部分相関値レジスタ60は合計16段の記憶
ステージを有しており、第1、第6、第11、第16記
憶ステージの記憶内容が加算器62に取り出されるよう
になっている。加算器62ではこれら記憶ステージに記
憶された部分相関値を足し合わせることができるように
なっており、その結果として1チップクロック毎に受信
符号と拡散符号との相関値が出力されるようになってい
る。またこうして加算器62から出力された相関値は図
2に既に示したデジタルマッチドフィルタ16と同様、
絶対値算出部64に入力されており、ここで相関値の絶
対値すなわち相関絶対値が算出されるようになってい
る。相関絶対値は外部に出力されるとともに、比較器6
6にも入力され、同様に比較器66に入力されている閾
値THと比較され、相関絶対値が閾値THよりも大きい
場合に、検出パルスDETが出力されるようになってい
る。
【0042】かかる構成を有するデジタルマッチドフィ
ルタ16aによれば、マルチプレクサ54を採用するこ
とにより、相関値を更に多数の部分和に分割し、乗算器
56をさらに減らせることができる。こうして、本変形
例によればデジタルマッチドフィルタひいてはスペクト
ラム拡散方式を採用する通信方式の受信機の回路規模を
さらに削減することができる。なお、図4においては受
信レジスタ46のうち記憶ステージ48−6〜48−8
を省略することができ、受信レジスタ46を合計5つの
記憶ステージにより構成してもよい。
ルタ16aによれば、マルチプレクサ54を採用するこ
とにより、相関値を更に多数の部分和に分割し、乗算器
56をさらに減らせることができる。こうして、本変形
例によればデジタルマッチドフィルタひいてはスペクト
ラム拡散方式を採用する通信方式の受信機の回路規模を
さらに削減することができる。なお、図4においては受
信レジスタ46のうち記憶ステージ48−6〜48−8
を省略することができ、受信レジスタ46を合計5つの
記憶ステージにより構成してもよい。
【0043】実施の形態2.次に、本発明の実施の形態
2に係るデジタルマッチドフィルタについて説明する。
以下で説明するデジタルマッチドフィルタは既に示した
図1においてデジタルマッチドフィルタ16に代えて用
いることができるものである。
2に係るデジタルマッチドフィルタについて説明する。
以下で説明するデジタルマッチドフィルタは既に示した
図1においてデジタルマッチドフィルタ16に代えて用
いることができるものである。
【0044】図5は、本発明の実施の形態2に係るデジ
タルマッチドフィルタの構成を示す図である。同図に示
すデジタルマッチドフィルタ16bは、拡散率(=8)
に等しい記憶ステージ68−1〜68−8を含む受信レ
ジスタ70と、拡散率に等しい記憶ステージ76−1〜
76−8を含む拡散符号レジスタ78と、を備えてお
り、前者には受信符号列が8チップ分、拡散符号との相
関値を算出する対象たる受信符号として格納されるよう
になっている。また、受信レジスタ70においては、記
憶ステージ68−1,68−2の内容を入力とするスイ
ッチ72−1が設けられており、該スイッチ72−1に
よって選択されたいずれか一方の記憶内容が乗算器74
−1に入力されるようになっている。乗算器74−1に
は一方で拡散符号レジスタ78の記憶ステージ76−1
の内容も入力されており、該乗算器74−1は拡散符号
レジスタ78の記憶ステージ76−1の記憶内容と、受
信レジスタ70の記憶ステージ68−1又は68−2の
いずれか一方の記憶内容と、を掛け合わせ、その結果を
加算器82に入力するようになっている。同様に、乗算
器74−iには拡散符号レジスタ78の記憶ステージ7
6−(2i−1)の記憶内容が入力されている(カッコ
内の「−」は特に減算を意味する。以下同様。)。ま
た、受信レジスタ70の記憶ステージ68−(2i−
1),68−2iのいずれか一方の記憶内容はスイッチ
72−iにより選択され、選択された側の記憶ステージ
68の内容が乗算器74−iに入力されている。そし
て、該乗算器74−iはそれらを乗算し、その結果を加
算器82に入力するようになっている(i=2,3,
4)。ここで、受信レジスタ70の8つの記憶ステージ
68は、図示しない制御装置によりその入力が夫々順に
イネーブルされるようになっている。すなわち、受信レ
ジスタ70の記憶ステージ68には受信符号列が並列に
入力されるようになっており、図示しない制御装置によ
り書き込みがイネーブルされたいずれか1つの記憶ステ
ージ68に最新の受信符号のチップが格納されるように
なっている。具体的には、記憶ステージ68−1〜68
−8の順で1チップクロック毎に書き込みがこの順でイ
ネーブルされ、その後、再び記憶ステージ68−1の書
き込みがイネーブルされる。また、スイッチ72には制
御部80から切替制御信号が入力されており、該切替制
御信号がハイレベルである場合には、受信レジスタ70
のうち記憶ステージ68−1,68−3,68−5,6
8−7の記憶内容がスイッチ72にて選択され、一方、
制御部80から送出される切替制御信号がロウレベルで
ある場合には、受信レジスタ70の記憶ステージ68−
2,68−4,68−6,68−8の記憶内容がスイッ
チ72にて選択されるようになっている。この制御部8
0から送出される切替制御信号は1/2チップクロック
毎にそのレベルが切り替えられるようになっている。
タルマッチドフィルタの構成を示す図である。同図に示
すデジタルマッチドフィルタ16bは、拡散率(=8)
に等しい記憶ステージ68−1〜68−8を含む受信レ
ジスタ70と、拡散率に等しい記憶ステージ76−1〜
76−8を含む拡散符号レジスタ78と、を備えてお
り、前者には受信符号列が8チップ分、拡散符号との相
関値を算出する対象たる受信符号として格納されるよう
になっている。また、受信レジスタ70においては、記
憶ステージ68−1,68−2の内容を入力とするスイ
ッチ72−1が設けられており、該スイッチ72−1に
よって選択されたいずれか一方の記憶内容が乗算器74
−1に入力されるようになっている。乗算器74−1に
は一方で拡散符号レジスタ78の記憶ステージ76−1
の内容も入力されており、該乗算器74−1は拡散符号
レジスタ78の記憶ステージ76−1の記憶内容と、受
信レジスタ70の記憶ステージ68−1又は68−2の
いずれか一方の記憶内容と、を掛け合わせ、その結果を
加算器82に入力するようになっている。同様に、乗算
器74−iには拡散符号レジスタ78の記憶ステージ7
6−(2i−1)の記憶内容が入力されている(カッコ
内の「−」は特に減算を意味する。以下同様。)。ま
た、受信レジスタ70の記憶ステージ68−(2i−
1),68−2iのいずれか一方の記憶内容はスイッチ
72−iにより選択され、選択された側の記憶ステージ
68の内容が乗算器74−iに入力されている。そし
て、該乗算器74−iはそれらを乗算し、その結果を加
算器82に入力するようになっている(i=2,3,
4)。ここで、受信レジスタ70の8つの記憶ステージ
68は、図示しない制御装置によりその入力が夫々順に
イネーブルされるようになっている。すなわち、受信レ
ジスタ70の記憶ステージ68には受信符号列が並列に
入力されるようになっており、図示しない制御装置によ
り書き込みがイネーブルされたいずれか1つの記憶ステ
ージ68に最新の受信符号のチップが格納されるように
なっている。具体的には、記憶ステージ68−1〜68
−8の順で1チップクロック毎に書き込みがこの順でイ
ネーブルされ、その後、再び記憶ステージ68−1の書
き込みがイネーブルされる。また、スイッチ72には制
御部80から切替制御信号が入力されており、該切替制
御信号がハイレベルである場合には、受信レジスタ70
のうち記憶ステージ68−1,68−3,68−5,6
8−7の記憶内容がスイッチ72にて選択され、一方、
制御部80から送出される切替制御信号がロウレベルで
ある場合には、受信レジスタ70の記憶ステージ68−
2,68−4,68−6,68−8の記憶内容がスイッ
チ72にて選択されるようになっている。この制御部8
0から送出される切替制御信号は1/2チップクロック
毎にそのレベルが切り替えられるようになっている。
【0045】一方、拡散符号レジスタ78は拡散率に等
しい8段の記憶ステージ76を有するシフトレジスタで
あり、先頭記憶ステージ76−1と最後尾記憶ステージ
76−8とが接続され、1チップクロック毎にその記憶
内容が順次循環されるようになっている。すなわち、最
初は記憶ステージ76−1に拡散符号のチップ「A」が
入力されているが、1チップクロック後には記憶ステー
ジ76−2にチップ「A」が格納され、記憶ステージ7
6−1にはチップ「H」が格納される。以後、同様にし
てチップ「A」の格納位置は循環する。
しい8段の記憶ステージ76を有するシフトレジスタで
あり、先頭記憶ステージ76−1と最後尾記憶ステージ
76−8とが接続され、1チップクロック毎にその記憶
内容が順次循環されるようになっている。すなわち、最
初は記憶ステージ76−1に拡散符号のチップ「A」が
入力されているが、1チップクロック後には記憶ステー
ジ76−2にチップ「A」が格納され、記憶ステージ7
6−1にはチップ「H」が格納される。以後、同様にし
てチップ「A」の格納位置は循環する。
【0046】そして、乗算器74での乗算結果は加算器
82に入力され、それらは互いに足し合わされ、部分相
関値として部分相関値レジスタ84に入力される。部分
相関値レジスタ84は2つの記憶ステージ86−1,8
6−2を有しており、その記憶内容は共に加算器88に
出力されるようになっている。加算器88はこれら2つ
の記憶ステージ86−1,86−2の記憶内容を足し合
わせ相関値として出力するとともに、その相関値を絶対
値算出部90に入力している。絶対値算出部90は相関
値の絶対値を算出し、それを外部に出力するとともに、
比較器92に入力している。比較器92には一方で閾値
THが入力されており、相関絶対値が閾値THよりも大
きくなった場合に、検出パルスDETが外部出力される
ようになっている。
82に入力され、それらは互いに足し合わされ、部分相
関値として部分相関値レジスタ84に入力される。部分
相関値レジスタ84は2つの記憶ステージ86−1,8
6−2を有しており、その記憶内容は共に加算器88に
出力されるようになっている。加算器88はこれら2つ
の記憶ステージ86−1,86−2の記憶内容を足し合
わせ相関値として出力するとともに、その相関値を絶対
値算出部90に入力している。絶対値算出部90は相関
値の絶対値を算出し、それを外部に出力するとともに、
比較器92に入力している。比較器92には一方で閾値
THが入力されており、相関絶対値が閾値THよりも大
きくなった場合に、検出パルスDETが外部出力される
ようになっている。
【0047】図6は、本発明の第2の実施の形態に係る
デジタルマッチドフィルタ16bの動作を説明する図で
ある。同図において、欄71aの各枠には、上から順に
受信レジスタ70と拡散符号レジスタ78の記憶内容が
模式的に表されている。また各枠において、受信レジス
タ70と拡散符号レジスタ78との間に表された矢印
は、スイッチ72の切替方向を表している。すなわち、
例えば同欄71aの最上枠に表されたレジスタ記憶内容
においては、受信レジスタの記憶ステージ68−1,6
8−3,68−5,68−7がスイッチ72にて夫々選
択され、それらと拡散符号レジスタ78の記憶ステージ
76−1,76−3,76−5,76−7が掛け合わさ
れることが示されている。すなわち、このとき制御部8
0から出力されている切替制御信号は、欄71bに示す
ようにハイレベルである。一方、欄71aの上から2番
目の枠内に表されたレジスタ記憶内容においては、受信
レジスタ70の記憶ステージ68−2,68−4,68
−6,68−8がスイッチ72にて夫々選択され、それ
らと拡散符号レジスタ78の記憶ステージ76−1,7
6−3,76−5,76−7が掛け合わされることが示
されている。このとき制御部80から出力されている切
替制御信号は、欄71bの対応する枠内に示すようにロ
ウレベルである。
デジタルマッチドフィルタ16bの動作を説明する図で
ある。同図において、欄71aの各枠には、上から順に
受信レジスタ70と拡散符号レジスタ78の記憶内容が
模式的に表されている。また各枠において、受信レジス
タ70と拡散符号レジスタ78との間に表された矢印
は、スイッチ72の切替方向を表している。すなわち、
例えば同欄71aの最上枠に表されたレジスタ記憶内容
においては、受信レジスタの記憶ステージ68−1,6
8−3,68−5,68−7がスイッチ72にて夫々選
択され、それらと拡散符号レジスタ78の記憶ステージ
76−1,76−3,76−5,76−7が掛け合わさ
れることが示されている。すなわち、このとき制御部8
0から出力されている切替制御信号は、欄71bに示す
ようにハイレベルである。一方、欄71aの上から2番
目の枠内に表されたレジスタ記憶内容においては、受信
レジスタ70の記憶ステージ68−2,68−4,68
−6,68−8がスイッチ72にて夫々選択され、それ
らと拡散符号レジスタ78の記憶ステージ76−1,7
6−3,76−5,76−7が掛け合わされることが示
されている。このとき制御部80から出力されている切
替制御信号は、欄71bの対応する枠内に示すようにロ
ウレベルである。
【0048】また、欄71cには、拡散符号レジスタ7
8の1チップクロック毎の記憶内容の巡回の様子が表さ
れている。この欄71cの各枠に記された数字は拡散符
号の先頭チップである「A」の位置を表している。たと
えば、欄71cにおいて枠内に2と記されている場合に
は、拡散符号レジスタ78において拡散符号チップ
「A」は記憶ステージ76−2に格納されている。さら
に、欄71dは受信レジスタ70に格納されている最新
の受信符号を表すものである。この欄71dにより1チ
ップクロック毎に新たな受信符号のチップが入力される
様子が表されている。
8の1チップクロック毎の記憶内容の巡回の様子が表さ
れている。この欄71cの各枠に記された数字は拡散符
号の先頭チップである「A」の位置を表している。たと
えば、欄71cにおいて枠内に2と記されている場合に
は、拡散符号レジスタ78において拡散符号チップ
「A」は記憶ステージ76−2に格納されている。さら
に、欄71dは受信レジスタ70に格納されている最新
の受信符号を表すものである。この欄71dにより1チ
ップクロック毎に新たな受信符号のチップが入力される
様子が表されている。
【0049】また、欄71eには1/2チップクロック
毎に算出される部分相関値が表されており、例えば同図
最上枠においては部分相関値P1A(=1A+3C+5E
+7G)がそのタイミングに出力されることが表されて
いる。この部分相関値の内容は欄71aに表されたレジ
スタ記憶内容に対応するものである。さらに、欄71f
は1チップクロック毎に加算器62から出力される相関
値を表しており、例えば同図において相関値C2は欄7
1eにおいて部分相関値P2AとP3Bとを加算することに
より出力される。同様に、相関値C3は部分相関値P4B
と部分相関値P3Aとを足し合わせることにより算出され
る。
毎に算出される部分相関値が表されており、例えば同図
最上枠においては部分相関値P1A(=1A+3C+5E
+7G)がそのタイミングに出力されることが表されて
いる。この部分相関値の内容は欄71aに表されたレジ
スタ記憶内容に対応するものである。さらに、欄71f
は1チップクロック毎に加算器62から出力される相関
値を表しており、例えば同図において相関値C2は欄7
1eにおいて部分相関値P2AとP3Bとを加算することに
より出力される。同様に、相関値C3は部分相関値P4B
と部分相関値P3Aとを足し合わせることにより算出され
る。
【0050】同図において、制御部80から出力される
切替制御信号はH,Lの順で1/2チップクロック毎に
切り替えられており、一方、拡散符号レジスタ78の記
憶内容のシフトは受信の時に使用する1チップクロック
毎に行われるが、この巡回タイミングは受信レジスタ7
0の書き込みタイミングと1/2チップクロック程ずら
されている。たとえば、受信レジスタ70と拡散符号レ
ジスタ78とは共通のクロックを用いて駆動されてお
り、そのクロックの立ち上がりにて受信レジスタ70の
書き込みが行われる一方、拡散符号レジスタ78の巡回
は同クロックの立ち下がりにて行われる。
切替制御信号はH,Lの順で1/2チップクロック毎に
切り替えられており、一方、拡散符号レジスタ78の記
憶内容のシフトは受信の時に使用する1チップクロック
毎に行われるが、この巡回タイミングは受信レジスタ7
0の書き込みタイミングと1/2チップクロック程ずら
されている。たとえば、受信レジスタ70と拡散符号レ
ジスタ78とは共通のクロックを用いて駆動されてお
り、そのクロックの立ち上がりにて受信レジスタ70の
書き込みが行われる一方、拡散符号レジスタ78の巡回
は同クロックの立ち下がりにて行われる。
【0051】以上のようにすれば、受信符号が更新され
るまでの間に、受信符号のうち先頭から1つおきのチッ
プ(記憶ステージ68−1,68−3,68−5,68
−7の記憶内容)と拡散符号のチップA,C,E,Gと
が掛け合わされてなる部分相関値が算出され、さらに、
受信符号のうち先頭から2番目のチップから一つおきの
チップ(記憶ステージ68−2,68−4,68−6,
68−8)と拡散符号のチップB,D,F,Hとが掛け
合わされてなる部分相関値が算出される。このため、こ
れら部分相関値を加算器88にて足し合わせることによ
り、1チップクロック毎に必要な相関値を算出すること
ができる。
るまでの間に、受信符号のうち先頭から1つおきのチッ
プ(記憶ステージ68−1,68−3,68−5,68
−7の記憶内容)と拡散符号のチップA,C,E,Gと
が掛け合わされてなる部分相関値が算出され、さらに、
受信符号のうち先頭から2番目のチップから一つおきの
チップ(記憶ステージ68−2,68−4,68−6,
68−8)と拡散符号のチップB,D,F,Hとが掛け
合わされてなる部分相関値が算出される。このため、こ
れら部分相関値を加算器88にて足し合わせることによ
り、1チップクロック毎に必要な相関値を算出すること
ができる。
【0052】また、本実施の形態に係るデジタルマッチ
ドフィルタ16bにおいては、スイッチ72を設けて受
信レジスタ70の記憶ステージの記憶内容を1部ずつ取
り出すようにしたので、乗算器74の個数を半分に減ら
せることができ、デジタルマッチドフィルタ16bひい
ては受信機の回路規模を大幅に削減することができる。
ドフィルタ16bにおいては、スイッチ72を設けて受
信レジスタ70の記憶ステージの記憶内容を1部ずつ取
り出すようにしたので、乗算器74の個数を半分に減ら
せることができ、デジタルマッチドフィルタ16bひい
ては受信機の回路規模を大幅に削減することができる。
【0053】
【発明の効果】以上説明したように、本発明によれば、
部分相関値を求めるための比較的少数の乗算器を用いる
だけで、相関値を1チップクロック毎に順次算出するこ
とができ、デジタルマッチドフィルタやそれを用いた受
信機の回路規模を削減することができる。
部分相関値を求めるための比較的少数の乗算器を用いる
だけで、相関値を1チップクロック毎に順次算出するこ
とができ、デジタルマッチドフィルタやそれを用いた受
信機の回路規模を削減することができる。
【0054】また、1チップクロック毎に複数の部分相
関値を常に求めておくようにしたので、従来技術に係る
デジタルマッチドフィルタのように検出の空白期間が生
じてしまうことを回避することができ、検出精度を維持
することができる。
関値を常に求めておくようにしたので、従来技術に係る
デジタルマッチドフィルタのように検出の空白期間が生
じてしまうことを回避することができ、検出精度を維持
することができる。
【図1】 本発明の実施の形態に係る通信システムの全
体構成を示す図である。
体構成を示す図である。
【図2】 本発明の第1の実施の形態に係るデジタルマ
ッチドフィルタの構成を示す図である。
ッチドフィルタの構成を示す図である。
【図3】 本発明の第1の実施の形態に係るデジタルマ
ッチドフィルタの動作を説明する図である。
ッチドフィルタの動作を説明する図である。
【図4】 本発明の第1の実施の形態に係るデジタルマ
ッチドフィルタの変形例の構成を示す図である。
ッチドフィルタの変形例の構成を示す図である。
【図5】 本発明の第2の実施の形態に係るデジタルマ
ッチドフィルタの構成を示す図である。
ッチドフィルタの構成を示す図である。
【図6】 本発明の第2の実施の形態に係るデジタルマ
ッチドフィルタの動作を説明する図である。
ッチドフィルタの動作を説明する図である。
【図7】 従来技術に係るデジタルマッチドフィルタの
構成を示す図である。
構成を示す図である。
10 スペクトラム拡散部、12 変調部、14 復調
部、16 デジタルマッチドフィルタ、18 判定部、
20 受信レジスタ、22 拡散符号レジスタ、24
部分相関値レジスタ、26,28 加算器、30 乗算
器、36 スイッチ、38 制御部、40 絶対値算出
部、42 比較器、54 マルチプレクサ。
部、16 デジタルマッチドフィルタ、18 判定部、
20 受信レジスタ、22 拡散符号レジスタ、24
部分相関値レジスタ、26,28 加算器、30 乗算
器、36 スイッチ、38 制御部、40 絶対値算出
部、42 比較器、54 マルチプレクサ。
Claims (6)
- 【請求項1】 1チップクロック毎に更新される受信符
号と、拡散符号と、の間の相関値を1チップクロック毎
に順次算出するデジタルマッチドフィルタにおいて、 現時点以降に算出される一又は複数の前記相関値を夫々
N個の部分和に分割してなる部分相関値を1チップクロ
ック毎に合計N個算出する部分相関値算出手段と(N≧
2)、 該部分相関値算出手段により算出される部分相関値に基
づき、前記受信符号と前記拡散符号との間の相関値を1
チップクロック毎に順次算出する相関値算出手段と、 を含むことを特徴とするデジタルマッチドフィルタ。 - 【請求項2】 1チップクロック毎に更新される受信符
号と、拡散符号と、の間の相関値を1チップクロック毎
に順次算出するデジタルマッチドフィルタにおいて、 前記受信符号の一部と、前記拡散符号を分割してなる複
数の部分拡散符号の夫々と、の間の各相関値を部分相関
値として1チップクロックの間に全て算出する部分相関
値算出手段と、 該部分相関値算出手段により算出される部分相関値を記
憶する部分相関値記憶手段と、 該部分相関値記憶手段により記憶される部分相関値に基
づき、前記受信符号と前記拡散符号との間の相関値を1
チップクロック毎に順次算出する相関値算出手段と、 を含むことを特徴とするデジタルマッチドフィルタ。 - 【請求項3】 1チップクロック毎に更新される受信符
号と、拡散符号と、の間の相関値を1チップクロック毎
に順次算出するデジタルマッチドフィルタにおいて、 前記受信符号を分割してなる複数の部分受信符号の夫々
と、前記拡散符号を分割してなる部分拡散符号のうち対
応するものと、の間の各相関値を部分相関値として1チ
ップクロックの間に全て算出する部分相関値算出手段
と、 該部分相関値算出手段により算出される部分相関値を記
憶する部分相関値記憶手段と、 該部分相関値記憶手段により記憶される部分相関値に基
づき、前記受信符号と前記拡散符号との間の相関値を1
チップクロック毎に順次算出する相関値算出手段と、 を含むことを特徴とするデジタルマッチドフィルタ。 - 【請求項4】 請求項2に記載のデジタルマッチドフィ
ルタにおいて、 前記部分相関値算出手段は、 前記受信符号の一部を記憶する第1記憶手段と、 複数の部分拡散符号の夫々を記憶する複数の第2記憶手
段と、 前記第2記憶手段のうちの一つの記憶内容と前記第1記
憶手段の記憶内容とを乗算する乗算手段と、 前記乗算手段による演算対象となる前記第2記憶手段を
1チップクロックの間に順次切替える切替え手段と、 を含むことを特徴とするデジタルマッチドフィルタ。 - 【請求項5】 請求項1〜4のいずれかに記載のデジタ
ルマッチドフィルタを備えたことを特徴とする受信機。 - 【請求項6】 請求項5に記載の受信機を備えたことを
特徴とする通信システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25476598A JP2000091951A (ja) | 1998-09-09 | 1998-09-09 | デジタルマッチドフィルタ、受信機、及び通信システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25476598A JP2000091951A (ja) | 1998-09-09 | 1998-09-09 | デジタルマッチドフィルタ、受信機、及び通信システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000091951A true JP2000091951A (ja) | 2000-03-31 |
Family
ID=17269580
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JP25476598A Withdrawn JP2000091951A (ja) | 1998-09-09 | 1998-09-09 | デジタルマッチドフィルタ、受信機、及び通信システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000091951A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1998-09-09 JP JP25476598A patent/JP2000091951A/ja not_active Withdrawn
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