JP2000082684A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000082684A JP2000082684A JP11181240A JP18124099A JP2000082684A JP 2000082684 A JP2000082684 A JP 2000082684A JP 11181240 A JP11181240 A JP 11181240A JP 18124099 A JP18124099 A JP 18124099A JP 2000082684 A JP2000082684 A JP 2000082684A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- silicon oxide
- oxide film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】FSG膜を成膜する際のアスペクト比を高くし
ない配線構造を形成する半導体装置の製造方法を提供す
る。 【解決手段】金属配線109上にプラズマ気相成長法に
より配線保護膜用の酸化珪素膜110を形成する方法に
おいて、前記酸化珪素膜110の配線間の側壁及び底部
の膜厚が配線上部の膜厚より薄くなるように、もしくは
配線109上部のみに酸化珪素膜110を堆積させ、次
に、前記酸化珪素膜及び金属配線を被覆する弗素添加酸
化珪素膜(FSG膜)111を層間絶縁膜として半導体
基板100上にプラズマ気相成長法により形成する。こ
れにより、配線を損傷することなくボイド無しに埋め込
みが可能である。また、配線間の側壁及び底部の配線保
護膜を薄くするか無くすので、配線間容量の増加を抑制
することも可能になる。
ない配線構造を形成する半導体装置の製造方法を提供す
る。 【解決手段】金属配線109上にプラズマ気相成長法に
より配線保護膜用の酸化珪素膜110を形成する方法に
おいて、前記酸化珪素膜110の配線間の側壁及び底部
の膜厚が配線上部の膜厚より薄くなるように、もしくは
配線109上部のみに酸化珪素膜110を堆積させ、次
に、前記酸化珪素膜及び金属配線を被覆する弗素添加酸
化珪素膜(FSG膜)111を層間絶縁膜として半導体
基板100上にプラズマ気相成長法により形成する。こ
れにより、配線を損傷することなくボイド無しに埋め込
みが可能である。また、配線間の側壁及び底部の配線保
護膜を薄くするか無くすので、配線間容量の増加を抑制
することも可能になる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、とくに半導体基板上に弗素添加酸化珪素膜
(FSG膜)、弗素添加窒化酸化珪素膜(SiONF)
などの絶縁膜を形成するプラズマ化学気相成長法に関す
るものである。
方法に関し、とくに半導体基板上に弗素添加酸化珪素膜
(FSG膜)、弗素添加窒化酸化珪素膜(SiONF)
などの絶縁膜を形成するプラズマ化学気相成長法に関す
るものである。
【0002】
【従来の技術】従来から半導体装置には素子や配線を電
気的に隔離するためにSiO2絶縁膜が用いられてい
る。この絶縁膜として、SiH4やテトラエトキシシラ
ン(TEOS)等のガスを原料として減圧又は常圧の化
学気相成長法(CVD:ChemicalVapour Deposition)
によって形成されたSiO2絶縁膜が主に用いられてい
る。とくに400℃程度の低温で形成できることからT
EOSと02を用いたプラズマ化学気相成長法によるS
iO2膜(これをTEOS膜という)が多用されてい
る。さらにCVD法は他の薄膜形成法に比べ、反応ソー
スとして高純度のガスを用いることが多いので高品質の
膜を得ることができる。近年半導体素子の微細化にとも
ない信号伝達の遅延が懸念されるようになっている。こ
れは半導体素子の微細化にともない配線の間隔も狭くな
ることによって配線−配線間の容量が増大し、その結果
信号の伝達が遅延してしまうのが原因である。この信号
伝達の遅延は、半導体装置の性能向上(例えば、デバイ
ス動作速度)を妨げる要因の一つになっている。そのた
め配線間に存在する絶縁膜の誘電率をできるだけ低下さ
せることが必要となっている。
気的に隔離するためにSiO2絶縁膜が用いられてい
る。この絶縁膜として、SiH4やテトラエトキシシラ
ン(TEOS)等のガスを原料として減圧又は常圧の化
学気相成長法(CVD:ChemicalVapour Deposition)
によって形成されたSiO2絶縁膜が主に用いられてい
る。とくに400℃程度の低温で形成できることからT
EOSと02を用いたプラズマ化学気相成長法によるS
iO2膜(これをTEOS膜という)が多用されてい
る。さらにCVD法は他の薄膜形成法に比べ、反応ソー
スとして高純度のガスを用いることが多いので高品質の
膜を得ることができる。近年半導体素子の微細化にとも
ない信号伝達の遅延が懸念されるようになっている。こ
れは半導体素子の微細化にともない配線の間隔も狭くな
ることによって配線−配線間の容量が増大し、その結果
信号の伝達が遅延してしまうのが原因である。この信号
伝達の遅延は、半導体装置の性能向上(例えば、デバイ
ス動作速度)を妨げる要因の一つになっている。そのた
め配線間に存在する絶縁膜の誘電率をできるだけ低下さ
せることが必要となっている。
【0003】また、配線の多層化や高密度化が進むため
配線の断線防止及びフォーカスマージンの向上のために
高密度配線間をボイドなしに埋め込み、さらに表面の段
差を緩和することが必要とされている。このような理由
により段差被覆性のよい絶縁膜の形成方法の開発要求が
高まっている。最近では誘電率を軽減するために弗素添
加酸化珪素膜(以下、これをFSG膜という)が知られ
るようになった。しかし、FSG膜には吸湿性の問題が
ある。つまり、従来からの報告のように、FSG膜は、
弗素濃度が高くなるほど低誘電率化が進むが、同時に弗
素濃度が高くなるほど吸湿性が大きくなる。吸湿が起こ
ることにより膜の誘電率が増加するとともに、弗化水素
(HF)の遊離により金属配線の腐食が起こり、膜の剥
がれや信頼性の低下を引き起こすようになる。酸化珪素
は、通常比誘電率εが4.1であるが、FSG膜中の弗
素の濃度が高まるに従いεは3.4程度まで低下する
(この時のFSG膜中の弗素濃度は、10〜11ato
m%程度である)。これより比誘電率が低くなると、信
号伝達の遅延を少なくする点では役に立つ。しかし、比
誘電率εの更なる低下は、FSG膜中の弗素濃度を高め
ることになる。その結果、FSG膜の吸湿性の悪化が半
導体装置の特性を劣化させるように影響を及ぼしてくる
ので、この程度(ε=3.4)が限度である。
配線の断線防止及びフォーカスマージンの向上のために
高密度配線間をボイドなしに埋め込み、さらに表面の段
差を緩和することが必要とされている。このような理由
により段差被覆性のよい絶縁膜の形成方法の開発要求が
高まっている。最近では誘電率を軽減するために弗素添
加酸化珪素膜(以下、これをFSG膜という)が知られ
るようになった。しかし、FSG膜には吸湿性の問題が
ある。つまり、従来からの報告のように、FSG膜は、
弗素濃度が高くなるほど低誘電率化が進むが、同時に弗
素濃度が高くなるほど吸湿性が大きくなる。吸湿が起こ
ることにより膜の誘電率が増加するとともに、弗化水素
(HF)の遊離により金属配線の腐食が起こり、膜の剥
がれや信頼性の低下を引き起こすようになる。酸化珪素
は、通常比誘電率εが4.1であるが、FSG膜中の弗
素の濃度が高まるに従いεは3.4程度まで低下する
(この時のFSG膜中の弗素濃度は、10〜11ato
m%程度である)。これより比誘電率が低くなると、信
号伝達の遅延を少なくする点では役に立つ。しかし、比
誘電率εの更なる低下は、FSG膜中の弗素濃度を高め
ることになる。その結果、FSG膜の吸湿性の悪化が半
導体装置の特性を劣化させるように影響を及ぼしてくる
ので、この程度(ε=3.4)が限度である。
【0004】FSG膜の吸湿性を悪化させる要因は、F
SG膜中の不純物、とくにFSG膜中の水素(H)の残
留量であることが解っており、したがって、FSG膜を
配線間の層間絶縁膜等に用いるためには、できるだけH
不純物を低減することが必要である。このため、プラズ
マ密度が1010/cm2以上の高密度プラズマCVD
法(HDP(High Density Plasma) −CVD)によ
るFSG膜の形成技術の開発が試みられており、例え
ば、ECR(Electron Cyclotron Resonance)の高密度
プラズマ源を用いたCVD法やICP(Inductively Co
upled Plasma)コイル及びヘリコンなどの高密度プラズ
マ源を用いた方法も報告されている。HDP−CVD法
により、原料ガスの解離度が大きくなり膜中に含まれる
H不純物の量は、従来の平行平板型CVDによるFSG
膜と比較して減少しており、それに伴って吸湿性は抑制
されている。図7は、半導体基板に形成された配線に酸
化珪素(SiO2)膜からなる配線保護膜を施し、しか
も配線間にFSG膜などの低誘電率の層間絶縁膜を用い
た従来の半導体装置の断面図である。P型シリコン半導
体基板20にはSTI(Shallow Trench Isolation
)構造の素子分離領域16が形成されており、各素子
分離領域16によって分離されたP型シリコン半導体基
板20の素子領域には、NMOSトランジスタが形成さ
れている。
SG膜中の不純物、とくにFSG膜中の水素(H)の残
留量であることが解っており、したがって、FSG膜を
配線間の層間絶縁膜等に用いるためには、できるだけH
不純物を低減することが必要である。このため、プラズ
マ密度が1010/cm2以上の高密度プラズマCVD
法(HDP(High Density Plasma) −CVD)によ
るFSG膜の形成技術の開発が試みられており、例え
ば、ECR(Electron Cyclotron Resonance)の高密度
プラズマ源を用いたCVD法やICP(Inductively Co
upled Plasma)コイル及びヘリコンなどの高密度プラズ
マ源を用いた方法も報告されている。HDP−CVD法
により、原料ガスの解離度が大きくなり膜中に含まれる
H不純物の量は、従来の平行平板型CVDによるFSG
膜と比較して減少しており、それに伴って吸湿性は抑制
されている。図7は、半導体基板に形成された配線に酸
化珪素(SiO2)膜からなる配線保護膜を施し、しか
も配線間にFSG膜などの低誘電率の層間絶縁膜を用い
た従来の半導体装置の断面図である。P型シリコン半導
体基板20にはSTI(Shallow Trench Isolation
)構造の素子分離領域16が形成されており、各素子
分離領域16によって分離されたP型シリコン半導体基
板20の素子領域には、NMOSトランジスタが形成さ
れている。
【0005】各NMOSトランジスタは、それぞれ半導
体基板20の表面領域に形成されたソース/ドレイン領
域17、半導体基板20上に形成されたゲート酸化膜1
8、及びソース/ドレイン領域17間に対応するゲート
酸化膜18上に形成されたゲート電極19から構成され
ている。そして、各トランジスタを被覆するように、半
導体基板20上には、例えば、BPSG(Boron-doped
Phospho-Silicate Glass)膜からなる層間絶縁膜27が
形成されている。この層間絶縁膜27には、ソース/ド
レイン領域17の一方につながる接続プラグ32が設け
られている。また、層間絶縁膜27は、表面がCMP(C
hemical Mechanical Polishing)法などにより平坦化
され、その上に所定のパターンを有する第1の金属配線
28が形成されている。第1の金属配線28は、アルミ
ニウム(Al)膜21とこの上下に形成された、例え
ば、Ti/TiNなどからなるバリアメタル層22、2
3から構成されている。この第1の金属配線28の表面
及び層間絶縁膜27は、一様な厚さの配線保護膜24で
被覆されている。更に、この配線保護膜24を被覆する
ように、半導体基板20上に例えば、弗素添加酸化珪素
膜(F−doped SiO2膜、以下、FSG膜とい
う)25からなる低誘電率層間絶縁膜を形成する。この
層間絶縁膜25には、配線保護膜24を貫通し、第1の
金属配線の一つにつながる接続プラグ33が設けられて
いる。
体基板20の表面領域に形成されたソース/ドレイン領
域17、半導体基板20上に形成されたゲート酸化膜1
8、及びソース/ドレイン領域17間に対応するゲート
酸化膜18上に形成されたゲート電極19から構成され
ている。そして、各トランジスタを被覆するように、半
導体基板20上には、例えば、BPSG(Boron-doped
Phospho-Silicate Glass)膜からなる層間絶縁膜27が
形成されている。この層間絶縁膜27には、ソース/ド
レイン領域17の一方につながる接続プラグ32が設け
られている。また、層間絶縁膜27は、表面がCMP(C
hemical Mechanical Polishing)法などにより平坦化
され、その上に所定のパターンを有する第1の金属配線
28が形成されている。第1の金属配線28は、アルミ
ニウム(Al)膜21とこの上下に形成された、例え
ば、Ti/TiNなどからなるバリアメタル層22、2
3から構成されている。この第1の金属配線28の表面
及び層間絶縁膜27は、一様な厚さの配線保護膜24で
被覆されている。更に、この配線保護膜24を被覆する
ように、半導体基板20上に例えば、弗素添加酸化珪素
膜(F−doped SiO2膜、以下、FSG膜とい
う)25からなる低誘電率層間絶縁膜を形成する。この
層間絶縁膜25には、配線保護膜24を貫通し、第1の
金属配線の一つにつながる接続プラグ33が設けられて
いる。
【0006】また、層間絶縁膜25は表面がCMP法な
どにより平坦化され、その上に所定のパターンを有する
第2の金属配線29が形成されている。第2の金属配線
29は、第1の配線と同様に、アルミニウム膜とこの上
下に形成されたTi/TiNなどからなるバリアメタル
層から構成されている。この第2の金属配線29の表面
及FSG膜25である低誘電率層間絶縁膜は、一様な厚
さの配線保護膜30で被覆されている。さらにまた、こ
の配線保護膜30を被覆するように、半導体基板20上
には、例えばFSG膜31からなる低誘電率層間絶縁膜
が形成されている。尚、このFSG膜31の上に第2、
第3あるいはそれ以上の金属配線を積み重ねるかもしく
はFSG膜31に代えて保護絶縁膜を形成して半導体基
板を保護する場合もある。保護絶縁膜を形成する場合は
配線保護膜30は特に必要としない。このHDP−CV
D法により形成されるFSG膜は、金属配線上に直接成
膜すると、成膜初期における金属配線に対するスパッタ
リングダメージと弗素(F)ラジカルとの反応により金
属配線の角を損傷するという問題があった。そのため従
来は上記のように配線保護膜として、平行平板型の気相
成長法などによる酸化珪素膜を数10nm程度、配線全
体に覆っていた。
どにより平坦化され、その上に所定のパターンを有する
第2の金属配線29が形成されている。第2の金属配線
29は、第1の配線と同様に、アルミニウム膜とこの上
下に形成されたTi/TiNなどからなるバリアメタル
層から構成されている。この第2の金属配線29の表面
及FSG膜25である低誘電率層間絶縁膜は、一様な厚
さの配線保護膜30で被覆されている。さらにまた、こ
の配線保護膜30を被覆するように、半導体基板20上
には、例えばFSG膜31からなる低誘電率層間絶縁膜
が形成されている。尚、このFSG膜31の上に第2、
第3あるいはそれ以上の金属配線を積み重ねるかもしく
はFSG膜31に代えて保護絶縁膜を形成して半導体基
板を保護する場合もある。保護絶縁膜を形成する場合は
配線保護膜30は特に必要としない。このHDP−CV
D法により形成されるFSG膜は、金属配線上に直接成
膜すると、成膜初期における金属配線に対するスパッタ
リングダメージと弗素(F)ラジカルとの反応により金
属配線の角を損傷するという問題があった。そのため従
来は上記のように配線保護膜として、平行平板型の気相
成長法などによる酸化珪素膜を数10nm程度、配線全
体に覆っていた。
【0007】
【発明が解決しようとする課題】しかし、配線保護膜2
4,30によって配線を覆うようにした場合、FSG膜
を成膜する際のアスペクト比が高くなり配線−配線間の
埋め込み特性を劣化させる問題があった。図8は、図7
の要部を一部拡大して示したものである。半導体装置の
高集積化に伴って、金属配線の配線間距離(d)が狭く
なり配線間のアスペクト比A(=h/d)(hは、配線
間の底面と上面の間の距離、即ち金属配線の膜厚、以
下、これを配線アスペクト比Aという)は高くなる。そ
して、この配線保護膜を形成することにより、この配線
間のアスペクト比がさらに高くなり、低誘電率層間絶縁
膜を形成したときにボイド26が形成するという問題が
あった。例えば、配線保護膜24を形成したときのアス
ペクト比は、配線間距離dがd′(配線保護膜厚の2倍
の距離だけ小さくなる)になり、配線厚さhは、h′
(配線保護膜厚が一様であると、ほぼh=h′である)
となるので、h′/d′となる。このアスペクト比は
A′で表わされ、以下、FSG成膜時のアスペクト比
A′という。つまり、配線表面に配線保護膜24が施さ
れていると、実質的にh=h′なのでFSG成膜時のア
スペクト比A′は、アスペクト比Aより大きくなる
(A′>A)となる。さらにその上配線間の側壁及び底
部に誘電率が高い酸化珪素(SiO2 )膜(比誘電率
=4.1)が成膜されるため配線間容量が上昇するとい
う問題があった。
4,30によって配線を覆うようにした場合、FSG膜
を成膜する際のアスペクト比が高くなり配線−配線間の
埋め込み特性を劣化させる問題があった。図8は、図7
の要部を一部拡大して示したものである。半導体装置の
高集積化に伴って、金属配線の配線間距離(d)が狭く
なり配線間のアスペクト比A(=h/d)(hは、配線
間の底面と上面の間の距離、即ち金属配線の膜厚、以
下、これを配線アスペクト比Aという)は高くなる。そ
して、この配線保護膜を形成することにより、この配線
間のアスペクト比がさらに高くなり、低誘電率層間絶縁
膜を形成したときにボイド26が形成するという問題が
あった。例えば、配線保護膜24を形成したときのアス
ペクト比は、配線間距離dがd′(配線保護膜厚の2倍
の距離だけ小さくなる)になり、配線厚さhは、h′
(配線保護膜厚が一様であると、ほぼh=h′である)
となるので、h′/d′となる。このアスペクト比は
A′で表わされ、以下、FSG成膜時のアスペクト比
A′という。つまり、配線表面に配線保護膜24が施さ
れていると、実質的にh=h′なのでFSG成膜時のア
スペクト比A′は、アスペクト比Aより大きくなる
(A′>A)となる。さらにその上配線間の側壁及び底
部に誘電率が高い酸化珪素(SiO2 )膜(比誘電率
=4.1)が成膜されるため配線間容量が上昇するとい
う問題があった。
【0008】本発明は、このような事情によりなされた
ものであり、HDP−CVD法により吸湿性の抑制され
たFSG膜を成膜する際に、アスペクト比を高くしな
い、すなわち配線間容量が上昇するのを抑えつつ配線−
配線間を埋め込むことが可能な配線構造を形成する半導
体装置の製造方法を提供するものである。
ものであり、HDP−CVD法により吸湿性の抑制され
たFSG膜を成膜する際に、アスペクト比を高くしな
い、すなわち配線間容量が上昇するのを抑えつつ配線−
配線間を埋め込むことが可能な配線構造を形成する半導
体装置の製造方法を提供するものである。
【0009】
【課題を解決するための手段】本発明は、金属配線上に
プラズマ気相成長法により配線保護膜用の酸化珪素膜を
形成する方法において、前記酸化珪素膜の配線間の側壁
及び底部の膜厚が配線上部の膜厚より薄くなるように、
もしくは配線上部のみに酸化珪素膜を堆積させ、次に、
前記酸化珪素膜及び金属配線を被覆する弗素添加酸化珪
素膜(FSG膜)を層間絶縁膜として半導体基板上にプ
ラズマ気相成長法により形成することを特徴としてい
る。とくに配線間の側壁及び底部の膜厚が配線上の膜厚
の20%以下となるような酸化珪素膜を配線保護膜とし
て用いることができる。また、配線保護膜厚は、配線上
の部分では10〜100nm程度にすることができる。
プラズマ気相成長法によりFSG膜を配線保護膜が施さ
れた配線上に成膜する場合において、配線間の側壁及び
底部の配線保護膜を薄くするかもしくはなくすことによ
り配線を損傷することなくボイド無しに埋め込みが可能
である。また配線間の側壁及び底部の配線保護膜を薄く
するか無くすのでその部分はFSG膜が置き代わり、配
線間容量の増加を抑制することも可能になる。とくに配
線間の側壁及び底部の膜厚が配線上の膜厚の20%より
大きくなると、配線アスペクト比(A)が2.0を越え
るような場合、FSG膜を成膜した時の配線アスペクト
比(A′)の増大が著しくなるので好ましくない。
プラズマ気相成長法により配線保護膜用の酸化珪素膜を
形成する方法において、前記酸化珪素膜の配線間の側壁
及び底部の膜厚が配線上部の膜厚より薄くなるように、
もしくは配線上部のみに酸化珪素膜を堆積させ、次に、
前記酸化珪素膜及び金属配線を被覆する弗素添加酸化珪
素膜(FSG膜)を層間絶縁膜として半導体基板上にプ
ラズマ気相成長法により形成することを特徴としてい
る。とくに配線間の側壁及び底部の膜厚が配線上の膜厚
の20%以下となるような酸化珪素膜を配線保護膜とし
て用いることができる。また、配線保護膜厚は、配線上
の部分では10〜100nm程度にすることができる。
プラズマ気相成長法によりFSG膜を配線保護膜が施さ
れた配線上に成膜する場合において、配線間の側壁及び
底部の配線保護膜を薄くするかもしくはなくすことによ
り配線を損傷することなくボイド無しに埋め込みが可能
である。また配線間の側壁及び底部の配線保護膜を薄く
するか無くすのでその部分はFSG膜が置き代わり、配
線間容量の増加を抑制することも可能になる。とくに配
線間の側壁及び底部の膜厚が配線上の膜厚の20%より
大きくなると、配線アスペクト比(A)が2.0を越え
るような場合、FSG膜を成膜した時の配線アスペクト
比(A′)の増大が著しくなるので好ましくない。
【0010】また配線保護膜厚が10nm以下では、配
線を保護する効果がなく、100nmを越えると配線間
の絶縁膜の低誘電率化が期待できなくなる。さらに配線
保護膜及びFSG膜を同じHDP−CVD装置で形成さ
せ、しかも連続的に行うことにより半導体装置の製造工
程を簡略化することができる。すなわち、本発明の半導
体装置の製造方法は、内部に半導体素子が形成された半
導体基板上に設けられている第1の絶縁膜上に前記半導
体素子に電気的に接続された金属配線を形成する工程
と、前記金属配線の配線保護膜として用いられる酸化珪
素膜を前記半導体基板上にプラズマ気相成長法により堆
積させる工程と、前記金属配線を被覆するように、前記
第1の絶縁膜上に弗素添加酸化珪素膜からなる第2の絶
縁膜をプラズマ気相成長法により形成する工程とを備
え、前記配線保護膜の配線間の側壁及び底面に堆積され
た部分の厚さは、前記金属配線の上面に堆積された部分
の厚さより薄いことを第1の特徴としている。前記配線
保護膜の配線間の側壁及び底面に形成された部分の厚さ
は、前記金属配線の上面に形成された部分の厚さの20
%以下であるようにしても良い。また本発明の半導体装
置の製造方法は、内部に半導体素子が形成された半導体
基板上に設けられている第1の絶縁膜上に前記半導体素
子に電気的に接続された金属配線を形成する工程と、前
記金属配線の配線保護膜として用いられる酸化珪素膜を
前記半導体基板上にプラズマ気相成長法により形成する
工程と、前記金属配線を被覆するように、前記第1の絶
縁膜上に弗素添加酸化珪素膜からなる第2の絶縁膜をプ
ラズマ気相成長法により形成する工程とを備え、前記配
線保護膜は、実質的に前記金属配線の上面のみに堆積さ
れることを第2の特徴としている。
線を保護する効果がなく、100nmを越えると配線間
の絶縁膜の低誘電率化が期待できなくなる。さらに配線
保護膜及びFSG膜を同じHDP−CVD装置で形成さ
せ、しかも連続的に行うことにより半導体装置の製造工
程を簡略化することができる。すなわち、本発明の半導
体装置の製造方法は、内部に半導体素子が形成された半
導体基板上に設けられている第1の絶縁膜上に前記半導
体素子に電気的に接続された金属配線を形成する工程
と、前記金属配線の配線保護膜として用いられる酸化珪
素膜を前記半導体基板上にプラズマ気相成長法により堆
積させる工程と、前記金属配線を被覆するように、前記
第1の絶縁膜上に弗素添加酸化珪素膜からなる第2の絶
縁膜をプラズマ気相成長法により形成する工程とを備
え、前記配線保護膜の配線間の側壁及び底面に堆積され
た部分の厚さは、前記金属配線の上面に堆積された部分
の厚さより薄いことを第1の特徴としている。前記配線
保護膜の配線間の側壁及び底面に形成された部分の厚さ
は、前記金属配線の上面に形成された部分の厚さの20
%以下であるようにしても良い。また本発明の半導体装
置の製造方法は、内部に半導体素子が形成された半導体
基板上に設けられている第1の絶縁膜上に前記半導体素
子に電気的に接続された金属配線を形成する工程と、前
記金属配線の配線保護膜として用いられる酸化珪素膜を
前記半導体基板上にプラズマ気相成長法により形成する
工程と、前記金属配線を被覆するように、前記第1の絶
縁膜上に弗素添加酸化珪素膜からなる第2の絶縁膜をプ
ラズマ気相成長法により形成する工程とを備え、前記配
線保護膜は、実質的に前記金属配線の上面のみに堆積さ
れることを第2の特徴としている。
【0011】前記酸化珪素膜は、チャンバー内で形成さ
れ、この酸化珪素膜形成時において、前記チャンバー内
圧力を5mtorr以下にし、且つ基板接地電極に高周
波電源から高周波電力を500W以下の条件で印加する
ようにしても良い。前記酸化珪素膜と前記弗素添加酸化
珪素膜とを同一チャンバー内で成膜させ、且つこれらを
連続して堆積させるようにしても良い。前記酸化珪素膜
もしくは前記弗素添加酸化珪素膜を形成するプラズマ気
相成長法は、プラズマ密度が1010/cm2 以上の高
密度プラズマを用いるようにしても良い。
れ、この酸化珪素膜形成時において、前記チャンバー内
圧力を5mtorr以下にし、且つ基板接地電極に高周
波電源から高周波電力を500W以下の条件で印加する
ようにしても良い。前記酸化珪素膜と前記弗素添加酸化
珪素膜とを同一チャンバー内で成膜させ、且つこれらを
連続して堆積させるようにしても良い。前記酸化珪素膜
もしくは前記弗素添加酸化珪素膜を形成するプラズマ気
相成長法は、プラズマ密度が1010/cm2 以上の高
密度プラズマを用いるようにしても良い。
【0012】
【発明の実施の形態】以下図面を参照して発明の実施の
形態を説明する。まず、図1乃至図5を参照して第1の
実施例を説明する。図1は、ICPコイルを高密度プラ
ズマ源とするHDP−CVD装置の断面図であり、この
CVD装置を用いて配線保護膜である酸化珪素膜及び低
誘電率層間絶縁膜であるFSG膜を成膜する。反応容器
は、セラミックドーム部1とメタルチャンバー部2より
構成されている。セラミックドーム部1には、上面及び
上面に近接する側面にアンテナ3が巻かれており、アン
テナ3端子は、RF(RadioFrequency)電源4に接続さ
れ、且つ接地されている。このRF電源4からRF電力
を印加することにより、誘導結合によってセラミックド
ーム部1内の空間に電力が供給されプラズマが発生す
る。メタルチャンバー部2にはターボ分子ポンプ5及び
ドライブポンプ6が接続されており、これらのポンプに
より反応容器内を真空にすることができる。また、スロ
ットルバルブ7によりメタルチャンバー部2内の圧力制
御が可能となっている。ポンプ5、6とメタルチャンバ
ー部2内部との間にはゲートバルブが配置されている。
ターボ分子ポンプ5とドライポンプ6との間にはアイソ
レーションバルブ13が設けられ、メタルチャンバー部
2とドライポンプ6との間にはアイソレーションバルブ
13及びスロットルバルブ14が設けられている。一
方、メタルチャンバー部2の側面には、ガス導入部とし
て複数のノズル8を備えており、SiH4、O2、Si
F4、Arガスを導入することができるようになってい
る。
形態を説明する。まず、図1乃至図5を参照して第1の
実施例を説明する。図1は、ICPコイルを高密度プラ
ズマ源とするHDP−CVD装置の断面図であり、この
CVD装置を用いて配線保護膜である酸化珪素膜及び低
誘電率層間絶縁膜であるFSG膜を成膜する。反応容器
は、セラミックドーム部1とメタルチャンバー部2より
構成されている。セラミックドーム部1には、上面及び
上面に近接する側面にアンテナ3が巻かれており、アン
テナ3端子は、RF(RadioFrequency)電源4に接続さ
れ、且つ接地されている。このRF電源4からRF電力
を印加することにより、誘導結合によってセラミックド
ーム部1内の空間に電力が供給されプラズマが発生す
る。メタルチャンバー部2にはターボ分子ポンプ5及び
ドライブポンプ6が接続されており、これらのポンプに
より反応容器内を真空にすることができる。また、スロ
ットルバルブ7によりメタルチャンバー部2内の圧力制
御が可能となっている。ポンプ5、6とメタルチャンバ
ー部2内部との間にはゲートバルブが配置されている。
ターボ分子ポンプ5とドライポンプ6との間にはアイソ
レーションバルブ13が設けられ、メタルチャンバー部
2とドライポンプ6との間にはアイソレーションバルブ
13及びスロットルバルブ14が設けられている。一
方、メタルチャンバー部2の側面には、ガス導入部とし
て複数のノズル8を備えており、SiH4、O2、Si
F4、Arガスを導入することができるようになってい
る。
【0013】メタルチャンバー部2内に設けられた基板
接地電極9は、静電チャックとなっており、シリコンウ
ェハ10を吸着により保持することができる。さらに、
基板設置電極9は、シリコンウェハ10と静電チャック
の間にHeガスを導入することができ、このガスにより
シリコンウェハ10を冷却することが可能になってい
る。また、基板接地電極9にはRF電源11が設けられ
ており、セルフバイアス(Bias)がかけられるよう
になっている。次に、図2及び図3を参照して図1のC
VD装置を使用して形成した半導体装置を説明する。図
2は、半導体装置の断面図、図3は、図2の配線部分を
拡大した半導体装置の部分拡大断面図である。図2は、
半導体基板に形成された配線にSiO2膜からなる配線
保護膜を施し、且つ配線間にFSG膜などの低誘電率の
層間絶縁膜を用いた半導体装置の断面図である。P型シ
リコン半導体基板100には、Pウエル101及びNウ
エル102が形成され、主面には素子分離領域(ST
I)103が形成されている。各素子分離領域(ST
I)103によって分離された半導体基板100の素子
領域には、Pウエル101に、N型ソース/ドレイン領
域104、ゲート酸化膜119及びソース/ドレイン領
域104間に対応するゲート酸化膜119を介して形成
されたゲート電極106から構成されたトランジスタ
(NMOS)が形成され、Nウエル102には、P型ソ
ース/ドレイン領域105、ゲート酸化膜119及びソ
ース/ドレイン領域105間に対応するゲート酸化膜1
19を介して形成されたゲート電極106から構成され
たトランジスタ(PMOS)がそれぞれ形成されてい
る。そして、これらのトランジスタを被覆するように半
導体基板100上には、例えば、BPSG膜からなる層
間絶縁膜107が形成されている。この層間絶縁膜10
7には。PMOSトランジスタのソース/ドレイン領域
105の一方につながる接続プラグ108が設けられて
いる。この接続プラグ108は、少なくとも層間絶縁膜
107に形成されたコンタクト孔内にタングステンなど
が埋め込まれてなる構成とされている。
接地電極9は、静電チャックとなっており、シリコンウ
ェハ10を吸着により保持することができる。さらに、
基板設置電極9は、シリコンウェハ10と静電チャック
の間にHeガスを導入することができ、このガスにより
シリコンウェハ10を冷却することが可能になってい
る。また、基板接地電極9にはRF電源11が設けられ
ており、セルフバイアス(Bias)がかけられるよう
になっている。次に、図2及び図3を参照して図1のC
VD装置を使用して形成した半導体装置を説明する。図
2は、半導体装置の断面図、図3は、図2の配線部分を
拡大した半導体装置の部分拡大断面図である。図2は、
半導体基板に形成された配線にSiO2膜からなる配線
保護膜を施し、且つ配線間にFSG膜などの低誘電率の
層間絶縁膜を用いた半導体装置の断面図である。P型シ
リコン半導体基板100には、Pウエル101及びNウ
エル102が形成され、主面には素子分離領域(ST
I)103が形成されている。各素子分離領域(ST
I)103によって分離された半導体基板100の素子
領域には、Pウエル101に、N型ソース/ドレイン領
域104、ゲート酸化膜119及びソース/ドレイン領
域104間に対応するゲート酸化膜119を介して形成
されたゲート電極106から構成されたトランジスタ
(NMOS)が形成され、Nウエル102には、P型ソ
ース/ドレイン領域105、ゲート酸化膜119及びソ
ース/ドレイン領域105間に対応するゲート酸化膜1
19を介して形成されたゲート電極106から構成され
たトランジスタ(PMOS)がそれぞれ形成されてい
る。そして、これらのトランジスタを被覆するように半
導体基板100上には、例えば、BPSG膜からなる層
間絶縁膜107が形成されている。この層間絶縁膜10
7には。PMOSトランジスタのソース/ドレイン領域
105の一方につながる接続プラグ108が設けられて
いる。この接続プラグ108は、少なくとも層間絶縁膜
107に形成されたコンタクト孔内にタングステンなど
が埋め込まれてなる構成とされている。
【0014】また、層間絶縁膜107は、表面をCMP
法などにより平坦化され、その上に所定のパターンを有
する第1の金属配線109が形成されている。第1の金
属配線109は、アルミニウム(Al)膜120とこの
上下に形成された、例えば、Ti/TiNなどからなる
バリアメタル層121、122から構成されている(図
3参照)。各第1の金属配線109は、例えば500n
m厚程度の配線厚さを有して形成されるようになってい
る。尚、第1の金属配線109の一部が、接続プラグ1
08によりPMOSトランジスタのソース/ドレイン領
域105の一方と電気的に接続されている。第1の金属
配線109の表面及び層間絶縁膜107は、配線保護膜
110により被覆されている。配線保護膜110は、酸
化珪素膜からなり、第1の金属配線109の上に堆積し
た部分の厚さ(=a;図3参照)は、例えば、50nm
(10〜100nm程度が適当)であり、配線間の側壁
及び底部などの他の部分の厚さ(b=b;図3参照)は
これよりも薄く堆積されている。この様な膜厚差を有す
る配線保護膜110は、後述するように、図1に示すH
DP−CVD装置の堆積時の成膜条件を制御することに
よって形成することができる。
法などにより平坦化され、その上に所定のパターンを有
する第1の金属配線109が形成されている。第1の金
属配線109は、アルミニウム(Al)膜120とこの
上下に形成された、例えば、Ti/TiNなどからなる
バリアメタル層121、122から構成されている(図
3参照)。各第1の金属配線109は、例えば500n
m厚程度の配線厚さを有して形成されるようになってい
る。尚、第1の金属配線109の一部が、接続プラグ1
08によりPMOSトランジスタのソース/ドレイン領
域105の一方と電気的に接続されている。第1の金属
配線109の表面及び層間絶縁膜107は、配線保護膜
110により被覆されている。配線保護膜110は、酸
化珪素膜からなり、第1の金属配線109の上に堆積し
た部分の厚さ(=a;図3参照)は、例えば、50nm
(10〜100nm程度が適当)であり、配線間の側壁
及び底部などの他の部分の厚さ(b=b;図3参照)は
これよりも薄く堆積されている。この様な膜厚差を有す
る配線保護膜110は、後述するように、図1に示すH
DP−CVD装置の堆積時の成膜条件を制御することに
よって形成することができる。
【0015】更に、配線保護膜110を被覆するよう
に、半導体基板110上にFSG膜111からなる低誘
電率層間絶縁膜を形成する。このFSG膜111には、
配線保護膜110を貫通し、第1の金属配線109の一
つに接続される接続プラグ112が設けられている。こ
の接続プラグ112は、FSG膜111及び配線保護膜
110に形成されたコンタクト孔内にタングステンが埋
め込まれてなる構成となっている。また、層間絶縁膜で
あるFSG膜111は、表面がCMP法などにより平坦
化され、その上に所定のパターンを有する第2の金属配
線113が形成されている。第2の金属配線113は、
第1の金属配線109と同様にアルミニウム膜とこの上
下に形成されたTi/TiNなどからなるバリアメタル
層から構成されている。各第2の金属配線113は、例
えば、500nm厚程度の配線厚さを有して形成されて
いる。尚、第2の金属配線113の一部は、接続プラグ
112により第1の金属配線109の一つと電気的に接
続されている。第2の金属配線113の表面及びFSG
膜111は、配線保護膜114によって被覆されてい
る。配線保護膜114は、配線保護膜110と同様に、
酸化珪素膜からなり、第2の金属配線113の上に堆積
した部分の厚さ(a)は、例えば、50nm(10〜1
00nm程度が適当)であり、層間絶縁膜111の上や
配線間の側壁及び底部などの他の部分の厚さ(b)はこ
れよりも薄く堆積されている。この様な膜厚差を有する
配線保護膜114は、図1に示すHDP−CVD装置の
堆積時の成膜条件を制御することによって形成すること
ができる。更に、この配線保護膜114及び第2の金属
配線113を被覆するように、半導体基板100上にF
SG膜115からなる低誘電率層間絶縁膜を形成する。
このFSG膜115には、配線保護膜114を貫通し、
第2の金属配線113の一つに接続される接続プラグ1
16が設けられている。この接続プラグ116は、FS
G膜115及び配線保護膜114に形成されたコンタク
ト孔内にタングステンなどが埋め込まれてなる構成とな
っている。
に、半導体基板110上にFSG膜111からなる低誘
電率層間絶縁膜を形成する。このFSG膜111には、
配線保護膜110を貫通し、第1の金属配線109の一
つに接続される接続プラグ112が設けられている。こ
の接続プラグ112は、FSG膜111及び配線保護膜
110に形成されたコンタクト孔内にタングステンが埋
め込まれてなる構成となっている。また、層間絶縁膜で
あるFSG膜111は、表面がCMP法などにより平坦
化され、その上に所定のパターンを有する第2の金属配
線113が形成されている。第2の金属配線113は、
第1の金属配線109と同様にアルミニウム膜とこの上
下に形成されたTi/TiNなどからなるバリアメタル
層から構成されている。各第2の金属配線113は、例
えば、500nm厚程度の配線厚さを有して形成されて
いる。尚、第2の金属配線113の一部は、接続プラグ
112により第1の金属配線109の一つと電気的に接
続されている。第2の金属配線113の表面及びFSG
膜111は、配線保護膜114によって被覆されてい
る。配線保護膜114は、配線保護膜110と同様に、
酸化珪素膜からなり、第2の金属配線113の上に堆積
した部分の厚さ(a)は、例えば、50nm(10〜1
00nm程度が適当)であり、層間絶縁膜111の上や
配線間の側壁及び底部などの他の部分の厚さ(b)はこ
れよりも薄く堆積されている。この様な膜厚差を有する
配線保護膜114は、図1に示すHDP−CVD装置の
堆積時の成膜条件を制御することによって形成すること
ができる。更に、この配線保護膜114及び第2の金属
配線113を被覆するように、半導体基板100上にF
SG膜115からなる低誘電率層間絶縁膜を形成する。
このFSG膜115には、配線保護膜114を貫通し、
第2の金属配線113の一つに接続される接続プラグ1
16が設けられている。この接続プラグ116は、FS
G膜115及び配線保護膜114に形成されたコンタク
ト孔内にタングステンなどが埋め込まれてなる構成とな
っている。
【0016】また、層間絶縁膜であるFSG膜115
は、表面をCMP法などにより平坦化され、その上に所
定のパターンを有する第3の金属配線117が形成され
ている。第3の金属配線117は、第1の配線109と
同様にアルミニウム膜とこの上下に形成されたTi/T
iNなどからなるバリアメタル層から構成されている。
第3の金属配線117の一部は、接続プラグ116によ
り第2の金属配線113の一つと電気的に接続されてい
る。更に、この第3の金属配線117を被覆するように
半導体基板100上に、例えば、CVD−SiO2膜も
しくはCVD−Si3N4などからなる保護絶縁膜11
8を形成する。尚、この実施例では3層の金属配線を用
いたが、本発明は、第4、第5あるいはそれ以上の金属
配線を積み重ねることもできる。この場合、各層の金属
配線は金属配線上のみを厚くするか金属配線上のみに堆
積させた配線保護膜が形成されている。次に、図1のH
DP−CVD装置を用いて、半導体基板に設けた金属配
線を保護するための酸化珪素(SiO2)膜からなる配
線保護膜110,114を形成する方法について説明す
る。まず、シリコンウェハ10を反応容器のメタルチャ
ンバー部2に導入したし、静電チャックによって基板接
地電極9上に固定する。次に、ガス導入口8からSiH
450sccm、O2150sccm、Ar50scc
mを導入し、セラミックドーム1のRF電源4からRF
電力3000W程度を印加してプラズマを励起される。
この状態でRF電源11のRF電力を制御しながらシリ
コンウェハ上に酸化珪素膜からなる配線保護膜110,
114を形成する。
は、表面をCMP法などにより平坦化され、その上に所
定のパターンを有する第3の金属配線117が形成され
ている。第3の金属配線117は、第1の配線109と
同様にアルミニウム膜とこの上下に形成されたTi/T
iNなどからなるバリアメタル層から構成されている。
第3の金属配線117の一部は、接続プラグ116によ
り第2の金属配線113の一つと電気的に接続されてい
る。更に、この第3の金属配線117を被覆するように
半導体基板100上に、例えば、CVD−SiO2膜も
しくはCVD−Si3N4などからなる保護絶縁膜11
8を形成する。尚、この実施例では3層の金属配線を用
いたが、本発明は、第4、第5あるいはそれ以上の金属
配線を積み重ねることもできる。この場合、各層の金属
配線は金属配線上のみを厚くするか金属配線上のみに堆
積させた配線保護膜が形成されている。次に、図1のH
DP−CVD装置を用いて、半導体基板に設けた金属配
線を保護するための酸化珪素(SiO2)膜からなる配
線保護膜110,114を形成する方法について説明す
る。まず、シリコンウェハ10を反応容器のメタルチャ
ンバー部2に導入したし、静電チャックによって基板接
地電極9上に固定する。次に、ガス導入口8からSiH
450sccm、O2150sccm、Ar50scc
mを導入し、セラミックドーム1のRF電源4からRF
電力3000W程度を印加してプラズマを励起される。
この状態でRF電源11のRF電力を制御しながらシリ
コンウェハ上に酸化珪素膜からなる配線保護膜110,
114を形成する。
【0017】図5は、配線保護膜110,114の配線
上の膜厚(a)に対する配線間の側壁及び底部上の膜厚
(b)における膜厚比(b/a*100)を変化させた
ときの反応容器内部のチャンバー内圧力(Torr)及
びバイアス(Bias)電力依存性を示す特性図であ
る。図5に示すように、100m(0.1)Torr、
20mTorr、5mTorrとチャンバー内圧力が小
さくなるに従って上記膜厚比(b/a*100)の下限
が小さくなり、また、バイアス電力が小さくなるに従っ
て、この膜厚比(b/a*100)が小さくなる。すな
わち、HDP−CVD装置の反応容器内部のチャンバー
内を5mTorr以下にし、プラズマ状態は維持したま
まで基板接地電極9にRF電源11からRF電力を50
0W以下程度印加することにより、プラズマにより導入
したガスは分解され、その結果、金属配線109,11
3の配線間の側壁及び底部上の膜厚(b)が配線上の膜
厚(a)の20%以下となる配線保護膜(酸化珪素膜)
が堆積される。たとえば、配線保護膜の膜厚は、配線上
で50nm程度とすると、配線間の側壁及び底部の配線
保護膜の膜厚はこれより薄い、例えば、約10nm以下
程度となる。
上の膜厚(a)に対する配線間の側壁及び底部上の膜厚
(b)における膜厚比(b/a*100)を変化させた
ときの反応容器内部のチャンバー内圧力(Torr)及
びバイアス(Bias)電力依存性を示す特性図であ
る。図5に示すように、100m(0.1)Torr、
20mTorr、5mTorrとチャンバー内圧力が小
さくなるに従って上記膜厚比(b/a*100)の下限
が小さくなり、また、バイアス電力が小さくなるに従っ
て、この膜厚比(b/a*100)が小さくなる。すな
わち、HDP−CVD装置の反応容器内部のチャンバー
内を5mTorr以下にし、プラズマ状態は維持したま
まで基板接地電極9にRF電源11からRF電力を50
0W以下程度印加することにより、プラズマにより導入
したガスは分解され、その結果、金属配線109,11
3の配線間の側壁及び底部上の膜厚(b)が配線上の膜
厚(a)の20%以下となる配線保護膜(酸化珪素膜)
が堆積される。たとえば、配線保護膜の膜厚は、配線上
で50nm程度とすると、配線間の側壁及び底部の配線
保護膜の膜厚はこれより薄い、例えば、約10nm以下
程度となる。
【0018】配線保護膜110,114を形成した後、
FSG膜111,115を成膜する。シリコンウェハ1
0の裏面をHeガスで冷却するとともに、基板接地電極
9に接続されているRF電源11から1500W程度の
RF電力を印加する。次に、ガス導入口8からSiF4
100sccm、O2100sccm、Ar100sc
cm、SiH410sccmを導入し、チャンバー内を
5mTorrにし、セラミックドームのRF電力を30
00W程度印加しプラズマを励起する。このようにし
て、シリコンウェハ10上に約400nm/分の成膜速
度でFSG膜を成膜する。次に、図4を参照しながら図
3及び図8に記載された配線保護膜24,110に関し
て、配線上の配線保護膜の膜厚(a)に対する配線間の
側壁及び底部の配線保護膜の膜厚(b)の膜厚比(b/
a*100)とFSG成膜時のアスペクト比A′との関
係を説明する。ここでは、例えば、配線高さ(配線厚)
hは、0.5μm(500nm)、配線上面での配線保
護膜の膜厚(a)は、50nmとする。図4に示されて
いるように、側壁及び底部における配線保護膜の膜厚が
厚い場合(配線保護膜の膜厚比b/a*100が100
%に近い場合)、FSG成膜時のアスペクト比A′は、
配線アスペクト比Aに比較して増大し、その結果、図8
(図7参照)に示すようにボイド26が発生してしま
う。これに対して、本発明のように側壁及び底部におけ
る配線保護膜の膜厚が薄いほど、FSG成膜時のアスペ
クト比A′の増大を抑制することができ、図3(図2参
照)に示すように配線間にボイドを発生させずにFSG
膜を堆積させることができる。しかも、配線−配線間の
間隔が狭くなるほどこの傾向が顕著に現れてくる。
FSG膜111,115を成膜する。シリコンウェハ1
0の裏面をHeガスで冷却するとともに、基板接地電極
9に接続されているRF電源11から1500W程度の
RF電力を印加する。次に、ガス導入口8からSiF4
100sccm、O2100sccm、Ar100sc
cm、SiH410sccmを導入し、チャンバー内を
5mTorrにし、セラミックドームのRF電力を30
00W程度印加しプラズマを励起する。このようにし
て、シリコンウェハ10上に約400nm/分の成膜速
度でFSG膜を成膜する。次に、図4を参照しながら図
3及び図8に記載された配線保護膜24,110に関し
て、配線上の配線保護膜の膜厚(a)に対する配線間の
側壁及び底部の配線保護膜の膜厚(b)の膜厚比(b/
a*100)とFSG成膜時のアスペクト比A′との関
係を説明する。ここでは、例えば、配線高さ(配線厚)
hは、0.5μm(500nm)、配線上面での配線保
護膜の膜厚(a)は、50nmとする。図4に示されて
いるように、側壁及び底部における配線保護膜の膜厚が
厚い場合(配線保護膜の膜厚比b/a*100が100
%に近い場合)、FSG成膜時のアスペクト比A′は、
配線アスペクト比Aに比較して増大し、その結果、図8
(図7参照)に示すようにボイド26が発生してしま
う。これに対して、本発明のように側壁及び底部におけ
る配線保護膜の膜厚が薄いほど、FSG成膜時のアスペ
クト比A′の増大を抑制することができ、図3(図2参
照)に示すように配線間にボイドを発生させずにFSG
膜を堆積させることができる。しかも、配線−配線間の
間隔が狭くなるほどこの傾向が顕著に現れてくる。
【0019】また、従来技術では配線保護膜として用い
られる酸化珪素(SiO2)膜(比誘電率4.1程度)
の存在により配線間の容量が上昇してしまうという問題
があったが、本発明により配線間に存在する酸化珪素膜
の体積を減らすことができるので、配線間容量の増加を
抑制することができる。次に、図6を参照して第2の実
施例を説明する。図6は、半導体基板に形成された配線
にSiO2 膜からなる配線保護膜を施し、しかも配線
間にFSG膜などの低誘電率の層間絶縁膜を用いた半導
体装置の部分断面図である。P型シリコン半導体基板2
00には素子分離領域(STI)203が形成されてい
る。素子分離領域(STI)によって分離された半導体
基板200の素子領域には、N型ソース/ドレイン領域
205、ゲート酸化膜212及びソース/ドレイン領域
205間に対応するゲート酸化膜212を介して形成さ
れたゲート電極206から構成されたトランジスタ(N
MOS)が形成されている。また、トランジスタを被覆
するように、半導体基板200上には、例えば、BPS
G膜からなる層間絶縁膜207が形成されている。この
層間絶縁膜207には、NMOSトランジスタのソース
/ドレイン領域205の一方に接続される接続プラグ2
13が設けられている。この接続プラグ213は、少な
くとも層間絶縁膜207に形成されたコンタクト孔内に
タングステンなどが埋め込まれた構成となっている。
られる酸化珪素(SiO2)膜(比誘電率4.1程度)
の存在により配線間の容量が上昇してしまうという問題
があったが、本発明により配線間に存在する酸化珪素膜
の体積を減らすことができるので、配線間容量の増加を
抑制することができる。次に、図6を参照して第2の実
施例を説明する。図6は、半導体基板に形成された配線
にSiO2 膜からなる配線保護膜を施し、しかも配線
間にFSG膜などの低誘電率の層間絶縁膜を用いた半導
体装置の部分断面図である。P型シリコン半導体基板2
00には素子分離領域(STI)203が形成されてい
る。素子分離領域(STI)によって分離された半導体
基板200の素子領域には、N型ソース/ドレイン領域
205、ゲート酸化膜212及びソース/ドレイン領域
205間に対応するゲート酸化膜212を介して形成さ
れたゲート電極206から構成されたトランジスタ(N
MOS)が形成されている。また、トランジスタを被覆
するように、半導体基板200上には、例えば、BPS
G膜からなる層間絶縁膜207が形成されている。この
層間絶縁膜207には、NMOSトランジスタのソース
/ドレイン領域205の一方に接続される接続プラグ2
13が設けられている。この接続プラグ213は、少な
くとも層間絶縁膜207に形成されたコンタクト孔内に
タングステンなどが埋め込まれた構成となっている。
【0020】更に、層間絶縁膜207は、表面をCMP
などにより平坦化され、その上に所定のパターンを有す
る第1の金属配線209が形成されている。第1の金属
配線209は、アルミニウム膜とこの上下に形成され
た、例えば、Ti/TiNなどからなるバリアメタル層
から構成されている。各第1の金属配線209は、例え
ば約500nm厚程度の配線厚さを有している。尚、第
1の金属配線209の一部は、接続プラグ213により
NMOSトランジスタのソース/ドレイン領域205の
一方と電気的に接続されている。第1の金属配線209
の上面は、例えば酸化珪素膜からなる配線保護膜210
により被覆されている。しかし、第1の金属配線209
の側面及び層間絶縁膜207の上には配線保護膜210
はほとんど堆積されていない。この配線保護膜210
は、第1の金属配線209の上に堆積した部分の厚さ
が、例えば、50nm程度(10〜100nm程度が適
当)である。配線保護膜210及び第1の金属配線20
9を被覆するように、半導体基板110上にFSG膜2
11からなる低誘電率層間絶縁膜を形成する。尚、必要
に応じて、層間絶縁膜であるFSG膜211の上に第
2、第3あるいはそれ以上の金属配線が層間絶縁膜を介
して積み重ねられ、最上層の金属配線を被覆するように
半導体基板200上に、例えば、CVD−SiO2膜あ
るいはCVD−Si3N 4などからなる保護絶縁膜を形
成する。
などにより平坦化され、その上に所定のパターンを有す
る第1の金属配線209が形成されている。第1の金属
配線209は、アルミニウム膜とこの上下に形成され
た、例えば、Ti/TiNなどからなるバリアメタル層
から構成されている。各第1の金属配線209は、例え
ば約500nm厚程度の配線厚さを有している。尚、第
1の金属配線209の一部は、接続プラグ213により
NMOSトランジスタのソース/ドレイン領域205の
一方と電気的に接続されている。第1の金属配線209
の上面は、例えば酸化珪素膜からなる配線保護膜210
により被覆されている。しかし、第1の金属配線209
の側面及び層間絶縁膜207の上には配線保護膜210
はほとんど堆積されていない。この配線保護膜210
は、第1の金属配線209の上に堆積した部分の厚さ
が、例えば、50nm程度(10〜100nm程度が適
当)である。配線保護膜210及び第1の金属配線20
9を被覆するように、半導体基板110上にFSG膜2
11からなる低誘電率層間絶縁膜を形成する。尚、必要
に応じて、層間絶縁膜であるFSG膜211の上に第
2、第3あるいはそれ以上の金属配線が層間絶縁膜を介
して積み重ねられ、最上層の金属配線を被覆するように
半導体基板200上に、例えば、CVD−SiO2膜あ
るいはCVD−Si3N 4などからなる保護絶縁膜を形
成する。
【0021】この第2の実施例における酸化珪素膜は、
図1に示すHDP−CVD装置の堆積時の成膜条件を制
御することによって形成することができる。図1のHD
P−CVD装置では、反応容器内部のチャンバー内を5
mTorr以下にし、プラズマ状態は維持したままで、
RF電源11から基板接地電極9に印加されるRF電力
を0とする。これによって、チャンバー内にRF電力が
供給されないので、酸化珪素膜は、第1の金属配線20
9上では約50nm程度堆積するが、配線間の側壁及び
底部、層間絶縁膜207の上には実質的に堆積しない。
本実施例では配線保護膜210が第1の金属配線209
上にのみ形成されている(膜厚比(b/a*100)=
0)ので、配線間距離は、実質的にd=d´である。そ
のため、FSG膜211成膜時のアスペクト比A´は、
埋め込み深さh´にのみ影響を受けることになる。この
場合、FSG膜211成膜時のアスペクト比A´の埋め
込み深さh´とFSG膜211成膜前のアスペクト比A
の埋め込み深さhとの差(h´−h)は、配線保護膜2
10の膜厚(a)の分だけなので、その影響は小さい。
したがって、FSG膜211成膜時のアスペクト比A′
は、配線アスペクト比Aに比較してほとんど増大しない
ので、配線間にボイドが発生せずにFSG膜211を堆
積させることができる。しかも、配線―配線間の間隔が
狭くなるほどこの傾向が顕著に現れてくる。
図1に示すHDP−CVD装置の堆積時の成膜条件を制
御することによって形成することができる。図1のHD
P−CVD装置では、反応容器内部のチャンバー内を5
mTorr以下にし、プラズマ状態は維持したままで、
RF電源11から基板接地電極9に印加されるRF電力
を0とする。これによって、チャンバー内にRF電力が
供給されないので、酸化珪素膜は、第1の金属配線20
9上では約50nm程度堆積するが、配線間の側壁及び
底部、層間絶縁膜207の上には実質的に堆積しない。
本実施例では配線保護膜210が第1の金属配線209
上にのみ形成されている(膜厚比(b/a*100)=
0)ので、配線間距離は、実質的にd=d´である。そ
のため、FSG膜211成膜時のアスペクト比A´は、
埋め込み深さh´にのみ影響を受けることになる。この
場合、FSG膜211成膜時のアスペクト比A´の埋め
込み深さh´とFSG膜211成膜前のアスペクト比A
の埋め込み深さhとの差(h´−h)は、配線保護膜2
10の膜厚(a)の分だけなので、その影響は小さい。
したがって、FSG膜211成膜時のアスペクト比A′
は、配線アスペクト比Aに比較してほとんど増大しない
ので、配線間にボイドが発生せずにFSG膜211を堆
積させることができる。しかも、配線―配線間の間隔が
狭くなるほどこの傾向が顕著に現れてくる。
【0022】また、従来技術では配線保護膜210とし
て用いられる酸化珪素膜の存在により配線間の容量が上
昇してしまうという問題があったが、配線間の酸化珪素
膜の体積をなくすことで配線間容量の増加を抑制するこ
とができる。尚、低誘電率層間絶縁膜としては、FSG
膜に限定されず、弗素添加窒化酸化珪素(SiONF)
膜を用いることも可能である。
て用いられる酸化珪素膜の存在により配線間の容量が上
昇してしまうという問題があったが、配線間の酸化珪素
膜の体積をなくすことで配線間容量の増加を抑制するこ
とができる。尚、低誘電率層間絶縁膜としては、FSG
膜に限定されず、弗素添加窒化酸化珪素(SiONF)
膜を用いることも可能である。
【0023】
【発明の効果】以上のように、本発明によれば、プラズ
マ気相成長法により吸湿性の抑制されたFSG膜を成膜
する場合、金属配線を損傷することなく、またボイドの
発生なしに配線間を埋め込むことが可能である。また、
それに加えて配線間容量の増加も抑制することが可能で
ある。
マ気相成長法により吸湿性の抑制されたFSG膜を成膜
する場合、金属配線を損傷することなく、またボイドの
発生なしに配線間を埋め込むことが可能である。また、
それに加えて配線間容量の増加も抑制することが可能で
ある。
【図面の簡単な説明】
【図1】本発明に用いるHDP−CVD装置の基本的構
成を示す概略図。
成を示す概略図。
【図2】第1の実施例により形成された半導体装置の断
面図。
面図。
【図3】図2の配線構造部分を示す半導体装置の部分断
面図。
面図。
【図4】配線保護膜の膜厚比に対するFSG成膜時のア
スペクト比を示す特性図。
スペクト比を示す特性図。
【図5】配線保護膜の膜厚比に対するチャンバー内圧力
及びバイアス電力依存性を示す特性図。
及びバイアス電力依存性を示す特性図。
【図6】第2の実施例により形成された半導体装置の断
面図。
面図。
【図7】従来の半導体装置の断面図。
【図8】図7の配線構造部分を示す半導体装置の部分断
面図。
面図。
1…セラミックドーム部、 2…メタルチャンバー部、 3…アンテナコイル、 4、11…RF電源、 5…ターボ分子ポンプ、 6…ドライポンプ、 7、14…スロットルバルブ、 8…ガスノズル、 9…基板接地電極、 10…シリコンウェハ、 12…ゲートバルブ、 13…アイソレーションバルブ、 16、103、203…素子分離領域(STI)、 17、104、205…N型ソース/ドレイン領域、 18、119、212…ゲート酸化膜、 19、106、206…ゲート電極、 20、100、200…半導体基板、 21、120…アルミニウム膜、 22、23、121、122…バリアメタル層、 24、30、110、114、210…配線保護膜(酸
化珪素膜)、 25、31、111、115、211…FSG膜、 26…ボイド、 27、107、207…層間絶縁膜、 28、109、209…第1の金属配線、 29、113…第2の金属配線、 32、33、108、112、116、213…接続プ
ラグ、 101…Pウエル、 102…Nウエル、 117…第3の金属配線、 118…保護絶縁膜
化珪素膜)、 25、31、111、115、211…FSG膜、 26…ボイド、 27、107、207…層間絶縁膜、 28、109、209…第1の金属配線、 29、113…第2の金属配線、 32、33、108、112、116、213…接続プ
ラグ、 101…Pウエル、 102…Nウエル、 117…第3の金属配線、 118…保護絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶 成彦 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 宮島 秀史 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内
Claims (6)
- 【請求項1】 内部に半導体素子が形成された半導体基
板上に設けられている第1の絶縁膜上に前記半導体素子
に電気的に接続された金属配線を形成する工程と、 前記金属配線の配線保護膜として用いられる酸化珪素膜
を前記半導体基板上にプラズマ気相成長法により堆積さ
せる工程と、 前記金属配線を被覆するように、前記第1の絶縁膜上に
弗素添加酸化珪素膜からなる第2の絶縁膜をプラズマ気
相成長法により形成する工程とを備え、 前記配線保護膜の配線間の側壁及び底面に堆積された部
分の厚さは、前記金属配線の上面に堆積された部分の厚
さより薄いことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記配線保護膜の配線間の側壁及び底
面、前記第1の絶縁膜上に形成された部分の厚さは、前
記金属配線の上面に形成された部分の厚さの20%以下
であることを特徴とする請求項1に記載の半導体装置の
製造方法。 - 【請求項3】 内部に半導体素子が形成された半導体基
板上に設けられている第1の絶縁膜上に前記半導体素子
に電気的に接続された金属配線を形成する工程と、 前記金属配線の配線保護膜として用いられる酸化珪素膜
を前記半導体基板上にプラズマ気相成長法により形成す
る工程と、 前記金属配線を被覆するように、前記第1の絶縁膜上に
弗素添加酸化珪素膜からなる第2の絶縁膜をプラズマ気
相成長法により形成する工程とを備え、 前記配線保護膜は、実質的に前記金属配線の上面のみに
堆積されることを特徴とする半導体装置の製造方法。 - 【請求項4】 前記酸化珪素膜は、チャンバー内で形成
され、この酸化珪素膜形成時において、前記チャンバー
内圧力を5mtorr以下にし、且つ基板接地電極に高
周波電源から高周波電力を500W以下の条件で印加す
ることを特徴とする請求項1乃至請求項3のいずれかに
記載の半導体装置の製造方法。 - 【請求項5】 前記酸化珪素膜と前記弗素添加酸化珪素
膜とを同一チャンバー内で成膜させ、且つこれらを連続
して堆積させることを特徴とする請求項1乃至請求項4
のいずれかに記載の半導体装置の製造方法。 - 【請求項6】 前記酸化珪素膜もしくは前記弗素添加酸
化珪素膜を形成するプラズマ気相成長法は、プラズマ密
度が1010/cm2以上の高密度プラズマを用いるこ
とを特徴とする請求項1乃至請求項5のいずれかに記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11181240A JP2000082684A (ja) | 1998-07-01 | 1999-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-201195 | 1998-07-01 | ||
JP20119598 | 1998-07-01 | ||
JP11181240A JP2000082684A (ja) | 1998-07-01 | 1999-06-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000082684A true JP2000082684A (ja) | 2000-03-21 |
Family
ID=26500495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11181240A Abandoned JP2000082684A (ja) | 1998-07-01 | 1999-06-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000082684A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010141314A (ja) * | 2008-12-09 | 2010-06-24 | Magnachip Semiconductor Ltd | キャパシタ構造体 |
US7781812B2 (en) | 2004-04-14 | 2010-08-24 | Fujitsu Semiconductor Limited | Semiconductor device for non-volatile memory and method of manufacturing the same |
-
1999
- 1999-06-28 JP JP11181240A patent/JP2000082684A/ja not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7781812B2 (en) | 2004-04-14 | 2010-08-24 | Fujitsu Semiconductor Limited | Semiconductor device for non-volatile memory and method of manufacturing the same |
JP2010141314A (ja) * | 2008-12-09 | 2010-06-24 | Magnachip Semiconductor Ltd | キャパシタ構造体 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6211040B1 (en) | Two-step, low argon, HDP CVD oxide deposition process | |
US6087278A (en) | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer | |
US6762127B2 (en) | Etch process for dielectric materials comprising oxidized organo silane materials | |
US6803318B1 (en) | Method of forming self aligned contacts | |
US20020048969A1 (en) | Method of forming film, method of manufacturing semiconductor device, and film forming apparatus | |
KR100529663B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR20060104232A (ko) | 불소 함유된 화학적 식각 가스를 사용하는 고밀도 플라즈마화학기상증착 방법들 및 이를 채택하여 반도체 소자를제조하는 방법들 | |
US6562734B2 (en) | Method of filling gaps on a semiconductor wafer | |
US20070264819A1 (en) | Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer | |
US6043152A (en) | Method to reduce metal damage in the HDP-CVD process by using a sacrificial dielectric film | |
US20050095872A1 (en) | Hdp process for high aspect ratio gap filling | |
US6440838B1 (en) | Dual damascene structure employing laminated intermediate etch stop layer | |
US7271110B2 (en) | High density plasma and bias RF power process to make stable FSG with less free F and SiN with less H to enhance the FSG/SiN integration reliability | |
US20070090531A1 (en) | Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer | |
US7351653B2 (en) | Method for damascene process | |
US7645697B2 (en) | Method for forming a dual interlayer dielectric layer of a semiconductor device | |
TW202213465A (zh) | 形成半導體裝置的方法和半導體裝置 | |
JP3601988B2 (ja) | 絶縁膜の形成方法 | |
US6693042B1 (en) | Method for etching a dielectric layer formed upon a barrier layer | |
US6153509A (en) | Method of manufacturing a semiconductor device | |
US6277732B1 (en) | Method of planarizing inter-metal dielectric layer | |
JP2000082684A (ja) | 半導体装置の製造方法 | |
KR20100012207A (ko) | 반도체 소자 및 그 제조 방법 | |
US6806208B2 (en) | Semiconductor device structured to prevent oxide damage during HDP CVD | |
US20070037378A1 (en) | Method for forming metal pad in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041115 |