JP2000082294A - 不揮発メモリ及び不揮発メモリへの書込み方法 - Google Patents

不揮発メモリ及び不揮発メモリへの書込み方法

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JP2000082294A JP17482499A JP17482499A JP2000082294A JP 2000082294 A JP2000082294 A JP 2000082294A JP 17482499 A JP17482499 A JP 17482499A JP 17482499 A JP17482499 A JP 17482499A JP 2000082294 A JP2000082294 A JP 2000082294A
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Abstract

(57)【要約】 【課題】 書込み時に必要な最大電流が小さく、発生
するノイズが少なく、これによって書込み精度を高めた
半導体メモリ及び該半導体メモリへの書込み方法を提供
する。 【解決手段】 不揮発半導体メモリが、それぞれがメ
モリアレイを有する多重書込みパイプラインと、前記パ
イプラインにおいて書込み動作を逐次開始するタイミン
グ回路と、プログラムされたメモリセルによって回路を
作動させる共有された電荷ポンプ及び電圧調節回路とを
有する。書込み動作の開始を時間的にずらす、即ちスタ
ガリングすることにより、例えば、チャネルホット電子
注入を利用した場合に書込み動作の開始時に発生するス
パイクが、一度に発生するのではなく或る程度の時間に
分散されるために、電荷ポンプに必要な電流を低減する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発メモリのため
の書込みプロセスに関するものであり、特に高データレ
ートで書込みを行う際に必要となる電流を低減する方法
に関するものである。
【０００２】また本特許出願は、１９９８年６月２３日
に出願された米国特許出願第０９／１０３，６２３号の
一部継続出願であり、この関連出願はここで引用するこ
とにより本明細書と一体にされたものとする。
【０００３】
【従来の技術】メモリセルの電気的消去及び書込みが可
能な、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシ
ュメモリのような半導体不揮発メモリはよく知られてい
る。従来のこのようなメモリはメモリセルのアレイを有
し、各メモリセルはフローティングゲートトランジスタ
を有している。アレイに接続された書込み及び消去回路
は、メモリセルにおけるフローティングトランジスタの
フローティングゲートを荷電または放電して、トランジ
スタの閾値電圧を変えることによりアレイのメモリセル
の書込みまたは消去を行う。詳述すると、選択されたメ
モリセルへの書込みのため、書込み回路は、選択された
メモリセルのフローティングゲートトランジスタのフロ
ーティングゲートに、トランジスタの閾値電圧が書込み
される値を表すレベルに達するまで荷電する。
【０００４】不揮発メモリセルの書込み方法の１つで
は、チャネルホット電子注入を利用する。典型的なチャ
ネルホット電子注入プロセスでは、フローティングゲー
トトランジスタのコントロールゲートに高い電位（約１
２Ｖ）を印加し、フローティングゲートトランジスタの
ドレインに高い電位（約５Ｖ）を印加し、且つフローテ
ィングゲートトランジスタのソースを接地する。高いド
レイン−ソース間電圧により、フローティングゲートト
ランジスタを比較的大きな電流が流れる。高いコントロ
ールゲート電圧により、絶縁性層を通してチャネルから
フローティングゲートトランジスタのフローティングゲ
ートに達し得る高エネルギー電子（つまりホット電子）
が誘引される。電子がフローティングゲートに蓄積する
につれ、フローティングゲートトランジスタの閾値電圧
は上昇し、ドレイン−ソース間電流は減少し、且つ閾値
電圧の上昇率は低下する。
【０００５】従来型の集積回路不揮発メモリは、現在約
３Ｖ〜約５Ｖの電源電圧を利用している。従って、書込
みのためにチャネルホット電子注入を用いる不揮発メモ
リは、典型的には高いコントロールゲート電圧及び高い
ドレイン電圧を生成するために電荷ポンプを必要とす
る。このような電荷ポンプのサイズによって、同じに書
込みされ得るメモリセルの数が決まる。詳述すると、Ｎ
個のセルを同時並行で書込みするためには、電荷ポンプ
が、一個のメモリセルにより引き出される電流のＮ倍の
電流を供給できる必要がある。書込み動作の開始時に、
プログラムされるメモリセルを流れるドレイン−ソース
間電流は最も高くなり、ドレイン電圧を供給する電荷ポ
ンプに最も大きな負荷がかかる。詳述すると、電荷ポン
プは同時書込み動作の開始時にＮ個のメモリセルのそれ
ぞれに最大ドレイン−ソース間電流Ｉｄｓｍａｘを供給
し、また電荷ポンプは、許容できないドレイン電圧の降
下を生じることなくＮ＊Ｉｄｓｍａｘの全電流を供給で
きなければならない。必要な書込み電流を低くすること
ができる場合、より小さい電荷ポンプを用いることがで
き、これによって全メモリ回路のサイズ及び製造コスト
を低下させることができる。更に、電力消費を減らすこ
とができ、このことは可搬式の用途又は電池を利用して
動作する用途の場合特に重要である。
【０００６】各メモリセルにアナログ値または複数のビ
ットの情報を格納する不揮発メモリにおける他の問題点
は、書込み動作の精度である。精度と再現性を最も高く
するためには、書込みの際に電源及び書込み電圧がほぼ
一定であることが必要である。しかし、書込み動作につ
いて上述したように、書込み動作の開始時にドレイン電
流が高くなり、メモリセルの閾値電圧が上昇するにつれ
て低下する。従って、メモリにおける電荷ポンプ及び電
源電圧は、電流需要の変化を受けることになり、この電
流需要の変化により電圧の変動またはノイズが発生し
て、この電圧変動またはノイズが書込み動作の精度及び
再現性に悪影響を及ぼし得る。従って、書込みの際の電
流消費、電圧変動、及びノイズを低下させる方法が必要
である。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、書込み時に必要な最大電流が小さく、発生するノイ
ズが少なく、これによって書込み精度を高めた半導体メ
モリ及び該半導体メモリへの書込み方法を提供すること
である。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による不揮発メモリは、多重書込みパイプラ
インを有し、この多重書込みパイプラインは書込み動作
時に逐次動作開始され、また書込み動作の際にドレイン
−ソース間電流を供給する電荷ポンプを共有している。
逐次動作開始することによって、書込み動作は交互に行
われ（スタガリングされ）、多重書込み動作のためのピ
ーク電流は、同時に発生しないことになる。従って、書
込みパイプラインにおける書込み動作を逐次開始するこ
とによって、多重書込み動作を同時に開始するメモリに
おいて発生する高い複合ピーク電流が生じないことにな
る。また書込みパイプラインの動作のスタガリングによ
って、全ての書込みパイプラインが、同時並行書込み動
作を行う従来型のメモリと同じデータレートでデータを
供給できることから、高いデータレートが得られる。ピ
ーク電流が小さくなることにより、同時書込み動作を行
う従来型のメモリで用いられたものと比較して電荷ポン
プ及び関連する電圧調節回路をより小さくすることがで
きる。更に、電荷ポンプからの電流のスパイクが比較的
小さいため、逐次式またはスタガリングされた書込み動
作を行うメモリは、書込みの際に電源電圧におけるノイ
ズが低くなり、またアナログストレージや、一個のセル
に複数のビットを記憶する記憶素子、即ちマルチプルビ
ットパーセルストレージ（multiple bit per cell stor
age）のような用途において正確な書込みが可能であ
る。
【０００９】本発明の或る実施例は、多重書込みパイプ
ライン、共有電荷ポンプ、及びタイミング回路を有する
不揮発半導体メモリである。各書込みパイプラインは、
不揮発メモリセルのアレイ及び関連するアレイに接続さ
れた書込み回路を有する。関連するアレイにおける選択
されたメモリセルについての書込み動作の開始時、書込
み回路は選択されたメモリセルに書込み電圧を供給し、
選択されたメモリセルに電流を流して、例えば選択され
たメモリセルにおける閾値電圧を上昇させるチャネルホ
ット電子注入を発生させる。電荷ポンプは電源電圧から
書込み電圧を発生し、書込み電圧を書込み動作のための
全ての書込みパイプラインに供給する。タイミング回路
は、書込み回路による書込み動作を逐次開始させる。従
って、一度に最大１つの書込みパイプラインが電荷ポン
プからの最大書込み電流を要求し、また電荷ポンプ及び
任意の関連する電圧調節回路は、多重書込み動作を同時
に開始するメモリにおいて必要なものより小さくするこ
とができる。共有電荷ポンプ及び書込み動作の逐次開始
は、二進メモリ、マルチプルビットパーセルメモリ、及
びアナログメモリにおいて用いたとき有益であり得る。
【００１０】各書込みパイプラインは更に、書込みの際
選択されたメモリセルに印加する電圧を選択する選択回
路を有する。この選択回路は、一連の書込みサイクルの
際に選択されたメモリセルの閾値電圧を変えるため書込
み電圧を選択し、一連のベリファイサイクルの際に選択
されたメモリセルの閾値電圧をテストするための第２電
圧を選択する。パイプラインの書込み動作は、ベリファ
イサイクルにおいて、選択されたセルの閾値電圧がその
目標レベルに達していることを判定した時に終了する。
この書込みパイプラインは、偶数番目のパイプラインの
バンクと奇数番目のパイプラインのバンクの２つのバン
クに分割することができ、この場合偶数番目のパイプラ
インにおける書込み動作が奇数番目のパイプラインにお
ける書込み動作と重なる時には奇数番目のパイプライン
がベリファイサイクルを実行している時に偶数番目は書
込みサイクルを行い、奇数番目のパイプラインが書込み
サイクルを実行している時には偶数番目のパイプライン
がベリファイサイクルを行う。このような交互に実行さ
れる書込みサイクルとベリファイサイクルでは、最大書
込みパイプラインの半数だけが一度に電荷ポンプから電
流を引き出すため、ピーク及び平均電流需要を半分にカ
ットすることができる。別形態では、パイプラインを３
以上のバンクに分割して、各バンクが異なるタイミング
で書込みサイクルを開始するようにする。
【００１１】
【発明の実施の形態】本発明の実施例による不揮発フロ
ーティングゲートメモリはチャネルホット電子注入プロ
セスの開始を時間をずらせて行わせる、即ちスタガリン
グするパイプライン式書込みを実行する。このパイプラ
イン式書込みにより、一度に複数のメモリセルに書込み
することにより高いデータレートが得られる。しかし、
書込み動作は同時に開始または終了せず、異なる段階で
終了する。本発明の或る態様によれば、複数のメモリセ
ルにおけるチャネルホット電子注入のような書込みプロ
セスのためのドレイン−ソース間電流を流す高い電圧を
１個の電荷ポンプが供給する。書込み動作の開始は時間
をずらせて交互に行われる、即ちスタガリングされるた
め、電荷ポンプが供給しなければならない最大電流は、
同時にプログラムされるメモリセルの数×１個の書込み
動作に必要なピーク電流より小さくなる。従って、一定
のデータレートでは、パイプライン式書込みスキームに
必要な電荷ポンプは、複数の書込み動作を同時に開始さ
せるパネル書込みスキームに必要な電荷ポンプより小さ
くすることができる。更に、書込み動作の開始をスタガ
リングすることにより、書込み動作のために引き出され
る電流は平滑化され、且つ書込み動作の精度を損ない得
るノイズが低減される。本発明のこれらの態様は、二進
メモリ（即ち１ビットパーセルメモリ）、マルチプルビ
ットパーセルメモリ、及びアナログメモリにおいて有益
に用いることができる。
【００１２】図１は、本発明の実施例による不揮発メモ
リ１００のブロック図である。メモリ１００は、各書込
みパイプライン１１０−１〜１１０−Ｎにおけるフラッ
シュメモリセルの複数のアレイ１３０−１〜１３０−Ｎ
を有する。書込みパイプライン１１０−１〜１１０−Ｎ
及びメモリアレイ１３０−１〜１３０−Ｎはパイプライ
ン１１０及びアレイ１３０を、本明細書においてパイプ
ライン１１０及びアレイ１３０と称することはある。図
１には３つのパイプライン１１０が示されているが、メ
モリ１００は任意の数Ｎ個のパイプラインを有し得る。
与えられたパイプラインの数により、一度に書込み動作
が行われるメモリ１００の数が決まり、従ってメモリ１
００の最大書込み頻度、つまりデータレートが調節され
る。データのパイプライン式書込みまたは記録について
以下により詳細に説明するように、タイミング回路１４
０は書込み動作時にパイプライン１１０を逐次開始さ
せ、パイプライン１１０がそれぞれ個別に書込み動作を
終了するように動作する。
【００１３】各不揮発メモリアレイ１３０は従来型の不
揮発メモリアレイであり得る。このようなメモリアレイ
は、各メモリセルにおける二進、アナログ、またはマル
チビットデジタル値を格納することが知られている。ア
レイ１３０はメモリセルの行及び列を有し、各メモリセ
ルは、例えば１個のフローティングゲートトランジス
タ、スプリットゲートトランジスタまたは多重トランジ
スタメモリセルである。以下に説明する本発明の実施例
では、メモリセル１００はフラッシュＥＥＰＲＯＭであ
り、各メモリセルは１個のＮチャネルフローティングゲ
ートトランジスタからなる。他のメモリアーキテクチャ
も適切に用いることができる。アレイ１３０の１つの行
におけるメモリセルのコントロールゲートは、その行に
関連する行ラインに接続されている。アレイ１３０の列
におけるメモリセルのドレインは、その列に関連する列
ラインに接続されており、アレイ１３０のセクタにおけ
るメモリセルのソースは、そのセクタに関連するソース
ラインに接続されている。この実施例では、各セクタは
複数のメモリセルの列を有するが、他のメモリアーキテ
クチャでは、異なる種類のセクタ、例えば１または２以
上の行のメモリセルを含むセクタを利用できる。
【００１４】メモリアレイ１３０は、１つのアレイ１３
０における書込み動作が、他のアレイ１３０における書
込み動作に直接影響を及ぼさないという点で独立してい
る。各メモリアレイ１３０は行デコーダ１３２及び列デ
コーダ１３４を有する。各行デコーダ１３２は行アドレ
ス信号を受け取り、関連するアレイ１３０における行ラ
インを選択し、書込み動作時に関連するアレイ１３０に
おける選択された行ライン及び選択されていない行ライ
ンにバイアス電圧を印加する。各列デコーダ１３４は列
アドレス信号を受け取り、関連するアレイ１３０におけ
る列ラインを選択し、書込み動作時に関連するアレイ１
３０の選択された列ライン及び選択されていない列ライ
ンにバイアス電圧を印加する。
【００１５】メモリ１００は２つのタイプの書込み動作
を実行し得る。本明細書においてパイプライン式書込み
動作と称する第１のタイプの書込み動作では、パイプラ
イン１１０−１〜１１０−Ｎにおいて逐次書込み動作が
開始され、メモリアレイ１３０−Ｎの書込みが終了した
時に書込み動作を終了する。本明細書において記録動作
と称する第２のタイプの書込み動作では、パイプライン
１１０−１〜１１０−Ｎにおいて周期的に書込み動作を
開始され、その動作を信号ＲＥＳＥＴがアサートされて
記録がストップするまで継続する。一般に、パイプライ
ン式書込み動作ではアレイ１３０に固定された量のデー
タを格納し、記録動作では、メモリアレイ１３０に可変
長の連続的なデータストリームを格納する。
【００１６】タイミング回路１４０は、パイプライン１
１０におけるパイプライン式書込み動作及び記録動作を
開始させ制御する。本発明のこの実施例では、タイミン
グ回路１４０は、シフトレジスタとして動作するべく接
続されたＮ個のフリップフロップ１４４−１〜１４４−
Ｎを有する。フリップフロップ１４４−１〜１４４−Ｎ
はそれぞれ、読出し／書込みパイプライン１１０−１〜
１１０−Ｎに対応し、出力信号ＳＲ１〜ＳＲＮの立ち下
がりエッジにおいて、書込み動作時に対応するパイプラ
イン１１０をスタートさせる。
【００１７】書込み回路１２０−１〜１２０−Ｎ（本明
細書では書込み回路１２０と称することもある）は、各
パイプライン１１０−１〜１１０−Ｎにおける書込み動
作を制御する。特に、書込み回路１２０−１〜１２０−
Ｎは各データソース１２５−１〜１２５−Ｎから個別に
データ値を受け取り、タイミング回路１４０が各書込み
回路１２０を始動させた時に、この書込み回路は、関連
する行及び列デコーダ１３２及び１３４が、関連するア
レイ１３０における書込みされる選択されたメモリセル
に供給する書込み信号ＶＲＯＷ及びＶＣＯＬを発生す
る。書込み回路１２０及びデータソース１２５の構造
は、関連するメモリアレイに格納されるデータ値のタイ
プによって決まる。別の実施例では、メモリ１００はア
ナログメモリであり、データソース１２５−１〜１２５
−Ｎが関連する信号ＳＲ１〜ＳＲＮの立ち上がりエッジ
において入力アナログ信号のサンプリングをするサンプ
ルアンドホールド回路である。Ｗｏｎｇ等に付与された
米国特許第５，６８０，３４１号（ここで引用すること
により、その全内容が本明細書と一体にされたものとす
る）には、多重読出し／書込みパイプラインを備えたア
ナログメモリが開示されており、またアナログメモリ用
のサンプルアンドホールド回路及び書込み回路の使用法
が開示されている。
【００１８】別の実施例では、メモリ１００は二進メモ
リまたはマルチプルビットパーセルメモリである。二進
メモリ及びマルチプルビットパーセルメモリの場合に
は、各データソース１２５が１または２以上のラッチ、
フリップフロップ、または揮発メモリセル（例えばＳＲ
ＡＭまたはＤＲＡＭセル）を有し得、これは関連するア
レイ１３０における選択された揮発メモリセルに書き込
むための１または２ビット以上のデータを一時的に保持
する。信号ＳＲ１〜ＳＲＮの関連する１つが書込み回路
１２０を始動させた時、書込み回路１２０は関連するデ
ータソース１２５から選択されたメモリセルへのデータ
値の書込みを行うべく行デコーダ１３２及び列デコーダ
１３４がそれぞれ選択された行及び列ラインに供給する
書込み信号ＶＲＯＷ及びＶＣＯＬを発生する。
【００１９】本発明の或る特定の態様では、メモリ１０
０が二進メモリであり、この場合各メモリセルが、消去
状態では二進数０を表す低い閾値電圧を有する。（メモ
リセルの閾値電圧の他の解釈も可能であることは明らか
である。例えば低い閾値電圧が二進数１を表し得る。）
この実施例の場合、各データソース１２５はラッチを有
し、パイプライン式書込み動作の開始時に、データソー
ス１２５は、集合的に及び並行してマルチビット入力デ
ータ値をラッチし、このマルチビット入力データ値は１
ビットはデータソース１２５に対応する。次にタイミン
グ回路１４０は書込み動作において書込み回路１２０−
１〜１２０−Ｎの逐次始動させ始める。各書込み回路１
２０は関連するデータソースからデータビットを受け取
る。このデータビットは二進数の１である場合は、書込
み回路１２０は高電位Ｖｃｐ及びＶｗの行信号ＶＲＯＷ
及び列信号ＶＣＯＬを発生する。（典型的には、電圧Ｖ
ｃｐは約１２〜１３Ｖであり、電圧Ｖｗは約５〜６Ｖで
ある。）本発明の或る態様によれば、１個の電荷ポンプ
１５０が全ての書込み回路１２０−１〜１２０−Ｎに対
して電圧Ｖｗを発生する。接地されたソースライン、選
択された行ラインに印加される電圧Ｖｃｐ、及び選択さ
れた列ラインに印加される電圧Ｖｗの組み合わせによ
り、選択されたメモリセルの閾値電圧を高める、選択さ
れたメモリセルにおけるチャネルホット電子注入が誘起
される。書込み回路１２０は、選択されたメモリの閾値
電圧をカットオフレベルより高いレベルまで上昇させる
のに十分な一定の時間選択されたメモリセルに書込みを
継続し、これによって書込みの後選択されたメモリセル
の閾値電圧が二進法の１を表すようになる。データソー
ス１２５からのデータビットが二進法の０である場合、
関連する書込み回路は信号ＶＣＯＬを発生し、これによ
って選択されたメモリセルは二進法の０を表す閾値電圧
状態に維持される。
【００２０】二進メモリ実施例のパイプライン式書込み
動作は、最終書込みパイプライン１１０−Ｎがその書込
み動作を終了した時に終了する。しかし、別のパイプラ
イン式動作は、新たな入力値をデータソース１２５にラ
ッチすることが以前に開始されたパイプライン式動作を
妨害しない場合、及びパイプライン１１０−１における
書込み動作の始動が、パイプライン１１０−１における
以前に開始された書込み動作を妨害しない場合、以前の
パイプライン式書込み動作が終了する前に開始すること
ができる。従って、メモリ１００は、Ｎ個の同時に開始
される同時並行書込み動作を利用するメモリと同じ書込
み頻度またデータレートを達成できる。
【００２１】記録動作は、１つのパイプライン式書込み
動作は他のパイプライン式書込み動作の直後に開始され
る一連のパイプライン式書込み動作と等価である。図２
は、メモリ１００における記録動作のタイミング時であ
る。記録動作を開始するため、信号ＥＮＡＢＬＥがタイ
ミング回路１４０のＯＲゲート１４２にアサートされ
る。ＯＲゲート１４２はフリップフロップ１４４−１の
データ入力端に接続された出力端を有する。時間２１０
において、クロック信号ＳＡＭＰＬＥＣＬＫの立ち上が
りエッジによって、フリップフロップ１４４−１がＯＲ
ゲート１４２からの高レベル出力信号を一時記憶し、信
号ＳＲ１を高レベルにアサートする。幾つかの実施例で
は、信号ＳＲ１の立ち上がりエッジによりデータソース
１２５−１がアクティブにされる。例えば、アナログメ
モリでは、データソース１２５−１におけるサンプルア
ンドホールド回路が、信号ＳＲ１におけるパルス２１５
に応じてアナログ入力信号をサンプリングし得る。二進
メモリまたはマルチビットパーセルメモリでは、データ
ソース１２５−１がメモリアレイ１３０−１への書込み
のため１または２以上のビット数の情報を記録すること
によってパルス２１５に応答する。
【００２２】時間２２０において、信号ＳＡＭＰＬＥＣ
ＬＫはフリップフロップ１４４−１〜１４４−Ｎをトリ
ガする。フリップフロップ１４４−１は信号ＳＲ１をデ
アサートし、フリップフロップ１４４−２は信号ＳＲ２
をアサートする。信号ＳＲ１のたち下がりエッジは、デ
ータソース１２５−１からメモリアレイ１３０−１の選
択されたメモリセルにデータ値を書き込む書込み動作に
おいて回路１２０−１への書込みを開始させる。信号Ｓ
Ｒ２の立ち上がりエッジは、書込み回路１２０−２が利
用可能な次のデータ値を作り出すデータソース１２０−
２をアクティブにする。信号ＳＡＭＰＬＥＣＬＫの連続
した立ち上がりエッジのそれぞれでは、別の書込み回路
１２０及び別のデータソース１２５がアクティブにされ
る。記録動作の場合は、信号ＲＥＣＯＲＤがアサートさ
れ、ＡＮＤゲート１４６がＯＲゲート１４２を通して信
号ＳＲＮをフリップフロップ１２５のデータ入力に流
す。従って、タイミング回路１４０は、ＳＲＮをアサー
トして、そのサンプルクロックサイクルが経過した後信
号ＳＲ１をアサートする。クロック信号ＳＡＭＰＬＥＣ
ＬＫの周波数は、必要な書込み時間によって決まり、ま
た任意のパイプライン１１０において開始された書込み
動作は信号ＳＡＭＰＬＥＣＬＫのＮクロックサイクルよ
り短い時間で終了するように選択される。記録動作は、
信号ＲＥＳＥＴがアサートされるまで或いは信号ＲＥＣ
ＯＲＤがデアサートされ、最終書込み動作がパイプライ
ン１１０−Ｎで開始されるまで、この方式で書込み動作
を周期的に開始し続ける。
【００２３】記録動作及びパイプライン式書込み動作
の、同じデータレートを有する他のあらゆる書込み動作
より優れた点は、共有電荷ポンプ１５０から書込み回路
１２０が引き出す最大電流が小さくなることである。図
３には、メモリ１００が８つのパイプライン１１０を持
っている時パイプライン式書込み動作のために電荷ポン
プ１５０から引き出される電流のシミュレーションを示
すことによりこの利点を示している。標準的な書込み動
作におけるチャネルホット電子注入の特徴は、各メモリ
セルを通して流れるドレイン−ソース間電流が殆ど一定
の速度でその最大レベルまで上昇し、次にフローティン
グゲートに電子が蓄積してメモリセルの閾値電圧が上昇
するにつれ、時間と共に低下する、というものである。
例えば、図３に示すのは、パイプライン１１０−１にお
ける書込み動作のための電流−時間グラフ３１１であ
る。グラフ３１１では、書込み動作の開始のほぼ直後に
約４７５μＡのピーク電流が発生する。この電流は、書
込みの際、パイプライン１１０−１における書込み動作
が終了し、書込み回路１２０−１が電流を遮断した１０
μｓ後まで急激に低下する。電流−時間グラフ３１２〜
３１８は、パイプライン１１０−２〜１１０−Ｎ（ここ
でＮは８）における独立した書込み動作についてのもの
であるが、グラフ３１１と同じパターンである。グラフ
３１１〜３１８は、タイミング回路１４０が書込み動作
の開始をスタガリングしているため、互いに時間的にオ
フセットしている。
【００２４】図３では、書込み動作が８つの書込みパイ
プラインのそれぞれにおいて必要とされていること、及
び書込み時間が各書込み動作について同じ時間であるこ
とを前提としている。この前提から最大ピーク全電流が
求められ、それは例えば８ビットの値１を書き込む二進
メモリ、または行ライン電圧が書込み時間が一定となる
ように（例えば書き込まれるデータ値とは独立している
ように）選択されるアナログメモリまたはマルチプルビ
ットパーセルメモリにおいて正しい。
【００２５】グラフ３２０はグラフ３１１〜３１８を合
わせたものであり、電荷ポンプ１５０から引き出される
全電流を示している。グラフ３２０に示すように、最大
全電流は、約１．２ｍＡである。これとは異なり、パイ
プライン１１０−１〜１１０−Ｎにおいて同時に始動さ
れる書込み動作の場合は、全電流のグラフはグラフ３１
１のような形になるが、その大きさは８倍以上になる。
従って、同時に開始される書込み動作の場合は、最大全
電流は約３．８ｍＡ、つまり、パイプライン式書込み動
作の場合に必要な最大全電流の３倍以上になる。更にパ
ラレル式及びパイプライン式のこれらの書込み方法は、
同じ効果的書込み頻度またはデータレートを有する。パ
イプライン式書込み動作により、最終パイプライン１１
０−Ｎにおける書込み動作が終了していない場合でも、
第１パイプライン１１０−１における書込み動作が終了
した直後に別のパイプライン式書込み動作を開始できる
からである。従って、電荷ポンプ１５０は、回路面積及
びコストを節約できるだけの小さなものとなり得ると共
に、高データレートに必要な電流を供給できる。
【００２６】共有電荷ポンプを備えたパイプライン式書
込み動作の別の利点は、引き出される全電流がひどいス
パイクを有することが少なくなる点である。詳述する
と、グラフ３２０における極大３２１〜３２８は、パラ
レル式書込み動作の場合に発生するスパイクと比較する
と鋭さが１／８未満である。従って、電圧降下及び電流
の変化により生ずるメモリで発生するノイズは劇的に小
さくなる。この利点は、図４によりよく示されている。
図４は、６４個のメモリセルへの書込みを行うパイプラ
イン式書込み動作によって引き出される全電流を示す。
全電流−時間グラフ４２０である。図４では、電荷ポン
プ１５０から引き出される電流が各書込み動作の開始時
に鋭いピークを示すのではなく、約７．０〜７．５ｍＡ
の範囲に維持されている。また、約７．５ｍＡの最大全
電流は、独立した書込み動作のそれぞれの場合の最大電
流（約０．５ｍＡ）の約１３倍に過ぎず、６４個のメモ
リセルのパラレル式書込みではパイプライン式書込み動
作より約５倍の電流が必要であるということに注意され
たい。
【００２７】図５は、本発明の実施例による不揮発アナ
ログメモリ５００のブロック図である。メモリ５００は
各読出し／書込みパイプライン５１０−１〜５１０−Ｎ
に不揮発メモリの多重アレイ１３０−１〜１３０−Ｎを
有する。アレイ１３０−１〜１３０−Ｎは図１について
説明したような不揮発メモリアレイであり、各メモリア
レイ１３０は前述のように行デコーダ１３２及び列デコ
ーダ１３４を有する。更に各アレイ１３０は、センスア
ンプ回路１３６を有する。このセンスアンプ回路は複数
のセンスアンプを有し得る。また列デコーダ１３４は、
読出し動作のため、及びアレイ１３０への書込み時のベ
リファイ動作のために、関連するセンスアンプ回路５３
６を関連するメモリアレイ１３０に接続する。センスア
ンプ回路及び行デコーダ、列デコーダ、及び消去デコー
ダはよく知られている。後により詳細に説明するよう
に、センスアンプ回路５３６からの出力信号はサンプル
アンドホールド回路または他の一時記憶回路にクロック
パルスを与えるか、或いはトリガし、従来型のセンスア
ンプ回路に加えてワンショット回路（one-shot circui
t）のような回路を含み得る。米国特許第５，６８７，
１１５号にはこのような回路の例が開示されており、こ
の米国特許はここに引用することによりその全内容が本
明細書と一体にされたものとする。
【００２８】メモリアレイ１３０は、１つのアレイ１３
０における書込み及び読出し動作が別のアレイ１３０に
おける書込み及び読出し動作に影響を及ぼさないと言う
点で独立している。しかし、グローバルセクタ消去デコ
ーダ５７２がアレイ１３０の全てのセクタ用のソースラ
インに適切なバイアス電圧を印加する。消去動作の場
合、消去制御回路５７０が消去信号Ｖｅｒａｓｅ（典型
的には消去の際に約１２Ｖ）を発生し、デコーダ５７２
にアレイ１３０における１または２以上のセクタを選択
させる。詳述すると、デコーダ５７２は消去信号Ｖｅｒ
ａｓｅを受け取り、且つ消去のために選択された１また
は２以上のセクタを特定する１または２以上のアドレス
信号を受け取る。次にデコーダ５７２は選択されたセク
タのソースラインにＶｅｒａｓｅを供給し、選択されて
いないセクタに関連するソース線を接地する。行デコー
ダ１３２は、１または２以上の選択されたセクタを含む
アレイにおける行ラインの全てを接地し、且つ列デコー
ダ１３４は消去されるセクタに関連する全ての列ライン
を開放できるようにする。消去制御回路５７２は消去信
号Ｖｅｒａｓｅに対して高電位Ｖｃｐを発生するため
の、典型的にはレギュレータ回路を備えた電荷ポンプで
ある電圧ジェネレータ５８６を利用する。後に説明する
ように、消去制御回路５７０は行書込み電圧ジェネレー
タ５５０と電荷ポンプ５８６を共有している。
【００２９】記録動作またはパイプライン式書込み動作
は逐次多数のメモリセルに一連の値を書き込む。メモリ
５００では、書き込まれる値は、アナログデータ値かマ
ルチビットデジタルデータ値の何れかを表すアナログ入
力信号Ａｉｎのサンプルである。プレイバック要素では
一連の値（またはメモリ５００からのサンプル）の読出
し及び出力が行われて、記録されたシーケンス（つまり
信号）が再生される。本発明のある実施例では、メモリ
５００はプレイバックの際にスタガリング方式でパイプ
ライン５１０−１〜５１０−Ｎを利用し、高い読出しデ
ータ転送レートを発生している。別のプレイバック動作
では、入力信号Ａｉｎのタイミングを再生するために必
要な場合には、パイプライン５１０においてパラレル式
読出し動作を行い、メモリセルから直列に読み出された
値をシフトアウトする。
【００３０】メモリ５００では、行書込み電圧ジェネレ
ータ５５０が、入力信号Ａｉｎから２つの書込み信号Ｖ
ｐｐ及びＶｖｆｙを発生する。書込み信号Ｖｐｐは、書
込みの際に、メモリセルの閾値電圧を変えるべく、メモ
リセルのコントロールゲートに書込み回路が印加する書
込み電圧を供給する。書込み信号Ｖｐｐの電圧は、入力
信号Ａｉｎの現在のレベルと１対１対応する。典型的に
は、書込み電圧ジェネレータ５５０は、より高い閾値電
圧が書き込まれている時、信号Ｖｐｐのためのより高い
電圧レベルを選択する。信号Ｖｐｐに対する電圧を適切
に選択することにより、目標閾値電圧を書き込むための
書込み時間は、目標閾値電圧のレベルとはほぼ無関係と
なる。従って、書込みの分解能（resolution）は、閾値
電圧の範囲全体に亘って一様である。書込み信号Ｖｖｆ
ｙは、メモリセルに書き込まれる目標閾値電圧に対応す
る電圧を有し、書込み動作の停止時に目標閾値電圧に達
する時間を正確に判定するために用いられる。後に詳細
に説明するような反復的プログラム−ベリファイ書込み
プロセスは、メモリセルのばらつきの影響を最小にす
る。別形態では特定の時間の経過後書込み動作は停止
し、且つ書込み信号Ｖｖｆｙまたは信号Ｖｖｆｙの発生
またはホールディングに関連する回路は不要である。こ
の場合、各パイプラインごとに１つのサンプルアンドホ
ールド回路があれば十分である。
【００３１】実施例のメモリ５００では、ジェネレータ
５５０は例えば３〜６Ｖの範囲にある入力信号Ａｉｎ
を、９〜１２Ｖの範囲にある信号Ｖｐｐ及び３〜６Ｖの
範囲にある信号Ｖｖｆｙに線形に移す電圧シフタを有す
る。アナログメモリまたはマルチプルビットパーセルメ
モリにおける書込み回路用の電圧ジェネレータは、米国
特許第５，６８７，１１５号に詳細に記載されている。
電荷ポンプ５８６は、信号Ｖｐｐの発生のための電圧ジ
ェネレータ５５０に電圧Ｖｃｐを供給する。電荷ポンプ
５８４は、最大閾値電圧よりも高い電圧Ｖｓｈを、信号
Ｖｆｙの発生のための電圧ジェネレータ５５０に供給し
得る。
【００３２】列書込み電圧ジェネレータ５５５は、後に
説明する書込み動作の際にメモリセルを通してドレイン
−ソース間電流を流すための低電圧信号Ｖｗ、及び読出
し及びベリファイ動作のための等電圧信号Ｖｒを供給す
る。典型的には、信号Ｖｗは５〜６Ｖの電圧を有し、電
荷ポンプ及び電圧調節回路５８２は３〜５Ｖの電源電圧
Ｖｃｃから信号Ｖｗを発生する。信号Ｖｒは典型的には
約１〜１．５Ｖの電圧を有し、電圧デバイダを用いて電
源電圧Ｖｃｃから発生され得る。
【００３３】各パイプライン５１０の書込み回路は、行
デコーダ１３２、列ライン電圧選択回路５３３、列デコ
ーダ１３４、列ライン電圧選択回路５３５、センスアン
プ回路５３６、サンプルアンドホールド回路５２１及び
５２２、及びマルチプレクサ５２３、５２４、及び５２
６を有する。（サンプルアンドホールド回路５２１及び
５２２及びマルチプレクサ５２３、５２４、及び５２６
は、読出し動作と書込み動作の双方に関係する。）マル
チプレクサ５２３及び５２４はサンプルアンドホールド
回路５２１及び５２２に接続されており、それぞれサン
プルアンドホールド回路５２１及び５２２のトリガ信号
及び入力信号を選択する。書込み動作の場合、マルチプ
レクサ５２３は、関連するフリップフロップ１４４の出
力信号を選択してサンプルアンドホールド回路５２１及
び５２２の双方をトリガし、且つ入力選択回路５２４は
信号Ｖｐｐ及びＶｖｆｙを選択してサンプルアンドホー
ルド回路５２１及び５２２の入力端にそれぞれ供給す
る。関連するフリップフロップ１４４からの出力信号が
遷移した時、サンプルアンドホールド回路５２１及び５
２２はそれぞれ書込み信号Ｖｐｐ及びＶｖｆｙの現在電
圧をサンプリングし格納する。
【００３４】行電圧選択回路５３３は、行デコーダ１３
２が選択された行ラインに供給するバイアス電圧を選択
する。書込み時、行電圧選択回路５３３は選択回路５２
６からの電圧を選択し、選択回路５２６はサンプルアン
ドホールド回路５２１及び５２２のそれぞれからのサン
プリングされた信号ＶｐｐとＶｖｆｙを交替させる。行
デコーダ１３２は選択回路５３３からの信号ＶＲＯＷを
選択された行ラインに供給し、選択されていない行ライ
ンを接地する。列電圧選択回路５３５は、列デコーダ１
３４が選択された列ラインに供給するバイアス電圧を選
択する。列デコーダ１３４により選択されていない列ラ
イン上の電圧を開放状態にすることができる。書込み
時、電圧選択回路５３５は選択信号Ｖｗと信号Ｖｒを交
替させる。詳述すると、列電圧選択回路５３５は、行電
圧選択回路５２６及び５３３が関連するアレイの選択さ
れた行に印加するための信号Ｖｐｐのサンプルを選択す
る時、関連するアレイ１３０の選択された列ラインに印
加するための信号Ｖｗを選択する。列電圧選択回路５３
５は、列電圧選択回路５２６及び５３３が関連するアレ
イの選択された行に印加するための信号Ｖｖｆｙのサン
プルを選択するとき、関連するアレイ１３０の選択され
た列ラインに印加するための信号Ｖｒを選択する。
【００３５】メモリ５００は３つの内部高電位Ｖｃｐ、
Ｖｓｈ、及びＶｗを利用する。これらの電位は電荷ポン
プ及び電圧調節回路５８２、５８４、及び５８６がそれ
ぞれ電源電圧Ｖｃｃから生成したものである。電圧Ｖｃ
ｐは通常１２〜１３Ｖの電源であり、消去電圧Ｖｅｒａ
ｓｅ及び可変コントロール電圧Ｖｐｐの発生を含む、全
てのオンチップ高電位の必要を満たすものである。電圧
Ｖｃｐはまた、書込み動作のための信号Ｖｐｐのサンプ
リングのためのサンプルアンドホールド回路５２１にも
供給される。電圧Ｖｓｈはメモリセルで用いられる最大
閾値電圧より高い電圧で、通常は７〜８Ｖである。電圧
ランプ回路５６０は、読出し動作のためのコントロール
ゲート電圧信号Ｖｓｒを発生する時、電圧Ｖｓｈを用い
る。サンプルアンドホールド回路５２１及び５２２は、
読出しの際信号Ｖｓｒをサンプリングする時電源電圧と
して電圧を利用し、また書込み電圧ジェネレータ５５０
は、ベリファイ動作のため可変コントロールゲート信号
Ｖｖｆｙを発生する際Ｖｓｈを利用する。電圧Ｖｗはメ
モリセルの書込み電流を供給するために用いられる５〜
６Ｖの電源である。電圧Ｖｃｐ及びＶｓｈのための電流
ソーシングの必要性は比較的低い。電圧Ｖｃｐ及びＶｓ
ｈは主としてキャパシタンスに荷電するからである。従
って、電荷ポンプ５８６及び５８４は、典型的には、集
積回路におけるシリコンの比較的小さな面積しか必要と
しない。しかし、電圧Ｖｗの電流ソーシング要求はかな
り大きくなる可能性がある。一般に電荷ポンプ５８２は
供給しなければならない電流は、アレイ１３０における
不揮発メモリセルの書込み電流特性及び同時に書込みさ
れることが必要なメモリセルの総数（書込みデータのバ
ンド幅の必要性によって決定される）によって決まる。
【００３６】図６は、メモリ５００の記録プロセスの例
のタイミング図である。初めに、信号ＲＥＳＥＴがフリ
ップフロップ１４４をリセットし、メモリアレイ１３０
が書込み動作のために準備される。ＥＥＰＲＯＭ、ＥＰ
ＲＯＭ、またはフラッシュメモリのようなたいていの不
揮発メモリの場合、書込み動作の準備は、情報が書き込
まれる記憶位置の消去を含む。記録を開始するため、信
号ＲＥＳＥＴがリアサートされ、ＯＲゲート１４２への
入力信号ＥＮＡＢＬＥにおけるパルス６０５が、クロッ
ク信号ＳＡＭＰＬＥＣＬＫの約１クロックサイクルの間
ハイレベルにアサートされる。ＯＲゲート１４２は、フ
リップフロップ１４４−１への入力信号としてイネーブ
ルパルス６０５を供給し、フリップフロップ１４４−１
からの出力信号ＳＲ１は信号ＳＡＭＰＬＥＣＬＫの立ち
上がりエッジ６１０においてハイレベルになる。信号Ｓ
Ｒ１はパイプライン５１０−１におけるサンプルアンド
ホールド回路５２１および５２２をトリガする。サンプ
ルクロックＳＡＭＰＬＥＣＬＫの次の立ち上がりエッジ
６２０に応じて、フリップフロップ１４４−１は信号Ｓ
Ｒ１をデアサートし、フリップフロップ１４４−２は信
号ＳＲ２をアサートする。従って、パルスはフリップフ
ロップ１４１−１〜１４４−Ｎに伝搬し、信号ＳＲ１〜
ＳＲＮは逐次パイプライン５１０−１〜５１０−Ｎにお
けるサンプルアンドホールド回路５２１及び５２２をト
リガする。従って、各パイプライン５１０は異なるタイ
ミングで書込み信号Ｖｐｐ及びＶｖｆｙのサンプリング
を開始する。最終フリップフロップ１４４−ＮはＯＲゲ
ート１４２の入力端に接続されており、これによってＳ
Ｒ１が信号ＳＲＮの後に再びアサートされる。記録プロ
セスはサンプルアンドホールド回路５２１及び５２２の
周期的なトリガリングにより連続的に書込み動作を開始
し、信号ＲＥＳＥＴがパルスがフリップフロップ１４４
のリングを伝搬するのを止めるまで続ける。
【００３７】書込みの間、パイプライン５１０−１〜５
１０−Ｎにおけるサンプルアンドホールド回路５２１及
び５２２は、対応する信号ＳＲ１〜ＳＲＮに応じて書込
み信号Ｖｐｐ及びＶｖｆｙをサンプリングする。信号Ｓ
Ｒ１が時間６１０においてアサートされた時、パイプラ
イン５１０−１におけるサンプルアンドホールド回路５
２１及び５２２は書込み信号Ｖｐｐ及びＶｖｆｙをサン
プリングし、パイプライン５１０−１はインターバル６
１５の間に信号Ａｉｎで表された値のアレイ１３０−１
のメモリセルへの書込みを始める。時間６２０において
信号ＳＲ２がアサートされた時、パイプライン５１０−
２におけるサンプルアンドホールド回路５２１及び５２
２は、書込み信号Ｖｐｐ及びＶｖｆｙをサンプリング
し、パイプライン５１０−２はインターバル５２５の間
に信号Ａｉｎによって表された値のアレイ１３０−２の
メモリセルへの書込みを始める。各行電圧選択回路５３
８は選択されたメモリセルの閾値電圧を目標閾値電圧に
セットする書込みプロセスのため、マルチプレクサ５２
６からのサンプリングされた書込み信号Ｖｐｐ及びＶｖ
ｆｙを利用する。目標閾値電圧は、書込み信号Ｖｐｐ及
びＶｖｆｙがサンプリングされた時、入力信号Ａｉｎの
電圧を表すレベルである。
【００３８】メモリ５００の書込みプロセスは、ベリフ
ァイサイクルを間に挟んだ一連の書込みサイクルを発生
する過程を含む。図６は、書込みサイクルで始まる書込
みプロセスの一例を示すが、別の書込みプロセスでは、
ベリファイサイクルから始めることもできる。各書込み
サイクルの間、マルチプレクサ５２６はサンプルアンド
ホールド回路５２１からＶｐｐサンプルを選択し、行デ
コーダ１３２はサンプリングされた電圧を、アレイ１３
０の選択されたメモリセルを特定する入力アドレス信号
に従って選択された行ラインに印加する。電圧Ｖｐｐは
典型的には９〜１２Ｖの範囲にある。行デコーダ１３２
は選択されていない行ラインは接地する。選択回路５３
５は書込みサイクルの間にＶｗを選択し、列デコーダ１
３４は電圧Ｖｗを選択されたメモリセルに接続された列
ラインに印加し、選択されていない列ラインを接地す
る。デコーダ５７２は選択されたメモリセルを含むセク
タのソースラインを接地する。書込みサイクルの間に選
択されたメモリセルのコントロールゲート、ソース、及
びドレインに印加された電圧の組み合わせにより、選択
されたメモリセルのフローティングゲートへのチャネル
ホット電子注入が起こり、選択されたメモリセルの閾値
電圧が上昇する。
【００３９】ベリファイサイクルの間マルチプレクサ５
２６はサンプルアンドホールド回路５２２からＶｖｆｙ
サンプルを選択する。行デコーダ１３２はサンプリング
されたレベルの信号Ｖｖｆｙを選択された行ラインに印
加し、選択されていない行ラインを接地する。選択回路
１３５は読出し電圧Ｖｒを選択し、列デコーダ１３４は
読出し電圧Ｖｒを選択された列ラインに印加すると共
に、センスアンプ５３６を選択された列ラインに接続す
る。列デコーダ１３４は選択されていない列ラインを接
地する。デコーダ５７２は連続的に選択されたメモリセ
ルに接続されたソースラインを接地する。書込みサイク
ルによって選択されたメモリセルの閾値電圧が信号Ｖｖ
ｆｙのサンプリングされたレベルに上昇した時、センス
アンプ５３６は、ベリファイサイクルの間メモリセルが
導通しておらず、更に書込みサイクルを停止する信号を
送らないことを検出している。書込みサイクルは、例え
ば、サンプリングされた電圧Ｖｐｐを選択された行ライ
ンに印加するのを止めるか、電圧Ｖｗを選択された列ラ
インに印加するのを止めるか、或いはその両方によって
止めることができる。従って、書込みサイクルは、サン
プリングされた電圧Ｖｖｆｙのレベルまで閾値電圧を上
昇させ、次に停止する。パイプライン５１０用に利用で
きる書込み時間は、クロック信号ＳＡＭＰＬＥＣＬＫの
時間のＮ倍であり、ここでＮはパイプライン５１０の数
である。従って、パイプラインの数は、パイプライン５
１０に必要な書込み時間及び所望の書込み頻度に従って
選択され得る。例えば、書込み時間Ｔｗが１０μｓの場
合、６４個のパイプラインがサンプリングレート６．４
ＭＨｚを達成するために必要である。
【００４０】図６に示す記録動作の例では、書込みサイ
クルとベリファイサイクルの双方が、信号ＳＡＭＰＬＥ
ＣＬＫの１クロックサイクルの時間である。これを達成
するため、信号ＳＡＭＰＬＥＣＬＫの周波数及び各書込
みサイクルの時間は、ベリファイサイクルに必要な最小
時間に基づいて選択される。更に、書込み動作の開始
は、１クロックサイクルにより分割される。例えば、パ
イプライン５１０−１がタイミングカード１４０からの
信号ＳＲ１におけるパルス６１５に応じて、時間６２０
に第１書込みサイクルを開始させる。書込みサイクルの
間、アレイ１３０−１の選択された列ラインに印加され
た信号ＶＣＯＬ１は電圧Ｖｗであり、電荷ポンプ５８２
はアレイ１３０−１を流れる電流Ｉ１を供給する。電流
Ｉ１は、チャネルホット電子注入の特徴となる方式で書
込みサイクルの間に低下する。時間６３０に、パイプラ
イン５１０−１の選択回路５３５は、信号ＶＣＯＬ１を
ベリファイサイクルのための読出し電圧Ｖｒに切り替
え、アレイ１３０−１を流れる電荷ポンプ５８２からの
電流Ｉ１は停止する。また時間３２０に、パイプライン
５１０−１がベリファイサイクルを開始した時、パイプ
ライン５１０−２は書込みサイクルを開始する。従っ
て、パイプライン５１０−１と５１０−２は書込みを同
時に行うことはない。より一般的には、奇数番目のパイ
プラインのみがパイプライン５１０−１と同時に書込み
サイクルを実行し、偶数番目のパイプラインのみがパイ
プライン５１０−２と同時に書込みサイクルを実行す
る。これにより電荷ポンプ５８２から引き出される平均
電流と共ににピーク電流が半分にカットされる。同時に
書き込みを実行するのは、パイプライン５１０の半分が
最大だからである。更に、パイプライン５１０における
書込み動作が異なるタイミングで始まることから、同時
に行われるたいていの書込みサイクルはメモリセルのた
めのピーク書込み電流よりずっと小さな電流しか引き出
せない。両因子が、パラレル型の書込み動作と比較し
て、ピーク全電流を著しく低下させるのに寄与してい
る。
【００４１】別の実施例では、書込みサイクルの時間
が、ベリファイサイクルの時間とは異なったものであり
得る。更に、連続したパイプラインにおける書込み動作
の開始時間のオフセットが、書込みサイクルまたはベリ
ファイサイクル何れかの時間とは異なったものであり得
る。書込み動作の開始をスタガリングすることによっ
て、従来型のあらゆる書込み動作と比較してピーク電流
を一層小さくすることができる。
【００４２】図６の記録プロセスの場合は、パイプライ
ン５１０が効果的に２つのパイプラインのバンクに分割
される。ここで一方のバンクのパイプラインは書込みサ
イクルを実行し、その時他方のバンクのパイプラインは
ベリファイサイクルを実行する。他の実施例では、パイ
プライン５１０を３以上のバンクに分割することができ
る。この場合同じバンクにあるパイプラインは同時に書
込みサイクルを開始するが、異なるバンクにあるパイプ
ラインは異なる時間に書込みサイクルを開始する。例え
ば、ベリファイサイクルが書込みサイクルの２倍の時間
である場合、パイプライン５１０を３つのバンクに分割
し、第１のバンクにおけるパイプラインの書込みサイク
ルが終了した時、第２のバンクのパイプラインの書込み
サイクルが始まり、第２のバンクのパイプラインの書込
みサイクルが終了した時、第３のバンクのパイプライン
の書込みサイクルが始まり、第３のバンクのパイプライ
ンの書込みサイクルが終了した時、第１のバンクのパイ
プラインの書込みサイクルが始まるようにすることがで
きる。従って、一度に１つのバンクのみが書込みサイク
ルを実行する。これにより、全ての書込みパイプライン
において同時に書込み動作を開始するのと比較して、共
有電荷ポンプからの電流を２／３にカットすることがで
きる。書込みサイクルがベリファイサイクルの２倍の長
さである場合の類似の技術では、一度に書込みサイクル
を実行するバンクが２つで、電流を１／３に低下させ
る。パイプライン５１０のバンクへの分割、及びそのバ
ンクの書込みサイクル開始のスタガリングの他の方法
は、ベリファイサイクルの時間に対する書込みサイクル
の時間の比に基づいて選択され得る。更に、上述によう
に、バンク内のパイプラインは異なる時間に書込み動作
を開始して、書込み動作の第１書込みサイクルを最大１
個のパイプラインが一度に実行するようにすることがで
きる。
【００４３】本発明の特定の実施例について説明してき
たが、これは本発明の応用例の１つに過ぎず、限定を意
図するものではない。詳述すると、上述の多くの説明
は、１つの例における１つのメモリセルをプログラムす
る書込み動作のスタガリングを目的としているが、本発
明の別の実施例は、各書込み動作はアレイにおける複数
のメモリセルをプログラムする書込み動作のスタガリン
グを含む。ここに開示した実施例の他の用途や特定の組
み合わせは以下の請求の範囲によって規定される本発明
の真の範囲内に包含される。
【００４４】
【発明の効果】以上のように、本発明により、書込み時
に必要な最大電流が小さく、発生するノイズが少なく、
これによって書込み精度を高めた半導体メモリ及び該半
導体メモリへの書込み方法が提供される。
【図面の簡単な説明】
【図１】本発明の実施例による不揮発半導体メモリのブ
ロック図である。
【図２】図１の不揮発メモリによって行われる記録動作
のタイミング図である。
【図３】８つの書込みパイプラインを用いたパイプライ
ン式書込み動作の際の書込み電流−時間のグラフであ
る。
【図４】６４個の書込みパイプラインを用いたパイプラ
イン式書込み動作の際の書込み電流−時間のグラフであ
る。
【図５】本発明の実施例によるアナログまたはマルチプ
ルビットパーセル不揮発メモリのブロック図である。
【図６】図５のメモリによって行われる記録動作のタイ
ミング図である。
【符号の説明】 １００ 不揮発メモリ １１０−１〜１１０−Ｎ 書込みパイプライン １２０−１〜１２０−Ｎ 書込み回路 １２５−１〜１２５−Ｎ データソース １３０−１〜１３０−Ｎ メモリアレイ １３２−１〜１３２−Ｎ 行デコーダ １３４−１〜１３４−Ｎ 列デコーダ １４０ タイミング回路 １４２ ＯＲゲート １４４−１〜１４４−Ｎ フリップフロップ １４６ ＡＮＤゲート １５０ 電荷ポンプ ５００ 不揮発アナログメモリ ５１０−１〜５１０−Ｎ 読出し／書込みパイプライン ５２１、５２２ サンプルアンドホールド回路 ５２３、５２４、５２６ マルチプレクサ ５２８ ＡＮＤゲート ５３３ 行電圧選択回路 ５３５ 列電圧選択回路 ５３６ センスアンプ ５５０ 電圧ジェネレータ ５５５ 列書込み電圧ジェネレータ ５６０ 電圧ランプ回路 ５７０ 消去制御回路 ５８２、５８４、５８６ 電荷ポンプ／電圧調節回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月９日（１９９９．８．９）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 不揮発半導体メモリであって、 複数の書込みパイプラインであって、各書込みパイプラ
    インが、不揮発メモリセルのアレイと、前記アレイに接
    続された書込み回路とを有し、前記アレイにおける選択
    されたメモリセルに対する書込み動作が開始された時、
    前記書込み回路が第１電圧を前記選択されたメモリセル
    に印加して前記選択されたメモリセルに電流を流す、該
    複数の書込みパイプラインと、 前記書込み回路により逐次書込み動作を開始するべく接
    続されたタイミング回路と、 電源電圧から前記第１電圧を発生し、前記書込み回路に
    接続されて前記書込み動作のための前記第１電圧を供給
    する電荷ポンプとを有することを特徴とする不揮発半導
    体メモリ。
  2. 【請求項２】 前記メモリが、二進メモリであること
    を特徴とする請求項１に記載のメモリ。
  3. 【請求項３】 前記メモリが、一個のセル当たり複数
    のビットを格納するメモリであるマルチプルビットパー
    セルメモリであることを特徴とする請求項１に記載のメ
    モリ。
  4. 【請求項４】 前記メモリが、アナログメモリである
    ことを特徴とする請求項１に記載のメモリ。
  5. 【請求項５】 各書込みパイプラインにおいて、前記
    書込み回路が前記第１電圧を前記選択されたメモリセル
    におけるフローティングゲートトランジスタに印加し、
    前記書込み動作の間に前記フローティングゲートトラン
    ジスタの閾値電圧を変えることを特徴とする請求項１に
    記載のメモリ。
  6. 【請求項６】 各書込みパイプラインにおいて、前記
    書込み回路が前記第１電圧を前記選択されたメモリセル
    における前記フローティングゲートトランジスタに印加
    し、前記書込み動作の間に前記選択されたメモリセルに
    チャネルホット電子注入を誘起することを特徴とする請
    求項５に記載のメモリ。
  7. 【請求項７】 各書込みパイプラインにおいて、前記
    書込み回路が、第２電圧を前記選択されたメモリセルに
    おける前記フローティングゲートトランジスタに印加
    し、前記閾値電圧が目標閾値電圧に達しているか否かを
    判定することを特徴とする請求項５に記載のメモリ。
  8. 【請求項８】 各書込み回路が、 前記アレイの列ラインに接続された列デコーダであっ
    て、書込み動作の間に、前記列デコーダが前記選択され
    たメモリセルに接続された列ラインを選択する、該列デ
    コーダと、 前記列デコーダに接続された選択回路であって、前記選
    択回路が前記列デコーダが前記選択された列ラインに印
    加する電圧を選択し、前記選択回路が、前記第１電圧と
    選択された前記第２電圧とを交替させる、該選択回路
    と、 前記列デコーダに接続されたセンスアンプ回路であっ
    て、前記選択回路が前記第２電圧を選択するとき前記列
    デコーダが前記センスアンプ回路を前記選択された列ラ
    インに接続し、前記選択回路が前記第１電圧を選択する
    時前記列デコーダが前記センスアンプと前記選択された
    列ラインとの接続を断つ、該センスアンプ回路を有する
    ことを特徴とする請求項７に記載のメモリ。
  9. 【請求項９】 前記書込みパイプラインが、 複数の奇数番目のパイプラインと、 複数の偶数番目のパイプラインとを有することを特徴と
    し、 奇数番目のパイプライン及び偶数番目のパイプラインが
    共に書込み動作を実行する時、前記偶数番目のパイプラ
    インにおける前記選択回路が前記第２電圧を選択する場
    合は前記奇数番目のパイプラインにおける前記選択回路
    が第１電圧を選択し、前記偶数番目のパイプラインにお
    ける前記選択回路が前記第１電圧を選択する場合は前記
    奇数番目のパイプラインにおける前記選択回路が前記第
    ２電圧を選択することを特徴とする請求項８に記載のメ
    モリ。
  10. 【請求項１０】 前記電荷ポンプからの出力信号を制
    御して前記出力信号を第１電圧に維持する電圧レギュレ
    ータを更に有することを特徴とする請求項１に記載のメ
    モリ。
  11. 【請求項１１】 不揮発半導体メモリであって、 複数の書込みパイプラインのバンクであって、各書込み
    パイプラインが、不揮発メモリセルのアレイと、前記ア
    レイに接続された書込み回路とを有し、前記アレイにお
    ける選択されたメモリセルに対する書込みサイクルの間
    に、前記書込み回路が前記第１電圧を供給して前記選択
    されたメモリに電流を流して前記選択されたメモリセル
    における前記閾値電圧を変え、前記選択されたメモリセ
    ルに対するベリファイサイクルの間に、前記書込み回路
    が前記選択されたメモリの閾値電圧が前記選択されたメ
    モリセルに書き込まれる値を表す目標レベルに達してい
    るか否かを判定する、該複数の書込みパイプラインのバ
    ンクと、 電源電圧が前記第１電圧を生成し、前記書込み回路に接
    続されて、前記書込みサイクルに対する前記第１電圧を
    供給する電荷ポンプと、 前記パイプラインにおける書込みサイクルを開始させる
    べく接続されたタイミング回路であって、前記タイミン
    グ回路が各バンクに対する書込みサイクルを、他のバン
    クにおける書込みサイクルが開始する時間とは異なる時
    間に同時に開始させる、該タイミング回路とを有するこ
    とを特徴とする不揮発半導体メモリ。
  12. 【請求項１２】 前記複数のバンクが、第１バンク及
    び第２バンクを有し、前記タイミング回路が、前記第２
    バンクにおいてベリファイサイクルが開始された時に前
    記第１バンクにおける書込みサイクルを開始させること
    を特徴とする請求項１１に記載のメモリ。
  13. 【請求項１３】 各パイプラインにおいて、前記選択
    されたセルに前記値を書き込むために複数の書込みサイ
    クル及びベリファイサイクルを含む書込み動作が必要で
    あり、前記タイミング回路が、前記バンクにおける前記
    パイプラインによる書込み動作を逐次開始させることを
    特徴とする請求項１１に記載のメモリ。
  14. 【請求項１４】 各書込み回路が、 前記アレイにおける列ラインに接続された列デコーダで
    あって、書込みサイクル及びベリファイサイクルの間
    に、前記書込みデコーダが前記選択されたメモリセルに
    接続された選択された列ラインを選択する、該列デコー
    ダと、 前記列デコーダに接続された選択回路であって、前記選
    択回路が前記列デコーダが前記選択された列ラインに印
    加する電圧を選択し、前記選択回路が書込みサイクルに
    対して第１電圧を選択し、ベリファイサイクルに対して
    第２電圧を選択する、該選択回路と、 前記列デコーダに接続されたセンスアンプ回路であっ
    て、前記選択回路が前記第２電圧を選択する時前記列デ
    コーダが前記センスアンプ回路と前記選択された列ライ
    ンとを接続し、前記選択回路が前記第１電圧を選択する
    時前記列デコーダが前記センスアンプと前記選択された
    列ラインとの接続を断つ、該センスアンプ回路とを有す
    ることを特徴とする請求項１１に記載のメモリ。
  15. 【請求項１５】 不揮発メモリへの書込み方法であっ
    て、 第１メモリアレイにおける第１の選択されたメモリセル
    に書き込むための第１書込み動作を開始する過程であっ
    て、前記第１書込み動作が、前記第１の選択されたメモ
    リセルを通して電流を流し、前記第１メモリセルにおけ
    る閾値電圧を変えるべく電荷ポンプを接続する過程を含
    む、該過程と、 第２メモリアレイにおける第２の選択されたメモリセル
    に書き込むべく第２の書込み動作を開始する過程であっ
    て、前記第２の書込み動作が、前記第２の選択されたメ
    モリセルを通して電流を流し、前記第２メモリセルにお
    ける閾値電圧を変えるべく前記電荷ポンプを接続する過
    程を有し、前記第２の書込み動作の開始が前記第１の書
    込み動作の開始の後で、且つ前記第１の書込み動作の終
    了前に発生する、該過程とを有することを特徴とする不
    揮発メモリへの書込み方法。
  16. 【請求項１６】 前記第１の書込み動作が、一定の時
    間だけ前記第１の選択されたメモリセルに電流を流すべ
    く前記電荷ポンプを接続した状態に保つ過程を含み、前
    記第２の書込み動作が、一定の時間前記第２の選択され
    たメモリセルに電流を流すべく前記電荷ポンプを接続し
    た状態を保つ過程を含むことを特徴とする請求項１５に
    記載の方法。
  17. 【請求項１７】 前記一定の時間が、前記書込み動作
    がメモリセルの閾値電圧を第１の二進法のレベルを表す
    レベルから、第２の二進法の値を表すレベルまで変える
    だけの十分な長い時間であることを特徴とする請求項１
    ６に記載の方法。
  18. 【請求項１８】 前記第１書込み動作が、 第１のインターバルの組の間、前記第１の選択されたメ
    モリセルに電流を流すべく前記電荷ポンプが接続された
    状態を維持する過程と、 第２のインターバルの組のそれぞれの間に、第１の選択
    されたメモリにおける閾値電圧が第１の目標レベルに達
    しているか否かを判定する過程であって、前記第２のイ
    ンターバルの組における各インターバルが、前記第１の
    インターバルの組のインターバルの１つによって第２の
    インターバルの組における他のインターバルから分離さ
    れる、該過程を有することを特徴とし、 前記第２書込み動作が、 前記第２の組のインターバルの間に前記第２の選択され
    たメモリセルに電流を流すべく前記電荷ポンプを接続さ
    れた状態に維持する過程と、前記第１の組のインターバ
    ルの間に、前記第２の選択されたメモリにおける閾値電
    圧が第２の目標レベルに達しているか否かを判定する過
    程とを含むことを特徴とする請求項１５に記載の方法。
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