JP2000078057A

JP2000078057A - Ｃｄｍａ受信装置のサーチ装置

Info

Publication number: JP2000078057A
Application number: JP24815298A
Authority: JP
Inventors: Norio Kubo; 徳郎久保; Morihiko Minowa; 守彦箕輪; Kensuke Sawada; 健介沢田; Noriyuki Kawaguchi; 紀幸川口; Koji Matsuyama; 幸二松山; Masahiko Asano; 賢彦浅野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2000-03-14
Anticipated expiration: 2018-09-02
Also published as: US6754256B1; JP3695732B2

Abstract

(57)【要約】【課題】本発明は、ＣＤＭＡ受信装置において受信信号
中の拡散コード系列との同期タイミングをサーチするサ
ーチ装置（サーチャー）に関し、真値としてデータを扱
うのと同等もしくはそれ以上に相関値のダイナミックレ
ンジを拡大すると共にそのビット数の削減を図ることを
目的とする。【解決手段】拡散コード系列でスペクトル拡散された受
信信号について該拡散コード系列の相関をとる相関器
と、この相関器出力値もしくはそれに相応する値をより
小さいデータ幅の値に非線形変換して相関値情報とする
非線形変換手段とを備え、該非線形変換された相関値情
報を用いて受信信号中の拡散コード系列との同期タイミ
ングのサーチ処理を行うように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤＭＡ受信装置
において受信信号中の拡散コード系列との同期タイミン
グをサーチするサーチ装置（サーチャー）に関する。

【０００２】直接拡散符号分割多元接続（ＤＳ−ＣＤＭ
Ａ）方式等のＣＤＭＡ方式を移動通信に適用した場合、
パス検出を行って逆拡散コードのタイミングを検出する
ためのサーチャー機能は、受信装置において必須の機能
である。このサーチャー機能を実現するにあたっては、
相関器出力から得られる相関値情報のビット数の削減を
図るとともに、そのダイナミックレンジを従来と同様も
しくはそれ以上に拡大しつつできることが必要とされて
いる。

【０００３】

【従来の技術】図１７には移動体通信等で用いられる符
号分割多元接続（ＣＤＭＡ）方式の構成概念が示され
る。図示するように、送信側では、情報データ（例えば
１０ｋbps のレート）を変調器８１を用いて拡散コード
系列（例えば１Ｍcps のレート）で変調してスペクトル
拡散を行い、送信機８２で無線送信する。受信側では、
スペクトル拡散された無線波を受信機８５で受信し、拡
散コード発生器８７で発生した送信側と同じパターンの
拡散コード系列を、逆変調器８６により受信波に乗じる
ことで逆拡散を行って元の情報データを復調する。この
逆拡散を行う際、拡散コード発生器８７で発生した拡散
コード系列と受信波中の拡散コード系列との同期をとる
ために、サーチ装置８８は受信波中の拡散コード系列の
入力タイミングを検出し、拡散コード発生器８７に対し
てその発生する拡散コード系列が受信波中の拡散コード
系列と同期するようその発生タイミングを指示する。

【０００４】図１８にはこのサーチ装置８８の構成例が
示される。図示するように、入力信号（例えば８ビット
並列信号）はまず相関器９０に入力される。相関器９０
は、入力信号が逐次に入力される多段のシフトレジスタ
９１と、拡散コード系列の一部（例えばパイロット信
号）を記憶するメモリ９２と、シフトレジスタ９１の出
力系列とメモリ９２の出力系列とを各チップ毎に比較
（具体的には排他的論理和演算）して両者が一致した時
に“Ｈ”レベル信号を出力する比較器９３と、各比較器
９３の出力を加算する加算器９４とからなる。この相関
器９０は、逐次に入力される受信波中の拡散コード系列
がメモリ９２にセットされている拡散コード系列（一
部）と一致した時にその出力として最大振幅を出力する
ものであり、それにより受信波中の拡散コード系列の入
力タイミングを検知する。

【０００５】相関器９０の出力値（例えば１０ビット）
は次に乗算器９５により２乗計算されて電力値（例えば
２０ビット）に変換され、加算器９６を介して遅延プロ
ファイルメモリ９７に遅延プロファイルとして格納され
る。この遅延プロファイルデータは、逐次に入力される
電力値が加算器９６で巡回積分により累積加算されるこ
とで生成される。

【０００６】

【発明が解決しようとする課題】従来のサーチ装置にお
いては、相関器９０の出力以降、データは真値で扱われ
ている。このため、例えば１０ビットの相関値を電力の
ディメンジョンに変換（２乗演算）すると、２０ビット
にデータ幅が拡大することになる。この結果、演算の回
路規模が増大すると共に、演算速度が低下する。また遅
延プロファィルを格納しておくためのメモリ量も増大す
る。

【０００７】このため、従来は、例えば２０ビットに拡
大したデータ幅の下位１０ビットを削除して上位１０ビ
ットだけで処理を行うなどしてデータ幅を縮小していた
が、この場合には必然的にデータのダイナミックレンジ
が小さくなってしまうという問題がある。

【０００８】また、たとえ２０ビットのデータ幅におい
ても、データのダイナミックレンジは６０デシベル（d
B）しかなく，さらにダイナミックレンジを拡大できる
手法が望まれる。

【０００９】また、同様の問題は、相関器出力値を電力
変換して処理する場合だけでなく、相関器出力値をその
まま利用してサーチ動作を行うような場合についても言
えるものであり、相関器出力値を、少ないデータ幅でか
つダイナミックレンジを広くとれるようにしてサーチ動
作に利用できることが必要とされている。

【００１０】本発明は、かかる問題点に鑑みてなされた
ものであり、サーチ動作において用いる相関値の情報を
非線形処理するという着想に基づき、真値としてデータ
を扱うのと同等もしくはそれ以上に相関値のダイナミッ
クレンジを拡大すると共にそのビット数の削減を図るこ
とを目的とする。

【００１１】

【課題を解決するための手段および作用】上述の課題を
解決するために、本発明においては、第１の形態とし
て、拡散コード系列でスペクトル拡散された受信信号に
ついて該拡散コード系列の相関をとる相関器と、この相
関器出力値もしくはそれに相応する値をより小さいデー
タ幅の値に非線形変換して相関値情報とする非線形変換
手段とを備え、該非線形変換された相関値情報を用いて
受信信号中の拡散コード系列との同期タイミングのサー
チ処理を行うように構成されたＣＤＭＡ受信装置のサー
チ装置が提供される。このサーチ装置によれば、サーチ
動作に用いる相関値情報を、真値としてデータを扱うの
と同等もしくはそれ以上にダイナミックレンジを拡大し
つつ、データ幅（ビット数）の削減を図ることができ、
このデータを用いてサーチ処理を行うことで、回路規模
の削減や演算速度の向上が可能となる。

【００１２】また本発明においては、第２の形態とし
て、拡散コード系列でスペクトル拡散された受信信号に
ついて該拡散コード系列の相関をとる相関器と、この相
関器出力値をより小さいデータ幅の値に非線形変換して
相関値情報とする非線形変換手段とを備え、該非線形変
換された相関値情報を用いて受信信号中の拡散コード系
列との同期タイミングのサーチ処理を行うように構成さ
れたＣＤＭＡ受信装置のサーチ装置が提供される。この
サーチ装置によれば、サーチ動作に用いる相関値情報
を、真値としてデータを扱うのと同等もしくはそれ以上
にダイナミックレンジを拡大しつつ、データ幅（ビット
数）の削減を図ることができ、このデータを用いてサー
チ処理を行うことで、回路規模の削減や演算速度の向上
が可能となる。

【００１３】また本発明においては、第３の形態とし
て、拡散コード系列でスペクトル拡散された受信信号に
ついて該拡散コード系列の相関をとる相関器と、この相
関器出力値をより小さいデータ幅に非線形変換された値
による電力値へ変換して相関値情報とする変換手段とを
備え、該非線形変換された相関値情報を用いて受信信号
中の拡散コード系列との同期タイミングのサーチ処理を
行うように構成されたＣＤＭＡ受信装置のサーチ装置が
提供される。このサーチ装置によれば、サーチ動作に用
いる相関値情報を、真値としてデータを扱うのと同等も
しくはそれ以上にダイナミックレンジを拡大しつつ、デ
ータ幅（ビット数）の削減を図ることができ、この相関
値情報を用いてサーチ処理を行うことで、回路規模の削
減や演算速度の向上が可能となる。

【００１４】また本発明においては、第４の形態とし
て、拡散コード系列でスペクトル拡散された受信信号に
ついて該拡散コード系列の相関をとる相関器と、この相
関器出力値を電力値に変換する電力値変換手段と、該電
力値に変換された相関器出力値をより小さいデータ幅の
値に非線形変換して相関値情報とする非線形変化手段と
を備え、該非線形変換された相関値情報を用いて受信信
号中の拡散コード系列との同期タイミングのサーチ処理
を行うように構成されたＣＤＭＡ受信装置のサーチ装置
が提供される。このサーチ装置によれば、サーチ動作に
用いる相関値情報を、真値としてデータを扱うのと同等
もしくはそれ以上にダイナミックレンジを拡大しつつ、
データ幅（ビット数）の削減を図ることができ、この相
関値情報を用いてサーチ処理を行うことで、回路規模の
削減や演算速度の向上が可能となる。

【００１５】また本発明においては、第５の形態とし
て、拡散コード系列でスペクトル拡散された受信信号に
ついて該拡散コード系列の相関をとる相関器と、該相関
器出力値をより小さいデータ幅の値に非線形処理する非
線形処理手段と、該非線形処理された相関器出力値を電
力値に変換して相関値情報とする電力値変換手段とを備
え、該電力変換された相関値情報を用いて受信信号中の
拡散コード系列との同期タイミングのサーチ処理を行う
ように構成されたＣＤＭＡ受信装置のサーチ装置が提供
される。このサーチ装置によれば、サーチ処理に用いる
相関値情報を、真値としてデータを扱うのと同等もしく
はそれ以上にダイナミックレンジを拡大しつつ、データ
幅（ビット数）の削減を図ることができ、この相関値情
報を用いてサーチ処理を行うことで、回路規模の削減や
演算速度の向上が可能となる。

【００１６】上述の各形態において、非線形変換手段に
よる非線形変換は、入力信号値をその入力信号値よりも
小さいデータ幅の値に対数化する処理であるように構成
できる。このように対数やＸ^1/n（ｎ乗根）等による処
理をする。対数については底は限定しないが、底により
ダイナミックレンジが変わる。代表的な底として１０．
ｅ（２．７１８２）等があり、値が大きい程ダイナミッ
クレンジが広くなる。

【００１７】また上述の各形態において、該非線形変換
手段による非線形変換は、入力信号値をその入力信号値
よりも小さいデータ幅の値に常用対数化する処理であ
り、該電力値変換手段は真値の２乗演算を対数値のビッ
トシフトにより実現するように構成できる。これによ
り、相関器出力値の電力変換には真値では２乗演算が必
要となるところを、対数化することによりこの２乗演算
が対数値での２倍演算だけとなり、この２倍演算はビッ
トシフトで実現できるので、演算が簡単となり回路構成
および回路規模の点で有利となる。

【００１８】また上述の各形態において、該相関器は複
数シンボル分の整合フィルタを使用してそれら複数シン
ボルの相関値を振幅合成または絶対値合成して相関器出
力値とするように構成できる。

【００１９】また上述の第３〜５の形態において、受信
信号の信号フォーマットは、既知データである複数シン
ボルのパイロット信号が情報データ中に周期的に挿入さ
れているものであり、該相関器は複数シンボル分の整合
フィルタを使用してそれら複数シンボルの相関値を振幅
加算または絶対値加算して相関器出力値とするように構
成したものであり、該相関器における振幅合成または絶
対値合成により受信信号中の隣り合うパイロット信号に
対しては真値において加算し、情報データを挟んだパイ
ロット信号のブロック同士においては２乗演算による電
力変換を施して、対数加算手段で電力加算による巡回積
分を行わせるように構成できる。この連続するパイロッ
ト信号の振幅または絶対値合成により大幅にＳ／Ｎ比の
向上が図れ、巡回積分の回数の削減や受信レベルの低着
信状態でのサーチ動作の可能化を図れる。また、巡回積
分を電力加算により行って位相回転等の影響をなくすこ
とができる。

【００２０】また上述の各形態において、適用されるＣ
ＤＭＡ受信機が受信信号の自動利得制御機能を備えてお
り、相関値情報を用いて受信信号中の拡散コード系列と
の同期タイミングのサーチ処理を行うにあたって、Ｓ／
Ｎ比の向上を図るために相関値情報の巡回積分を行うよ
うに構成されており、この巡回積分の際に受信信号を自
動利得制御したゲインを用いて、相関値情報に対して対
数による加減算をすることで、相関値情報における自動
利得制御の影響をキャンセルするように構成できる。こ
のように、対数化することによりゲインのキャンセルを
加減算で行うことが可能となり、回路規模、消費電力の
削減が図られる。

【００２１】また上述の各形態において、前記の非線形
変換および／または電力値変換の演算をメモリテーブル
を用いて処理するように構成できる。対数変換および対
数加算等の対数における演算は一般に複雑な回路となる
が、これをメモリテーブルを用いた簡単な回路で処理で
きる。

【００２２】また上述の各形態において、該非線形変換
手段は、複数の比較器であって対数値のステップ幅で段
階分けされた閾値がそれぞれ入力されて、入力信号を該
閾値と比較するものと、それら比較器の出力信号を加算
する加算器とを含み構成するようにできる。この回路で
は、真値による入力信号の値に応じてその値に応じた比
較器（例えば閾値がその値以下の全ての比較器）から出
力信号が出され、その出力信号を加算することで対数化
された信号を得ることができる。このようなロジックに
よる対数変換を行うようにすることで、上述のメモリテ
ーブルを用いて対数変換を行うものに比べて、回路規模
の点で有利となる。さらに、この非線形変換手段は、真
値による入力信号をＮ分割して、入力された入力信号が
そのいずれの範囲に属するかを判断する判断手段と、そ
の判断結果に応じて各比較器に入力する閾値を切り換え
る切換え手段と、その判断結果に応じて加算器の出力信
号に所定の対数値を加算する加算手段とを更に備える形
に構成できる。このように判断手段により入力信号がＮ
分割した何れの範囲に属するかを判定し、その範囲に応
じて比較器の閾値を変えてやることで、閾値を前述の場
合に比べてほぼ１／Ｎにすることができる。このよう
に、前述のロジックによる対数変換の構成は、対数化の
精度を上げるに従い比較器の数が増え回路規模が大きく
なっていく問題点があるが、この構成とすることで比較
器の数を減らし回路規模の削減を図ることができる。

【００２３】また上述の各形態において、相関値情報を
用いて受信信号中の拡散コード系列との同期タイミング
のサーチ処理を行うにあたって相関値情報の巡回積分を
行う場合に用いる対数加算を、加算される２つの対数値
の差を求め、その差の値に相応する値を該２つの対数値
のうちの大きい方に加算して加算結果とすることで行う
ように構成できる。対数変換および対数加算等の対数に
おける演算は一般に複雑な回路となるが、かかる対数加
算アルゴリズムに従い対数加算を行わせると、回路規模
を削減することができる。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の種
々の実施形態を説明する。〔実施形態１〕図１に本発明の実施形態１としてのサー
チ装置の構成例を示す。相関器１には受信機で受信され
た受信信号（入力信号）が逐次に入力され、前述したよ
うに、その入力信号中の拡散コード系列と相関器１に予
めセットされている拡散コード系列（一部）との相関が
演算されて、その演算結果の相関値が出力される。

【００２５】通常、この相関器出力値は真値である。な
おここでは、真値とはそれが取りうる最大値／最小値の
間のいずれの箇所においても同じ数値幅を単位として増
減する値をいうものとする。かかる真値である相関器出
力値を、広いダイナミックレンジに対応させる場合に
は、非常に多くのビット数を必要とする。そのため、遅
延プロファィルメモリ３のビット数が増え回路規模の増
大が起こる。

【００２６】そこで図１に示すように、相関器出力値を
非線形処理部２で非線形処理して相関器出力値のビット
数よりも少ないビット数からなる非線形値に変換し、デ
ータのビット数の削減を図っている。この非線形値と
は、例えば対数値などのようなもので、その取りうる最
大値／最小値の間の各箇所に応じて増減の単位である数
値幅（ステップ幅）が異なるような値である。対数値の
場合には例えば０．４dB／ステップなどのようにして、
その値が小さい時は増減の単位である数値幅が小さく
（狭く）、その値が大きい時にはその数値幅も大きく
（広く）なる。

【００２７】〔実施形態２〕実施形態２は、実施形態１
における非線形処理方法の具体例として、相関器出力値
（真値）に対して対数化およびｎ乗根による処理を行う
よう構成したものであり、実施形態１における非線形処
理部２が対数変換部に置き換えられる（図示しない）。
その他の構成は図１に示した実施形態１と同様とする。

【００２８】この実施形態２の対数変換部における対数
化にあたっては、対数の底の値は何でも良いが、底が大
きい程ダイナミックレンジが大きくなる。但し、あまり
大きな底での変換を行うと、真値の値が大きい時に分解
能によっては、真値同士の比較にあたって、その大小の
区別ができなくなる場合があるので、注意が必要であ
る。

【００２９】〔実施形態３〕図２には本発明の実施形態
３としてのサーチ装置の構成例が示される。この実施形
態２は、実施形態１における非線形処理方法の具体例と
して、相関器出力（真値）に対して対数化およびｎ乗根
による処理を行うよう構成すると共に、対数変換後の相
関器出力値（対数値）を巡回積分することで遅延プロフ
ァイルを生成するようにしたものである。

【００３０】この実施形態３では、相関器として１シン
ボル長のタップ数を持つ整合フィルタ（ＭＦ）４を使用
しており、この整合フィルタ４は真値により相関値を出
力する。また、実施形態１における非線形処理部２が対
数変換部５に置き換えられている。整合フィルタ４の相
関器出力値（真値）はこの対数変換部５で対数値に対数
変換され、その後、この相関器出力値（対数値）は対数
加算部６により遅延プロファイルメモリ７の格納データ
と対数加算（対数同士の加算）されることで、決められ
た回数分の巡回積分が行われて、遅延プロファイルメモ
リ７において遅延プロファイルが生成される。

【００３１】かかる構成とすることにより、遅延プロフ
ァイルメモリ７に格納する相関値データ（遅延プロファ
イル）等として、相関器出力値を真値で扱う場合と同等
のダイナミックレンジを必要とする場合でも、対数変換
後の相関器出力値（対数値）のビット数を減らすことが
でき、よって回路規模が小さくなる。

【００３２】〔実施形態４〕図４には本発明の実施形態
４としてのサーチ装置の構成が示される。この実施形態
４は、図３に示すようにパイロット信号（既知データ）
が情報データの間に等間隔で挿入されている信号フォー
マットの入力信号に対して拡散コード系列の入力タイミ
ングのサーチを行うものである。

【００３３】図３において、この信号フォーマットで
は、４つのパイロット信号Ｐ１〜Ｐ４で１つのパイロッ
トブロックが構成されており、このパイロットブロック
が情報データを挟んで等間隔に連続して配置されている
ものであり、例えば各パイロット信号Ｐ１、Ｐ２、Ｐ
３、Ｐ４間の時間間隔は１２５μＳ、各パイロットブロ
ック間の時間間隔は６２５μＳとなっている。かかる信
号フォーマットでは、１つのパイロットブロック内の各
パイロット信号Ｐ１、Ｐ２、Ｐ３、Ｐ４では時間間隔が
小さいため位相回転等の影響が少ないのでこれらを電圧
加算（振幅合成）して１つの相関値データとすることが
できるが、各パイロットブロック間では時間間隔が大き
いため位相回転等の影響を受ける可能性があるので、各
パイロットブロック同士のデータは電圧加算することは
適当でなく、そのため２乗演算して電力値に変換して電
力加算とすることが必要である。

【００３４】すなわち、サーチ装置は、このような信号
フォーマットの入力信号に対して、連続するパイロット
信号Ｐ１〜Ｐ４から相関値を検出し電圧加算を行って相
関器出力値（真値）とする。そして、情報データを挟ん
だパイロットブロック同士では、各パイロットブロック
の相関器出力値（真値）に対して２乗演算を施して電力
値に変換した後に、それら各パイロットブロックの相関
器出力値の２乗値同士を加算（電力加算）する。このよ
うに、連続するパイロット信号の相関値の電圧加算（振
幅合成）を行うことにより大幅にＳ／Ｎの向上が図れ、
そのため、巡回積分の回数を減らすことや、受信レベル
がより低着信の状態においてサーチ動作が可能となる。

【００３５】図４に示した実施形態４の構成は、上述の
サーチ動作を実現するものある。図３の信号フォーマッ
トの例では４シンボルのパイロット信号Ｐ１〜Ｐ４が連
続しているので、実施形態４の相関器である整合フィル
タ８では４シンボルの電圧加算（振幅合成）を行って相
関器出力値として出力するよう構成してある。

【００３６】その後、この整合フィルタ８からの相関器
出力値に対して、連続しないパイロットブロックとの電
力加算のために、乗算器９で２乗演算を施して電力値に
変換する。この２乗演算により電力値データのビット数
が増大することになるが、本発明では、この電力値に対
してさらに対数変換部５で常用対数変換処理を行って常
用対数化を行い、それにより電力値データのビット数の
削減を実行している。

【００３７】例えば、整合フィルタ８の相関器出力値が
１６ビット幅であった場合は、２乗演算によリ３２ビッ
トになり、このビット数の増大による回路規模の増大や
処理速度の低下などその後の回路部分におけるインパク
トはかなり大きいと言える。しかし、この実施形態４の
ように常用対数化を行うと、３２ビットと同じダイナミ
ックレンジをわずか８ビット（但し、分解能を０．３７
５dBとした場合）で実現することができる。

【００３８】常用対数化した電力値は、前述の実施形態
３と同様に、対数加算部７と遅延プロファイルメモリ７
を用いて巡回積分し、その結果として得られる遅延プロ
ファイルは遅延プロファイルメモリ７に格納する。

【００３９】〔実施形態５〕図５には本発明の実施形態
５としてのサーチ装置の構成が示される。実施形態４に
おいては、１つのパイロットブロックにおける連続する
パイロット信号Ｐ１〜Ｐ４から相関値を検出して電圧加
算を行い、さらに情報データを挟んだパイロットブロッ
ク同士では２乗演算を施してそれらの２乗演算データ同
士は電力加算としているが、この実施形態５（図５）は
連続するパイロット信号Ｐ１〜Ｐ４に対して、実施形態
４での電圧加算に換えて、絶対値加算（各パイロット信
号Ｐ１〜Ｐ４の相関値の絶対値を求めて加算）を行い、
情報データを挟んだパイロットブロック同士では、実施
形態４と同様に、２乗演算を施して電力加算とするもの
である。

【００４０】この実施形態５では、絶対値加算した相関
器出力値を、実施形態４と同様に、電力値に変換した後
で、対数変換部５により対数化を行い、データのビット
数の削減を実行している。

【００４１】〔実施形態６〕図６には本発明の実施形態
６としてのサーチ装置が示される。実施形態４の構成で
は、相関器出力値を２乗演算後に対数化しているが、図
６に示すように、この実施形態６の構成では、整合フィ
ルタ８の相関器出力値をまず対数変換部１０で対数変換
し、その変換された相関器出力値（対数値）に対してビ
ットシフトを行うことで電力値に変換している。このよ
うに、整合フィルタ８での電圧加算（振幅合成）後すぐ
にその相関器出力値の対数化を行うと、真値の２乗演算
は対数では単純な２倍演算となりこの２倍演算はビット
シフトのみで実現できるので、電力値の演算をビットシ
フトで実現可能となる。よって、本構成により真値の２
乗演算という回路規模や動作速度的にも非常に不利な演
算を、ビットシフトのみを行う単純な回路で実現できる
ため、回路規模の大幅な削減が可能となる。

【００４２】〔実施形態７〕図７には本発明の実施形態
７としてのサーチャ装置の構成が示される。図８はこの
実施形態７のサーチャ装置が適用されるＣＤＭＡ線形受
信装置を示すものであり、ＡＧＣ（自動利得制御）機能
を備えている。

【００４３】図８において、５１は無線受信波の雑音周
波数を除く帯域フィルタ、５２は無線受信波を線形増幅
する線形増幅器、５３は無線受信波を中間周波数帯へ変
換する周波数変換器、５４は中間周波数帯におけるＡＧ
Ｃ（自動利得制御）を行うための可変減衰器、５５は受
信波をＩチャネルとＱチャネルに復調する直交復調器、
５６と５７はＩチャネルデータとＱチャネルデータとを
それぞれＡ／Ｄ変換して逆拡散部に出力するＡ／Ｄ変換
器、５８はＩチャネルデータとＱチャネルデータとの振
幅値に基づいて可変減衰器５４のゲイン（減衰率）を制
御するための制御電圧を発生するＡＧＣ制御部、５９は
ＩチャネルデータとＱチャネルデータを入力信号として
受信波の拡散コード系列の同期をとるためのタイミング
検出をするサーチ装置である。

【００４４】この図７に示す線形受信装置においては、
Ａ／Ｄ変換器５６、５７のダイナミックレンジを十分生
かすために、Ａ／Ｄ変換器５６、５７への入力を一定に
する目的でＡＧＣ機能を有しており、この構成例では中
間周波数（ｌＦ）帯においてＩＦ−ＡＧＣを有している
構成としている。すなわち、このＡＧＣ機能では、Ａ／
Ｄ変換器５６、５７の出力値のレベルをＡＧＣ制御部５
８で検出し、この出力レベルが無線受信波の受信レベル
の大小にかかわりなくほぼ一定になるように、可変減衰
器５４のゲインを調整している。

【００４５】一方、サーチ装置５９に入力される入力信
号は、ＡＧＣ機能のゲインを可変することで一定レベル
となったものが入力されている。この結果、ＡＧＣを持
つ受信装置におけるサーチ装置５９の相関器出力値は、
仮に相関値が同じ値であったとしても、その相関値を検
出した時の可変減衰器５４のゲインが異なっている場合
には、実質的には同じ大きさの相関値とはいえないこと
になる。

【００４６】特に、これまで示してきた構成では、Ｓ／
Ｎ比の向上を目的として巡回積分を行っているが、この
積分動作を行う際の相関値を求めた時のＡＧＣのゲイン
がそれぞれ違っている可能性があり、よってこの積分動
作を行う際には、ＡＧＣのゲインの違いをキャンセルす
る必要がある。すなわち、可変減衰器５４で受信波に乗
じたゲイン値で相関値を除算することで、相関値からＡ
ＧＣの影響をなくしている。このように、このゲインの
キャンセル動作のためには、相関値を真値で扱う場合に
は、通常、乗算および除算が必要となる。一方、このキ
ャンセル動作のための乗算および除算演算は、相関値を
対数化することで加減算にすることができる。

【００４７】図８に示す実施形態７は、かかるＡＧＣの
ゲインのキャンセル機構を備えたサーチ装置である。図
８において、入力信号は前述した４シンボル分の整合フ
ィルタ８に入力され、その相関器出力値は対数変換＆２
乗演算部１０で対数変換され更に２乗演算されて、ＡＧ
Ｃゲインのキャンセルを行うキャンセル部１２に入力さ
れる。このキャンセル部では、相関器出力値の２乗値
（対数）に対してＡＧＣのゲイン（対数）を加減算する
ことで、前述した真値における乗除算を実現して、相関
値におけるＡＧＣゲインの影響をキャンセルしている。
このキャンセル部１２の出力は対数加算部６に入力され
て、遅延プロファイルメモリ７の格納データと巡回積分
されて遅延プロファイルが生成され、これが遅延プロフ
ァイルメモリ７に格納される。１３は制御電圧／ゲイン
変換部であり、この変換部１３はＡＧＣ制御部５８から
のＩＦ−ＡＧＣ制御電圧をＩＦ−ＡＧＣゲインに変換し
てキャンセル部１２に入力する。

【００４８】このように、この実施形態７では、相関値
におけるＡＧＣゲインの影響を除去したうえで相関値の
巡回積分を行うようにしているので、受信装置の持つＡ
ＧＣ機能のためにサーチ装置の動作が望ましくない影響
を受けることを防止できる。さらに、相関器出力値を対
数化してからＡＧＣゲインのキャンセル演算を行ってい
るので、その演算を単純な加減算で実現でき、よって回
路規模、消費電力の削減が図られている。

【００４９】〔実施形態８〕図９には本発明の実施形態
８としてのサーチ装置が示される。前述してきた本発明
によるサーチ装置の構成では、相関器出力値の対数変換
回路および対数加算回路が必要となる．これら変換およ
び演算動作は通常の加減算や乗除算で実現しにくいもの
である。そこで図９に示す実施形態８では、メモリテー
ブルを用いてこれらの演算処理を行うようにしている。

【００５０】すなわち、図９において、整合フィルタ８
からの相関器出力値（真値）を変換テーブル１４に入力
する。この変換テーブル１４は、相関器出力値（真値）
の各値に対してその値を対数変換かつ２乗演算した値を
対応テーブルの形で予め対応づけて記憶したメモリから
なり、整合フィルタ８からの相関器出力値（真値）をア
ドレス入力として、その相関器出力値に対応した変換値
（対数）を対数加算テーブル１５に出力する。この対数
加算テーブル１５もまた、変換テーブル１４からの相関
値（対数）と遅延プロファイルメモリ７からの出力（対
数）との各組合せに対して、その両者の対数加算値を対
応テーブルの形で予め対応づけて記憶したメモリからな
り、変換テーブル１４からの相関値（対数）と遅延プロ
ファイルメモリ７からの出力（対数）とをアドレス入力
として、その対数加算値をデータ出力するようになって
いる。

【００５１】〔実施形態９〕図１０には本発明の実施形
態９として、上述した各サーチ装置に用いられる対数変
換＆２乗演算を行う変換部分の構成例が示される。上述
の実施形態８のメモリテーブルを用いて対数変換を行う
方法は、装置を比較的簡単に実現できる方法として有用
ではあるが、一方、メモリの回路規模および動作速度の
点においては不利である。そこで、この実施形態９では
図１０に示す構成でロジックによる対数変換を行わせて
いる。

【００５２】この実施形態９は、１６ビットの整合フィ
ルタ出力（真値の振幅値）を８ビットの電力値（対数）
に変換する回路の構成例であり、２５６個の比較器３２
₁〜３２₂₅₆と２５６個の定数テーブル（図示しない）
により構成されている。

【００５３】整合フィルタからの相関器出力値（８ビッ
トの真値データ）を絶対値変換部３１に入力してその絶
対値を求め、その絶対値出力を比較器３２₁〜３２₂₅₆
のＡ入力端子に入力する。各比較器３２₁〜３２₂₅₆の
Ｂ入力端子には、定数テーブル（図示しない）からそれ
ぞれ定数Ｘ₁〜Ｘ₂₅₆が入力されている。各比較器３２
₁〜３２₂₅₆はＡ入力とＢ入力の大小比較を行って、Ａ
入力がＢ入力よりも大きいときに“１”を加算器３３に
出力する。加算器３３は各比較器３２₁〜３２ ₂₅₆から
の“１”出力を加算して、２乗演算した相関値を対数値
として出力する。

【００５４】各定数Ｘ₁〜Ｘ₂₅₆は、相関器出力値（１
６ビットの真値）を２乗演算した値を、対数変換後のデ
ータ幅である８ビットに対応する２５６ステップの対数
値に変換する際における、各ステップに対応する真値の
閾値（ステップの上限値）に対応するものであり、この
ステップは相関器出力値が小さい時はステップ幅（真
値）が小さく、相関器出力値が大きくなるに従って対数
関数的にステップ幅（真値）が大きくなっている。具体
的には、この実施形態９の構成では、０．４dB／ステッ
プとして１０２dBのダイナミックレンジを持つようにし
ている。

【００５５】〔実施形態１０〕図１１には本発明の実施
形態１０として、上述したサーチ装置に用いられる対数
変換＆２乗演算を行う変換部分の他の構成例が示され
る。上述の実施形態９の構成では、対数化の精度を上げ
るためには、対数化したデータのビット数分の数だけ比
較器が必要となる。そこで、図１１に示すように、比較
器の数をほぼ半分の（１２８＋１）個にし、最上段の比
較器３４により、入力された相関器出力値（真値）が対
数値の半分（Ｙ₁₂₈）より上か下かの判断を行わせ、そ
の結果により各比較器３２₁〜３２₂₅₆のＢ入力端子に
入力する定数Ｘ₁〜Ｘ₁₂₈を選択器３６により選択す
る。また、比較器３４により対数値の上半分と判断され
た場合には、選択器３５で対数値１２８を選択して加算
器３８により加算器３７の出力（対数値）に加算し、一
方、対数値の下半分と判断された場合には加算する対数
値を０とすることで、０〜２５５の数値範囲の対数値出
力を実現している。

【００５６】この各定数切換えは、相関器出力値（真
値）を対数幅の間隔（例えば０．４dB／ステップ）でＹ
₀〜Ｙ₂₅₅の２５６ステップに分け、入力された相関器
出力値（真値）が対数値の下半分であった場合にはＹ₀
〜Ｙ₁₂₇を、また上半分であった場合にはＹ₁₂₈〜Ｙ
₂₅₅をそれぞれ定数Ｘ₁〜Ｘ₁₂₈として用いるものであ
る。

【００５７】この実施形態１０の構成により、前述の実
施形態９に比べて比較器の数がほぼ半分になる。

【００５８】図１２の実施形態の構成も同様な考え方に
基づくものであり、相関器出力値（真値）を４分割して
比較する定数を選択するようにし、比較器の数を前述の
実施形態９に比べてほぼ１／４にしたものである。

【００５９】すなわち、３つの比較器３４₁〜３４₃で
相関器出力値が４分割した範囲の何れに属するかを判断
し、その判断結果に応じて、比較器３２₁〜３２₆₃に入
力する定数Ｘ１〜Ｘ₆₃の値を切り換えるとともに、加算
器３９の出力値に加算する対数値を選択器４１で０、６
４、１２８、１９２の中から選択する。また４分割した
各範囲での相関器出力値を比較器３２₁〜３２₆₃で検出
して、加算器３９で加算して対数値とし、それに前述の
対数値０、６４、１２８または１９２を加算すること
で、最終的な０〜２５５の範囲の対数値出力を得る。

【００６０】〔実施形態１１〕図１３、図１４は本発明
の実施形態１１を説明するための図であり、図１３は対
数加算アルゴリズムの例を示し、図１４はこの対数加算
アルゴリズムの原理を説明するためのテーブルである。

【００６１】前述の実施形態８のメモリテーブルを用い
て対数加算を行う方式では、メモリの回路規模および動
作速度の点において不利である。そこで、この実施形態
１１では、図１３に示すアルゴリズムに従い対数加算を
行わせるものである。

【００６２】例えば、対数値を０．４dB／ステップとし
て対数化を行っている場合（０．４dBの分解能の場
合）、対数加算では、ある値Ａ（dB）とある値Ｂ（dB）
を加算した場合、ＡとＢとの値の差が１２．８dBより大
きかった場合、加算結果はほぼ大きい方の値と同じにな
ってしまう。よってＡとＢとの値の差Δが１２．８dB
（３２）より小さい時のみ、その差Δがいくつかを計算
し、その差Δに応じて決められる定数δを大きい値の方
に加算してやれば良い。

【００６３】図１４はかかる関係を表に示したものであ
り、この図１４の表によれば、Ａ（dB）とＢ（dB）の差
Δ（dB）の大きさに応じて、所定の定数δをＡとＢのう
ちの大きい方に加算することで、Ａ＋Ｂ（dB）の値を求
めることができることが分かる。なお、この表中の括弧
（）中の値はハードウェア上の値を表しており、１ス
テップ＝０．４dBである。

【００６４】図１３の対数加算アルゴリズムでは、Ａと
Ｂの大小比較を行い（ステップＳ１）、例えばＡ＞Ｂの
時には、その差Ｙ（＝ΔdB）をＹ＝Ａ−Ｂで求め（ステ
ップＳ２）、この差Ｙが３２以上であれば、大きい方の
値Ａを加算結果の対数値Ｃ（＝Ａ＋Ｂ）とし、３２以下
であれば、その値に応じて、大きい方の値Ａに所定の定
数δを加算して、加算結果の対数値Ｃとする（ステップ
Ｓ７〜Ｓ１４）。また、Ａ＝Ｂの時には、ＡまたはＢに
８を加算して、加算結果の対数値Ｃとする（ステップＳ
３）。また、Ａ＜Ｂの時には、大きい方の値としてＢを
用いることを除いては上述のステップＳ２、Ｓ５〜Ｓ１
４と同様のことを行って、加算結果の対数値Ｃを求める
（ステップＳ４、Ｓ１５〜Ｓ２４）。

【００６５】〔実施形態１２〕図１５、図１６にはそれ
ぞれ本発明の実施形態１２として、上述したサーチ装置
に用いられる対数加算を行う回路部分を、ロジック回路
による対数加算で行う回路で構成する場合の例が示され
る。これらの回路は、図１３のアルゴリズムを実際のハ
ードウェア構成にしたものである。図１５と図１６の回
路は基本的には同じものであるが、図１５の構成の方が
若干複雑な構成となるが、持つメモリの量（２５６ビッ
ト）が少なく、図１６の方が構成が単純であるが図１５
の構成より若干メモリ量（２０４８ビット）が増える構
成となっている。いずれの構成にしても回路規模は小規
模ですむものである。

【００６６】具体的には、図１５に示す対数加算回路で
は、図１３におけるステップＳ１の大小比較を比較器６
１で行い、その比較結果に応じて、スイッチ部６２で、
入力信号ＡとＢがＡ＞ＢであればＡ＝Ｘ、Ｂ＝Ｙに、Ａ
＜ＢであればＡ＝Ｙ、Ｂ＝Ｘとなるように、その出力を
切り換えることで、ステップＳ５〜Ｓ１４とステップＳ
１５〜Ｓ２４との流れの切り換えに相当する処理を行っ
ている。そして、減算器６３で入力ＡとＢの差をとる
（ステップＳ５、Ｓ４に相当する処理）。この差が３２
より大きければ、ＡとＢのうちの大きい方（＝Ｘ）を加
算結果（Ａ＋Ｂ）dBとして出力するようスイッチ６５、
６９を切り換える。この差が３２以下であればその差の
値（０〜３１）に応じてＲＯＭ６７から定数δを読み出
し、これを入力ＡとＢのうちの大きい方（＝Ｘ）に加算
器６０で加算して加算結果（Ａ＋Ｂ）dBとして出力する
ようスイッチ６５、６９を切り換える。また、Ａ＝Ｂで
ある時には入力Ａに加算器６８で８を加算した値を選択
して加算結果（Ａ＋Ｂ）dBとして出力するようスイッチ
６９を切り換える。

【００６７】さらに図１６に示す対数加算回路では、上
述の減算器６３以降の処理を行う回路部分をＲＯＭテー
ブル７１に置き換えて処理を行っているものである。

【００６８】

【発明の効果】以上説明した様に、本発明によりサーチ
ャー機能においてそのダイナミックレンジを犠牲にする
ことなくビット数を減らすことが可能となり、回路規
模、動作速度および消費電力の点で有利なサーチャーを
実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１としてのサーチ装置の構成
例を示す図である。

【図２】本発明の実施形態３としてのサーチ装置の構成
例を示す図であり、相関器として整合フィルタを用い巡
回積分を行わせた時の構成例である。

【図３】パイロット信号を用いて電力合成を行う方式で
用いる信号フォーマット例を示す図である。

【図４】本発明の実施形態４としてのサーチ装置の構成
例を示す図であり、パイロット信号相関値の電圧加算を
行う構成例である。

【図５】本発明の実施形態５としてのサーチ装置の構成
例を示す図であり、パイロット信号相関値の絶対値合成
を行う構成例である。

【図６】本発明の実施形態６としてのサーチ装置の構成
例を示す図であり、ビットシフトによる電力値変換を行
う構成例である。

【図７】本発明の実施形態７としてのサーチ装置の構成
例を示す図であり、ＩＦ−ＡＧＣゲインのキャンセル機
能付きサーチ装置の構成例である。

【図８】ＩＦ−ＡＧＣ機能を備えた受信機の構成例を示
す図である。

【図９】本発明の実施形態８としてのサーチ装置の構成
例を示す図であり、対数変換部分をメモリテーブルとし
た構成倒である。

【図１０】本発明の実施形態９としてのサーチ装置にお
ける対数変換部分の構成例を示す部分であり、ロジック
による対数変換を行う構成例１である。

【図１１】本発明の実施形態１０としてのサーチ装置に
おける対数変換部分の他の構成例を示す部分であり、ロ
ジックによる対数変換を行う構成例２である。

【図１２】本発明の実施形態１０としてのサーチ装置に
おける対数変換部分のまた他の構成例を示す部分であ
り、ロジックによる対数変換を行う構成例３である。

【図１３】本発明の実施形態１１としてのサーチ装置に
おける対数加算処理のアルゴリズム例を示す図である。

【図１４】本発明の実施形態１１としてのサーチ装置に
おける対数加算処理のアルゴリズムを説明するためのテ
ーブルであり、０．４dBステップでの対数加算例（ＡdB
＋ＢdB）を示している。

【図１５】本発明の実施形態１２としてのサーチ装置に
おける対数加算器の構成例を示すものであり、図１３の
対数加算アルゴリズムをハードウェア・ロジック回路で
実現した場合の構成例１である。

【図１６】本発明の実施形態１２としてのサーチ装置に
おける対数加算器の他の構成例を示すものであり、図１
３の対数加算アルゴリズムをハードウェア・ロジック回
路で実現した場合の構成例２である。

【図１７】ＣＤＭＡ方式の基本的な構成概念を説明する
ための図である。

【図１８】サーチ装置の従来例を示す図である。

【符号の説明】

１相関器２非線形処理部３、７遅延プロファイルメモリ４１シンボル分の整合フィルタ（マッチド・フィル
タ）５対数変換部６対数加算部８４シンボル分の整合フィルタ９電力変換部１１ビットシフト回路１２ＡＧＣゲインのキャンセル部１３ＩＦ−ＡＧＣの制御電圧／ゲイン変換部１４対数変換・電力変換テーブル１５対数加算テーブル３１絶対値変換部３２、３４比較器３３、３７、３８、３９、４０加算器３５、３６、４１、４２選択器５１帯域フィルタ５２線形増幅器５３ミキサ（周波数変換器）５４ＡＧＣ用の可変減衰器５５直交復調器５６、５７Ａ／Ｄ変換器５８ＡＧＣ制御部５９サーチャー（サーチ装置）６０、６８加算器６１、６４比較器６２スイッチ部６３減算器６６符号反転器６７ＲＯＭ６５、６９セレクタスイッチ７１ＲＯＭ

フロントページの続き (72)発明者沢田健介神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者川口紀幸神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者松山幸二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者浅野賢彦神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5K022 EE02 EE13 EE36 5K047 AA16 BB01 CC01 GG34 GG37 HH03 HH15 HH55 MM24 MM35 MM62

Claims

【特許請求の範囲】

【請求項１】拡散コード系列でスペクトル拡散された受
信信号について該拡散コード系列の相関をとる相関器
と、この相関器出力値もしくはそれに相応する値をより
小さいデータ幅の値に非線形変換して相関値情報とする
非線形変換手段とを備え、該非線形変換された相関値情
報を用いて受信信号中の拡散コード系列との同期タイミ
ングのサーチ処理を行うように構成されたＣＤＭＡ受信
装置のサーチ装置。
【請求項２】拡散コード系列でスペクトル拡散された受
信信号について該拡散コード系列の相関をとる相関器
と、この相関器出力値をより小さいデータ幅の値に非線
形変換して相関値情報とする非線形変換手段とを備え、
該非線形変換された相関値情報を用いて受信信号中の拡
散コード系列との同期タイミングのサーチ処理を行うよ
うに構成されたＣＤＭＡ受信装置のサーチ装置。
【請求項３】拡散コード系列でスペクトル拡散された受
信信号について該拡散コード系列の相関をとる相関器
と、この相関器出力値をより小さいデータ幅に非線形変
換された値による電力値へ変換して相関値情報とする変
換手段とを備え、該非線形変換された相関値情報を用い
て受信信号中の拡散コード系列との同期タイミングのサ
ーチ処理を行うように構成されたＣＤＭＡ受信装置のサ
ーチ装置。
【請求項４】拡散コード系列でスペクトル拡散された受
信信号について該拡散コード系列の相関をとる相関器
と、この相関器出力値を電力値に変換する電力値変換手
段と、該電力値に変換された相関器出力値をより小さい
データ幅の値に非線形変換して相関値情報とする非線形
変化手段とを備え、該非線形変換された相関値情報を用
いて受信信号中の拡散コード系列との同期タイミングの
サーチ処理を行うように構成されたＣＤＭＡ受信装置の
サーチ装置。
【請求項５】拡散コード系列でスペクトル拡散された受
信信号について該拡散コード系列の相関をとる相関器
と、該相関器出力値をより小さいデータ幅の値に非線形
処理する非線形処理手段と、該非線形処理された相関器
出力値を電力値に変換して相関値情報とする電力値変換
手段とを備え、該電力変換された相関値情報を用いて受
信信号中の拡散コード系列との同期タイミングのサーチ
処理を行うように構成されたＣＤＭＡ受信装置のサーチ
装置。
【請求項６】該非線形変換手段による非線形変換は、入
力信号値をその入力信号値よりも小さいデータ幅の値に
対数化する処理である請求項１〜５のいずれかに記載の
ＣＤＭＡ受信装置のサーチ装置。
【請求項７】該非線形変換手段による非線形変換は、入
力信号値をその入力信号値よりも小さいデータ幅の値に
常用対数化する処理であり、該電力値変換手段は真値の２乗演算を対数値のビットシ
フトにより実現するものである請求項４記載のＣＤＭＡ
受信装置のサーチ装置。
【請求項８】該相関器は複数シンボル分の整合フィルタ
を使用してそれら複数シンボルの相関値を振幅合成また
は絶対値合成して相関器出力値とするように構成した請
求項１〜７のいずれかに記載のＣＤＭＡ受信装置のサー
チ装置。
【請求項９】受信信号の信号フォーマットは、既知デー
タである複数シンボルのパイロット信号が情報データ中
に周期的に挿入されているものであり、該相関器は複数シンボル分の整合フィルタを使用してそ
れら複数シンボルの相関値を振幅加算または絶対値加算
して相関器出力値とするように構成したものであり、該相関器における振幅合成または絶対値合成により受信
信号中の隣り合うパイロット信号に対しては真値におい
て加算し、情報データを挟んだパイロット信号のブロック同士にお
いては２乗演算による電力変換を施して、対数加算手段
で電力加算による巡回積分を行わせるように構成した請
求項３〜５のいずれかに記載のＣＤＭＡ受信装置のサー
チ装置。
【請求項１０】適用されるＣＤＭＡ受信機が受信信号の
自動利得制御機能を備えており、相関値情報を用いて受信信号中の拡散コード系列との同
期タイミングのサーチ処理を行うにあたって、Ｓ／Ｎ比
の向上を図るために相関値情報の巡回積分を行うように
構成されており、この巡回積分の際に受信信号を自動利得制御したゲイン
を用いて、相関値情報に対して対数による加減算をする
ことで、相関値情報における自動利得制御の影響をキャ
ンセルするようにした請求項１〜５のいずれかに記載の
ＣＤＭＡ受信装置のサーチ装置。
【請求項１１】前記の非線形変換および／または電力値
変換の演算をメモリテーブルを用いて処理するように構
成した請求項１〜５のいずれかに記載のＣＤＭＡ受信装
置のサーチ装置。
【請求項１２】該非線形変換手段は、複数の比較器であ
って対数値のステップ幅で段階分けされた閾値がそれぞ
れ入力されて、入力信号を該閾値と比較するものと、そ
れら比較器の出力信号を加算する加算器とを含み構成さ
れる請求項１〜５のいずれかに記載のＣＤＭＡ受信装置
のサーチ装置。
【請求項１３】該非線形変換手段は、真値による入力信
号をＮ分割して、入力された入力信号がそのいずれの範
囲に属するかを判断する判断手段と、その判断結果に応
じて各比較器に入力する閾値を切り換える切換え手段
と、その判断結果に応じて加算器の出力信号に所定の対
数値を加算する加算手段とを更に備えた請求項１２記載
のＣＤＭＡ受信装置のサーチ装置。
【請求項１４】相関値情報を用いて受信信号中の拡散コ
ード系列との同期タイミングのサーチ処理を行うにあた
って相関値情報の巡回積分を行う場合に用いる対数加算
を、加算される２つの対数値の差を求め、その差の値に
相応する値を該２つの対数値のうちの大きい方に加算し
て加算結果とすることで行うようにした請求項１〜５の
いずれかに記載のＣＤＭＡ受信装置のサーチ装置。