JP2000077679A - 薄膜半導体集積回路 - Google Patents
薄膜半導体集積回路Info
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Abstract
(57)【要約】
【課題】 薄膜トランジスタで構成された半導体集積回
路の信頼性を向上させるための方法を提供する。 【解決手段】 Ｐチャネル型薄膜トランジスタを有する
第１の薄膜トランジスタ回路と、Ｎチャネル型薄膜トラ
ンジスタを有する第２の薄膜トランジスタ回路と、トラ
ンスミッションゲート回路と、を有する薄膜半導体集積
回路であって、第１の薄膜トランジスタ回路は入力配線
から入力される入力信号によってドレイン配線と出力配
線とを接続し、第２の薄膜トランジスタ回路は前記入力
配線から入力される入力信号によって前記出力配線と接
地配線とを、出力配線と接地配線との間に前記トランス
ミッションゲート回路を挿入して接続していることを特
徴とする薄膜半導体集積回路。
路の信頼性を向上させるための方法を提供する。 【解決手段】 Ｐチャネル型薄膜トランジスタを有する
第１の薄膜トランジスタ回路と、Ｎチャネル型薄膜トラ
ンジスタを有する第２の薄膜トランジスタ回路と、トラ
ンスミッションゲート回路と、を有する薄膜半導体集積
回路であって、第１の薄膜トランジスタ回路は入力配線
から入力される入力信号によってドレイン配線と出力配
線とを接続し、第２の薄膜トランジスタ回路は前記入力
配線から入力される入力信号によって前記出力配線と接
地配線とを、出力配線と接地配線との間に前記トランス
ミッションゲート回路を挿入して接続していることを特
徴とする薄膜半導体集積回路。
Description
【０００１】
【発明の属する技術分野】本発明は、高信頼性を要求さ
れる薄膜半導体集積回路において、Ｎチャネル型薄膜ト
ランジスタの劣化を防止する薄膜半導体集積回路に関す
る。
れる薄膜半導体集積回路において、Ｎチャネル型薄膜ト
ランジスタの劣化を防止する薄膜半導体集積回路に関す
る。
【０００２】
【従来の技術】図４に示すように、薄膜トランジスタで
構成されるインバータ回路は、Ｐチャネル型薄膜トラン
ジスタ（４０１）とＮチャネル型薄膜トランジスタ（４
０２）の各々のドレイン電極を接続したものである。こ
の場合、前記Ｎチャネル型薄膜トランジスタ（４０２）
のドレイン電極に過大な電流が流れる。
構成されるインバータ回路は、Ｐチャネル型薄膜トラン
ジスタ（４０１）とＮチャネル型薄膜トランジスタ（４
０２）の各々のドレイン電極を接続したものである。こ
の場合、前記Ｎチャネル型薄膜トランジスタ（４０２）
のドレイン電極に過大な電流が流れる。
【０００３】図５に示すように、図４のＮチャネル型薄
膜トランジスタ（４０２）のドレイン電圧が高い場合、
前記Ｎチャネル型薄膜トランジスタ（４０２）のゲート
電極内の電子が、ドレイン近傍の絶縁膜である酸化膜内
に捕獲されることになり、ドレインとチャネル形成領域
の境界部分に、弱いＰ型領域が形成される。これは、前
記Ｎチャネル型薄膜トランジスタ（４０２）にとって
は、ドレイン電流を妨げることになる。従って、図６に
示すようにＶDSを通常の場合より大きくして、前記Ｎチ
ャネル型薄膜トランジスタ（４０２）のチャネル形成領
域の厚さを増して、弱いＰ型領域の影響を小さくする必
要がある。
膜トランジスタ（４０２）のドレイン電圧が高い場合、
前記Ｎチャネル型薄膜トランジスタ（４０２）のゲート
電極内の電子が、ドレイン近傍の絶縁膜である酸化膜内
に捕獲されることになり、ドレインとチャネル形成領域
の境界部分に、弱いＰ型領域が形成される。これは、前
記Ｎチャネル型薄膜トランジスタ（４０２）にとって
は、ドレイン電流を妨げることになる。従って、図６に
示すようにＶDSを通常の場合より大きくして、前記Ｎチ
ャネル型薄膜トランジスタ（４０２）のチャネル形成領
域の厚さを増して、弱いＰ型領域の影響を小さくする必
要がある。
【０００４】そのため、Ｎチャネル型薄膜トランジスタ
の特性が変化し、Ｐチャネル型薄膜トランジスタより劣
化し易くなり、この特性の劣化が薄膜半導体集積回路の
信頼性を落とすことになっている。このことは、他の基
本回路、例えばＮＡＮＤ回路でも同様である。即ち、こ
の場合にも、インバータ回路と同様にＧＮＤに接地され
ているＮチャネル型薄膜トランジスタが劣化し易くなる
原因になっている。
の特性が変化し、Ｐチャネル型薄膜トランジスタより劣
化し易くなり、この特性の劣化が薄膜半導体集積回路の
信頼性を落とすことになっている。このことは、他の基
本回路、例えばＮＡＮＤ回路でも同様である。即ち、こ
の場合にも、インバータ回路と同様にＧＮＤに接地され
ているＮチャネル型薄膜トランジスタが劣化し易くなる
原因になっている。
【０００５】
【発明が解決しようとする課題】前述のように、ドレイ
ン電圧が高い場合、ドレイン近傍に強い電界が発生し、
そのことによりチャネル形成領域内に弱いＰ型領域が形
成され、ドレイン電流を妨げている。このため、Ｐチャ
ネル型薄膜トランジスタに比較してＮチャネル型薄膜ト
ランジスタの方が特性の劣化が早く問題になっていた。
ン電圧が高い場合、ドレイン近傍に強い電界が発生し、
そのことによりチャネル形成領域内に弱いＰ型領域が形
成され、ドレイン電流を妨げている。このため、Ｐチャ
ネル型薄膜トランジスタに比較してＮチャネル型薄膜ト
ランジスタの方が特性の劣化が早く問題になっていた。
【０００６】
【課題を解決するための手段】図１（ａ）に示すよう
に、薄膜トランジスタで構成されるインバータ回路につ
いて、Ｐチャネル型薄膜トランジスタ（１０１）とＮチ
ャネル型薄膜トランジスタ（１０２）の間に、トランス
ミッションゲート回路（１０３）を挿入して、挿入した
前記トランスミッションゲート回路（１０３）により電
圧降下させて、Ｎチャネル型薄膜トランジスタ（１０
２）のドレイン近傍の電界を弱めて、特性の劣化を防止
する。
に、薄膜トランジスタで構成されるインバータ回路につ
いて、Ｐチャネル型薄膜トランジスタ（１０１）とＮチ
ャネル型薄膜トランジスタ（１０２）の間に、トランス
ミッションゲート回路（１０３）を挿入して、挿入した
前記トランスミッションゲート回路（１０３）により電
圧降下させて、Ｎチャネル型薄膜トランジスタ（１０
２）のドレイン近傍の電界を弱めて、特性の劣化を防止
する。
【０００７】また図３（ａ）に示すように、薄膜トラン
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）を挿入して、挿入した前記Ｎチャネル型薄膜トラ
ンジタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）により電圧降下させて、Ｎチャネル型薄膜トラン
ジスタ（３０２）のドレイン近傍の電界を弱めて、特性
の劣化を防止する。
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）を挿入して、挿入した前記Ｎチャネル型薄膜トラ
ンジタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）により電圧降下させて、Ｎチャネル型薄膜トラン
ジスタ（３０２）のドレイン近傍の電界を弱めて、特性
の劣化を防止する。
【０００８】また図３（ｃ）に示すように、薄膜トラン
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０６）を挿入して、挿入した前記Ｎチャネル
型薄膜トランジタ（３０６）により電圧降下させて、Ｎ
チャネル型薄膜トランジスタ（３０２）のドレイン近傍
の電界を弱めて、特性の劣化を防止する。
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０６）を挿入して、挿入した前記Ｎチャネル
型薄膜トランジタ（３０６）により電圧降下させて、Ｎ
チャネル型薄膜トランジスタ（３０２）のドレイン近傍
の電界を弱めて、特性の劣化を防止する。
【０００９】また図２（ａ）に示すように、薄膜トラン
ジスタで構成されるＮＡＮＤ回路について、Ｎチャネル
型薄膜トランジスタ（２０３）のソース電極がＧＮＤに
接地されている場合、前記Ｎチャネル型薄膜トランジス
タ（２０３）のドレイン電極に、Ｎチャネル型薄膜トラ
ンジスタ（２０４）とＰチャネル型薄膜トランジスタ
（２０５）を接続することにより電圧降下させて、前記
ＧＮＤに接地されている前記Ｎチャネル型薄膜トランジ
スタ（２０３）のドレイン近傍の電界を弱めて、特性の
劣化を防止する。
ジスタで構成されるＮＡＮＤ回路について、Ｎチャネル
型薄膜トランジスタ（２０３）のソース電極がＧＮＤに
接地されている場合、前記Ｎチャネル型薄膜トランジス
タ（２０３）のドレイン電極に、Ｎチャネル型薄膜トラ
ンジスタ（２０４）とＰチャネル型薄膜トランジスタ
（２０５）を接続することにより電圧降下させて、前記
ＧＮＤに接地されている前記Ｎチャネル型薄膜トランジ
スタ（２０３）のドレイン近傍の電界を弱めて、特性の
劣化を防止する。
【００１０】
【発明の実施の形態】以下、本発明の実施例を説明す
る。
る。
【００１１】
【実施例】〔実施例１〕図１（ａ）に示すのは、薄膜ト
ランジスタで構成されるインバータ回路において、トラ
ンスミッションゲート回路（１０２）を入力と接続し、
Ｐチャネル型薄膜トランジスタ（１０１）とＮチャネル
型薄膜トランジスタ（１０３）の間に挿入した例であ
る。前記トランスミッションゲート回路（１０２）は、
入力信号のレベルに関わらず導通するスイッチ回路であ
り、なおかつ電圧降下があるため、Ｎチャネル型薄膜ト
ランジスタ（１０３）のドレイン近傍の電界を弱める効
果がある。よって、Ｎチャネル型薄膜トランジスタ（１
０３）の特性の劣化を防止することができる。尚、前記
トランスミッションゲート回路（１０２）の数は複数個
接続しても構わない。
ランジスタで構成されるインバータ回路において、トラ
ンスミッションゲート回路（１０２）を入力と接続し、
Ｐチャネル型薄膜トランジスタ（１０１）とＮチャネル
型薄膜トランジスタ（１０３）の間に挿入した例であ
る。前記トランスミッションゲート回路（１０２）は、
入力信号のレベルに関わらず導通するスイッチ回路であ
り、なおかつ電圧降下があるため、Ｎチャネル型薄膜ト
ランジスタ（１０３）のドレイン近傍の電界を弱める効
果がある。よって、Ｎチャネル型薄膜トランジスタ（１
０３）の特性の劣化を防止することができる。尚、前記
トランスミッションゲート回路（１０２）の数は複数個
接続しても構わない。
【００１２】図１０に本実施例１のレイアウトの図を示
す。特徴的なことは、ゲート電極に接続する配線は十文
字型をしているこである。そして、この十文字型のゲー
ト電極・配線を横断するように、トランジスタが設けら
れている。配線（１）はドレイン電圧を供給するドレイ
ン配線、配線（２）は接地電位を供給する接地配線であ
る。ゲート電極・配線は大きく４つの部分に分けられ
る。すなわち、入力配線（３）、第１のゲート電極・配
線（４）、第２のゲート電極・配線（５）、第３のゲー
ト電極・配線（６）である。このうち、ゲート電極・配
線（４）、（６）と、ゲート電極・配線（５）、入力配
線（３）はそれぞれ、同一直線上に存在する。また、ゲ
ート電極・配線（４）、（６）とゲート電極・配線
（５）、入力配線（３）は概略直交する。
す。特徴的なことは、ゲート電極に接続する配線は十文
字型をしているこである。そして、この十文字型のゲー
ト電極・配線を横断するように、トランジスタが設けら
れている。配線（１）はドレイン電圧を供給するドレイ
ン配線、配線（２）は接地電位を供給する接地配線であ
る。ゲート電極・配線は大きく４つの部分に分けられ
る。すなわち、入力配線（３）、第１のゲート電極・配
線（４）、第２のゲート電極・配線（５）、第３のゲー
ト電極・配線（６）である。このうち、ゲート電極・配
線（４）、（６）と、ゲート電極・配線（５）、入力配
線（３）はそれぞれ、同一直線上に存在する。また、ゲ
ート電極・配線（４）、（６）とゲート電極・配線
（５）、入力配線（３）は概略直交する。
【００１３】第１のゲート電極・配線（４）を横断し
て、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎ
チャネル型の薄膜トランジスタが形成される。同様に、
第３のゲート電極・配線（６）を横断して、Ｐ型半導体
領域対（１０）が設けられ、Ｎチャネル型の薄膜トラン
ジスタが形成される。また、第２のゲート電極・配線
（５）に関しては、これを横断して、Ｎ型半導体領域対
（８）およびＰ型半導体領域対（９）が各１つ設けら
れ、Ｎチャネル型およびＰチャネル型薄膜トランジスタ
が各１つ形成される。
て、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎ
チャネル型の薄膜トランジスタが形成される。同様に、
第３のゲート電極・配線（６）を横断して、Ｐ型半導体
領域対（１０）が設けられ、Ｎチャネル型の薄膜トラン
ジスタが形成される。また、第２のゲート電極・配線
（５）に関しては、これを横断して、Ｎ型半導体領域対
（８）およびＰ型半導体領域対（９）が各１つ設けら
れ、Ｎチャネル型およびＰチャネル型薄膜トランジスタ
が各１つ形成される。
【００１４】Ｎ型半導体領域対（７）の一方は接地配線
（２）に、また、Ｐ型半導体領域対（１０）の一方はド
レイン配線（１）に接続される。さらに、第２のゲート
電極・配線（５）と概略平行に配線（１１）および（１
２）が設けられる。配線（１１）は、Ｎ型半導体領域対
（７）、（８）およびＰ型半導体領域対（９）を結び、
配線（１２）は、Ｐ型半導体領域対（９）、（１０）お
よびＮ型半導体領域対（８）を結ぶ。配線（１２）から
は出力配線（１３）が延在する。なお、図１０には、Ｐ
型半導体領域対（９）が存在するが、これが存在しい場
合が、図３（ｃ）である。また、図３（ａ）および
（ｂ）は、図３（ｃ）の変形でありため、図１０から、
Ｐ型半導体領域対（９）を除いたものが、その基本とな
る。
（２）に、また、Ｐ型半導体領域対（１０）の一方はド
レイン配線（１）に接続される。さらに、第２のゲート
電極・配線（５）と概略平行に配線（１１）および（１
２）が設けられる。配線（１１）は、Ｎ型半導体領域対
（７）、（８）およびＰ型半導体領域対（９）を結び、
配線（１２）は、Ｐ型半導体領域対（９）、（１０）お
よびＮ型半導体領域対（８）を結ぶ。配線（１２）から
は出力配線（１３）が延在する。なお、図１０には、Ｐ
型半導体領域対（９）が存在するが、これが存在しい場
合が、図３（ｃ）である。また、図３（ａ）および
（ｂ）は、図３（ｃ）の変形でありため、図１０から、
Ｐ型半導体領域対（９）を除いたものが、その基本とな
る。
【００１５】〔実施例２〕図１（ｂ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、前
記トランスミッションゲート回路（１０２）とＮチャネ
ル型薄膜トランジスタ（１０３）の間にＮチャネル型薄
膜トランジスタ（１０４）を挿入し、前記Ｎチャネル型
薄膜トランジスタ（１０４）に該インバータ回路の入力
信号を印加した例である。この場合では図１（ａ）の場
合と比較して電圧降下が大きい分だけ、ＧＮＤにソース
電極を接地したＮチャネル型薄膜トランジスタ（１０
３）のドレイン近傍の電界を弱める効果は大きくなり、
特性の劣化を防止することができる。尚、挿入するＮチ
ャネル型薄膜トランジスタ（１０４）の数は複数個接続
しても構わない。本実施例では、図１（ａ）にＮチャネ
ル型薄膜トランジスタ（１０４）が挿入されたものであ
るので、図１０に示す構造を基本としたものであること
に違いはない。
トランジスタで構成されるインバータ回路において、前
記トランスミッションゲート回路（１０２）とＮチャネ
ル型薄膜トランジスタ（１０３）の間にＮチャネル型薄
膜トランジスタ（１０４）を挿入し、前記Ｎチャネル型
薄膜トランジスタ（１０４）に該インバータ回路の入力
信号を印加した例である。この場合では図１（ａ）の場
合と比較して電圧降下が大きい分だけ、ＧＮＤにソース
電極を接地したＮチャネル型薄膜トランジスタ（１０
３）のドレイン近傍の電界を弱める効果は大きくなり、
特性の劣化を防止することができる。尚、挿入するＮチ
ャネル型薄膜トランジスタ（１０４）の数は複数個接続
しても構わない。本実施例では、図１（ａ）にＮチャネ
ル型薄膜トランジスタ（１０４）が挿入されたものであ
るので、図１０に示す構造を基本としたものであること
に違いはない。
【００１６】〔実施例３〕図１（ｃ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ
（１０５）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＮチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＮチャネル型薄膜トランジ
スタ（１０５）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＮチャネル型薄膜トランジスタ
（１０５）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ
（１０５）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＮチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＮチャネル型薄膜トランジ
スタ（１０５）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＮチャネル型薄膜トランジスタ
（１０５）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
【００１７】〔実施例４〕図１（ｄ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ
（１０６）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＰチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＰチャネル型薄膜トランジ
スタ（１０６）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＰチャネル型薄膜トランジスタ
（１０６）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ
（１０６）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＰチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＰチャネル型薄膜トランジ
スタ（１０６）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＰチャネル型薄膜トランジスタ
（１０６）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
【００１８】〔実施例５〕図２（ａ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｂ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０４、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０４）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｂ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０４、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０４）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
【００１９】〔実施例６〕図２（ｂ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｃ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０５、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０６）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｃ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０５、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０６）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
【００２０】〔実施例７〕図２（ｃ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、該インバータ回路の入力信号を印加
したＮチャネル型薄膜トランジスタ（２０８）を挿入し
た例である。このＮチャネル型薄膜トランジスタにより
電圧降下をし、ＧＮＤにソース電極を接地したＮチャネ
ル型薄膜トランジスタ（２０３）の特性の劣化を防止す
ることができる。尚、挿入するＮチャネル型薄膜トラン
ジスタ（２０８）の数は複数個接続しても構わない。本
実施例では、図１（ａ）にＮチャネル型薄膜トランジス
タ（２０８）およびＰチャネル型薄膜トランジスタ（２
０７）が挿入されたものであるので、図１０に示す構造
を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、該インバータ回路の入力信号を印加
したＮチャネル型薄膜トランジスタ（２０８）を挿入し
た例である。このＮチャネル型薄膜トランジスタにより
電圧降下をし、ＧＮＤにソース電極を接地したＮチャネ
ル型薄膜トランジスタ（２０３）の特性の劣化を防止す
ることができる。尚、挿入するＮチャネル型薄膜トラン
ジスタ（２０８）の数は複数個接続しても構わない。本
実施例では、図１（ａ）にＮチャネル型薄膜トランジス
タ（２０８）およびＰチャネル型薄膜トランジスタ（２
０７）が挿入されたものであるので、図１０に示す構造
を基本としたものであることに違いはない。
【００２１】〔実施例８〕図２（ｄ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄
膜トランジスタ（２０８）を挿入した例である。この該
Ｎチャネル型薄膜トランジスタにより電圧降下をし、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（２０３）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（２０８）
の数は複数個接続しても構わない。本実施例では、図１
（ａ）にＮチャネル型薄膜トランジスタ（２０８）およ
びＰチャネル型薄膜トランジスタ（２０７）が挿入され
たものであるので、図１０に示す構造を基本としたもの
であることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄
膜トランジスタ（２０８）を挿入した例である。この該
Ｎチャネル型薄膜トランジスタにより電圧降下をし、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（２０３）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（２０８）
の数は複数個接続しても構わない。本実施例では、図１
（ａ）にＮチャネル型薄膜トランジスタ（２０８）およ
びＰチャネル型薄膜トランジスタ（２０７）が挿入され
たものであるので、図１０に示す構造を基本としたもの
であることに違いはない。
【００２２】〔実施例９〕図３（ａ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、Ｐ
チャネル型薄膜トランジスタ（３０１）とＮチャネル型
薄膜トランジスタ（３０２）の間にＮチャネル型薄膜ト
ランジスタ（３０３）とＰチャネル型薄膜トランジスタ
（３０４）を挿入した例である。前記Ｎチャネル型薄膜
トランジスタ（３０３）は、該インバータ回路の入力信
号が印加され、前記Ｐチャネル型薄膜トランジスタ（３
０４）は常時ＯＮ状態にされている。そのため、上記２
個の挿入された薄膜トランジスタの電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル形薄膜トランジ
スタ（３０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（３０
３）、Ｐチャネル型薄膜トランジスタ（３０４）の数は
複数個接続しても構わない。
トランジスタで構成されるインバータ回路において、Ｐ
チャネル型薄膜トランジスタ（３０１）とＮチャネル型
薄膜トランジスタ（３０２）の間にＮチャネル型薄膜ト
ランジスタ（３０３）とＰチャネル型薄膜トランジスタ
（３０４）を挿入した例である。前記Ｎチャネル型薄膜
トランジスタ（３０３）は、該インバータ回路の入力信
号が印加され、前記Ｐチャネル型薄膜トランジスタ（３
０４）は常時ＯＮ状態にされている。そのため、上記２
個の挿入された薄膜トランジスタの電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル形薄膜トランジ
スタ（３０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（３０
３）、Ｐチャネル型薄膜トランジスタ（３０４）の数は
複数個接続しても構わない。
【００２３】〔実施例１０〕図３（ｂ）に示すのは、薄
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
形薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０５）とＰチャネル型薄膜トランジス
タ（３０４）を挿入した例である。前記Ｎチャネル型・
Ｐチャネル型両薄膜トランジスタ（３０５、３０４）
は、常時ＯＮ状態にされている。そのため、上記２個の
挿入された薄膜トランジスタの電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル形薄膜トランジスタ
（３０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（３０５）、Ｐ
チャネル型薄膜トランジスタ（３０４）の数は複数個接
続しても構わない。
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
形薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０５）とＰチャネル型薄膜トランジス
タ（３０４）を挿入した例である。前記Ｎチャネル型・
Ｐチャネル型両薄膜トランジスタ（３０５、３０４）
は、常時ＯＮ状態にされている。そのため、上記２個の
挿入された薄膜トランジスタの電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル形薄膜トランジスタ
（３０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（３０５）、Ｐ
チャネル型薄膜トランジスタ（３０４）の数は複数個接
続しても構わない。
【００２４】〔実施例１１〕図３（ｃ）に示すのは、薄
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０６）を挿入した例である。前記Ｎチ
ャネル型薄膜トランジスタ（３０６）は、該インバータ
回路の入力信号が印加されている。そのため上記挿入さ
れた薄膜トランジスタの電圧降下により、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタ（３０
２）の特性の劣化を防止することができる。尚、挿入す
るＮチャネル型薄膜トランジスタ（３０６）の数は複数
個接続しても構わない。
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０６）を挿入した例である。前記Ｎチ
ャネル型薄膜トランジスタ（３０６）は、該インバータ
回路の入力信号が印加されている。そのため上記挿入さ
れた薄膜トランジスタの電圧降下により、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタ（３０
２）の特性の劣化を防止することができる。尚、挿入す
るＮチャネル型薄膜トランジスタ（３０６）の数は複数
個接続しても構わない。
【００２５】〔実施例１２〕図７（ａ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＮチャネル型薄膜トラン
ジスタ（７０３）を挿入した例である。この場合では、
Ｎチャネル型薄膜トランジスタ（７０３）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＮチャネル型薄膜トランジスタ
（７０３）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＮチャネル型薄膜トラン
ジスタ（７０３）を挿入した例である。この場合では、
Ｎチャネル型薄膜トランジスタ（７０３）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＮチャネル型薄膜トランジスタ
（７０３）の数は複数個接続しても構わない。
【００２６】〔実施例１３〕図７（ｂ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０４、７０２）
の間に、Ｎチャネル型薄膜トランジスタ（７０５）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
５）と入力端子Ａ、即ちＮチャネル型薄膜トランジスタ
（７０４）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０５）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０２）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
５）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０４、７０２）
の間に、Ｎチャネル型薄膜トランジスタ（７０５）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
５）と入力端子Ａ、即ちＮチャネル型薄膜トランジスタ
（７０４）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０５）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０２）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
５）の数は複数個接続しても構わない。
【００２７】〔実施例１４〕図７（ｃ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０６）
の間に、Ｎチャネル型薄膜トランジスタ（７０７）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
７）と入力端子Ｂ、即ちＮチャネル型薄膜トランジスタ
（７０６）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０７）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０６）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
７）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０６）
の間に、Ｎチャネル型薄膜トランジスタ（７０７）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
７）と入力端子Ｂ、即ちＮチャネル型薄膜トランジスタ
（７０６）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０７）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０６）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
７）の数は複数個接続しても構わない。
【００２８】〔実施例１５〕図７（ｄ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＰチャネル型薄膜トラン
ジスタ（７０８）を挿入した例である。この場合では、
Ｐチャネル型薄膜トランジスタ（７０８）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＰチャネル型薄膜トランジスタ
（７０８）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＰチャネル型薄膜トラン
ジスタ（７０８）を挿入した例である。この場合では、
Ｐチャネル型薄膜トランジスタ（７０８）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＰチャネル型薄膜トランジスタ
（７０８）の数は複数個接続しても構わない。
【００２９】〔実施例１６〕図８（ａ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０３）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０３、８０４）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０３）の数
は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０３）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０３、８０４）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０３）の数
は複数個接続しても構わない。
【００３０】〔実施例１７〕図８（ｂ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０５）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０４）・Ｐチャネル型薄膜トランジスタ
（８０５）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０２）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０５）の数は複数個接続して
も構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０５）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０４）・Ｐチャネル型薄膜トランジスタ
（８０５）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０２）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０５）の数は複数個接続して
も構わない。
【００３１】〔実施例１８〕図８（ｃ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０８）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７、８０８）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０６）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０８）の数
は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０８）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７、８０８）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０６）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０８）の数
は複数個接続しても構わない。
【００３２】〔実施例１９〕図８（ｄ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０９）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７）・Ｐチャネル型薄膜トランジスタ
（８０９）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０６）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０９）の数は複数個接続して
も構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０９）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７）・Ｐチャネル型薄膜トランジスタ
（８０９）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０６）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０９）の数は複数個接続して
も構わない。
【００３３】〔実施例２０〕図９に示すのは、薄膜トラ
ンジスタで構成されるＮＡＮＤ回路において、２個のＮ
チャネル型薄膜トランジスタ（９０１、９０２）の間
に、２個のＮチャネル型薄膜トランジスタ（９０３、９
０４）を挿入した例である。この場合、入力Ａ、Ｂに対
して薄膜トランジスタを交差して接続（Ｎチャネル型薄
膜トランジスタ９０１と９０４、Ｎチャネル型薄膜トラ
ンジスタ９０２と９０３）している。Ｎチャネル型薄膜
トランジスタ（９０３、９０４）の電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（９０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタの数は複数
個接続しても構わない。
ンジスタで構成されるＮＡＮＤ回路において、２個のＮ
チャネル型薄膜トランジスタ（９０１、９０２）の間
に、２個のＮチャネル型薄膜トランジスタ（９０３、９
０４）を挿入した例である。この場合、入力Ａ、Ｂに対
して薄膜トランジスタを交差して接続（Ｎチャネル型薄
膜トランジスタ９０１と９０４、Ｎチャネル型薄膜トラ
ンジスタ９０２と９０３）している。Ｎチャネル型薄膜
トランジスタ（９０３、９０４）の電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（９０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタの数は複数
個接続しても構わない。
【００３４】
【発明の効果】本発明に示されるように、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタのドレ
イン電極にＮチャネル型またはＰチャネル型の薄膜トラ
ンジスタを接続することにより、電圧降下を生じさせ、
前記ＧＮＤにソース電極を接地したＮチャネル型薄膜ト
ランジスタのドレイン近傍の電界が弱めることができ
る。そして、該Ｎチャネル型薄膜トランジスタの特性の
劣化を防止できる。そして、それに伴い、薄膜半導体集
積回路の信頼性も向上させることができる。
ス電極を接地したＮチャネル型薄膜トランジスタのドレ
イン電極にＮチャネル型またはＰチャネル型の薄膜トラ
ンジスタを接続することにより、電圧降下を生じさせ、
前記ＧＮＤにソース電極を接地したＮチャネル型薄膜ト
ランジスタのドレイン近傍の電界が弱めることができ
る。そして、該Ｎチャネル型薄膜トランジスタの特性の
劣化を防止できる。そして、それに伴い、薄膜半導体集
積回路の信頼性も向上させることができる。
【図１】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるトランスミッションゲート回路を
使用したインバータ回路図の例を示す。
膜トランジスタによるトランスミッションゲート回路を
使用したインバータ回路図の例を示す。
【図２】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるトランスミッションゲート回路を
使用し構成したインバータ回路図の例を示す。
膜トランジスタによるトランスミッションゲート回路を
使用し構成したインバータ回路図の例を示す。
【図３】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタま
たはＰチャネル型薄膜トランジスタを挿入して構成した
インバータ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタま
たはＰチャネル型薄膜トランジスタを挿入して構成した
インバータ回路図の例を示す。
【図４】 従来の薄膜半導体集積回路におけるインバー
タ回路図の例を示す。
タ回路図の例を示す。
【図５】 従来の薄膜半導体集積回路におけるＮチャネ
ル型薄膜トランジスタのチャネルの劣化の例を示す。
ル型薄膜トランジスタのチャネルの劣化の例を示す。
【図６】 従来の薄膜半導体集積回路におけるＮチャネ
ル型薄膜トランジスタの特性の劣化が生じた場合のＶDS
−ＩD を示す。
ル型薄膜トランジスタの特性の劣化が生じた場合のＶDS
−ＩD を示す。
【図７】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
【図８】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
【図９】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタ挿
入して構成したＮＡＮＤ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタ挿
入して構成したＮＡＮＤ回路図の例を示す。
【図１０】 本発明による薄膜半導体集積回路における
薄膜トランジスタによるトランスミッションゲート回路
を使用し構成したインバータ回路のレイアウトの例を示
す。
薄膜トランジスタによるトランスミッションゲート回路
を使用し構成したインバータ回路のレイアウトの例を示
す。
Claims (9)
- 【請求項１】 少なくとも１つのＰチャネル型薄膜トラ
ンジスタを有する第１の薄膜トランジスタ回路と、 少なくとも１つのＮチャネル型薄膜トランジスタを有す
る第２の薄膜トランジスタ回路と、 少なくとも１つのトランスミッションゲート回路と、を
有する薄膜半導体集積回路であって、 前記第１の薄膜トランジスタ回路は入力配線から入力さ
れる入力信号によってドレイン配線と出力配線とを接続
し、 前記第２の薄膜トランジスタ回路は前記入力配線から入
力される入力信号によって前記出力配線と接地配線と
を、前記出力配線と前記接地配線との間に前記トランス
ミッションゲート回路を挿入して接続していることを特
徴とする薄膜半導体集積回路。 - 【請求項２】 請求項１において、前記第１の薄膜トラ
ンジスタ回路及び前記第２の薄膜トランジスタ回路に入
力される入力信号は、前記トランスミッションゲート回
路が有する２つの入力端子に入力され、前記トランスミ
ッションゲート回路が前記入力信号のレベルに関わらず
ＯＮ状態になることを特徴とする薄膜半導体集積回路。 - 【請求項３】 請求項１または請求項２において、前記
トランスミッションゲート回路と、前記第２の薄膜トラ
ンジスタ回路が有する少なくとも１つのＮチャネル型薄
膜トランジスタとは、常時ＯＮ状態にされた少なくとも
１つのＮチャネル型薄膜トランジスタによって接続され
ていることを特徴とする薄膜半導体集積回路。 - 【請求項４】 請求項１または請求項２において、前記
トランスミッションゲート回路と、前記第２の薄膜トラ
ンジスタ回路が有する少なくとも１つのＮチャネル型薄
膜トランジスタとは、常時ＯＮ状態にされた少なくとも
１つのＰチャネル型薄膜トランジスタによって接続され
ていることを特徴とする薄膜半導体集積回路。 - 【請求項５】 請求項１または請求項２において、前記
トランスミッションゲート回路と、前記第２の薄膜トラ
ンジスタ回路が有する少なくとも１つのＮチャネル型薄
膜トランジスタとは、常時ＯＮ状態にされた少なくとも
１つのＮチャネル型薄膜トランジスタと、常時ＯＮ状態
にされた少なくとも１つのＰチャネル型薄膜トランジス
タとによって接続されていることを特徴とする薄膜半導
体集積回路。 - 【請求項６】 少なくとも１つのＰチャネル型薄膜トラ
ンジスタを有する第１の薄膜トランジスタ回路は、入力
配線から前記第１の薄膜トランジスタ回路に入力される
入力信号によってドレイン配線と出力配線とを接続し、 少なくとも１つのＮチャネル型薄膜トランジスタ及び常
時ＯＮ状態にされた少なくとも１つのＰチャネル型薄膜
トランジスタを有する第２の薄膜トランジスタ回路は、
前記入力配線から前記第２の薄膜トランジスタ回路に入
力される入力信号によって、前記出力配線と前記接地配
線とを、前記出力配線と接地配線との間に前記第２の薄
膜トランジスタ回路が有する少なくとも１つのＮチャネ
ル型薄膜トランジスタとは別の少なくとも１つのＮチャ
ネル型薄膜トランジスタを挿入して接続していることを
特徴とする薄膜半導体集積回路。 - 【請求項７】 請求項６において、前記第２の薄膜トラ
ンジスタが有する常時ＯＮ状態にされた少なくとも１つ
のＰチャネル型薄膜トランジスタは、前記第２の薄膜ト
ランジスタが有する少なくとも１つのＮチャネル型薄膜
トランジスタと、前記第２の薄膜トランジスタ回路が有
する少なくとも１つのＮチャネル型薄膜トランジスタと
は別の少なくとも１つのＮチャネル型薄膜トランジスタ
とを接続していることを特徴とする薄膜半導体集積回
路。 - 【請求項８】 請求項６において、前記第１の薄膜トラ
ンジスタ回路及び前記第２の薄膜トランジスタ回路に入
力される入力信号は、前記第２の薄膜トランジスタ回路
が有する少なくとも１つのＮチャネル型薄膜トランジス
タとは別の少なくとも１つのＮチャネル型薄膜トランジ
スタに入力され、前記第２の薄膜トランジスタ回路が有
する少なくとも１つのＮチャネル型薄膜トランジスタと
は別の少なくとも１つのＮチャネル型薄膜トランジスタ
が前記入力信号のレベルに関わらずＯＮ状態になること
を特徴とする薄膜半導体集積回路。 - 【請求項９】 少なくとも１つのＰチャネル型薄膜トラ
ンジスタを有する第１の薄膜トランジスタ回路は、入力
配線から前記第１の薄膜トランジスタ回路に入力される
入力信号によってドレイン配線と出力配線とを接続し、 少なくとも１つのＮチャネル型薄膜トランジスタ及び常
時ＯＮ状態にされた少なくとも１つのＮチャネル型薄膜
トランジスタを有する第２の薄膜トランジスタ回路は、
前記入力配線とは別の入力配線から前記第２の薄膜トラ
ンジスタ回路に入力される入力信号によって、前記出力
配線と前記接地配線とを、前記出力配線と接地配線との
間に前記第２の薄膜トランジスタ回路が有するＮチャネ
ル型薄膜トランジスタとは別の少なくとも１つのＮチャ
ネル型薄膜トランジスタを挿入して接続していることを
特徴とする薄膜半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24626799A JP3409309B2 (ja) | 1999-08-31 | 1999-08-31 | 薄膜半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24626799A JP3409309B2 (ja) | 1999-08-31 | 1999-08-31 | 薄膜半導体集積回路 |
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| JP13141794A Division JP3407975B2 (ja) | 1994-05-20 | 1994-05-20 | 薄膜半導体集積回路 |
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| JP24626799A Expired - Fee Related JP3409309B2 (ja) | 1999-08-31 | 1999-08-31 | 薄膜半導体集積回路 |
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| JP (1) | JP3409309B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| KR20190083582A (ko) * | 2018-01-04 | 2019-07-12 | 포항공과대학교 산학협력단 | 듀얼-게이트 박막트랜지스터 및 이를 포함하는 논리 게이트 |
-
1999
- 1999-08-31 JP JP24626799A patent/JP3409309B2/ja not_active Expired - Fee Related
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| KR20190083582A (ko) * | 2018-01-04 | 2019-07-12 | 포항공과대학교 산학협력단 | 듀얼-게이트 박막트랜지스터 및 이를 포함하는 논리 게이트 |
| KR102108098B1 (ko) * | 2018-01-04 | 2020-05-07 | 포항공과대학교 산학협력단 | 듀얼-게이트 박막트랜지스터 및 이를 포함하는 논리 게이트 |
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