JP2000077614A - Field-effect transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、電界効果型トラ
ンジスタ（Field Effect Transistor：以下、ＦＥＴと
も称する）に係り、詳しくは、オフセット領域を有し高
耐圧で使用されるＦＥＴに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor (hereinafter, also referred to as an FET), and more particularly, to an FET having an offset region and used at a high withstand voltage.
【０００２】[0002]
【従来の技術】ＦＥＴはソース・ドレイン間のチャネル
層を流れるドレイン電流を、ソース・ゲート間に加える
ゲート電圧によって制御する電圧駆動型のトランジスタ
であり、電流駆動型のバイポーラ型トランジスタに比較
して、高い入力インピーダンスが得られるという利点を
有している。このため、従来から、高入力インピーダン
スを必要とする増幅器の入力段などに好んで使用されて
いる。また、同ＦＥＴは高耐圧を必要とする各種電子機
器の分野に広く適用されている。2. Description of the Related Art An FET is a voltage-driven transistor in which a drain current flowing through a channel layer between a source and a drain is controlled by a gate voltage applied between the source and the gate, and compared with a current-driven bipolar transistor. Has the advantage that a high input impedance can be obtained. For this reason, it has been conventionally used favorably for input stages of amplifiers that require high input impedance. Further, the FET is widely applied to various electronic devices that require a high breakdown voltage.
【０００３】ここで、ＦＥＴの耐圧向上を図るには、一
般に、ゲート金属と半導体基板との間の耐圧を向上させ
ることで目的を達成する考えと、ゲートとドレインとの
間に設けられるオフセット領域を改良して耐圧を向上さ
せることで目的を達成する考えとが知られている。しか
しながら、前者は、ゲート金属と半導体基板との材料の
組み合わせによって耐圧が決定されるので、ゲート金属
材料などの変更に伴う工程数の増加、新規プロセス装置
の導入などが必要になるため、製造が複雑になりコスト
アップが避けられないので、適用性は低い。一方、後者
は、ゲートとドレインとの間に抵抗領域を設けて耐圧を
向上させるものであり、このような考えは、例えば特開
平８−９７４１１号公報に開示されている。Here, in order to improve the withstand voltage of the FET, it is generally considered that the object is achieved by improving the withstand voltage between the gate metal and the semiconductor substrate, and an offset region provided between the gate and the drain is required. It is known that the object is achieved by improving the pressure resistance to improve the breakdown voltage. However, in the former case, since the breakdown voltage is determined by the combination of the materials of the gate metal and the semiconductor substrate, the number of steps is increased due to the change of the gate metal material, etc. The applicability is low because it is complicated and the cost is unavoidable. On the other hand, the latter is to improve the breakdown voltage by providing a resistance region between the gate and the drain, and such a concept is disclosed in, for example, Japanese Patent Application Laid-Open No. 8-97411.
【０００４】同公報には、ゲート電極とドレイン領域と
の間にトレンチを設け、このトレンチに沿ってドレイン
ドリフト領域を形成して、高耐圧化を図るようにしたＭ
ＯＳ（Metal Oxide Semiconductor）型ＦＥＴが示され
ている。すなわち、同公報では上述のドレインドリフト
領域によりドレイン抵抗を構成して、ＭＯＳ型ＦＥＴの
耐圧向上を図っている。しかし、同ＭＯＳ型ＦＥＴは、
半導体基板にトレンチ加工後に、ドレインドリフト領域
を形成する構造になっているので、製造工程が複雑にな
る欠点がある。In this publication, a trench is provided between a gate electrode and a drain region, and a drain drift region is formed along the trench to increase the breakdown voltage.
An OS (Metal Oxide Semiconductor) type FET is shown. That is, in the publication, a drain resistance is constituted by the above-described drain drift region, and the withstand voltage of the MOS FET is improved. However, the same MOS type FET,
Since the structure is such that the drain drift region is formed after trench processing in the semiconductor substrate, there is a disadvantage that the manufacturing process becomes complicated.
【０００５】このため、別のな観点からＦＥＴの耐圧向
上を図る考えとして、例えば特開昭５７−２０７３７９
号公報に開示されているように、等価的に二つのＦＥＴ
がカスコード接続されるように構成したＦＥＴが知られ
ている。同カスコード接続は、一つのＦＥＴ（第１のＦ
ＥＴとも称する）のオフセット領域に等価的にもう一つ
のＦＥＴ（第２のＦＥＴとも称する）を形成して、第１
のＦＥＴのドレインと第２のＦＥＴのソースとを接続し
て、等価的に一つのＦＥＴを構成するようにしたもので
ある。さらに、上述したカスコード接続によるＦＥＴを
構成する場合、半導体と表面絶縁膜との界面に生ずる表
面準位を利用する考えもある。[0005] For this reason, as another idea for improving the breakdown voltage of the FET from another viewpoint, for example, Japanese Patent Application Laid-Open No. 57-207379.
As disclosed in Japanese Patent Publication No.
There is known an FET configured to be cascode-connected. The cascode connection is performed by using one FET (first F
Another FET (also referred to as a second FET) is formed equivalently in the offset region of the
And the source of the second FET is connected to form an equivalent one FET. Further, in the case of configuring the FET by the cascode connection described above, there is a concept of utilizing a surface level generated at an interface between a semiconductor and a surface insulating film.
【０００６】[0006]
【発明が解決しようとする課題】ところで、上記特開昭
５７−２０７３７９号公報記載のカスコード接続を利用
した構成の従来の電界効果型トランジスタでは、耐圧向
上を図ることができるものの、その反面ドレイン抵抗が
増加するという問題がある。すなわち、等価的に二つの
ＦＥＴがカスコード接続された構成のＦＥＴにすると、
同ＦＥＴの耐圧は向上するが、図１８に示すように、ド
レイン電圧（横軸）とドレイン電流（縦軸）との関係を
示す静特性において、ドレイン抵抗の増加につれてドレ
イン電流が飽和点に達する電圧、いわゆるニー（Knee）
電圧Ｖｋが高くなるという欠点が生ずる。このようにニ
ー電圧が高くなると、ＦＥＴを例えばスイッチング動作
させる場合、オン−オフ特性が悪くなるような不都合が
生ずるようになる。By the way, in the conventional field-effect transistor having a configuration utilizing the cascode connection described in Japanese Patent Application Laid-Open No. 57-207379, although the withstand voltage can be improved, the drain resistance is increased. There is a problem that increases. That is, if two FETs are equivalently configured as a cascode-connected FET,
Although the withstand voltage of the FET is improved, as shown in FIG. 18, in the static characteristics indicating the relationship between the drain voltage (horizontal axis) and the drain current (vertical axis), the drain current reaches a saturation point as the drain resistance increases. Voltage, so-called Knee
There is a disadvantage that the voltage Vk increases. When the knee voltage is increased as described above, when the FET is operated, for example, in a switching operation, a problem such as deterioration of the on-off characteristics occurs.
【０００７】また、カスコード接続によるＦＥＴで、上
述のように半導体と表面絶縁膜との界面の表面準位を利
用する場合には、表面準位の制御が困難なので、安定し
た耐圧を得ることが困難になる。このため、同表面準位
の利用は避けることが望ましい。In the case of a cascode-connected FET using the surface level at the interface between the semiconductor and the surface insulating film as described above, it is difficult to control the surface level, so that a stable breakdown voltage can be obtained. It becomes difficult. Therefore, it is desirable to avoid using the surface level.
【０００８】この発明は、上述の事情に鑑みてなされた
もので、耐圧向上が図れるというカスコード接続の利点
を生かした上で、ドレイン抵抗を減少させることができ
るようにした電界効果型トランジスタを提供することを
目的としている。The present invention has been made in view of the above circumstances, and provides a field effect transistor capable of reducing the drain resistance while taking advantage of the cascode connection that the withstand voltage can be improved. It is intended to be.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電界効果型トランジスタで
ある第１の半導体装置にオフセット領域が設けられ、該
オフセット領域に、上記第１の半導体装置の耐圧向上の
機能を有する第２の半導体装置が形成され、上記第１及
び第２の半導体装置が、カスコード接続されてなる電界
効果型トランジスタに係り、上記第１の半導体装置の出
力信号が加えられる上記第２の半導体装置の信号通路の
幅は、上記第１の半導体装置のチャネル層のそれよりも
大きく設定されていることを特徴としている。According to a first aspect of the present invention, an offset region is provided in a first semiconductor device which is a field-effect transistor, and the offset region is provided in the offset region. A second semiconductor device having a function of improving withstand voltage of the first semiconductor device is formed, and the first and second semiconductor devices relate to a cascode-connected field-effect transistor. The width of the signal path of the second semiconductor device to which an output signal is applied is set to be larger than that of the channel layer of the first semiconductor device.
【００１０】また、請求項２記載の発明は、第１の電界
効果型トランジスタにオフセット領域が設けられ、該オ
フセット領域に、上記第１の電界効果型トランジスタの
耐圧向上の機能を有する第２の電界効果型トランジスタ
が形成され、上記第１及び第２の電界効果型トランジス
タがカスコード接続されてなる電界効果型トランジスタ
に係り、上記第２の電界効果型トランジスタのチャネル
層の幅は、上記第１の電界効果型トランジスタのそれよ
りも大きく設定されていることを特徴としている。According to a second aspect of the present invention, an offset region is provided in the first field-effect transistor, and the offset region has a function of improving the breakdown voltage of the first field-effect transistor. According to a field effect transistor in which a field effect transistor is formed and the first and second field effect transistors are cascode-connected, the width of the channel layer of the second field effect transistor is the first field effect transistor. Is set to be larger than that of the field effect transistor.
【００１１】請求項３記載の発明は、請求項２記載の電
界効果型トランジスタに係り、上記第２の電界効果型ト
ランジスタは、上記第１の電界効果型トランジスタと離
れて基板上に形成されていることを特徴としている。According to a third aspect of the present invention, there is provided the field-effect transistor according to the second aspect, wherein the second field-effect transistor is formed on the substrate at a distance from the first field-effect transistor. It is characterized by having.
【００１２】請求項４記載の発明は、請求項３記載の電
界効果型トランジスタに係り、上記第２の電界効果型ト
ランジスタは、両端部にソース及びドレイン電極が形成
された第１導電型半導体層と、該第１導電型半導体層に
隣接して配置されてゲート電極が形成された第２導電型
半導体層とを含んでいることを特徴としている。According to a fourth aspect of the present invention, there is provided the field-effect transistor according to the third aspect, wherein the second field-effect transistor has a first conductive type semiconductor layer having source and drain electrodes formed at both ends. And a second conductive type semiconductor layer disposed adjacent to the first conductive type semiconductor layer and having a gate electrode formed thereon.
【００１３】請求項５記載の発明は、請求項４記載の電
界効果型トランジスタに係り、上記第１導電型半導体層
又は上記第２導電型半導体層のいずれかが上記基板上に
直接に成膜されていることを特徴としている。According to a fifth aspect of the present invention, there is provided the field effect transistor according to the fourth aspect, wherein either the first conductive type semiconductor layer or the second conductive type semiconductor layer is formed directly on the substrate. It is characterized by being.
【００１４】請求項６記載の発明は、請求項２記載の電
界効果型トランジスタに係り、上記第２の電界効果型ト
ランジスタは、上記第１の電界効果型トランジスタと一
体化されて基板上に形成されていることを特徴としてい
る。According to a sixth aspect of the present invention, there is provided the field-effect transistor according to the second aspect, wherein the second field-effect transistor is formed on the substrate integrally with the first field-effect transistor. It is characterized by being.
【００１５】請求項７記載の発明は、請求項６記載の電
界効果型トランジスタに係り、上記第１の電界効果型ト
ランジスタは、両端部にソース及びドレイン電極が形成
された第１導電型半導体層と、該第１導電型半導体層に
形成されたショットキー障壁ゲート電極とを含む一方、
上記第２の電界効果型トランジスタは、上記第１の電界
効果型トランジスタの上記ソース及びドレイン電極をそ
のままソース及びドレイン電極として兼用し、かつ上記
第１導電型半導体層に隣接して配置されてゲート電極が
形成された第２導電型半導体層を含んでいることを特徴
としている。According to a seventh aspect of the present invention, there is provided the field effect transistor according to the sixth aspect, wherein the first field effect transistor has a first conductive type semiconductor layer having source and drain electrodes formed at both ends. And a Schottky barrier gate electrode formed in the first conductivity type semiconductor layer.
The second field-effect transistor uses the source and drain electrodes of the first field-effect transistor as source and drain electrodes as they are, and is disposed adjacent to the first conductive semiconductor layer to form a gate. It is characterized by including a second conductivity type semiconductor layer on which an electrode is formed.
【００１６】請求項８記載の発明は、請求項７記載の電
界効果型トランジスタに係り、上記第１導電型半導体層
又は上記第２導電型半導体層のいずれかが上記基板上に
直接に成膜されていることを特徴としている。According to an eighth aspect of the present invention, there is provided the field effect transistor according to the seventh aspect, wherein either the first conductive type semiconductor layer or the second conductive type semiconductor layer is formed directly on the substrate. It is characterized by being.
【００１７】請求項９記載の発明は、請求項７記載の電
界効果型トランジスタに係り、上記ショットキー障壁ゲ
ート電極及び上記ゲート電極を不要とし、その代わりに
上記第１導電型半導体層に整流性を示すとともに、上記
第２導電型半導体層にオーミック性を示すゲート金属を
オフセット領域に設けることを特徴としている。According to a ninth aspect of the present invention, there is provided the field effect transistor according to the seventh aspect, wherein the Schottky barrier gate electrode and the gate electrode are not required, and instead, the first conductive semiconductor layer has a rectifying property. And a gate metal exhibiting ohmic properties is provided in the offset region in the second conductivity type semiconductor layer.
【００１８】請求項１０記載の発明は、請求項６記載の
電界効果型トランジスタに係り、上記第１の電界効果型
トランジスタは、第２導電型半導体領域に選択的に形成
された第１導電型のソース及びドレイン領域に各々形成
されたソース及びドレイン電極と、上記第１導電型のソ
ース及びドレイン領域間に形成された絶縁ゲート電極と
を含む一方、上記第２の電界効果型トランジスタは、上
記第１の電界効果型トランジスタの上記ソース及びドレ
イン電極をそのままソース及びドレイン電極として兼用
し、かつ上記第１導電型のドレイン領域に選択的に形成
されてゲート電極が形成された第２導電型半導体層を含
んでいることを特徴としている。According to a tenth aspect of the present invention, there is provided the field effect transistor according to the sixth aspect, wherein the first field effect transistor is a first conductivity type selectively formed in a second conductivity type semiconductor region. A source and drain electrode respectively formed in the source and drain regions of the first conductivity type, and an insulated gate electrode formed between the source and drain regions of the first conductivity type, while the second field-effect transistor comprises A second conductivity type semiconductor in which the source and drain electrodes of the first field effect transistor are used as they are as source and drain electrodes, and a gate electrode is formed selectively in the first conductivity type drain region; It is characterized by including a layer.
【００１９】請求項１１記載の発明は、請求項２乃至１
０のいずれか１に記載の電界効果型トランジスタに係
り、上記第２の電界効果型トランジスタの上記チャネル
層の幅Ｗ２が、上記第１の電界効果型トランジスタの上
記チャネル層の幅Ｗ１の２〜３倍に設定されていること
を特徴としている。The invention according to claim 11 is the invention according to claims 2 to 1
0, wherein the width W2 of the channel layer of the second field-effect transistor is 2 to 2 times the width W1 of the channel layer of the first field-effect transistor. It is characterized by being set to three times.
【００２０】[0020]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である電界効果型トラン
ジスタの構成を示す平面図、図２は図１のＡ−Ａ矢視断
面図、図３は同電界効果型トランジスタの構成の主要部
を示す斜視図である。この例の電界効果型トランジスタ
は、図１及び図２に示すように、ＧａＡｓからなる半絶
縁性の基板４の上に、ＭＥＳ(Metal Semiconductor)型
構造の第１のＦＥＴ１が形成されていて、さらに、第１
のＦＥＴ１のオフセット領域３に、耐圧向上用の半導体
装置としてのＪ（Junction）型構造の第２のＦＥＴ２
が、第１のＦＥＴ１と離れて形成されて、第２のＦＥＴ
２が第１のＦＥＴ１に接続され、第２のＦＥＴ２のチャ
ネル層３２の幅Ｗ２は、第１のＦＥＴ１のチャネル層１
９の幅Ｗ１よりも大きく設定（Ｗ１＜Ｗ２）されてい
る。Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using an embodiment. FIG. 1 is a plan view showing the structure of a field-effect transistor according to a first embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line AA of FIG. 1, and FIG. FIG. 3 is a perspective view illustrating a main part of a configuration of a transistor. In the field-effect transistor of this example, as shown in FIGS. 1 and 2, a first FET 1 having an MES (Metal Semiconductor) structure is formed on a semi-insulating substrate 4 made of GaAs. Furthermore, the first
In the offset region 3 of the FET 1, a second FET 2 having a J (junction) structure as a semiconductor device for improving the breakdown voltage is provided.
Are formed apart from the first FET 1 and the second FET
2 is connected to the first FET1, and the width W2 of the channel layer 32 of the second FET2 is
9 is set to be larger than the width W1 (W1 <W2).
【００２１】ここで、基板４上には、ｎ型ＧａＡｓ層５
がエピタキシャル法などで成膜されて同ｎ型ＧａＡｓ層
５はアイソレーション領域８によって、第１ｎ型領域６
と第２ｎ型領域７とに分離されている。アイソレーショ
ン領域８は、例えばｐ型領域あるいは酸化膜などの絶縁
膜により構成されている。また、基板１はｎ型ＧａＡｓ
層５との間で絶縁状態を維持できれる材料であれば、上
述の半絶縁性を有するものに限らず、ｐ型半導体基板を
用いるようにしても良い。Here, an n-type GaAs layer 5 is formed on the substrate 4.
Is formed by an epitaxial method or the like, and the n-type GaAs layer 5 is separated from the first n-type region 6 by the isolation region 8.
And the second n-type region 7. The isolation region 8 is formed of, for example, a p-type region or an insulating film such as an oxide film. The substrate 1 is made of n-type GaAs.
As long as the material can maintain an insulating state with the layer 5, the material is not limited to the above-described semi-insulating material, and a p-type semiconductor substrate may be used.
【００２２】ｎ型ＧａＡｓ層５は膜厚が０．５〜１．０
μｍの酸化膜などからなる層間絶縁膜９により覆われ
て、第１ｎ型領域６上の層間絶縁膜９にはスルーホール
１０、１１が開口されている。同スルーホール１０、１
１には第１ｎ型領域６の両端部から各々ＡｕＧｅなどの
オーミック性導体１２、１３を介してソース配線１４及
びドレイン配線１５が形成されて、層間絶縁膜９の表面
まで引き出されている。また、両オーミック性導体１
２、１３の間の第１ｎ型領域６上には順次に成膜された
チタン層、白金層及び金層の積層膜からなるショットキ
ー障壁ゲート電極１６が形成され、同ショットキー障壁
ゲート電極１６には、スルーホール１７を通じてゲート
配線１８が形成されている。ここで、第１ｎ型領域６の
ソース配線１４とドレイン配線１５との間に形成される
チャネル層１９の幅はＷ１に設定される。以上の構成に
よって、基板１の図示左半分位置には、チャネル幅Ｗ１
を有するＭＥＳ型ＦＥＴからなる第１のＦＥＴ１が形成
される。The n-type GaAs layer 5 has a thickness of 0.5 to 1.0.
Through holes 10 and 11 are formed in the interlayer insulating film 9 on the first n-type region 6 so as to be covered with an interlayer insulating film 9 made of a μm oxide film or the like. Same through holes 10, 1
In FIG. 1, a source wiring 14 and a drain wiring 15 are formed from both ends of the first n-type region 6 via ohmic conductors 12 and 13 such as AuGe, respectively, and are drawn out to the surface of the interlayer insulating film 9. In addition, both ohmic conductors 1
A Schottky barrier gate electrode 16 composed of a laminated film of a titanium layer, a platinum layer, and a gold layer formed sequentially is formed on the first n-type region 6 between , A gate wiring 18 is formed through a through hole 17. Here, the width of the channel layer 19 formed between the source wiring 14 and the drain wiring 15 in the first n-type region 6 is set to W1. With the above configuration, the channel width W1
The first FET 1 is formed of a MES type FET having the following.
【００２３】第２ｎ型領域７上の層間絶縁膜９にはスル
ーホール２１、２２が開口されて、同スルーホール２
１、２２には第２ｎ型領域７の両端から各々ＡｕＧｅな
どのオーミック性導体２３、２４を介してソース配線２
５及びドレイン配線２６が形成されて、層間絶縁膜９の
表面まで引き出されている。また、両オーミック性導体
２３、２４の間の第２ｎ型領域７上にはゲート領域とな
るｐ型ＧａＡｓ層２８がエピタキシャル法などで成膜さ
れて、同ｐ型ＧａＡｓ層２８と第２ｎ型領域７との間に
はｐｎ接合が形成されている。なお、同ｐｎ接合に代え
て、両者間には真性半導体などの高抵抗のアンドープの
半導体、あるいは酸化膜などの絶縁体を介在させるよう
にしても良い。要するに、両者間に電流が流れないよう
な構成になっていれば良い。これは、基板４とｎ型Ｇａ
Ａｓ層５との間においても同様である。In the interlayer insulating film 9 on the second n-type region 7, through holes 21 and 22 are opened.
The source wiring 2 is connected to both ends of the second n-type region 7 via ohmic conductors 23 and 24 such as AuGe.
5 and the drain wiring 26 are formed, and are drawn out to the surface of the interlayer insulating film 9. On the second n-type region 7 between the ohmic conductors 23 and 24, a p-type GaAs layer 28 serving as a gate region is formed by an epitaxial method or the like, and the p-type GaAs layer 28 and the second n-type region 7, a pn junction is formed. Instead of the pn junction, a high-resistance undoped semiconductor such as an intrinsic semiconductor or an insulator such as an oxide film may be interposed therebetween. In short, it suffices if the configuration is such that no current flows between them. This is because the substrate 4 and the n-type Ga
The same applies to the As layer 5.
【００２４】第２ｎ型領域７上の層間絶縁膜９にはスル
ーホール２９が開口されて、同スルーホール２９には第
２ｎ型領域７の端部からＡｕＧｅなどのオーミック性導
体３０を介してゲート配線３１が形成されて、層間絶縁
膜９の表面まで引き出されている。ここで、第２ｎ型領
域７のソース配線２５とドレイン配線２６との間に形成
されるチャネル層３２の幅はＷ２に設定され、このチャ
ネル幅Ｗ２は、上述したように、第１のＦＥＴ１のチャ
ネル幅Ｗ１に対して、Ｗ１＜Ｗ２の関係を維持するよう
に設定される。A through-hole 29 is opened in the interlayer insulating film 9 on the second n-type region 7, and a gate is formed in the through-hole 29 from an end of the second n-type region 7 via an ohmic conductor 30 such as AuGe. The wiring 31 is formed and is drawn out to the surface of the interlayer insulating film 9. Here, the width of the channel layer 32 formed between the source wiring 25 and the drain wiring 26 in the second n-type region 7 is set to W2, and the channel width W2 is set to the width of the first FET 1 as described above. The channel width W1 is set so as to maintain the relationship of W1 <W2.
【００２５】以上の構成によって、基板１の図示右半分
位置には、チャネル幅Ｗ２を有するＪ型ＦＥＴからなる
第２のＦＥＴ２が形成される。この結果、第１のＦＥＴ
１と第２のＦＥＴ２とがカスコード接続された、ソース
１４、ゲート１８、３１、ドレイン２６からなるこの例
の電界効果型トランジスタが得られる。なお、第１のＦ
ＥＴ１のドレイン配線１５を延長して第２のＦＥＴ２の
ソース配線として兼用することができ、逆に第２のＦＥ
Ｔ２のソース配線２５を延長して第１のＦＥＴ１のドレ
イン配線として兼用することができる。同様にして、第
１のＦＥＴ１のゲート配線１８を延長して第２のＦＥＴ
２のゲート配線として兼用しても良く、逆に第２のＦＥ
Ｔ２のゲート配線３１を延長して第１のＦＥＴ１のゲー
ト配線として兼用するようにしても良い。With the above configuration, a second FET 2 composed of a J-type FET having a channel width W2 is formed at the right half position in the drawing of the substrate 1. As a result, the first FET
A field-effect transistor of this example including the source 14, the gates 18, 31, and the drain 26 in which the first and second FETs 2 are cascode-connected is obtained. Note that the first F
The drain wiring 15 of ET1 can be extended and used also as the source wiring of the second FET2.
The source wiring 25 of T2 can be extended and used also as the drain wiring of the first FET1. Similarly, the gate wiring 18 of the first FET 1 is extended to extend the second FET
2 may also be used as the gate wiring of the second FE.
The gate wiring 31 of T2 may be extended to serve also as the gate wiring of the first FET1.
【００２６】図４は、同電界効果型トランジスタの等価
回路を示す図である。同図から明らかなように、同電界
効果型トランジスタは、第１のＦＥＴ１に第２のＦＥＴ
２が接続点３３を介してカスコード接続された構成にな
っている。ここで、カスコード接続の性質上、第２のＦ
ＥＴ２のゲート配線３１は、第１のＦＥＴ１のゲート配
線１８又はソース配線１５に固定された状態で使用さ
れ、いわゆるソースフォロワ特性となる。FIG. 4 is a diagram showing an equivalent circuit of the field-effect transistor. As is clear from the figure, the same field-effect transistor has a first FET 1 and a second FET
2 are cascode-connected via a connection point 33. Here, due to the nature of the cascode connection, the second F
The gate wiring 31 of ET2 is used while being fixed to the gate wiring 18 or the source wiring 15 of the first FET 1, and has a so-called source follower characteristic.
【００２７】図６は、図４の等価回路の第１のＦＥＴ１
のみのドレイン電圧−ドレイン電流静特性を示してい
る。図１８と比較すれば明らかなように、ニー電圧Ｖｋ
は従来例のＦＥＴよりも低くなる。但し、ドレイン耐圧
も同ＦＥＴよりも低くなる。ここで、第２のＦＥＴ２の
ドレイン電圧、すなわちこの例のＦＥＴのドレイン電圧
を徐々に増加していくと、同ドレイン電圧がある臨界値
を越えるとそれまで上昇していた接続点３３の電位は上
昇しなくなるという、カスコード接続特有の現象が表れ
る。ここで、上述の臨界値は第２のＦＥＴ２のチャネル
層３２の抵抗により左右される。FIG. 6 shows the first FET 1 of the equivalent circuit of FIG.
Only the drain voltage-drain current static characteristic is shown. As is apparent from comparison with FIG. 18, the knee voltage Vk
Is lower than that of the conventional FET. However, the drain withstand voltage is lower than that of the FET. Here, when the drain voltage of the second FET 2, that is, the drain voltage of the FET of this example is gradually increased, the potential of the connection point 33 which has been increased when the drain voltage exceeds a certain critical value is increased. A phenomenon peculiar to the cascode connection, in which it does not rise, appears. Here, the above critical value depends on the resistance of the channel layer 32 of the second FET 2.
【００２８】図７は、その様子を説明するもので、接続
点３３の電位（横軸）とドレイン電流との関係を示して
いる。なお、Ａはこの例のＦＥＴの負荷線を示し、Ｂは
従来例のＦＥＴの負荷線を示している。また、Ｃは図６
の特性を示している。従来例のＦＥＴのように単にカス
コード接続されている場合、第２のＦＥＴのチャネル層
の抵抗（ドレイン抵抗）は大きくなっているので、その
負荷線はＢのように傾斜した特性になる。一方、この例
のＦＥＴのように、第２のＦＥＴ２のチャネル層３２の
Ｗ２が、第１のＦＥＴ１のチャネル層１９の幅Ｗ１に対
して、Ｗ１＜Ｗ２の関係にを満足するように設定してカ
スコード接続すると、第２のＦＥＴ２のチャネル層３２
の抵抗であるドレイン抵抗は小さくなるので、その負荷
線はＡのように立ち上がった特性となる。そして、上述
したように、ドレイン電圧がある臨界値を越えるとそれ
まで上昇していた接続点３３の電位は上昇しなくなっ
て、これ以降ドレイン電圧は接続点３３には加わらずに
ドレイン２６に加わるようになる。この結果、この例の
ＦＥＴのドレイン電圧−ドレイン電流静特性は、図５に
示したように、高耐圧でしかも低いニー電圧Ｖｋを示す
ようになる。FIG. 7 illustrates the state, and shows the relationship between the potential (horizontal axis) of the connection point 33 and the drain current. A indicates the load line of the FET of this example, and B indicates the load line of the conventional FET. In addition, FIG.
It shows the characteristic of. When the cascode connection is simply performed as in the conventional FET, the resistance (drain resistance) of the channel layer of the second FET is large, so that the load line has a sloped characteristic like B. On the other hand, as in the FET of this example, W2 of the channel layer 32 of the second FET 2 is set so as to satisfy the relationship of W1 <W2 with respect to the width W1 of the channel layer 19 of the first FET1. Cascode connection, the channel layer 32 of the second FET 2
, The load line has a characteristic of rising like A. Then, as described above, when the drain voltage exceeds a certain critical value, the potential of the connection point 33 which has been rising until then stops increasing, and thereafter the drain voltage is applied to the drain 26 without being applied to the connection point 33. Become like As a result, as shown in FIG. 5, the drain voltage-drain current static characteristics of the FET of this example show a high withstand voltage and a low knee voltage Vk.
【００２９】なお、第１のＦＥＴ１のチャネル幅Ｗ１に
対し、第２のＦＥＴ２のチャネル幅Ｗ２を大きく設定す
るほど、ドレイン抵抗が小さくなるので効果的となる
が、反面、基板１上のスペースを大きく占有することに
なるので、あまり第２のＦＥＴ２のチャネル幅Ｗ２を大
きくとるのは望ましくない。この出願に係る発明者の実
験によれば、第２のＦＥＴ２のチャネル幅Ｗ２を、第１
のＦＥＴ１のチャネル幅Ｗ１の２〜３倍に設定すれば、
十分な耐圧を得ることができる。It is effective to set the channel width W2 of the second FET 2 larger than the channel width W1 of the first FET 1 because the drain resistance becomes smaller, which is more effective. Since this occupies a large area, it is not desirable to increase the channel width W2 of the second FET 2 too much. According to the experiment of the inventor according to this application, the channel width W2 of the second FET 2
Is set to be two to three times the channel width W1 of the FET1 of
A sufficient pressure resistance can be obtained.
【００３０】このように、この例の構成によれば、基板
４上にＭＥＳ型ＦＥＴからなる第１のＦＥＴ１のオフセ
ット領域３に、耐圧向上用の半導体装置としてのＪ型Ｆ
ＥＴからなる第２のＦＥＴ２が第１のＦＥＴ１と離れて
形成されて、第２のＦＥＴ２が第１のＦＥＴ１に接続さ
れ、第２のＦＥＴ２のチャネル幅Ｗ２を第１のＦＥＴ１
のチャネル幅Ｗ１よりも大きく設定（Ｗ１＜Ｗ２）した
ので、耐圧向上を図ることができるというカスコード接
続の利点を生かした上で、ドレイン抵抗を減少させるこ
とができるようになる。また、半導体と表面絶縁膜との
界面の表面準位を利用しないので、耐圧の制御が容易に
なるため、安定した耐圧を得ることができる。As described above, according to the structure of this example, the J-type F as a semiconductor device for improving the breakdown voltage is provided in the offset region 3 of the first FET 1 composed of the MES type FET on the substrate 4.
A second FET2 made of ET is formed apart from the first FET1, the second FET2 is connected to the first FET1, and the channel width W2 of the second FET2 is changed to the first FET1.
(W1 <W2), the drain resistance can be reduced while taking advantage of the cascode connection that the withstand voltage can be improved. In addition, since the surface level at the interface between the semiconductor and the surface insulating film is not used, the control of the breakdown voltage becomes easy, so that a stable breakdown voltage can be obtained.
【００３１】◇第２実施例 図８は、この発明の第２実施例である電界効果型トラン
ジスタの構成の主要部を示す斜視図である。この例の電
界効果型トランジスタの構成が、上述した第１実施例の
構成と大きく異なるところは、第２のＦＥＴの主要構成
部の相互の位置関係を変更するようにした点である。す
なわち、図３の第１実施例の第２のＦＥＴ２と比較して
明らかなように、この例では、図８に示すように、第２
のＦＥＴ２の主要部を構成している第２ｎ型領域７とゲ
ート領域となるｐ型ＧａＡｓ層２８とが、上下逆の位置
関係になっている。 これ以外は、上述した第１実施例
と略同じであるので、図８において、図３の構成部分と
対応する部分には同一の番号を付してその説明を省略す
る。Second Embodiment FIG. 8 is a perspective view showing a main part of the configuration of a field-effect transistor according to a second embodiment of the present invention. The configuration of the field-effect transistor of this example is significantly different from the configuration of the first embodiment described above in that the mutual positional relationship of the main components of the second FET is changed. That is, as is apparent from comparison with the second FET 2 of the first embodiment in FIG. 3, in this example, as shown in FIG.
The second n-type region 7 constituting the main part of the FET 2 and the p-type GaAs layer 28 serving as the gate region have an upside-down positional relationship. Except for this, the configuration is substantially the same as that of the first embodiment described above. Therefore, in FIG. 8, portions corresponding to the components in FIG. 3 are denoted by the same reference numerals, and description thereof is omitted.
【００３２】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。As described above, according to the configuration of this embodiment, substantially the same effects as those described in the first embodiment can be obtained.
【００３３】◇第３実施例 図９は、この発明の第３実施例である電界効果型トラン
ジスタの構成の主要部を示す斜視図である。この例の電
界効果型トランジスタの構成が、上述した第１実施例の
構成と大きく異なるところは、第２のＦＥＴの主要構成
部の相互の位置関係を変更するようにした点である。す
なわち、図３の第１実施例の第２のＦＥＴ２と比較して
明らかなように、この例では、図９に示すように、第２
のＦＥＴ２の主要部を構成している第２ｎ型領域７とゲ
ート領域となるｐ型ＧａＡｓ層２８とが、基板４上に略
垂直に配置された位置関係になっている。Third Embodiment FIG. 9 is a perspective view showing a main part of the structure of a field-effect transistor according to a third embodiment of the present invention. The configuration of the field-effect transistor of this example is significantly different from the configuration of the first embodiment described above in that the mutual positional relationship of the main components of the second FET is changed. That is, as is apparent from comparison with the second FET 2 of the first embodiment in FIG. 3, in this example, as shown in FIG.
The second n-type region 7 forming the main part of the FET 2 and the p-type GaAs layer 28 serving as a gate region are arranged substantially vertically on the substrate 4.
【００３４】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、主要構成部を略垂直
に配置して第２のＦＥＴを構成しているので、平面的な
スペースを節約することができる。As described above, according to the configuration of this embodiment, substantially the same effects as those described in the first embodiment can be obtained. In addition, according to this example, the main components are arranged substantially vertically to constitute the second FET, so that a planar space can be saved.
【００３５】◇第４実施例 図１０は、この発明の第４実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１１は図１０のＢ−Ｂ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第１実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴと第２のＦＥＴとが離れることな
く、主要構成部を共通にして一体化するようにした点で
ある。図１０及び図１１に示すように、基板４上にはｎ
型ＧａＡｓ層３５がエピタキシャル法などで成膜され
て、同ｎ型ＧａＡｓ層３５を覆う層間絶縁膜９にはスル
ーホール３６、３７が開口されている。同スルーホール
３６、３７にはｎ型ＧａＡｓ層３５の両端部から各々Ａ
ｕＧｅなどのオーミック性導体３８、３９を介してソー
ス配線４０及びドレイン配線４１が形成されて、層間絶
縁膜９の表面まで引き出されている。また、両オーミッ
ク性導体３８、３９の間のｎ型ＧａＡｓ層３５上には順
次に成膜されたチタン層、白金層及び金層の積層膜から
なるショットキー障壁ゲート電極４２が形成され、同シ
ョットキー障壁ゲート電極４２には、スルーホール４３
を通じてゲート配線４４が形成されている。ここで、ｎ
型ＧａＡｓ層３５のソース配線４０とドレイン配線４１
との間に形成されるチャネル層４５の幅はＷ１に設定さ
れる。以上の構成によって、チャネル幅Ｗ１を有し、ソ
ース４０、ゲート４４、ドレイン４１からなるＭＥＳ型
の第１のＦＥＴ１が形成される。Fourth Embodiment FIG. 10 is a plan view showing the structure of a field effect transistor according to a fourth embodiment of the present invention, and FIG.
It is arrow sectional drawing. The configuration of the field-effect transistor of this example is significantly different from the configuration of the above-described first embodiment in that the first FET and the second FET are not separated from each other and the main components are integrated and integrated. It is the point which did so. As shown in FIGS. 10 and 11, n
Type GaAs layer 35 is formed by an epitaxial method or the like, and through holes 36 and 37 are opened in interlayer insulating film 9 covering n-type GaAs layer 35. In the through holes 36 and 37, A is formed from both ends of the n-type GaAs layer 35 respectively.
A source wiring 40 and a drain wiring 41 are formed via ohmic conductors 38 and 39 such as uGe, and are drawn out to the surface of the interlayer insulating film 9. On the n-type GaAs layer 35 between the ohmic conductors 38 and 39, a Schottky barrier gate electrode 42 composed of a laminated film of a titanium layer, a platinum layer and a gold layer formed sequentially is formed. The Schottky barrier gate electrode 42 has a through hole 43
Through the gate wiring 44 is formed. Where n
Source line 40 and drain line 41 of the type GaAs layer 35
Is set to W1. With the above configuration, the MES type first FET 1 having the channel width W1 and including the source 40, the gate 44, and the drain 41 is formed.
【００３６】同第１のＦＥＴ１のショットキー障壁ゲー
ト電極４２とドレイン配線４１との間のオフセット領域
４７上にはゲート領域となるｐ型ＧａＡｓ層４８がエピ
タキシャル法などで成膜されて、同ｐ型ＧａＡｓ層４８
とｎ型ＧａＡｓ層３５との間にはｐｎ接合が形成されて
いる。ｐ型ＧａＡｓ層４８上の層間絶縁膜９にはスルー
ホール４９が開口されて、同スルーホール４９にはｐ型
ＧａＡｓ層４８の端部からＡｕＧｅなどのオーミック性
導体５０を介してゲート配線５１が形成されて、層間絶
縁膜９の表面まで引き出されている。そして、ゲート配
線５１はゲート配線４４に接続されている。ここで、オ
フセット領域４７（第１実施例の第２のＦＥＴ２のチャ
ネル層３２に相当）の幅はＷ２に設定され、Ｗ１＜Ｗ２
の関係となるように設定される。以上の構成によって、
チャネル幅Ｗ２を有し、ソース４０、ゲート５１、ドレ
イン４１からなるＪ型の第２のＦＥＴ２が形成される。
ここで、ソース４０及びドレイン４１は第１のＦＥＴ１
のソース及びドレインと共通に構成されている。この結
果、第１のＦＥＴ１と第２のＦＥＴ２とが一体化されて
カスコード接続された、ソース４０、ゲート４４，５
１、ドレイン４１からなるこの例の電界効果型トランジ
スタが得られる。なお、第１のＦＥＴ１のゲート配線４
４を延長して第２のＦＥＴ２のゲート配線として兼用す
ることができ、逆に第２のＦＥＴ２のゲート配線５１を
延長して第１のＦＥＴ１のゲート配線と兼用することが
できる。また、基板４とｎ型ＧａＡｓ層３５との間、あ
るいはｐ型ＧａＡｓ層４８とｎ型ＧａＡｓ層３５との間
は、電流が流れないように絶縁状態になっていれば、ｐ
ｎ接合、高抵抗のアンドープの半導体、あるいは酸化膜
などの絶縁体を介在させるなどのいずれの手段をとって
も良い。On the offset region 47 between the Schottky barrier gate electrode 42 and the drain wiring 41 of the first FET 1, a p-type GaAs layer 48 serving as a gate region is formed by an epitaxial method or the like. Type GaAs layer 48
A pn junction is formed between the pn junction and the n-type GaAs layer 35. A through-hole 49 is opened in the interlayer insulating film 9 on the p-type GaAs layer 48, and a gate wiring 51 is formed in the through-hole 49 from an end of the p-type GaAs layer 48 via an ohmic conductor 50 such as AuGe. It is formed and extended to the surface of the interlayer insulating film 9. Further, the gate wiring 51 is connected to the gate wiring 44. Here, the width of the offset region 47 (corresponding to the channel layer 32 of the second FET 2 of the first embodiment) is set to W2, and W1 <W2
Is set so that With the above configuration,
A J-type second FET 2 having a channel width W2 and including a source 40, a gate 51, and a drain 41 is formed.
Here, the source 40 and the drain 41 are the first FET 1
Are commonly configured with the source and the drain. As a result, the first FET 1 and the second FET 2 are integrated and cascode-connected.
1. The field effect transistor of this example comprising the drain 41 is obtained. The gate wiring 4 of the first FET 1
4 can also be used as the gate wiring of the second FET 2, and conversely, the gate wiring 51 of the second FET 2 can be extended and used also as the gate wiring of the first FET 1. If the substrate 4 and the n-type GaAs layer 35 or the p-type GaAs layer 48 and the n-type GaAs layer 35 are insulated so that no current flows, p
Any means such as an n-junction, a high-resistance undoped semiconductor, or an insulator such as an oxide film may be used.
【００３７】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、第１のＦＥＴと第２
のＦＥＴとを一体化しているので、平面的なスペースを
節約することができる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the first embodiment can be obtained. In addition, according to this example, the first FET and the second FET
Since the above-mentioned FET is integrated, a planar space can be saved.
【００３８】◇第５実施例 図１２は、この発明の第５実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１３は図１２のＣ−Ｃ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第４実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴと第２のＦＥＴとの主要構成部の位
置関係を変更するようにした点である。すなわち、図１
０及び図１１の第４実施例と比較して明らかなように、
この例では、図１２及び図１３に示すように、第１のＦ
ＥＴ１の主要部を構成しているｎ型ＧａＡｓ層３５と第
２のＦＥＴ２の主要部を構成しているｐ型ＧａＡｓ層４
８とが、上下逆の位置関係になっている。Fifth Embodiment FIG. 12 is a plan view showing the structure of a field effect transistor according to a fifth embodiment of the present invention, and FIG.
It is arrow sectional drawing. The structure of the field-effect transistor of this example is significantly different from the structure of the above-described fourth embodiment in that the positional relationship of the main components of the first FET and the second FET is changed. is there. That is, FIG.
0 and as is clear from the fourth embodiment of FIG.
In this example, as shown in FIG. 12 and FIG.
The n-type GaAs layer 35 forming the main part of the ET1 and the p-type GaAs layer 4 forming the main part of the second FET 2
8 has an upside down positional relationship.
【００３９】このように、この例の構成によっても、第
４実施例において述べたのと略同様な効果を得ることが
できる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the fourth embodiment can be obtained.
【００４０】◇第６実施例 図１４は、この発明の第６実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１５は図１４のＤ−Ｄ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第４実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴのショットキー障壁ゲート電極と第
２のＦＥＴのオーミック性導体とを共通化するようにし
た点である。すなわち、この例では、図１４及び図１５
に示すように、第１のＦＥＴ１の主要部を構成している
ｎ型ＧａＡｓ層３５と、第２のＦＥＴ２の主要部を構成
しているｐ型ＧａＡｓ層４８に共通にゲート金属５３を
接続している。この場合、同ゲート金属５３としては例
えばタングステンのように、ｎ型ＧａＡｓ層３５に対し
てはショットキー障壁を形成して整流性を示すが、ｐ型
ＧａＡｓ層４８に対してはオーミック性を示すような性
質の材料を用いるようにする。Sixth Embodiment FIG. 14 is a plan view showing the structure of a field effect transistor according to a sixth embodiment of the present invention, and FIG.
It is arrow sectional drawing. The configuration of the field-effect transistor of this example is significantly different from the configuration of the fourth embodiment described above in that the Schottky barrier gate electrode of the first FET and the ohmic conductor of the second FET are shared. It is a point that was made. That is, in this example, FIGS.
As shown in (1), a gate metal 53 is commonly connected to the n-type GaAs layer 35 forming the main part of the first FET 1 and the p-type GaAs layer 48 forming the main part of the second FET 2. ing. In this case, as the gate metal 53, for example, tungsten, a Schottky barrier is formed on the n-type GaAs layer 35 to exhibit rectification, but the p-type GaAs layer 48 exhibits ohmicity. Use a material with such properties.
【００４１】このように、この例の構成によっても、第
４実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、整流性電極とオーミ
ック性電極とを１つの金属で兼用できるので、電極構造
を簡単にすることができる。As described above, according to the structure of this embodiment, substantially the same effects as described in the fourth embodiment can be obtained. In addition, according to this example, the rectifying electrode and the ohmic electrode can be shared by one metal, so that the electrode structure can be simplified.
【００４２】◇第７実施例 図１６は、この発明の第７実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１７は図１６のＥ−Ｅ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第４実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴをＭＯＳ型ＦＥＴにより構成するよ
うにした点である。図１６及び図１７に示すように、ｐ
型Ｓｉ基板５４には選択的にリンなどのｎ型不純物がイ
オン打ち込みされて各々ソース及びドレイン領域となる
ｎ＋型領域５５及び５６が形成され、同ｎ＋型領域５６
には選択的に硼素などのｐ型不純物がイオン打ち込みさ
れてゲート領域となるｐ型領域５７が形成されている。
層間絶縁膜９にはスルーホール５９、６０が開口され
て、同スルーホール５９、６０にはｎ＋型領域５５及び
５６から各々アルミニウムなどのオーミック性導体６
１、６２を介してソース配線６３及びドレイン配線６４
が形成されて、層間絶縁膜９の表面まで引き出されてい
る。Seventh Embodiment FIG. 16 is a plan view showing the structure of a field-effect transistor according to a seventh embodiment of the present invention, and FIG. 17 is EE of FIG.
It is arrow sectional drawing. The configuration of the field-effect transistor of this example is significantly different from the configuration of the fourth embodiment described above in that the first FET is configured by a MOS-type FET. As shown in FIGS. 16 and 17, p
The type Si substrate 54 selectively n + -type regions 55 and 56 n-type impurity such as phosphorus is respectively the source and drain regions are implanted ions are formed, the n + -type region 56
Is selectively implanted with a p-type impurity such as boron to form a p-type region 57 serving as a gate region.
Through holes 59 and 60 are opened in the interlayer insulating film 9, and the through holes 59 and 60 are formed from the n + -type regions 55 and 56 through the ohmic conductor 6 such as aluminum.
1 and 62, a source wiring 63 and a drain wiring 64
Is formed, and is drawn out to the surface of the interlayer insulating film 9.
【００４３】また、両ｎ＋型領域５５、５６の間のｐ型
Ｓｉ基板５４上には酸化膜などからなるゲート絶縁膜６
６を介してゲート電極６７が形成され、同ゲート電極６
７には、スルーホール６８を通じてゲート配線６９が形
成されている。ここで、ゲート電極６７の下部に形成さ
れるチャネル層７０の幅はＷ１に設定される。以上の構
成によって、チャネル幅Ｗ１を有し、ソース６３、ゲー
ト６９、ドレイン６４からなるＭＯＳ型の第１のＦＥＴ
１が形成される。A gate insulating film 6 made of an oxide film or the like is formed on the p-type Si substrate 54 between the n + -type regions 55 and 56.
A gate electrode 67 is formed via the gate electrode 6.
7, a gate wiring 69 is formed through a through hole 68. Here, the width of the channel layer 70 formed below the gate electrode 67 is set to W1. With the above configuration, the MOS first FET having the channel width W1 and including the source 63, the gate 69, and the drain 64
1 is formed.
【００４４】ｐ型領域５７上の層間絶縁膜９にスルーホ
ール７２が開口されて、同スルーホール７２にはｐ型領
域５７の端部からアルミニウムなどのオーミック性導体
７３を介してゲート配線７４が形成されて、層間絶縁膜
９の表面まで引き出されている。そして、ゲート配線７
４はゲート配線６９に接続されている。ここで、オフセ
ット領域７１（第１実施例の第２のＦＥＴ２のチャネル
層３２に相当）の幅はＷ２に設定され、Ｗ１＜Ｗ２の関
係となるように設定される。以上の構成によって、チャ
ネル幅Ｗ２を有し、ソース６３、ゲート７４、ドレイン
６４からなるＪ型の第２のＦＥＴ２が形成される。ここ
で、ソース６３及びドレイン６４は第１のＦＥＴ１のソ
ース及びドレインと共通に構成されている。この結果、
第１のＦＥＴ１と第２のＦＥＴ２とが一体化されてカス
コード接続された、ソース６３、ゲート６９，７４、ド
レイン６４からなるこの例の電界効果型トランジスタが
得られる。なお、第１のＦＥＴ１のゲート配線６９を延
長して第２のＦＥＴ２のゲート配線として兼用すること
ができ、逆に第２のＦＥＴ２のゲート配線７４を延長し
て第１のＦＥＴ１のゲート配線と兼用することができ
る。A through-hole 72 is opened in the interlayer insulating film 9 on the p-type region 57, and a gate wiring 74 is formed in the through-hole 72 from an end of the p-type region 57 via an ohmic conductor 73 such as aluminum. It is formed and extended to the surface of the interlayer insulating film 9. Then, the gate wiring 7
4 is connected to the gate wiring 69. Here, the width of the offset region 71 (corresponding to the channel layer 32 of the second FET 2 of the first embodiment) is set to W2, and is set to satisfy the relationship of W1 <W2. With the above configuration, the J-type second FET 2 having the channel width W2 and including the source 63, the gate 74, and the drain 64 is formed. Here, the source 63 and the drain 64 are configured in common with the source and the drain of the first FET 1. As a result,
A field-effect transistor of this example including the source 63, the gates 69 and 74, and the drain 64, in which the first FET 1 and the second FET 2 are integrated and cascode-connected, is obtained. Note that the gate wiring 69 of the first FET 1 can be extended and used also as the gate wiring of the second FET 2, and conversely, the gate wiring 74 of the second FET 2 can be extended to be connected to the gate wiring of the first FET 1. It can be shared.
【００４５】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the first embodiment can be obtained.
【００４６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、第１の
ＦＥＴは、ＭＥＳ型あるいはＭＯＳ型に限らず、要する
に、オフセット領域が設けられている構造であれば、他
の構造でも良い。Although the embodiment of the present invention has been described in detail with reference to the drawings, the specific configuration is not limited to this embodiment, and there may be changes in the design without departing from the gist of the present invention. Is also included in the present invention. For example, the first FET is not limited to the MES type or the MOS type, but may have another structure as long as it has an offset region.
【００４７】例えば、ＬＤＤ(Lightly Doped Drain)構
造を有するＦＥＴは、実質的にオフセット領域を有して
いるので適用することができる。また、ゲート絶縁膜は
酸化膜（Oxide Film）に限らず、窒化膜（Nitride Fil
m）でも良く、あるいは、酸化膜と窒化膜との２重膜構
成でも良い。つまり、ＭＩＳ（Metal Insulator Semico
nductor）トランジスタである限り、ＭＯＳトランジス
タに限らず、ＭＮＳ（Metal Nitride Semiconductor）
トランジスタでも良く、あるいは、ＭＮＯＳ（Metal Ni
tride Oxide Semiconductor）トランジスタでも良い。For example, an FET having an LDD (Lightly Doped Drain) structure can be applied since it has an offset region substantially. Further, the gate insulating film is not limited to an oxide film (Oxide Film), but may be a nitride film (Nitride Filtration).
m) or a double film structure of an oxide film and a nitride film. In other words, MIS (Metal Insulator Semico
nNS (Metal Nitride Semiconductor)
A transistor may be used, or MNOS (Metal Ni
tride Oxide Semiconductor) transistors.
【００４８】また、耐圧向上用の第２の電界効果型トラ
ンジスタは、Ｊ型ＦＥＴを用いる例で示したが、これ以
外のＦＥＴを用いるようにしても良い。また、ＦＥＴ以
外の半導体装置を用いることも可能である。また、実施
例で示した半導体領域の導電型は一例を示したものであ
り、ｎ型とｐ型を入れ替えるようにしても良い。また、
オーミック性導体、配線材料なども一例を示したもので
あり、通常同じ用途に使用されている材料であれば、同
様に使用することができる。Although the second field effect transistor for improving the breakdown voltage has been described as an example using a J-type FET, other FETs may be used. It is also possible to use a semiconductor device other than the FET. Further, the conductivity type of the semiconductor region described in the embodiment is an example, and the n-type and the p-type may be exchanged. Also,
Ohmic conductors, wiring materials, and the like are also given as examples, and materials that are usually used for the same purpose can be used in the same manner.
【００４９】また、基板上にチャネル層となる半導体層
を成膜する場合、両者間は電流が流れないように絶縁状
態になっていれば、ｐｎ接合、高抵抗のアンドープの半
導体、あるいは酸化膜などの絶縁体を介在させるなどの
いずれの手段をとっても良い。これは、第２の電界効果
型トランジスタを構成する第１導電型半導体層と第２導
電型半導体層との間でも同様である。また、半導体層の
成膜はエピタキシャル法以外に、ＣＶＤ(Chemical Vapo
r Deposion)法、スパッタ法などの他の方法で行っても
良い。When a semiconductor layer serving as a channel layer is formed on a substrate, a pn junction, a high-resistance undoped semiconductor, or an oxide film may be used as long as the semiconductor layer is insulated so that no current flows between them. Any means such as interposing an insulator may be used. This is the same between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer that constitute the second field effect transistor. The semiconductor layer is formed by CVD (Chemical Vapor Deposition) in addition to the epitaxial method.
(r Deposion) method, sputtering method, or another method.
【００５０】[0050]
【発明の効果】以上説明したように、この発明の電界効
果型トランジスタによれば、第１のＦＥＴのオフセット
領域に、耐圧向上用の半導体装置としての第２のＦＥＴ
が形成されて、第２のＦＥＴが第１のＦＥＴに接続さ
れ、第２のＦＥＴのチャネル層の幅Ｗ２は第１のＦＥＴ
のチャネル層の幅のＷ１よりも大きく設定（Ｗ１＜Ｗ
２）されているので、耐圧向上が図れるというカスコー
ド接続の利点を生かした上で、ドレイン抵抗を減少させ
ることができるようになる。また、半導体と表面絶縁膜
との界面の表面準位を利用しないので、耐圧の制御が容
易になるため、安定した耐圧を得ることができる。As described above, according to the field effect transistor of the present invention, the second FET as a semiconductor device for improving the breakdown voltage is provided in the offset region of the first FET.
Is formed, the second FET is connected to the first FET, and the width W2 of the channel layer of the second FET is changed to the first FET.
(W1 <W)
2), the drain resistance can be reduced while taking advantage of the cascode connection that the withstand voltage can be improved. In addition, since the surface level at the interface between the semiconductor and the surface insulating film is not used, the control of the breakdown voltage becomes easy, so that a stable breakdown voltage can be obtained.
【図１】この発明の第１の実施例である電界効果型トラ
ンジスタの構成を示す平面図である。FIG. 1 is a plan view showing a configuration of a field-effect transistor according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ矢視断面図である。FIG. 2 is a sectional view taken along the line AA of FIG.
【図３】同電界効果型トランジスタの構成の主要部を示
す斜視図である。FIG. 3 is a perspective view showing a main part of the configuration of the field-effect transistor.
【図４】同電界効果型トランジスタの等価回路を示す図
である。FIG. 4 is a diagram showing an equivalent circuit of the field-effect transistor.
【図５】同電界効果型トランジスタのドレイン電圧とド
レイン電流との関係を示す図である。FIG. 5 is a diagram showing a relationship between a drain voltage and a drain current of the field-effect transistor.
【図６】同電界効果型トランジスタの効果を説明するた
めのドレイン電圧とドレイン電流との関係を示す図であ
る。FIG. 6 is a diagram illustrating a relationship between a drain voltage and a drain current for describing an effect of the field-effect transistor.
【図７】同電界効果型トランジスタの効果を説明するた
めの主要部の電位とドレイン電流との関係を示す図であ
る。FIG. 7 is a diagram illustrating a relationship between a potential of a main part and a drain current for describing an effect of the field-effect transistor.
【図８】この発明の第２の実施例である電界効果型トラ
ンジスタの構成の主要部を示す斜視図である。FIG. 8 is a perspective view showing a main part of a configuration of a field-effect transistor according to a second embodiment of the present invention.
【図９】この発明の第３の実施例である電界効果型トラ
ンジスタの構成の主要部を示す斜視図である。FIG. 9 is a perspective view showing a main part of a configuration of a field-effect transistor according to a third embodiment of the present invention.
【図１０】この発明の第４の実施例である電界効果型ト
ランジスタの構成を示す平面図である。FIG. 10 is a plan view showing a configuration of a field-effect transistor according to a fourth embodiment of the present invention.
【図１１】図１０のＢ−Ｂ矢視断面図である。FIG. 11 is a sectional view taken along the line BB of FIG. 10;
【図１２】この発明の第５の実施例である電界効果型ト
ランジスタの構成を示す平面図である。FIG. 12 is a plan view showing a configuration of a field-effect transistor according to a fifth embodiment of the present invention.
【図１３】図１２のＣ−Ｃ矢視断面図である。FIG. 13 is a sectional view taken along the line CC of FIG. 12;
【図１４】この発明の第６の実施例である電界効果型ト
ランジスタの構成を示す平面図である。FIG. 14 is a plan view showing a configuration of a field-effect transistor according to a sixth embodiment of the present invention.
【図１５】図１４のＤ−Ｄ矢視断面図である。15 is a cross-sectional view taken along the line DD of FIG.
【図１６】この発明の第７の実施例である電界効果型ト
ランジスタの構成を示す平面図である。FIG. 16 is a plan view showing a configuration of a field-effect transistor according to a seventh embodiment of the present invention.
【図１７】図１６のＥ−Ｅ矢視断面図である。17 is a sectional view taken along the line EE in FIG. 16;
【図１８】従来の電界効果型トランジスタのドレイン電
圧とドレイン電流との関係を示す図である。FIG. 18 is a diagram showing a relationship between a drain voltage and a drain current of a conventional field-effect transistor.
１ 第１のＦＥＴ ２ 第２のＦＥＴ ３、４７、７１ オフセット領域 ４ 基板 ５、３５、４８ ｎ型ＧａＡｓ層 ６ 第１ｎ型領域 ７ 第２ｎ型領域 ８ アイソレーション領域 ９ 層間絶縁膜 １０、１１、１７、２１、２２、２９、３６、３７、４
３、４９、５９、６０、６８、７２ スルーホール １２、１３、２３、２４、３０、３８、３９、５０、６
１、６２、７３オーミック性導体 １４、２５、４０、６３ ソース配線 １５、２６、４１、６４ ドレイン配線 １６、４２ ショットキー障壁ゲート電極 １８、３１、４４、５１、６９、７４ ゲート配線 １９、４５、７０ 第１のＦＥＴのチャネル層 ２８、４８ ｐ型ＧａＡｓ層 ３２ 第２のＦＥＴのチャネル層 ３３ 第１のＦＥＴと第２のＦＥＴとの接続点 ５３ ゲート金属 ５４ ｐ型Ｓｉ基板 ５５、５６ ｎ＋型領域 ５７ ｐ型領域 ６６ ゲート絶縁膜 ６７ ゲート電極 Ｗ１ 第１のＦＥＴのチャネル幅 Ｗ２ 第２のＦＥＴのチャネル幅DESCRIPTION OF SYMBOLS 1 1st FET 2 2nd FET 3, 47, 71 Offset region 4 Substrate 5, 35, 48 n-type GaAs layer 6 1st n-type region 7 2nd n-type region 8 Isolation region 9 Interlayer insulating film 10, 11, 17, 21, 22, 29, 36, 37, 4
3, 49, 59, 60, 68, 72 Through holes 12, 13, 23, 24, 30, 38, 39, 50, 6
1, 62, 73 Ohmic conductors 14, 25, 40, 63 Source wiring 15, 26, 41, 64 Drain wiring 16, 42 Schottky barrier gate electrode 18, 31, 44, 51, 69, 74 Gate wiring 19, 45 70, first FET channel layer 28, 48 p-type GaAs layer 32 second FET channel layer 33 connection point between first FET and second FET 53 gate metal 54 p-type Si substrate 55, 56n + -Type region 57 p-type region 66 gate insulating film 67 gate electrode W1 channel width of first FET W2 channel width of second FET
Claims (11)
導体装置にオフセット領域が設けられ、該オフセット領
域に、前記第１の半導体装置の耐圧向上の機能を有する
第２の半導体装置が形成され、前記第１及び第２の半導
体装置が、カスコード接続されてなる電界効果型トラン
ジスタであって、 前記第１の半導体装置の出力信号が加えられる前記第２
の半導体装置の信号通路の幅は、前記第１の半導体装置
のチャネル層のそれよりも大きく設定されていることを
特徴とする電界効果型トランジスタ。An offset region is provided in a first semiconductor device which is a field-effect transistor, and a second semiconductor device having a function of improving the breakdown voltage of the first semiconductor device is formed in the offset region. The first and second semiconductor devices are cascode-connected field-effect transistors, and the second semiconductor device to which an output signal of the first semiconductor device is applied.
The width of the signal path of the semiconductor device is set larger than that of the channel layer of the first semiconductor device.
ット領域が設けられ、該オフセット領域に、前記第１の
電界効果型トランジスタの耐圧向上の機能を有する第２
の電界効果型トランジスタが形成され、前記第１及び第
２の電界効果型トランジスタがカスコード接続されてな
る電界効果型トランジスタであって、 前記第２の電界効果型トランジスタのチャネル層の幅
は、前記第１の電界効果型トランジスタのそれよりも大
きく設定されていることを特徴とする電界効果型トラン
ジスタ。2. An offset region is provided in a first field-effect transistor, and a second region having a function of improving the breakdown voltage of the first field-effect transistor is provided in the offset region.
Wherein the first and second field-effect transistors are cascode-connected. The width of the channel layer of the second field-effect transistor is A field-effect transistor characterized by being set larger than that of the first field-effect transistor.
前記第１の電界効果型トランジスタと離れて基板上に形
成されていることを特徴とする請求項２記載の電界効果
型トランジスタ。3. The second field-effect transistor according to claim 1,
3. The field effect transistor according to claim 2, wherein the field effect transistor is formed on the substrate at a distance from the first field effect transistor.
両端部にソース及びドレイン電極が形成された第１導電
型半導体層と、該第１導電型半導体層に隣接して配置さ
れてゲート電極が形成された第２導電型半導体層とを含
んでいることを特徴とする請求項３記載の電界効果型ト
ランジスタ。4. The second field-effect transistor according to claim 1,
The semiconductor device includes a first conductivity type semiconductor layer having source and drain electrodes formed at both ends, and a second conductivity type semiconductor layer disposed adjacent to the first conductivity type semiconductor layer and having a gate electrode formed thereon. The field-effect transistor according to claim 3, wherein:
電型半導体層のいずれかが前記基板上に直接に成膜され
ていることを特徴とする請求項４記載の電界効果型トラ
ンジスタ。5. The field effect transistor according to claim 4, wherein one of said first conductivity type semiconductor layer and said second conductivity type semiconductor layer is formed directly on said substrate.
前記第１の電界効果型トランジスタと一体化されて基板
上に形成されていることを特徴とする請求項２記載の電
界効果型トランジスタ。6. The second field-effect transistor,
3. The field effect transistor according to claim 2, wherein the field effect transistor is integrated with the first field effect transistor and formed on a substrate.
両端部にソース及びドレイン電極が形成された第１導電
型半導体層と、該第１導電型半導体層に形成されたショ
ットキー障壁ゲート電極とを含む一方、前記第２の電界
効果型トランジスタは、前記第１の電界効果型トランジ
スタの前記ソース及びドレイン電極をそのままソース及
びドレイン電極として兼用し、かつ前記第１導電型半導
体層に隣接して配置されてゲート電極が形成された第２
導電型半導体層を含んでいることを特徴とする請求項６
記載の電界効果型トランジスタ。7. The first field-effect transistor,
The second field effect transistor includes a first conductivity type semiconductor layer having source and drain electrodes formed at both ends and a Schottky barrier gate electrode formed in the first conductivity type semiconductor layer. A second field-effect transistor in which the source and drain electrodes of the first field-effect transistor also serve as source and drain electrodes as they are, and are arranged adjacent to the first conductivity type semiconductor layer to form a gate electrode;
7. The semiconductor device according to claim 6, further comprising a conductive semiconductor layer.
The field-effect transistor according to any one of the preceding claims.
電型半導体層のいずれかが前記基板上に直接に成膜され
ていることを特徴とする請求項７記載の電界効果型トラ
ンジスタ。8. The field effect transistor according to claim 7, wherein one of the first conductivity type semiconductor layer and the second conductivity type semiconductor layer is formed directly on the substrate.
記ゲート電極を不要とし、その代わりに前記第１導電型
半導体層に整流性を示すとともに、前記第２導電型半導
体層にオーミック性を示すゲート金属をオフセット領域
に設けることを特徴とする請求項７記載の電界効果型ト
ランジスタ。9. A gate metal that eliminates the need for the Schottky barrier gate electrode and the gate electrode, and instead shows rectification to the first conductivity type semiconductor layer and ohmicness to the second conductivity type semiconductor layer. The field effect transistor according to claim 7, wherein is provided in an offset region.
は、第２導電型半導体領域に選択的に形成された第１導
電型のソース及びドレイン領域に各々形成されたソース
及びドレイン電極と、前記第１導電型のソース及びドレ
イン領域間に形成された絶縁ゲート電極とを含む一方、
前記第２の電界効果型トランジスタは、前記第１の電界
効果型トランジスタの前記ソース及びドレイン電極をそ
のままソース及びドレイン電極として兼用し、かつ前記
第１導電型のドレイン領域に選択的に形成されてゲート
電極が形成された第２導電型の半導体層を含んでいるこ
とを特徴とする請求項６記載の電界効果型トランジス
タ。10. The first field-effect transistor includes a source and a drain electrode respectively formed in a first conductivity type source and a drain region selectively formed in a second conductivity type semiconductor region; An insulated gate electrode formed between the source and drain regions of one conductivity type,
The second field effect transistor uses the source and drain electrodes of the first field effect transistor as source and drain electrodes as they are, and is selectively formed in the first conductivity type drain region. 7. The field effect transistor according to claim 6, further comprising a second conductivity type semiconductor layer on which a gate electrode is formed.
前記チャネル層の幅Ｗ２が、前記第１の電界効果型トラ
ンジスタの前記チャネル層の幅Ｗ１の２〜３倍に設定さ
れていることを特徴とする請求項２乃至１０のいずれか
１に記載の電界効果型トランジスタ。11. The width W2 of the channel layer of the second field-effect transistor is set to be two to three times the width W1 of the channel layer of the first field-effect transistor. The field-effect transistor according to any one of claims 2 to 10, wherein
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|---|---|---|---|
| JP24414898A JP3164077B2 (en) | 1998-08-28 | 1998-08-28 | Field-effect transistor |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114937695A (en) * | 2022-07-25 | 2022-08-23 | 北京芯可鉴科技有限公司 | Double-channel LDMOS device, preparation method thereof and chip |
-
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- 1998-08-28 JP JP24414898A patent/JP3164077B2/en not_active Expired - Fee Related
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| CN114937695B (en) * | 2022-07-25 | 2022-10-21 | 北京芯可鉴科技有限公司 | Double-channel LDMOS device, preparation method thereof and chip |
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