JP2000068810A - Output buffer circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路の出
力バッファ回路に関し、特に電源ノイズを低減した出力
バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit for a semiconductor integrated circuit, and more particularly to an output buffer circuit with reduced power supply noise.
【０００２】[0002]
【従来技術】半導体集積回路は、高速高駆動能力の出力
バッファ回路が求められている。しかしながら、この高
速高駆動能力の出力バッファ回路は電源ノイズ等が発生
し易いという問題がある。ノイズの発生する原因の第１
番目は、高速性である。出力を高速度に変化することに
より、出力に流れる瞬時電流が増加する。この電流はイ
ンダクタンスとして振るまうシステムの配線やパッケー
ジのワイヤ接続部を介して流れる。出力端子における電
圧ＶとインダクタンスＬとの間には、 Ｖ＝Ｌ×ｄＩ／ｄｔ の関係があるため、インダクタンスＬに対して、ｄＩ／
ｄｔが増加すると出力電位の変化に対する逆起電力とし
て働きノイズとなる。2. Description of the Related Art For semiconductor integrated circuits, there is a demand for an output buffer circuit having high speed and high drive capability. However, this output buffer circuit with high speed and high driving capability has a problem that power supply noise and the like are easily generated. No. 1 cause of noise
Third is high speed. By changing the output to a high speed, the instantaneous current flowing to the output increases. This current flows through the wiring of the system, which acts as an inductance, or the wire connection of the package. Since there is a relationship of V = L × dI / dt between the voltage V at the output terminal and the inductance L, dI /
When dt increases, it acts as a back electromotive force with respect to a change in output potential and becomes noise.
【０００３】また、ノイズの発生する原因の第２番目は
高駆動能力である。高駆動能力とは出力の変化時に出力
に流れる電流が大きいことを意味する。全出力バッファ
回路が同時に大電流を吐き出すか吸い込もうとする場合
には、たとえどのピンにも大きな容量性負荷がなくと
も、自分自身のもつ寄生容量の充放電電流を生じ、大き
なｄＩ／ｄｔを生じさせる原因となりうる。これらの原
因により発生したノイズは同一電源にて機能している半
導体集積回路に影響をおよぼし、データ損失の原因とな
り、システム動作を変化させ、そしてシステム全体の信
頼性を減少させる結果となる。The second cause of noise generation is high driving capability. High drive capability means that a large amount of current flows to the output when the output changes. If all the output buffer circuits are to discharge or sink a large current at the same time, even if there is no large capacitive load on any pin, a charge / discharge current of its own parasitic capacitance occurs, resulting in a large dI / dt. Can cause Noise generated by these causes affects semiconductor integrated circuits functioning with the same power supply, causing data loss, changing system operation, and reducing the reliability of the entire system.
【０００４】従来例の出力バッファ回路について説明す
る。図６は第１の従来例の出力バッファ回路の回路図で
ある。ＩＮは入力端子、ＯＵＴは出力端子、ＳＶＤＤは
システム電源、ＳＶＳＳはシステム接地電源、ＶＤＤは
チップ内電源、ＶＳＳはチップ内接地電源、Ｐ１は出力
トランジスタであるＰチャネル型ＭＯＳトランジスタ、
Ｎ１は出力トランジスタであるＮチャネル型ＭＯＳトラ
ンジスタ、ＩＮＶ１はインバータ回路である。前記イン
バータ回路ＩＮＶ１は、入力が入力端子ＩＮ、電源がチ
ップ内電源ＶＤＤ、接地電源がチップ内接地電源と接続
される。また、Ｐチャネル型ＭＯＳトランジスタＰ１の
ソースがチップ内電源ＶＤＤに接続され、Ｎチャネル型
ＭＯＳトランジスタＮ１のソースがチップ内接地電源Ｖ
ＳＳに接続され、これらの共通接続したゲートに前記イ
ンバータ回路ＩＮＶの出力が接続される。さらに、前記
Ｐチャネル型ＭＯＳトランジスタＰ１のドレインとＮチ
ャネル型ＭＯＳトランジスタＮ１のドレインが出力端子
ＯＵＴに接続される。なお、前記出力端子には、負荷と
して接続されるＴＴＬ回路等による容量が接続されるも
のとする。また、前記電源ＶＤＤ，ＶＳＳには電源回路
との接続配線等によるインダクタンスＬ１，Ｌ２が寄生
される。A conventional output buffer circuit will be described. FIG. 6 is a circuit diagram of a first conventional output buffer circuit. IN is an input terminal, OUT is an output terminal, SVDD is a system power supply, SVSS is a system ground power supply, VDD is a chip power supply, VSS is a chip ground power supply, P1 is a P-channel MOS transistor as an output transistor,
N1 is an N-channel MOS transistor as an output transistor, and INV1 is an inverter circuit. The inverter circuit INV1 has an input connected to the input terminal IN, a power supply connected to the on-chip power supply VDD, and a ground power supply connected to the on-chip ground power supply. The source of the P-channel MOS transistor P1 is connected to the power supply VDD in the chip, and the source of the N-channel MOS transistor N1 is connected to the ground power supply V in the chip.
SS, and the output of the inverter circuit INV is connected to these commonly connected gates. Further, the drain of the P-channel MOS transistor P1 and the drain of the N-channel MOS transistor N1 are connected to the output terminal OUT. It is assumed that a capacitor such as a TTL circuit connected as a load is connected to the output terminal. Further, inductances L1 and L2 due to connection wiring to a power supply circuit and the like are parasitic on the power supplies VDD and VSS.
【０００５】この出力バッファ回路では、入力端子ＩＮ
の入力がＬＯＷからＨＩＧＨへの変化に伴い、ＩＮＶ１
の出力がＨＩＧＨからＬＯＷへ変化しＰ１をＯＦＦから
ＯＮ、Ｎ１をＯＮからＯＦＦに変化し、出力端子ＯＵＴ
に接続されている容量を充電する。この容量の充電によ
り電流ＩがＳＶＤＤからＬ１、Ｐ１を通り容量の充電を
行い出力端子ＯＵＴの電位をＬＯＷからＨＩＧＨへ変化
する。これは、入力がＨＩＧＨからＬＯＷへの変化につ
いても同様である。すなわち、インダクタンスＬ１，Ｌ
２に流れる電流は０Ａから急峻に増加、減少するため、
前記したように電流変化ｄＩ／ｄｔが生じノイズ電圧Ｖ
が生じる。In this output buffer circuit, the input terminal IN
Changes from LOW to HIGH, INV1
Changes from HIGH to LOW, P1 changes from OFF to ON, N1 changes from ON to OFF, and the output terminal OUT
Charge the capacity connected to. By charging the capacitor, the current I passes from SVDD to L1 and P1 to charge the capacitor, and the potential of the output terminal OUT changes from LOW to HIGH. The same applies to a change in the input from HIGH to LOW. That is, the inductances L1, L
Since the current flowing through 2 sharply increases and decreases from 0A,
As described above, the current change dI / dt occurs and the noise voltage V
Occurs.
【０００６】このような電源ノイズを低減するための技
術の一つとして、特開平７−４６１１３号公報に記載の
技術を説明する。図７はその技術を用いた出力バッファ
回路の回路図である。なお、図６に示した回路の構成部
分と等価な部分には同一符号を付してある。この出力バ
ッファ回路において、Ｒ４，Ｒ５は検流抵抗、Ｓ１，Ｓ
２は電位差検出回路、ＩＮＶ２，ＩＮＶ３はインバータ
回路、Ｐ３は駆動能力抑制トランジスタであるＰチャネ
ル型ＭＯＳトランジスタ、Ｎ３は駆動能力抑制トランジ
スタであるＮチャネル型ＭＯＳトランジスタである。前
記ＩＮＶ２，ＩＮＶ３は入力がＩＮ、電源がチップ内電
源ＶＤＤ、接地電源がチップ内接地電源と接続され、Ｉ
ＮＶ２の出力がＰチャネル型ＭＯＳトランジスタＰ１の
ゲートに接続され、ＩＮＶ３の出力はＮチャネル型ＭＯ
ＳトランジスタＮ１のゲートに接続される。また、前記
検流抵抗Ｒ４はチップ内電源ＶＤＤに直列に挿入され、
その両端の電位が電位差検出回路Ｓ１の２つの入力端に
それぞれ入力されるようになっている。また、前記検流
抵抗Ｒ４とＰ１との接続点とＰ１のゲートとの間にＰチ
ャネル型ＭＯＳトランジスタＰ３のソース、ドレイン間
が接続されている。そして、電位差検出回路Ｓ１の出力
がこのＰチャネル型ＭＯＳトランジスタＰ３のゲートに
接続されている。同様に、前記検流抵抗Ｒ５はチップ内
接地電源ＶＳＳに直列に挿入され、その両端の電位が電
位差検出回路Ｓ２の２つの入力端にそれぞれ入力される
ようになっている。また、前記検流抵抗Ｒ５とＮ１との
接続点とＮ１のゲートとの間にＮチャネル型ＭＯＳトラ
ンジスタＮ３のソース、ドレイン間が接続されている。
そして、電位差検出回路Ｓ２の出力がこのＮチャネル型
ＭＯＳトランジスタＮ３のゲートに接続されている。な
お、前記検流抵抗Ｒ４の抵抗値は出力端子ＯＵＴのＨＩ
ＧＨレベルの出力電圧にほとんど影響を与えないような
小さな値に設定されている。As one of the techniques for reducing such power supply noise, a technique described in Japanese Patent Application Laid-Open No. 7-46113 will be described. FIG. 7 is a circuit diagram of an output buffer circuit using the technique. Parts equivalent to those of the circuit shown in FIG. 6 are denoted by the same reference numerals. In this output buffer circuit, R4 and R5 are galvanic resistors, S1 and S5.
Reference numeral 2 denotes a potential difference detection circuit, INV2 and INV3 denote inverter circuits, P3 denotes a P-channel MOS transistor that is a driving capability suppressing transistor, and N3 denotes an N-channel MOS transistor that is a driving capability suppressing transistor. The inputs INV2 and INV3 are connected to the input IN, the power supply is connected to the power supply VDD in the chip, the ground power supply is connected to the ground power supply in the chip.
The output of NV2 is connected to the gate of P-channel MOS transistor P1, and the output of INV3 is N-channel MOS transistor P1.
Connected to the gate of S transistor N1. Further, the galvanic resistance R4 is inserted in series with the power supply VDD in the chip,
The potentials at both ends are input to two input terminals of the potential difference detection circuit S1. The source and the drain of the P-channel MOS transistor P3 are connected between the connection point of the galvanic resistors R4 and P1 and the gate of P1. The output of the potential difference detection circuit S1 is connected to the gate of the P-channel MOS transistor P3. Similarly, the galvanic resistor R5 is inserted in series with the in-chip ground power supply VSS, and the potentials at both ends are input to two input terminals of the potential difference detection circuit S2. The source and the drain of the N-channel MOS transistor N3 are connected between the connection point between the galvanic resistors R5 and N1 and the gate of N1.
The output of the potential difference detection circuit S2 is connected to the gate of the N-channel MOS transistor N3. The resistance value of the galvanic resistor R4 is determined by the HI of the output terminal OUT.
It is set to a small value that hardly affects the GH level output voltage.
【０００７】この出力バッファ回路によれば、入力端子
ＩＮの入力がＬＯＷからＨＩＧＨへの変化に伴い、ＩＮ
Ｖ２，ＩＮＶ３の出力がＨＩＧＨからＬＯＷへ変化しＰ
１をＯＦＦからＯＮ、Ｎ１をＯＮからＯＦＦに変化し出
力端子ＯＵＴに接続された容量を充電する。この容量の
充電により電流ＩがＳＶＤＤからＬ１を通り、Ｒ４を通
り、Ｐ１を通り、容量の充電を行いＯＵＴの電位をＨＩ
ＧＨからＬＯＷあるいはＬＯＷからＨＩＧＨへ変化す
る。この時、検流抵抗Ｒ４の両端に電位差が生じ電位差
検出回路Ｓ１が動作しＰ３がＯＮしＰ１のゲート電位を
昇圧しＰ１の駆動能力を低減する。前記公報によれば、
この駆動能力の低減により電源ノイズを低減することが
可能になる。According to this output buffer circuit, when the input of the input terminal IN changes from LOW to HIGH,
The output of V2 and INV3 changes from HIGH to LOW and P
1 changes from OFF to ON, and N1 changes from ON to OFF, and charges the capacitor connected to the output terminal OUT. By charging the capacitor, the current I passes from SVDD through L1, passes through R4, passes through P1, charges the capacitor, and changes the potential of OUT to HI.
It changes from GH to LOW or from LOW to HIGH. At this time, a potential difference is generated between both ends of the galvanic resistor R4, the potential difference detection circuit S1 operates, P3 is turned on, the gate potential of P1 is boosted, and the driving capability of P1 is reduced. According to the publication,
This reduction in drive capability makes it possible to reduce power supply noise.
【０００８】[0008]
【発明が解決しようとする課題】しかし、図７の回路に
おいて、本発明者の検討によれば、前記したようにＰ３
がＯＮすることにより、ＩＮＶ２の出力はＨＩＧＨから
ＬＯＷへの電圧変化を妨げる様にＰ３を介してＶＤＤの
電位を供給しようとするため、電流ＩＸがＳＶＤＤから
Ｌ１を通り、Ｒ４を通り、Ｐ３を通り、ＩＮＶ２の接地
電源であるチップ接地電源ＶＳＳに流れる。この電流Ｉ
ＸはインダクタンスＬ１を介して流れるためインダクタ
ンスＬ１に流れる電流の変化は（ｄＩ＋ｄＩＸ）／ｄｔ
となり、図６に示した出力バッファ回路の電流変化ｄＩ
／ｄｔに対して増加し、ノイズ電圧Ｖは増加してしまう
ことになる。なお、このことは入力ＩＮがＨＩＧＨから
ＬＯＷへの変化についても同様である。また、出力端子
ＯＵＴに送路ノイズを低減するため終端抵抗を有する伝
送路が接続された回路の場合には、常に電流検知抵抗Ｒ
４、Ｒ５に電流が流れて電位差を生じるため電位差検出
回路Ｓ１，Ｓ２が動作している状態となり消費電力が無
視できなくなり、実際の出力バッファ回路への適用は困
難である。However, according to the study of the present inventor, in the circuit of FIG.
Is turned on, the output of INV2 tries to supply the potential of VDD via P3 so as to prevent the voltage change from HIGH to LOW, so that the current IX passes from SVDD through L1, passes through R4, and passes through P3. As described above, the current flows to the chip ground power supply VSS which is the ground power supply of INV2. This current I
Since X flows through the inductance L1, the change in the current flowing through the inductance L1 is (dI + dIX) / dt.
And the current change dI of the output buffer circuit shown in FIG.
/ Dt, and the noise voltage V increases. The same applies to the change of the input IN from HIGH to LOW. In the case of a circuit in which a transmission line having a terminating resistor is connected to the output terminal OUT to reduce transmission line noise, the current detection resistor R
4, since a current flows through R5 to generate a potential difference, the potential difference detection circuits S1 and S2 are in an operating state, the power consumption cannot be ignored, and application to an actual output buffer circuit is difficult.
【０００９】本発明の目的は、電源ノイズを確実にしか
も最適に低減することが可能な出力バッファ回路を提供
することにある。また、本発明の目的は、入力が存在し
ない際の消費電力の低減を図った出力バッファ回路を提
供することにある。An object of the present invention is to provide an output buffer circuit capable of reliably and optimally reducing power supply noise. Another object of the present invention is to provide an output buffer circuit that reduces power consumption when there is no input.
【００１０】[0010]
【課題を解決するための手段】本発明は、電源と出力端
子との間に接続された出力トランジスタを備え、前記出
力トランジスタのＯＮ，ＯＦＦを制御して前記出力端子
の出力を制御する出力バッファ回路において、前記電源
と前記出力トランジスタとの間に駆動能力抑制トランジ
スタを介挿し、前記電源と基準電圧との電位差に基づい
て前記駆動能力抑制トランジスタの抵抗値を制御するよ
うに構成したことを特徴とする。According to the present invention, there is provided an output buffer having an output transistor connected between a power supply and an output terminal and controlling the output of the output terminal by controlling ON / OFF of the output transistor. In the circuit, a driving capability suppressing transistor is interposed between the power supply and the output transistor, and a resistance value of the driving capability suppressing transistor is controlled based on a potential difference between the power supply and a reference voltage. And
【００１１】本発明の好ましい形態としては、高電位側
電源と低電位側電源との間にＰチャネル型ＭＯＳトラン
ジスタとＮチャネル型ＭＯＳトランジスタで構成される
インバータを接続し、前記各ＭＯＳトランジスタの共通
接続されたゲートを入力端に、前記両トランジスタの共
通接続されたドレインを出力端に接続した出力バッファ
回路において、前記高電位側電源と前記Ｐチャネル型Ｍ
ＯＳトランジスタとの間に第２のＰチャネル型ＭＯＳト
ランジスタのソース・ドレインを接続し、前記低電位側
電源と前記Ｎチャネル型ＭＯＳトランジスタとの間に第
２のＮチャネル型ＭＯＳトランジスタのソース・ドレイ
ンを接続し、前記第２のＰチャネル型ＭＯＳトランジス
タのゲートには、前記高電位側電源の電位と基準電位と
の電位差が所定電位以上のときに当該第２のＰチャネル
型ＭＯＳトランジスタのソース・ドレイン間抵抗を増大
する第１の電位差検出回路を接続し、前記第２のＮチャ
ネル型ＭＯＳトランジスタのゲートには、前記低電位側
電源の電位と基準電位との電位差が所定電位以上のとき
に当該第２のＮチャネル型ＭＯＳトランジスタのソース
・ドレイン間抵抗を増大する第２の電位差検出回路を接
続した構成とする。In a preferred embodiment of the present invention, an inverter composed of a P-channel type MOS transistor and an N-channel type MOS transistor is connected between a high potential side power supply and a low potential side power supply, In an output buffer circuit in which a connected gate is connected to an input terminal and a commonly connected drain of the two transistors is connected to an output terminal, the high potential side power supply and the P-channel type M
A source / drain of a second P-channel type MOS transistor is connected between the source-drain of the second N-channel type MOS transistor and the OS transistor. Is connected to the gate of the second P-channel MOS transistor when the potential difference between the high-potential-side power supply and the reference potential is equal to or greater than a predetermined potential. A first potential difference detecting circuit for increasing a drain-to-drain resistance is connected, and a gate of the second N-channel MOS transistor is connected to a gate when the potential difference between the potential of the low potential side power supply and a reference potential is equal to or more than a predetermined potential. A configuration in which a second potential difference detection circuit for increasing the source-drain resistance of the second N-channel MOS transistor is connected.
【００１２】ここで、前記第１及び第２の電位差検出回
路は、外部から入力される基準電圧の電位と、前記高電
位側電源の電位又は前記低電位側電源の電位とをそれぞ
れ比較し、その電位差が所定電位以上のときに前記第２
のＰチャネル型ＭＯＳトランジスタ又は第２のＮチャネ
ル型ＭＯＳトランジスタをそれぞれＯＦＦ動作する方向
に推移させる信号を出力するように構成する。あるい
は、前記第１及び第２の電位差検出回路は、前記高電位
側電源又は前記低電位側電源に接続された検流抵抗及び
容量を備え、前記容量に充電された電位を基準電位と
し、当該基準電位と、前記高電位側電源の電位又は前記
低電位側電源の電位とをそれぞれ比較し、その電位差が
所定電位以上のときに前記第２のＰチャネル型ＭＯＳト
ランジスタ又は第２のＮチャネル型ＭＯＳトランジスタ
をそれぞれＯＦＦ動作する方向に推移させる信号を出力
するように構成する。さらに、前記第１及び第２の電位
差検出回路は、前記入力端子に入力が生じたときあるい
は入力が生じたときから極めて短い時間の間のみ前記電
位差の検出出力を出力する限時手段を備える構成とす
る。Here, the first and second potential difference detection circuits compare the potential of a reference voltage input from the outside with the potential of the high potential power supply or the potential of the low potential power supply, respectively. When the potential difference is equal to or higher than a predetermined potential, the second
Is configured to output a signal that causes each of the P-channel MOS transistor and the second N-channel MOS transistor to change in the direction of turning off. Alternatively, the first and second potential difference detection circuits include a galvanic resistance and a capacitor connected to the high-potential-side power supply or the low-potential-side power supply, and use a potential charged in the capacitance as a reference potential, A reference potential is compared with a potential of the high-potential-side power supply or a potential of the low-potential-side power supply, and when the potential difference is equal to or more than a predetermined potential, the second P-channel MOS transistor or the second N-channel type It is configured to output a signal that causes each of the MOS transistors to shift in a direction of performing an OFF operation. Further, the first and second potential difference detection circuits each include a time limiter that outputs a detection output of the potential difference only when an input is generated at the input terminal or only for a very short time after the input is generated. I do.
【００１３】本発明によれば、電源ノイズが増加して電
源電圧と基準電圧との電位差が所定電位により増大した
ときに、駆動能力抑制トランジスタの抵抗値を増大させ
ることにより、出力トランジスタの駆動能力を抑制し、
出力端子に流れる電流を抑制し、電源ノイズを低減する
ことがてきる。また、基準電圧を外部から調整可能とす
ることで、出力バッファ回路の製造上のばらつきや、使
用条件、伝送路の負荷条件に依存せず、最適なノイズ低
減を実現できる。さらに、入力が生じたときにのみ駆動
能力抑制トランジスタの駆動能力を抑制する構成とする
ことで、消費電力の低減が可能になる。According to the present invention, when the power supply noise increases and the potential difference between the power supply voltage and the reference voltage increases by a predetermined potential, the resistance value of the drive capability suppressing transistor is increased to thereby increase the drive capability of the output transistor. To suppress
Current flowing to the output terminal is suppressed, and power supply noise is reduced. Further, by making the reference voltage adjustable from the outside, an optimum noise reduction can be realized irrespective of manufacturing variations of the output buffer circuit, use conditions, and load conditions of the transmission line. Further, by adopting a configuration in which the driving capability of the driving capability suppressing transistor is suppressed only when an input occurs, power consumption can be reduced.
【００１４】[0014]
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。本発明の第１の実施形態を図
１を用いて説明する。同図において、ＩＮは入力端子、
ＯＵＴは出力端子、ＳＶＤＤはシステム電源、ＳＶＳＳ
はシステム接地電源、ＶＤＤはチップ内電源、ＶＳＳは
チップ内接地電源、Ｌ１，Ｌ２はシステムの基板やパッ
ケージに含まれるインダクタンス、Ｐ１は出力トランジ
スタであるＰチャネル型ＭＯＳトランジスタ、Ｎ１は出
力トランジスタであるＮチャネル型ＭＯＳトランジス
タ、ＩＮＶ１はインバータ回路、Ｓ１，Ｓ２は電位差検
出回路、ＸＶ１，ＸＶ２は電位差検知回路の基準となる
電位を接続するチップ外部端子、Ｐ２，Ｎ２は駆動能力
抑制トランジスタである。前記チップ内電源ＶＤＤはシ
ステム電源ＳＶＤＤよりシステムの基板、パッケージの
リード線、ボンディングワイヤーを介して供給され、同
様に前記チップ内接地電源ＶＳＳはシステム接地電源Ｓ
ＶＳＳよりシステムの基板、パッケージのリード線、ボ
ンディングワイヤーを介して供給される。また、前記Ｉ
ＮＶ１は、その入力が入力端子ＩＮ、電源がチップ内電
源ＶＤＤ、接地電源がチップ内接地電源ＶＳＳに接続さ
れ、かつその出力が出力トランジスタである前記Ｐチャ
ネル型ＭＯＳトランジスタＰ１と前記Ｎチャネル型ＭＯ
ＳトランジスタＮ１の共通接続されたゲートに接続され
る。前記Ｐチャネル型ＭＯＳトランジスタＰ１のドレイ
ンとＮチャネル型ＭＯＳトランジスタＮ１のドレインが
出力端子ＯＵＴと接続される。さらに、前記駆動能力抑
制トランジスタＰ２はＰチャネル型ＭＯＳトランジスタ
で構成され、前記Ｐ１のソースとＶＤＤの間にそのソー
ス、ドレインが直列に接続され、同様に前記駆動能力抑
制トランジスタＮ２はＮチャネル型ＭＯＳトランジスタ
で構成され、前記Ｎ１のソースとＶＳＳの間にソース、
ドレインが直列に接続される。さらに、前記Ｐ２のゲー
トには、そのノイズ検知入力がＶＤＤに接続され、基準
電位入力が前記ＸＶ１に接続された前記電位差検出回路
Ｓ１の出力が接続され、また、前記Ｎ２のゲートには、
そのノイズ検知入力がＶＳＳに接続され、基準電位入力
がＸＶ２に接続されたＳ２の出力が接続されている。Next, embodiments of the present invention will be described with reference to the drawings. A first embodiment of the present invention will be described with reference to FIG. In the figure, IN is an input terminal,
OUT is an output terminal, SVDD is a system power supply, SVSS
Is a system ground power supply, VDD is an on-chip power supply, VSS is an on-chip ground power supply, L1 and L2 are inductances contained in a system board or package, P1 is a P-channel MOS transistor as an output transistor, and N1 is an output transistor. An N-channel MOS transistor, INV1 is an inverter circuit, S1 and S2 are potential difference detection circuits, XV1 and XV2 are chip external terminals for connecting potentials serving as a reference of the potential difference detection circuit, and P2 and N2 are drive capability suppression transistors. The in-chip power supply VDD is supplied from a system power supply SVDD via a system board, a package lead wire, and a bonding wire. Similarly, the in-chip ground power supply VSS is a system ground power supply S.
It is supplied from VSS via the system board, package lead wire, and bonding wire. In addition, the I
NV1 has its input connected to the input terminal IN, its power supply connected to the on-chip power supply VDD, its ground power supply connected to the on-chip ground power supply VSS, and its output is an output transistor.
Connected to a commonly connected gate of S transistor N1. The drain of the P-channel MOS transistor P1 and the drain of the N-channel MOS transistor N1 are connected to the output terminal OUT. Further, the driving capability suppressing transistor P2 is composed of a P-channel type MOS transistor, and its source and drain are connected in series between the source of the P1 and VDD. Similarly, the driving capability suppressing transistor N2 is an N-channel type MOS transistor. A transistor between the source of N1 and VSS,
Drains are connected in series. Further, the gate of P2 has its noise detection input connected to VDD, the reference potential input connected to the output of the potential difference detection circuit S1 connected to the XV1, and the gate of N2 has:
The noise detection input is connected to VSS, and the output of S2 whose reference potential input is connected to XV2 is connected.
【００１５】ここで、前記出力端子ＯＵＴには図２
（ａ）に示すようなＴＴＬ回路の様に容量Ｃの負荷が接
続される。あるいは、図２（ｂ）に示すようなインダク
タンスＬ３、抵抗Ｒ３、容量Ｃ３を含む伝送路のノイズ
を低減するため終端抵抗Ｒ１，Ｒ２を有する伝送路とＴ
ＴＬ回路のような容量Ｃの負荷が接続される。また、前
記電源ＳＶＤＤ，ＳＶＳＳにはシステムの基板、パッケ
ージのリード線、ボンディングワイヤー等からなるイン
ダクタンス成分Ｌ１，Ｌ２が含まれる。Here, the output terminal OUT is connected to FIG.
The load of the capacitor C is connected like a TTL circuit as shown in FIG. Alternatively, in order to reduce noise in the transmission line including the inductance L3, the resistance R3, and the capacitance C3 as shown in FIG.
A load of a capacitor C such as a TL circuit is connected. The power supplies SVDD and SVSS include inductance components L1 and L2 including a system board, a package lead wire, a bonding wire, and the like.
【００１６】次に、前記電位差検出回路Ｓ１，Ｓ２の構
成の一例を図３を用いて説明する。前記各電位差検出回
路Ｓ１，Ｓ２は、図１の基準電位入力ＸＶ１又はＸＶ２
と接地との間に接続される分圧抵抗Ｒ１１、Ｒ１２及び
トランジスタＮＸ１の直列回路と、図１のＶＤＤ又はＶ
ＳＳと接地との間に接続される分圧抵抗Ｒ１３、Ｒ１４
及びトランジスタＮＸ２の直列回路とを有している。そ
して、前記分圧抵抗Ｒ１１と分圧抵抗Ｒ１２の間は、オ
ペアンプＯ１の反転入力端子に接続され、分圧抵抗Ｒ１
３と分圧抵抗Ｒ１４の間は、同じオペアンプＯ１の非反
転入力端子に接続されている。従って、オペアンプＯ１
の反転入力端子には基準電圧入力ＸＶ１，ＸＶ２の電位
を分圧抵抗Ｒ１１とＲ１２で分圧した電圧が入力され、
非反転入力端子にはノイズ検知入力電位としてのＶＤ
Ｄ，ＶＳＳの電位を分圧抵抗Ｒ１３とＲ１４で分圧した
電圧が入力される。したがって、ノイズ検知入力電位が
低下することで非反転入力端子の入力電圧が低下するこ
とになる。このオペアンプＯ１は演算増幅器による比較
回路であり、帰還抵抗Ｒ１５を介して出力電圧が正帰還
されている。Next, an example of the configuration of the potential difference detection circuits S1 and S2 will be described with reference to FIG. Each of the potential difference detection circuits S1 and S2 is connected to the reference potential input XV1 or XV2 of FIG.
A series circuit of the voltage dividing resistors R11 and R12 and the transistor NX1 connected between the power supply and the ground, and VDD or V in FIG.
Voltage dividing resistors R13, R14 connected between SS and ground
And a series circuit of a transistor NX2. The voltage dividing resistor R11 and the voltage dividing resistor R12 are connected to the inverting input terminal of the operational amplifier O1.
3 and the voltage dividing resistor R14 are connected to the non-inverting input terminal of the same operational amplifier O1. Therefore, the operational amplifier O1
Of the reference voltage inputs XV1 and XV2 are divided by the voltage dividing resistors R11 and R12.
VD as the noise detection input potential is applied to the non-inverting input terminal.
A voltage obtained by dividing the potentials of D and VSS by voltage dividing resistors R13 and R14 is input. Therefore, the input voltage of the non-inverting input terminal decreases as the noise detection input potential decreases. The operational amplifier O1 is a comparison circuit using an operational amplifier, and the output voltage is positively fed back via a feedback resistor R15.
【００１７】このように構成された電流検出回路Ｓ１，
Ｓ２は分圧抵抗Ｒ１１に対する分圧抵抗Ｒ１２の抵抗比
よりも分圧抵抗Ｒ１３に対する分圧抵抗Ｒ１４の抵抗比
が大きくなる設定とする。そして、ノイズ検知入力電圧
の電圧降下が小さい場合にはオペアンプＯ１の出力がＨ
ＩＧＨレベルになり、ノイズ検知入力電圧の電圧降下が
一定以上になるとオペアンプＯ１の出力がＬＯＷレベル
になる。また、この電位差検出回路の出力をノイズ検知
入力電圧の電圧降下が小さい場合にはオペアンプＯ１の
出力がＬＯＷレベル、ノイズ検知入力電圧の電圧降下が
一定以上になるとオペアンプＯ１の出力がＨＩＧＨレベ
ルとするためには、オペアンプＯ１の反転入力と非反転
入力を入れ換える。The current detection circuits S1,
S2 is set so that the resistance ratio of the voltage dividing resistor R13 to the voltage dividing resistor R13 is larger than the resistance ratio of the voltage dividing resistor R12 to the voltage dividing resistor R11. When the voltage drop of the noise detection input voltage is small, the output of the operational amplifier O1 becomes H
When the noise detection input voltage is at the IGH level and the voltage drop of the noise detection input voltage is equal to or more than a certain level, the output of the operational amplifier O1 is at the LOW level. When the voltage drop of the noise detection input voltage is small, the output of the operational amplifier O1 is at a LOW level, and when the voltage drop of the noise detection input voltage is equal to or more than a certain level, the output of the operational amplifier O1 is at a HIGH level. For this purpose, the inverting input and the non-inverting input of the operational amplifier O1 are exchanged.
【００１８】さらに、入力端子ＩＮに入力が生じた出力
バッファ回路の動作時のみに電位差検出回路Ｓ１，Ｓ２
を動作させるための限時手段として、図１の入力端子Ｉ
Ｎに接続される端子ＸＩに一方の入力が接続され、他方
の入力と前記端子ＸＩとの間にディレイ回路ＸＤを接続
した排他的論理和回路ＸＯＲを設け、このＸＯＲの出力
を前記ＮＸ１、ＮＸ２のゲートに入力した構成とする。
これにより、入力端子ＩＮに入力が生じる出力バッファ
回路の動作時に、ディレイ回路ＸＤの遅延時間だけＸＯ
Ｒの入力の論理が反転し、ＸＯＲの出力はＨＩＧＨとな
り、ＮＸ１，ＮＸ２がＯＮし、非動作時はＸＯＲの入力
の論理は同一となり、ＸＯＲの出力はＬＯＷとなり、Ｎ
Ｘ１，ＮＸ２がＯＦＦするため、消費電力の無駄を省く
構成となっている。Further, the potential difference detection circuits S1 and S2 are used only during the operation of the output buffer circuit in which an input is generated at the input terminal IN.
Of the input terminal I shown in FIG.
One input is connected to a terminal XI connected to N, and an exclusive OR circuit XOR having a delay circuit XD connected between the other input and the terminal XI is provided. The output of this XOR is output to the NX1, NX2. The configuration is such that the input is made to the gate of.
As a result, during the operation of the output buffer circuit in which an input is made to the input terminal IN, XO is delayed by the delay time of the delay circuit XD.
The logic of the input of R is inverted, the output of XOR becomes HIGH, NX1 and NX2 are turned on, and when not operating, the logic of the input of XOR becomes the same, the output of XOR becomes LOW,
Since X1 and NX2 are turned off, waste of power consumption is eliminated.
【００１９】以上の構成の出力バッファ回路によれば、
入力ＩＮがＬＯＷからＨＩＧＨに変化すると出力トラン
ジスタであるＰチャネル型ＭＯＳトランジスタＰ１がＯ
ＦＦからＯＮに変化する。また、チップ内電源ＶＤＤ、
接地電源ＶＳＳにノイズ電圧が発生していない時は電位
差検出回路Ｓ１，Ｓ２の基準電位入力ＸＶ１とノイズ検
知入力電圧ＶＤＤの電位差は電位差検出回路Ｓ１，Ｓ２
で設定した一定値（出力バッファ回路として誤動作しな
いノイズ電圧）以上ではないため電位差検出回路Ｓ１，
Ｓ２の出力はＬＯＷレベル出力となっており駆動能力抑
制トランジスタＰ２はＯＮ状態で低抵抗状態になってい
る。そこで、システム電源ＳＶＤＤから出力端子ＯＵＴ
を介して電流Ｉが流れ出ることになる。この出力端子Ｏ
ＵＴには図２（ａ）に示した容量Ｃで代表されるような
負荷となるＴＴＬ回路や、図２（ｂ）に示した終端抵抗
Ｒ１，Ｒ２と容量Ｃ３で代表される伝送路と容量Ｃで代
表されるような負荷となるＴＴＬ回路が接続されてい
る。従って、この電流Ｉは本来なら図４（ａ）に示す微
分波形状に、急激に増加した後に徐々に減少して負荷の
容量ＣやＣ３を充電することになる。According to the output buffer circuit having the above configuration,
When the input IN changes from LOW to HIGH, the P-channel MOS transistor P1 which is the output transistor is turned on.
It changes from FF to ON. In addition, the power supply VDD in the chip,
When no noise voltage is generated in the ground power supply VSS, the potential difference between the reference potential input XV1 of the potential difference detection circuits S1 and S2 and the noise detection input voltage VDD is determined by the potential difference detection circuits S1 and S2.
Is not equal to or greater than the constant value (noise voltage that does not malfunction as an output buffer circuit), the potential difference detection circuits S1,
The output of S2 is a LOW level output, and the driving capability suppressing transistor P2 is in an ON state and in a low resistance state. Therefore, the output terminal OUT is output from the system power supply SVDD.
The current I flows out through. This output terminal O
The UT has a TTL circuit serving as a load represented by the capacitance C shown in FIG. 2A, and a transmission line and a capacitance represented by the terminating resistors R1 and R2 and the capacitance C3 shown in FIG. 2B. A TTL circuit serving as a load represented by C is connected. Therefore, the current I originally increases rapidly in the form of the differential wave shown in FIG. 4A, and then gradually decreases to charge the load capacitances C and C3.
【００２０】しかしながら、インダクタンスＬ１を流れ
る前記電流Ｉによりチップ内電源ＶＤＤにノイズ電圧が
発生し、電位差検出回路Ｓ１のノイズ検知入力電圧ＶＤ
Ｄの電位が降下すると基準電圧ＸＶ１との電位差が電位
差検出回路Ｓ１で設定した電圧以上となり、電位検出回
路Ｓ１はＨＩＧＨレベル出力となり、駆動能力抑制トラ
ンジスタＰ２はＯＦＦ状態に推移し、ソース・ドレイン
間の抵抗の増大により電流Ｉは減少する。また、電流Ｉ
が減少すると電位差検出回路Ｓ１の出力はＬＯＷレベル
に戻り駆動能力抑制トランジスタＰ２はＯＮ状態になる
ので、電流Ｉは増加する。そして結果的にはこれらの動
作がつりあって、図４（ｂ）に示すように、電流Ｉの値
がほぼ所定値に一致して推移し出力バッファ回路の駆動
能力が抑制されることになる。この結果、負荷の容量Ｃ
やＣ３の充電のために急激に流れる電流Ｉの上昇を所定
値までに制限することができるので、この電流Ｉの変化
の大きさに比例してチップ内電源ＶＤＤのインダクタン
スＬ１に発生する電源ノイズが許容範囲を越えて大きく
なるのを防止することができるようになる。However, due to the current I flowing through the inductance L1, a noise voltage is generated in the power supply VDD in the chip, and the noise detection input voltage VDD of the potential difference detection circuit S1 is generated.
When the potential of D drops, the potential difference from the reference voltage XV1 becomes equal to or higher than the voltage set by the potential difference detection circuit S1, the potential detection circuit S1 becomes a HIGH level output, the driving capability suppression transistor P2 transitions to the OFF state, and the source-drain The current I decreases due to an increase in the resistance of. The current I
Decreases, the output of the potential difference detection circuit S1 returns to the LOW level, and the driving capability suppressing transistor P2 is turned on, so that the current I increases. As a result, these operations are balanced, and as shown in FIG. 4B, the value of the current I substantially coincides with a predetermined value, and the driving capability of the output buffer circuit is suppressed. As a result, the load capacity C
And the current I suddenly flowing for charging of C3 can be limited to a predetermined value. Therefore, the power supply noise generated in the inductance L1 of the power supply VDD in the chip in proportion to the magnitude of the change of the current I. Can be prevented from increasing beyond the allowable range.
【００２１】なお、前記説明では入力ＩＮがＬＯＷから
ＨＩＧＨへの変化について説明したが、入力ＩＮがＨＩ
ＧＨからＬＯＷへの変化についても同様の結果が得られ
る。また、電流Ｉは、徐々に減少して充電を完了するま
で流れることになるが、この総量は図４の（ａ）と
（ｂ）の場合とで一致するので、容量ＣやＣ３の充電完
了までの時間がわずかに長くなる。さらに、この出力バ
ッファ回路では、チップ電源ＶＤＤに実際に流れる電流
Ｉが所定値を越えた場合にのみ電流Ｉを抑制するので不
必要に駆動能力を制限して動作の高速化を妨げることに
はならない。また、電位差検出回路Ｓ１，Ｓ２の基準と
なる電位をチップ外部の端子ＸＶ１，ＸＶ２として設け
ているため、ノイズ電圧を効率よく検出することがで
き、製造ばらつき等による電位差検出回路のオフセット
電圧をチップ外部により補正した基準電圧を入力し、高
精度の制御が実現できる。また、これに加えて図２
（ｂ）に示した終端抵抗と容量で構成される伝送路に接
続されている出力バッファは電源あるいは接地電源と出
力の間に定常的に電流が流れるため検流抵抗Ｒ４，Ｒ５
の両端には常に電位差が生じており、電位差検出回路が
誤動作してしまうことを防ぐことも可能である。In the above description, the change of the input IN from LOW to HIGH has been described.
Similar results are obtained for the change from GH to LOW. Further, the current I gradually decreases and flows until the charging is completed. However, since the total amount is the same in the cases of FIGS. 4A and 4B, the charging of the capacitors C and C3 is completed. The time until is slightly longer. Further, in this output buffer circuit, the current I is suppressed only when the current I actually flowing to the chip power supply VDD exceeds a predetermined value. No. Further, since the reference potentials of the potential difference detection circuits S1 and S2 are provided as the terminals XV1 and XV2 outside the chip, the noise voltage can be efficiently detected, and the offset voltage of the potential difference detection circuit due to manufacturing variations or the like can be reduced. By inputting an externally corrected reference voltage, highly accurate control can be realized. In addition, FIG.
In the output buffer connected to the transmission line composed of the terminating resistor and the capacitor shown in FIG.
, A potential difference always occurs at both ends of the circuit, and it is possible to prevent the potential difference detection circuit from malfunctioning.
【００２２】次に、本発明の第２の実施形態を図５を用
いて説明する。同図において、ＩＮは入力端子、ＯＵＴ
は出力端子、ＳＶＤＤはシステム電源、ＳＶＳＳはシス
テム接地電源、ＶＤＤはチップ内電源、ＶＳＳはチップ
内接地電源、Ｌ１，Ｌ２はシステムの基板やパッケージ
に含まれるインダクタンス、Ｐ１は出力トランジスタで
あるＰチャネル型ＭＯＳトランジスタ、Ｎ１は出力トラ
ンジスタであるＮチャネル型ＭＯＳトランジスタ、ＩＮ
Ｖ１はインバータ回路、Ｓ１，Ｓ２は電位差検出回路、
Ｐ２，Ｎ２は駆動能力抑制トランジスタであり、これら
の構成は図１に示した第１の実施形態と同じである。た
だし、この実施形態では、前記電位差検知回路Ｓ１，Ｓ
２の基準となる電位入力をチップ内部にて抵抗ＲＮ１，
ＲＮ２、容量ＣＮ１，ＣＮ２をチップ内電源ＶＤＤある
いはチップ内接地電源ＶＳＳに接続して得られる電位と
している。したがって、前記電位差検出回路Ｓ１，Ｓ２
には、図３に示した回路がそのまま利用でき、基準電位
端子ＸＶ１，ＸＶ２にそれぞれ前記抵抗ＲＮ１，ＲＮ２
と容量ＣＮ１，ＣＮ２の接続点を接続すればよい。Next, a second embodiment of the present invention will be described with reference to FIG. In the figure, IN is an input terminal, OUT
Is an output terminal, SVDD is a system power supply, SVSS is a system ground power supply, VDD is an on-chip power supply, VSS is an on-chip ground power supply, L1 and L2 are inductances included in the system board or package, and P1 is an output transistor P-channel. MOS transistor, N1 is an N-channel MOS transistor which is an output transistor, IN
V1 is an inverter circuit, S1 and S2 are potential difference detection circuits,
P2 and N2 are driving capability suppressing transistors, and their configurations are the same as those of the first embodiment shown in FIG. However, in this embodiment, the potential difference detecting circuits S1, S
2 is connected to the resistors RN1 and RN1 inside the chip.
The potential obtained by connecting the RN2 and the capacitors CN1 and CN2 to the in-chip power supply VDD or the in-chip ground power supply VSS. Therefore, the potential difference detection circuits S1, S2
The circuit shown in FIG. 3 can be used as it is, and the resistors RN1 and RN2 are connected to reference potential terminals XV1 and XV2, respectively.
And the connection point between the capacitors CN1 and CN2.
【００２３】この第２の実施形態においては、抵抗ＲＮ
１，ＲＮ２、容量ＣＮ１，ＣＮ２は出力バッファ動作時
のノイズの影響を受けないように高い値とすることによ
り、ノイズが発生した場合、すなわちＶＤＤ，ＶＳＳが
瞬時的に変化した場合でも、容量ＣＮ１，ＣＮ２に充電
された電位、換言すれば電位差検出回路Ｓ１，Ｓ２の基
準電位入力の電位を殆ど一定にすることができる。した
がって、前記した第１の実施形態の出力バッファ回路と
同じ動作が得られ、ノイズを低減することが可能とな
る。In the second embodiment, the resistance RN
1, RN2 and the capacitors CN1 and CN2 are set to high values so as not to be affected by noise during the operation of the output buffer, so that even when noise occurs, that is, even when VDD and VSS change instantaneously, the capacitance CN1 , CN2, in other words, the potential of the reference potential input of the potential difference detection circuits S1, S2 can be made almost constant. Therefore, the same operation as that of the output buffer circuit of the first embodiment can be obtained, and noise can be reduced.
【００２４】[0024]
【発明の効果】以上の説明から明らかなように、本発明
の半導体回路の出力バッファ回路によれば、電源と出力
トランジスタとの間に駆動能力抑制トランジスタを介挿
し、電源ノイズが増加して電源電圧と基準電圧との電位
差が所定電位により増大したときに、駆動能力抑制トラ
ンジスタの抵抗値を増大させることにより、出力トラン
ジスタの駆動能力を抑制し、出力端子に流れる電流を抑
制し、電源ノイズを低減することがてきる。また、基準
電圧を外部から調整可能とすることで、出力バッファ回
路の製造上のばらつきや、使用条件、伝送路の負荷条件
に依存せず、最適なノイズ低減を実現できる。さらに、
入力が生じたときにのみ駆動能力抑制トランジスタの駆
動能力を抑制する構成とすることで、消費電力を低減す
ることも可能となる。As is apparent from the above description, according to the output buffer circuit of the semiconductor circuit of the present invention, the driving capability suppressing transistor is interposed between the power supply and the output transistor, and the power supply noise increases, When the potential difference between the voltage and the reference voltage increases by a predetermined potential, by increasing the resistance value of the driving capability suppressing transistor, the driving capability of the output transistor is suppressed, the current flowing to the output terminal is suppressed, and power supply noise is reduced. Can be reduced. Further, by making the reference voltage adjustable from the outside, an optimum noise reduction can be realized irrespective of manufacturing variations of the output buffer circuit, use conditions, and load conditions of the transmission line. further,
By adopting a configuration in which the driving capability of the driving capability suppressing transistor is suppressed only when an input occurs, power consumption can be reduced.
【図１】本発明の出力バッファ回路の第１の実施形態の
回路図である。FIG. 1 is a circuit diagram of a first embodiment of an output buffer circuit of the present invention.
【図２】出力バッファ回路に接続される負荷の態様を示
す等価回路図である。FIG. 2 is an equivalent circuit diagram showing an aspect of a load connected to an output buffer circuit.
【図３】電位差検出回路の具体例を示す回路図である。FIG. 3 is a circuit diagram showing a specific example of a potential difference detection circuit.
【図４】出力端子に流れる電流の態様を示す図である。FIG. 4 is a diagram illustrating an aspect of a current flowing to an output terminal.
【図５】本発明の出力バッファ回路の第２の実施形態の
回路図である。FIG. 5 is a circuit diagram of an output buffer circuit according to a second embodiment of the present invention.
【図６】従来の出力バッファ回路の一例の回路図であ
る。FIG. 6 is a circuit diagram of an example of a conventional output buffer circuit.
【図７】従来の改良された出力バッファ回路の一例の回
路図である。FIG. 7 is a circuit diagram of an example of a conventional improved output buffer circuit.
Ｐ１，Ｎ１ 出力トランジスタ Ｐ２，Ｎ２ 駆動能力抑制トランジスタ Ｓ１，Ｓ２ 電位差検出回路 ＩＮ 入力端子 ＯＵＴ 出力端子 ＸＶ１，ＸＶ２ 基準電圧 ＶＤＤ チップ内電源 ＶＳＳ チップ内接地電源 ＸＯＲ 排他的論理和ゲート ＸＤ ディレイ回路 P1, N1 Output transistor P2, N2 Driving capability suppression transistor S1, S2 Potential difference detection circuit IN Input terminal OUT Output terminal XV1, XV2 Reference voltage VDD Power supply in chip VSS Power supply in chip XOR Exclusive OR gate XD Delay circuit
Claims (6)
トランジスタを備え、前記出力トランジスタのＯＮ，Ｏ
ＦＦを制御して前記出力端子の出力を制御する出力バッ
ファ回路において、前記電源と前記出力トランジスタと
の間に駆動能力抑制トランジスタを介挿し、前記電源と
基準電圧との電位差に基づいて前記駆動能力抑制トラン
ジスタの抵抗値を制御するように構成したことを特徴と
する出力バッファ回路。An output transistor connected between a power supply and an output terminal;
In an output buffer circuit that controls an output of the output terminal by controlling an FF, a driving capability suppressing transistor is interposed between the power supply and the output transistor, and the driving capability is determined based on a potential difference between the power supply and a reference voltage. An output buffer circuit configured to control a resistance value of a suppression transistor.
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタで構成されるインバータを接続し、前記各Ｍ
ＯＳトランジスタの共通接続されたゲートを入力端に、
前記両トランジスタの共通接続されたドレインを出力端
に接続した出力バッファ回路において、前記高電位側電
源と前記Ｐチャネル型ＭＯＳトランジスタとの間に第２
のＰチャネル型ＭＯＳトランジスタのソース・ドレイン
を接続し、前記低電位側電源と前記Ｎチャネル型ＭＯＳ
トランジスタとの間に第２のＮチャネル型ＭＯＳトラン
ジスタのソース・ドレインを接続し、前記第２のＰチャ
ネル型ＭＯＳトランジスタのゲートには、前記高電位側
電源の電位と基準電位との電位差が所定電位以上のとき
に当該第２のＰチャネル型ＭＯＳトランジスタのソース
・ドレイン間抵抗を増大する第１の電位差検出回路を接
続し、前記第２のＮチャネル型ＭＯＳトランジスタのゲ
ートには、前記低電位側電源の電位と基準電位との電位
差が所定電位以上のときに当該第２のＮチャネル型ＭＯ
Ｓトランジスタのソース・ドレイン間抵抗を増大する第
２の電位差検出回路を接続したことを特徴とする出力バ
ッファ回路。2. A power supply between a high-potential-side power supply and a low-potential-side power supply.
An inverter composed of a channel type MOS transistor and an N channel type MOS transistor is connected,
With the commonly connected gate of the OS transistor as the input terminal,
In an output buffer circuit in which a commonly connected drain of the two transistors is connected to an output terminal, a second terminal is provided between the high-potential-side power supply and the P-channel MOS transistor.
The source and drain of a P-channel type MOS transistor are connected to each other, and the low potential side power supply and the N-channel type MOS transistor are connected.
A source / drain of a second N-channel MOS transistor is connected between the transistor and a transistor, and a gate of the second P-channel MOS transistor has a predetermined potential difference between the potential of the high potential side power supply and a reference potential. A first potential difference detecting circuit that increases the source-drain resistance of the second P-channel MOS transistor when the potential is equal to or higher than the potential; a gate of the second N-channel MOS transistor; When the potential difference between the potential of the side power supply and the reference potential is equal to or greater than a predetermined potential, the second N-channel type MO
An output buffer circuit to which a second potential difference detecting circuit for increasing a source-drain resistance of the S transistor is connected.
外部から入力される基準電圧の電位と、前記高電位側電
源の電位又は前記低電位側電源の電位とをそれぞれ比較
し、その電位差が所定電位以上のときに前記第２のＰチ
ャネル型ＭＯＳトランジスタ又は第２のＮチャネル型Ｍ
ＯＳトランジスタをそれぞれＯＦＦ動作する方向に推移
させる信号を出力するように構成する請求項２に記載の
出力バッファ回路。3. The first and second potential difference detection circuits,
Comparing the potential of a reference voltage input from the outside with the potential of the high-potential-side power supply or the potential of the low-potential-side power supply, and when the potential difference is equal to or greater than a predetermined potential, the second P-channel MOS transistor Or the second N-channel type M
The output buffer circuit according to claim 2, wherein the output buffer circuit is configured to output a signal for causing each of the OS transistors to shift in an OFF operation direction.
前記高電位側電源又は前記低電位側電源に接続された検
流抵抗及び容量を備え、前記容量に充電された電位を基
準電位とし、当該基準電位と、前記高電位側電源の電位
又は前記低電位側電源の電位とをそれぞれ比較し、その
電位差が所定電位以上のときに前記第２のＰチャネル型
ＭＯＳトランジスタ又は第２のＮチャネル型ＭＯＳトラ
ンジスタをそれぞれＯＦＦ動作する方向に推移させる信
号を出力するように構成する請求項２に記載の出力バッ
ファ回路。4. The first and second potential difference detection circuits,
A galvanic resistance and a capacitor connected to the high-potential-side power supply or the low-potential-side power supply; and a potential charged in the capacitance as a reference potential, and the reference potential and the potential of the high-potential-side power supply or the low potential. The potentials of the potential-side power supplies are compared with each other, and when the potential difference is equal to or more than a predetermined potential, a signal is output which causes the second P-channel MOS transistor or the second N-channel MOS transistor to shift to the OFF operation. 3. The output buffer circuit according to claim 2, wherein the output buffer circuit is configured to perform the following operations.
前記入力端子に入力が生じたときあるいは入力が生じた
ときから極めて短い時間の間のみ前記電位差の検出出力
を出力する限時手段を備える請求項２ないし４のいずれ
かに記載の出力バッファ回路。5. The first and second potential difference detection circuits,
5. The output buffer circuit according to claim 2, further comprising a time limiter that outputs the detection output of the potential difference only when an input is generated at the input terminal or only during a very short time after the input is generated.
力端子の入力が入力され、他方の入力端に前記入力端子
の入力が所定時間だけ遅延された入力が入力される排他
的論理和ゲートを有し、前記排他的論理和ゲートの出力
により前記電位差検出回路の検出出力を出力するように
構成される請求項５に記載の出力バッファ回路。6. The exclusive-OR circuit according to claim 1, wherein the time input means receives an input of the input terminal at one input terminal, and receives an input of the input terminal delayed by a predetermined time at the other input terminal. 6. The output buffer circuit according to claim 5, comprising a gate, wherein the output buffer circuit is configured to output a detection output of the potential difference detection circuit by an output of the exclusive OR gate.
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|---|---|---|---|---|
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| KR100703708B1 (en) | 2005-12-08 | 2007-04-06 | 삼성전자주식회사 | Output buffer for reducing emi, source driver having the output buffer, and display device having the output buffer |
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