JP2000058831A - Mis semiconductor device and non-volatile semiconductor storage device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device of MIS structure, where thermal excitation current at a limited temperature and current from the vicinity of a Fermi level are suppressed, the leakage current can be reduced and an insulating layer in which the insulating film of a high permittivity and the insulating film of the low permittivity are stacked is used. SOLUTION: In a semiconductor device having MIS structure where an electrode is formed on a silicon substrate through an insulating layer, the insulating layer is formed by stacking a Si3N4 film 2 whose band gap for reducing tunnel current by thermally excited electrons is not less than 4.5 eV, and a TiO2 film 3 whose permittivity for reducing tunnel current from the vicinity of a Fermi level is not less than 30. The respective film thicknesses of the stacked insulating films 2 and 3 of the insulating layer are set to the rate for setting tunnel current to be lower than a case, where only the single layer of the insulating films 2 and 3 whose film thickness are similar to the film thickness of the insulating layer exists, at a condition that the film thickness of the insulating layer, which is oxide film-converted, is constant and at the condition of a limited temperature.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＭＩＳ（Metal In
sulator Semiconductor ）半導体装置及び不揮発性半導
体記憶装置に関し、特に高誘電体膜と低誘電体膜とが積
層された絶縁層を有する半導体装置に関する。TECHNICAL FIELD The present invention relates to a MIS (Metal In
The present invention relates to a semiconductor device and a nonvolatile semiconductor memory device, and more particularly, to a semiconductor device having an insulating layer in which a high dielectric film and a low dielectric film are stacked.

【０００２】[0002]

【従来の技術】近年、ＬＳＩの高集積化・高速化のため
に素子の微細化が進んでおり、それに伴ってキャパシタ
或いはトランジスタの構成要素であるＭＯＳ構造におい
ては、シリコン酸化膜のさらなる薄膜化が要求されてい
る。しかし、シリコン酸化膜の膜厚が４ｎｍ以下になる
と、デバイスが動作する電場領域において電子がダイレ
クトトンネリングを起こすようになるので、リーク電流
が増大しデバイスの消費電力を増大させる等の問題を招
く。2. Description of the Related Art In recent years, miniaturization of elements has been advanced for high integration and high speed of LSI, and accordingly, in a MOS structure which is a component of a capacitor or a transistor, a silicon oxide film has been further reduced in thickness. Is required. However, when the thickness of the silicon oxide film is 4 nm or less, electrons cause direct tunneling in an electric field region where the device operates, which causes problems such as an increase in leakage current and an increase in power consumption of the device.

【０００３】そのため、シリコン酸化膜に置き換わる次
世代のゲート絶縁膜が求められ、高誘電体膜が注目され
るようになった。その理由は、高誘電体膜がシリコン酸
化膜と同一のキャパシタンスをシリコン酸化膜よりも厚
い膜厚で得られることにある。電子が絶縁膜をトンネリ
ングする確率は絶縁膜の膜厚が厚くなるほど低くなるの
で、高誘電体膜からなるＭＩＳ構造を用いれば、トンネ
ル電流が低く抑えられると一般的に信じられている。Therefore, a next-generation gate insulating film that replaces a silicon oxide film has been demanded, and attention has been paid to a high dielectric film. The reason is that the high dielectric film can obtain the same capacitance as that of the silicon oxide film at a thickness larger than that of the silicon oxide film. Since the probability of electrons tunneling through the insulating film decreases as the thickness of the insulating film increases, it is generally believed that the use of a MIS structure made of a high dielectric film can reduce the tunnel current.

【０００４】図２７は、電圧を２Ｖ、換算膜厚を２．５
ｎｍに固定した場合における誘電率とトンネル電流密度
の関係を計算したものである。なお、本明細書でいう
「換算膜厚」とは、絶縁層或いは絶縁膜の厚さを、誘電
率に基づいてシリコン酸化膜の厚さに換算した値であ
る。この計算をするためには誘電率とバリアハイトを結
ぶ関係式を必要とするが、ここでは図２８の実線で近似
したものを使用した。絶縁膜にかかる電圧は２Ｖ、換算
膜厚は２．５ｎｍ、温度は３００Ｋに固定している。誘
電率が高くなるにつれてトンネル電流密度は低くなる
が、ある誘電率から再びトンネル電流密度は上昇する。FIG. 27 shows a voltage of 2 V and a converted film thickness of 2.5.
This is a calculation of the relationship between the dielectric constant and the tunnel current density when fixed to nm. The “converted film thickness” in this specification is a value obtained by converting the thickness of an insulating layer or an insulating film into the thickness of a silicon oxide film based on a dielectric constant. In order to perform this calculation, a relational expression connecting the dielectric constant and the barrier height is required. Here, the one approximated by the solid line in FIG. 28 was used. The voltage applied to the insulating film is fixed at 2 V, the converted film thickness is fixed at 2.5 nm, and the temperature is fixed at 300K. Although the tunnel current density decreases as the dielectric constant increases, the tunnel current density increases again from a certain dielectric constant.

【０００５】この理由は、次の通りである。絶縁膜は誘
電率が高くなるにつれてバンドギャップが小さくなる傾
向にあるので、ゲート電極及びシリコン基板に対するバ
リアハイトが低くなる（図２８）。すると、室温におい
ても電子の熱励起成分により、フェルミ準位より高い準
位からトンネリングする確率やバリアを越えて絶縁膜中
の伝導帯に流れ込む確率が高くなり、トンネル電流密度
が増大する。[0005] The reason is as follows. Since the band gap of the insulating film tends to decrease as the dielectric constant increases, the barrier height with respect to the gate electrode and the silicon substrate decreases (FIG. 28). Then, even at room temperature, the probability of tunneling from a higher level than the Fermi level and the probability of flowing into the conduction band in the insulating film beyond the barrier due to the thermal excitation component of electrons increase, and the tunnel current density increases.

【０００６】このように、高誘電率の絶縁膜は室温にお
いて電子の熱励起成分により電流が増大することが本発
明者の検討により判ってきた。図２７の結果から、シリ
コン窒化膜のような低誘電率の絶縁膜ではカソードのフ
ェルミレベル近傍からのトンネル電流が支配的であり、
またチタン酸化物のような高誘電率の絶縁膜では電子の
熱励起成分による電流（熱励起電流）が支配的になり、
誘電率が１０から３０の絶縁膜が最もトンネル電流を低
く抑えられると予想される。なお、ここでいう誘電率と
は比誘電率を意味する。また、トンネル電流が低い（高
い）とは、トンネル電流の絶対値が低い（高い）ことを
意味する。As described above, it has been found by the inventors of the present invention that the current of a high dielectric constant insulating film increases at room temperature due to a thermally excited component of electrons. According to the results of FIG. 27, in a low dielectric constant insulating film such as a silicon nitride film, a tunnel current from near the Fermi level of the cathode is dominant,
In a high-dielectric-constant insulating film such as titanium oxide, the current (thermal excitation current) due to the thermal excitation component of electrons becomes dominant,
It is expected that an insulating film having a dielectric constant of 10 to 30 can minimize the tunnel current. Here, the dielectric constant means a relative dielectric constant. Also, that the tunnel current is low (high) means that the absolute value of the tunnel current is low (high).

【０００７】そこで、従来までによく知られている誘電
率が異なる絶縁膜同士を積層にすることで、フェルミ準
位からの電流と熱励起電流の両方を抑えられる絶縁膜形
成の可能性が思いつく。Therefore, the possibility of forming an insulating film that can suppress both the current from the Fermi level and the thermal excitation current by stacking insulating films having different dielectric constants, which are well known, is thought up. .

【０００８】図２９、３０は、シリコン酸化膜とシリコ
ン窒化膜とを積層構造にしたときに流れるトンネル電流
密度を計算したものである。積層膜全体の換算膜厚を
１．５ｎｍに固定した場合に、シリコン酸化膜とシリコ
ン窒化膜の膜厚の割合を変えている。ここで、シリコン
酸化膜とシリコン窒化膜の誘電率はそれぞれ３．９、
７．８、バリアハイトはそれぞれ３．２、２．１ｅＶで
ある。破線と実線は、それぞれ温度が０Ｋと３００Ｋの
ときのトンネル電流密度である。また、真空中における
電子の質量がｍのとき膜中をトンネリングしている電子
の有効質量は０．４６ｍとしている。FIGS. 29 and 30 show the results of calculating the tunnel current density flowing when a silicon oxide film and a silicon nitride film are formed in a laminated structure. When the equivalent film thickness of the entire laminated film is fixed at 1.5 nm, the ratio of the film thickness of the silicon oxide film to the film thickness of the silicon nitride film is changed. Here, the dielectric constant of the silicon oxide film and the silicon nitride film is 3.9, respectively.
7.8, the barrier heights are 3.2 and 2.1 eV, respectively. The dashed and solid lines are the tunnel current densities at temperatures of 0K and 300K, respectively. When the mass of electrons in a vacuum is m, the effective mass of electrons tunneling in the film is set to 0.46 m.

【０００９】図２９は、ｎ+ ポリシリコンゲート電極／
シリコン窒化膜／シリコン酸化膜／ｐ型シリコン基板構
造の絶縁層に負の電圧０．５Ｖをかけた場合に流れるト
ンネル電流密度と、シリコン窒化膜とシリコン酸化膜と
の合計の換算膜厚１．５ｎｍに占めるシリコン窒化膜の
換算膜厚との関係を表している。つまり、横軸が０ｎｍ
のときはシリコン窒化膜は無く、シリコン酸化膜は換算
膜厚１．５ｎｍ（実膜厚１．５ｎｍ）のときを表し、横
軸が１．５ｎｍのときはシリコン窒化膜は１．５ｎｍ
（実膜厚３ｎｍ）で、シリコン酸化膜は無いことを表し
ている。そして、横軸が０ｎｍと１．５ｎｍの間のとき
は、シリコン窒化膜とシリコン酸化膜の換算膜厚の合計
が１．５ｎｍのときに占めるシリコン窒化膜の換算膜厚
を表している。FIG. 29 shows an n + polysilicon gate electrode /
The tunnel current density flowing when a negative voltage of 0.5 V is applied to the insulating layer of the silicon nitride film / silicon oxide film / p-type silicon substrate structure, and the total converted film thickness of the silicon nitride film and the silicon oxide film. The relationship with the converted thickness of the silicon nitride film occupying 5 nm is shown. That is, the horizontal axis is 0 nm
In the case of the above, there is no silicon nitride film, and the silicon oxide film has a reduced film thickness of 1.5 nm (actual film thickness of 1.5 nm). When the horizontal axis is 1.5 nm, the silicon nitride film is 1.5 nm.
(3 nm in actual film thickness), indicating that there is no silicon oxide film. When the horizontal axis is between 0 nm and 1.5 nm, the converted film thickness of the silicon nitride film occupies when the total converted film thickness of the silicon nitride film and the silicon oxide film is 1.5 nm.

【００１０】この図２９の条件の場合、シリコン窒化膜
とシリコン酸化膜の換算膜厚の割合を変化させたときの
トンネル電流は、温度によらずシリコン窒化膜単層の場
合が最も低くなる。図３０は、図２９と同様の膜構造に
おいてシリコン窒化膜とシリコン酸化膜を逆にした場合
であるが、図２９と同様にシリコン窒化膜単層の場合が
最もトンネル電流が低くなる。Under the conditions shown in FIG. 29, the tunnel current when the ratio of the converted film thickness of the silicon nitride film and the silicon oxide film is changed is the lowest in the case of the single silicon nitride film regardless of the temperature. FIG. 30 shows a case where the silicon nitride film and the silicon oxide film are reversed in the same film structure as in FIG. 29, but the tunnel current is lowest in the case of a single silicon nitride film as in FIG.

【００１１】だが、シリコン酸化膜とシリコン窒化膜の
積層でも各単層膜より電流が低く抑えられる場合がある
ことが知られている。シリコン酸化膜とシリコン窒化膜
を積層にしてもカソードのフェルミ準位近傍からの電流
が支配的であるにも拘わらず、低誘電体膜同士の積層膜
が各単層膜より電流を抑制できる理由は、各膜の誘電率
及びバリアハイトが異なるので極性によりバリアが非対
称になるからである。この非対称バリアの特性により、
合計換算膜厚一定の条件において膜厚の割合を変化させ
たとき、電流が低く抑えられる膜厚の割合がある。だ
が、低く抑えられる電流値は小さく、またその効果は次
世代デバイスで使用すると考えられる電圧（１．５Ｖ以
下）よりも高い領域で生じる。低電圧になるにつれて、
非対称バリアの効果は少なくなり、シリコン酸化膜単層
とシリコン窒化膜単層の場合の電流値の中間に電流値が
近づくので、図２９及び図３０のように次世代デバイス
の動作電圧領域では、シリコン窒化膜単層が最も電流値
を抑制できることになる。つまり、低誘電率の絶縁膜同
士を積層にしても、次世代デバイスの動作電圧領域では
低誘電体膜のいずれか単層よりもトンネル電流を低くす
ることはできない。However, it is known that the current may be suppressed to be lower than that of each single-layer film even in the case where the silicon oxide film and the silicon nitride film are stacked. Despite the fact that the current from the vicinity of the Fermi level of the cathode is dominant even when the silicon oxide film and the silicon nitride film are laminated, the laminated film of the low dielectric films can suppress the current more than each single-layer film This is because the dielectric constant and the barrier height of each film are different, so that the barrier becomes asymmetric depending on the polarity. Due to the characteristics of this asymmetric barrier,
When the ratio of the film thickness is changed under the condition that the total converted film thickness is constant, there is a ratio of the film thickness at which the current can be suppressed low. However, the current value that can be suppressed low is small, and the effect occurs in a region higher than a voltage (1.5 V or less) considered to be used in a next-generation device. As the voltage gets lower,
The effect of the asymmetric barrier is reduced, and the current value approaches the middle of the current value in the case of the silicon oxide film single layer and the silicon nitride film single layer. Therefore, as shown in FIGS. 29 and 30, in the operating voltage region of the next generation device, The single-layered silicon nitride film can suppress the current value most. That is, even if insulating films having a low dielectric constant are stacked, the tunnel current cannot be made lower than any single layer of the low dielectric film in the operating voltage region of the next-generation device.

【００１２】一方、チタン酸化膜のような高誘電体膜
と、さらに高誘電率の絶縁膜とを積層構造にしたものと
して、例えば特開平９−５１０７４号公報がある。この
例では、「いわゆるＭＩＭ（Metal Insulator Metal）
型又はＭＩＳ型のキャパシタ構造の誘電体層を、耐リー
ク特性の良い第１の誘電体膜と、この第１の誘電体膜上
に成膜され、より誘電率が高い第２の誘電体膜との２層
構造にする。好ましくは、第１の誘電体膜は、１０〜２
０ｎｍの膜厚で、酸化チタン又は酸化タンタルから構成
する。」とある。しかし、上述したように、高誘電体膜
はバンドギャップが小さいので室温においてさえ熱励起
電流により電流が増大すると考えられる。従って、チタ
ン酸化膜のような高誘電体膜とそれよりも誘電率の高い
絶縁膜を積層しても、熱励起電流の影響が問題となる。On the other hand, Japanese Unexamined Patent Publication No. 9-51074 discloses a laminated structure of a high dielectric film such as a titanium oxide film and a high dielectric constant insulating film. In this example, the so-called MIM (Metal Insulator Metal)
-Type or MIS-type capacitor-structured dielectric layer, a first dielectric film having good leakage resistance, and a second dielectric film having a higher dielectric constant formed on the first dielectric film In a two-layer structure. Preferably, the first dielectric film has a thickness of 10-2.
It is made of titanium oxide or tantalum oxide with a thickness of 0 nm. "a. However, as described above, since the high dielectric film has a small band gap, it is considered that the current is increased by the thermal excitation current even at room temperature. Therefore, even if a high dielectric film such as a titanium oxide film and an insulating film having a higher dielectric constant are stacked, the effect of the thermal excitation current becomes a problem.

【００１３】このように、低誘電率の絶縁膜同士の積層
構造ではフェルミ準位からの電流が抑えられず、高誘電
率の絶縁膜同士の積層構造では熱励起電流が抑えられな
いという問題がある。そこで、これらに替わる構造とし
て低誘電率の絶縁膜と高誘電率の絶縁膜を積層にするこ
とが考えられる。しかしながら、有限温度において問題
となると予想される熱励起電流を抑える目的で、絶縁膜
のバンドギャップ及び誘電率などの特性や膜厚の割合ま
でも考慮し構成された積層構造は現在まで提案されてい
ない。このため、上述のことを考慮せずに、低誘電率の
絶縁膜と高誘電率の絶縁膜を積層してＭＩＳ構造を作成
しても、熱励起電流或いはフェルミ準位近傍からの電流
が高くなり、それをデバイスに用いたとき消費電力が高
くなる等の問題を生じると考えられる。As described above, the current from the Fermi level cannot be suppressed in the laminated structure of the insulating films having a low dielectric constant, and the thermal excitation current cannot be suppressed in the laminated structure of the insulating films having the high dielectric constant. is there. Therefore, as an alternative structure, it is conceivable to stack an insulating film having a low dielectric constant and an insulating film having a high dielectric constant. However, for the purpose of suppressing the thermal excitation current which is expected to be a problem at a finite temperature, a laminated structure configured by taking into account characteristics such as the band gap and dielectric constant of the insulating film and the ratio of the film thickness has been proposed to date. Absent. For this reason, without considering the above, even if an MIS structure is formed by laminating an insulating film having a low dielectric constant and an insulating film having a high dielectric constant, the heat excitation current or the current from near the Fermi level is high. It is conceivable that a problem such as an increase in power consumption when the device is used in a device is caused.

【００１４】また、ＬＳＩの高集積化及び高速化に伴っ
て素子の微細化が進み、不揮発性記憶素子であるフラッ
シュメモリにおいてはトンネルシリコン酸化膜の薄膜化
が要求されている。しかし、フローティングゲートに電
荷を長時間保持するためには、ストレスリーク電流がな
いと仮定しても、トンネルシリコン酸化膜の膜厚は原理
的に６ｎｍ以下にできないと言われている。（日経マイ
クロデバイス１９９７年１月号） 例えば、０、２５μｍ世代のフラッシュメモリはフロー
ティングゲートに約２万個の電子を蓄えている。フラッ
シュメモリのテータは１０年間保存しなければならず、
そのためには８０％の電子が残らなければならい。これ
を電流密度に換算すると、トンネルシリコン酸化膜のリ
ーク電流を１０^-10 Ａ／ｃｍ² 以下に抑えねばならない
ことになる。データの保持のとき、或いは読み出しのと
きにトンネルシリコン酸化膜に加わる電圧は約３Ｖであ
ると考えられ、その場合にトンネル電流を１０^-15 Ａ／
ｃｍ² 以下にするには６ｎｍ以上のシリコン酸化膜が必
要になる。In addition, as the integration and speed of LSIs have increased, the elements have been miniaturized, and the flash memory, which is a nonvolatile memory element, requires a thinner tunnel silicon oxide film. However, it is said that the thickness of the tunnel silicon oxide film cannot be reduced to 6 nm or less in principle, even if it is assumed that there is no stress leak current in order to hold the charge in the floating gate for a long time. (Nikkei Microdevices January 1997) For example, the flash memory of the 0, 25 μm generation stores about 20,000 electrons in the floating gate. Flash memory data must be stored for 10 years,
For that, 80% of electrons must remain. If this is converted into a current density, the leak current of the tunnel silicon oxide film must be suppressed to 10 ⁻¹⁰ A / cm ² or less. It is considered that the voltage applied to the tunnel silicon oxide film at the time of data holding or reading is about 3 V. In this case, the tunnel current is ^reduced to 10 ⁻¹⁵ A /
A silicon oxide film having a thickness of 6 nm or more is required to reduce the thickness to cm ² or less.

【００１５】電源電圧を３Ｖより低くして薄膜化する方
法も考えられるが、３Ｖ以下ではシリコン酸化膜をダイ
レクトトンネル電流が流れるので、その領域では電圧を
低くしてもそれほど電流値を低くすることができない。
つまり、ただ単純に電源電圧を低くするだけでは、リー
ク電流を低くすることにあまり効果的な手段とは言えな
い。A method of making the power supply voltage lower than 3 V to reduce the film thickness is conceivable. However, if the voltage is lower than 3 V, a direct tunnel current flows through the silicon oxide film. Can not.
In other words, simply lowering the power supply voltage is not a very effective means for lowering the leakage current.

【００１６】ダイレクトトンネル電流を抑制するため
に、シリコン酸化膜に替わるトンネル絶縁膜として高誘
電体膜の適用も考えられている。その理由は、前述した
ように、シリコン酸化膜と同じキャパシタンスが高誘電
体膜ではシリコン酸化膜よりも厚い膜厚で得られるの
で、ダイレクトトンネル電流が抑制できると信じられて
いるからである。確かに、フローティングゲートのフェ
ルミ準位から基板の方向に高誘電体膜をトンネリングす
る電子の確率はトンネル距離が長くなると低くなり、従
ってダイレクトトンネル電流は低く抑えられることにな
る。しかし、これは絶対零度においてのみ成り立つ仮定
である。実際には、有限温度において電子はフェルミ・
ディラック統計に従った分布をとり、場合によってはそ
の影響を考慮しなければならない。In order to suppress the direct tunnel current, application of a high dielectric film as a tunnel insulating film instead of a silicon oxide film has been considered. The reason is that, as described above, it is believed that the direct tunnel current can be suppressed because the same capacitance as that of the silicon oxide film can be obtained with the high dielectric film at a thickness larger than that of the silicon oxide film. Indeed, the probability of the electrons tunneling the high dielectric film from the Fermi level of the floating gate toward the substrate decreases as the tunnel distance increases, so that the direct tunnel current can be reduced. However, this is an assumption that only holds at absolute zero. In fact, at finite temperature, electrons
The distribution must be taken according to the Dirac statistics, and in some cases their effects must be taken into account.

【００１７】一般的に絶縁膜は、高誘電率になるとバン
ドギャップが小さくなる傾向にあり、従ってシリコン基
板に対するバリアハイトが低くなる傾向にある。バリア
ハイトが低くなると、室温においてさえ電子の熱励起成
分によって高誘電体膜のバリアを越えて流れる電流、い
わゆる熱励起電流が支配的になり、リーク電流値が高く
なることが発明者の検討により明らかになった。それゆ
え、高誘電体膜そのままではフラッシュメモリのトンネ
ル絶縁膜として適用が難しい。In general, the band gap of an insulating film tends to become smaller as the dielectric constant becomes higher, so that the barrier height with respect to a silicon substrate tends to become lower. The inventors have found that when the barrier height decreases, the current flowing across the barrier of the high dielectric film, the so-called thermal excitation current, becomes dominant due to the thermal excitation component of electrons even at room temperature, and the leak current value increases. Became. Therefore, it is difficult to apply the high dielectric film as it is as a tunnel insulating film of a flash memory.

【００１８】また、フラッシュメモリのトンネル絶縁膜
が６ｎｍよりも薄膜化できないと以下のことが問題にな
る。フローティングゲートに蓄えている約２万個の電子
をトンネル酸化膜から移動させるには、フラッシュメモ
リのデータ消去或いは書き込みに要する時間を約１００
ｍｓと仮定すると、１０^-4Ａ／ｃｍ² 以上の電流が必要
になる。トンネルシリコン酸化膜の膜厚が６ｎｍのと
き、基板とフローティングゲートの間にかかる電圧は６
Ｖ以上を必要とする。そして、基板とフローティングゲ
ートの間に６Ｖ以上の電圧を加えるには、カップリング
比を０．６とすると、基板とコントロールゲートとの間
には約１０Ｖ（＝６／０．６）という高電圧が要求され
る。If the tunnel insulating film of the flash memory cannot be made thinner than 6 nm, the following problems occur. In order to move about 20,000 electrons stored in the floating gate from the tunnel oxide film, it takes about 100 hours to erase or write data in the flash memory.
Assuming ms, a current of 10 ⁻⁴ A / cm ² or more is required. When the thickness of the tunnel silicon oxide film is 6 nm, the voltage applied between the substrate and the floating gate is 6
V or more is required. In order to apply a voltage of 6 V or more between the substrate and the floating gate, if the coupling ratio is 0.6, a high voltage of about 10 V (= 6 / 0.6) is applied between the substrate and the control gate. Is required.

【００１９】このようにフラッシュメモリは、リーク電
流を低く抑えるためにトンネルシリコン酸化膜を６ｎｍ
以下に薄膜化できないという問題があり、薄膜化できな
いがゆえデータの消去及び書き込みのときに高電圧を要
するという問題、そして高集積化及び高速化を困難にす
るという問題がある。As described above, the flash memory has a tunnel silicon oxide film of 6 nm in order to suppress the leak current.
There are the following problems that the film cannot be thinned, a problem that a high voltage is required for data erasing and writing because the film cannot be thinned, and a problem that it is difficult to achieve high integration and high speed.

【００２０】[0020]

【発明が解決しようとする課題】本発明は、上記事情を
考慮して成されたもので、有限温度における熱励起電流
とフェルミ準位近傍からの電流の両方を抑え、リーク電
流の低減をはかることができる、誘電率の高い絶縁膜と
誘電率の低い絶縁膜を積層した絶縁層を用いたＭＩＳ構
造の半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and suppresses both a thermal excitation current at a finite temperature and a current from the vicinity of the Fermi level to reduce a leak current. It is an object of the present invention to provide a semiconductor device having an MIS structure using an insulating layer in which an insulating film having a high dielectric constant and an insulating film having a low dielectric constant are stacked.

【００２１】本発明はまた、トンネル絶縁膜が換算膜厚
で６ｎｍよりも薄膜でありながら、リーク電流が極めて
低く抑えられるのでデータ保持特性に要求されているス
ペックを満たし、しかも従来よりも低電圧でテータ消去
及び書き込みが可能な不揮発性半導体記憶装置を提供す
ることを目的とする。The present invention also satisfies the specifications required for the data retention characteristics because the tunnel insulating film is thinner than the equivalent film thickness of 6 nm and the leakage current can be suppressed to a very low level. It is an object of the present invention to provide a nonvolatile semiconductor memory device capable of data erasing and writing.

【００２２】[0022]

【課題を解決するための手段】本発明の第１の視点は、
半導体から実質的になる下地層と、前記下地層上に配設
された絶縁層と、前記絶縁層上に配設された電極と、を
具備し、前記下地層と前記電極との間に前記絶縁層が挟
まれるＭＩＳ半導体装置であって、前記絶縁層は積層さ
れた第１及び第２絶縁膜を具備し、前記第１絶縁膜は、
シリコン酸化物、シリコン酸窒化物、シリコン窒化物か
らなる群から選択された材料から実質的になり、前記第
２絶縁膜はチタン酸化物から実質的になることと、前記
絶縁層は誘電率に基づいてシリコン酸化物に換算した換
算膜厚が３ｎｍ以下で、且つ前記第１絶縁膜の実際の厚
さの前記第２絶縁膜の実際の厚さに対する実膜厚比が
０．００８８〜６．５の範囲にあるように設定されるこ
とと、を特徴とする。SUMMARY OF THE INVENTION A first aspect of the present invention is as follows.
A base layer substantially made of a semiconductor, an insulating layer provided on the base layer, and an electrode provided on the insulating layer, and the base layer and the electrode An MIS semiconductor device having an insulating layer interposed therebetween, wherein the insulating layer includes first and second insulating films stacked, wherein the first insulating film is
Silicon oxide, silicon oxynitride, and a material selected from the group consisting of silicon nitride, the second insulating film is substantially made of titanium oxide, and the insulating layer has a dielectric constant. The converted film thickness based on the silicon oxide is 3 nm or less, and the ratio of the actual thickness of the first insulating film to the actual thickness of the second insulating film is 0.0088-6. 5 is set.

【００２３】本発明の第２の視点は、第１の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５ｎｍ以下
で、前記実膜厚比が０．００８８〜１．５５の範囲にあ
ることを特徴とする。The second viewpoint of the present invention is the MI of the first viewpoint.
In the S semiconductor device, the reduced film thickness is 1.5 nm or less, and the actual film thickness ratio is in a range of 0.0088 to 1.55.

【００２４】本発明の第３の視点は、第１の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５〜３ｎｍ
で、前記実膜厚比が０．０１４〜６．５の範囲にあるこ
とを特徴とする。The third viewpoint of the present invention is the MI of the first viewpoint.
In the S semiconductor device, the reduced film thickness is 1.5 to 3 nm.
Wherein the actual film thickness ratio is in the range of 0.014 to 6.5.

【００２５】本発明の第４の視点は、半導体から実質的
になる下地層と、前記下地層上に配設された絶縁層と、
前記絶縁層上に配設された電極と、を具備し、前記下地
層と前記電極との間に前記絶縁層が挟まれるＭＩＳ半導
体装置であって、前記絶縁層は積層された第１、第２及
び第３絶縁膜を具備すると共に前記第１及び第３絶縁膜
の間に前記第２絶縁膜が挟まれることと、前記第１及び
第３絶縁膜は、シリコン酸化物、シリコン酸窒化物、シ
リコン窒化物からなる群から選択された材料から実質的
になり、前記第２絶縁膜はチタン酸化物から実質的にな
ることと、前記絶縁層は誘電率に基づいてシリコン酸化
物に換算した換算膜厚が３ｎｍ以下で、且つ前記第１及
び第３絶縁膜の実際の厚さの合計値の前記第２絶縁膜の
実際の厚さに対する実膜厚比が０．００２〜５．９２の
範囲にあるように設定されることと、を特徴とする。According to a fourth aspect of the present invention, there is provided an underlayer substantially composed of a semiconductor, an insulating layer disposed on the underlayer,
An electrode disposed on the insulating layer, wherein the insulating layer is sandwiched between the base layer and the electrode, wherein the insulating layer is a first, a second A second insulating film interposed between the first and third insulating films, and the first and third insulating films are made of silicon oxide, silicon oxynitride And the second insulating film is substantially made of a titanium oxide, and the insulating layer is converted to a silicon oxide based on a dielectric constant. The converted film thickness is 3 nm or less, and the actual film thickness ratio of the total thickness of the first and third insulating films to the actual thickness of the second insulating film is 0.002 to 5.92. Is set to be within the range.

【００２６】本発明の第５の視点は、第４の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５ｎｍ以下
で、前記実膜厚比が０．００２〜０．６１の範囲にある
ことを特徴とする。The fifth viewpoint of the present invention is the MI viewpoint of the fourth viewpoint.
In the S semiconductor device, the reduced film thickness is 1.5 nm or less, and the actual film thickness ratio is in a range of 0.002 to 0.61.

【００２７】本発明の第６の視点は、第４の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５〜３ｎｍ
で、前記実膜厚比が０．００２〜５．９２の範囲にある
ことを特徴とする。The sixth aspect of the present invention is directed to the fourth aspect of MI
In the S semiconductor device, the reduced film thickness is 1.5 to 3 nm.
Wherein the actual film thickness ratio is in the range of 0.002 to 5.92.

【００２８】本発明の第７の視点は、半導体から実質的
になる下地層と、前記下地層上に配設された絶縁層と、
前記絶縁層上に配設された電極と、を具備し、前記下地
層と前記電極との間に前記絶縁層が挟まれるＭＩＳ半導
体装置であって、前記絶縁層は積層された第１、第２及
び第３絶縁膜を具備すると共に前記第１及び第３絶縁膜
の間に前記第２絶縁膜が挟まれることと、前記第１及び
第３絶縁膜はチタン酸化物から実質的になり、前記第２
絶縁膜は、シリコン酸化物、シリコン酸窒化物、シリコ
ン窒化物からなる群から選択された材料から実質的にな
ることと、前記絶縁層は誘電率に基づいてシリコン酸化
物に換算した換算膜厚が３ｎｍ以下で、且つ前記第２絶
縁膜の実際の厚さの前記第１及び第３絶縁膜の実際の厚
さの合計値に対する実膜厚比が０．００８〜１２．９の
範囲にあるように設定されることと、を特徴とする。According to a seventh aspect of the present invention, there is provided an underlayer substantially made of a semiconductor, an insulating layer provided on the underlayer,
An electrode disposed on the insulating layer, wherein the insulating layer is sandwiched between the base layer and the electrode, wherein the insulating layer is a first, a second Comprising a second and a third insulating film, wherein the second insulating film is sandwiched between the first and the third insulating films, the first and the third insulating films are substantially made of titanium oxide, The second
The insulating film is substantially made of a material selected from the group consisting of silicon oxide, silicon oxynitride, and silicon nitride, and the insulating layer has a reduced thickness converted to silicon oxide based on a dielectric constant. Is 3 nm or less, and the actual thickness ratio of the actual thickness of the second insulating film to the total value of the actual thicknesses of the first and third insulating films is in the range of 0.008 to 12.9. Is set as described above.

【００２９】本発明の第８の視点は、第７の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５ｎｍ以下
で、前記実膜厚比が０．０１７〜２．４６の範囲にある
ことを特徴とする。An eighth aspect of the present invention is directed to an MI of the seventh aspect.
In the S semiconductor device, the converted film thickness is 1.5 nm or less, and the actual film thickness ratio is in a range of 0.017 to 2.46.

【００３０】本発明の第９の視点は、第７の視点のＭＩ
Ｓ半導体装置において、前記換算膜厚が１．５〜３ｎｍ
で、前記実膜厚比が０．００８〜１２．９の範囲にある
ことを特徴とする。The ninth viewpoint of the present invention is the MI viewpoint of the seventh viewpoint.
In the S semiconductor device, the reduced film thickness is 1.5 to 3 nm.
Wherein the actual film thickness ratio is in the range of 0.008 to 12.9.

【００３１】本発明の第１０の視点は、第１乃至第９の
視点のいずれかのＭＩＳ半導体装置において、前記下地
層の表面内に、チャネル領域と、前記チャネル領域を挟
む一対のソース／ドレイン領域と、が形成され、前記電
極は前記絶縁層を介して前記チャネル領域に対向するゲ
ート電極からなることを特徴とする。According to a tenth aspect of the present invention, in the MIS semiconductor device according to any one of the first to ninth aspects, a channel region and a pair of source / drain sandwiching the channel region are provided in the surface of the underlayer. And a region is formed, and the electrode comprises a gate electrode facing the channel region via the insulating layer.

【００３２】本発明の第１１の視点は、第１乃至第９の
視点のいずれかのＭＩＳ半導体装置において、前記絶縁
層はキャパシタ絶縁層からなり、前記下地層及び前記電
極は一対のキャパシタ電極からなることを特徴とする。According to an eleventh aspect of the present invention, in the MIS semiconductor device according to any one of the first to ninth aspects, the insulating layer comprises a capacitor insulating layer, and the base layer and the electrode comprise a pair of capacitor electrodes. It is characterized by becoming.

【００３３】本発明の第１２の視点は、チャネル領域
と、前記チャネル領域を挟む一対のソース／ドレイン領
域と、が表面内に形成された半導体から実質的になる下
地層と、前記下地層上に配設されたトンネル絶縁層と、
前記トンネル絶縁層上に配設されたフローティングゲー
ト電極と、を具備し、前記フローティングゲート電極は
前記トンネル絶縁層を介して前記チャネル領域に対向す
る不揮発性半導体記憶装置であって、前記トンネル絶縁
層は、積層された第１、第２及び第３絶縁膜を具備する
と共に前記第１及び第３絶縁膜の間に前記第２絶縁膜が
挟まれることと、前記第１及び第３絶縁膜は、シリコン
酸化物、シリコン酸窒化物、シリコン窒化物からなる群
から選択された材料から実質的になり、前記第２絶縁膜
はチタン酸化物から実質的になることと、前記トンネル
絶縁層は誘電率に基づいてシリコン酸化物に換算した換
算膜厚が６ｎｍ以下に設定されることと、を特徴とす
る。According to a twelfth aspect of the present invention, a channel layer, a pair of source / drain regions sandwiching the channel region, a base layer substantially composed of a semiconductor formed in the surface, A tunnel insulating layer disposed in the
A floating gate electrode provided on the tunnel insulating layer, wherein the floating gate electrode faces the channel region via the tunnel insulating layer, Comprises first, second and third insulating films stacked, wherein the second insulating film is sandwiched between the first and third insulating films, and wherein the first and third insulating films are , Silicon oxide, silicon oxynitride, silicon nitride, the second insulating film is substantially made of titanium oxide, the second insulating film is substantially made of a material selected from the group consisting of, The conversion film thickness converted into silicon oxide based on the ratio is set to 6 nm or less.

【００３４】本発明の第１３の視点は、第１２の視点の
不揮発性半導体記憶装置において、前記換算膜厚が５．
５ｎｍ以下で、前記第１及び第３絶縁膜の実際の厚さの
合計値の前記第２絶縁膜の実際の厚さに対する実膜厚比
が０．０７６〜０．３８９の範囲にあることを特徴とす
る。According to a thirteenth aspect of the present invention, there is provided the nonvolatile semiconductor memory device according to the twelfth aspect, wherein the reduced thickness is 5.
5 nm or less, the actual thickness ratio of the sum of the actual thicknesses of the first and third insulating films to the actual thickness of the second insulating film is in the range of 0.076 to 0.389. Features.

【００３５】本発明の第１４の視点は、チャネル領域
と、前記チャネル領域を挟む一対のソース／ドレイン領
域と、が表面内に形成された半導体から実質的になる下
地層と、前記下地層上に配設されたトンネル絶縁層と、
前記トンネル絶縁層上に配設されたフローティングゲー
ト電極と、を具備し、前記フローティングゲート電極は
前記トンネル絶縁層を介して前記チャネル領域に対向す
る不揮発性半導体記憶装置であって、前記トンネル絶縁
層は、互いに並設された第１及び第２絶縁膜と、互いに
並設され且つ前記第１及び第２絶縁膜上に夫々積層され
た第３及び第４絶縁膜と、を具備し、前記第１及び第４
絶縁膜は、シリコン酸化物、シリコン酸窒化物、シリコ
ン窒化物からなる群から選択された材料から実質的にな
り、前記第２及び第３絶縁膜はチタン酸化物から実質的
になることと、前記トンネル絶縁層は誘電率に基づいて
シリコン酸化物に換算した換算膜厚が６ｎｍ以下に設定
されることと、を特徴とする。According to a fourteenth aspect of the present invention, there is provided a base layer substantially composed of a semiconductor having a channel region, a pair of source / drain regions sandwiching the channel region, formed on a surface of the base layer, and A tunnel insulating layer disposed in the
A floating gate electrode provided on the tunnel insulating layer, wherein the floating gate electrode faces the channel region via the tunnel insulating layer, Comprises first and second insulating films juxtaposed to each other, and third and fourth insulating films juxtaposed to each other and laminated on the first and second insulating films, respectively. 1st and 4th
The insulating film is substantially made of a material selected from the group consisting of silicon oxide, silicon oxynitride, and silicon nitride, and the second and third insulating films are substantially made of titanium oxide; The tunnel insulating layer is characterized in that a converted film thickness converted into silicon oxide based on the dielectric constant is set to 6 nm or less.

【００３６】本発明の第１５の視点は、第１４の視点の
不揮発性半導体記憶装置において、前記換算膜厚が３．
５ｎｍ以下で、前記第１絶縁膜の実際の厚さの前記第３
絶縁膜の実際の厚さに対する実膜厚比及び前記第４絶縁
膜の実際の厚さの前記第２絶縁膜の実際の厚さに対する
実膜厚比が０．１０２〜０．２の範囲にあることを特徴
とする。A fifteenth aspect of the present invention is the nonvolatile semiconductor memory device according to the fourteenth aspect, wherein the reduced film thickness is 3.
5 nm or less, the third thickness of the actual thickness of the first insulating film.
The actual thickness ratio of the actual thickness of the insulating film to the actual thickness of the fourth insulating film and the actual thickness of the second insulating film are in the range of 0.102 to 0.2. There is a feature.

【００３７】本発明の第１６の視点は、第１２乃至第１
５の視点のいずれかの不揮発性半導体記憶装置におい
て、前記フローティングゲート電極に層間絶縁膜を介し
て対向するコントロールゲート電極を更に具備すること
を特徴とする。The sixteenth aspect of the present invention relates to the twelfth to first aspects.
The nonvolatile semiconductor memory device according to any one of the fifth to fifth aspects, further comprising a control gate electrode opposed to the floating gate electrode via an interlayer insulating film.

【００３８】[0038]

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。なお、以下の説明において、略
同一の機能及び構成を有する構成要素については、同一
符号を付し、重複説明は必要な場合にのみ行う。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the illustrated embodiments. In the following description, components having substantially the same functions and configurations are denoted by the same reference numerals, and repeated description will be made only when necessary.

【００３９】また、下記の実施の形態において、次の点
に留意されたい。即ち、半導体装置への電圧は、ゲート
電極側が負となるように印加されている。印加電圧の数
値は積層絶縁膜に印加される値が示されている。また、
電流密度は、実際には図示の如く負の値を有するもので
あるが、それ等の絶対値に基づいて論じられている。In the following embodiment, the following points should be noted. That is, the voltage to the semiconductor device is applied so that the gate electrode side becomes negative. The value of the applied voltage indicates the value applied to the laminated insulating film. Also,
Although the current density actually has a negative value as shown in the drawing, it is discussed based on their absolute values.

【００４０】［ＭＩＳ半導体装置］本発明者は、低誘電
率の絶縁膜と高誘電率の絶縁膜を積層した構造に対して
鋭意研究及び各種実験を行った。そして、低誘電率の絶
縁膜と高誘電率の絶縁膜を積層した構造において、積層
膜全体を誘電率に基づいてシリコン酸化膜の厚さに換算
した換算膜厚で一定にした状態で、複数の絶縁膜の各膜
厚の割合（比）に対するトンネル電流密度を調べたとこ
ろ、ある特定の材料選択における各々の膜厚比のある割
合で、いずれかの絶縁膜単層の場合よりもトンネル電流
密度が小さくなるのを見出した。これは、積層膜におけ
る高誘電率絶縁膜の割合をある値よりも高くすると同じ
換算膜厚に対する積層膜全体の膜厚を厚くでき、逆に高
誘電率絶縁膜の割合をある値より低くすると熱励起によ
る電流の影響が問題とならなくなるが、これらの両方を
共に満足する領域が存在することを意味する。[MIS Semiconductor Device] The present inventor has conducted intensive studies and various experiments on a structure in which a low dielectric constant insulating film and a high dielectric constant insulating film are stacked. Then, in a structure in which a low-dielectric-constant insulating film and a high-dielectric-constant insulating film are laminated, a plurality of layers are formed in a state in which the entire laminated film is made constant at a reduced thickness converted into the thickness of the silicon oxide film based on the dielectric constant. When the tunnel current density with respect to the ratio (ratio) of each film thickness of the insulating film was examined, the tunnel current was higher than that of any single insulating film at a certain ratio of each film thickness ratio in a specific material selection. We have found that the density decreases. This is because if the ratio of the high dielectric constant insulating film in the laminated film is higher than a certain value, the thickness of the entire laminated film with respect to the same converted film thickness can be increased, and conversely, if the ratio of the high dielectric constant insulating film is lower than a certain value, Although the influence of the current due to the thermal excitation does not matter, it means that there is a region satisfying both of them.

【００４１】本発明は、このような事実に基づいて成さ
れたもので、積層絶縁膜における膜厚比を後述の割合に
設定することにより、誘電率を大きくしながらリーク電
流の低減をはかることが可能となる。ここで、高誘電率
側の絶縁膜としては例えば、チタン酸化膜（ＴｉＯ₂ ）
を用いることができ、誘電率３０以上の絶縁膜であれば
上記の効果が確認された。低誘電率側の絶縁膜としては
シリコン酸化膜（ＳｉＯ₂ ）、シリコン酸窒化膜（Ｓｉ
ＯＮ）、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）を用いることが
でき、バンドギャップが４．５ｅＶ以上の絶縁膜であれ
ば上記の効果が確認された。The present invention has been made based on such a fact. By setting the thickness ratio of the laminated insulating film to the ratio described later, it is possible to reduce the leak current while increasing the dielectric constant. Becomes possible. Here, as the insulating film on the high dielectric constant side, for example, a titanium oxide film (TiO ₂ )
Can be used, and the above-described effects have been confirmed as long as the insulating film has a dielectric constant of 30 or more. A silicon oxide film (SiO ₂ ), a silicon oxynitride film (Si
ON), a silicon nitride film (Si ₃ N ₄ ) can be used, and the above effect was confirmed if the insulating film had a band gap of 4.5 eV or more.

【００４２】例えば、絶縁層が第１及び第２の絶縁膜の
２層からなる積層膜であり、電荷がｅ、プランク定数を
２πで割った定数がｈ′、ボルツマン定数がｋ_B 、電極
における電子の有効質量がｍ、絶縁層を構成している第
１及び第２の絶縁膜をトンネリングしている電子の有効
質量がそれぞれｍ_1,* 及びｍ_2,* 、電極におけるフェル
ミエネルギーがＥ_F で物理定数が定義されており、第１
の絶縁膜の誘電率がε ₁ 、実膜厚がＴ₁ であり、第２の
絶縁膜の誘電率がε₂ 、実膜厚がＴ₂ であり、酸化膜換
算した第１と第２の絶縁膜の和がＴ_all,eff であり、温
度がＴであり、絶縁層全体にかかる電圧がＶ_all であ
り、第１及び第２の絶縁膜にかかる電場がＤ₁ 及びＤ₂
であるとき、トンネル電流が、For example, the insulating layer is formed of the first and second insulating films.
It is a laminated film consisting of two layers, where the charge is e and the Planck constant
The constant divided by 2π is h 'and the Boltzmann constant is k_B,electrode
The effective mass of electrons at m is
Effectiveness of electrons tunneling the first and second insulating films
Mass is m_{1, *}And m_{2, *}, Fel at the electrode
Mi energy is E_FPhysical constants are defined in
Dielectric constant of ε ₁, The actual film thickness is T₁And the second
The dielectric constant of the insulating film is ε_Two, The actual film thickness is T_TwoAnd oxide film replacement
The sum of the calculated first and second insulating films is T_{all, eff}And warm
Is T, and the voltage applied to the entire insulating layer is V_allIn
The electric field applied to the first and second insulating films is D₁And D_Two
, The tunnel current is

【００４３】[0043]

【数１】 (Equation 1)

【００４４】と表現されている場合、膜厚がＴ_all,eff
である第１の絶縁膜及び第２の絶縁膜それぞれに流れる
トンネル電流Ｊ（Ｔ_all,eff 、０）及びＪ（０、Ｔ
_all,eff ）よりも、第１の絶縁膜及び第２の絶縁膜がト
ンネル電流Ｊ（Ｔ₁ 、Ｔ₂ ）を低くする膜厚Ｔ₁ 及びＴ
₂ の積層構造で絶縁層が構成される。Where the film thickness is T _{all, eff}
Tunneling currents J (T _{all, eff} , 0) and J (0, T) flowing through the first insulating film and the second insulating film, respectively.
_{all, eff} ), the film thicknesses T ₁ and T at which the _first and second insulating films lower the tunnel current J (T ₁ , T ₂ ).
_An insulating layer is formed by the laminated structure of ₂ .

【００４５】また、絶縁層が第１、第２、第３の絶縁膜
の３層からなる積層膜であり、トンネル電流が（１）式
のトンネル電流式に、絶縁層を構成している第３の絶縁
膜をトンネリングしている電子の有効質量がｍ_3,* 、第
３の絶縁膜の誘電率がε₃ 、実膜厚がＴ₃ 、第３の絶縁
膜にかかる電場がＤ₃ であり、Further, the insulating layer is a laminated film composed of three layers of first, second and third insulating films, and the tunneling current is expressed by the following formula (1). electron effective mass that tunneling third insulating film is m _{3, *,} the third insulating film dielectric constant epsilon _3, the real thickness is T _3, an electric field according to the third insulating film is in D ₃ Yes,

【００４６】[0046]

【数２】 (Equation 2)

【００４７】と変更することで表現されている場合、膜
厚がＴ_all,eff である第１、第２、第３の絶縁膜それぞ
れに流れるトンネル電流Ｊ（Ｔ_all,eff 、０、０）、Ｊ
（０、Ｔ_all,eff 、０）、Ｊ（０、０、Ｔ_all,eff ）よ
りも、第１、第２、第３の絶縁膜がトンネル電流Ｊ（Ｔ
₁ 、Ｔ₂ 、Ｔ₃ ）を低くする膜厚Ｔ₁ 、Ｔ₂ 、Ｔ₃ の積
層構造で絶縁層が構成される。In this case, the tunnel current J (T _{all, eff} , 0, 0) flowing through each of the first, second, and third insulating films having the film thickness T _{all, eff} is expressed. , J
(0, T _{all, eff} , 0) and J (0, 0, T _{all, eff} ), the first, second, and third insulating films have a tunnel current J (T
₁ , T ₂ , and T ₃ ) are reduced to form an insulating layer having a layered structure of film thicknesses T ₁ , T ₂ , and T ₃ .

【００４８】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる半導体装置を説明するためのもの
で、二つの絶縁膜が積層になっているＭＩＳ構造の断面
図である。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 9 is a cross-sectional view of a MIS structure in which two insulating films are stacked, for describing the semiconductor device according to the embodiment.

【００４９】ｐ型シリコン基板１の表面上に、シリコン
窒化膜２とチタン酸化膜３からなる絶縁層が形成され、
その上にゲート電極４が形成されている。このＭＩＳ構
造を作成するには、まずｐ型シリコン基板１の表面にシ
リコン窒化膜２を形成する。次いで、チタン酸化膜３を
形成する。最後に、リンを２×１０²⁰ｃｍ^-3拡散させた
ｎ+ ポリシリコンゲート電極４を形成する。On a surface of a p-type silicon substrate 1, an insulating layer composed of a silicon nitride film 2 and a titanium oxide film 3 is formed.
A gate electrode 4 is formed thereon. To create this MIS structure, first, a silicon nitride film 2 is formed on the surface of a p-type silicon substrate 1. Next, a titanium oxide film 3 is formed. Finally, to form a phosphorus 2 × 10 ²⁰ cm ^-3 n + polysilicon gate electrode 4 is diffused.

【００５０】なお、シリコン基板１の代わりには、絶縁
膜上のシリコン、ポリシリコン層を用いることができ
る。ゲート電極４は他の材料でもよく、アルミニウム
（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、銀（Ａ
ｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンナ
イトライド（ＴｉＮ）、ジルコニウムナイトライド（Ｚ
ｒＮ）、チタンシリサイド（ＴｉＳｉ）、タングステン
シリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳ
ｉ）、タンタルシリサイド（ＴａＳｉ）のいずれでも構
わない。Note that, instead of the silicon substrate 1, a silicon or polysilicon layer on an insulating film can be used. The gate electrode 4 may be made of another material, such as aluminum (Al), platinum (Pt), gold (Au), and silver (A).
g), titanium (Ti), tungsten (W), titanium nitride (TiN), zirconium nitride (Z
rN), titanium silicide (TiSi), tungsten silicide (WSi), molybdenum silicide (MoS
i) or tantalum silicide (TaSi).

【００５１】また、シリコン窒化膜２の形成方法は、ア
ンモニアを含む窒素ガス雰囲気でＲＴＮ（Rapid Therma
l Nitridation）により形成する方法、ＣＶＤ（Chemica
l Vapor Deposition）或いはＪＶＤ （Jet Vapor Depos
ition）により堆積して形成する方法、プラズマ窒化に
より形成する方法、ラジカル窒素により形成する方法の
いずれでも構わない。チタン酸化膜３の形成方法は、Ｃ
ＶＤにより堆積して形成する方法、スパッタによって形
成する方法のいずれでも構わない。The method of forming the silicon nitride film 2 is based on RTN (Rapid Therma) in a nitrogen gas atmosphere containing ammonia.
l Nitridation), CVD (Chemica
l Vapor Deposition or JVD (Jet Vapor Depos)
), a method of forming by plasma nitridation, and a method of forming by radical nitrogen. The method for forming the titanium oxide film 3 is as follows.
Either a method of forming by depositing by VD or a method of forming by sputtering may be used.

【００５２】図２は、図１のＭＩＳ構造のフラットバン
ド電圧におけるエネルギーバンド図である。図の左から
ｎ+ ポリシリコンゲート電極４のフェルミ準位Ｅ_F 、伝
導帯Ｅ_C 、価電子帯Ｅ_V 、次はチタン酸化膜３の伝導帯
及び価電子帯、次はシリコン窒化膜２の伝導帯及び価電
子帯、最後はｐ型シリコン基板１のフェルミ準位Ｅ_F、
伝導帯Ｅ_C 、価電子帯Ｅ_V である。FIG. 2 is an energy band diagram of the MIS structure of FIG. 1 at a flat band voltage. From the left of the figure, the Fermi level E _F , conduction band E _C , valence band E _{V of} the n + polysilicon gate electrode 4, the conduction band and valence band of the titanium oxide film 3, and the silicon nitride film 2 next Conduction band and valence band, and finally Fermi level E _F of the p-type silicon substrate 1,
The conduction band E _C and the valence band E _V.

【００５３】フラットバンド電圧Ｖ_FBが積層にした絶縁
膜２、３にかかっており、そのときｎ+ ポリシリコンゲ
ート電極４のフェルミ準位Ｅ_F とｐ型シリコン基板１の
伝導帯Ｅ_C が一致する。また、チタン酸化膜３の実膜厚
をＴ₁ 、シリコン窒化膜２の実膜厚をＴ₂ 、バリアハイ
トφ_B1をｎ+ ポリシリコンゲート電極４のフェルミ準位
Ｅ_F とチタン酸化膜３の伝導帯Ｅ_C の差、バリアハイト
φ_B2をｎ+ ポリシリコンゲート電極４のフェルミ準位Ｅ
_F とシリコン窒化膜２の伝導帯Ｅ_C の差とする。[0053] the flat band voltage V _FB are afflicted with insulating films 2 and 3 was laminated, then the n + polysilicon gate electrode 4 Fermi level E _F and the conduction band E _C of the p-type silicon substrate 1 is matched I do. Furthermore, the actual thickness T ₁ of the titanium oxide film 3, the conduction of the silicon real film thickness T ₂ of the nitride film 2, barrier height phi _B1 the Fermi level of the n + polysilicon gate electrode 4 E _F and a titanium oxide film 3 The difference between the band E _C and the barrier height φ _B2 is the Fermi level E of the n + polysilicon gate electrode 4.
The difference between _F and the conduction band E _C of the silicon nitride film 2 is assumed.

【００５４】図３は、図１のＭＩＳ構造のｎ+ ポリシリ
コンゲート電極４に負の電圧をかけ、絶縁膜２、３から
なる絶縁層全体に電圧Ｖ_all がかかったときのエネルギ
ーバンド図である。このとき、チタン酸化膜３には
Ｖ₁ 、シリコン窒化膜２にはＶ₂の電圧がかかる。そし
て、ｎ+ ポリシリコンゲート電極４から電子がトンネリ
ングして電流が流れる。FIG. 3 is an energy band diagram when a negative voltage is applied to the n + polysilicon gate electrode 4 of the MIS structure of FIG. 1 and a voltage V _all is applied to the entire insulating layer composed of the insulating films 2 and 3. is there. At this time, a voltage of V ₁ is applied to the titanium oxide film 3 and a voltage of V ₂ is applied to the silicon nitride film 2. Then, electrons are tunneled from n + polysilicon gate electrode 4 and a current flows.

【００５５】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₁ 、Ｔ₂ ）は、前記の式（数１）により表現でき
る。ここで、ｅは電荷、ｈ′はプランク定数を２πで割
った定数、ｋ_B はボルツマン定数、ｍは電極における電
子の有効質量で真空における電子の質量と同じ値、ｍ
_1,* 及びｍ_2,* はそれぞれチタン酸化膜３及びシリコン
窒化膜２の絶縁膜をトンネリングしている電子の有効質
量、ε₁ 及びε₂ はそれぞれチタン酸化膜３及びシリコ
ン窒化膜２の誘電率、Ｔは温度、Ｔ_1,eff 及びＴ_{2, eff}
はそれぞれチタン酸化膜３の実膜厚Ｔ₁ 及びシリコン窒
化膜２の実膜厚Ｔ₂をシリコン酸化膜に換算した膜厚、
Ｔ_all はチタン酸化膜３の実膜厚Ｔ₁ とシリコン窒化膜
Ｔ₂ の実膜厚Ｔ₂ の和、Ｔ_all,eff はチタン酸化膜３の
換算膜厚Ｔ_{1, eff} とチタン酸化膜３の換算膜厚Ｔ_2,eff
の和、Ｄ₁ 及びＤ₂ はそれぞれチタン酸化膜３及びシリ
コン窒化膜２にかかる電場である。The tunnel current J flowing through the MIS structure
(T ₁ , T ₂ ) can be expressed by the above equation (Equation 1). Here, e is electric charge, h 'is a constant obtained by dividing Planck's constant by 2π, k _B is Boltzmann's constant, m is an effective mass of an electron at the electrode and is the same value as the mass of an electron in a vacuum, m
_{1, *} and m _{2, *} are the effective masses of the electrons tunneling the insulating film of the titanium oxide film 3 and the silicon nitride film 2, respectively, and ε ₁ and ε ₂ are the dielectric masses of the titanium oxide film 3 and the silicon nitride film 2, respectively. Rate, T is temperature, T1 _{, eff} and T2 _{, eff}
Is a thickness obtained by converting the actual thickness T ₁ of the titanium oxide film 3 and the actual thickness T 2 of the silicon nitride film ₂ into a silicon oxide film,
T _all the sum of the real thickness T ₂ of the actual thickness T ₁ and the silicon nitride film T ₂ of the titanium oxide film 3, T _{all, eff} is equivalent thickness T _{1, eff} titanium oxide film 3 of the titanium oxide film 3 Equivalent film thickness T _{2, eff}
, D ₁ and D ₂ are electric fields applied to the titanium oxide film 3 and the silicon nitride film 2, respectively.

【００５６】図４は、チタン酸化膜３とシリコン窒化膜
２とを積層構造にしたときに流れるトンネル電流密度Ｊ
（Ｔ₁ 、Ｔ₂ ）を計算したものである。積層膜２、３全
体の換算膜厚Ｔ_all,eff を１．５ｎｍに固定した場合
に、チタン酸化膜３とシリコン窒化膜２の膜厚の割合を
変えている。ここで、チタン酸化膜３の誘電率ε₁ とシ
リコン窒化膜２の誘電率ε₂ はそれぞれ８９、７．８、
バリアハイトφ_B1、φ_B2はそれぞれ１．０ｅＶ、２．１
ｅＶであり、温度は３００Ｋである。また、真空中にお
ける電子の質量がｍのとき膜中をトンネリングしている
電子の有効質量は０．４６ｍとしている。FIG. 4 shows a tunnel current density J flowing when the titanium oxide film 3 and the silicon nitride film 2 are formed in a laminated structure.
(T ₁ , T ₂ ) is calculated. The ratio of the thickness of the titanium oxide film 3 to the thickness of the silicon nitride film 2 is changed when the equivalent thickness T _{all, eff} of the entire stacked films 2 and 3 is fixed to 1.5 nm. Wherein each dielectric constant epsilon ₁ and the dielectric constant epsilon ₂ of the silicon nitride film 2 of the titanium oxide film 3 is 89,7.8,
The barrier heights φ _B1 and φ _B2 are 1.0 eV and 2.1, respectively.
eV and the temperature is 300K. When the mass of electrons in a vacuum is m, the effective mass of electrons tunneling in the film is set to 0.46 m.

【００５７】なお、チタン酸化物（ＴｉＯ₂ ）は結晶構
造がブルッカイト、ルチル、アナターゼの３種類あり、
また結晶方位により誘電率が異なる異方性を有するた
め、その誘電率は３０乃至１８０の幅を有する。しか
し、本願明細書で述べるチタン酸化膜の換算膜厚は、チ
タン酸化物の誘電率を代表的に８９に統一して計算して
いる。従って、後述する換算膜厚比はチタン酸化物の誘
電率に依存して大きく異なる。また、トンネル電流は、
積層膜を構成する各膜のバリアハイト及び実膜厚によっ
て決定される。このような理由から、本発明の思想を明
確に表す上では、換算膜厚比よりも実膜厚比の方が優先
する。Titanium oxide (TiO ₂ ) has three crystal structures: brookite, rutile and anatase.
In addition, since the dielectric constant varies according to the crystal orientation, the dielectric constant has a width of 30 to 180. However, the equivalent film thickness of the titanium oxide film described in the specification of the present application is calculated by unifying the dielectric constant of titanium oxide to typically 89. Therefore, the converted film thickness ratio described later varies greatly depending on the dielectric constant of titanium oxide. The tunnel current is
It is determined by the barrier height and the actual film thickness of each film constituting the laminated film. For these reasons, in order to clearly express the idea of the present invention, the actual film thickness ratio has priority over the reduced film thickness ratio.

【００５８】この図は、積層膜からなる絶縁層に負の電
圧０．５Ｖをかけた場合に流れるトンネル電流密度Ｊ
（Ｔ₁ 、Ｔ₂ ）と、チタン酸化膜３とシリコン窒化膜２
との合計の換算膜厚Ｔ_all,eff が１．５ｎｍのときに占
めるチタン酸化膜３の換算膜厚Ｔ_1,eff との関係を表し
ている。This figure shows the tunnel current density J flowing when a negative voltage of 0.5 V is applied to the insulating layer composed of the laminated film.
(T ₁ , T ₂ ), titanium oxide film 3 and silicon nitride film 2
_Represents the relationship with the converted thickness T1 _{, eff} of the titanium oxide film 3 occupied when the total converted thickness _{Tall, eff} is 1.5 nm.

【００５９】つまり、横軸が０ｎｍのときはチタン酸化
膜３は無く、シリコン窒化膜２は換算膜厚Ｔ_2,eff が
１．５ｎｍ（実膜厚Ｔ₂ が約３ｎｍ）のときを表し、横
軸が１．５ｎｍのときはチタン酸化膜３は換算膜厚Ｔ
_1,eff が１．５ｎｍ（実膜厚Ｔ₁が約３４．２ｎｍ）、
シリコン窒化膜２は無いことを表している。そして、横
軸が０ｎｍと１．５ｎｍの間のときは、シリコン窒化膜
２とチタン酸化膜３の換算膜厚の合計Ｔ_all,eff が１．
５ｎｍのときに占めるシリコン窒化膜２の換算膜厚Ｔ
_2,eff を表している。That is, when the horizontal axis is 0 nm, there is no titanium oxide film 3, and the silicon nitride film 2 has a reduced thickness T _{2, eff} of 1.5 nm (the actual thickness T ₂ is about 3 nm), When the horizontal axis is 1.5 nm, the titanium oxide film 3 has a reduced thickness T.
_{1, eff} is 1.5 nm (actual film thickness T ₁ is about 34.2 nm),
This indicates that there is no silicon nitride film 2. When the horizontal axis is between 0 nm and 1.5 nm, the total _{Tall, eff} of the converted thicknesses of the silicon nitride film 2 and the titanium oxide film 3 is 1.
Equivalent film thickness T of silicon nitride film 2 occupied at 5 nm
_2, represents _eff .

【００６０】この図から、シリコン窒化膜２単層の場合
（Ｔ_2,eff ＝１．５ｎｍ）からチタン酸化膜３が占める
割合が増えていくと電流値が低くなっていき、Ｔ_1,eff
が０．２２ｎｍ（Ｔ₁ が５．０ｎｍ）で電流値は増加に
転じることが判る。つまり、換算膜厚Ｔ_all,eff が１．
５ｎｍのとき、チタン酸化膜３及びシリコン窒化膜２は
それぞれＴ_1,eff が０．２２ｎｍ（Ｔ₁ が５．０ｎｍ）
及びＴ_2,eff が１．７８ｎｍ（Ｔ₂ が３．５６ｎｍ）の
膜厚の割合で電流値が最小になることが判る。シリコン
窒化膜２の単層で電流値は３．９×１０^-5Ａ／ｃｍ² 、
チタン酸化膜３の単層で電流値は４．２×１０^-10 Ａ／
ｃｍ² であるが、チタン酸化膜３及びシリコン窒化膜２
の積層が上述の膜厚のとき、電流値は５×１０^-17 Ａ／
ｃｍ² にまで低く抑えることができる。From this figure, it can be seen that the current value decreases as the proportion occupied by the titanium oxide film 3 increases from the case of the silicon nitride film 2 single layer (T _{2, eff} = 1.5 nm) _,
There current value 0.22 nm (T ₁ is 5.0 nm) it is seen that the changes to increase. That is, the converted film thickness T _{all, eff} is 1.
When 5 nm, T ₁ respectively titanium oxide film 3 and the silicon nitride film _{2, eff} is 0.22 nm (T ₁ is 5.0 nm)
And T _{2, eff} is understood that the current value becomes minimum at a film thickness ratio of the 1.78nm (T ₂ is 3.56nm). The current value of a single layer of the silicon nitride film 2 is 3.9 × 10 ⁻⁵ A / cm ² ,
The current value of the single layer of the titanium oxide film 3 is 4.2 × 10 ⁻¹⁰ A /
cm ² , but titanium oxide film 3 and silicon nitride film 2
When the thickness of the laminate is as described above, the current value is 5 × 10 ⁻¹⁷ A /
cm ² .

【００６１】チタン酸化膜３とシリコン窒化膜２を積層
構造にして、膜厚の割合により電流値が低くできる理由
は以下の通りである。チタン酸化膜３は、誘電率ε₁ が
高いので実膜厚Ｔ₁ は厚くできゲート電極のフェルミ準
位近傍からの電流を低くすることができるが、バリアハ
イトφ_B1が低いので熱励起電流の影響が大きくなる。一
方、シリコン窒化膜２は、誘電率ε₂ が低いので実膜厚
Ｔ₂ は厚くできずゲート電極のフェルミ準位近傍からの
電流は低くできないが、バリアハイトφ_B2が高いので熱
励起電流の影響が小さい。それ故、チタン酸化膜３とシ
リコン窒化膜２とを積層にすることで、フェルミ準位近
傍からの電流及び熱励起電流の両方の電流成分を低くで
きるので、全体として電流を低くすることができるので
ある。The reason why the titanium oxide film 3 and the silicon nitride film 2 are formed in a laminated structure and the current value can be reduced by the ratio of the film thickness is as follows. Since the titanium oxide film 3 has a high dielectric constant ε _{1, the} actual film thickness T ₁ can be increased and the current from the vicinity of the Fermi level of the gate electrode can be reduced. However, since the barrier height φ _B1 is low, the effect of the thermal excitation current is low. Becomes larger. On the other hand, since the silicon nitride film 2 has a low dielectric constant ε _{2, the} actual film thickness T ₂ cannot be increased and the current from the vicinity of the Fermi level of the gate electrode cannot be reduced. However, since the barrier height φ _B2 is high, the effect of the thermal excitation current is large. Is small. Therefore, by laminating the titanium oxide film 3 and the silicon nitride film 2, both the current components from the vicinity of the Fermi level and the thermal excitation current can be reduced, so that the overall current can be reduced. It is.

【００６２】本実施形態によれば、積層全体の換算膜厚
Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５Ｖ
のとき、チタン酸化膜３の単層膜及びシリコン窒化膜２
の単層膜それぞれに流れるトンネル電流密度Ｊ（Ｔ
_all,eff 、０）＝４．２×１０^{-1 0} Ａ／ｃｍ² 及びＪ
（０、Ｔ_all,eff ）＝３．９×１０^-5Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜３及びシ
リコン窒化膜２がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を
低くする膜厚の割合の領域、つまり電流密度が４．２×
１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、１．
８３≦Ｔ₁ ＜３４．２、２．８４≧Ｔ₂ ＞０（０．０８
≦Ｔ_1,eff ＜１．５、１．４２≧Ｔ_2,eff ＞０）の積層
膜からなるＭＩＳ構造を用いることにより、電流を低く
抑えたデバイスを作ることができる。According to the present embodiment, the equivalent film thickness T _{all, eff of the} entire stack is 1.5 nm, and the voltage V _all is 0.5 V
At this time, the single layer film of the titanium oxide film 3 and the silicon nitride film 2
Current density J (T
_{all, eff, 0) = 4.2} × 10 -1 0 A / cm 2 and J
(0, T _{all, eff} ) = 3.9 × 10 ⁻⁵ A / cm ² . Therefore, from these values, the region where the thickness of the titanium oxide film 3 and the silicon nitride film 2 reduces the tunnel current density J (T ₁ , T ₂ ), that is, the current density is 4.2 ×
Region of film thickness ratio of less than 10 ⁻¹⁰ A / cm ² ,
83 ≦ T ₁ <34.2, 2.84 ≧ T ₂ > 0 (0.08
By using a MIS structure composed of a laminated film of ≦ T _{1, eff} <1.5, 1.42 ≧ T _{2, eff} > 0), a device with a low current can be manufactured.

【００６３】（第２の実施形態）図５は、第１の実施形
態と同様の構成において、換算膜厚Ｔ_all,eff が３ｎｍ
で、絶縁層にかかる電圧Ｖallが１．４Ｖの場合に、チ
タン酸化膜３と シリコン窒化膜２とを積層構造にした
ときに流れるトンネル電流密度Ｊ（Ｔ_{1 、}Ｔ₂ ）を計算
したものである。ここで、Ｔ_{1 、}Ｔ₂ は、それぞれチタ
ンオキサイ ド膜３、シリコン窒化膜２の実膜厚、Ｔ
_1,eff 、Ｔ_2,eff は、それぞれチタン酸化膜３、シリコ
ン窒化膜２の換算膜厚である。(Second Embodiment) FIG. 5 shows a configuration similar to that of the first embodiment, in which the reduced thickness T _{all, eff} is 3 nm.
Then, when the voltage Vall applied to the insulating layer is 1.4 V, the tunnel current density J (T _1, T ₂ ) flowing when the titanium oxide film 3 and the silicon nitride film 2 are formed in a laminated structure is calculated. is there. Here, T _{1 and} T ₂ are the actual thicknesses of the titanium oxide film 3 and the silicon nitride film 2, respectively.
_{1, eff} , T2 _{, eff} are the converted thicknesses of the titanium oxide film 3 and the silicon nitride film 2, respectively.

【００６４】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン窒化膜２の
単層膜それぞれに流れるトンネル電流密度はＪ（Ｔ
_all,eff 、０）＝５．８×１０^{-1 0} Ａ／ｃｍ² 及びＪ
（０、Ｔ_all,eff ）＝１．２×１０^-14 Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜３及びシ
リコン窒化膜２がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を
低くする膜厚の割合の領域、つまり電流密度が１．２×
１０^-14 Ａ／ｃｍ² 未満になる膜厚の割合の領域、４．
２≦Ｔ２ ＜６、２１．２≧Ｔ₁ ＞０（２．０７≦Ｔ
_2,eff ＜３、０．９３≧Ｔ_1,eff ＞ ０）の積層膜から
なるＭＩＳ構造を用いることにより、電流を低く抑えた
デバイスを作ることができる。According to the present embodiment, when the equivalent thickness T _{all, eff of the} entire laminated film is 3 nm and the voltage V _all is 1.4 V, the single-layer film of the titanium oxide film 3 and the silicon nitride film 2 The tunnel current density flowing through each single-layer film is J (T
_{all, eff, 0) = 5.8} × 10 -1 0 A / cm 2 and J
(0, T _{all, eff} ) = 1.2 × 10 ⁻¹⁴ A / cm ² . Therefore, the region where the thickness of the titanium oxide film 3 and the silicon nitride film 2 decreases the tunnel current density J (T ₁ , T ₂ ), that is, the current density is 1.2 ×
^3. A region having a film thickness ratio of less than 10 ^-14 A / cm ² .
2 ≦ T2 <6, 21.2 ≧ T ₁ > 0 (2.07 ≦ T
By using a MIS structure composed of a stacked film of _{2, eff} <3, 0.93 ≧ T _{1, eff} > 0), a device with a low current can be manufactured.

【００６５】（第３の実施形態）図６は、第１の実施形
態におけるシリコン窒化膜２をシリコン酸化膜に換えた
場合であり、チタン酸化膜３とシリコン酸化膜とを積層
構造にしたときに流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ
₂ ）を計算したものである。即ち、換算膜厚Ｔ_{al l,eff}
が１．５ｎｍで、絶縁層にかかる電圧Ｖallが０．５Ｖ
の場合である。ここで、Ｔ₁ 、Ｔ₂ は、それぞれチタン
酸化膜３、シリコン酸化膜の実膜厚、Ｔ_{1, eff} 、Ｔ
_2,eff は、それぞれチタン酸化膜３、シリコン酸化膜の
換算膜厚である。(Third Embodiment) FIG. 6 shows a case in which the silicon nitride film 2 in the first embodiment is replaced with a silicon oxide film, in which a titanium oxide film 3 and a silicon oxide film have a laminated structure. Current density J (T ₁ , T
₂ ) is calculated. In other words, the equivalent thickness T _{al l, eff}
Is 1.5 nm and the voltage Vall applied to the insulating layer is 0.5 V
Is the case. Here, T ₁ and T ₂ are the actual thicknesses of the titanium oxide film 3 and the silicon oxide film, respectively, T _{1, eff} and T
_{2, eff} is the reduced thickness of the titanium oxide film 3 and the silicon oxide film, respectively.

【００６６】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５
Ｖのとき、チタン酸化膜３の単層膜及びシリコン酸化膜
の単層膜それぞれに流れるトンネル電流密度Ｊ（Ｔ
_all,eff 、０）＝４．２×１０^{-1 0} Ａ／ｃｍ² 及びＪ
（０、Ｔ_all,eff ）＝１．１Ａ／ｃｍ² である。従っ
て、これらの値よりも、チタン酸化膜３及びシリコン酸
化膜がトンネル電流密度Ｊ（Ｔ ₁ 、Ｔ₂ ）を低くする膜
厚の割合の領域、つまり電流密度が４．２×１０^-10 Ａ
／ｃｍ² 未満になる膜厚の割合の領域、３．６５≦Ｔ₁
＜３４．２、１．３４≧Ｔ₂ ＞０（０．１６≦Ｔ_1,eff
＜１．５、１．３４≧Ｔ_2,eff ＞ ０）の積層膜からな
るＭＩＳ構造を用いることにより、電流を低く抑えたデ
バイスを作ることができる。According to the present embodiment, the conversion film of the entire laminated film
Thickness T_{all, eff}Is 1.5 nm and the voltage V_allIs 0.5
In the case of V, a single layer film of the titanium oxide film 3 and a silicon oxide film
Current density J (T
_{all, eff}, 0) = 4.2 × 10^{-1 0}A / cm^TwoAnd J
(0, T_{all, eff}) = 1.1 A / cm^TwoIt is. Follow
Therefore, the titanium oxide film 3 and the silicon oxide
Film has a tunnel current density J (T ₁, T_Two) Lowering membrane
The area of the thickness ratio, that is, the current density is 4.2 × 10^-TenA
/ Cm^TwoArea where the film thickness ratio becomes less than 3.65 ≦ T₁
<34.2, 1.34 ≧ T_Two> 0 (0.16 ≦ T_{1, eff}
<1.5, 1.34 ≧ T_{2, eff}> 0)
By using a MIS structure that is
You can make vice.

【００６７】（第４の実施形態）図７は、第３の実施形
態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層にかか
る電圧Ｖ_all が１．４Ｖの場合、チタン酸化膜３とシリ
コン酸化膜とを 積層構造にしたときに流れるトンネル
電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を計算したものである。ここ
で、Ｔ₁ 、Ｔ₂ は、それぞれチタン酸化膜３、シリコン
酸化膜の実膜厚、Ｔ_1,eff 、Ｔ_2,eff は、それぞれチタ
ン酸化膜３、シリコン酸化膜の換算膜厚である。(Fourth Embodiment) FIG. 7 shows that the titanium oxide film 3 and the silicon oxide film are formed _{when the} reduced thickness T _{all, eff} is 3 nm and the voltage V _all applied to the insulating layer is 1.4 V in the third embodiment. The tunnel current density J (T ₁ , T ₂ ) flowing when the oxide film and the laminated structure are formed is calculated. Here, T ₁ and T ₂ are the actual thicknesses of the titanium oxide film 3 and the silicon oxide film, respectively, and T _{1, eff} and T _{2, eff} are the reduced thicknesses of the titanium oxide film 3 and the silicon oxide film, respectively. .

【００６８】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン酸化膜の単
層膜それぞれに流れるトンネル電流密度Ｊ
（Ｔ_all,eff 、０）＝５．８×１０^-10 Ａ／ｃｍ² 及び
Ｊ（０、Ｔ_all,eff ）＝１．７×１０^-7Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜３及びシ
リコン酸化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を低
くする膜厚の割合の領域、つまり電流密度が５．８×１
０^{-1 0} Ａ／ｃｍ² 未満になる膜厚の割合の領域、１．８
３≦Ｔ₁ ＜３４．２、２．９２≧Ｔ₂ ＞０（０．０８≦
Ｔ_1,eff ＜１．５、２．９２≧Ｔ_2,eff ＞０）の積層膜
からなるＭＩＳ構造を用いることにより、電流を低く抑
えたデ バイスを作ることができる。According to the present embodiment, when the converted film thickness T _{all, eff of the} entire laminated film is 3 nm and the voltage V _all is 1.4 V, the single film of the titanium oxide film 3 and the single film of the silicon oxide film are formed. Tunnel current density J flowing in each layer film
(T _{all, eff} , 0) = 5.8 × 10 ⁻¹⁰ A / cm ² and J (0, T _{all, eff} ) = 1.7 × 10 ⁻⁷ A / cm ² . Therefore, from these values, the region where the titanium oxide film 3 and the silicon oxide film have a film thickness ratio at which the tunnel current density J (T ₁ , T ₂ ) is reduced, that is, the current density is 5.8 × 1
^{0 -1} 0 A / cm is less than ² thickness region of the ratio, 1.8
3 ≦ T ₁ <34.2, 2.92 ≧ T ₂ > 0 (0.08 ≦
T _{1, eff} by using MIS structure consisting _{<1.5,2.92 ≧ T 2, eff>} 0) laminated film, it is possible to make the suppressed low device current.

【００６９】（第５の実施形態）図８は、図１における
シリコン窒化膜２とチタン酸化膜３の積層順序を逆にし
たものである。各絶縁膜の形成方法は、図１の実施形態
と同じである。(Fifth Embodiment) FIG. 8 shows a case where the stacking order of the silicon nitride film 2 and the titanium oxide film 3 in FIG. 1 is reversed. The method of forming each insulating film is the same as in the embodiment of FIG.

【００７０】図９は、図８のＭＩＳ構造のフラットバン
ド電圧におけるエネルギーバンド図である。図の左から
ｎ+ ポリシリコンゲート電極４のフェルミ準位Ｅ_F 、伝
導帯Ｅ_C 、価電子帯Ｅ_V 、次はシリコン窒化膜２の伝導
帯及び価電子帯、次はチタン酸化膜３の伝導帯及び価電
子帯、最後はｐ型シリコン表面層１のフェルミ準位
Ｅ _F 、伝導帯Ｅ_C 、価電子帯Ｅ_V である。FIG. 9 shows a flat bun having the MIS structure shown in FIG.
FIG. 4 is an energy band diagram at a gate voltage. From the left of the figure
Fermi level E of n + polysilicon gate electrode 4_F, Biography
Conductor E_C, Valence band E_VNext, the conduction of the silicon nitride film 2
Band and valence band, and then the conduction band and valence band of the titanium oxide film 3.
Child band, finally Fermi level of p-type silicon surface layer 1
E _F, Conduction band E_C, Valence band E_VIt is.

【００７１】フラットバンド電圧Ｖ_FBが絶縁膜２、３を
積層した絶縁層にかかっており、そのときｎ+ ポリシリ
コンゲート電極４のフェルミ準位Ｅ_F とｐ型シリコン表
面層の伝導帯Ｅ_C が一致する。また、シリコン窒化膜２
の実膜厚をＴ₁ 、チタン酸化膜３の実膜厚をＴ₂ 、バリ
アハイトφ_B2をｎ+ ポリシリコンゲート電極４のフェル
ミ準位Ｅ_F とシリコン窒化膜２の伝導帯Ｅ_C の差、バリ
アハイトφ_B1をｎ+ ポリシリコンゲート電極４のフェル
ミ準位Ｅ_F とチタン酸化膜３の伝導帯Ｅ_C の差とする。[0071] the flat band voltage V _FB has depends on the insulating layer formed by laminating an insulating film 2, the conduction band of the time n + polysilicon gate electrode 4 of the Fermi level E _F and p-type silicon surface layer E _C Matches. The silicon nitride film 2
Actual thickness of T _1, the actual thickness of T _2, the difference between the barrier height phi _B2 the n + polysilicon gate electrode 4 Fermi level E _F and the conduction band E _C of the silicon nitride film 2 of the titanium oxide film 3, barrier height phi _B1 to the difference between the conduction band E _C of the n + Fermi level of the polysilicon gate electrode 4 E _F and a titanium oxide film 3.

【００７２】図１０は、図８のＭＩＳ構造のｎ+ ポリシ
リコンゲート電極４に負の電圧をかけ、絶縁膜２、３か
らなる絶縁層全体に電圧Ｖ_all がかかったときのエネル
ギーバンド図である。このとき、シリコン窒化膜２には
Ｖ₁ 、チタン酸化膜３にはＶ ₂ の電圧がかかる。そして
ｎ+ ポリシリコンゲート電極４から電子がトンネリング
して電流が流れる。FIG. 10 shows an n + policy of the MIS structure of FIG.
A negative voltage is applied to the recon gate electrode 4 so that the insulating films 2, 3
Voltage V across the entire insulating layer_allWhen energy is applied
FIG. At this time, the silicon nitride film 2
V₁, The titanium oxide film 3 has V _TwoVoltage is applied. And
Electron tunnels from n + polysilicon gate electrode 4
Current flows.

【００７３】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₁ 、Ｔ₂ ）は、前記の式（数１）により表現でき
る。ここで、ε₁ 及びε₂ はそれぞれシリコン窒化膜２
及びチタン酸化膜３の誘電率、Ｔ_1,eff 及びＴ_2,eff は
それぞれシリコン窒化膜２の実膜厚Ｔ₁ 及びチタン酸化
膜３の実膜厚Ｔ₂ をシリコン酸化膜に換算した膜厚、Ｔ
_{al l} はシリコン窒化膜２の実膜厚Ｔ₁ とチタン酸化膜３
の実膜厚Ｔ₂ の和、Ｔ_{all, eff} はシリコン窒化膜２の換
算膜厚Ｔ_1,eff とチタン酸化膜３の換算膜厚Ｔ_{2,ef f} の
和、Ｄ₁ 及びＤ₂ はそれぞれシリコン窒化膜２及びチタ
ンオキイド膜３にかかる電場である。Tunnel current J flowing through this MIS structure
(T ₁ , T ₂ ) can be expressed by the above equation (Equation 1). Here, ε ₁ and ε ₂ are the silicon nitride film 2 respectively.
And the dielectric constant of the titanium oxide film 3, T _{1, eff} and T _{2, eff} is respectively converted to the real thickness T ₂ of the actual thickness T ₁ and the titanium oxide film 3 of a silicon nitride film 2 on the silicon oxide film thickness , T
_{al l} is the actual thickness T ₁ of the silicon nitride film 2 and the titanium oxide film 3
Sum of actual thickness T ₂ of _the, T _{all, eff} is the sum of the equivalent thickness T _{2, ef f} of equivalent thickness T _{1, eff} titanium oxide film 3 of a silicon nitride film 2, D ₁ and D ₂ are each The electric field is applied to the silicon nitride film 2 and the titanium oxide film 3.

【００７４】図１１は、シリコン窒化膜２とチタン酸化
膜３とを積層構造にしたときに流れるトンネル電流密度
Ｊ（Ｔ₁ 、Ｔ₂ ）を計算したものである。積層膜２、３
全体の換算膜厚Ｔ_all,eff を１．５ｎｍに固定した場合
に、シリコン窒化膜２とチタン酸化膜３の膜厚の割合を
変えている。ここで、バリアハイトφ_B1、φ_B2はそれぞ
れ２．１ｅＶ、１ｅＶである。この図は絶縁層に負の電
圧０．５Ｖをかけた場合に流れるトンネル電流密度はＪ
（Ｔ₁ 、Ｔ₂ ）と、チタン酸化膜３とシリコン窒化膜２
の換算膜厚Ｔ_all,eff が１．５ｎｍのときに占めるシリ
コン窒化膜２の換算膜厚Ｔ_1,eff との関係を表してい
る。FIG. 11 shows the calculated tunnel current density J (T ₁ , T ₂ ) flowing when the silicon nitride film 2 and the titanium oxide film 3 have a laminated structure. Laminated films 2, 3
The ratio of the thickness of the silicon nitride film 2 to the thickness of the titanium oxide film 3 is changed when the total reduced thickness T _{all, eff} is fixed to 1.5 nm. Here, the barrier heights φ _B1 and φ _B2 are 2.1 eV and 1 eV, respectively. This figure shows that the tunnel current density flowing when a negative voltage of 0.5 V is applied to the insulating layer is J
(T ₁ , T ₂ ), titanium oxide film 3 and silicon nitride film 2
_Represents the relationship with the converted film thickness T _{1, eff} of the silicon nitride film 2 occupied when the converted film thickness T _{all, eff} is 1.5 nm.

【００７５】本実施形態によれば、積層全体の換算膜厚
Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５Ｖ
のとき、シリコン窒化膜２の単層膜及びチタン酸化膜３
の単層膜それぞれに流れるトンネル電流密度Ｊ（Ｔ
_all,eff 、０）＝４．２×１０^-5Ａ／ｃｍ² 、及びＪ
（０、Ｔ_all,eff ）＝４．２×１０^-10 Ａ／ｃｍ² であ
る。従って、これらの値よりも、シリコン窒化膜２及び
チタン酸化膜３がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を
低くする膜厚の割合の領域、つまり電流密度が４．２×
１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、０＜
Ｔ₁ ≦２．７６、３４．２＞Ｔ₂ ≧２．７４（０＜Ｔ
_1,eff ≦１．３８、１．５＞Ｔ_2,eff ≧０．１２）の積
層膜からなるＭＩＳ構造を用いることにより、電流を低
く抑えたデバイスを作ることができる。According to the present embodiment, the converted film thickness T _{all, eff of the} entire stack is 1.5 nm, and the voltage V _all is 0.5 V
At this time, the single-layer film of the silicon nitride film 2 and the titanium oxide film 3
Current density J (T
_{all, eff} , 0) = 4.2 × 10 ⁻⁵ A / cm ² and J
(0, T _{all, eff} ) = 4.2 × 10 ⁻¹⁰ A / cm ² . Therefore, from these values, the region where the silicon nitride film 2 and the titanium oxide film 3 have a film thickness ratio that lowers the tunnel current density J (T ₁ , T ₂ ), that is, the current density is 4.2 ×
Region of film thickness ratio of less than 10 ⁻¹⁰ A / cm ² , 0 <
T ₁ ≦ 2.76, 34.2> T ₂ ≧ 2.74 (0 <T
By using a MIS structure composed of a stacked film of ( _{1, eff} ≦ 1.38, 1.5> T _{2, eff} ≧ 0.12), a device with low current can be manufactured.

【００７６】なお、第１の実施形態の場合では電圧の範
囲に制限はないが、この実施形態では電圧の範囲に制限
が生ずる。前述したように、低誘電率の絶縁膜は熱励起
による電流を抑えられるが、フェルミ準位近傍からの電
流を抑えられない。この第５の実施形態構造では、高誘
電率の絶縁膜よりも低誘電率の絶縁膜に電圧が大きくか
かるので、低誘電率の絶縁膜に引きずられ高誘電率の絶
縁膜の伝導帯が低くなる。カソードのフェルミ準位近傍
から低誘電率の絶縁膜をトンネリングした電流は、高誘
電率の絶縁膜の伝導帯の上を越えて流れる。そのため、
電圧が高い場合には、低誘電率の絶縁膜単体及び高誘電
率の絶縁膜単体を流れる電流よりも、積層にしたこの構
造の方が電流が高くなってしまう。Although the voltage range is not limited in the first embodiment, the voltage range is limited in this embodiment. As described above, a low-dielectric-constant insulating film can suppress current due to thermal excitation, but cannot suppress current from near the Fermi level. In the structure of the fifth embodiment, a higher voltage is applied to the insulating film having a low dielectric constant than the insulating film having a high dielectric constant. Therefore, the conduction band of the insulating film having a high dielectric constant is lowered by the insulating film having a low dielectric constant. Become. The current tunneling the low dielectric constant insulating film from near the Fermi level of the cathode flows over the conduction band of the high dielectric constant insulating film. for that reason,
When the voltage is high, the current in the stacked structure is higher than the current flowing through the low-dielectric-constant insulating film alone and the high-dielectric-constant insulating film alone.

【００７７】そこで、低誘電率の絶縁膜から高誘電率の
絶縁膜へ電子がトンネリングする方向では、高誘電率の
絶縁膜の伝導帯を低くしないように、電圧は充分低い必
要があり、それは高誘電率の絶縁膜におけるバリアハイ
トよりも充分小さい電圧である必要がある。Therefore, in the direction in which electrons tunnel from the low dielectric constant insulating film to the high dielectric constant insulating film, the voltage must be sufficiently low so as not to lower the conduction band of the high dielectric constant insulating film. The voltage must be sufficiently lower than the barrier height of the insulating film having a high dielectric constant.

【００７８】（第６の実施形態）図１２は、絶縁層がシ
リコン窒化膜２、チタン酸化膜３、シリコン窒化膜５の
順で積層になっているＭＩＳ構造の断面図である。これ
は、図１の構成に加え、チタン酸化膜３とゲート電極４
との間にシリコン窒化膜５が形成されている場合であ
る。シリコン窒化膜５の形成方法は、第１の実施形態で
述べたシリコン窒化膜の形成方法のいずれでも構わな
い。(Sixth Embodiment) FIG. 12 is a sectional view of an MIS structure in which an insulating layer is laminated in the order of a silicon nitride film 2, a titanium oxide film 3, and a silicon nitride film 5. This is because the titanium oxide film 3 and the gate electrode 4
This is the case where the silicon nitride film 5 is formed between the two. The method for forming the silicon nitride film 5 may be any of the methods for forming a silicon nitride film described in the first embodiment.

【００７９】図１３は、図１２のＭＩＳ構造のフラット
バンド電圧におけるエネルギーバンド図である。図２の
ｎ+ ポリシリコンゲート電極４とチタン酸化膜３の間に
シリコン窒化膜５のエネルギーバンドが挟まったもので
ある。FIG. 13 is an energy band diagram at a flat band voltage of the MIS structure of FIG. The energy band of the silicon nitride film 5 is sandwiched between the n + polysilicon gate electrode 4 and the titanium oxide film 3 in FIG.

【００８０】フラットバンド電圧Ｖ_FBが絶縁膜５、２、
３を積層した絶縁層にかかっており、そのときｎ+ ポリ
シリコンゲート電極４のフェルミ準位Ｅ_F とｐ型シリコ
ン表面層の伝導帯Ｅ_C が一致する。シリコン窒化膜５の
実膜厚、換算膜厚、誘電率は、それぞれＴ₀ 、
Ｔ_0,eff 、ε₀ （＝ε₂ ）であり、シリコン窒化膜５に
かかる電圧、電場は、 それぞれＶ₀ 、Ｄ₀ （＝Ｄ₂ ）
である。また、バリアハイトはφ_B0（＝φ_B2）である。
シリコン窒化膜２及びチタン酸化膜３の実膜厚、換算膜
厚、誘電率、電圧、電場、バリアハイトの定義は、第１
の実施形態と同じである。The flat band voltage V _FB is equal to that of the insulating films 5, 2,
3 and depends on the insulating layer formed by laminating, then the n + polysilicon gate electrode 4 conduction band E _C of the Fermi level E _F and p-type silicon surface layer are matched. The actual film thickness, converted film thickness, and dielectric constant of the silicon nitride film 5 are T ₀ ,
T _{0, eff} and ε ₀ (= ε ₂ ), and the voltage and electric field applied to the silicon nitride film 5 are V ₀ and D ₀ (= D ₂ ), respectively.
It is. The barrier height is φ _B0 (= φ _B2 ).
The definition of the actual film thickness, converted film thickness, dielectric constant, voltage, electric field, and barrier height of the silicon nitride film 2 and the titanium oxide film 3 are as follows.
This is the same as the embodiment.

【００８１】図１４は、図１２のＭＩＳ構造のｎ+ ポリ
シリコンゲート電極４に負の電圧をかけ、絶縁層全体に
電圧Ｖ_all がかかったときのエネルギーバンド図であ
る。このとき、シリコン窒化膜５にはＶ₀ 、チタン酸化
膜３にはＶ₁ 、シリコン窒化膜２にはＶ₂ の電圧がかか
る。そして、ｎ+ ポリシリコンゲート電極４から電子が
トンネリングして電流が流れる。FIG. 14 is an energy band diagram when a negative voltage is applied to the n + polysilicon gate electrode 4 of the MIS structure of FIG. 12 and a voltage V _all is applied to the entire insulating layer. At this time, a voltage of V ₀ is applied to the silicon nitride film 5, a voltage of V ₁ is applied to the titanium oxide film 3, and a voltage of V ₂ is applied to the silicon nitride film 2. Then, electrons are tunneled from n + polysilicon gate electrode 4 and a current flows.

【００８２】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）は、第１の実施形態のＪ（Ｔ₁ 、
Ｔ₂ ）を次のように変更することで表現できる。The tunnel current J flowing through the MIS structure
(T ₀ , T ₁ , T ₂ ) is J (T ₁ , T ₂ ) of the first embodiment.
T ₂ ) can be expressed by changing as follows.

【００８３】[0083]

【数３】 (Equation 3)

【００８４】図１５は、図１２のＭＩＳ構造に流れるト
ンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ ₂ ）を計算したもの
である。積層膜５、２、３全体の換算膜厚Ｔ_all,eff を
１．５ｎｍに固定した場合に、チタン酸化膜３とシリコ
ン窒化膜２、５の膜厚の割合を変えている。但し、シリ
コン窒化膜２と５は同じ膜厚にした。この図は、絶縁層
に負の電圧０．５Ｖをかけた場合に流れるトンネル電流
密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）と、チタン酸化膜３とシリ
コン窒化膜２、５との合計の換算膜厚Ｔ_{all,ef f} が１．
５ｎｍのときに占めるシリコン窒化膜２（５）の換算膜
厚Ｔ_0,eff （Ｔ _2,eff ）との関係を表している。FIG. 15 is a circuit diagram showing the structure of the MIS structure shown in FIG.
Channel current density J (T₀, T₁, T _Two) Calculated
It is. The converted film thickness T of the entire laminated films 5, 2, and 3_{all, eff}To
When fixed to 1.5 nm, the titanium oxide film 3 and the silicon
The ratio of the thickness of the nitride films 2 and 5 is changed. However,
The control nitride films 2 and 5 have the same thickness. This figure shows the insulation layer
Current flowing when a negative voltage of 0.5 V is applied to
Density J (T₀, T₁, T_Two), The titanium oxide film 3 and the silicon
Total converted film thickness T of the con nitride films 2 and 5_{all, ef f}Is 1.
Conversion film of silicon nitride film 2 (5) occupying at 5 nm
Thickness T_{0, eff}(T _{2, eff}).

【００８５】この図から、チタン酸化膜３単層の場合
（Ｔ_1,eff ＝１．５ｎｍ）からシリコン窒化膜２、５が
占める割合が増えていくと電流値が低くなっていき、Ｔ
_0,eff及びＴ_2,eff が０．６５ｎｍ（Ｔ₀ 及びＴ₂ が
１．３０ｎｍ）で電流値は増加に転じる。つまり、換算
膜厚Ｔ_all,eff が１．５ｎｍのとき、シリコン窒化膜
２、５及びチタン酸化膜３はそれぞれＴ_0,eff 及びＴ
_2,eff が０．６５ｎｍ（Ｔ₀ 及びＴ₂ が１．３０ｎ
ｍ）、及びＴ_1,eff が０．２ｎｍ（Ｔ₁ が４．５６ｎ
ｍ）の膜厚の割合で電流値が最小になることが判る。シ
リコン窒化膜２（５）単層で電流値は３．９×１０^-5Ａ
／ｃｍ² 、チタン酸化膜３単層で電流値は４．２×１０
^-10 Ａ／ｃｍ² であるが、チタン酸化膜３及びシリコン
窒化膜２、５の積層が上述の膜厚のとき、電流値は１．
６×１０^-14 Ａ／ｃｍ² にまで低く抑えることができ
る。From this figure, it can be seen that the titanium oxide film has three single layers.
(T_{1, eff}= 1.5 nm) from the silicon nitride films 2 and 5
The current value decreases as the occupying ratio increases, and T
_{0, eff}And T_{2, eff}Is 0.65 nm (T₀And T_TwoBut
(1.30 nm), the current value starts to increase. In other words, conversion
Film thickness T_{all, eff}Is 1.5 nm, silicon nitride film
2, 5 and the titanium oxide film 3 are T_{0, eff}And T
_{2, eff}Is 0.65 nm (T₀And T_TwoIs 1.30n
m), and T_{1, eff}Is 0.2 nm (T₁Is 4.56n
It can be seen that the current value becomes minimum at the ratio of the film thickness of m). Shi
The current value is 3.9 × 10 in a single layer of the silicon nitride film 2 (5).^-FiveA
/ Cm^Two, And a current value of 4.2 × 10 3 monolayer of titanium oxide film
^-TenA / cm^TwoHowever, the titanium oxide film 3 and the silicon
When the stacked thickness of the nitride films 2 and 5 is as described above, the current value is 1.
6 × 10^-14A / cm^TwoCan be kept as low as
You.

【００８６】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、Ｖ_all が０．５Ｖの
とき、チタン酸化膜３の単層膜及びシリコン窒化膜２
（５）の単層膜それぞれに流れるトンネル電流密度はＪ
（０、Ｔ_all,eff 、０）＝４．２×１０^-10 Ａ／ｃｍ²
及びＪ（Ｔ_all,eff 、０、０）＝３．９×１０^-5Ａ／ｃ
ｍ² である。従って、これらの値よりも、チタン酸化膜
３及びシリコン窒化膜２（５）がトンネル電流密度Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低くする膜厚の割合の領域、つ
まり電流密度が４．２×１０^-10 Ａ／ｃｍ² 未満になる
膜厚の割合の領域、０≦Ｔ₀ （＝Ｔ₂ ）＜１．４、３
４．２≧Ｔ₁ ＞２．２８（０≦Ｔ_0,eff （＝Ｔ _2,eff ）
＜０．７０、１．５≧Ｔ_1,eff ＞０．１）の積層膜から
なるＭＩＳ構造を用いることにより、電流を低く抑えた
デバイスを作ることができる。According to the present embodiment, the conversion film of the entire laminated film
Thickness T_{all, eff}Is 1.5 nm and V_allIs 0.5V
At this time, the single layer film of the titanium oxide film 3 and the silicon nitride film 2
The tunnel current density flowing through each single-layer film of (5) is J
(0, T_{all, eff}, 0) = 4.2 × 10^-TenA / cm^Two
And J (T_{all, eff}, 0, 0) = 3.9 × 10^-FiveA / c
m^TwoIt is. Therefore, the titanium oxide film
3 and the silicon nitride film 2 (5) have a tunnel current density J
(T₀, T₁, T_Two) To reduce the film thickness ratio
Final current density is 4.2 × 10^-TenA / cm^TwoBe less than
Region of film thickness ratio, 0 ≦ T₀(= T_Two) <1.4,3
4.2 ≧ T₁> 2.28 (0 ≦ T_{0, eff}(= T _{2, eff})
<0.70, 1.5 ≧ T_{1, eff}> 0.1)
The current was kept low by using the MIS structure
Device can be made.

【００８７】この構造では絶縁膜構造が対称になってい
るので膜にかかる電圧が同じであれば極性によらず、ト
ンネリングする電流が同じになることが特徴的である。In this structure, since the insulating film structure is symmetrical, it is characteristic that the tunneling current is the same regardless of the polarity if the voltage applied to the film is the same.

【００８８】なお、上記においてシリコン窒化膜２及び
５を同じ膜厚で固定したが、シリコン窒化膜２（５）の
単層膜及びチタン酸化膜３の単層膜それぞれに流れる電
流密度Ｊ（Ｔ_all,eff 、０、０）（＝Ｊ（０、０、Ｔ
_all,eff ））及びＪ（０、Ｔ_{al l,eff} 、０）よりも、チ
タン酸化膜３及びシリコン窒化膜２及び５がトンネル電
流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低くする膜厚の割合の
領域であれば、Ｔ₀ とＴ ₂ は異なる膜厚でも構わない。
また、シリコン窒化膜２及び５のどちらかがシリコン酸
化膜でも構わない。In the above description, the silicon nitride film 2 and
5 was fixed at the same film thickness, but the silicon nitride film 2 (5)
The current flowing through each of the single-layer film and the single-layer film of the titanium oxide film 3
Flow density J (T_{all, eff}, 0, 0) (= J (0, 0, T
_{all, eff})) And J (0, T_{al l, eff}, 0)
The tan oxide film 3 and the silicon nitride films 2 and 5 are
Flow density J (T₀, T₁, T_Two)
If it is an area, T₀And T _TwoMay have different thicknesses.
Either of the silicon nitride films 2 and 5 is made of silicon oxide.
It may be an oxide film.

【００８９】（第７の実施形態）図１６は、第６の実施
形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層にか
かる電圧Ｖallが１．４Ｖの場合の、シリコン窒化膜
５、チタン酸化膜３、シリコン窒化膜２の順に積層構造
にしたときに流れるトンネル電流密度Ｊ（Ｔ₀ 、Ｔ ₁ 、
Ｔ₂ ）を計算したものである。ここで、Ｔ₀ 及びＴ₂ は
シリコン窒化膜の実膜厚、Ｔ₁ はチタン酸化膜の実膜
厚、Ｔ_0,eff 及びＴ_2,eff はシリコン窒化膜の換算膜
厚、Ｔ_1,eff はチタン酸化膜の換算膜厚である。(Seventh Embodiment) FIG. 16 shows a sixth embodiment.
Converted film thickness T in form_{all, eff}Is 3 nm, is the insulating layer
Silicon nitride film when the voltage Vall is 1.4V
5, laminated structure of titanium oxide film 3 and silicon nitride film 2 in this order
The tunnel current density J (T₀, T ₁,
T_Two) Is calculated. Where T₀And T_TwoIs
Actual thickness of silicon nitride film, T₁Is the actual titanium oxide film
Thickness, T_{0, eff}And T_{2, eff}Is the equivalent silicon nitride film
Thickness, T_{1, eff}Is the reduced thickness of the titanium oxide film.

【００９０】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン窒化膜２
（５）の単層膜それぞれに流れるトンネル電流密度Ｊ
（０、Ｔ_all,eff 、０）＝４．２×１０^-10 Ａ／ｃｍ²
及びＪ（Ｔ_all,eff 、０、０）＝１．２×１０^-14 Ａ／
ｃｍ² である。従って、これらの値よりも、チタン酸化
膜３及びシリコン窒化膜２（５）がトンネル電流密度Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低くする膜厚の割合の領域、つ
まり電流密度が４．２×１０^-10 Ａ／ｃｍ² 未満になる
膜厚の割合の領域、２．４≦Ｔ₀ （＝Ｔ₂ ）＜３、１
３．７≧Ｔ₁ ＞０（１．２≦Ｔ_0,eff （＝Ｔ_{2, eff} ）＜
１．５、０．６≧Ｔ_1,eff ＞０）の積層膜からなるＭＩ
Ｓ構造を用いることにより、電流を低く抑えたデバイス
を作ることができる。According to the present embodiment, when the equivalent film thickness T _{all, eff of the} entire laminated film is 3 nm and the voltage V _all is 1.4 V, the single-layer film of the titanium oxide film 3 and the silicon nitride film 2
Tunnel current density J flowing through each single-layer film of (5)
(0, T _{all, eff} , 0) = 4.2 × 10 ⁻¹⁰ A / cm ²
And J (T _{all, eff} , 0,0) = 1.2 × 10 ⁻¹⁴ A /
cm ² . Therefore, the values of the titanium oxide film 3 and the silicon nitride film 2 (5) are higher than those values.
(T ₀ , T ₁ , T ₂ ) region where the film thickness ratio decreases, that is, region where the current density becomes less than 4.2 × 10 ⁻¹⁰ A / cm ² , 2.4 ≦ T ₀ (= T ₂ ) <3, 1
3.7 ≧ T ₁ > 0 (1.2 ≦ T _{0, eff} (= T _{2, eff} ) <
1.5, 0.6 ≧ T _{1, eff} > 0)
By using the S structure, a device with low current can be manufactured.

【００９１】（第８の実施形態）図１７は、第６の実施
形態のシリコン窒化膜をシリコン酸化膜に換えた場合で
あり、シリコン酸化膜、チタン酸化膜、シリコン酸化膜
の順に積層構造にしたときに流れるトンネル電流密度Ｊ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を計算したものである。即ち、換
算膜厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が
０．５Ｖの場合である。ここで、Ｔ₀ 及びＴ₂ はシリコ
ン酸化膜の実膜厚、Ｔ₁ はチタン酸化膜の実膜厚、Ｔ
_0,eff 及びＴ_2,eff はシリコン酸化膜の換算膜厚、Ｔ
_1,eff はチタン酸化膜の換算膜厚である。(Eighth Embodiment) FIG. 17 shows a case where the silicon nitride film of the sixth embodiment is replaced with a silicon oxide film, and has a laminated structure in the order of a silicon oxide film, a titanium oxide film, and a silicon oxide film. Tunnel current density J
(T ₀ , T ₁ , T ₂ ). That is, the case where the converted film thickness T _{all, eff} is 1.5 nm and the voltage V _all is 0.5V. Here, T ₀ and T ₂ are the actual thickness of the silicon oxide film, T ₁ is the actual thickness of the titanium oxide film,
_{0, eff} and T _{2, eff} are the equivalent thickness of the silicon oxide film, T
_{1, eff} is the reduced thickness of the titanium oxide film.

【００９２】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５
Ｖのとき、チタン酸化膜３の単層膜及びシリコン酸化膜
の単層膜それぞれに流れるトンネル電流密度はＪ（０、
Ｔ_all,eff 、０）＝４．２×１０^-10 Ａ／ｃｍ² 及びＪ
（Ｔ_all,eff 、０、０）＝１．１Ａ／ｃｍ² である。従
って、これらの値よりも、チタン酸化膜３及びシリコン
酸化膜がトンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を低
くする膜厚の割合の領域、つまり電流密度が４．２×１
０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、４．１
１≦Ｔ₁ ＜３４．２、０．６６≧Ｔ₀ （＝Ｔ₂ ）＞０
（０．１８≦Ｔ_1,eff ＜１．５、０．６６≧Ｔ
_0,eff （＝Ｔ_2,eff ）＞０）の積層膜からなるＭＩＳ構
造を用いることにより、電流を低く抑えたデバイスを作
ることができる。According to the present embodiment, the reduced thickness T _{all, eff of the} entire laminated film is 1.5 nm, and the voltage V _all is 0.5
At V, the tunnel current density flowing in each of the single-layer film of the titanium oxide film 3 and the single-layer film of the silicon oxide film is J (0,
T _{all, eff} , 0) = 4.2 × 10 ⁻¹⁰ A / cm ² and J
(T _{all, eff} , 0,0) = 1.1 A / cm ² . Therefore, from these values, the region where the thickness of the titanium oxide film 3 and the silicon oxide film decreases the tunnel current density J (T ₀ , T ₁ , T ₂ ), that is, the current density is 4.2 × 1
Region of film thickness ratio of less than 0 ^-10 A / cm ² , 4.1
1 ≦ T ₁ <34.2, 0.66 ≧ T ₀ (= T ₂ )> 0
(0.18 ≦ T _{1, eff} <1.5, 0.66 ≧ T
By using a MIS structure including a stacked film of _{0, eff} (= T _{2, eff} )> 0, a device with a low current can be manufactured.

【００９３】（第９の実施形態）図１８は、第８の実施
形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層にか
かる電圧Ｖ_all が１．４Ｖの場合に、シリコン酸化膜、
チタン酸化膜、シリコン酸化膜の順に積層構造にしたと
きに流れるトンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、Ｔ ₂ ）を
計算したものである。ここで、Ｔ₀ 及びＴ₂ はシリコン
酸化膜の実膜厚、Ｔ₁ はチタン酸化膜の実膜厚、Ｔ
_0,eff 及びＴ_2,eff はシリコン酸化膜の換算膜厚、Ｔ
_1,eff はチタン酸化膜の換算膜厚である。(Ninth Embodiment) FIG. 18 shows an eighth embodiment.
Converted film thickness T in form_{all, eff}Is 3 nm, is the insulating layer
Voltage V_allIs 1.4V, a silicon oxide film,
Titanium oxide film, silicon oxide film in the order of laminated structure
Current density J (T₀, T₁, T _Two)
It is calculated. Where T₀And T_TwoIs silicon
Actual thickness of oxide film, T₁Is the actual thickness of the titanium oxide film, T
_{0, eff}And T_{2, eff}Is the equivalent thickness of the silicon oxide film, T
_{1, eff}Is the reduced thickness of the titanium oxide film.

【００９４】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、チタン酸化膜３の単層膜及びシリコン酸化膜の単
層膜それぞれに流れるトンネル電流密度はＪ（０、Ｔ
_all,eff 、０）＝５．８×１０ ^-10 Ａ／ｃｍ² 及びＪ
（Ｔ_all,eff 、０、０）＝１．７×１０^-7Ａ／ｃｍ² で
ある。従って、これらの値よりも、チタン酸化膜及びシ
リコン酸化膜がトンネル電流密度Ｊ（Ｔ₀ 、Ｔ₁ 、
Ｔ₂ ）を低くする膜厚の割合の領域、つまり電流密度が
５．８×１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領
域、１．８３≦Ｔ₁ ＜３４．２、１．４６≧Ｔ₀ （＝Ｔ
₂ ）＞０（０．０８≦Ｔ_1,eff ＜１．５、１．４６≧Ｔ
_0,eff （＝Ｔ_2,eff ）＞０）の積層膜からなるＭＩＳ構
造を用いることにより、電流を低く抑えたデバイスを作
ることができる。According to the present embodiment, the conversion film of the entire laminated film
Thickness T_{all, eff}Is 3 nm and the voltage V_allIs 1.4V
At this time, the single layer film of the titanium oxide film 3 and the single layer film of the silicon oxide film
The tunnel current density flowing through each of the layer films is J (0, T
_{all, eff}, 0) = 5.8 × 10 ^-TenA / cm^TwoAnd J
(T_{all, eff}, 0, 0) = 1.7 × 10^-7A / cm^Twoso
is there. Therefore, the titanium oxide film and silicon
The recon oxide film has a tunnel current density J (T₀, T₁,
T_Two), The area of the film thickness ratio, that is, the current density
5.8 × 10^-TenA / cm^TwoArea of the film thickness that becomes less than
Range, 1.83 ≦ T₁<34.2, 1.46 ≧ T₀(= T
_Two)> 0 (0.08 ≦ T_{1, eff}<1.5, 1.46 ≧ T
_{0, eff}(= T_{2, eff})> An MIS structure comprising a laminated film of 0)
Device to reduce current.
Can be

【００９５】（第１０の実施形態）図１９は絶縁層が、
チタン酸化膜、シリコン窒化膜、チタン酸化膜の順で積
層になっているＭＩＳ構造の断面図である。これは、図
１の構成に加えて、シリコン窒化膜２とシリコン表面層
１との間にチタン酸化膜６が形成されている場合であ
り、第６の実施形態の場合とはシリコン窒化膜とチタン
酸化膜の位置を入れ替えたものに相当する。チタン酸化
膜６の形成方法は、第１の実施形態で述べたチタン酸化
膜の形成方法のいずれでも構わない。(Tenth Embodiment) FIG. 19 shows that the insulating layer
It is sectional drawing of the MIS structure laminated | stacked in order of a titanium oxide film, a silicon nitride film, and a titanium oxide film. This is the case where a titanium oxide film 6 is formed between the silicon nitride film 2 and the silicon surface layer 1 in addition to the configuration of FIG. This corresponds to the case where the position of the titanium oxide film is changed. The method for forming the titanium oxide film 6 may be any of the methods for forming a titanium oxide film described in the first embodiment.

【００９６】図２０は、図１９のＭＩＳ構造のフラット
バンド電圧におけるエネルギーバンド図である。図２の
シリコン基板１とシリコン窒化膜２の間にチタン酸化膜
６のエネルギーバンドが挟まったものである。FIG. 20 is an energy band diagram of the MIS structure of FIG. 19 at a flat band voltage. The energy band of the titanium oxide film 6 is sandwiched between the silicon substrate 1 and the silicon nitride film 2 in FIG.

【００９７】フラットバンド電圧Ｖ_FBが絶縁膜２、３、
６を積層した絶縁層にかかっており、そのときｎ+ ポリ
シリコンゲート電極４のフェルミ準位Ｅ_F とｐ型シリコ
ン基板１の伝導帯Ｅ_C が一致する。チタン酸化膜６
（３）の実膜厚、換算膜厚、誘電率は、それぞれ、
Ｔ₃ 、Ｔ_3,eff 、ε₃ （＝ε₁ ）であり、チタン酸化膜
３にかかる電圧、電場は、それぞれ、Ｖ₃ 、Ｄ₃ （＝Ｄ
₁ ）である。また、バリアハイトは、φ_B3（＝φ_B1）で
ある。シリコン窒化膜２及びチタン酸化膜３（６）の実
膜厚、換算膜厚、誘電率、電圧、電場、バリアハイトの
定義は、第１の実施形態と同じである。When the flat band voltage V _FB is equal to that of the insulating films 2, 3,
6 and depends on the insulating layer formed by laminating, then the n + polysilicon gate electrode 4 Fermi level E _F and the conduction band E _C of the p-type silicon substrate 1 coincides. Titanium oxide film 6
The actual film thickness, converted film thickness, and dielectric constant of (3) are respectively
T ₃ , T _{3, eff} and ε ₃ (= ε ₁ ), and the voltage and electric field applied to the titanium oxide film 3 are V ₃ and D ₃ (= D
₁ ). The barrier height is φ _B3 (= φ _B1 ). The definitions of the actual thickness, the converted thickness, the dielectric constant, the voltage, the electric field, and the barrier height of the silicon nitride film 2 and the titanium oxide film 3 (6) are the same as in the first embodiment.

【００９８】図２１は、図１９のＭＩＳ構造のｎ+ ポリ
シリコンゲート電極４に負の電圧をかけ、絶縁膜２、
３、６を積層した絶縁層に電圧Ｖ_all がかかったときの
エネルギーバンド図である。このとき、チタン酸化膜３
にはＶ₁ 、シリコン窒化膜２にはＶ₂ 、チタン酸化膜６
にはＶ₃ の電圧がかかる。そして、ｎ+ ポリシリコンゲ
ート電極４から電子がトンネリングして電流が流れる。FIG. 21 shows a state in which a negative voltage is applied to the n + polysilicon gate electrode 4 having the MIS structure shown in FIG.
FIG. 7 is an energy band diagram when a voltage V _all is applied to an insulating layer in which layers 3 and 6 are stacked. At this time, the titanium oxide film 3
V ₁ , the silicon nitride film 2 has V ₂ , and the titanium oxide film 6 has
Voltage of V ₃ is applied to. Then, electrons are tunneled from n + polysilicon gate electrode 4 and a current flows.

【００９９】このＭＩＳ構造を流れるトンネル電流密度
Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）は、第６の実施形態のＪ
（Ｔ₀ 、Ｔ₁ 、Ｔ₂ ）を次のように変更することで実現
できるThe tunnel current density J (T ₁ , T ₂ , T ₃ ) flowing through the MIS structure is the same as that of the sixth embodiment.
(T ₀ , T ₁ , T ₂ ) can be realized by changing as follows.

【０１００】[0100]

【数４】 (Equation 4)

【０１０１】図２２は、図１９のＭＩＳ構造に流れるト
ンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ ₃ ）を計算したもの
である。積層膜２、３、６全体の換算膜厚Ｔ_all,eff を
１．５ｎｍに固定した場合に、チタン酸化膜３、６とシ
リコン窒化膜２の膜厚の割合を変えている。但し、チタ
ン酸化膜３と６は同じ膜厚にした。この図は、絶縁層に
負の電圧０．５Ｖをかけた場合に流れるトンネル電流密
度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ ₃ ）と、チタン酸化膜３、６とシ
リコン窒化膜２との合計の換算膜厚Ｔ_all,effが１．５
ｎｍのときに占めるチタン酸化膜３（６）の換算膜厚Ｔ
_1,eff （Ｔ_{3,ef f} ）との関係を表している。FIG. 22 is a circuit diagram showing the structure of the MIS structure shown in FIG.
Channel current density J (T₁, T_Two, T _Three) Calculated
It is. The converted film thickness T of the entire laminated films 2, 3, and 6_{all, eff}To
When fixed to 1.5 nm, the titanium oxide films 3 and 6
The ratio of the thickness of the silicon nitride film 2 is changed. However, Chita
The oxide films 3 and 6 have the same thickness. This figure shows the insulation layer
Tunnel current density flowing when a negative voltage of 0.5 V is applied
Degree J (T₁, T_Two, T _Three) And the titanium oxide films 3 and 6
Total converted film thickness T with recon nitride film 2_{all, eff}Is 1.5
converted thickness T of titanium oxide film 3 (6) occupied when nm
_{1, eff}(T_{3, ef f}).

【０１０２】この図から、シリコン窒化膜２単層の場合
（Ｔ_2,eff ＝１．５ｎｍ）からチタン酸化膜３、６が占
める割合が増えていくと電流値が低くなっていき、Ｔ
_1,eff及びＴ_3,eff が０．１５ｎｍ（Ｔ₁ 及びＴ₃ が
３．４２ｎｍ）で電流値は増加に転じる。つまり、換算
膜厚Ｔ_all,eff が１．５ｎｍのとき、チタン酸化膜３、
６及びシリコン窒化膜２はそれぞれＴ_1,eff 及びＴ
_3,eff が０．１５ｎｍ（Ｔ₁ 及びＴ₃ が３．４２ｎ
ｍ）、及びＴ_2,eff が１．２ｎｍ（Ｔ₂ が２．４ｎｍ）
の膜厚の割合で電流値が最小になることが判る。シリコ
ン窒化膜２単層で電流値は３．９×１０^-5Ａ／ｃｍ² 、
チタン酸化膜３（６）単層で電流値は４．２×１０^{-1 0}
Ａ／ｃｍ² であるが、チタン酸化膜３、６及びシリコン
窒化膜２の積層が上述の膜厚のとき、電流値は１．３×
１０^-16 Ａ／ｃｍ² にまで低く抑えることができる。From this figure, it can be seen that the current value decreases as the proportion of the titanium oxide films 3 and 6 increases from the case of a single silicon nitride film 2 (T _{2, eff} = 1.5 nm).
_{1, eff} and T _{3, eff} is 0.15 nm (T ₁ and T ₃ is 3.42Nm) starts to increase current value. That is, when the converted film thickness T _{all, eff} is 1.5 nm, the titanium oxide film 3
6 and the silicon nitride film 2 are T _{1, eff} and T
_{3, eff} is the 0.15 nm (T ₁ and T ₃ 3.42n
m), and T _{2, eff} is 1.2 nm (T ₂ is 2.4 nm)
It can be seen that the current value is minimized at the ratio of the film thickness. The current value is 3.9 × 10 ⁻⁵ A / cm ² in the silicon nitride film 2 monolayer,
Current value of a titanium oxide film 3 (6) monolayers 4.2 × 10 ^{-1 0}
A / cm ² , but when the stack of the titanium oxide films 3 and 6 and the silicon nitride film 2 has the above thickness, the current value is 1.3 ×
It can be kept as low as 10 ^-16 A / cm ² .

【０１０３】本実施形態によれば、積層全体の換算膜厚
Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５Ｖ
とき、チタン酸化膜３（６）の単層膜及びシリコン窒化
膜２の単層膜それぞれに流れるトンネル電流密度はＪ
（Ｔ_all,eff 、０、０）＝４．２×１０^-10 Ａ／ｃｍ²
及びＪ（０、Ｔ_all,eff 、０）＝３．９×１０^-5Ａ／ｃ
ｍ² である。従って、これらの値よりも、チタン酸化膜
３（６）及びシリコン窒化膜２がトンネル電流密度Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を低くする膜厚の割合の領域、つ
まり電流密度が４．２×１０^-10 Ａ／ｃｍ² 未満になる
膜厚の割合の領域、１．１４≦Ｔ₁ （＝Ｔ₃ ）＜１７．
１、２．８≧Ｔ₂ ＞０（０．０５≦Ｔ_1,eff（＝Ｔ
_3,eff ）＜０．７５、１．４≧Ｔ_2,eff ＞０）の積層膜
からなるＭＩＳ構造を用いることにより、電流を低く抑
えたデバイスを作ることができる。According to the present embodiment, the converted film thickness T _{all, eff of the} entire stack is 1.5 nm, and the voltage V _all is 0.5 V
At this time, the tunnel current density flowing through each of the single-layer film of the titanium oxide film 3 (6) and the single-layer film of the silicon nitride film 2 is J
(T _{all, eff} , 0,0) = 4.2 × 10 ⁻¹⁰ A / cm ²
And J (0, T _{all, eff} , 0) = 3.9 × 10 ⁻⁵ A / c
m ² . Therefore, the titanium oxide film 3 (6) and the silicon nitride film 2 have higher tunnel current density J than these values.
(T ₁ , T ₂ , T ₃ ) A region of a film thickness ratio that lowers, that is, a region of a film thickness ratio where the current density becomes less than 4.2 × 10 ⁻¹⁰ A / cm ² , 1.14 ≦ T ₁ (= T ₃ ) <17.
1,2.8 ≧ T ₂ > 0 (0.05 ≦ T _{1, eff} (= T
By using a MIS structure composed of a laminated film of ( _{3, eff} ) <0.75, 1.4 ≧ T _{2, eff} > 0), a device with low current can be manufactured.

【０１０４】なお、上記においてチタン酸化膜３及び６
を同じ膜厚で固定したが、チタン酸化膜３（６）の単層
膜及びシリコン窒化膜２の単層膜それぞれに流れる電流
密度Ｊ（Ｔ_all,eff 、０、０）（＝Ｊ（０、０、Ｔ
_all,eff ））及びＪ（０、Ｔ_{all, eff} 、０）よりも、チ
タン酸化膜３及び６、シリコン窒化膜 ２がトンネル電流
密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を低くする膜厚の割合の領
域であれば、Ｔ₁ とＴ₃ は異なる膜厚でも構わない。In the above, the titanium oxide films 3 and 6
Are fixed at the same film thickness, but the current densities J (T _{all, eff} , 0,0) (= J (0) flowing through the single-layered film of the titanium oxide film 3 (6) and the single-layered film of the silicon nitride film 2, respectively. , 0, T
_{all, eff))} and _{J (0, T all, eff} , 0) than film titanium oxide film 3 and 6, the silicon nitride film 2 to reduce the tunneling current density _{J (T 1, T 2,} T 3) T ₁ and T ₃ may have different thicknesses in the region of the thickness ratio.

【０１０５】（第１１の実施形態）図２３は、第１０の
実施形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層
にかかる電圧Ｖ_all が１．４Ｖの場合の、チタン酸化
膜、シリコン窒化膜、チタン酸化膜の順に積層構造にし
たときに流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、
Ｔ ₃ ）を計算したものである。ここで、Ｔ₁ 及びＴ₃ は
チタン酸化膜の実膜厚、Ｔ ₂ はシリコン窒化膜の実膜
厚、Ｔ_1,eff 及びＴ_3,eff はチタン酸化膜の換算膜厚、
Ｔ_2,eff はシリコン窒化膜の換算膜厚である。(Eleventh Embodiment) FIG. 23 shows a tenth embodiment.
In the embodiment, the converted film thickness T_{all, eff}Is 3 nm, insulating layer
Voltage applied to_allTitanium oxide when is 1.4V
Film, silicon nitride film, titanium oxide film
Current density J (T₁, T_Two,
T _Three) Is calculated. Where T₁And T_ThreeIs
Actual thickness of titanium oxide film, T _TwoIs the actual silicon nitride film
Thickness, T_{1, eff}And T_{3, eff}Is the equivalent thickness of the titanium oxide film,
T_{2, eff}Is the reduced thickness of the silicon nitride film.

【０１０６】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、シリコン窒化膜の単層膜及びチタン酸化膜の単層
膜それぞれに流れるトンネル電流密度はＪ（０、Ｔ
_all,eff 、０）＝１．２×１０^{-1 4} Ａ／ｃｍ² 及びＪ
（Ｔ_all,eff 、０、０）＝５．８×１０^-10 Ａ／ｃｍ²
である。従って、これらの値よりも、チタン酸化膜及び
シリコン窒化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ
₃ ）を低くする膜厚の割合の領域、つまり電流密度が
１．２×１０^-14 Ａ／ｃｍ² 未満になる膜厚の割合の領
域、２４．２≦Ｔ₁ （＝Ｔ₃ ）＜３４．２、１．７６≧
Ｔ₂ ＞０（１．０６≦Ｔ_1,eff （＝Ｔ_3,eff ）＜１．
５、０．８８≧Ｔ_2,eff ＞０）の積層膜からなるＭＩＳ
構造を用いることにより、電流を低く抑えたデバイスを
作ることができる。According to the present embodiment, when the converted film thickness T _{all, eff of the} entire laminated film is 3 nm and the voltage V _all is 1.4 V, the monolayer film of the silicon nitride film and the monolayer film of the titanium oxide film are formed. The tunnel current density flowing through each film is J (0, T
_{all, eff, 0) = 1.2} × 10 -1 4 A / cm 2 and J
(T _{all, eff} , 0,0) = 5.8 × 10 ⁻¹⁰ A / cm ²
It is. Therefore, the values of the tunnel current density J (T ₁ , T ₂ , T
₃ ) The region of the film thickness ratio that lowers, that is, the region of the film thickness ratio where the current density becomes less than 1.2 × 10 ⁻¹⁴ A / cm ² , 24.2 ≦ T ₁ (= T ₃ ) <34 .2, 1.76 ≧
T ₂ > 0 (1.06 ≦ T _{1, eff} (= T _{3, eff} ) <1.
5, MIS comprising a multilayer film of 0.88 ≧ T _{2, eff} > 0)
By using the structure, a device with low current can be manufactured.

【０１０７】（第１２の実施形態）図２４は、第１０の
実施形態のシリコン窒化膜をシリコン酸化膜に換えた場
合であり、チタン酸化膜、シリコン酸化膜、チタン酸化
膜の順に積層構造にしたときに流れるトンネル電流密度
Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものである。即ち、
換算膜厚Ｔ_all,eff が１．５ｎｍで、絶縁層にかかる電
圧Ｖallが０．５Ｖの場合である。ここで、Ｔ₁ 及びＴ
₃ はチタン酸化膜の実膜厚、Ｔ₂ はシリコン酸化膜の実
膜厚、Ｔ_1,eff 及びＴ_3,eff はチタン酸化膜の換算膜
厚、Ｔ_2,effはシリコン酸化膜の換算膜厚である。(Twelfth Embodiment) FIG. 24 shows a case where the silicon nitride film of the tenth embodiment is replaced with a silicon oxide film, and has a laminated structure of a titanium oxide film, a silicon oxide film, and a titanium oxide film in this order. This is a calculation of the tunnel current density J (T ₁ , T ₂ , T ₃ ) flowing when the above operation is performed. That is,
This is the case where the converted film thickness T _{all, eff} is 1.5 nm and the voltage Vall applied to the insulating layer is 0.5V. Where T ₁ and T
₃ of titanium oxide film real thickness, T ₂ is the silicon oxide film real thickness, T _{1, eff} and T _{3, eff} is equivalent thickness of the titanium oxide film, T _{2, eff} is converted film of a silicon oxide film It is thick.

【０１０８】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が１．５ｎｍであり、電圧Ｖ_all が０．５
Ｖのとき、シリコン酸化膜の単層膜及びチタン酸化膜
の単層膜それぞれに流れるトンネル電流密度はＪ（０、
Ｔ_all,eff 、０）＝１．１Ａ／ｃｍ² 及びＪ（Ｔ
_all,eff 、０、０）＝４．２×１０^-10 Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜及びシリ
コン酸化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）
を低くする膜厚の割合の領域、つまり電流密度が４．２
×１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、
２．０５≦Ｔ₁ （＝Ｔ₃）＜１７．１、１．３２≧Ｔ₂
＞０（０．０９≦Ｔ_1,eff （＝Ｔ_3,eff ）＜０．７５、
１．３２≧Ｔ_2,eff ＞０）の積層膜からなるＭＩＳ構造
を用いることにより、電流を低く抑えたデバイスを作る
ことができる。According to the present embodiment, the converted thickness T _{all, eff of the} entire laminated film is 1.5 nm, and the voltage V _all is 0.5
In the case of V, a single-layer silicon oxide film and a titanium oxide film
The tunnel current density flowing through each of the single-layer films is J (0,
T _{all, eff} , 0) = 1.1 A / cm ² and J (T
_{all, eff} , 0, 0) = 4.2 × 10 ⁻¹⁰ A / cm ² . Therefore, from these values, the titanium oxide film and the silicon oxide film have the tunnel current density J (T ₁ , T ₂ , T ₃ ).
Where the film thickness is reduced, that is, the current density is 4.2.
A region having a film thickness ratio of less than × 10 ⁻¹⁰ A / cm ² ,
2.05 ≦ T ₁ (= T ₃ ) <17.1, 1.32 ≧ T ₂
> 0 (0.09 ≦ T _{1, eff} (= T _{3, eff} ) <0.75,
By using a MIS structure composed of a laminated film of 1.32 ≧ T _{2, eff} > 0), a device with a low current can be manufactured.

【０１０９】（第１３の実施形態）図２５は、第１２の
実施形態において換算膜厚Ｔ_all,eff が３ｎｍ、絶縁層
にかかる電圧Ｖ_all が１．４Ｖの場合に、チタン酸化
膜、シリコン酸化膜、チタン酸化膜の順に積層構造にし
たときに流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、
Ｔ ₃ ）を計算したものである。ここで、Ｔ₁ 及びＴ₃ は
チタン酸化膜の実膜厚、Ｔ ₂ はシリコン酸化膜の実膜
厚、Ｔ_1,eff 及びＴ_3,eff はチタン酸化膜の換算膜厚、
Ｔ_2,eff はシリコン酸化膜の換算膜厚である。(Thirteenth Embodiment) FIG. 25 shows a twelfth embodiment.
In the embodiment, the converted film thickness T_{all, eff}Is 3 nm, insulating layer
Voltage applied to_allIs 1.4V, titanium oxide
Film, silicon oxide film, titanium oxide film
Current density J (T₁, T_Two,
T _Three) Is calculated. Where T₁And T_ThreeIs
Actual thickness of titanium oxide film, T _TwoIs the actual silicon oxide film
Thickness, T_{1, eff}And T_{3, eff}Is the equivalent thickness of the titanium oxide film,
T_{2, eff}Is the reduced thickness of the silicon oxide film.

【０１１０】本実施形態によれば、積層膜全体の換算膜
厚Ｔ_all,eff が３ｎｍであり、電圧Ｖ_all が１．４Ｖの
とき、シリコン酸化膜の単層膜及びチタン酸化膜の単
層膜それぞれに流れるトンネル電流密度はＪ（０、Ｔ
_all,eff 、０）＝１．７×１０ ^-7Ａ／ｃｍ² 及びＪ（Ｔ
_all,eff 、０、０）＝５．８×１０^-10 Ａ／ｃｍ² であ
る。従って、これらの値よりも、チタン酸化膜及びシリ
コン酸化膜がトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）
を低くする膜厚の割合の領域、つまり電流密度が５．８
×１０^-10 Ａ／ｃｍ² 未満になる膜厚の割合の領域、
１．１４≦Ｔ₁ （＝Ｔ₃ ）＜１７．１、２．９≧Ｔ₂ ＞
０（０．０５≦Ｔ_1,eff （＝Ｔ_3,eff ）＜１．５、２．
９≧Ｔ_2,eff ＞０）の積層膜からなるＭＩＳ構造を用い
ることにより、電流を低く抑えたデバイスを作ることが
できる。According to the present embodiment, the conversion film of the entire laminated film
Thickness T_{all, eff}Is 3 nm and the voltage V_allIs 1.4V
When a single layer of a silicon oxide film and a single layer of a titanium oxide film
The tunnel current density flowing through each of the layer films is J (0, T
_{all, eff}, 0) = 1.7 × 10 ^-7A / cm^TwoAnd J (T
_{all, eff}, 0, 0) = 5.8 × 10^-TenA / cm^TwoIn
You. Therefore, the titanium oxide film and silicon
The thickness of the tunnel oxide current J (T₁, T_Two, T_Three)
Where the film thickness is reduced, that is, the current density is 5.8.
× 10^-TenA / cm^TwoArea of the film thickness ratio that becomes less than,
1.14 ≦ T₁(= T_Three) <17.1, 2.9 ≧ T_Two>
0 (0.05 ≦ T_{1, eff}(= T_{3, eff}) <1.5,2.
9 ≧ T_{2, eff}> 0)
By doing so, it is possible to make devices with low current
it can.

【０１１１】（第１乃至第１３の実施形態に共通の事
項）即ち、第１乃至第１３の実施形態は、半導体基板又
は半導体層上に絶縁層を介して電極を形成した構造を有
する半導体装置において、前記絶縁層は、誘電率の異な
る複数の絶縁膜を積層してなり、酸化膜換算した前記絶
縁層の膜厚が一定の条件かつ有限温度の条件において、
前記絶縁層の膜厚と同じ膜厚である絶縁膜のいずれかの
単層だけのときよりもトンネル電流を低くする割合で、
前記絶縁層の積層絶縁膜の各膜厚が設定されてなること
を特徴とする。(Matters Common to First to thirteenth Embodiments) That is, the first to thirteenth embodiments have a semiconductor device having a structure in which an electrode is formed on a semiconductor substrate or a semiconductor layer via an insulating layer. In the insulating layer, a plurality of insulating films having different dielectric constants are laminated, and the thickness of the insulating layer in terms of an oxide film is constant and at a finite temperature,
At a rate that lowers the tunnel current than when only one of the insulating layers having the same thickness as the insulating layer,
The thickness of the laminated insulating film of the insulating layer is set.

【０１１２】また、第１乃至第１３の実施形態は、半導
体基板又は半導体層上に絶縁層を介して電極を形成した
構造を有する半導体装置において、前記絶縁層は、熱励
起した電子によるトンネル電流を低くするバンドギャッ
プが４．５ｅＶ以上の絶縁膜と、ゲート電極のフェルミ
準位近傍からのトンネル電流を低くする誘電率３０以上
の絶縁膜とを一つ以上ずつ積層にした構造からなり、酸
化膜換算した前記絶縁層の膜厚が一定の条件かつ有限温
度の条件において、前記絶縁層の膜厚と同じ膜厚である
絶縁膜のいずれかの単層だけのときよりもトンネル電流
を低くする割合で、前記絶縁層の積層絶縁膜の各膜厚が
設定されてなることを特徴とする。The first to thirteenth embodiments are directed to a semiconductor device having a structure in which an electrode is formed on a semiconductor substrate or a semiconductor layer with an insulating layer interposed therebetween, wherein the insulating layer includes a tunnel current generated by thermally excited electrons. And an insulating film having a band gap of 4.5 eV or more and a dielectric constant of 30 or more for lowering a tunnel current from the vicinity of the Fermi level of the gate electrode. Under the condition that the film thickness of the insulating layer in terms of film is constant and at a finite temperature, the tunnel current is made lower than that of only one of the insulating films having the same film thickness as the insulating layer. The film thickness of each of the stacked insulating films of the insulating layer is set in proportion.

【０１１３】換言すると、第１乃至第１３の実施形態
は、半導体基板又は半導体層上に絶縁層を介して電極を
形成した構造を有する半導体装置の設計方法において、
前記絶縁層を、熱励起した電子によるトンネル電流を低
くするバンドギャップが４．５ｅＶ以上の絶縁膜と、フ
ェルミ準位近傍からのトンネル電流を低くする誘電率３
０以上の絶縁膜とを一つ以上ずつ積層にした構造に設計
し、かつ酸化膜換算した前記絶縁層の膜厚が一定の条件
かつ有限温度の条件において、前記絶縁層の膜厚と同じ
膜厚である絶縁膜のいずれかの単層だけのときよりもト
ンネル電流を低くする割合で、前記絶縁層の積層絶縁膜
の各膜厚を設定することを特徴とする。In other words, the first to thirteenth embodiments relate to a method of designing a semiconductor device having a structure in which an electrode is formed on a semiconductor substrate or a semiconductor layer via an insulating layer.
The insulating layer includes an insulating film having a band gap of 4.5 eV or more for lowering a tunnel current due to thermally excited electrons, and a dielectric constant 3 for lowering a tunnel current from near the Fermi level.
A film having the same thickness as the insulating layer under the condition that the thickness of the insulating layer calculated as an oxide film is constant and at a finite temperature, which is designed to have a structure in which one or more insulating films are laminated one by one. The thickness of each of the stacked insulating films of the insulating layer is set at a rate that makes the tunnel current lower than when only a single layer of the insulating film having a large thickness is used.

【０１１４】ここで、第１乃至第１３の実施形態の望ま
しい実施態様としては、次のものがあげられる。Here, desirable embodiments of the first to thirteenth embodiments include the following.

【０１１５】(1) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
１の絶縁膜とし、カソード電極のフェルミ準位近傍から
のトンネル電流を低くする誘電率３０以上の絶縁膜を第
２の絶縁膜としたとき、第１の絶縁膜から第２の絶縁膜
の順に電子が流れる方向に、第２の絶縁膜のバリアハイ
トより低い電圧を絶縁層にかけて使用した場合に、酸化
膜換算した絶縁層の膜厚が一定の条件かつ有限温度の条
件において、絶縁層の膜厚と同じ膜厚である絶縁膜のい
ずれかの単層だけのときよりもトンネル電流を低くする
割合で、絶縁層の積層絶縁膜の各膜厚が設定されてなる
こと。(1) An insulating film having a band gap of 4.5 eV or more for lowering a tunnel current due to thermally excited electrons is used as a first insulating film, and a dielectric constant for lowering a tunnel current from near the Fermi level of a cathode electrode. When 30 or more insulating films were used as the second insulating film, a voltage lower than the barrier height of the second insulating film was applied to the insulating layer in a direction in which electrons flow from the first insulating film to the second insulating film. In the case where the thickness of the insulating layer in terms of oxide film is constant and at a finite temperature, the tunnel current is larger than when only one of the insulating layers having the same thickness as the insulating layer is used. Each film thickness of the laminated insulating film of the insulating layer must be set at a lower ratio.

【０１１６】(2) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
１の絶縁膜とし、カソード電極のフェルミ準位近傍から
のトンネル電流を低くする誘電率３０以上の絶縁膜を第
２の絶縁膜としたとき、第２の絶縁膜から第１の絶縁膜
の順に電子が流れる方向に絶縁層に電圧をかけて使用し
た場合に、酸化膜換算した絶縁層の膜厚が一定の条件か
つ有限温度の条件において、絶縁層の膜厚と同じ膜厚で
ある絶縁膜のいずれかの単層だけのときよりもトンネル
電流を低くする割合で、絶縁層の積層絶縁膜の各膜厚が
設定されてなること。(2) The insulating film having a band gap of 4.5 eV or more for reducing the tunnel current due to thermally excited electrons is used as the first insulating film, and the dielectric constant for reducing the tunnel current from the vicinity of the Fermi level of the cathode electrode. When 30 or more insulating films are used as the second insulating film, and when a voltage is applied to the insulating layer in the direction in which electrons flow from the second insulating film to the first insulating film, the insulating film is converted to an oxide film. Under a condition where the thickness of the layer is constant and at a finite temperature, the tunnel current is reduced at a rate that makes the tunnel current lower than when only one of the insulating layers having the same thickness as the insulating layer. The thickness of each laminated insulating film must be set.

【０１１７】(3) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
１、第３の絶縁膜とし、カソード電極のフェルミ準位近
傍からのトンネル電流を低くする誘電率３０以上の絶縁
膜を第２の絶縁膜としたとき、第１、第２、第３の絶縁
膜を積層にした絶縁層に電圧をかけて使用した場合に、
酸化膜換算した絶縁層の膜厚が一定の条件かつ有限温度
の条件において、絶縁層の膜厚と同じ膜厚である第１、
第２、第３の絶縁膜のいずれかの単層だけのときよりも
トンネル電流を低くする割合で、絶縁層の積層絶縁膜の
各膜厚が設定されてなること。(3) Insulating films having a band gap of 4.5 eV or more for reducing tunneling current due to thermally excited electrons are used as the first and third insulating films, and the tunneling current near the Fermi level of the cathode electrode is reduced. When an insulating film having a dielectric constant of 30 or more is used as a second insulating film, when a voltage is applied to an insulating layer in which the first, second, and third insulating films are stacked,
Under the condition that the thickness of the insulating layer in terms of oxide film is constant and at finite temperature, the first and second insulating layers have the same thickness as the insulating layer.
The thickness of each of the stacked insulating films of the insulating layers is set at a rate that makes the tunnel current lower than when only one of the second and third insulating films is used alone.

【０１１８】(4) 熱励起した電子によるトンネル電流を
低くするバンドギャップが４．５ｅＶ以上の絶縁膜を第
２の絶縁膜とし、カソード電極のフェルミ準位近傍から
のトンネル電流を低くする誘電率３０以上の絶縁膜を第
１、第３の絶縁膜としたとき、第１、第２、第３の絶縁
膜を積層にした絶縁層に電圧をかけて使用した場合に、
酸化膜換算した絶縁層の膜厚が一定の条件かつ有限温度
の条件において、絶縁層の膜厚と同じ膜厚である第１、
第２、第３の絶縁膜のいずれかの単層だけのときよりも
トンネル電流を低くする割合で、絶縁層の積層絶縁膜の
各膜厚が設定されてなること。(4) An insulating film having a band gap of 4.5 eV or more for lowering a tunnel current due to thermally excited electrons is used as a second insulating film, and a dielectric constant for lowering a tunnel current from near the Fermi level of the cathode electrode. When 30 or more insulating films are used as first and third insulating films, when a voltage is applied to an insulating layer in which the first, second, and third insulating films are stacked,
Under the condition that the thickness of the insulating layer in terms of oxide film is constant and at finite temperature, the first and second insulating layers have the same thickness as the insulating layer.
The thickness of each of the stacked insulating films of the insulating layers is set at a rate that makes the tunnel current lower than when only one of the second and third insulating films is used alone.

【０１１９】上述の如く、第１乃至第１３の実施形態
は、各構成膜だけから構成した等価の換算膜厚の絶縁膜
よりも、低トンネル電流を呈するようなＭＩＳ半導体装
置の積層絶縁膜を提供するものである。このため、表１
に示すように、積層絶縁膜におけるシリコン酸化膜（表
１中ＳｉＯ）、シリコン窒化膜（表１中ＳｉＮ）若しく
はシリコン酸窒化膜と、チタン酸化膜（表１中ＴｉＯ）
との膜厚比の範囲が設定されることが望ましい。なお、
ここで、各構成膜は少なくとも１原子層は存在すること
を前提とし、シリコン酸化物（ＳｉＯ₂ ）及びシリコン
窒化物（Ｓｉ₃ Ｎ ₄ ）の１原子層は０．２５ｎｍ、チタ
ン酸化物（ＴｉＯ₂ ）の１原子層は０．５ｎｍとする。As described above, the first to thirteenth embodiments
Is an insulating film with an equivalent reduced film thickness composed of only the constituent films
MIS semiconductor device exhibiting a lower tunnel current than
It is intended to provide a stacked insulating film. Therefore, Table 1
As shown in the figure, the silicon oxide film
1 SiO), silicon nitride film (SiN in Table 1)
Is a silicon oxynitride film and a titanium oxide film (TiO in Table 1)
It is desirable that the range of the film thickness ratio is set. In addition,
Here, each constituent film has at least one atomic layer.
And silicon oxide (SiO_Two) And silicon
Nitride (Si_ThreeN _Four) Has an atomic layer of 0.25 nm,
Oxide (TiO)_TwoThe thickness of one atomic layer is 0.5 nm.

【０１２０】表１において、「ＡＴＲ」及び「ＥＴＲ」
は夫々実膜厚比及び換算膜厚比を示し、またＡＴＲ及び
ＥＴＲにおいて「（）」内に示された数字はより望まし
い範囲を示す。また、表１において、いずれの膜が上下
（基板側或いは電極側）かは膜厚比に影響しない。ま
た、シリコン酸窒化膜（ＳｉＯＮ）は表１に示されてい
ないが、これはシリコン酸化物とシリコン窒化物と混合
材料からなるため、その膜厚比の範囲はシリコン酸化物
とシリコン窒化物とを合わせた最も広い範囲となる。In Table 1, "ATR" and "ETR"
Indicates the actual film thickness ratio and the converted film thickness ratio, respectively, and the numbers shown in “()” in ATR and ETR indicate more desirable ranges. Further, in Table 1, which film is upper and lower (substrate side or electrode side) does not affect the film thickness ratio. Although the silicon oxynitride film (SiON) is not shown in Table 1, it is made of a mixed material of silicon oxide and silicon nitride. Is the widest range.

【０１２１】[0121]

【表１】 [Table 1]

【０１２２】なお、上述した各実施形態では、シリコン
窒化膜或いはシリコン酸化膜とチタン酸化膜とを積層に
した絶縁層からなるＭＩＳ構造について示したが、積層
にする一方の絶縁膜のバンドギャップが４．５以上（例
えば、シリコン酸化膜（ＳｉＯ₂ ）、シリコン酸窒化膜
（ＳｉＯＮ）、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ））であ
り、もう一方の絶縁膜の誘電率が３０以上（例えば、Ｔ
ｉＯ₂ 膜、ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ₃ ）膜、Ｓｒ
ＴｉＯ₃ 膜、ＰＺＴ（（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃）膜、
ＰＬＺＴ（（ＰＢ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃ ））膜、
Ｔａ₂ Ｏ₅ 膜）であればよい。また、三層膜において一
層と二層或いは二層と三層の順が入れ替わった構造でも
よく、四層以上の多層膜でも構わない。In each of the above-described embodiments, the MIS structure composed of an insulating layer in which a silicon nitride film or a silicon oxide film and a titanium oxide film are stacked has been described. 4.5 or more (eg, silicon oxide film (SiO ₂ ), silicon oxynitride film (SiON), silicon nitride film (Si ₃ N ₄ )), and the other insulating film has a dielectric constant of 30 or more (eg, T
iO ₂ film, BST ((Ba, Sr) TiO ₃ ) film, Sr
TiO ₃ film, PZT ((Pb (Zr, Ti) O ₃ ) film,
PLZT ((PB, La) (Zr, Ti) O ₃ )) film,
Ta ₂ O ₅ film). Further, the three-layer film may have a structure in which the order of one layer and two layers or two layers and three layers is interchanged, or a multilayer film of four or more layers.

【０１２３】また、上記実施形態において、ゲート電極
ｎ+ ポリシリコン、基板がｐ型シリコン層表面のＭＩＳ
構造の例を記載したが、積層膜全体にかかる電圧及び積
層膜に電流が流れる方向を同じにし、且つ各積層膜に対
するゲート電極のバリアハイトを考慮すれば、異なるゲ
ート電極及び基板の不純物の型及び材料でも同様な効果
が得られる。In the above embodiment, the gate electrode is n + polysilicon, and the substrate is MIS on the surface of the p-type silicon layer.
Although an example of the structure has been described, if the voltage applied to the entire laminated film and the direction in which current flows in the laminated film are made the same, and the barrier height of the gate electrode for each laminated film is taken into consideration, the types of impurities of the different gate electrodes and the substrate and Similar effects can be obtained with materials.

【０１２４】（第１４の実施形態）図２６は、本発明の
第１４の実施形態に係わるｎチャネルＭＩＳトランジス
タの素子構造を示す断面図である。(Fourteenth Embodiment) FIG. 26 is a sectional view showing an element structure of an n-channel MIS transistor according to a fourteenth embodiment of the present invention.

【０１２５】本実施形態において、ｐ型シリコン基板１
上に素子分離のためのシリコン熱酸化膜１２が形成され
ている。シリコン基板１の表面には、リンのイオン注入
によってｎ型のソース及びドレイン拡散層１０及び１１
が形成されている。シリコン基板１の表面には、第１乃
至第１３の実施形態で説明した絶縁層７が形成されてい
る。ゲート電極となる多結晶シリコン膜８上にはＣＶＤ
シリコン酸化膜９が形成されている。さらに、ゲート電
極の側壁にはシリコン窒化膜１３が形成されている。ま
た、全面にＣＶＤシリコン酸化膜１５を堆積後に、コン
タクト孔が開口され、配線となるアルミ電極１６がスパ
ッタにより形成されパターニングされている。In this embodiment, the p-type silicon substrate 1
A silicon thermal oxide film 12 for element isolation is formed thereon. The n-type source and drain diffusion layers 10 and 11 are formed on the surface of the silicon substrate 1 by ion implantation of phosphorus.
Are formed. On the surface of the silicon substrate 1, the insulating layer 7 described in the first to thirteenth embodiments is formed. CVD on polycrystalline silicon film 8 serving as a gate electrode
A silicon oxide film 9 is formed. Further, a silicon nitride film 13 is formed on the side wall of the gate electrode. After depositing a CVD silicon oxide film 15 on the entire surface, a contact hole is opened, and an aluminum electrode 16 serving as a wiring is formed by sputtering and patterned.

【０１２６】以上が、本発明の絶縁層を適用した一実施
形態を示すｎチャンネルトランジスタの構造断面図であ
る。また、第１乃至第１３の実施形態で説明した絶縁層
は不揮発性メモリ素子のゲート電極間絶縁膜、或いは容
量素子のキャパシタ絶縁膜にも適用できる。また、第６
乃至第１３の実施形態で説明した３つの絶縁膜を有する
絶縁層は不揮発性メモリ素子のトンネル絶縁膜にも適用
できる。The above is a structural sectional view of an n-channel transistor showing one embodiment to which the insulating layer of the present invention is applied. Further, the insulating layers described in the first to thirteenth embodiments can be applied to an insulating film between gate electrodes of a nonvolatile memory element or a capacitor insulating film of a capacitor. Also, the sixth
The insulating layer having three insulating films described in the thirteenth to thirteenth embodiments can be applied to a tunnel insulating film of a nonvolatile memory element.

【０１２７】［不揮発性半導体記憶装置］本発明者ら
は、不揮発性半導体記憶装置に関連し、低誘電率（大き
いバンドキャップ）の膜と高誘電率（小さいバンドギャ
ップ）の膜とを積層にした構造に対して鋭意研究及び各
種実験を行った。そして、低誘電率の絶縁膜と高誘電率
の絶縁膜を積層した構造において、積層膜全体を換算膜
厚一定にした状態で、複数の絶縁膜の各膜厚の割合
（比）に対するトンネル電流密度を調べた。その結果、
ある特定の材料選択における各々の膜厚比のある割合
で、絶縁層にかかる電圧が低いときには各絶縁膜単層よ
りもトンネル電流が低く抑えられ、その電圧からわずか
に電圧を増やすと各絶縁膜単層よりもトンネル電流を高
くできることがわかった。この特徴を不揮発性半導体記
憶装置、フラッシュメモリに適用すれば、換算膜厚６ｎ
ｍ以下の膜厚で１０年以上の長期間のデー夕保持と低電
圧でテータ消去及び書き込み可能な半導体装置を製作で
きる。[Non-Volatile Semiconductor Storage Device] The present inventors have related to a non-volatile semiconductor storage device by stacking a film having a low dielectric constant (large band cap) and a film having a high dielectric constant (small band gap). We conducted intensive research and various experiments on the obtained structure. In a structure in which a low-dielectric-constant insulating film and a high-dielectric-constant insulating film are stacked, the tunnel current with respect to the ratio (ratio) of each film thickness of the plurality of insulating films is kept in a state where the total thickness of the laminated film is constant. The density was checked. as a result,
At a certain ratio of each film thickness ratio in a specific material selection, when the voltage applied to the insulating layer is low, the tunnel current is suppressed lower than each insulating film single layer, and when the voltage is slightly increased from that voltage, each insulating film becomes It was found that the tunnel current can be higher than that of a single layer. If this feature is applied to a nonvolatile semiconductor memory device and a flash memory, the equivalent film thickness becomes 6n.
A semiconductor device capable of holding data for a long period of 10 years or more and erasing and writing data at a low voltage with a film thickness of less than m can be manufactured.

【０１２８】（第１５の実施形態）図３１は、本発明の
第１５の実施形態に係わる半導体装置を説明するための
もので、三つの絶縁膜が積層になっているＭＩＳ構造の
断面図である。不揮発性半導体記憶装置はこの構造を含
み構成される。(Fifteenth Embodiment) FIG. 31 is a cross-sectional view of a MIS structure in which three insulating films are stacked to explain a semiconductor device according to a fifteenth embodiment of the present invention. is there. The nonvolatile semiconductor memory device is configured to include this structure.

【０１２９】ｐ型シリコン基板５１の表面上に、シリコ
ン酸化膜５２、５４とチタン酸化膜５３からなる絶縁層
が形成され、その上にゲート電極５５が形成されてい
る。このＭＩＳ構造を形成するためには、まずｐ型シリ
コン基板５１の表面にシリコン酸化膜５２を形成する。
次いで、チタン酸化膜５３を形成する。さらに、シリコ
ン酸化膜５４を形成する。最後に、リンを２×１０²⁰ｃ
ｍ^-3拡散させたｎ+ ポリシリコンゲート電極５５を形成
する。このゲート電極は不揮発性半導体記憶装置におい
てフローティングゲート電極になる。On a surface of a p-type silicon substrate 51, an insulating layer composed of silicon oxide films 52 and 54 and a titanium oxide film 53 is formed, and a gate electrode 55 is formed thereon. To form this MIS structure, first, a silicon oxide film 52 is formed on the surface of a p-type silicon substrate 51.
Next, a titanium oxide film 53 is formed. Further, a silicon oxide film 54 is formed. Finally, add 2 × 10 ²⁰ c phosphorus
An n @ + polysilicon gate electrode 55 diffused by m ^{@ -3} is formed. This gate electrode becomes a floating gate electrode in the nonvolatile semiconductor memory device.

【０１３０】なお、ポリシリコンゲート電極５５は他の
材料でもよく、シリコン単結晶、アルミニウム（Ａ
ｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、チ
タン（Ｔｉ）、タングステン（Ｗ）、チタンナイトライ
ド（ＴｉＮ）、ジルコニウムナイトライド（ＺｒＮ）、
チタンシリサイド（ＴｉＳｉ）、タングステンシリサイ
ド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、タ
ンタルシリサイド（ＴａＳｉ）のいずれでも構わない。
また、シリコン酸化膜の形成方法は、熱酸化による方
法、ＣＶＤによる方法、ラジカルの酸素を使う方法など
何でも良く特定されない。チタン酸化膜の形成方法は、
ＣＶＤにより堆積し形成する方法、スパッタにより形成
する方法のいずれでも良く特定されない。ただし、各ゲ
ート電極材料ごとに仕事関数の値が変わるので、以下で
述べるバリアハイトの値は使用するゲート電極ごとに変
更して考える必要がある。Note that the polysilicon gate electrode 55 may be made of another material, such as silicon single crystal, aluminum (A
1), platinum (Pt), gold (Au), silver (Ag), titanium (Ti), tungsten (W), titanium nitride (TiN), zirconium nitride (ZrN),
Any of titanium silicide (TiSi), tungsten silicide (WSi), molybdenum silicide (MoSi), and tantalum silicide (TaSi) may be used.
Further, the method of forming the silicon oxide film is not specified by any method such as a method using thermal oxidation, a method using CVD, and a method using radical oxygen. The method for forming the titanium oxide film is as follows:
Neither a method of forming by depositing by CVD nor a method of forming by sputtering is well specified. However, since the value of the work function changes for each gate electrode material, it is necessary to change the barrier height value described below for each gate electrode used.

【０１３１】図３２は図３１のＭＩＳ構造のフラットバ
ンド電圧におけるエネルギーバンド図である。図の左か
らｎ+ ポリシリコンゲート電極５５のフェルミ準位
Ｅ_F 、伝導体Ｅ_C 、価電子帯Ｅ_V 、次はシリコン酸化膜
５４の伝導体及び価電子帯、次はチタン酸化膜５３の伝
導体及び価電子帯、次はシリコン酸化膜５２の伝導体及
び価電子帯、最後はｐ型シリコン基板５１のフェルミ準
位Ｅ_F 、伝導体Ｅ_C 、価電子帯Ｅ_V である。フラットバ
ンド電圧Ｖ_FBが積層にした絶縁膜５２、５３、５４にか
かっており、そのときｎ+ ポリシリコンゲート電極５５
のフェルミ準位Ｅ_Fとｐ型シリコン基板５１の伝導体Ｅ
_C が一致する。また、チタン酸化膜５３の実膜厚を
Ｔ₂ 、シリコン酸化膜５２、５４の実膜厚をＴ₁ 、
Ｔ₃ 、バリアハイトφ _B2をｎ+ ポリシリコンゲート電極
５５のフェルミ準位Ｅ_F とチタン酸化膜５３の伝導体Ｅ
_C の差、バリアハイトφ_B1（＝φ_B3）をｎ+ ポリシリコ
ンゲート電極５５のフェルミ準位Ｅ_F とシリコン酸化膜
５２の伝導体Ｅ_C の差とする。FIG. 32 shows a flat bar having the MIS structure of FIG.
FIG. 4 is an energy band diagram at the ground voltage. Left of figure
Fermi level of the n + polysilicon gate electrode 55
E_F, Conductor E_C, Valence band E_VNext is the silicon oxide film
54 and the valence band, and then the titanium oxide film 53
The conductor and the valence band, and then the conductor and the silicon oxide film 52
And the valence band, and finally the Fermi level of the p-type silicon substrate 51.
Rank E_F, Conductor E_C, Valence band E_VIt is. Flat bar
Voltage V_FBIs applied to the laminated insulating films 52, 53, 54.
At that time, the n + polysilicon gate electrode 55
Fermi level E of_FAnd conductor E of p-type silicon substrate 51
_CMatches. The actual thickness of the titanium oxide film 53 is
T_Two, The actual thickness of the silicon oxide films 52 and 54 is T₁,
T_Three, Barrier height φ _B2Is the n + polysilicon gate electrode
55 Fermi level E_FAnd conductor E of titanium oxide film 53
_CDifference, barrier height φ_B1(= Φ_B3) To n + polysilico
Level E of the gate electrode 55_FAnd silicon oxide film
52 conductor E_CAnd the difference.

【０１３２】図３３は図３１のＭＩＳ構造のｎ+ ポリシ
リコンゲート電極５５に負の電圧をかけ、絶縁膜５２、
５３，５４からなる絶縁層全体に電圧Ｖ_all がかかった
ときのエネルギーバンド図である。このとき、シリコン
酸化膜５２にはＶ₁ 、チタン酸化膜５３にはＶ₂ 、シリ
コン酸化膜５４にはＶ₃ の電圧がかかる。そして、ｎ+
ポリシリコンゲート電極５５から電子がトンネリングし
電流が流れる。FIG. 33 shows that a negative voltage is applied to the n + polysilicon gate electrode 55 having the MIS structure of FIG.
FIG. 7 is an energy band diagram when a voltage V _all is applied to the entire insulating layer composed of 53 and 54. At this time, V ₁ is applied to the silicon oxide film 52, V ₂ is applied to the titanium oxide film 53, and V ₃ is applied to the silicon oxide film 54. And n +
Electrons tunnel from the polysilicon gate electrode 55 and a current flows.

【０１３３】このＭＩＳ構造を流れるトンネル電流Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）は、前記の式（数２）により表現
できる。The tunnel current J flowing through the MIS structure
(T ₁ , T ₂ , T ₃ ) can be expressed by the above equation (Equation 2).

【０１３４】図３４は図３１のシリコン酸化膜５２、チ
タン酸化膜５３、シリコン酸化膜５４の積層構造を流れ
る電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものであ
る。積層膜５２、５３、５４全体の換算膜厚Ｔ_all,eff
を３．５ｎｍに固定した場合に、チタン酸化膜５３とシ
リコン酸化膜５２、５４の膜厚の割合を変えている。こ
こで、チタン酸化膜５３の誘電率ε₂ とシリコン酸化膜
５２（５４）の誘電率ε₁ （＝ε₃ ）はそれぞれ８９、
３．９、バリアハイトφ_B2、φ_B1（＝φ_B3）はそれぞれ
１．０、３．２ｅＶであり、温度は３００Ｋである。ま
た、真空中における電子の質量がｍのとき膜中をトンネ
リングしている電子の有効質量は０．４６ｍとしてい
る。FIG. 34 shows the calculated current densities J (T ₁ , T ₂ , T ₃ ) flowing through the laminated structure of the silicon oxide film 52, the titanium oxide film 53, and the silicon oxide film 54 of FIG. The converted film thickness T _{all, eff of the} entire laminated films 52, 53, 54
Is fixed to 3.5 nm, the ratio of the thickness of the titanium oxide film 53 to the thickness of the silicon oxide films 52 and 54 is changed. Here, the dielectric constant ε ₂ of the titanium oxide film 53 and the dielectric constant ε ₁ (= ε ₃ ) of the silicon oxide film 52 (54) are 89, respectively.
3.9, the barrier heights φ _B2 and φ _B1 (= φ _B3 ) are 1.0 and 3.2 eV, respectively, and the temperature is 300K. When the mass of electrons in a vacuum is m, the effective mass of electrons tunneling in the film is set to 0.46 m.

【０１３５】この図は絶縁層に電圧３Ｖと１Ｖをかけた
場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）
と、シリコン酸化膜５２、チタン酸化膜５３、シリコン
酸化膜５４との合計の換算膜厚Ｔ_all,eff が３．５ｎｍ
のときに占めるシリコン酸化膜５２（５４）の換算膜厚
Ｔ_1,eff との関係を表している。ただし、シリコン酸化
膜５２、５４は同じ膜厚にした。This figure shows the tunnel current density J (T ₁ , T ₂ , T ₃ ) flowing when voltages of 3 V and 1 V are applied to the insulating layer.
And the total converted thickness T _{all, eff of} the silicon oxide film 52, the titanium oxide film 53, and the silicon oxide film 54 are 3.5 nm.
_Represents the relationship with the equivalent thickness T1 _{, eff} of the silicon oxide film 52 (54) occupied in the case of ( ₁ ). However, the silicon oxide films 52 and 54 have the same thickness.

【０１３６】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が３．５ｎｍ（実膜厚Ｔ₂ が約７９．９ｎｍ）の
ときを表し、横軸が１．７５ｎｍのときはシリコン酸化
膜５２（５４）は換算膜厚Ｔ_{1, eff} （＝Ｔ_3,eff ）が
１．７５ｎｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も１．７５ｎ
ｍ）、つまりシリコン酸化膜の膜厚が３．５ｎｍであ
り、チタン酸化膜５２は無いことを表している。そし
て、横軸が０ｎｍと１．７５ｎｍの間のときは、シリコ
ン酸化膜５２、チタン酸化膜５３、シリコン酸化膜５４
の換算膜厚の合計 Ｔ_all,eff が３．５ｎｍのときに占め
るシリコン酸化膜５２（５４）の換算膜厚Ｔ_1,eff（＝
Ｔ_3,eff ）を表している。That is, when the horizontal axis is 0 nm, silicon oxide
There is no oxide film 52 (54), and the equivalent thickness T
_{2, eff}Is 3.5 nm (actual film thickness T_TwoIs about 79.9 nm)
When the horizontal axis is 1.75 nm, silicon oxide
The film 52 (54) has a reduced thickness T_{1, eff}(= T_{3, eff})But
1.75 nm (actual film thickness T₁(= T_Three) Also 1.75n
m), that is, the thickness of the silicon oxide film is 3.5 nm.
This indicates that the titanium oxide film 52 does not exist. Soshi
When the horizontal axis is between 0 nm and 1.75 nm, silicon
Oxide film 52, titanium oxide film 53, silicon oxide film 54
Of converted film thickness T_{all, eff} Occupies when is 3.5 nm
Film thickness T of the silicon oxide film 52 (54)_{1, eff}(=
T_{3, eff}).

【０１３７】絶縁層に１Ｖかかっているとき、チタン酸
化膜５３単層の場合（Ｔ_2,eff ＝３．５ｎｍ）からシリ
コン酸化膜５２（５４）が占める割合が増えていくと電
流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が１．
６６ｎｍで電流値は７．３４×１０^-17 Ａ／ｃｍ² と最
も抑えられ、そこから電流値は増加に転じる。When 1 V is applied to the insulating layer, the current value decreases as the proportion of the silicon oxide film 52 (54) increases from the case of the titanium oxide film 53 single layer (T _{2, eff} = 3.5 nm). And T _{1, eff} (= T _{3, eff} ) is 1.
At 66 nm, the current value is most suppressed at 7.34 × 10 ⁻¹⁷ A / cm ² , from which the current value starts to increase.

【０１３８】また、絶縁層に３Ｖかかっているとき、チ
タン酸化膜５３単層の場合（Ｔ_{2,ef f} ＝３．５ｎｍ）か
らシリコン酸化膜５２（５４）が占める割合が増えてい
くと電流値が高くなっていき、Ｔ_1,eff （ ＝
Ｔ_3,eff ）が１．１５ｎｍで電流値は６．３５×１０^-2
Ａ／ｃｍ² と最も高くなり、そこから電流値は減少に転
じる。[0138] In addition, when suffering 3V insulating layer, the titanium oxide film 53 when a single layer _{(T 2, ef f = 3.5nm} ) silicon oxide film 52 (54) the proportion goes up from current As the value increases, T _{1, eff} (=
T _{3, eff} ) is 1.15 nm and the current value is 6.35 × 10 ^-2.
A / cm ² is the highest, from which the current value starts to decrease.

【０１３９】トンネル絶縁膜の換算膜厚が３．５ｎｍの
場合において、電荷保持しているときの電圧が１Ｖでリ
ーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を注入
或いは放出する電圧が３Ｖでリーク電流が１０^-4Ａ／ｃ
ｍ² 以上が必要だとする。そのとき図３４より、チタン
酸化膜５３の膜厚が０．３４＜Ｔ_2,eff ＜０．６４
（７．７６＜Ｔ₂ ＜１４．６０）、シリコン酸化膜５２
（５４）の膜厚が１．４３＜Ｔ_1,eff （＝Ｔ₁ ）＜１．
５８であれば、その条件を満たすことになる。When the reduced thickness of the tunnel insulating film is 3.5 nm, the voltage during charge retention is 1 V, the leakage current is 10 ⁻¹⁵ A / cm ² or less, and the voltage at which charges are injected or discharged. Is 3V and the leakage current is 10 ^-4 A / c
m ² or more is that it is necessary. At this time, as shown in FIG. 34, the thickness of the titanium oxide film 53 is 0.34 <T _{2, eff} <0.64.
(7.76 <T ₂ <14.60), silicon oxide film 52
The film thickness of (54) is 1.43 <T _{1, eff} (= T ₁ ) <1.
If it is 58, the condition is satisfied.

【０１４０】図３５はチタン酸化膜とシリコン酸化膜の
各単層膜、及びその積層構造を流れる電流と電圧の関係
を示す。FIG. 35 shows the relationship between the current and voltage flowing through each single-layer film of a titanium oxide film and a silicon oxide film, and the laminated structure thereof.

【０１４１】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。１Ｖで電流値が１０^-15 Ａ／ｃ
ｍ² よりも高くなり、さらに３Ｖにおいて電流値が１０
^-4Ａ／ｃｍ² よりも低くなっている。従って、各単層膜
が換算膜厚３．５ｎｍの場合にはフラッシュメモリが要
求するスペックを満足することができない。The broken lines indicate the case of a single layer of a silicon oxide film and a single layer of a titanium oxide film. Current value is 10 ^-15 A / c at 1V
m ² , and the current value is 10 at 3V.
^-4 A / cm ² . Therefore, when each single-layer film has a reduced thickness of 3.5 nm, the specifications required by the flash memory cannot be satisfied.

【０１４２】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．５ｎｍ（Ｔ₂ は１１．４ｎｍ）、シリコン酸化膜Ｔ
_{1,ef f} は１．５ｎｍ（Ｔ₁ も１．５ｎｍ）である。電荷
を保持しているときにトンネル絶縁層にかかる電圧１Ｖ
において電流は１０^-15 Ａ／ｃｍ² 以下に抑えられ、電
荷を注入あるいは放出するために必要な電流１０^-4Ａ／
ｃｍ² 以上が３Ｖという低電圧において実現できる（図
３５中の符号Ａ、Ｂ参照）。The solid line shows the case where a titanium oxide film and a silicon oxide film are stacked. Thickness T _{2, eff} is 0.5nm titanium oxide film 53 (T ₂ are 11.4 nm), a silicon oxide film T
_{1, ef f} is 1.5nm (T ₁ also 1.5nm). The voltage applied to the tunnel insulating layer is 1 V while retaining electric charge.
In this case, the current is suppressed to 10 ⁻¹⁵ A / cm ² or less, and the current 10 ⁻⁴ A /
cm ² or more can be realized at a low voltage of 3 V (see symbols A and B in FIG. 35).

【０１４３】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして
３．５ｎｍの薄膜からなるフラッシュメモリが作製でき
る。In this way, if the tunnel insulating layer is formed by the laminated structure of the titanium oxide film 53 and the silicon oxide films 52 and 54 having the above-mentioned film thickness ratio, the thin film has a reduced thickness of 3.5 nm. A flash memory can be manufactured.

【０１４４】（第１６の実施形態）図３６は図３１の積
層膜５２、５３、５４全体の換算膜厚Ｔ_all,eff を３ｎ
ｍとした場合の、積層構造に流れる電流密度Ｊ（Ｔ₁ 、
Ｔ₂ 、Ｔ₃ ）を計算したものである。積層膜５２、５
３、５４全体の換算膜厚Ｔ_all,eff を３ｎｍに固定した
場合に、チタン酸化膜５３とシリコン酸化膜５２、５４
の膜厚の割合を変えている。(Sixteenth Embodiment) FIG. 36 shows the total equivalent film thickness T _{all, eff} of the laminated films 52, 53, 54 of FIG.
m, the current density J (T ₁ ,
T ₂ , T ₃ ). Laminated films 52, 5
When the equivalent film thickness T _{all, eff} of the whole 3, 54 is fixed to 3 nm, the titanium oxide film 53 and the silicon oxide films 52, 54
The ratio of the film thickness is changed.

【０１４５】この図は絶縁層に電圧２．５Ｖと０．７５
Ｖをかけた場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ
₂ 、Ｔ₃ ）と、シリコン酸化膜５２、チタン酸化膜５
３、シリコン酸化膜５４との合計の換算膜厚Ｔ_all,eff
が３ｎｍのときに占めるシリコン酸化膜５２（５４）の
換算膜厚Ｔ_1,eff との関係を表している。ただし、シリ
コン酸化膜５２と５４は同じ膜厚にした。This figure shows that the voltage of 2.5 V and 0.75 V was applied to the insulating layer.
V, the tunnel current density J (T ₁ , T
₂ , T ₃ ), the silicon oxide film 52 and the titanium oxide film 5
3. Total converted film thickness T _{all, eff} with silicon oxide film 54
_Represents a relationship with the converted film thickness T _{1, eff} of the silicon oxide film 52 (54) occupied when is 3 nm. However, the silicon oxide films 52 and 54 have the same thickness.

【０１４６】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が３ｎｍ（実膜厚Ｔ₂ が約６８．５ｎｍ）のとき
を表し、横軸が１．５ｎｍのときはシリコン酸化膜５２
（５４）は換算膜厚Ｔ_1,eff （＝Ｔ_3,eff ）が１．５ｎ
ｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も１．５ｎｍ）、つまりシリ
コン酸化膜の膜厚が３ｎｍであり、チタン酸化膜５２は
無いことを表している。そして、横軸が０ｎｍと１．５
ｎｍの間のときは、シリコン酸化膜５２、チタン酸化膜
５３、シリコン酸化膜５４の換算膜厚の合計Ｔ_all,eff
が３ｎｍのときに占めるシリコン酸化膜５２（５４）の
換算膜厚Ｔ1_,eff（＝Ｔ_3,eff ）を表している。That is, when the horizontal axis is 0 nm, there is no silicon oxide film 52 (54), and the titanium oxide film has a reduced thickness T.
_{2, eff} is 3 nm (the actual film thickness T ₂ is about 68.5 nm), and when the horizontal axis is 1.5 nm, the silicon oxide film 52
(54) has a converted film thickness T _{1, eff} (= T _{3, eff} ) of 1.5 n
m (the actual thickness T ₁ (= T ₃ ) is also 1.5 nm), that is, the thickness of the silicon oxide film is 3 nm, indicating that the titanium oxide film 52 is not present. And the horizontal axis is 0 nm and 1.5
When the distance is between nm, the total _{Tall, eff} of the converted thicknesses of the silicon oxide film 52, the titanium oxide film 53, and the silicon oxide film 54.
Represents the converted film thickness T1 _{, eff} (= T3 _{, eff} ) of the silicon oxide film 52 (54) occupied when is 3 nm.

【０１４７】絶縁層に０．７５Ｖかかっているとき、チ
タン酸化膜５３単層の場合（Ｔ_{2,ef f} ＝３ｎｍ）からシ
リコン酸化膜５２（５４）が占める割合が増えていくと
電流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が
１．４０ｎｍで電流値は１．０８×１０^-16 Ａ／ｃｍ²
と最も抑えられ、そこから電流値は増加に転じる。[0147] When suffering 0.75V insulating layer, the current value when the titanium oxide film 53 when a single layer _{(T 2, ef f = 3nm} ) silicon oxide film 52 (54) the proportion is gradually increased from T _{1 eff} (= T _{3, eff} ) is 1.40 nm and the current value is 1.08 × 10 ⁻¹⁶ A / cm ²
And the current value starts to increase.

【０１４８】また、絶縁層に２．５Ｖかかっていると
き、チタン酸化膜５３単層の場合（Ｔ _2,eff ＝３ｎｍ）
からシリコン酸化膜５２（５４）が占める割合が増えて
いくと電流値が高くなっていき、Ｔ_1,eff （＝
Ｔ_3,eff ）が１．１６ｎｍで電流値は３．８４×１０^-2
Ａ／ｃｍ² と最も高くなり、そこから電流値は減少に転
じる。If 2.5 V is applied to the insulating layer,
In the case of a single layer of titanium oxide film 53 (T _{2, eff}= 3nm)
Increases the proportion occupied by the silicon oxide film 52 (54)
The current value increases as_{1, eff}(=
T_{3, eff}) Is 1.16 nm and the current value is 3.84 × 10^-2
A / cm^TwoAnd the current value starts to decrease.
I will.

【０１４９】トンネル絶縁膜の換算膜厚が３ｎｍの場合
において、電荷保持しているときの電圧が０．７５Ｖで
リーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を注
入或いは放出する電圧が２．５Ｖでリーク電流が１０^-4
Ａ／ｃｍ² 以上が必要だとする。そのとき図３６より、
チタン酸化膜５３の膜厚が０．１６＜Ｔ_2,eff ＜０．
５６（３．６５＜Ｔ₂ ＜１２．８）、シリコン酸化膜５
２（５４）の膜厚が１．２２＜Ｔ_1,eff （＝Ｔ₁ ）＜
１．４２であれば、その条件を満たすことになる。In the case where the equivalent thickness of the tunnel insulating film is 3 nm, the voltage during charge retention is 0.75 V, the leakage current is 10 ⁻¹⁵ A / cm ² or less, and the voltage at which charges are injected or discharged. Is 2.5V and the leakage current is 10 ^-4
A / cm ² or more is required. At that time, from FIG.
When the thickness of the titanium oxide film 53 is 0.16 <T _{2, eff} <0.
56 (3.65 <T ₂ <12.8), silicon oxide film 5
2 (54) has a thickness of 1.22 <T _{1, eff} (= T ₁ ) <
If it is 1.42, the condition is satisfied.

【０１５０】図３７はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係であ
る。FIG. 37 shows the relationship between current and voltage flowing through each single-layer film of a titanium oxide film and a silicon oxide film, and the laminated structure thereof.

【０１５１】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。０．７５Ｖで電流値が１０^-15
Ａ／ｃｍ² よりも高くなり、さらに２．５Ｖにおいて電
流値が１０^-4Ａ／ｃｍ² よりも低くなっている。従っ
て、各単層膜が換算膜厚３ｎｍの場合にはフラッシュメ
モリが要求するスペックを満足することができない。The broken lines indicate the case of a single layer of a silicon oxide film and a single layer of a titanium oxide film. Current value is 10 ^-15 at 0.75V
A / cm ² , and the current value at 2.5 V is lower than 10 ⁻⁴ A / cm ² . Therefore, when each single-layer film has an equivalent film thickness of 3 nm, the specifications required by the flash memory cannot be satisfied.

【０１５２】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．２ｎｍ（Ｔ₂ は４．５６ｎｍ）、シリコン酸化膜Ｔ
_{1,ef f} は１．４ｎｍ（Ｔ₁ も１．４ｎｍ）である。電荷
を保持しているときにトンネル絶縁層にかかる電圧０．
７５Ｖにおいて電流は１０^-15 Ａ／ｃｍ² 以下に抑えら
れ、電荷を注入あるいは放出するために必要な電流１０
^-4Ａ／ｃｍ² 以上が２．５Ｖという低電圧において実現
できる（図３７中の符号Ａ、Ｂ参照）。The solid line shows the case where a titanium oxide film and a silicon oxide film are stacked. Thickness T _{2, eff} is 0.2nm titanium oxide film 53 (T ₂ is 4.56nm), the silicon oxide film T
_{1, ef f} is 1.4nm (T ₁ also 1.4nm). The voltage applied to the tunnel insulating layer when the electric charge is held is 0.
At 75 V, the current is suppressed to 10 ⁻¹⁵ A / cm ² or less, and the current required for injecting or discharging a charge is 10 10
^-4 A / cm ² or more can be realized at a low voltage of 2.5 V (see symbols A and B in FIG. 37).

【０１５３】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして３
ｎｍの薄膜からなるフラッシュメモリが作製できる。In this way, if the tunnel insulating layer is formed by the laminated structure of the titanium oxide film 53 and the silicon oxide films 52 and 54 having the above-mentioned film thickness ratio, the equivalent film thickness becomes 3
A flash memory made of a thin film of nm can be manufactured.

【０１５４】（第１７実施形態）図３８は図３１の積層
膜５２、５３、５４全体の換算膜厚Ｔ_all,eff を２．５
ｎｍとした場合の、積層構造に流れる電流密度Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものである。積層膜５
２、５３、５４全体の換算膜厚Ｔ_all,eff を２．５ｎｍ
に固定した場合に、チタン酸化膜５３とシリコン酸化膜
５２、５４の膜厚の割合を変えている。(Seventeenth Embodiment) FIG. 38 shows that the total equivalent film thickness T _{all, eff} of the laminated films 52, 53, 54 of FIG.
Density J flowing through the laminated structure when nm
(T ₁ , T ₂ , T ₃ ). Laminated film 5
The converted film thickness T _{all, eff} of 2 _, 53, 54 as a whole is 2.5 nm.
, The ratio of the thickness of the titanium oxide film 53 to the thickness of the silicon oxide films 52 and 54 is changed.

【０１５５】この図は絶縁層に電圧２Ｖと０．５Ｖをか
けた場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ
₃ ）と、シリコン酸化膜５２、チタン酸化膜５３、シリ
コン酸化膜５４との合計の換算膜厚Ｔ_all,eff が２．５
ｎｍのときに占めるシリコン酸化膜５２（５４）の換算
膜厚Ｔ_1,eff との関係を表している。ただし、シリコン
酸化膜５２と５４は同じ膜厚にした。This figure shows a tunnel current density J (T ₁ , T ₂ , T ₂₎ flowing when voltages of 2 V and 0.5 V are applied to the insulating layer.
₃ ) and the total equivalent thickness T _{all, eff of} the silicon oxide film 52, the titanium oxide film 53, and the silicon oxide film 54 is 2.5
The relationship with the equivalent film thickness T1 _{, eff} of the silicon oxide film 52 (54) occupied in nm. However, the silicon oxide films 52 and 54 have the same thickness.

【０１５６】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が２．５ｎｍ（実膜厚Ｔ₂ が約５７．０ｎｍ）の
ときを表し、横軸が１．２５ｎｍのときはシリコン酸化
膜５２（５４）は換算膜厚Ｔ_{1, eff} （＝Ｔ_3,eff ）が
１．２５ｎｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も１．２５ｎ
ｍ）、つまりシリコン酸化膜の膜厚が２．５ｎｍであ
り、チタン酸化膜５２は無いことを表している。そし
て、横軸が０ｎｍと１．２５ｎｍの間のときは、シリコ
ン酸化膜５２、チタン酸化膜５３、シリコン酸化膜５４
の換算膜厚の合計Ｔ_all,effが２．５ｎｍのときに占め
るシリコン酸化膜５２（５４）の換算膜厚Ｔ_1,eff （＝
Ｔ_3,eff ）を表している。That is, when the horizontal axis is 0 nm, there is no silicon oxide film 52 (54), and the titanium oxide film has a reduced thickness T.
_{2, eff} represents the time of 2.5 nm (real thickness T ₂ of about 57.0Nm), silicon oxide film 52 (54) when the horizontal axis of 1.25nm is equivalent thickness T _{1, eff} (= T _{3, eff} ) is 1.25 nm (actual film thickness T ₁ (= T ₃ ) is also 1.25 n)
m), that is, the thickness of the silicon oxide film is 2.5 nm, indicating that there is no titanium oxide film 52. When the horizontal axis is between 0 nm and 1.25 nm, the silicon oxide film 52, the titanium oxide film 53, and the silicon oxide film 54
Equivalent thickness T _{1, eff} of the total T _all of equivalent _thickness, the silicon oxide film _{52 eff} occupied at 2.5nm (54) (=
T _{3, eff} ).

【０１５７】絶縁層に０．５Ｖかかっているとき、チタ
ン酸化膜５３単層の場合（Ｔ_2,eff＝２．５ｎｍ）から
シリコン酸化膜５２（５４）が占める割合が増えていく
と電流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が
１．１４ｎｍで電流値は１．７０×１０^-16 Ａ／ｃｍ²
と最も抑えられ、そこから電流値は増加に転じる。When a voltage of 0.5 V is applied to the insulating layer, the current value increases as the proportion of the silicon oxide film 52 (54) increases from the case of a single layer of the titanium oxide film 53 (T _{2, eff} = 2.5 nm). And the current value is 1.70 × 10 ⁻¹⁶ A / cm ² when T _{1, eff} (= T _{3, eff} ) is 1.14 nm.
And the current value starts to increase.

【０１５８】また、絶縁層に２．０Ｖかかっていると
き、チタン酸化膜５３単層の場合（Ｔ _2,eff ＝２．５ｎ
ｍ）からシリコン酸化膜５２（５４）が占める割合が増
えていくと電流値が高くなっていき、Ｔ_1,eff （＝Ｔ
_3,eff ）が１．２５ｎｍで電流値は７．８１×１０^-2Ａ
／ｃｍ² と最も高くなり、そこから電流値は減少に転じ
る。When 2.0 V is applied to the insulating layer,
In the case of a single layer of titanium oxide film 53 (T _{2, eff}= 2.5n
m), the proportion occupied by the silicon oxide film 52 (54) increases
As the current increases, the current value increases, and T_{1, eff}(= T
_{3, eff}) Is 1.25 nm and the current value is 7.81 × 10^-2A
/ Cm^TwoAnd the current value starts to decrease from there
You.

【０１５９】トンネル絶縁膜の換算膜厚が２．５ｎｍの
場合において、電荷保持しているときの電圧が０．５Ｖ
でリーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を
注入或いは放出する電圧が２Ｖでリーク電流が１０^-4Ａ
／ｃｍ² 以上が必要だとする。そのとき図３８より、チ
タン酸化膜５３の膜厚が０．１８＜Ｔ_2,eff ＜０．３８
（４．１１＜Ｔ₂ ＜８．６７）、シリコン酸化膜５２
（５４）の膜厚が１．０６＜Ｔ_1,eff （＝Ｔ₁ ）＜１．
１６であれば、その条件を満たすことになる。In the case where the reduced thickness of the tunnel insulating film is 2.5 nm, the voltage when holding the electric charge is 0.5 V
, The leakage current is 10 ⁻¹⁵ A / cm ² or less, the voltage for injecting or releasing electric charge is 2 V, and the leakage current is 10 ⁻⁴ A.
/ Cm ² or more is required. 38, the thickness of the titanium oxide film 53 is 0.18 <T _{2, eff} <0.38
(4.11 <T ₂ <8.67), silicon oxide film 52
The film thickness of (54) is 1.06 <T _{1, eff} (= T ₁ ) <1.
If it is 16, the condition is satisfied.

【０１６０】図３９はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係であ
る。FIG. 39 shows the relationship between current and voltage flowing through each single-layered film of a titanium oxide film and a silicon oxide film, and a laminated structure thereof.

【０１６１】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。０．５Ｖで電流値が１０^-15 Ａ
／ｃｍ² よりも高くなり、さらに２Ｖにおいて電流値が
１０ ^-4Ａ／ｃｍ² よりも低くなっている。従って、各単
層膜が換算膜厚２．５ｎｍの場合にはフラッシュメモリ
が要求するスペックを満足することができない。A broken line indicates a single layer of silicon oxide film and titanic acid.
This is the case of a single-layer oxide film. Current value is 10 at 0.5V^-15A
/ Cm^TwoAnd the current value at 2V
10 ^-FourA / cm^TwoIs lower than. Therefore, each unit
Flash memory when the layer thickness is 2.5 nm
Can not meet the specifications required by.

【０１６２】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．２２ｎｍ（Ｔ₂ は５．０２ｎｍ）、シリコン酸化膜
Ｔ_{1, eff} は１．１４ｎｍ（Ｔ₁ も１．１４ｎｍ）であ
る。電荷を保持しているときにトンネル絶縁層にかかる
電圧０．５Ｖにおいて電流は１０^-15 Ａ／ｃｍ² 以下に
抑えられ、電荷を注入あるいは放出するために必要な電
流１０^-4Ａ／ｃｍ² 以上が２Ｖという低電圧において実
現できる（図３９中の符号Ａ、Ｂ参照）。The solid line shows the case where a titanium oxide film and a silicon oxide film are stacked. Thickness T _{2, eff} titanium oxide film 53 is 0.22 nm (T ₂ is 5.02nm), the silicon oxide film T _{1, eff} is 1.14 nm (T ₁ also 1.14 nm). At a voltage of 0.5 V applied to the tunnel insulating layer while retaining charges, the current is suppressed to 10 ^-15 A / cm ² or less, and the current required for injecting or discharging charges is 10 ^-4 A / cm ^2. The above can be realized at a low voltage of 2 V (see symbols A and B in FIG. 39).

【０１６３】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして
２．５ｎｍの薄膜からなるフラッシュメモリが作製でき
る。In this way, if the tunnel insulating layer is formed by the laminated structure of the titanium oxide film 53 and the silicon oxide films 52 and 54 having the above-mentioned film thickness ratio, the thin film has a reduced thickness of 2.5 nm. A flash memory can be manufactured.

【０１６４】（第１８実施形態）図４０は図３１の積層
膜５２、５３、５４全体の換算膜厚Ｔ_all,eff を５．５
ｎｍとした場合の、積層構造に流れる電流密度Ｊ
（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）を計算したものである。積層膜５
２、５３、５４全体の換算膜厚Ｔ_all,eff を５．５ｎｍ
に固定した場合に、チタン酸化膜５３とシリコン酸化膜
５２、５４の膜厚の割合を変えている。この図は絶縁層
に電圧５Ｖと２Ｖをかけた場合に流れるトンネル電流密
度Ｊ（Ｔ₁ 、Ｔ₂ 、Ｔ₃ ）と、シリコン酸化膜５２、チ
タン酸化膜５３、シリコン酸化膜５４との合計の換算膜
厚Ｔ_all,eff が５．５ｎｍのときに占めるシリコン酸化
膜５２（５４）の換算膜厚Ｔ_1,eff との関係を表してい
る。ただし、シリコン酸化膜５２と４は同じ膜厚にし
た。(Eighteenth Embodiment) FIG. 40 shows the reduced equivalent film thickness T _{all, eff} of the entire laminated films 52, 53, 54 of FIG.
Density J flowing through the laminated structure when nm
(T ₁ , T ₂ , T ₃ ). Laminated film 5
The converted film thickness T _{all, eff} of 2 _, 53, 54 as a whole is 5.5 nm.
, The ratio of the thickness of the titanium oxide film 53 to the thickness of the silicon oxide films 52 and 54 is changed. This figure shows the tunnel current density J (T ₁ , T ₂ , T ₃ ) flowing when voltages of 5 V and 2 V are applied to the insulating layer, and the total of the silicon oxide film 52, the titanium oxide film 53, and the silicon oxide film 54. It shows the relationship with the converted thickness T1 _{, eff} of the silicon oxide film 52 (54) occupied when the converted thickness Tall _{, eff} is 5.5 nm. However, the silicon oxide films 52 and 4 have the same thickness.

【０１６５】つまり、横軸が０ｎｍのときはシリコン酸
化膜５２（５４）は無く、チタン酸化膜は換算膜厚Ｔ
_2,eff が５．５ｎｍ（実膜厚Ｔ₂ が約１２５．６ｎｍ）
のときを表し、横軸が２．７５ｎｍのときはシリコン酸
化膜５２（５４）は換算膜厚Ｔ _1,eff （＝Ｔ_3,eff ）が
２．７５ｎｍ（実膜厚Ｔ₁ （＝Ｔ₃ ）も２．７５ｎ
ｍ）、つまりシリコン酸化膜の膜厚が５．５ｎｍであ
り、チタン酸化膜５２は無いことを表している。そし
て、横軸が０ｎｍと２．７５ｎｍの間のときは、シリコ
ン酸化膜５２、チタン酸化膜５３、シリコン酸化膜５４
の換算膜厚の合計Ｔ_{all,ef f} が５．５ｎｍのときに占め
るシリコン酸化膜５２（５４）の換算膜厚Ｔ_1,eff（＝
Ｔ_3,eff ）を表している。That is, when the horizontal axis is 0 nm, silicon oxide
There is no oxide film 52 (54), and the equivalent thickness T
_{2, eff}Is 5.5 nm (actual film thickness T_TwoIs about 125.6 nm)
When the horizontal axis is 2.75 nm, silicon acid
Film 52 (54) has a reduced thickness T _{1, eff}(= T_{3, eff})But
2.75 nm (actual film thickness T₁(= T_Three) Also 2.75n
m), that is, the thickness of the silicon oxide film is 5.5 nm.
This indicates that the titanium oxide film 52 does not exist. Soshi
When the horizontal axis is between 0 nm and 2.75 nm,
Oxide film 52, titanium oxide film 53, silicon oxide film 54
Of converted film thickness T_{all, ef f}Occupies when is 5.5 nm
Film thickness T of the silicon oxide film 52 (54)_{1, eff}(=
T_{3, eff}).

【０１６６】絶縁層に２Ｖかかっているとき、チタン酸
化膜５３単層の場合（Ｔ_2,eff ＝５．５ｎｍ）からシリ
コン酸化膜５２（５４）が占める割合が増えていくと電
流値が低くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）が２．
７２ｎｍで電流値は１．５６×１０^-7Ａ／ｃｍ² と最も
抑えられ、そこから電流値は増加に転じる。When 2 V is applied to the insulating layer, the current value decreases as the proportion of the silicon oxide film 52 (54) increases from the case of a single layer of the titanium oxide film 53 (T2 _{, eff} = 5.5 nm). And T _{1, eff} (= T _{3, eff} ) becomes 2.
At 72 nm, the current value is most suppressed to 1.56 × 10 ⁻⁷ A / cm ² , from which the current value starts to increase.

【０１６７】また、絶縁層に５Ｖかかっているとき、チ
タン酸化膜５３単層の場合（Ｔ_{2,ef f} ＝５．５ｎｍ）か
らシリコン酸化膜５２（５４）が占める割合が増えてい
くと電流値が高くなっていき、Ｔ_1,eff （＝Ｔ_3,eff ）
が１．１８ｎｍで電流値は１４８Ａ／ｃｍ² と最も高く
なり、そこから電流値は減少に転じる。[0167] In addition, when suffering 5V insulating layer, the titanium oxide film 53 when a single layer _{(T 2, ef f = 5.5nm} ) silicon oxide film 52 (54) the proportion goes up from current As the value increases, T _{1, eff} (= T _{3, eff} )
Is 1.18 nm, the current value is the highest at 148 A / cm ² , from which the current value starts to decrease.

【０１６８】トンネル絶縁膜の換算膜厚が５．５ｎｍの
場合において、電荷保持しているときの電圧が２Ｖでリ
ーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を注入
或いは放出する電圧が５Ｖでリーク電流が１０^-4Ａ／ｃ
ｍ² 以上が必要だとする。そのとき図４０より、チタン
酸化膜５３の膜厚が０．３４＜Ｔ_2,eff ＜０．８６
（７．７６＜Ｔ₂ ＜１９．６）、シリコン酸化膜５２
（５４）の膜厚が２．３２＜Ｔ_1,eff （＝Ｔ₁ ）＜２．
５８であれば、その条件を満たすことになる。When the reduced thickness of the tunnel insulating film is 5.5 nm, the voltage during charge retention is 2 V, the leak current is 10 ⁻¹⁵ A / cm ² or less, and the voltage at which charges are injected or discharged. Is 5V and the leakage current is 10 ^-4 A / c
m ² or more is that it is necessary. At this time, as shown in FIG. 40, the thickness of the titanium oxide film 53 is 0.34 <T _{2, eff} <0.86
(7.76 <T ₂ <19.6), silicon oxide film 52
The film thickness of (54) is 2.32 <T _{1, eff} (= T ₁ ) <2.
If it is 58, the condition is satisfied.

【０１６９】図４１はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係であ
る。FIG. 41 shows the relationship between the current and the voltage flowing through each single-layered film of the titanium oxide film and the silicon oxide film, and the laminated structure thereof.

【０１７０】破線は、シリコン酸化膜単層及びチタン酸
化膜単層の場合である。チタン酸化膜単層の場合、２Ｖ
で電流値が１０^-15 Ａ／ｃｍ² よりも高くなり、両場合
とも５Ｖにおいて電流値が１０^-4Ａ／ｃｍ² よりも低く
なっている。従って、各単層膜が換算膜厚５．５ｎｍの
場合にはフラッシュメモリが要求するスペックを満足す
ることができない。The broken lines indicate the case of a single layer of a silicon oxide film and a single layer of a titanium oxide film. 2V for single layer of titanium oxide film
, The current value is higher than 10 ⁻¹⁵ A / cm ² , and in both cases, the current value is lower than 10 ⁻⁴ A / cm ^{2 at} 5 V. Therefore, when each single-layer film has a reduced thickness of 5.5 nm, the specifications required by the flash memory cannot be satisfied.

【０１７１】実線は、チタン酸化膜とシリコン酸化膜の
積層の場合である。チタン酸化膜５３の膜厚Ｔ_2,eff は
０．７ｎｍ（Ｔ₂ は１６．０ｎｍ）、シリコン酸化膜Ｔ
_{1,ef f} は２．４ｎｍ（Ｔ₁ も２．４ｎｍ）である。電荷
を保持しているときにトンネル絶縁層にかかる電圧２Ｖ
において電流は１０^-15 Ａ／ｃｍ² 以下に抑えられ、電
荷を注入あるいは放出するために必要な電流１０^-4Ａ／
ｃｍ² 以上が５Ｖという低電圧において実現できる（図
４１中の符号Ａ、Ｂ参照）。The solid line shows the case where a titanium oxide film and a silicon oxide film are stacked. Thickness T _{2, eff} is 0.7nm titanium oxide film 53 (T ₂ are 16.0 nm), a silicon oxide film T
_{1, ef f} is 2.4nm (T ₁ also 2.4nm). 2V voltage applied to tunnel insulating layer while retaining charge
In this case, the current is suppressed to 10 ⁻¹⁵ A / cm ² or less, and the current 10 ⁻⁴ A /
cm ² or more can be realized at a low voltage of 5 V (see symbols A and B in FIG. 41).

【０１７２】このようにして、上述の膜厚の割合のチタ
ン酸化膜５３とシリコン酸化膜５２、５４の積層構造に
よってトンネル絶縁層を形成すれば、換算膜厚にして
５．５ｎｍの薄膜からなるフラッシュメモリが作製でき
る。In this manner, if the tunnel insulating layer is formed by the laminated structure of the titanium oxide film 53 and the silicon oxide films 52 and 54 having the above-mentioned film thickness ratio, the thin film has a reduced thickness of 5.5 nm. A flash memory can be manufactured.

【０１７３】（第１９の実施形態）図４２は、本発明の
第１９の実施形態に係わる半導体装置を説明するための
もので、二つの絶縁膜が積層になったものを並列に含ん
だ絶縁膜構造からなるＭＩＳ構造の断面図である。不揮
発性半導体記憶装置はこの構造を含み構成される。(Nineteenth Embodiment) FIG. 42 is a view for explaining a semiconductor device according to a nineteenth embodiment of the present invention. Insulation including two stacked insulating films in parallel. It is sectional drawing of the MIS structure which consists of a film structure. The nonvolatile semiconductor memory device is configured to include this structure.

【０１７４】ｐ型シリコン基板５１の表面上に、面積Ｓ
₁ の領域にシリコン酸化膜６２ａ、チタン酸化膜６３ａ
の順に積層した構造（ＳｉＯ₂ ／ＴｉＯ₂ ）と、面積Ｓ
₂ の領域にチタン酸化膜６３ｂ、シリコン酸化膜６２ｂ
の順に積層した構造（ＴｉＯ ₂ ／ＳｉＯ₂ ）が並列に形
成し、その上にリンを２×１０²⁰ｃｍ^-3拡散させたｎ+
ポリシリコンゲート電極５５を形成する。On the surface of p-type silicon substrate 51, area S
₁Silicon oxide film 62a and titanium oxide film 63a
(SiO 2)_Two/ TiO_Two) And the area S
_TwoRegion 63b, a titanium oxide film 63b and a silicon oxide film 62b
(TiO 2) _Two/ SiO_Two) Form in parallel
And then add phosphorus 2 × 10²⁰cm^-3Diffused n +
A polysilicon gate electrode 55 is formed.

【０１７５】この積層構造を流れるトンネル電流Ｊは次
式のように表現できる。The tunnel current J flowing through this laminated structure can be expressed as follows.

【０１７６】 Ｊ＝［Ｓ₁ Ｊ（Ｔ₁ 、Ｔ₂ ）＋Ｓ₂ Ｊ（Ｔ₂ 、Ｔ₁ ）］／（Ｓ₁ ＋Ｓ₂ ） …（数５） ここでＪ（Ｔ_i 、Ｔ_j ）とは、絶縁膜ｉ、ｊの順に電子
が流れる方向のトンネル電流を表し、Ｔ₁ 、Ｔ₂ はそれ
ぞれ、ＳｉＯ₂ 、ＴｉＯ₂ の実膜厚を表すものとする。
Ｊ（Ｔ_i 、Ｔ_j ）は、前記の式（数１）により表現でき
る。J = [S ₁ J (T ₁ , T ₂ ) + S ₂ J (T ₂ , T ₁ )] / (S ₁ + S ₂ ) (Equation 5) where J (T _i , T _j ) Represents the tunnel current in the direction in which electrons flow in the order of the insulating films i and j, and T ₁ and T ₂ represent the actual thicknesses of SiO ₂ and TiO ₂ , respectively.
J (T _i , T _j ) can be expressed by the above equation (Equation 1).

【０１７７】Ｊ（Ｔ₁ 、Ｔ₂ ）とＪ（Ｔ₂ 、Ｔ₁ ）は、
誘電率の低い膜に高い電場がかかるという性質から、膜
厚の比によらず［Ｊ（Ｔ₁ 、Ｔ₂ ）の絶対値］＞［Ｊ
（Ｔ₂、Ｔ₁ ）の絶対値］の関係を満たす傾向にある。
このことから、二つの絶縁膜が積層になったものを並列
に含んだこの構造では、電圧が正負それぞれの場合につ
いて常にＳｉＯ₂ 、ＴｉＯ₂ の順に電子が流れる方向の
電流Ｊ（Ｔ₁ 、Ｔ₂ ）が支配的になる。J (T ₁ , T ₂ ) and J (T ₂ , T ₁ ) are
Because of the property that a high electric field is applied to a film having a low dielectric constant, [absolute value of J (T ₁ , T ₂ )]> [J
(Absolute value of (T ₂ , T ₁ )].
For this reason, in this structure including two stacked insulating films in parallel, the current J (T ₁ , T ₁ , T _{2) in} the direction in which electrons always flow in the order of SiO ₂ and TiO ₂ for both positive and negative voltages ₂ ) becomes dominant.

【０１７８】図４３はシリコン酸化膜６２ａ（６２
ｂ）、チタン酸化膜６３ａ（６３ｂ）の積層構造を流れ
る電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）を計算したものである。積
層膜６２ａ、６３ａ（６２ｂ、６３ｂ）全体の換算膜厚
Ｔ_all,eff を３．５ｎｍに固定した場合に、チタン酸化
膜６３ａ（６３ｂ）とシリコン酸化膜６２ａ（６２ｂ）
の膜厚の割合を変えている。ここで、チタン酸化膜６３
ａ（６３ｂ）の誘電率ε₂とシリコン酸化膜６２ａ（６
２ｂ）の誘電率ε₁ はそれぞれ８９、３．９、バリアハ
イトφ_B2、φ_B1はそれぞれ１．０、３．２ｅＶであり、
温度は３００Ｋである。また、真空中における電子の質
量がｍのとき膜中をトンネリングしている電子の有効質
量は０．４６ｍ、シリコン酸化膜６２ａと６２ｂ、及
び、チタン酸化膜６３ａと６３ｂはそれぞれ同じ膜厚、
絶縁層の各領域の面積Ｓ₁ とＳ₂ は同じ大きさとしてい
る。FIG. 43 shows a silicon oxide film 62a (62
b), the current density J (T ₁ , T ₂ ) flowing through the laminated structure of the titanium oxide films 63a (63b) was calculated. When the equivalent film thickness T _{all, eff} of the entire stacked films 62a, 63a (62b, 63b) is fixed at 3.5 nm, the titanium oxide film 63a (63b) and the silicon oxide film 62a (62b)
The ratio of the film thickness is changed. Here, the titanium oxide film 63
dielectric constant epsilon ₂ and the silicon oxide film 62a of a (63b) (6
The dielectric constant ε ₁ of 2b) is 89 and 3.9, respectively, and the barrier heights φ _B2 and φ _B1 are 1.0 and 3.2 eV, respectively.
The temperature is 300K. When the mass of electrons in vacuum is m, the effective mass of electrons tunneling in the film is 0.46 m, the silicon oxide films 62a and 62b, and the titanium oxide films 63a and 63b have the same thickness, respectively.
The areas S ₁ and S ₂ of the respective regions of the insulating layer have the same size.

【０１７９】この図は絶縁層に電圧３Ｖと０．５Ｖをか
けた場合に流れるトンネル電流密度Ｊ（Ｔ₁ 、Ｔ₂ ）
と、シリコン酸化膜６２ａ（６２ｂ）、チタン酸化膜６
３ａ（６３ｂ）との合計の換算膜厚Ｔ_all,eff が３．５
ｎｍのときに占めるシリコン酸化膜６２ａ（６２ｂ）の
換算膜厚Ｔ_1,eff との関係を表している。This figure shows the tunnel current density J (T ₁ , T ₂ ) flowing when voltages of 3 V and 0.5 V are applied to the insulating layer.
And a silicon oxide film 62a (62b) and a titanium oxide film 6
3a (63b) and the total converted film thickness T _{all, eff} is 3.5
The relationship with the converted thickness T1 _{, eff} of the silicon oxide film 62a (62b) occupied in nm is shown.

【０１８０】つまり、横軸が０ｎｍのときはシリコン酸
化膜６２ａ（６２ｂ）は無く、チタン酸化膜６３ａ（６
３ｂ）は換算膜厚Ｔ_2,eff が３．５ｎｍ（実膜厚Ｔ₂ が
約７９．９ｎｍ）のときを表し、横軸が３．５ｎｍのと
きはシリコン酸化膜６２ａ（６２ｂ）は換算膜厚Ｔ
_1,eff が３．５ｎｍ（実膜厚Ｔ₁ も３．５ｎｍ）であ
り、チタン酸化膜６３ａ（６３ｂ）は無いことを表して
いる。そして、横軸が０ｎｍと３．５ｎｍの間のとき
は、シリコン酸化膜６２ａ（６２ｂ）、チタン酸化膜６
３ａ（６３ｂ）の換算膜厚の合計Ｔ_all,eff が３．５ｎ
ｍのときに占めるシリコン酸化膜６２ａ（６２ｂ）の換
算膜厚Ｔ_all,eff を表している。That is, when the horizontal axis is 0 nm, the silicon oxide film 62a (62b) does not exist, and the titanium oxide film 63a (6
3b) is equivalent thickness T _{2, eff} represents the time of 3.5 nm (real thickness T ₂ of about 79.9nm), silicon oxide film 62a (62b when the horizontal axis 3.5 nm) is converted film Thickness T
_{1, eff} is 3.5 nm (the actual film thickness T ₁ is also 3.5 nm), indicating that there is no titanium oxide film 63a (63b). When the horizontal axis is between 0 nm and 3.5 nm, the silicon oxide film 62a (62b) and the titanium oxide film 6
The total Tall _{, eff} of the converted film thickness of 3a (63b) is 3.5n
The converted thickness _{Tall, eff} of the silicon oxide film 62a (62b) occupied when m is shown.

【０１８１】絶縁層に０．５Ｖかかっているとき、チタ
ン酸化膜６３ａ（６３ｂ）単層の場合（Ｔ_2,eff ＝３．
５ｎｍ）からシリコン酸化膜６２ａ（６２ｂ）が占める
割合が増えていくと電流値が低くなっていき、Ｔ_1,eff
が３．３１ｎｍで電流値は７．３９×１０^-18 Ａ／ｃｍ
² と最も抑えられ、そこから電流値は増加に転じる。When 0.5 V is applied to the insulating layer, when the titanium oxide film 63a (63b) is a single layer (T _{2, eff} = 3.
5 nm), the current value decreases as the proportion occupied by the silicon oxide film 62a (62b) increases, and T _{1, eff}
Is 3.31 nm and the current value is 7.39 × 10 ⁻¹⁸ A / cm.
^The current is reduced to ² and the current value starts to increase.

【０１８２】また、絶縁層に３Ｖかかっているとき、チ
タン酸化膜６３ａ（６３ｂ）単層の場合（Ｔ_2,eff ＝
３．５ｎｍ）からシリコン酸化膜６２ａ（６２ｂ）が占
める割合が増えていくと電流値が高くなっていき、Ｔ
_1,eff が１．２４ｎｍで電流値は６．５４×１０Ａ／ｃ
ｍ² と最も高くなり、そこから電流値は減少に転じる。When 3 V is applied to the insulating layer, when the titanium oxide film 63a (63b) is a single layer (T _{2, eff} =
As the ratio occupied by the silicon oxide film 62a (62b) increases from 3.5 nm), the current value increases, and T
_{1, eff} is 1.24 nm and the current value is 6.54 × 10 A / c
m ² , from which the current value starts to decrease.

【０１８３】トンネル絶縁膜の換算膜厚が３．５ｎｍの
場合において、電荷保持しているときの電圧が０．５Ｖ
でリーク電流が１０^-15 Ａ／ｃｍ² 以下であり、電荷を
注入或いは放出する電圧が３Ｖでリーク電流が１０^-4Ａ
／ｃｍ² 以上が必要だとする。そのとき図４３より、チ
タン酸化膜６３ａ（６３ｂ）の膜厚０．６３＜Ｔ_{2,ef f}
＜１．０５（１４．４＜Ｔ₂ ＜２４．０）、シリコン酸
化膜６２ａ（６２ｂ）の膜厚が２．４５＜Ｔ_1,eff （＝
Ｔ₁ ）＜２．８７であれば、その条件を満たすことにな
る。In the case where the reduced thickness of the tunnel insulating film is 3.5 nm, the voltage when holding the electric charge is 0.5 V
, The leakage current is 10 ⁻¹⁵ A / cm ² or less, the voltage for injecting or releasing charges is 3 V, and the leakage current is 10 ⁻⁴ A.
/ Cm ² or more is required. From the time 43, the thickness of the titanium oxide film _{63a (63b) 0.63 <T 2} , ef f
<1.05 (14.4 <T ₂ <24.0), and the thickness of the silicon oxide film 62a (62b) is 2.45 <T _{1, eff} (=
If T ₁ ) <2.87, the condition is satisfied.

【０１８４】図４４はチタン酸化膜とシリコン酸化膜の
各単層膜、その積層構造を流れる電流と電圧の関係を示
す。FIG. 44 shows the relationship between current and voltage flowing through each single-layered film of a titanium oxide film and a silicon oxide film, and a laminated structure thereof.

【０１８５】破線は、それぞれ、シリコン酸化膜単層、
チタン酸化膜単層の場合である。各単層の場合は、０．
５Ｖで電流値が１０^-15 Ａ／ｃｍ² よりも高くなり、さ
らに３Ｖにおいて電流値が１０^-4Ａ／ｃｍ² よりも低く
なっている。従って、各単層膜が換算膜厚３．５ｎｍの
場合にはフラッシュメモリが要求するスペックを満たせ
ない。The broken lines indicate a single layer of a silicon oxide film,
This is the case of a single layer of a titanium oxide film. In the case of each single layer, 0.
At 5 V, the current value is higher than 10 ⁻¹⁵ A / cm ² , and at 3 V, the current value is lower than 10 ⁻⁴ A / cm ² . Therefore, when each single-layer film has a reduced thickness of 3.5 nm, the specifications required by the flash memory cannot be satisfied.

【０１８６】実線は、シリコン酸化膜、チタン酸化膜の
順に電子が流れる場合（ＳｉＯ₂ ／ＴｉＯ₂ ）である。
チタン酸化膜６３ａ（６３ｂ）の膜厚Ｔ_2,eff は０．９
ｎｍ（Ｔ₂ は２０．５ｎｍ）、シリコン酸化膜６２ａ
（６２ｂ）の膜厚Ｔ_1,eff は１．５ｎｍ（Ｔ₁ は１．５
ｎｍ）である。電荷を保持しているときにトンネル絶縁
層にかかる電圧０．５Ｖにおいて電流は１０^-15 Ａ／ｃ
ｍ² 以下に抑えられ、電荷を注入あるいは放出するため
に必要な電流１０^-4Ａ／ｃｍ² 以上が３Ｖという低電圧
において実現できる。The solid line indicates the case where electrons flow in the order of a silicon oxide film and a titanium oxide film (SiO ₂ / TiO ₂ ).
The thickness T2 _{, eff} of the titanium oxide film 63a (63b) is 0.9.
nm (T ₂ are 20.5 nm), a silicon oxide film 62a
The film thickness T _{1, eff} of (62b) is 1.5 nm (T ₁ is 1.5
nm). The current is 10 ⁻¹⁵ A / c at a voltage of 0.5 V applied to the tunnel insulating layer while retaining the electric charge.
m ² or less, and a current of 10 ⁻⁴ A / cm ² or more required for injecting or discharging charges can be realized at a low voltage of 3 V.

【０１８７】このようにして、上述の膜厚の割合のチタ
ン酸化膜６３ａ（６３ｂ）とシリコン酸化膜６２ａ（６
２ｂ）の積層構造によって図４２のトンネル絶縁層を形
成すれば、換算膜厚にして３．５ｎｍの薄膜からなるフ
ラッシュメモリが作製できる。In this manner, the titanium oxide film 63a (63b) and the silicon oxide film 62a (6
If the tunnel insulating layer of FIG. 42 is formed by the laminated structure of 2b), a flash memory composed of a thin film having a reduced thickness of 3.5 nm can be manufactured.

【０１８８】（第１５乃至第１９の実施形態に共通の事
項）上述の如く、第１５乃至第１９の実施形態は、リー
ク電流が極めて低く且つ低電圧でテータ消去及び書き込
みが可能となるような不揮発性半導体記憶装置の積層絶
縁膜を提供するものである。このため、表２に示すよう
に、積層絶縁膜におけるシリコン酸化膜（表２中Ｓｉ
Ｏ）とチタン酸化膜（表２中ＴｉＯ）との膜厚比の範囲
が設定されることが望ましい。なお、ここで、各構成膜
は少なくとも１原子層は存在することを前提とし、シリ
コン酸化物（ＳｉＯ₂ ）の１原子層は０．２５ｎｍ、チ
タン酸化物（ＴｉＯ₂ ）の１原子層は０．５ｎｍとす
る。表２において、「ＡＴＲ」及び「ＥＴＲ」は夫々実
膜厚比及び換算膜厚比を示す。(Matters Common to the Fifteenth to Nineteenth Embodiments) As described above, the fifteenth to nineteenth embodiments have an extremely low leakage current and enable data erasing and writing at a low voltage. An object of the present invention is to provide a laminated insulating film of a nonvolatile semiconductor memory device. For this reason, as shown in Table 2, as shown in FIG.
It is desirable to set the range of the thickness ratio between O) and the titanium oxide film (TiO in Table 2). Here, it is assumed that each constituent film has at least one atomic layer. One atomic layer of silicon oxide (SiO ₂ ) is 0.25 nm, and one atomic layer of titanium oxide (TiO ₂ ) is 0 atomic layer. 0.5 nm. In Table 2, “ATR” and “ETR” indicate the actual film thickness ratio and the converted film thickness ratio, respectively.

【０１８９】[0189]

【表２】 [Table 2]

【０１９０】第１５乃至第１９の実施形態において、シ
リコン酸化膜とチタン酸化膜とを積層にした絶縁層から
なるＭＩＳ構造について示したが、積層にする一つの絶
縁膜のバンドギャップが４．５以上（例えば、シリコン
酸化膜（ＳｉＯ₂ ）、シリコン酸窒化膜（ＳｉＯＮ）、
シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）であり、もう一つの絶縁
膜の誘電率が３０以上（例えば、ＴｉＯ₂ 膜、ＢＳＴ
（（Ｂａ、Ｓｒ）ＴｉＯ ₃ ）膜、ＳｒＴｉＯ₃ 膜、ＰＺ
Ｔ（（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃ ）膜、ＰＬＺＴ（（Ｐ
Ｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃ ））膜、Ｔａ₂ Ｏ₅ 膜）
であればよい。また、上記実施形態において、ゲート電
極ｎ+ ポリシリコン、基板がｐ型シリコン層表面のＭＩ
Ｓ構造の例を記載したが、積層膜全体にかかる電圧及び
積層膜に電流が流れる方向を同じにし、且つ各積層膜に
対するゲート電極のバリアハイトを考慮すれば、異なる
ゲート電極及び基板の不純物の型及び材料でも同様な効
果が得られる。In the fifteenth to nineteenth embodiments, the
From an insulating layer consisting of a laminate of a silicon oxide film and a titanium oxide film
MIS structure is shown, but one of the
The band gap of the edge film is 4.5 or more (for example, silicon
Oxide film (SiO_Two), Silicon oxynitride film (SiON),
Silicon nitride film (Si_ThreeN_Four) And another insulation
The dielectric constant of the film is 30 or more (for example, TiO_TwoMembrane, BST
((Ba, Sr) TiO _Three) Film, SrTiO_ThreeMembrane, PZ
T ((Pb (Zr, Ti) O_Three) Film, PLZT ((P
B, La) (Zr, Ti) O_Three)) Membrane, Ta_TwoO_Fivefilm)
Is good enough. Further, in the above embodiment, the gate
Pole n + polysilicon, substrate is MI of p-type silicon layer surface
Although the example of the S structure is described, the voltage applied to the entire laminated film and
Make the direction of current flow in the laminated films the same, and
Considering the barrier height of the gate electrode
Similar effects can be obtained with the types and materials of impurities in the gate electrode and substrate.
Fruit is obtained.

【０１９１】第１５乃至第１７の実施形態の三層膜にお
いて一層と二層或いは二層と三層の順が入れ替わった構
造でもよく、四層以上の多層膜でも構わない。また、一
層と三層の膜厚は同一の必要はなく、その膜厚を変えて
片側からの電流を流れやすくし、もう片側からの電流を
抑えることも可能である。The three-layered films of the fifteenth to seventeenth embodiments may have a structure in which the order of one layer and two layers or two layers and three layers is interchanged, or a multilayer film of four or more layers. Further, the thickness of the one layer and the thickness of the three layers do not need to be the same, and it is also possible to change the thickness so that current from one side can easily flow and current from the other side can be suppressed.

【０１９２】第１９の実施形態の二つの積層膜を並列に
含む構造において、二つ以上の積層膜を含んでも構わな
く、積層膜が占める領域の面積は同じ必要はない。ま
た、二つ以上含まれる各積層膜はそれぞれ異なる構造で
構わない。In the structure of the nineteenth embodiment including two laminated films in parallel, two or more laminated films may be included, and the areas occupied by the laminated films need not be the same. Further, each of the two or more stacked films may have a different structure.

【０１９３】（第２０の実施形態）図４５は第２０の実
施形態に係わる不揮発性半導体記憶装置のフローティン
グゲート型ｎチャンネルトランジスタの素子構造を示す
断面図である。(Twentieth Embodiment) FIG. 45 is a sectional view showing an element structure of a floating gate type n-channel transistor of a nonvolatile semiconductor memory device according to a twentieth embodiment.

【０１９４】本実施形態において、ｐ型シリコン基板７
１上に素子分離のためのシリコン熱酸化膜８３が形成さ
れている。シリコン基板表面には、リン或いはヒ素のイ
オン注入によってｎ型のソース／ドレイン拡散層８０が
形成されている。シリコン基板表面には第１５乃至第１
９の実施形態で説明した絶縁層７６が形成されている。
絶縁層７６上にフローティングゲート電極７７が形成さ
れ、更にその上にはゲート電極間絶縁膜７８を介してコ
ントロールゲート電極７９が形成されている。これらの
構造は、層間絶縁膜８１、８２により被覆され、ここ
に、コンタクト孔開口後、配線となるアルミ電極８４が
スパッタにより形成されパターニングされている。In this embodiment, the p-type silicon substrate 7
1, a silicon thermal oxide film 83 for element isolation is formed. An n-type source / drain diffusion layer 80 is formed on the surface of the silicon substrate by ion implantation of phosphorus or arsenic. The fifteenth through the first are on the silicon substrate surface.
The insulating layer 76 described in the ninth embodiment is formed.
A floating gate electrode 77 is formed on the insulating layer 76, and a control gate electrode 79 is further formed on the floating gate electrode 77 via an inter-gate electrode insulating film 78. These structures are covered with interlayer insulating films 81 and 82. Here, after opening a contact hole, an aluminum electrode 84 serving as a wiring is formed by sputtering and patterned.

【０１９５】以上が、本発明の絶縁層を適用した一実施
形態を示すフローティングゲート型ｎチャンネルトラン
ジスタの構造である。なお、第１５乃至第１９の実施形
態の絶縁層は不揮発性半導体記憶装置のゲート電極間絶
縁膜にも適用できる。The above is the structure of the floating gate type n-channel transistor showing one embodiment to which the insulating layer of the present invention is applied. Note that the insulating layers of the fifteenth to nineteenth embodiments can also be applied to an insulating film between gate electrodes of a nonvolatile semiconductor memory device.

【０１９６】本発明は、上記の実施例にのみ限定される
ものではなく、その主旨を逸脱しない範疇において種々
変形して実施することができる。The present invention is not limited to the above-described embodiments, but can be implemented in various modifications without departing from the spirit of the present invention.

【０１９７】[0197]

【発明の効果】本発明に係るＭＩＳ構造の半導体装置に
よれば、誘電率の高い絶縁膜と誘電率の低い絶縁膜を積
層した絶縁層を用い、この絶縁層の有限温度における熱
励起電流とフェルミ準位近傍からの電流の両方を抑える
ことができ、リーク電流の低減をはかることができる。According to the semiconductor device having the MIS structure according to the present invention, an insulating layer in which an insulating film having a high dielectric constant and an insulating film having a low dielectric constant are stacked is used. Both current from the vicinity of the Fermi level can be suppressed, and leakage current can be reduced.

【０１９８】本発明に係る不揮発性半導体記憶装置によ
れば、トンネル絶縁膜が換算膜厚で６ｎｍよりも薄膜で
ありながら、リーク電流が極めて低く抑えられるのでデ
ータ保持特性に要求されているスペックを満たし、しか
も従来よりも低電圧でテータ消去及び書き込みが可能と
なる。According to the nonvolatile semiconductor memory device of the present invention, since the tunnel insulating film is thinner than 6 nm in equivalent thickness, the leak current can be suppressed to an extremely low level. In addition, data erasing and writing can be performed at a lower voltage than before.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施形態を説明するためのもので、ｎ+
ポリシリコン／チタン酸化膜／シリコン窒化膜／ｐ型シ
リコン基板からなるＭＩＳ構造の断面図。FIG. 1 is a view for explaining a first embodiment, in which n +
Sectional drawing of the MIS structure which consists of a polysilicon / titanium oxide film / silicon nitride film / p-type silicon substrate.

【図２】図１のＭＩＳ構造のフラットバンドにおけるエ
ネルギーバンド図。FIG. 2 is an energy band diagram in a flat band of the MIS structure of FIG.

【図３】図１のＭＩＳ構造のゲートに負の電圧をかけた
ときのエネルギーバンド図。3 is an energy band diagram when a negative voltage is applied to the gate of the MIS structure in FIG.

【図４】図１のＭＩＳ構造における積層絶縁膜の膜厚比
とトンネル電流との関係（電圧０．５Ｖ、換算膜厚１．
５ｎｍ）を示す図。FIG. 4 shows the relationship between the thickness ratio of the laminated insulating film and the tunnel current in the MIS structure of FIG.
5 nm).

【図５】第２の実施形態を説明するためのもので、図１
のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流との
関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。FIG. 5 is a view for explaining a second embodiment, and FIG.
FIG. 4 is a diagram showing a relationship (voltage: 1.4 V, converted film thickness: 3 nm) between the film thickness ratio of the laminated insulating film having the MIS structure and the tunnel current.

【図６】第３の実施形態を説明するためのもので、図１
のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流との
関係（電圧０．５Ｖ、換算膜厚１．５ｎｍ）を示す図。FIG. 6 is a view for explaining a third embodiment, and FIG.
FIG. 5 is a diagram showing a relationship (voltage 0.5 V, converted film thickness 1.5 nm) between the film thickness ratio of the laminated insulating film having the MIS structure and the tunnel current.

【図７】第４の実施形態を説明するためのもので、図１
のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流との
関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。FIG. 7 is for explaining a fourth embodiment, and is similar to FIG.
FIG. 4 is a diagram showing a relationship (voltage: 1.4 V, converted film thickness: 3 nm) between the film thickness ratio of the laminated insulating film having the MIS structure and the tunnel current.

【図８】第５の実施形態を説明するためのもので、ｎ+
ポリシリコン／シリコン窒化膜／チタン酸化膜／ｐ型シ
リコン基板からなるＭＩＳ構造の断面図。FIG. 8 is a view for explaining a fifth embodiment, in which n +
FIG. 3 is a cross-sectional view of an MIS structure including a polysilicon / silicon nitride film / titanium oxide film / p-type silicon substrate.

【図９】図８のＭＩＳ構造のフラットバンドにおけるエ
ネルギーバンド図。9 is an energy band diagram in a flat band of the MIS structure in FIG.

【図１０】図８のＭＩＳ構造のゲートに負の電圧をかけ
たときのエネルギーバンド図。10 is an energy band diagram when a negative voltage is applied to the gate of the MIS structure in FIG.

【図１１】図８のＭＩＳ構造における積層絶縁膜の膜厚
比とトンネル電流との関係（電圧０．５Ｖ、換算膜厚
１．５ｎｍ）を示す図。11 is a diagram showing a relationship (voltage 0.5 V, converted thickness 1.5 nm) between the thickness ratio of the stacked insulating film and the tunnel current in the MIS structure in FIG.

【図１２】第６の実施形態を説明するためのもので、ｎ
+ ポリシリコン／シリコン窒化膜／チタン酸化膜／シリ
コン窒化膜／ｐ型シリコン基板からなるＭＩＳ構造の断
面図。FIG. 12 is a view for explaining the sixth embodiment, in which n
+ Sectional view of an MIS structure composed of polysilicon / silicon nitride / titanium oxide / silicon nitride / p-type silicon substrate.

【図１３】図１２のＭＩＳ構造のフラットバンドにおけ
るエネルギーバンド図。13 is an energy band diagram in a flat band of the MIS structure in FIG.

【図１４】図１２のＭＩＳ構造のゲートに負の電圧をか
けたときのエネルギーバンド図。14 is an energy band diagram when a negative voltage is applied to the gate of the MIS structure in FIG.

【図１５】図１２のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧０．５Ｖ、換算膜厚
１．５ｎｍ）を示す図。15 is a diagram showing a relationship (voltage 0.5 V, converted film thickness 1.5 nm) between the film thickness ratio of the laminated insulating film and the tunnel current in the MIS structure of FIG.

【図１６】第７の実施形態を説明するためのもので、図
１２のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流
との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。16 is a view for explaining the seventh embodiment, showing the relationship between the thickness ratio of the laminated insulating film having the MIS structure in FIG. 12 and the tunnel current (voltage 1.4 V, converted thickness 3 nm). .

【図１７】第８の実施形態を説明するためのもので、図
１２のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流
の関係（電圧０．５Ｖ、換算膜厚１．５ｎｍ）を示す
図。FIG. 17 is a view for explaining the eighth embodiment, and shows the relationship between the film thickness ratio of the laminated insulating film having the MIS structure of FIG. 12 and the tunnel current (voltage 0.5 V, converted film thickness 1.5 nm). FIG.

【図１８】第９の実施形態を説明するためのもので、図
１２のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電流
との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す図。18 is a view for explaining the ninth embodiment, showing the relationship between the thickness ratio of the laminated insulating film having the MIS structure in FIG. 12 and the tunnel current (voltage 1.4 V, converted thickness 3 nm). .

【図１９】第１０の実施形態を説明するためのもので、
ｎ+ ポリシリコン／チタン酸化膜／シリコン窒化膜／チ
タン酸化膜／ｐ型シリコン基板からなるＭＩＳ構造の断
面図。FIG. 19 is for explaining the tenth embodiment.
Sectional drawing of the MIS structure consisting of n + polysilicon / titanium oxide film / silicon nitride film / titanium oxide film / p-type silicon substrate.

【図２０】図１９のＭＩＳ構造のフラットバンドにおけ
るエネルギーバンド図。20 is an energy band diagram in a flat band of the MIS structure in FIG.

【図２１】図１９のＭＩＳ構造のゲートに負の電圧をか
けたときのエネルギーバンド図。21 is an energy band diagram when a negative voltage is applied to the gate of the MIS structure in FIG.

【図２２】図１９のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧０．５Ｖ、換算膜厚
１．５ｎｍ）を示す図。FIG. 22 is a diagram showing a relationship (voltage 0.5 V, converted film thickness 1.5 nm) between a film thickness ratio of a stacked insulating film and a tunnel current in the MIS structure in FIG. 19;

【図２３】第１１の実施形態を説明するためのもので、
図１９のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電
流との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す
図。FIG. 23 is for explaining the eleventh embodiment;
FIG. 20 is a diagram showing a relationship (voltage: 1.4 V, converted thickness: 3 nm) between the thickness ratio of the stacked insulating film having the MIS structure in FIG. 19 and the tunnel current.

【図２４】第１２の実施形態を説明するためのもので、
図１９のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電
流との関係（電圧０．５Ｖ、換算膜厚１．５ｎｍ）を示
す図。FIG. 24 is for describing a twelfth embodiment;
FIG. 20 is a diagram showing the relationship between the thickness ratio of the stacked insulating film having the MIS structure in FIG. 19 and the tunnel current (voltage 0.5 V, converted thickness 1.5 nm).

【図２５】第１３の実施形態を説明するためのもので、
図１９のＭＩＳ構造の積層絶縁膜の膜厚比とトンネル電
流との関係（電圧１．４Ｖ、換算膜厚３ｎｍ）を示す
図。FIG. 25 is for describing a thirteenth embodiment;
FIG. 20 is a diagram showing a relationship (voltage: 1.4 V, converted thickness: 3 nm) between the thickness ratio of the stacked insulating film having the MIS structure in FIG. 19 and the tunnel current.

【図２６】第１４の実施形態を説明するためのもので、
ｎチャンネルＭＩＳトランジスタの素子構造を示す断面
図。FIG. 26 is for describing a fourteenth embodiment;
FIG. 3 is a cross-sectional view illustrating an element structure of an n-channel MIS transistor.

【図２７】従来の問題点を説明するためのもので、電圧
を２Ｖ、換算膜厚を２．５ｎｍに固定した場合における
誘電率とトンネル電流密度との関係を示す図。FIG. 27 is a view for explaining a conventional problem, showing the relationship between the dielectric constant and the tunnel current density when the voltage is fixed at 2 V and the converted film thickness is fixed at 2.5 nm.

【図２８】誘電率とバリアハイトとの関係を示す図。FIG. 28 is a diagram showing a relationship between a dielectric constant and a barrier height.

【図２９】従来のＭＩＳ構造における積層絶縁膜の膜厚
比とトンネル電流との関係を示す図。FIG. 29 is a diagram showing a relationship between a thickness ratio of a stacked insulating film and a tunnel current in a conventional MIS structure.

【図３０】従来のＭＩＳ構造における積層絶縁膜の膜厚
比とトンネル電流との関係を示す図。FIG. 30 is a diagram showing a relationship between a thickness ratio of a stacked insulating film and a tunnel current in a conventional MIS structure.

【図３１】第１５の実施形態を説明するためのもので、
ｎ+ ポリシリコン／シリコン酸化膜／チタン酸化膜／シ
リコン酸化膜／ｐ型シリコン基板からなるＭＩＳ構造の
断面図。FIG. 31 is for describing a fifteenth embodiment;
Sectional drawing of the MIS structure consisting of n + polysilicon / silicon oxide film / titanium oxide film / silicon oxide film / p-type silicon substrate.

【図３２】図３１のＭＩＳ構造のフラットバンド電圧に
おけるエネルギーバンド図。FIG. 32 is an energy band diagram of the MIS structure of FIG. 31 at a flat band voltage.

【図３３】図３１のＭＩＳ構造のゲートに負の電圧をか
けたときのエネルギーバンド図。FIG. 33 is an energy band diagram when a negative voltage is applied to the gate of the MIS structure in FIG. 31;

【図３４】図３１のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧１Ｖと３Ｖ、換算膜
厚３．５ｎｍ）を示す図。FIG. 34 is a diagram showing a relationship (voltages of 1 V and 3 V, reduced film thickness of 3.5 nm) between the thickness ratio of the laminated insulating film and the tunnel current in the MIS structure of FIG. 31;

【図３５】図３１のＭＩＳ構造におけるトンネル電流と
電圧の関係（換算膜厚３．５ｎｍ）を示す図。FIG. 35 is a diagram showing a relationship between tunnel current and voltage (converted film thickness: 3.5 nm) in the MIS structure in FIG. 31;

【図３６】第１６の実施形態を説明するためのもので、
図３１のＭＩＳ構造における積層絶縁膜の膜厚比とトン
ネル電流との関係（電圧０．７５Ｖと２Ｖ、換算膜厚３
ｎｍ）を示す図。FIG. 36 is a view for explaining the sixteenth embodiment.
The relationship between the thickness ratio of the laminated insulating film and the tunnel current in the MIS structure in FIG. 31 (voltages 0.75 V and 2 V, converted thickness 3
FIG.

【図３７】第１６の実施形態を説明するためのもので、
図３１のＭＩＳ構造におけるトンネル電流と電圧の関係
（換算膜厚３ｎｍ）を示す図。FIG. 37 is for describing the sixteenth embodiment.
FIG. 32 is a diagram showing a relationship between tunnel current and voltage (converted film thickness: 3 nm) in the MIS structure of FIG. 31.

【図３８】第１７の実施形態を説明するためのもので、
図３１のＭＩＳ構造における積層絶縁膜の膜厚比とトン
ネル電流との関係（電圧０．５Ｖと２Ｖ、換算膜厚２．
５ｎｍ）を示す図。FIG. 38 is for describing a seventeenth embodiment.
The relationship between the film thickness ratio of the laminated insulating film and the tunnel current in the MIS structure of FIG. 31 (voltages 0.5 V and 2 V, converted film thickness 2.V).
5 nm).

【図３９】第１７の実施形態を説明するためのもので、
図３１のＭＩＳ構造におけるトンネル電流と電圧の関係
（換算膜厚２．５ｎｍ）を示す図。FIG. 39 is for describing a seventeenth embodiment.
FIG. 32 is a diagram showing a relationship between tunnel current and voltage (converted film thickness of 2.5 nm) in the MIS structure of FIG. 31.

【図４０】第１８の実施形態を説明するためのもので、
図３１のＭＩＳ構造における積層絶縁膜の膜厚比とトン
ネル電流との関係（電圧２Ｖと５Ｖ、換算膜厚５．５ｎ
ｍ）を示す図。FIG. 40 is for describing the eighteenth embodiment.
The relationship between the thickness ratio of the laminated insulating film and the tunnel current in the MIS structure of FIG. 31 (voltages 2 V and 5 V, converted thickness 5.5 n)
FIG.

【図４１】第１８の実施形態を説明するためのもので、
図３１のＭＩＳ構造におけるトンネル電流と電圧の関係
（換算膜厚５．５ｎｍ）を示す図。FIG. 41 is for describing the eighteenth embodiment.
FIG. 32 is a diagram showing the relationship between tunnel current and voltage (converted film thickness: 5.5 nm) in the MIS structure in FIG. 31.

【図４２】第１９の実施形態を説明するためのもので、
ｎ+ ポリシリコン／シリコン酸化膜・チタン酸化膜／チ
タン酸化膜・シリコン酸化膜／ｐ型シリコン基板からな
るＭＩＳ構造の断面図。FIG. 42 is for explaining the nineteenth embodiment.
Sectional view of the MIS structure composed of n @ + polysilicon / silicon oxide film / titanium oxide film / titanium oxide film / silicon oxide film / p-type silicon substrate.

【図４３】図４２のＭＩＳ構造における積層絶縁膜の膜
厚比とトンネル電流との関係（電圧０．５Ｖと３Ｖ、換
算膜厚３．５ｎｍ）を示す図。43 is a view showing the relationship between the thickness ratio of the laminated insulating film and the tunnel current in the MIS structure in FIG. 42 (voltages 0.5 V and 3 V, reduced thickness 3.5 nm).

【図４４】図４２のＭＩＳ構造におけるトンネル電流と
電圧の関係（換算膜厚３．５ｎｍ）を示す図。FIG. 44 is a view showing the relationship between tunnel current and voltage (converted film thickness: 3.5 nm) in the MIS structure of FIG. 42;

【図４５】第２０の実施形態を説明するためのもので、
不揮発性半導体記憶装置のフローティングゲート型ｎチ
ャンネルトランジスタの素子構造を示す断面図。FIG. 45 is for describing the twentieth embodiment;
FIG. 4 is a cross-sectional view showing the element structure of a floating gate type n-channel transistor of a nonvolatile semiconductor memory device.

【符号の説明】[Explanation of symbols]

１…シリコン基板 ２、５…シリコン窒化膜 ３、６…チタン酸化膜 ４…ゲート電極 ７…絶縁層 ８…ゲート電極 ９…シリコン酸化膜 １０、１１…ソース及びドレイン拡散層 １２…素子分離絶縁膜 １３…シリコン窒化膜 １４…シリサイド膜 １５…ＣＶＤ酸化膜 １６…アルミ電極 ５１…シリコン基板 ５２、５４…シリコン酸化膜 ５３…チタン酸化膜 ５５…ゲート電極 ６２ａ、６２ｂ…シリコン酸化膜 ６３ａ、６３ｂ…チタン酸化膜 ７１…シリコン基板 ７６…絶縁層 ７７…フローティングゲート電極 ７８…絶縁膜 ７９…コントロールゲート電極 ８０…ソース／ドレイン拡散層 ８１、８２…層間絶縁膜 ８３…素子分離絶縁膜 ８４…アルミ電極８４ DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2, 5 ... Silicon nitride film 3, 6 ... Titanium oxide film 4 ... Gate electrode 7 ... Insulating layer 8 ... Gate electrode 9 ... Silicon oxide film 10, 11 ... Source and drain diffusion layer 12 ... Element isolation insulating film DESCRIPTION OF SYMBOLS 13 ... Silicon nitride film 14 ... Silicide film 15 ... CVD oxide film 16 ... Aluminum electrode 51 ... Silicon substrate 52, 54 ... Silicon oxide film 53 ... Titanium oxide film 55 ... Gate electrode 62a, 62b ... Silicon oxide film 63a, 63b ... Titanium Oxide film 71 silicon substrate 76 insulating layer 77 floating gate electrode 78 insulating film 79 control gate electrode 80 source / drain diffusion layers 81 and 82 interlayer insulating film 83 element isolation insulating film 84 aluminum electrode 84

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】半導体から実質的になる下地層と、前記下
地層上に配設された絶縁層と、前記絶縁層上に配設され
た電極と、を具備し、前記下地層と前記電極との間に前
記絶縁層が挟まれるＭＩＳ半導体装置であって、 前記絶縁層は積層された第１及び第２絶縁膜を具備し、
前記第１絶縁膜は、シリコン酸化物、シリコン酸窒化
物、シリコン窒化物からなる群から選択された材料から
実質的になり、前記第２絶縁膜はチタン酸化物から実質
的になることと、 前記絶縁層は誘電率に基づいてシリコン酸化物に換算し
た換算膜厚が３ｎｍ以下で、且つ前記第１絶縁膜の実際
の厚さの前記第２絶縁膜の実際の厚さに対する実膜厚比
が０．００８８〜６．５の範囲にあるように設定される
ことと、を特徴とするＭＩＳ半導体装置。An insulating layer disposed on the underlying layer; an electrode disposed on the insulating layer; and an electrode disposed on the insulating layer. A MIS semiconductor device in which the insulating layer is interposed between the first and second insulating films, wherein the insulating layer includes first and second insulating films stacked,
The first insulating film is substantially made of a material selected from the group consisting of silicon oxide, silicon oxynitride, and silicon nitride, and the second insulating film is substantially made of titanium oxide; The insulating layer has a converted thickness of 3 nm or less converted into silicon oxide based on a dielectric constant, and an actual thickness ratio of an actual thickness of the first insulating film to an actual thickness of the second insulating film. Is set to be in the range of 0.0088 to 6.5. 【請求項２】前記換算膜厚が１．５ｎｍ以下で、前記実
膜厚比が０．００８８〜１．５５の範囲にあることを特
徴とする請求項１に記載のＭＩＳ半導体装置。2. The MIS semiconductor device according to claim 1, wherein said reduced film thickness is 1.5 nm or less, and said actual film thickness ratio is in a range of 0.0088 to 1.55. 【請求項３】前記換算膜厚が１．５〜３ｎｍで、前記実
膜厚比が０．０１４〜６．５の範囲にあることを特徴と
する請求項１に記載のＭＩＳ半導体装置。3. The MIS semiconductor device according to claim 1, wherein said reduced film thickness is 1.5 to 3 nm, and said actual film thickness ratio is in a range of 0.014 to 6.5. 【請求項４】半導体から実質的になる下地層と、前記下
地層上に配設された絶縁層と、前記絶縁層上に配設され
た電極と、を具備し、前記下地層と前記電極との間に前
記絶縁層が挟まれるＭＩＳ半導体装置であって、 前記絶縁層は積層された第１、第２及び第３絶縁膜を具
備すると共に前記第１及び第３絶縁膜の間に前記第２絶
縁膜が挟まれることと、前記第１及び第３絶縁膜は、シ
リコン酸化物、シリコン酸窒化物、シリコン窒化物から
なる群から選択された材料から実質的になり、前記第２
絶縁膜はチタン酸化物から実質的になることと、 前記絶縁層は誘電率に基づいてシリコン酸化物に換算し
た換算膜厚が３ｎｍ以下で、且つ前記第１及び第３絶縁
膜の実際の厚さの合計値の前記第２絶縁膜の実際の厚さ
に対する実膜厚比が０．００２〜５．９２の範囲にある
ように設定されることと、を特徴とするＭＩＳ半導体装
置。4. An underlayer comprising substantially a semiconductor, an insulating layer disposed on the underlayer, and an electrode disposed on the insulating layer, wherein the underlayer and the electrode A MIS semiconductor device in which the insulating layer is interposed between the first and third insulating films, wherein the insulating layer includes first, second, and third insulating films that are stacked. When the second insulating film is sandwiched, the first and third insulating films are substantially made of a material selected from the group consisting of silicon oxide, silicon oxynitride, and silicon nitride.
The insulating film is substantially made of titanium oxide, the converted thickness of the insulating layer is 3 nm or less converted into silicon oxide based on the dielectric constant, and the actual thickness of the first and third insulating films is A ratio of the total thickness of the second insulating film to the actual thickness of the second insulating film is set in a range of 0.002 to 5.92. 【請求項５】前記換算膜厚が１．５ｎｍ以下で、前記実
膜厚比が０．００２〜０．６１の範囲にあることを特徴
とする請求項４に記載のＭＩＳ半導体装置。5. The MIS semiconductor device according to claim 4, wherein said reduced film thickness is 1.5 nm or less, and said actual film thickness ratio is in a range of 0.002 to 0.61. 【請求項６】前記換算膜厚が１．５〜３ｎｍで、前記実
膜厚比が０．００２〜５．９２の範囲にあることを特徴
とする請求項４に記載のＭＩＳ半導体装置。6. The MIS semiconductor device according to claim 4, wherein said reduced film thickness is 1.5 to 3 nm, and said actual film thickness ratio is in a range of 0.002 to 5.92. 【請求項７】半導体から実質的になる下地層と、前記下
地層上に配設された絶縁層と、前記絶縁層上に配設され
た電極と、を具備し、前記下地層と前記電極との間に前
記絶縁層が挟まれるＭＩＳ半導体装置であって、 前記絶縁層は積層された第１、第２及び第３絶縁膜を具
備すると共に前記第１及び第３絶縁膜の間に前記第２絶
縁膜が挟まれることと、前記第１及び第３絶縁膜はチタ
ン酸化物から実質的になり、前記第２絶縁膜は、シリコ
ン酸化物、シリコン酸窒化物、シリコン窒化物からなる
群から選択された材料から実質的になることと、 前記絶縁層は誘電率に基づいてシリコン酸化物に換算し
た換算膜厚が３ｎｍ以下で、且つ前記第２絶縁膜の実際
の厚さの前記第１及び第３絶縁膜の実際の厚さの合計値
に対する実膜厚比が０．００８〜１２．９の範囲にある
ように設定されることと、を特徴とするＭＩＳ半導体装
置。7. An underlayer comprising substantially a semiconductor, an insulating layer disposed on the underlayer, and an electrode disposed on the insulating layer, wherein the underlayer and the electrode are provided. A MIS semiconductor device in which the insulating layer is interposed between the first and third insulating films, wherein the insulating layer includes first, second, and third insulating films that are stacked. When the second insulating film is sandwiched, the first and third insulating films are substantially made of titanium oxide, and the second insulating film is made of silicon oxide, silicon oxynitride, and silicon nitride. And the insulating layer has a converted thickness of 3 nm or less converted into silicon oxide based on a dielectric constant, and the second insulating film has an actual thickness equal to or less than 3 nm. The ratio of the actual thickness to the sum of the actual thicknesses of the first and third insulating films is 0.00 MIS semiconductor device according to claim, and being set to be in the range of ～12.9. 【請求項８】前記換算膜厚が１．５ｎｍ以下で、前記実
膜厚比が０．０１７〜２．４６の範囲にあることを特徴
とする請求項７に記載のＭＩＳ半導体装置。8. The MIS semiconductor device according to claim 7, wherein said reduced film thickness is 1.5 nm or less, and said actual film thickness ratio is in a range of 0.017 to 2.46. 【請求項９】前記換算膜厚が１．５〜３ｎｍで、前記実
膜厚比が０．００８〜１２．９の範囲にあることを特徴
とする請求項７に記載のＭＩＳ半導体装置。9. The MIS semiconductor device according to claim 7, wherein said reduced film thickness is 1.5 to 3 nm, and said actual film thickness ratio is in a range of 0.008 to 12.9. 【請求項１０】前記下地層の表面内に、チャネル領域
と、前記チャネル領域を挟む一対のソース／ドレイン領
域と、が形成され、前記電極は前記絶縁層を介して前記
チャネル領域に対向するゲート電極からなることを特徴
とする請求項１乃至９のいずれかに記載のＭＩＳ半導体
装置。10. A channel region and a pair of source / drain regions sandwiching the channel region are formed in the surface of the underlayer, and the electrode is a gate facing the channel region via the insulating layer. The MIS semiconductor device according to claim 1, comprising an electrode. 【請求項１１】前記絶縁層はキャパシタ絶縁層からな
り、前記下地層及び前記電極は一対のキャパシタ電極か
らなることを特徴とする請求項１乃至９のいずれかに記
載のＭＩＳ半導体装置。11. The MIS semiconductor device according to claim 1, wherein said insulating layer comprises a capacitor insulating layer, and said base layer and said electrode comprise a pair of capacitor electrodes. 【請求項１２】チャネル領域と、前記チャネル領域を挟
む一対のソース／ドレイン領域と、が表面内に形成され
た半導体から実質的になる下地層と、 前記下地層上に配設されたトンネル絶縁層と、 前記トンネル絶縁層上に配設されたフローティングゲー
ト電極と、を具備し、前記フローティングゲート電極は
前記トンネル絶縁層を介して前記チャネル領域に対向す
る不揮発性半導体記憶装置であって、 前記トンネル絶縁層は、積層された第１、第２及び第３
絶縁膜を具備すると共に前記第１及び第３絶縁膜の間に
前記第２絶縁膜が挟まれることと、前記第１及び第３絶
縁膜は、シリコン酸化物、シリコン酸窒化物、シリコン
窒化物からなる群から選択された材料から実質的にな
り、前記第２絶縁膜はチタン酸化物から実質的になるこ
とと、 前記トンネル絶縁層は誘電率に基づいてシリコン酸化物
に換算した換算膜厚が６ｎｍ以下に設定されることと、
を特徴とする不揮発性半導体記憶装置。12. A base layer substantially made of a semiconductor formed in a surface of a channel region and a pair of source / drain regions sandwiching the channel region, and a tunnel insulating layer provided on the base layer. A floating gate electrode disposed on the tunnel insulating layer, wherein the floating gate electrode faces the channel region via the tunnel insulating layer, The first, second and third tunnel insulating layers are stacked.
An insulating film is provided, the second insulating film is sandwiched between the first and third insulating films, and the first and third insulating films are made of silicon oxide, silicon oxynitride, silicon nitride Wherein the second insulating film is substantially made of titanium oxide, and the tunnel insulating layer has a reduced thickness converted to silicon oxide based on a dielectric constant. Is set to 6 nm or less;
A nonvolatile semiconductor memory device characterized by the above-mentioned. 【請求項１３】前記換算膜厚が５．５ｎｍ以下で、前記
第１及び第３絶縁膜の実際の厚さの合計値の前記第２絶
縁膜の実際の厚さに対する実膜厚比が０．０７６〜０．
３８９の範囲にあることを特徴とする請求項１２に記載
の不揮発性半導体記憶装置。13. The actual film thickness ratio of the sum of the actual thicknesses of the first and third insulating films to the actual thickness of the second insulating film when the reduced film thickness is 5.5 nm or less. .076-0.
13. The nonvolatile semiconductor memory device according to claim 12, wherein the range is 389. 【請求項１４】チャネル領域と、前記チャネル領域を挟
む一対のソース／ドレイン領域と、が表面内に形成され
た半導体から実質的になる下地層と、 前記下地層上に配設されたトンネル絶縁層と、 前記トンネル絶縁層上に配設されたフローティングゲー
ト電極と、を具備し、前記フローティングゲート電極は
前記トンネル絶縁層を介して前記チャネル領域に対向す
る不揮発性半導体記憶装置であって、 前記トンネル絶縁層は、互いに並設された第１及び第２
絶縁膜と、互いに並設され且つ前記第１及び第２絶縁膜
上に夫々積層された第３及び第４絶縁膜と、を具備し、
前記第１及び第４絶縁膜は、シリコン酸化物、シリコン
酸窒化物、シリコン窒化物からなる群から選択された材
料から実質的になり、前記第２及び第３絶縁膜はチタン
酸化物から実質的になることと、 前記トンネル絶縁層は誘電率に基づいてシリコン酸化物
に換算した換算膜厚が６ｎｍ以下に設定されることと、
を特徴とする不揮発性半導体記憶装置。14. An underlayer consisting essentially of a semiconductor formed in a surface of a channel region and a pair of source / drain regions sandwiching said channel region, and a tunnel insulating layer disposed on said underlayer. A floating gate electrode disposed on the tunnel insulating layer, wherein the floating gate electrode faces the channel region via the tunnel insulating layer, The first and second tunnel insulating layers are juxtaposed with each other.
An insulating film, and third and fourth insulating films arranged in parallel with each other and laminated on the first and second insulating films, respectively.
The first and fourth insulating films are substantially made of a material selected from the group consisting of silicon oxide, silicon oxynitride, and silicon nitride, and the second and third insulating films are substantially made of titanium oxide. That the converted film thickness of the tunnel insulating layer in terms of silicon oxide is set to 6 nm or less based on the dielectric constant;
A nonvolatile semiconductor memory device characterized by the above-mentioned. 【請求項１５】前記換算膜厚が３．５ｎｍ以下で、前記
第１絶縁膜の実際の厚さの前記第３絶縁膜の実際の厚さ
に対する実膜厚比及び前記第４絶縁膜の実際の厚さの前
記第２絶縁膜の実際の厚さに対する実膜厚比が０．１０
２〜０．２の範囲にあることを特徴とする請求項１４に
記載の不揮発性半導体記憶装置。15. The ratio of the actual thickness of the first insulating film to the actual thickness of the third insulating film and the actual thickness of the fourth insulating film, wherein the reduced thickness is 3.5 nm or less. The actual thickness ratio of the second insulating film to the actual thickness of the second insulating film is 0.10.
15. The nonvolatile semiconductor memory device according to claim 14, wherein the value is in a range of 2 to 0.2. 【請求項１６】前記フローティングゲート電極に層間絶
縁膜を介して対向するコントロールゲート電極を更に具
備することを特徴とする請求項１２乃至１５のいずれか
に記載の不揮発性半導体記憶装置。16. The nonvolatile semiconductor memory device according to claim 12, further comprising a control gate electrode opposed to said floating gate electrode via an interlayer insulating film.