JP2000056740A - Power consumption controlling system for display device - Google Patents
Power consumption controlling system for display deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ビデオＲＡＭ
（以下、ＶＲＡＭと略称する）等の画像メモリに書き込
まれた画像データに基づいて、液晶表示装置等の各表示
ドットに表示する画像を制御する省電力化制御方式に関
する。The present invention relates to a video RAM.
The present invention relates to a power saving control method for controlling an image displayed on each display dot of a liquid crystal display device or the like based on image data written in an image memory such as a VRAM (hereinafter abbreviated as VRAM).
【０００２】[0002]
【従来の技術】電池によって駆動されるＬＣＤ表示装置
は低消費電流であることを要求されるが、表示装置はＬ
ＣＤパネルに画像を表示するためのデータをＶＲＡＭに
持っており、ＬＣＤコントローラが毎回ＶＲＡＭにアク
セスして読み出したデータに基づいた画像をＬＣＤパネ
ルに表示する。通常、タイミング信号が到来する度にア
ドレス値をインクリメントして毎回ＶＲＡＭにアクセス
すると、そのたびにデータを読み込んで書き換えるため
の電流が回路に流れることになる。2. Description of the Related Art An LCD display device driven by a battery is required to have low current consumption.
The VRAM has data for displaying an image on the CD panel, and the LCD controller accesses the VRAM each time and displays an image based on the read data on the LCD panel. Normally, when the address value is incremented each time the timing signal arrives and the VRAM is accessed each time, a current for reading and rewriting data flows through the circuit each time.
【０００３】そこで、ＶＲＡＭ上またはＬＣＤコントロ
ーラ内部のどちらかにキャッシュメモリを設けておき、
図７に示すようにアドレス値ＶＡ[15:0]が０００６の次
のアドレス値のキャッシュメモリの記憶データが前回表
示したデータ１０３２と同じであったとき、データが変
化するアドレス値１０１１迄はデータをＶＲＡＭに読み
に行かず、キャッシュメモリのデータを使うことによっ
てデータのリード／ライトを行わず、ＶＲＡＭにアクセ
スする電流が流れないようにし、電流を低減する技術が
実用化されている。Therefore, a cache memory is provided either on the VRAM or inside the LCD controller,
As shown in FIG. 7, when the data stored in the cache memory having the address value VA [15: 0] next to 0006 is the same as the previously displayed data 1032, the data up to the address value 1011 at which the data changes is not changed. A technique has been put to practical use in which data is not read from / written to a VRAM, data is not read / written by using data in a cache memory, a current for accessing the VRAM does not flow, and the current is reduced.
【０００４】また、上述のＶＲＡＭに対するアクセスと
同様に、図８に示すようにＬＣＤパネルのアドレス値に
ついても重複するデータのアドレス信号を送出せず、デ
ータの書き込みを行わないようにして、電流の低減を行
う技術も実用化されている。As in the case of the above-described access to the VRAM, the address value of the LCD panel is not transmitted as shown in FIG. Techniques for reducing this have also been put to practical use.
【０００５】[0005]
【発明が解決しようとする課題】ところが上述の方法に
は、ＶＲＡＭおよびＬＣＤパネルの各アドレスバスの各
ビット線がタイミング信号の立ち上がりで一旦ハイイン
ピーダンスになり、前記タイミング信号の次の立ち下が
りで次のアドレス値に相当する電位に固定されるように
なっているため、タイミング信号の到来する度に前記ア
ドレスバスの各ラインの状態が変化し、それによって回
路電流が流れるので、より省電力化を図る余地があり、
課題となっていた。However, in the above-described method, each bit line of each address bus of the VRAM and the LCD panel becomes high impedance once at the rise of the timing signal, and then becomes the next impedance at the next fall of the timing signal. Is fixed at a potential corresponding to the address value of the address bus, so that each time the timing signal arrives, the state of each line of the address bus changes, and thereby a circuit current flows. There is room for planning,
Had been an issue.
【０００６】本発明はこのような背景の下になされたも
ので、前記ＶＲＡＭおよびＬＣＤパネルのアドレスバス
の各ビット線のハイインピーダンスの状態をなくしてし
まうことによって、前記各ビット線の状態変化の回数を
減少させ、リード信号またはライト信号があるときだけ
データを有効にし、省電力化を図ることができる表示装
置の制御方式を提供することを目的とする。The present invention has been made under such a background. By eliminating the high impedance state of each bit line of the VRAM and the address bus of the LCD panel, the state change of each bit line can be reduced. An object of the present invention is to provide a control method of a display device which can reduce the number of times, enable data only when there is a read signal or a write signal, and can save power.
【０００７】[0007]
【課題を解決するための手段】本発明による表示装置の
省電力化制御方式は、画像を表示するＬＣＤパネルと、
表示する画像データを記憶するビデオＲＡＭと、表示さ
れた画像データを一時記憶するキャッシュメモリと、Ｃ
ＰＵの制御によって前記ＬＣＤパネルと前記画像データ
記憶部とをコントロールするコントローラとを具備する
表示装置であって、アドレスバスがリード信号またはラ
イト信号によって次のアドレス値をセットするまで現在
のアドレス値の状態を維持することを特徴とする。According to the present invention, there is provided a power saving control method for a display device, comprising: an LCD panel for displaying an image;
A video RAM for storing image data to be displayed, a cache memory for temporarily storing displayed image data,
A display device comprising: a controller that controls the LCD panel and the image data storage unit under the control of a PU, wherein a current address value is set until an address bus sets a next address value by a read signal or a write signal. Maintain the state.
【０００８】前記アドレスバスは、前記コントローラと
前記ビデオＲＡＭとの間と、前記コントローラと前記Ｌ
ＣＤパネルとの間の両方のアドレスバスに適用できる。
また、前記キャッシュメモリは前記ビデオＲＡＭまた
は、前記コントローラのどちらに設けても良い。The address bus is provided between the controller and the video RAM, and between the controller and the LRAM.
Applicable to both address buses to and from the CD panel.
Further, the cache memory may be provided in either the video RAM or the controller.
【０００９】[0009]
【発明の実施の形態】以下、この発明の一実施形態につ
いて図を参照しながら説明する。図１はこの発明の一実
施形態による表示装置の省電力化制御方式の構成を示す
ブロック図である。この図において、符号１は、例えば
２４０×１６０ドットの表示画素を持つＬＣＤパネル、
２はＬＣＤパネル１のドライバ、２ａはドライバ２に内
蔵されているメモリである。前記ＬＣＤパネル１はＶＲ
ＡＭ３に記憶された画像データをＣＰＵ４に接続された
コントローラ５の制御によって表示する。前記ＶＲＡＭ
３は画像データ記憶部３ａとキャッシュメモリ３ｂとか
ら構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a power saving control method for a display device according to an embodiment of the present invention. In this figure, reference numeral 1 denotes an LCD panel having display pixels of, for example, 240 × 160 dots,
Reference numeral 2 denotes a driver of the LCD panel 1, and 2a denotes a memory built in the driver 2. The LCD panel 1 is VR
The image data stored in the AM 3 is displayed under the control of the controller 5 connected to the CPU 4. The VRAM
Reference numeral 3 denotes an image data storage unit 3a and a cache memory 3b.
【００１０】このような構成による表示装置におけるＶ
ＲＡＭ３のアドレスバスのアクセスについて、図２およ
び図３を参照して説明する。図２には上から順に、一定
の周期で繰り返し発生されるタイミング信号と、このタ
イミング信号の立ち下がりでＶＲＡＭ３のアドレスバス
ＶＡ[15:0]に発生するアドレス信号と、このアドレス信
号の立ち下がりで発生するリード／ライト信号ＲＤ／Ｗ
Ｒと、このリード／ライト信号ＲＤ／ＷＲがローレベル
の期間に送出される前記アドレスバスＶＡ[15:0]の値に
おける前記ＶＲＡＭ３のデータＶＤ[15:0]とが描かれて
いる。[0010] V in the display device having such a configuration.
Access to the address bus of the RAM 3 will be described with reference to FIGS. FIG. 2 shows, from the top, a timing signal repeatedly generated at a constant cycle, an address signal generated on the address bus VA [15: 0] of the VRAM 3 at the fall of the timing signal, and a fall of the address signal. Read / write signal RD / W generated by
R and the data VD [15: 0] of the VRAM 3 at the value of the address bus VA [15: 0] transmitted during the period when the read / write signal RD / WR is at the low level are illustrated.
【００１１】さらに、この図の下半分には、前記アドレ
スバスＶＡ[15:0]の１６本のビット線ＶＡ０からＶＡ１
５の内、ＶＡ１〜ＶＡ４とＶＡ１５の状態が描かれてい
る。いま、アドレス値は２づつインクリメントするよう
にしているので、ビット線ＶＡ０は必要がなく、また、
この図の最後のアドレス値が”００１２”であるため上
位ビットのアドレスビット線は状態変化がないので、Ｖ
Ａ０およびＶＡ５〜ＶＡ１４のビット線の表示を省略し
てある。Further, in the lower half of the figure, 16 bit lines VA0 to VA1 of the address bus VA [15: 0] are provided.
5, the states of VA1 to VA4 and VA15 are depicted. Now, since the address value is incremented by two, the bit line VA0 is not necessary, and
Since the last address value in this figure is "0012", the state of the address bit line of the upper bit does not change.
The display of the bit lines A0 and VA5 to VA14 is omitted.
【００１２】図２において、タイミング信号の立ち下が
りでアドレスバスＶＡ[15:0]の値が”００００”となっ
たとき、タイミング信号がローレベルの間リードライト
信号ＲＤ／ＷＲがローレベルとなってイネーブルとな
り、ＶＲＡＭのデータ”ＦＦ４４”（このデータの値そ
のものは深い意味を持たない）がＶＤ[15:0]に現れ、こ
のデータがコントローラ５に読み込まれる。In FIG. 2, when the value of the address bus VA [15: 0] becomes "0000" at the fall of the timing signal, the read / write signal RD / WR becomes low while the timing signal is low. Then, the VRAM data “FF44” (the value of this data itself does not have a deep meaning) appears on VD [15: 0], and this data is read into the controller 5.
【００１３】次のタイミング信号の立ち下がりで前記Ｒ
Ｄ／ＷＲがローレベルとなってＶＤ[15:0]の値を見る
と”７Ｆ６０”であり、キャッシュメモリにある前のデ
ータ”ＦＦ４４”と同一値ではないので、前記ＲＤ／Ｗ
ＲがローレベルとなってアドレスバスＶＡ[15:0]に”０
００２”がセットされ、アドレスビット線ＶＡ１がハイ
レベルとなる。このハイレベルの状態はアドレスバスの
値が切り替わるまで維持される。At the falling edge of the next timing signal, R
When D / WR goes low and the value of VD [15: 0] is seen, it is "7F60", which is not the same value as the previous data "FF44" in the cache memory.
R goes low and the address bus VA [15: 0] is set to “0”.
002 "is set, and the address bit line VA1 goes high. This high level state is maintained until the value of the address bus is switched.
【００１４】アドレスバスＶＡ[15:0]が”０００４”で
データバスＶＤ[15:0]が”３７２Ｅ”となると、アドレ
スビット線ＶＡ１がローレベルに変わり、ＶＡ２がハイ
レベルになる。アドレスバスＶＡ[15:0]が”０００６”
のとき、データバスＶＤ[15:0]が”１０３２”であるの
で、アドレスビット線ＶＡ２はハイレベルが維持され、
ＶＡ１がハイレベルに変わって、アドレスバス[15:0]の
値”０００６”に対応する。When the address bus VA [15: 0] becomes "0004" and the data bus VD [15: 0] becomes "372E", the address bit line VA1 changes to low level and VA2 changes to high level. Address bus VA [15: 0] is “0006”
At this time, since the data bus VD [15: 0] is "1032", the address bit line VA2 is maintained at a high level,
VA1 changes to the high level and corresponds to the value “0006” of the address bus [15: 0].
【００１５】次のタイミング信号では、キャッシュメモ
リの状態を見て、次のアドレス値”０００７”に対応す
るデータバスＶＤ[15:0]のデータが変わらないので、前
記ＲＤ／ＷＲ信号はローレベルにせず、タイミング信号
の立ち下がりでアドレスバスＶＡ[15:0]の値をインクリ
メントせず、”０００６”のまま推移させる。この状態
はアドレスバスＶＡ[15:0]が”０００Ｂ”に相当するタ
イミングまで続き、”０００６”のまま推移させるため
アドレスのビット線の状態は変化しない。In the next timing signal, the data on the data bus VD [15: 0] corresponding to the next address value "0007" does not change in view of the state of the cache memory, so that the RD / WR signal is low level. Instead, the value of the address bus VA [15: 0] is not incremented at the fall of the timing signal, but is changed to “0006”. This state continues until the timing when the address bus VA [15: 0] corresponds to “000B”, and the state of the bit line of the address does not change because the state is changed to “0006”.
【００１６】アドレスバスＶＡ[15:0]が”０００Ｃ”で
はＲＤ／ＷＲ信号がローレベルになって、アドレスビッ
ト線ＶＡ１がハイレベルからローレベルに、ＶＡ３がロ
ーレベルからハイレベルに変化するが、ＶＡ２のレベル
はハイレベルのまま変化しない。When the address bus VA [15: 0] is "000C", the RD / WR signal goes low, and the address bit line VA1 changes from high to low and VA3 changes from low to high. , VA2 remain at the high level and do not change.
【００１７】アドレスバスの値がインクリメントされる
まで各アドレスビット線のレベルをハイインピーダンス
にすることなく現在の状態を維持し、リード信号または
ライト信号があるときだけ、次のアドレスでレベルが変
化するアドレスビット線についてのみ、このアドレスビ
ット線をドライブすればよく、従来、リード／ライト信
号ＲＤ／ＷＲがローレベルになる毎に各アドレスビット
線を一旦ハイインピーダンスに切り替えた後、次のアド
レスに対応する各ビット線のレベルをドライブしていた
のに比して、ドライブ回数が減少するために、回路電流
を減少させることができる。ＬＣＤコントローラにはＶ
ＲＡＭだけが接続されるので、このようなハイインピー
ダンスを作らない制御が可能となる。Until the value of the address bus is incremented, the current state is maintained without setting the level of each address bit line to high impedance, and the level changes at the next address only when there is a read signal or write signal. This address bit line may be driven only for the address bit line. Conventionally, each time the read / write signal RD / WR goes low, each address bit line is temporarily switched to high impedance, and then the next address is handled. Since the number of times of driving is reduced as compared with the case where the level of each bit line is driven, the circuit current can be reduced. V for LCD controller
Since only the RAM is connected, it is possible to perform control without creating such high impedance.
【００１８】このように、データをアクセスしに行かな
ければならないとき、できるだけアドレスバスの各ビッ
ト線のデータを変えないですむようにし、データの伝送
を行いながら、アドレスの変化のないアドレスビット線
データを変えなければ、このビット線ドライブのための
電流が流れないので、省電力化を図ることができる。As described above, when data must be accessed, the data on each bit line of the address bus need not be changed as much as possible. If the current is not changed, the current for the bit line drive does not flow, so that power saving can be achieved.
【００１９】上述の動作は、図３に示すようにタイミン
グ信号で駆動されるカウンタ３１の出力と、この出力を
リード／ライト信号ＲＤ／ＷＲでリセットされるラッチ
３２を通した信号とが入力され、前記リード／ライト信
号ＲＤ／ＷＲがあるとき前記カウンタ３１の出力が選択
され、前記リード／ライト信号ＲＤ／ＷＲがないとき前
記ラッチ３２の出力信号が選択されるセレクタ３３の出
力によって得られる。In the above operation, as shown in FIG. 3, the output of the counter 31 driven by the timing signal and the signal passed through the latch 32 reset by the read / write signal RD / WR are input. When the read / write signal RD / WR is present, the output of the counter 31 is selected, and when the read / write signal RD / WR is not present, the output signal of the latch 32 is selected.
【００２０】次に、図１の構成による表示装置のＬＣＤ
パネルのアドレスバスのアクセスについて図４および図
５に示す。図４には上から順に、一定の周期で繰り返し
発生されるタイミング信号と、このタイミング信号の立
ち下がりでＬＣＤパネル１のアドレスバスＬＡ[15:0]に
発生するアドレス信号と、このアドレス信号の立ち上が
りで発生するライト信号ＷＲと、このライト信号ＷＲが
ローレベルの期間に送出される前記アドレスバスＬＡ[1
5:0]の値のＬＣＤパネル１への書き込みデータＬＤ[7:
0]とが描かれている。Next, the LCD of the display device having the configuration shown in FIG.
The access to the address bus of the panel is shown in FIGS. FIG. 4 shows, from the top, a timing signal repeatedly generated at a constant cycle, an address signal generated on the address bus LA [15: 0] of the LCD panel 1 at the falling edge of the timing signal, and A write signal WR generated at the rising edge and the address bus LA [1] which is transmitted during a period when the write signal WR is at a low level.
5: 0] of data LD [7: written to the LCD panel 1
0] is drawn.
【００２１】さらに、この図の下半分には、前記アドレ
スバスＬＡ[15:0]の１６本のビット線ＬＡ０からＬＡ１
５の内、ＬＡ１〜ＬＡ４とＬＡ１５の状態が描かれてい
る。いま、アドレスの値は２づつインクリメントするよ
うにしているので、ビット線ＬＡ０は必要がなく、ま
た、この図の最後のアドレス値が”００１２”であるた
め上位ビットのアドレスビット線は状態変化がないの
で、ＬＡ０およびＬＡ５〜ＬＡ１４のビット線の表示を
省略してある。Further, in the lower half of the figure, 16 bit lines LA0 to LA1 of the address bus LA [15: 0] are provided.
5, the states of LA1 to LA4 and LA15 are depicted. Now, since the address value is incremented by two, the bit line LA0 is not necessary, and since the last address value in this figure is "0012", the state of the upper bit address bit line changes. Therefore, the display of the bit lines LA0 and LA5 to LA14 is omitted.
【００２２】図４において、タイミング信号の立ち下が
りでアドレスバスＬＡ[15:0]の値が”００００”となっ
たとき、タイミング信号がローレベルの間ライト信号Ｗ
Ｒがイネーブルとなり、ＬＣＤパネルへの書き込みデー
タ”４４”（このデータの値そのものは深い意味を持た
ない）がＬＤ[7:0]に現れ、このデータがＬＣＤパネル
１に表示される。In FIG. 4, when the value of the address bus LA [15: 0] becomes "0000" at the fall of the timing signal, the write signal W is output while the timing signal is at the low level.
R is enabled, and the write data “44” (the value of this data itself does not have a deep meaning) appears on LD [7: 0], and this data is displayed on the LCD panel 1.
【００２３】次のタイミング信号の立ち下がりでＬＤ
[7:0]の値を見ると”６０”であり、前のデータ”４
４”と同一値ではないので、ＷＲがローレベルとなって
アドレスバスＬＡ[15:0]に”０００２”がセットされ、
アドレスビット線ＬＡ１がハイレベルとなる。このハイ
レベルの状態はアドレスバスの値が切り替わるまで維持
される。アドレスバスＬＡ[15:0]が”０００４”でデー
タバスＬＤ[7:0]が”２Ｅ”のとき、アドレスビット線
ＬＡ１がローレベルに変わり、ＬＡ２がハイレベルにな
る。At the falling edge of the next timing signal, LD
Looking at the value of [7: 0], it is “60” and the previous data “4”
4 "is not the same value, WR goes low, and" 0002 "is set on the address bus LA [15: 0].
The address bit line LA1 goes high. This high level state is maintained until the value of the address bus changes. When the address bus LA [15: 0] is “0004” and the data bus LD [7: 0] is “2E”, the address bit line LA1 changes to low level and LA2 changes to high level.
【００２４】アドレスバスＬＡ[15:0]が”０００６”の
ときデータバスＬＤ[7:0]が”３２”であるので、アド
レスビット線ＬＡ２はハイレベルが維持され、ＬＡ１が
ハイレベルに変わって、アドレスバス[15:0]の値”００
０６”に対応する。When the address bus LA [15: 0] is "0006" and the data bus LD [7: 0] is "32", the address bit line LA2 is maintained at a high level, and LA1 is changed to a high level. Address bus [15: 0] value “00”
06 ".
【００２５】次に、キャッシュメモリの状態を見て、次
のアドレス値”０００７”に対応するデータバスＬＤ
[7:0]のデータが変わらないので、タイミング信号の立
ち下がりでライト信号ＷＲはローレベルにならず、アド
レスバスＬＡ[15:0]の値をインクリメントせずに”００
０６”のまま推移させる。この状態はアドレスバスＬＡ
[15:0]が”０００Ｂ”に相当するタイミングまで続
き、”０００６”のまま推移させるためアドレスのビッ
ト線の状態は変化しない。アドレスバスＬＡ[15:0]が”
０００Ｃ”になると、ライト信号ＷＲがローレベルとな
り、アドレスビット線ＬＡ１がハイレベルからローレベ
ルに、ＬＡ３がローレベルからハイレベルに変化する
が、ＬＡ２のレベルはハイレベルのまま変化しない。Next, looking at the state of the cache memory, the data bus LD corresponding to the next address value "0007" is read.
Since the data of [7: 0] does not change, the write signal WR does not go low at the fall of the timing signal, and the value of the address bus LA [15: 0] is incremented to "00" without incrementing the value.
06 ". This state corresponds to the address bus LA.
[15: 0] continues until the timing corresponding to “000B”, and the state of the bit line of the address does not change because the state is changed to “0006”. Address bus LA [15: 0] is “
000C ", the write signal WR goes low, the address bit line LA1 changes from high to low, and LA3 changes from low to high, but the level of LA2 remains high.
【００２６】このように、アドレスバスの値がインクリ
メントされるまで各アドレスビット線のレベルを維持
し、ライト信号があるときだけデータが有効になり、次
のアドレスでアドレスビット線のレベルが変わるときだ
け、このアドレスビット線をドライブすればよく、従
来、ライト信号ＷＲがローレベルになる毎に各アドレス
ビット線を一旦ハイインピーダンスに切り替えた後、次
のアドレスに対応する各ビット線のレベルをドライブし
ていたのに比して、ドライブ回数が減少するために、回
路電流を減少させることができる。また、ＬＣＤをコン
トロールしているのはＬＣＤコントローラだけしかない
ので、ハイインピーダンスを作らない制御が可能とな
る。As described above, the level of each address bit line is maintained until the value of the address bus is incremented, data becomes valid only when there is a write signal, and when the level of the address bit line changes at the next address. It is only necessary to drive this address bit line. Conventionally, each time the write signal WR becomes low level, each address bit line is temporarily switched to high impedance, and then the level of each bit line corresponding to the next address is driven. Since the number of times of driving is reduced as compared with the case of performing the circuit, the circuit current can be reduced. Further, since only the LCD controller controls the LCD, it is possible to perform control without creating high impedance.
【００２７】このように、データをアクセスしに行かな
ければならないとき、できるだけアドレスバスの各ビッ
ト線のデータを変えないですむようにし、データの伝送
を行いながら、アドレスの変化のないアドレスビット線
データを変えなければ電流が流れないので、省電力化を
図ることができる。As described above, when data must be accessed, the data on each bit line of the address bus need not be changed as much as possible. Since the current does not flow unless the value is changed, power saving can be achieved.
【００２８】上述の動作は、図５に示すようにタイミン
グ信号で駆動されるカウンタ５１の出力と、この出力を
ライト信号ＷＲでリセットされるラッチ５２を通した信
号とが入力され、前記ライト信号ＷＲがあるとき前記カ
ウンタ５１の出力が選択され、前記ライト信号ＷＲがな
いとき前記ラッチ５２の出力信号が選択されるセレクタ
５３の出力によって得られる。In the above-described operation, as shown in FIG. 5, the output of the counter 51 driven by the timing signal and the signal passing through the latch 52 resetting this output by the write signal WR are inputted, When there is WR, the output of the counter 51 is selected, and when there is no write signal WR, the output signal of the latch 52 is obtained by the output of the selector 53 which is selected.
【００２９】以上、本発明の一実施形態の動作を図面を
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図１で
はキャッシュメモリはＶＲＡＭ内に設けたが、図６に示
すようにコントローラ内に設けるようにした実施形態で
あっても良い。The operation of one embodiment of the present invention has been described in detail with reference to the drawings. However, the present invention is not limited to this embodiment, and a design change or the like may be made without departing from the gist of the present invention. The present invention is also included in the present invention. For example, although the cache memory is provided in the VRAM in FIG. 1, an embodiment in which the cache memory is provided in the controller as shown in FIG. 6 may be used.
【００３０】[0030]
【発明の効果】これまでに説明したように、この発明に
よれば、表示データに変化がないとき、アドレス指定を
行わず前回表示データをキャッシュメモリから読み込む
ようにし、アドレスバスの各ビット線のデータセットを
行わないようにしたので、各ビット線の状態変化の回数
が減少し、このための電流を減少させることができると
いう効果が得られる。As described above, according to the present invention, when there is no change in the display data, the previous display data is read from the cache memory without specifying the address, and each bit line of the address bus is read. Since the data setting is not performed, the number of times of the state change of each bit line is reduced, and the effect of reducing the current for this is obtained.
【図１】 本発明の一実施形態による表示装置の構成を
示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a display device according to an embodiment of the present invention.
【図２】 本発明の一実施形態による表示装置の省電力
化制御方式のコントローラとＶＲＡＭ間の各部のデータ
の状態を示す図である。FIG. 2 is a diagram illustrating a state of data in each unit between a controller and a VRAM in a power saving control method of a display device according to an embodiment of the present invention.
【図３】 図２の制御方式のためのアドレス値を発生さ
せるための回路ブロック図である。FIG. 3 is a circuit block diagram for generating an address value for the control method of FIG. 2;
【図４】 本発明の一実施形態による表示装置の省電力
化制御方式のコントローラとＬＣＤパネル間の各部のデ
ータの状態を示す図である。FIG. 4 is a diagram illustrating a state of data of each unit between a controller of a power saving control method of a display device and an LCD panel according to an embodiment of the present invention.
【図５】 図４の制御方式のためのアドレス値を発生さ
せるための回路ブロック図である。FIG. 5 is a circuit block diagram for generating an address value for the control method of FIG. 4;
【図６】 本発明の他の実施形態による表示装置の構成
を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a display device according to another embodiment of the present invention.
【図７】 従来の技術による表示装置のコントローラと
ＶＲＡＭ間の各部のデータの状態を示す図である。FIG. 7 is a diagram showing a state of data of each unit between a controller of a display device and a VRAM according to a conventional technique.
【図８】 従来の技術による表示装置のコントローラと
ＬＣＤパネル間の各部のデータの状態を示す図である。FIG. 8 is a diagram showing a state of data of each unit between a controller of a display device and an LCD panel according to a conventional technique.
１ ＬＣＤパネル ２ ドライバ ２ａ 内蔵メモリ ３、１３ ビデオＲＡＭ（ＶＲＡＭ） ３ａ、１３ａ 画像データ記憶部 ４ ＣＰＵ ５、１５ コントローラ ３１、５１ カウンタ ３２、５２ ラッチ ３３、５３ セレクタ 1 LCD panel 2 Driver 2a Built-in memory 3, 13 Video RAM (VRAM) 3a, 13a Image data storage unit 4 CPU 5, 15 Controller 31, 51 Counter 32, 52 Latch 33, 53 Selector
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA80 NC15 NC16 NC22 NC23 NC24 NC28 NC34 NC50 NC67 ND39 ND42 ND48 NE07 5C006 AF02 AF04 AF69 BB11 BF02 BF04 BF09 BF22 BF24 BF45 FA47 5C080 AA10 BB05 DD26 GG14 GG17 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) 2H093 NA16 NA80 NC15 NC16 NC22 NC23 NC24 NC28 NC34 NC50 NC67 ND39 ND42 ND48 NE07 5C006 AF02 AF04 AF69 BB11 BF02 BF04 BF09 BF22 BF24 BF45 FA47 5C080 AA10 BB05 DD26 GG14 GG17
Claims (5)
と、 ＣＰＵの制御によって前記ＬＣＤパネルと前記画像デー
タ記憶部とをコントロールするコントローラと、 を具備する表示装置であって、 アドレスバスがリード信号またはライト信号によって次
のアドレス値をセットするまで現在のアドレス値の状態
を維持することを特徴とする表示装置の省電力化制御方
式。1. An LCD panel for displaying an image, a video RAM for storing image data to be displayed, a cache memory for temporarily storing displayed image data, and the LCD panel and the image data storage unit under the control of a CPU. And a controller for controlling the control of the display device, wherein the state of the current address value is maintained until the address bus sets the next address value by a read signal or a write signal. Power saving control method.
バスであることを特徴とする請求項１に記載の表示装置
の省電力化制御方式。2. The power saving control method according to claim 1, wherein the address bus is an address bus between the controller and the video RAM.
バスであることを特徴とする請求項１に記載の表示装置
の省電力化制御方式。3. The power saving control method according to claim 1, wherein the address bus is an address bus between the controller and the LCD panel.
Ｍに設けられたことを特徴とする請求項１ないし３の何
れかに記載の表示装置の省電力化制御方式。4. The cache memory according to claim 1, wherein the cache memory is
The power saving control method for a display device according to any one of claims 1 to 3, wherein the control method is provided in M.
ラに設けられたことを特徴とする請求項１ないし３の何
れかに記載の表示装置の省電力化制御方式。5. The power saving control method for a display device according to claim 1, wherein said cache memory is provided in said controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10226289A JP2000056740A (en) | 1998-08-10 | 1998-08-10 | Power consumption controlling system for display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10226289A JP2000056740A (en) | 1998-08-10 | 1998-08-10 | Power consumption controlling system for display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000056740A true JP2000056740A (en) | 2000-02-25 |
Family
ID=16842889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10226289A Pending JP2000056740A (en) | 1998-08-10 | 1998-08-10 | Power consumption controlling system for display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000056740A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208455A (en) * | 2004-01-26 | 2005-08-04 | Nec Corp | Personal digital assistant system and its information display method |
| CN105096877A (en) * | 2015-08-19 | 2015-11-25 | 京东方科技集团股份有限公司 | Display panel display control method, device and circuit |
-
1998
- 1998-08-10 JP JP10226289A patent/JP2000056740A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208455A (en) * | 2004-01-26 | 2005-08-04 | Nec Corp | Personal digital assistant system and its information display method |
| CN105096877A (en) * | 2015-08-19 | 2015-11-25 | 京东方科技集团股份有限公司 | Display panel display control method, device and circuit |
| CN105096877B (en) * | 2015-08-19 | 2017-06-30 | 京东方科技集团股份有限公司 | A kind of display control method of display panel, device and its circuit |
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