JP2000050372A - Data memory device and data memory control method - Google Patents
Data memory device and data memory control methodInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、データメモリ装置
及びデータメモリ制御方法に係り、特に、シングルポー
トメモリを用いて安価に構成したデータメモリ装置及び
データメモリ制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data memory device and a data memory control method, and more particularly to a data memory device and a data memory control method which are inexpensively constructed using a single port memory.
【0002】[0002]
【従来の技術】一般に、交換機及び伝送装置において
は、大容量の主信号バッファが必要な機能部があり、こ
のような機能部を安価に構成することが要求されてい
る。たとえば、無瞬断切替機能において、例えば600
kmの伝送路長差を吸収する場合、最低でも26フレー
ム分の主信号バッファが必要である。ここで、バーチャ
ルコンテナ−3(Virtual Container −3、VC−3)
信号の場合、1フレームは783バイト(87バイト×
9行)で構成される。従来は、このような大容量バッフ
ァは、デュアルポートRAM( Dual Port Random Acce
ss Memory、DPRAM)で構成するのが一般的であっ
た。2. Description of the Related Art In general, in exchanges and transmission apparatuses, there are functional parts that require a large-capacity main signal buffer, and it is required that such functional parts be constructed at low cost. For example, in the instantaneous interruption switching function, for example, 600
When absorbing the transmission path length difference of km, a main signal buffer for at least 26 frames is required. Here, virtual container-3 (VC-3)
In the case of a signal, one frame is 783 bytes (87 bytes x
9 lines). Conventionally, such a large-capacity buffer has a dual port RAM (Dual Port Random Acce
ss Memory, DPRAM).
【0003】図19に、従来のDPRAMを使用した主
信号バッファの構成図を示す。FIG. 19 shows a configuration diagram of a main signal buffer using a conventional DPRAM.
【0004】従来の主信号バッファは、DPRAM10
1、書込み側フレームカウンタ102、書込み側アドレ
ス制御部103、読出し側フレームカウンタ104、読
出し側アドレス制御部105を備える。主信号バッファ
に入力されたデータは、書込み側フレームカウンタ10
2によるカウンタ値に基づき、書込み側アドレス制御部
103により指定されたアドレスで、DPRAM101
に書込まれる。一方、DPRAM101に記憶されたデ
ータは、読出し側フレームカウンタ105によるカウン
タ値に基づき、読出し側アドレス制御部104により指
定されたアドレスで、DPRAM101から読出され
る。A conventional main signal buffer is a DPRAM 10
1, a write-side frame counter 102, a write-side address control unit 103, a read-side frame counter 104, and a read-side address control unit 105. The data input to the main signal buffer is stored in the write-side frame counter 10.
2, the DPRAM 101 uses the address specified by the write-side address control unit 103 based on the counter value.
Is written to. On the other hand, the data stored in the DPRAM 101 is read from the DPRAM 101 at the address specified by the reading address control unit 104 based on the counter value of the reading frame counter 105.
【0005】以上のように、従来においては、大容量の
主信号バッファはDPRAMを用いて構成されており、
これは、主に以下のような理由によるものであった。す
なわち、・書込み側アドレス制御部103及び読出し側
アドレス制御部105により、DPRAM101への書
込みアドレスと読出しアドレスを独立に制御可能なの
で、アドレス制御のための回路構成が容易であること、
また、・データのスループットが同じであれば、書込み
側のクロック周波数と読出し側のクロック周波数が異な
っていても問題は無いこと、である。[0005] As described above, conventionally, a large-capacity main signal buffer is constituted by using a DPRAM.
This was mainly due to the following reasons. That is, since the write address and the read address to the DPRAM 101 can be controlled independently by the write-side address control unit 103 and the read-side address control unit 105, the circuit configuration for address control is easy.
Further, if the data throughput is the same, there is no problem even if the clock frequency on the write side is different from the clock frequency on the read side.
【0006】[0006]
【発明が解決しようとする課題】以上のように、従来
は、大容量の主信号バッファは、DPRAMで構成する
のが一般的であったため、非常に高価なものであった。
本発明では、以上の点に鑑み、安価なシングルポートR
AM( Single Port RAM、SPRAM)を使用して、大
容量の主信号データバッファを安価に構成することを目
的とする。As described above, conventionally, a large-capacity main signal buffer is very expensive because it is generally constituted by a DPRAM.
In the present invention, in view of the above, inexpensive single port R
It is an object of the present invention to construct a large-capacity main signal data buffer at low cost by using an AM (Single Port RAM, SPRAM).
【0007】また、本発明は、入力されたデータ群を並
列分離した前後において、それらの位相差が過度になら
ないように分離後のデータを出力することを目的とす
る。Another object of the present invention is to output data after separation so that the phase difference between input data groups before and after parallel separation is not excessive.
【0008】[0008]
【課題を解決するための手段】本発明では、SPRAM
を使用することにより、安価な大容量の主信号バッファ
部を構成する。SPRAMは、データの書込みと読出し
を同一ポートで行うために、書込みと読出しを同時に行
うことはできない。そこで、本発明では、書込みと読出
しを交互に行うことでSPRAMによる主信号バッファ
を実現した。According to the present invention, an SPRAM is provided.
Is used to form an inexpensive large-capacity main signal buffer unit. The SPRAM cannot write and read at the same time because data writing and reading are performed on the same port. Therefore, in the present invention, a main signal buffer using an SPRAM is realized by alternately performing writing and reading.
【0009】本発明の第1の解決手段によると、入力さ
れたデータ群を並列データに分離する並列分離回路と、
前記データ群の先頭位置を示すポインタを検出するポイ
ンタ検出回路と、前記並列データを各々等しいアドレス
に並列に記憶するシングルポートメモリと、前記並列デ
ータを、前記シングルポートメモリに入力するための書
込み側ゲートと、前記シングルポートメモリに記憶され
た前記並列データを読出すための読出し側ゲートと、前
記読出し側ゲートから出力された前記並列データをシリ
アルデータに多重する多重回路と、前記並列分離回路、
前記シングルポートメモリ、前記書込み側ゲート、前記
読出し側ゲート及び前記多重回路を制御するアドレス制
御部を備え、前記アドレス制御部は、前記並列分離回路
により、前記データ群に含まれる奇数個のデータに少な
くともひとつの空きビット又は他のデータを加えて、偶
数個のデータとして前記並列データに分離する制御と、
前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記シング
ルポートメモリに並列に書込む制御と、前記読出し側ゲ
ートをオン状態にするとともに、前記並列データを、前
記シングルポートメモリから読出す制御と、前記多重回
路により、前記シングルポートメモリから読出された前
記並列データを多重して出力するように制御を行うデー
タメモリ装置を提供する。According to a first aspect of the present invention, a parallel separation circuit for separating an input data group into parallel data,
A pointer detection circuit for detecting a pointer indicating the head position of the data group; a single-port memory for storing the parallel data in parallel at the same address; and a writing side for inputting the parallel data to the single-port memory. A gate, a read-side gate for reading the parallel data stored in the single-port memory, a multiplexing circuit for multiplexing the parallel data output from the read-side gate into serial data, the parallel separation circuit,
The single-port memory, the write-side gate, the read-side gate and an address control unit for controlling the multiplexing circuit, the address control unit, by the parallel separation circuit, to the odd number of data included in the data group Control to add at least one empty bit or other data and separate the parallel data as an even number of data;
Turning on the write-side gate, writing the parallel data in parallel to the single-port memory from a head position of the data group according to the pointer detected by the pointer detection circuit, and controlling the read-side gate. And data for controlling the parallel data read from the single port memory to be multiplexed and output by the multiplexing circuit by controlling the read of the parallel data from the single port memory. A memory device is provided.
【0010】本発明の第2の解決手段によると、入力さ
れたデータ群をシングルポートメモリにより入出力する
ためのデータメモリ制御方法であって、前記データ群に
含まれる奇数個のデータに少なくともひとつの空きビッ
ト又は他のデータを加えて、並列データに分離する機能
と、前記データ群の先頭位置を示すポインタを検出する
機能と、前記書込み側ゲートをオン状態にするととも
に、前記並列データを、前記ポインタ検出回路により検
出されたポインタに従い、前記データ群の先頭位置から
前記並列データを各々等しいアドレスで前記シングルポ
ートメモリに並列に記憶する書込む機能と、前記読出し
側ゲートをオン状態にするとともに、前記並列データ
を、前記シングルポートメモリから読出す機能と、前記
シングルポートから読出された前記並列データをシリア
ルデータに多重して出力する機能を備えたデータメモリ
制御方法を提供する。According to a second solution of the present invention, there is provided a data memory control method for inputting / outputting an input data group using a single port memory, wherein at least one of the odd number data included in the data group is included. A function of adding empty bits or other data and separating it into parallel data, a function of detecting a pointer indicating the head position of the data group, and turning on the write-side gate, According to the pointer detected by the pointer detection circuit, a function of writing the parallel data in parallel from the head position of the data group to the single port memory at the same address, and turning on the read-side gate, A function of reading the parallel data from the single port memory, and a function of reading the parallel data from the single port. Data memory control method of the parallel data with a function of multiplexing and outputting the serial data to provide.
【0011】[0011]
【発明の実施の形態】図1に、本発明に係るデータメモ
リ装置の概略構成図を示す。また、図2に、本発明に係
るデータメモリ装置のタイムチャートを示す。図示のデ
ータメモリ装置は、一例として主信号バッファを示す。FIG. 1 is a schematic block diagram of a data memory device according to the present invention. FIG. 2 shows a time chart of the data memory device according to the present invention. The illustrated data memory device shows a main signal buffer as an example.
【0012】本発明に係る主信号バッファは、SPRA
M1、アドレス制御部2、書込み側ゲート3、読出し側
ゲート4を備える。データ入力の際は、アドレス制御部
2は、書込み側ゲート3をデータ入力イネーブル(/D
iEN)によりオン状態にする(ここで、「/」は、反
転を表す。以下同様。)と共に、SPRAM1をライト
イネーブル(/WE)により書込み可能とし、アドレス
指定(A)によりアドレスを指示する。そして、主信号
バッファに入力されたデータは、書込み側ゲート3を経
て、SPRAM1のデータ入出力(D)に入力される。
一方、データ読出しの際は、アドレス制御部2は、読出
し側ゲート4をデータ出力イネーブル(/DoEN)に
よりオン状態にすると共に、SPRAM1をアウトプッ
トイネーブル(/OE)により読出し可能とし、A端子
によりアドレスを指示する。そして、SPRAM1に記
憶されたデータは、D端子から読出し側ゲート4を経て
出力される。なお、出力端子には、出力回路5を適宜設
けて、出力タイミングを調整することができる。The main signal buffer according to the present invention has a SPRA
M1, an address control unit 2, a write-side gate 3, and a read-side gate 4. At the time of data input, the address control unit 2 sets the write-side gate 3 to data input enable (/ D
iEN) to turn on (here, "/" indicates inversion; the same applies hereinafter), and also enables the SPRAM 1 to be written by a write enable (/ WE), and designates an address by an address designation (A). The data input to the main signal buffer is input to the data input / output (D) of the SPRAM 1 via the write gate 3.
On the other hand, at the time of data reading, the address control unit 2 turns on the read-side gate 4 by the data output enable (/ DoEN) and enables the SPRAM 1 to be read by the output enable (/ OE). Specify the address. The data stored in the SPRAM 1 is output from the D terminal via the read gate 4. Note that the output timing can be adjusted by appropriately providing the output circuit 5 at the output terminal.
【0013】図2には、一例として、入力データ(DA
TA in)が、Di(1)〜Di(4)として入力さ
れた場合の、出力データ(DATA out)が、Do
(1)〜Do(4)として出力される場合のタイミング
チャートが示される。入出力データの書込み・読出し速
度の2倍の速度で、SPRAM1の制御、即ち、/Di
EN、/DoEN、A、/WE、/OE及びD等の各端
子による制御が実行されている。FIG. 2 shows an example of input data (DA
When TA in) is input as Di (1) to Di (4), output data (DATA out) is Do
The timing charts when output as (1) to Do (4) are shown. The control of the SPRAM 1 at twice the writing / reading speed of the input / output data, ie, / Di
Control by terminals such as EN, / DoEN, A, / WE, / OE, and D is executed.
【0014】本発明ではデータの書込みと読出しを交互
に行うため、DPRAM方式と比較して単純に2倍のア
クセス速度が要求される。従って、本発明の実現のため
には、例えば、以下のような方式を用いることができ
る。すなわち、(a)DPRAM方式の2倍の速度で、
SPRAMをアクセスする方式、又は、(b)SPRA
Mへの書込みデータを2並列展開することにより、SP
RAMへのアクセス速度をDPRAM方式と同等にする
方式、である。According to the present invention, since data writing and reading are alternately performed, an access speed twice as simple as that of the DPRAM method is required. Therefore, in order to realize the present invention, for example, the following method can be used. That is, (a) at twice the speed of the DPRAM method,
A method of accessing SPRAM, or (b) SPRA
By expanding the write data to M in two parallel, SP
This is a method for making the access speed to the RAM equal to that of the DPRAM method.
【0015】メモリ制御回路を実現するデバイスの速度
が十分であれば、(a)方式を採用することができる。
ただし、一般には、SPRAMの制御信号は、アクセス
周期の1/4周期程度の分解能が必要である。従って、
(a)方式では、アクセス速度の4倍のクロックスピー
ドで動作するデバイスが要求されることになる。If the speed of the device for realizing the memory control circuit is sufficient, the method (a) can be adopted.
However, in general, the control signal of the SPRAM needs a resolution of about 1/4 of the access cycle. Therefore,
In the method (a), a device that operates at a clock speed four times the access speed is required.
【0016】しかしながら、デバイス能力的に(a)方
式が困難な場合には、(b)方式で構成することができ
る。図3に、本発明に係るデータメモリ装置の構成図を
示す。図3には、一例として、(b)方式の主信号バッ
ファ構成、即ち、SPRAMへの書込みデータを2並列
展開した主信号バッファの構成図を示す。However, when the method (a) is difficult due to device capability, the method (b) can be used. FIG. 3 shows a configuration diagram of a data memory device according to the present invention. FIG. 3 shows, as an example, a main signal buffer configuration of the (b) method, that is, a configuration diagram of a main signal buffer in which data to be written to the SPRAM is developed in two parallel.
【0017】本発明に係る主信号バッファは、SPRA
M11、アドレス制御部12、書込み側ゲート13、読
出し側ゲート14、書込み側フレームカウンタ15、読
出し側フレームカウンタ16、ポインタ検出回路17、
2並列分離回路18及び2多重回路19を備える。The main signal buffer according to the present invention has the SPRA
M11, address control unit 12, write-side gate 13, read-side gate 14, write-side frame counter 15, read-side frame counter 16, pointer detection circuit 17,
The circuit includes a two-parallel separation circuit 18 and a two-multiplexing circuit 19.
【0018】アドレス制御部12は、データ入力の際に
は、書込み側フレームカウンタ15のカウント値に基づ
き、書込み側ゲート3をデータ入力イネーブル(/Di
EN)によりオン状態にすると共に、SPRAM11を
ライトイネーブル(/WE)により書込み可能とし、ア
ドレス指定(A)によりアドレスを指示する。そして、
主信号バッファに入力されたデータは、書込み側ゲート
13を経て、SPRAM11のデータ入出力(D)に入
力される。一方、アドレス制御部12は、データ読出し
の際には、読出し側フレームカウンタ16のカウント値
に基づき、読出し側ゲート14をデータ出力イネーブル
(/DoEN)によりオン状態にすると共に、SPRA
M11をアウトプットイネーブル(/OE)により読出
し可能とし、アドレス指定(A)によりアドレスを指示
する。そして、SPRAM11に記憶されたデータは、
データ入出力(D)から読出し側ゲート4を経て出力さ
れる。When data is input, the address control unit 12 enables the write gate 3 to input data (/ Di) based on the count value of the write frame counter 15.
EN), the SPRAM 11 is turned on, the SPRAM 11 is made writable by a write enable (/ WE), and an address is designated by an address designation (A). And
The data input to the main signal buffer is input to the data input / output (D) of the SPRAM 11 via the write gate 13. On the other hand, at the time of data reading, the address control unit 12 turns on the reading side gate 14 by the data output enable (/ DoEN) based on the count value of the reading side frame counter 16, and sets the SPRA.
M11 is made readable by an output enable (/ OE), and an address is designated by an address designation (A). The data stored in the SPRAM 11 is
The data is output from the data input / output (D) via the read side gate 4.
【0019】ポインタ検出回路17は、書込み側フレー
ムカウンタ15の値から、入力されたデータ群の先頭位
置を示すポインタを検出し、アドレス制御部12に通知
する。2並列分離回路18は、アドレス制御部12の制
御により、例えば8パラレルの入力を16パラレルの出
力に変換し、入力データを2並列データに分離する。ま
た、2並列分離回路18は、パリティライン演算回路を
備えることもでき、その場合、SPRAM11の空きビ
ット位置にパリティーを挿入することができる。2多重
回路19は、アドレス制御部12の制御により、読出し
側ゲート14から出力された並列データをシリアルデー
タに多重するとともに、出力するタイミングを調整す
る。2多重回路19は、バッファメモリを備え、例え
ば、位相変動に対応して位相をそろえるバッファとして
の機能と、アドレス制御部12からの制御により空きビ
ット又はパリティーをスキップして出力する機能を有す
る。The pointer detection circuit 17 detects a pointer indicating the head position of the input data group from the value of the write-side frame counter 15 and notifies the address control unit 12 of the pointer. The two-parallel separation circuit 18 converts, for example, an 8-parallel input into a 16-parallel output under the control of the address control unit 12, and separates input data into two-parallel data. The two-parallel separation circuit 18 can also include a parity line operation circuit. In this case, a parity can be inserted into a vacant bit position of the SPRAM 11. The two-multiplexing circuit 19 multiplexes the parallel data output from the read-side gate 14 with the serial data under the control of the address control unit 12, and adjusts the output timing. The two-multiplexing circuit 19 includes a buffer memory, and has, for example, a function as a buffer for aligning phases in response to phase fluctuations, and a function of skipping empty bits or parity under the control of the address control unit 12 and outputting.
【0020】さらに、アドレス制御部12は、2並列分
離回路18により、データ群に含まれる奇数個のデータ
に少なくともひとつの空きビット又は他のデータを加え
て、2並列データに分離する制御をする。また、書込み
側ゲート13をオン状態にするとともに、並列データ
を、ポインタ検出回路17により検出されたデータ群の
先頭位置から、シングルポートメモリ11に書込む制御
をする。一方、読出し側ゲート14をオン状態にすると
ともに、並列データを、シングルポートメモリ11から
読出す制御をする。Further, the address control unit 12 controls the two-parallel separating circuit 18 to add at least one empty bit or other data to the odd number of data included in the data group and separate the data into two parallel data. . Further, the write-side gate 13 is turned on, and the parallel data is controlled to be written into the single-port memory 11 from the head position of the data group detected by the pointer detection circuit 17. On the other hand, the read side gate 14 is turned on, and the control for reading the parallel data from the single port memory 11 is performed.
【0021】つぎに、このような(b)方式を、シンク
ロナス・ディジタル・ハイアラーキ(Synchronous Digi
tal Hierarchy,SDH)フォーマットにおけるVC−3
/4信号バッファに適用した例を説明する。まず、図4
に、SDHフォーマットの説明図を示す。この図は、一
例として、155.52Mbit/secインターフェ
ースの、シンクロナス・トランスポート・モジュール−
1(Synchronous Transport Module Level -1、STM
−1)にVC−3が3多重されているフレーム構造を示
している。Next, such a method (b) will be referred to as a synchronous digital hierarchy.
tal Hierarchy, SDH) format
An example in which the present invention is applied to a / 4 signal buffer will be described. First, FIG.
FIG. 2 shows an explanatory diagram of the SDH format. This figure shows, as an example, a synchronous transport module having a 155.52 Mbit / sec interface.
1 (Synchronous Transport Module Level-1, STM
-1) shows a frame structure in which three VC-3s are multiplexed.
【0022】STM−1において、ポインタが含まれる
セクションオーバーヘッド(Section Over Head,SO
H)は、9バイト×9行の構成となり、また、ペイロー
ドは、261バイト×9行の構成となる。VC−3にお
いては、パスオーバーヘッド(Path Over Head, PO
H)は1バイト×9行、また、ペイロードは、86バイ
ト×9行の構成となる。従って、1フレームのVC−3
には、#J1、#2〜#783のデータが含まれる。In STM-1, a section overhead including a pointer (Section Over Head, SO
H) has a configuration of 9 bytes × 9 rows, and the payload has a configuration of 261 bytes × 9 rows. In VC-3, the path overhead (Path Over Head, PO
H) has a structure of 1 byte × 9 lines, and the payload has a structure of 86 bytes × 9 lines. Therefore, one frame of VC-3
Contains data of # J1, # 2 to # 783.
【0023】この実施の形態では、主信号バッファは、
一例として、VC−3信号のみを通過させるものなの
で、SPRAMに書込む範囲はVC−3のみである。し
かし、VC−3は783バイトと奇数なので、2並列展
開時においてフレーム毎にタイミングずれを生じること
になるため、上述の(b)方式のような2並列展開方式
にはそのままでは適合しにくい。そこで、本発明では、
空きビット又は他のデータ(パリティ等)を挿入するこ
とにより、偶数個のデータとした。In this embodiment, the main signal buffer is
As an example, since only the VC-3 signal is passed, the range to be written into the SPRAM is only VC-3. However, since VC-3 is an odd number of 783 bytes, a timing shift occurs for each frame at the time of two-parallel expansion, so that it is difficult to directly adapt to the two-parallel expansion method such as the above-mentioned method (b). Therefore, in the present invention,
By inserting empty bits or other data (parity or the like), an even number of data was obtained.
【0024】以下、STM−1フレーム中のあるひとつ
のVC−3に着目して実施の形態を説明する。The embodiment will be described below focusing on one VC-3 in the STM-1 frame.
【0025】図5に、SPRAMの記憶領域の説明図を
示す。FIG. 5 is an explanatory diagram of the storage area of the SPRAM.
【0026】SPRAM11は、並列データを各々等し
いアドレスに並列して記憶する。図示のように、この例
では、8ビットの入力データ#J1及び#2が、16ビ
ットのアドレス0の位置に記憶される。以下同様に、順
次記憶され、1フレームの最終データ#783が記憶さ
れるアドレスでは、前の8ビットが#783のデータ、
後ろの8ビットは、空きビットとするか又はパリティビ
ットが挿入される。このパリティビットとしては、例え
ばBIP−8(Bit Interleaved Parity 8)等があ
る。The SPRAM 11 stores parallel data in parallel at the same addresses. As shown in the figure, in this example, 8-bit input data # J1 and # 2 are stored at the address 0 of 16 bits. Similarly, at the address where the last data # 783 of one frame is stored, the previous 8 bits are the data of # 783,
The last 8 bits are empty or parity bits are inserted. The parity bits include, for example, BIP-8 (Bit Interleaved Parity 8).
【0027】また、SOHを入出力するタイミング(S
OHタイミング)は、メモリへの書込み読出しはしない
ので、本発明では、このSOHタイミングを利用してペ
イロードのタイミングずれを吸収することができるよう
にした。さらに、SDHフレームにおいては、ジャステ
ィフィケーションによりSTM−0ペイロードのデータ
数が782または784バイトになる場合がある。よっ
て、本発明では、このデータ数の吸収も、SOHタイミ
ングを利用して行うことができるようにした。The timing of inputting / outputting the SOH (S
OH timing), writing and reading to and from the memory are not performed, so in the present invention, the timing deviation of the payload can be absorbed by using this SOH timing. Further, in the SDH frame, the data number of the STM-0 payload may become 782 or 784 bytes due to justification. Therefore, in the present invention, the data number can be absorbed by using the SOH timing.
【0028】図6に、ジャスティフィケーション時の書
込み及び読出し範囲の説明図を示す。図6(a)には、
ポジティブ・ジャスティフィケーション(Positive Jus
tification, PJ)のときの書込み範囲を示す。この場
合、ポインタが図示のように、ペイロードへ割り込みよ
うになる。一方、図6(b)には、ネガティブ・ジャス
ティフィケーション(Negative Justification, NJ)
のときの書込み範囲を示す。この場合、ポインタが、逆
にペイロードから割り込まれるようになる。FIG. 6 is an explanatory diagram of the write and read ranges during justification. In FIG. 6A,
Positive Justification
tification, PJ). In this case, the pointer interrupts the payload as shown. On the other hand, FIG. 6 (b) shows a negative justification (NJ).
The writing range at the time of is shown. In this case, the pointer is conversely interrupted from the payload.
【0029】つぎに、本発明のおける2並列展開部のタ
イムチャートについて説明する。本発明においては、主
にアドレス制御部12により、あるフレームと次のフレ
ームとの境界で、即ちSOHタイミングをまたぐ際に、
2並列展開前のデータ位相と展開後のデータ位相を監視
して、位相が接近したら離れ、位相が離れたら接近させ
るように制御することで、2並列展開前と展開後のデー
タ位相をある一定範囲におさめるようにしている。Next, a time chart of the two-parallel expansion unit according to the present invention will be described. In the present invention, mainly at the boundary between a certain frame and the next frame, that is, when straddling the SOH timing by the address control unit 12,
By monitoring the data phase before the two-parallel development and the data phase after the development, control is performed so as to separate when the phase approaches, and to approach when the phase separates, so that the data phase before and after the two-parallel development is constant. I try to keep it within the range.
【0030】まず、図7〜図9に、VC−3の境界にお
ける2並列展開部のタイムチャートを示す。First, FIGS. 7 to 9 show time charts of the two-parallel expansion unit at the boundary of VC-3.
【0031】図7には、2並列展開前後の位相差が3バ
イトの場合を示す。図中「2並列展開前入力データ」
は、主信号バッファに入力されるデータを示す。ここで
は、VC−3のフレーム境界に関して、前のフレームの
入力データ#783までと、次のフレームの入力データ
#J1からの各データが入力されたことが示される。図
中「2並列データ」は、図3中のアドレス制御部12に
従い、2並列分離回路18により2並列に分離されたデ
ータを示し、同時に、SPRAM11の書込み及び読出
しデータを示す。ここでは、入力データ#779及び#
780が2並列となっており、同様に、#781及び#
782、#783及びBIP−8が2並列となる。BI
P−8は、空きバイトでも良い。BIP−8又は空きバ
イトにより、次のフレームの先頭データ#J1及び#2
が2並列にそろえられる。このとき、入力データ#77
9は、3バイトの位相差でSPRAM11に書込まれ、
その位置に入力データ#780も書込まれる。また、次
のフレームの入力データ#J1は、BIP−8又は空き
バイトが挿入された分だけ遅れて、6バイトの位相差で
SPRAM11に書込まれ、また、その位置に入力デー
タ#2も書込まれる。アドレス制御部12に従い、図中
「2並列データ」に示されたような同様のタイミング及
び位相差で読出しも行われる。この際、書込み及び読出
しのタイミングは、図2のタイムチャートに示されたよ
うに実行することができる。FIG. 7 shows a case where the phase difference before and after the two-parallel expansion is 3 bytes. "Input data before 2-parallel expansion" in the figure
Indicates data input to the main signal buffer. Here, with respect to the frame boundary of VC-3, it is indicated that each data from the input data # 783 of the previous frame and the input data # J1 of the next frame has been input. “Two parallel data” in the drawing indicates data separated into two parallels by the two parallel separation circuit 18 in accordance with the address control unit 12 in FIG. 3, and at the same time indicates write and read data of the SPRAM 11. Here, input data # 779 and # 779
780 are in parallel, and similarly, # 781 and # 78
782, # 783 and BIP-8 are arranged in parallel. BI
P-8 may be a free byte. By BIP-8 or empty bytes, start data # J1 and # 2 of the next frame
Are arranged in two parallels. At this time, input data # 77
9 is written to the SPRAM 11 with a phase difference of 3 bytes,
Input data # 780 is also written at that position. The input data # J1 of the next frame is written into the SPRAM 11 with a phase difference of 6 bytes with a delay of BIP-8 or an empty byte inserted, and the input data # 2 is also written at that position. Be included. According to the address control unit 12, reading is also performed at the same timing and phase difference as shown in "2 parallel data" in the figure. At this time, the write and read timings can be executed as shown in the time chart of FIG.
【0032】つぎに、図中「2分離後出力データ」は、
SPRAM11から出力されたデータを、アドレス制御
部12に従い2多重回路19により多重した後のデータ
を示す。この例では、SPRAM11から読出されたデ
ータ#779は、2多重回路19により、12バイトの
位相差で出力される。また、先程挿入されたBIP−8
又は空きバイトは、2多重回路19により除かれる。デ
ータ#J1は、9バイトの位相差で出力される。Next, "output data after two separations" in the figure is:
The data after multiplexing the data output from the SPRAM 11 by the two-multiplexing circuit 19 in accordance with the address control unit 12 is shown. In this example, the data # 779 read from the SPRAM 11 is output by the 2-multiplexing circuit 19 with a phase difference of 12 bytes. Also, the BIP-8 inserted earlier
Alternatively, empty bytes are removed by the two multiplexing circuit 19. Data # J1 is output with a 9-byte phase difference.
【0033】図8には、2並列展開前後の位相差が6バ
イトの場合を示す。このとき、「2並列データ」として
は、入力データ#781が、6バイトの位相差でSPR
AM11に書込まれ、その位置に入力データ#782も
書込まれる。また、次のフレームの入力データ#J1
は、3バイト遅れて9バイトの位相差でSPRAM11
に書込まれ、その位置に入力データ#2も書込まれる。
なお、同様のタイミング及び位相差で読出しも行われ
る。つぎに、「2分離後出力データ」としては、SPR
AM11から読出されたデータ#781は、2多重回路
19により、9バイトの位相差で出力される。また、デ
ータ#J1は、6バイトの位相差で出力される。FIG. 8 shows a case where the phase difference before and after two-parallel expansion is 6 bytes. At this time, as the “two parallel data”, the input data # 781
AM11 is written, and input data # 782 is also written at that position. Also, the input data # J1 of the next frame
Is SPRAM11 with a phase difference of 9 bytes delayed by 3 bytes.
And the input data # 2 is also written at that position.
Note that reading is also performed at the same timing and phase difference. Next, as “output data after separation”, the SPR
Data # 781 read from AM 11 is output by 2-multiplexing circuit 19 with a phase difference of 9 bytes. Data # J1 is output with a 6-byte phase difference.
【0034】図9には、2並列展開前後の位相差が9バ
イトの場合を示す。このとき、「2並列データ」として
は、入力データ#779が、9バイトの位相差でSPR
AM11に書込まれ、その位置に入力データ#782も
書込まれる。また、次のフレームの入力データ#J1
は、12バイトの位相差でSPRAM11に書込まれ、
その位置に入力データ#2書込まれる。同様のタイミン
グ及び位相差で読出しも行われる。つぎに、「2分離後
出力データ」としては、SPRAM11から読出された
データ#779は、2多重回路19により、6バイトの
位相差で出力される。また、データ#J1は、3バイト
の位相差で出力される。FIG. 9 shows a case where the phase difference before and after the two parallel development is 9 bytes. At this time, as the “two parallel data”, the input data # 779 is SPR with a 9-byte phase difference.
AM11 is written, and input data # 782 is also written at that position. Also, the input data # J1 of the next frame
Is written to the SPRAM 11 with a phase difference of 12 bytes,
Input data # 2 is written at that position. Reading is also performed at the same timing and phase difference. Next, as “output data after separation”, the data # 779 read from the SPRAM 11 is output by the 2-multiplexing circuit 19 with a phase difference of 6 bytes. Data # J1 is output with a 3-byte phase difference.
【0035】このような方式においては、BIP−8又
は空きバイトにより、2並列分離の前後での位相差が増
加する場合がある。すなわち、上述の例では、前のフレ
ームでは、3、6、9バイトの位相差であったものが、
次のフレームでは、それぞれ3バイト加算され、6、
9、12バイトの位相差となった。この例では、この遅
延量は、さらに以後のフレームで累積されていくことが
ある。そこで、SOHタイミングを利用して、所定以上
に遅延量が加算されず、累積されないようにした他の実
施の形態を、以下に説明する。In such a system, the phase difference before and after the two-parallel separation may increase due to BIP-8 or empty bytes. That is, in the above-described example, the phase difference of 3, 6, 9 bytes in the previous frame is:
In the next frame, each 3 bytes are added, 6,
The phase difference was 9, 12 bytes. In this example, the amount of delay may be accumulated in subsequent frames. Therefore, another embodiment in which the delay amount is not added more than a predetermined amount and is not accumulated using the SOH timing will be described below.
【0036】図10〜図12に、SOHタイミングにお
ける2並列展開のタイムチャートを示す。FIGS. 10 to 12 show time charts of two-parallel development at SOH timing.
【0037】図10には、2並列展開前後の位相差が6
バイトの場合を示す。図中「2並列展開前入力データ」
は、主信号バッファに入力されるデータを示す。ここで
は、フレーム#6と#7の間にSOHが入力される場合
を示す(斜線部分参照)。また、SOHに関しては、こ
こでは一例として、入力主信号データは自装置中の装置
内位相にポインタ変換した後に処理されることとし、2
並列分離回路18の前後で入出力データのタイミング位
置が固定されるものとする。FIG. 10 shows that the phase difference before and after the two parallel development is 6
Indicates the case of bytes. "Input data before 2-parallel expansion" in the figure
Indicates data input to the main signal buffer. Here, a case is shown in which an SOH is input between frames # 6 and # 7 (see the hatched portion). As for the SOH, as an example here, it is assumed that the input main signal data is processed after pointer conversion to the internal phase of the apparatus itself.
It is assumed that the timing positions of input / output data are fixed before and after the parallel separation circuit 18.
【0038】「2並列データ」については、ここでは、
入力データ#J1及び#3は、3バイトの位相差でSP
RAM11に書込まれ、それぞれの位置に入力データ#
2及び#4も書込まれる。SOHが入力されると、アド
レス制御部12は、書込みフレームカウンタ15により
それを認識する。アドレス制御部12は、2並列分離回
路18の前後の位相差を監視し、9バイトより少ないの
で、SOHを3バイト分そのまま出力する。ここで、S
OHは3バイトなので、書込みを1バイト休むこと又は
1バイトの他のデータを挿入すること等により、4バイ
ト分をSPRAM11に書込む。なお、アドレス制御部
12は、この差が9バイト以上の場合は、後述のよう
に、SOHを削除する処理を行う。また、ここでは、S
OHタイミングが固定されるので、入力データ#3及び
#4の後に、SOHが書込まれ、その後入力データ#5
及び#6以降が、順次書込まれることになる。SOH入
力後の入力データ#7は、9バイトの位相差でSPRA
M11に書込まれ、その位置に入力データ#8も書込ま
れる。アドレス制御部12に従い、同様のタイミング及
び位相差で読出しも行われる。Regarding “two parallel data”, here,
Input data # J1 and # 3 are SP with a 3-byte phase difference
The data is written into the RAM 11 and input data #
2 and # 4 are also written. When the SOH is input, the address control unit 12 recognizes it by the write frame counter 15. The address control unit 12 monitors the phase difference before and after the two-parallel separation circuit 18 and outputs the SOH for 3 bytes as it is because it is less than 9 bytes. Where S
Since OH is 3 bytes, 4 bytes are written to the SPRAM 11 by stopping writing by 1 byte or inserting other data of 1 byte. When the difference is 9 bytes or more, the address control unit 12 performs a process of deleting the SOH as described later. Here, S
Since the OH timing is fixed, SOH is written after the input data # 3 and # 4, and then the input data # 5
And # 6 and thereafter are written sequentially. Input data # 7 after SOH input is SPRA with a 9-byte phase difference.
M11 is written, and input data # 8 is also written at that position. According to the address control unit 12, reading is also performed at the same timing and phase difference.
【0039】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、2
多重回路19から9バイトの位相差で出力される。つぎ
に、SOHは、挿入された空きバイト又はBIP−8が
破棄され、固定されたSOHタイミングで元の3バイト
分が出力される。データ#2以降は、SOHの位置が固
定されているため、その後に順次出力される。SOHの
後に書込み/読出された入力データ#5は、6バイトの
位相差で出力される。The data # J1 read from the SPRAM 11 is "2 separated output data".
The data is output from the multiplexing circuit 19 with a phase difference of 9 bytes. Next, as for the SOH, the inserted empty bytes or BIP-8 are discarded, and the original three bytes are output at a fixed SOH timing. Since the position of the SOH is fixed after data # 2, it is sequentially output thereafter. Input data # 5 written / read after SOH is output with a 6-byte phase difference.
【0040】つぎに、図11には、2並列展開前後の位
相差が9バイトの場合を示す。Next, FIG. 11 shows a case where the phase difference before and after the two-parallel expansion is 9 bytes.
【0041】このとき、「2並列データ」としては、入
力データ#3が、9バイトの位相差でSPRAM11に
書込まれる。また、SOHは、固定位置に書込まれる
が、アドレス制御部12は、2並列分離回路18によ
り、2並列データが9バイトの位相差でSPRAM11
に書込まれたことを認識し、位相差が過大になるのを防
止するため、SOHを1バイト分読み捨てる処理を行
う。ここで、VC−3のフレーム境界で偶数にするため
の空きバイト又はBIP−8等の付加が行われ、既に位
相差が9バイトある場合はさらに3バイト遅延する可能
性がある。そのため、一例として位相差が12バイト以
下になるようにするためには、2並列分離前後の位相差
が既に9バイトある場合には、このようなSOHの読み
捨て処理を行う。次に、入力データ#5以降を順次書込
む。入力データ#9は、SOH読み捨て処理のためあま
り遅延されずに済み、6バイトの位相差で書込が行われ
る。同様のタイミング及び位相差で読出しも行われる。At this time, as the "two parallel data", the input data # 3 is written into the SPRAM 11 with a phase difference of 9 bytes. The SOH is written to a fixed position, but the address control unit 12 uses the two-parallel separation circuit 18 to store the two-parallel data in the SPRAM 11 with a phase difference of 9 bytes.
In order to prevent the phase difference from becoming too large, a process of reading and discarding the SOH for one byte is performed. Here, an empty byte or BIP-8 is added at the frame boundary of VC-3 to make it an even number, and if there is already a 9-byte phase difference, there is a possibility that it will be further delayed by 3 bytes. Therefore, as an example, in order to make the phase difference 12 bytes or less, if the phase difference before and after the two-parallel separation already has 9 bytes, such an SOH read-out process is performed. Next, input data # 5 and thereafter are sequentially written. The input data # 9 is not delayed much due to the SOH reading and discarding process, and is written with a 6-byte phase difference. Reading is also performed at the same timing and phase difference.
【0042】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、2
多重回路19により、6バイトの位相差で出力される。
また、SOHは、1バイト分適当なデータ(空きビット
等)が挿入され、固定されたSOHタイミングで3バイ
ト分が出力される。SOHより後に書込み/読出しされ
た入力データ#7は、9バイトの位相差で出力される。Next, as "output data after separation", data # J1 read from SPRAM 11 is 2
The data is output by the multiplexing circuit 19 with a phase difference of 6 bytes.
In the SOH, appropriate data (empty bits, etc.) for one byte is inserted, and three bytes are output at a fixed SOH timing. Input data # 7 written / read after SOH is output with a phase difference of 9 bytes.
【0043】つぎに、図12には、2並列展開前後の位
相差が12バイトの場合を示す。Next, FIG. 12 shows a case where the phase difference before and after the two parallel development is 12 bytes.
【0044】このとき、「2並列データ」としては、入
力データ#J1が、12バイトの位相差でSPRAM1
1に書込まれ、その位置に入力データ#2も書込まれ
る。また、次にSOHが書込まれるわけであるが、位相
差が大きいので、上述のようにSOHの読み捨てが行わ
れる。その後入力データ#3以降が書込まれる。SOH
以後に入力された入力データ#7は、9バイトの位相差
でSPRAM11に書込まれる。同様のタイミング及び
位相差で読出しも行われる。At this time, as the “two-parallel data”, the input data # J1 is the SPRAM1 with a phase difference of 12 bytes.
1 and input data # 2 is also written at that position. Although the SOH is written next, since the phase difference is large, the SOH is discarded as described above. Thereafter, the input data # 3 and thereafter are written. SOH
Subsequent input data # 7 is written to SPRAM 11 with a 9-byte phase difference. Reading is also performed at the same timing and phase difference.
【0045】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、2
多重回路19により、3バイトの位相差で出力される。
また、上述のように、SOHが出力される。SOHタイ
ミング後のデータ#7は、6バイトの位相差で出力され
る。Next, as “output data after separation”, data # J1 read from SPRAM 11 is 2
The signal is output by the multiplexing circuit 19 with a 3-byte phase difference.
Also, as described above, SOH is output. Data # 7 after the SOH timing is output with a 6-byte phase difference.
【0046】以上のようにして、SOHタイミングを利
用して、2並列展開前後の位相差が過度にならないよう
に制御することができる。As described above, the SOH timing can be used to control the phase difference before and after the two-parallel expansion so as not to be excessive.
【0047】つぎに、図6に示されたようなポインタジ
ャスティフィケーション指示がある場合の2並列展開に
ついて説明する。図13〜図15に、NJ時における2
並列展開のタイムチャートを示す。Next, a description will be given of two-parallel expansion in the case where there is a pointer justification instruction as shown in FIG. FIG. 13 to FIG.
4 shows a time chart of parallel development.
【0048】図13には、2並列展開前後の位相差が6
バイトの場合を示す。「2並列展開前入力データ」は、
主信号バッファに入力されるデータを示す。ここでは、
フレーム#6と#7の間にSOHが入力される場合を示
す。FIG. 13 shows that the phase difference before and after the two parallel development is 6
Indicates the case of bytes. "Input data before 2-parallel expansion"
This shows data input to the main signal buffer. here,
A case where an SOH is input between frames # 6 and # 7 is shown.
【0049】「2並列データ」については、ここでは、
入力データ#J1及び#3は、3バイトの位相差でSP
RAM11に書込まれ、それぞれの位置に入力データ#
2及び#4も書込まれる。SOHが入力されると、アド
レス制御部12は、書込みフレームカウンタ15により
それを認識するとともに、ポインタ検出回路17により
NJ時であることを認識する。NJ時には、SOHは2
バイトの偶数であるため、そのまま2並列分離されてS
PRAM11に書込まれる。SOHに関しては、ここで
は一例として、前述のように、2並列分離回路18の前
後で入出力データのタイミング位置が固定される場合を
示している。したがって、入力データ#3及び#4の後
に、SOHデータが書込まれ、その後入力データ#5及
び#6以降が、順次書込まれることになる。SOH入力
後の入力データ#7は、6バイトの位相差でSPRAM
11に書込まれ、その位置に入力データ#8も書込まれ
る。また、アドレス制御部12に従い、同様のタイミン
グ及び位相差で読出しも行われる。Regarding “two parallel data”, here,
Input data # J1 and # 3 are SP with a 3-byte phase difference
The data is written into the RAM 11 and input data #
2 and # 4 are also written. When the SOH is input, the address control unit 12 recognizes it by the write frame counter 15 and recognizes that it is NJ time by the pointer detection circuit 17. At the time of NJ, SOH is 2
Since it is an even number of bytes, it is separated into two parallel
Written to PRAM11. Regarding the SOH, as an example, the case where the timing position of the input / output data is fixed before and after the two-parallel separation circuit 18 is shown here as an example. Therefore, after the input data # 3 and # 4, the SOH data is written, and thereafter the input data # 5 and # 6 and thereafter are sequentially written. The input data # 7 after SOH input is SPRAM with a phase difference of 6 bytes.
11 and input data # 8 is also written at that position. Further, according to the address control unit 12, reading is performed at the same timing and phase difference.
【0050】つぎに、「2分離後出力データ」は、SP
RAM11から出力されたSOHを2バイト分そのまま
出力する。この例では、SPRAM11から読出された
データ#J1は、2多重回路19により、9バイトの位
相差で出力される。また、SOHは、2バイト分SOH
タイミングで出力される。データ#5以降は、SOHの
位置が固定されているため、その後に順次出力される。
SOHデータの後に書込み/読出された入力データ#5
は、9バイトの位相差で出力される。Next, "output data after separation into two" is SP
The SOH output from the RAM 11 is output as it is for 2 bytes. In this example, the data # J1 read from the SPRAM 11 is output by the 2-multiplexing circuit 19 with a phase difference of 9 bytes. SOH is 2 bytes worth of SOH
Output at the timing. Since the position of the SOH is fixed after the data # 5, it is sequentially output thereafter.
Input data # 5 written / read after SOH data
Is output with a 9-byte phase difference.
【0051】つぎに、図14には、2並列展開前後の位
相差が9バイトの場合を示す。Next, FIG. 14 shows a case where the phase difference before and after the two-parallel expansion is 9 bytes.
【0052】このとき、「2並列データ」としては、入
力データ#J1が、9バイトの位相差でSPRAM11
に書込まれる。また、SOHは、同様に、固定位置に書
込まれるが、アドレス制御部12は、NJ時であってS
OHが2バイト分であることを認識する。次に、入力デ
ータ#5以降を順次書込む。入力データ#9は、9バイ
トの位相差で書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。At this time, as the “two parallel data”, the input data # J1 is the SPRAM 11 with a 9-byte phase difference.
Is written to. Similarly, the SOH is written at a fixed position, but the address control unit 12 determines that the
It recognizes that OH is for 2 bytes. Next, input data # 5 and thereafter are sequentially written. Input data # 9 is written with a 9-byte phase difference. Reading is also performed at the same timing and phase difference.
【0053】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、6
バイトの位相差で出力される。固定された位置でSOH
の出力がされた後に、SOHの前に入力された入力デー
タ#3及び#4が、出力される。また、SOHより後に
書込み/読出しされた入力データ#7は、6バイトの位
相差で出力される。Next, as the “output data after separation”, the data # J1 read from the SPRAM 11 is 6
Output with byte phase difference. SOH in fixed position
Are output, the input data # 3 and # 4 input before the SOH are output. Input data # 7 written / read after SOH is output with a 6-byte phase difference.
【0054】つぎに、図15には、2並列展開前後の位
相差が12バイトの場合を示す。Next, FIG. 15 shows a case where the phase difference before and after two-parallel expansion is 12 bytes.
【0055】このとき、同様に、「2並列データ」とし
ては、入力データ#J1が、12バイトの位相差でSP
RAM11に書込まれ、その位置に入力データ#2も書
込まれる。また、次にSOHが固定位置に書込まれ、そ
の後入力データ#3以降が書込まれる。SOH以後に入
力された入力データ#7は、12バイトの位相差でSP
RAM11に書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。At this time, similarly, as the “two parallel data”, the input data # J1 is the SP data with a phase difference of 12 bytes.
The data is written into the RAM 11, and the input data # 2 is also written at that position. Next, the SOH is written to the fixed position, and thereafter, the input data # 3 and thereafter are written. Input data # 7 input after SOH is SP data with a phase difference of 12 bytes.
The data is written to the RAM 11. Reading is also performed at the same timing and phase difference.
【0056】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、3
バイトの位相差で出力される。また、データ#5は、3
バイトの位相差で出力される。Next, as the “2 separated output data”, the data # J1 read from the SPRAM 11 is 3
Output with byte phase difference. Data # 5 is 3
Output with byte phase difference.
【0057】つぎに、図16〜図18に、PJ時におけ
る2並列展開のタイムチャートを示す。Next, FIGS. 16 to 18 show time charts of the two-parallel expansion at the time of PJ.
【0058】図16には、2並列展開前後の位相差が6
バイトの場合を示す。「2並列展開前入力データ」は、
主信号バッファに入力されるデータを示す。ここでは、
フレーム#6と#7の間にSOHが入力される場合を示
す。FIG. 16 shows that the phase difference before and after the two parallel development is 6
Indicates the case of bytes. "Input data before 2-parallel expansion"
This shows data input to the main signal buffer. here,
A case where an SOH is input between frames # 6 and # 7 is shown.
【0059】「2並列データ」については、ここでは、
入力データ#J1及び#3は、6バイトの位相差でSP
RAM11に書込まれ、それぞれの位置に入力データ#
2及び#4も書込まれる。SOHが入力されると、アド
レス制御部12は、書込みフレームカウンタ15により
それを認識するとともに、ポインタ検出回路17により
PJ時であることを認識する。PJ時には、SOHは4
バイトの偶数であるため、そのまま2並列分離されSP
RAM11に書込まれる。SOHに関しては、ここでは
一例として、2並列分離回路18の前後で入出力データ
のタイミング位置が固定される。したがって、入力デー
タ#3及び#4の後に、SOHデータが書込まれ、その
後入力データ#5及び#6以降が、順次書込まれること
になる。SOH入力後の入力データ#7は、6バイトの
位相差でSPRAM11に書込まれ、その位置に入力デ
ータ#8も書込まれる。また、アドレス制御部12に従
い、同様のタイミング及び位相差で読出しも行われる。Regarding “two parallel data”, here,
The input data # J1 and # 3 are SP with a phase difference of 6 bytes.
The data is written into the RAM 11 and input data #
2 and # 4 are also written. When the SOH is input, the address control unit 12 recognizes the SOH by the write frame counter 15 and recognizes the PJ time by the pointer detection circuit 17. At the time of PJ, SOH is 4
Since it is an even number of bytes, it is separated into two parallels as it is SP
The data is written to the RAM 11. As for the SOH, for example, the timing positions of the input / output data before and after the two-parallel separation circuit 18 are fixed as an example. Therefore, after the input data # 3 and # 4, the SOH data is written, and thereafter the input data # 5 and # 6 and thereafter are sequentially written. Input data # 7 after SOH input is written into SPRAM 11 with a phase difference of 6 bytes, and input data # 8 is also written at that position. Further, according to the address control unit 12, reading is performed at the same timing and phase difference.
【0060】つぎに、「2分離後出力データ」は、SP
RAM11から出力されたSOHを4バイト分そのまま
出力する。この例では、SPRAM11から読出された
データ#J1は、2多重回路19により、9バイトの位
相差で出力される。また、SOHは、4バイト分SOH
タイミングで出力される。データ#5以降は、SOHの
位置が固定されているため、その後に順次出力される。
ここで、SOHデータの後に書込み/読出された入力デ
ータ#5は、9バイトの位相差で出力される。Next, “output data after separation” is SP
The SOH output from the RAM 11 is output as it is for 4 bytes. In this example, the data # J1 read from the SPRAM 11 is output by the 2-multiplexing circuit 19 with a phase difference of 9 bytes. The SOH is 4 bytes worth of SOH
Output at the timing. Since the position of the SOH is fixed after the data # 5, it is sequentially output thereafter.
Here, the input data # 5 written / read after the SOH data is output with a phase difference of 9 bytes.
【0061】つぎに、図17には、2並列展開前後の位
相差が9バイトの場合を示す。Next, FIG. 17 shows a case where the phase difference before and after two-parallel expansion is 9 bytes.
【0062】このとき、「2並列データ」としては、入
力データ#J1が、9バイトの位相差でSPRAM11
に書込まれる。また、SOHは、同様に、固定位置に書
込まれるが、アドレス制御部12は、PJ時であってS
OHが4バイト分であることを認識する。次に、入力デ
ータ#5以降を順次書込む。入力データ#9は、9バイ
トの位相差で書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。At this time, as the “two-parallel data”, the input data # J1 is the SPRAM 11 with a 9-byte phase difference.
Is written to. Similarly, the SOH is written at a fixed position, but the address control unit 12 determines that the
It recognizes that OH is for 4 bytes. Next, input data # 5 and thereafter are sequentially written. Input data # 9 is written with a 9-byte phase difference. Reading is also performed at the same timing and phase difference.
【0063】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、6
バイトの位相差で出力される。固定された位置でSOH
の出力がされた後に、SOHの前に入力された入力デー
タ#3及び#4が、出力される。また、SOHより後に
書込み/読出しされた入力データ#5は、6バイトの位
相差で出力される。The data # J1 read from the SPRAM 11 is the "2 separated output data".
Output with byte phase difference. SOH in fixed position
Are output, the input data # 3 and # 4 input before the SOH are output. Input data # 5 written / read after SOH is output with a 6-byte phase difference.
【0064】つぎに、図18には、2並列展開前後の位
相差が12バイトの場合を示す。Next, FIG. 18 shows a case where the phase difference before and after two-parallel expansion is 12 bytes.
【0065】このとき、同様に、「2並列データ」とし
ては、入力データ#J1が、12バイトの位相差でSP
RAM11に書込まれ、その位置に入力データ#2も書
込まれる。また、次にSOHが固定位置に4バイト分書
込まれ、その後入力データ#3以降が書込まれる。SO
H以後に入力された入力データ#7は、12バイトの位
相差でSPRAM11に書込まれる。また、同様のタイ
ミング及び位相差で読出しも行われる。At this time, similarly, as the “two parallel data”, the input data # J1 is the SP data with a phase difference of 12 bytes.
The data is written into the RAM 11, and the input data # 2 is also written at that position. Next, the SOH is written into the fixed position for 4 bytes, and thereafter the input data # 3 and thereafter are written. SO
Input data # 7 input after H is written to the SPRAM 11 with a phase difference of 12 bytes. Reading is also performed at the same timing and phase difference.
【0066】つぎに、「2分離後出力データ」として
は、SPRAM11から読出されたデータ#J1は、3
バイトの位相差で出力される。また、SOH後のデータ
#5は、3バイトの位相差で出力される。Next, as the “2 separated output data”, the data # J1 read from the SPRAM 11 is 3
Output with byte phase difference. Data # 5 after SOH is output with a 3-byte phase difference.
【0067】以上、実施の形態を説明したが、本発明
は、これに限定されず、様々な改良及び変更を含むもの
である。たとえば、本発明は、主信号バッファに限ら
ず、あらゆるデータメモリ装置に適用することができ
る。また、入力データやSPRAMの記憶領域は、それ
ぞれ8ビットや16ビットに限らず適宜のビット数を用
いることができる。並列分離については、2並列展開に
限らず、複数の偶数の並列データに展開することもでき
る。また、VC−3、STM−0等のフレームフォーマ
ット以外にも、様々なデータ群に応用することができ
る。さらに、SOHの読み捨て・削除等を行う基準とし
て、2並列展開前後で9バイト以上の位相差としたが、
これに限らず適宜所定の位相差とすることができる。Although the embodiment has been described above, the present invention is not limited to this, but includes various improvements and modifications. For example, the present invention is not limited to the main signal buffer, and can be applied to any data memory device. The input data and the storage area of the SPRAM are not limited to 8 bits and 16 bits, respectively, and may have an appropriate number of bits. The parallel separation is not limited to two-parallel expansion, but can be expanded to a plurality of even-numbered parallel data. Further, the present invention can be applied to various data groups other than the frame formats such as VC-3 and STM-0. Further, as a reference for discarding / deleting the SOH, a phase difference of 9 bytes or more before and after two-parallel expansion is used.
The present invention is not limited to this, and a predetermined phase difference can be appropriately set.
【0068】[0068]
【発明の効果】以上のように、本発明によると、安価な
SPRAMを使用して、大容量の主信号データバッファ
を安価に構成することができる。As described above, according to the present invention, a large-capacity main signal data buffer can be constructed at low cost by using an inexpensive SPRAM.
【0069】また、本発明によると、入力されたデータ
群を並列分離した前後において、それらの位相差が過度
にならないように分離後のデータを出力することができ
る。Further, according to the present invention, before and after the input data group is separated in parallel, the separated data can be output so that their phase difference is not excessive.
【0070】[0070]
【図1】本発明に係るデータメモリ装置の概略構成図。FIG. 1 is a schematic configuration diagram of a data memory device according to the present invention.
【図2】本発明に係るデータメモリ装置のタイムチャー
ト。FIG. 2 is a time chart of the data memory device according to the present invention.
【図3】本発明に係るデータメモリ装置の構成図。FIG. 3 is a configuration diagram of a data memory device according to the present invention.
【図4】SDHフォーマットの説明図。FIG. 4 is an explanatory diagram of an SDH format.
【図5】SPRAMの記憶領域の説明図。FIG. 5 is an explanatory diagram of a storage area of an SPRAM.
【図6】ジャスティフィケーション時の書込み及び読出
し範囲の説明図。FIG. 6 is an explanatory diagram of a write and read range during justification.
【図7】VC−3の境界における2並列展開部のタイム
チャート(位相差3バイト)。FIG. 7 is a time chart of a two-parallel expansion unit at the boundary of VC-3 (phase difference: 3 bytes).
【図8】VC−3の境界における2並列展開部のタイム
チャート(位相差6バイト)。FIG. 8 is a time chart (a phase difference of 6 bytes) of a two-parallel expansion unit at the boundary of VC-3.
【図9】VC−3の境界における2並列展開部のタイム
チャート(位相差9バイト)。FIG. 9 is a time chart (9-byte phase difference) of a two-parallel expansion unit at the boundary of VC-3.
【図10】SOHタイミングにおける2並列展開のタイ
ムチャート(位相差6バイト)。FIG. 10 is a time chart (phase difference: 6 bytes) of two parallel development at SOH timing.
【図11】SOHタイミングにおける2並列展開のタイ
ムチャート(位相差9バイト)。FIG. 11 is a time chart (9-byte phase difference) of two parallel development at SOH timing.
【図12】SOHタイミングにおける2並列展開のタイ
ムチャート(位相差12バイト)。FIG. 12 is a time chart (12-byte phase difference) of two parallel development at SOH timing.
【図13】NJ時における2並列展開のタイムチャート
(位相差6バイト)。FIG. 13 is a time chart of a two-parallel expansion at the time of NJ (phase difference: 6 bytes).
【図14】NJ時における2並列展開のタイムチャート
(位相差9バイト)。FIG. 14 is a time chart of a two-parallel expansion at the time of NJ (a phase difference of 9 bytes).
【図15】NJ時における2並列展開のタイムチャート
(位相差12バイト)。FIG. 15 is a time chart of a two-parallel expansion at the time of NJ (phase difference: 12 bytes).
【図16】PJ時における2並列展開のタイムチャート
(位相差6バイト)。FIG. 16 is a time chart of a two-parallel expansion at the time of PJ (phase difference: 6 bytes).
【図17】PJ時における2並列展開のタイムチャート
(位相差9バイト)。FIG. 17 is a time chart of a two-parallel expansion at the time of PJ (phase difference: 9 bytes).
【図18】PJ時における2並列展開のタイムチャート
(位相差12バイト)。FIG. 18 is a time chart of a two-parallel expansion at the time of PJ (phase difference: 12 bytes).
【図19】従来のDPRAMを使用した主信号バッファ
の構成図。FIG. 19 is a configuration diagram of a main signal buffer using a conventional DPRAM.
11 SPRAM 12 アドレス制御部 13 書込み側ゲート 14 読出し側ゲート 15 書込み側フレームカウンタ 16 読出し側フレームカウンタ 17 ポインタ検出回路 18 2並列分離回路 19 2多重回路19 DESCRIPTION OF SYMBOLS 11 SPRAM 12 Address control part 13 Writing side gate 14 Reading side gate 15 Writing side frame counter 16 Reading side frame counter 17 Pointer detection circuit 18 2 Parallel separation circuit 19 2 Multiplexing circuit 19
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 浩二 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 高橋 政俊 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 稲葉 直樹 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 Fターム(参考) 5K021 AA08 BB06 CC19 GG03 5K069 BA02 CB08 DB12 DB18 DB22 DB27 EA19 EA20 FA15 FA26 FD17 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Koji Kato 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside the Information and Communication Division, Hitachi, Ltd. (72) Masatoshi Takahashi 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Hitachi, Ltd. Information and Communications Division (72) Inventor Naoki Inaba 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture F-term in the Information and Communications Division, Hitachi, Ltd. DB22 DB27 EA19 EA20 FA15 FA26 FD17
Claims (11)
る並列分離回路と、 前記データ群の先頭位置を示すポインタを検出するポイ
ンタ検出回路と、 前記並列データを各々等しいアドレスに並列に記憶する
シングルポートメモリと、 前記並列データを、前記シングルポートメモリに入力す
るための書込み側ゲートと、 前記シングルポートメモリに記憶された前記並列データ
を読出すための読出し側ゲートと、 前記読出し側ゲートから出力された前記並列データをシ
リアルデータに多重する多重回路と、 前記並列分離回路、前記シングルポートメモリ、前記書
込み側ゲート、前記読出し側ゲート及び前記多重回路を
制御するアドレス制御部を備え、 前記アドレス制御部は、 前記並列分離回路により、前記データ群に含まれる奇数
個のデータに少なくともひとつの空きビット又は他のデ
ータを加えて、偶数個のデータとして前記並列データに
分離する制御と、 前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記シング
ルポートメモリに並列に書込む制御と、 前記読出し側ゲートをオン状態にするとともに、前記並
列データを、前記シングルポートメモリから読出す制御
と、 前記多重回路により、前記シングルポートメモリから読
出された前記並列データを多重して出力するように制御
を行うデータメモリ装置。1. A parallel separation circuit for separating an input data group into parallel data, a pointer detection circuit for detecting a pointer indicating a head position of the data group, and storing the parallel data in parallel at the same address. A single-port memory; a write-side gate for inputting the parallel data to the single-port memory; a read-side gate for reading the parallel data stored in the single-port memory; and a read-side gate. A multiplexing circuit that multiplexes the output parallel data into serial data; and an address control unit that controls the parallel separation circuit, the single-port memory, the write-side gate, the read-side gate, and the multiplexing circuit. The control unit is configured to control the odd number of data included in the data group by the parallel separation circuit. Adding at least one empty bit or other data to the data to separate the parallel data into an even number of data; turning on the write-side gate; and detecting the parallel data by the pointer detection circuit. Control to write in parallel to the single port memory from the head position of the data group in accordance with the pointer, and control to turn on the read-side gate and read the parallel data from the single port memory; A data memory device that controls the multiplexing circuit to multiplex and output the parallel data read from the single port memory.
備え、 前記他のデータとして、前記パリティ演算回路により演
算されたパリティを挿入することを特徴とする請求項1
に記載のデータメモリ装置。2. The apparatus according to claim 1, wherein the parallel separation circuit includes a parity operation circuit, and inserts the parity calculated by the parity operation circuit as the other data.
A data memory device according to claim 1.
路により加えられた前記空きビット又は他のデータをス
キップして出力する機能を備えたことを特徴とする請求
項1又は2に記載のデータメモリ装置。3. The multiplexing circuit according to claim 1, wherein said multiplexing circuit skips said empty bit or other data added by said parallel separation circuit under the control of said address control section, and a function of aligning phases in response to phase fluctuations. 3. The data memory device according to claim 1, further comprising an output function.
れたデータがオーバーヘッドであることを認識するとと
もに、 前記並列分離回路により、奇数個のデータを含むオーバ
ーヘッドについて、1データ分書込みを休むこと又は他
のデータを挿入することにより、偶数個のデータとして
該オーバーヘッドを並列に前記シングルポートメモリに
書込むことを特徴とする請求項1乃至3のいずれかに記
載のデータメモリ装置。4. The address control section recognizes that input data is an overhead based on a count value of a write-side frame counter, and the parallel separation circuit detects an overhead including an odd number of data by one. The data according to any one of claims 1 to 3, wherein the overhead is written in parallel to the single port memory as an even number of data by resting writing for data or inserting other data. Memory device.
ングは固定されており、 オーバーヘッドのタイミング以外のタイミングで、デー
タ群に含まれるデータについて、前記シングルポートメ
モリによる書込み及び読出し、及び、前記多重回路から
の出力がなされることを特徴とする請求項1乃至4のい
ずれかに記載のデータメモリ装置。5. The input and output timings of the overhead are fixed, and data included in a data group is written and read by the single-port memory at a timing other than the timing of the overhead, and data is read from the multiplexing circuit. 5. The data memory device according to claim 1, wherein output is performed.
れたデータがオーバーヘッドであることを認識するとと
もに、 前記並列分離回路の前後の位相差を監視して、該位相差
が所定バイトより少ない場合は、オーバーヘッドを並列
データとして分離して、1データ分書込みを休むこと又
は他のデータを挿入することにより、偶数個のデータと
して前記並列分離回路から並列データを出力し、一方、
該位相差が所定バイト以上の場合は、オーバーヘッドに
含まれるデータを少なくともひとつ削除して偶数個のデ
ータとして前記並列分離回路から並列データを出力する
ことを特徴とする請求項1乃至5のいずれかに記載のデ
ータメモリ装置。6. The address control section recognizes that input data is overhead based on a count value of a write-side frame counter, and monitors a phase difference between before and after the parallel separation circuit, and When the phase difference is smaller than a predetermined byte, the overhead is separated as parallel data, and writing of one data is suspended, or other data is inserted, thereby outputting parallel data from the parallel separation circuit as an even number of data. ,on the other hand,
6. When the phase difference is equal to or more than a predetermined byte, at least one of the data included in the overhead is deleted and the parallel data is output from the parallel separation circuit as an even number of data. A data memory device according to claim 1.
れたデータがオーバーヘッドであることを認識するとと
もに、 前記ポインタ検出回路で検出されたポインタにより、前
記データ群がネガティブ・ジャスティフィケーション又
はポジティブ・ジャスティフィケーションであることを
認識した場合、前記並列分離回路により、オーバーヘッ
ドが偶数個のデータとして並列データに分離され、前記
シングルポートメモリに書込まれることを特徴とする請
求項1乃至6のいずれかに記載のデータメモリ装置。7. The address control section recognizes that input data is overhead based on a count value of a write-side frame counter, and the data group is negative based on a pointer detected by the pointer detection circuit. When the justification or the positive justification is recognized, the parallel separation circuit separates the overhead into parallel data as an even number of data and writes the data into the single-port memory. The data memory device according to claim 1.
リにより入出力するためのデータメモリ制御方法であっ
て、 前記データ群に含まれる奇数個のデータに少なくともひ
とつの空きビット又は他のデータを加えて、並列データ
に分離する機能と、 前記データ群の先頭位置を示すポインタを検出する機能
と、 前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記並列デ
ータを各々等しいアドレスで前記シングルポートメモリ
に並列に記憶する書込む機能と、 前記読出し側ゲートをオン状態にするとともに、前記並
列データを、前記シングルポートメモリから読出す機能
と、 前記シングルポートから読出された前記並列データをシ
リアルデータに多重して出力する機能を備えたデータメ
モリ制御方法。8. A data memory control method for inputting / outputting an input data group by a single port memory, wherein at least one empty bit or another data is added to an odd number of data included in the data group. A function of detecting a pointer indicating the head position of the data group; a function of turning on the write-side gate; and a method of detecting the parallel data by the pointer detected by the pointer detection circuit. A function of writing the parallel data from the head position of the data group in parallel to the single-port memory at the same address, and turning on the read-side gate, and writing the parallel data to the single-port memory. A function of reading from the memory; and a function of serializing the parallel data read from the single port. Data memory control method having a function of multiplexing and outputting the Rudeta.
より、入力されたデータがオーバーヘッドであることを
認識するとともに、 奇数個のデータを含むオーバーヘッドに、1データ分書
込みを休むこと又は他のデータを挿入することにより、
偶数個のデータとして前記オーバーヘッドを並列に前記
シングルポートメモリに書込むことを特徴とする請求項
1乃至8のいずれかに記載のデータメモリ制御方法。9. Recognizing that input data is overhead based on the count value of a write-side frame counter, and suspending writing of one data or inserting other data into an overhead including an odd number of data. By doing
9. The data memory control method according to claim 1, wherein the overhead is written in parallel to the single port memory as an even number of data.
により、入力されたデータがオーバーヘッドであること
を認識するとともに、 並列分離の前後の位相差を監視して、該位相差が所定バ
イトより少ない場合は、オーバーヘッドを並列データと
して分離して、1データ分書込みを休むこと又は他のデ
ータを挿入することにより、偶数個のデータとして並列
データを出力し、一方、該位相差が所定バイト以上の場
合は、オーバーヘッドに含まれるデータを少なくともひ
とつ削除して偶数個のデータとして並列データを出力す
ることを特徴とする請求項1乃至9のいずれかに記載の
データメモリ制御方法。10. Recognizing that input data is overhead based on the count value of a write-side frame counter, monitoring a phase difference before and after parallel separation, and if the phase difference is smaller than a predetermined byte, By separating the overhead as parallel data and suspending writing for one data or inserting other data, the parallel data is output as an even number of data. On the other hand, when the phase difference is equal to or more than a predetermined byte, 10. The data memory control method according to claim 1, wherein at least one of the data included in the overhead is deleted and the parallel data is output as an even number of data.
により、入力されたデータがオーバーヘッドであること
を認識するとともに、 検出されたポインタにより、前記データ群がネガティブ
・ジャスティフィケーション又はポジティブ・ジャステ
ィフィケーションであることを認識した場合には、オー
バーヘッドが偶数個のデータとして並列データに分離さ
れ、前記シングルポートメモリに書込まれることを特徴
とする請求項1乃至10のいずれかに記載のデータメモ
リ制御方法。11. A method for recognizing that input data is overhead based on a count value of a write-side frame counter. 11. The data memory control method according to claim 1, wherein when recognizing that there is, the overhead is separated into parallel data as an even number of data and written into the single port memory. .
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22856198A JP4021566B2 (en) | 1998-07-30 | 1998-07-30 | Data memory device and data memory control method |
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Publication Number | Publication Date |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100594043B1 (en) | 2004-11-08 | 2006-06-30 | 삼성전자주식회사 | Input Buffer Device For de-rate matching In High Speed Turbo Decoder |
US9336565B2 (en) | 2014-05-30 | 2016-05-10 | Seiko Epson Corporation | Image processing device, display apparatus, and image processing method |
-
1998
- 1998-07-30 JP JP22856198A patent/JP4021566B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100594043B1 (en) | 2004-11-08 | 2006-06-30 | 삼성전자주식회사 | Input Buffer Device For de-rate matching In High Speed Turbo Decoder |
US9336565B2 (en) | 2014-05-30 | 2016-05-10 | Seiko Epson Corporation | Image processing device, display apparatus, and image processing method |
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