JP2000040957A - Pll circuit - Google Patents
Pll circuitInfo
- Publication number
- JP2000040957A JP2000040957A JP10205973A JP20597398A JP2000040957A JP 2000040957 A JP2000040957 A JP 2000040957A JP 10205973 A JP10205973 A JP 10205973A JP 20597398 A JP20597398 A JP 20597398A JP 2000040957 A JP2000040957 A JP 2000040957A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock signal
- phase
- discriminator
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＰＬＬ（phase
locked loop）を用いたクロックリカバリ回路におい
て、特に高速動作かつ識別器に入力するクロック信号の
位相を無調整化することができるようにしたＰＬＬ回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (phase
The present invention relates to a clock recovery circuit using a locked loop, and more particularly to a PLL circuit capable of operating at high speed and adjusting the phase of a clock signal input to a discriminator without adjustment.
【０００２】[0002]
【従来の技術】ＰＬＬ回路に関しては、たとえば、特開
平０９−２４６９６３号公報には、素子などのばらつき
から生じるＶＣＯ（電圧制御発振器）の発振周波数のず
れに対して無調整化を行なうことが開示されている。ま
た、この無調整化を行なうＰＬＬ方式に関して、論理回
路によりディジタル化した位相比較器と位相比較補正回
路を使用してＰＬＬ方式についいて、特開平０７−４６
１２２号公報により開示されている。さらに、ディジタ
ル化したＰＬＬ回路として、特開平０８−１６７８４号
公報には、位相誤差に対応した変化周期で入力データ値
が増減する発振入力データ系列をＶＣＯで発振させ、こ
の位相誤差に対応した発振周期の再生クロック信号を得
ることが開示されている。2. Description of the Related Art With respect to a PLL circuit, for example, Japanese Patent Application Laid-Open No. 09-246963 discloses that adjustment is made to a deviation of an oscillation frequency of a VCO (Voltage Controlled Oscillator) caused by variations in elements and the like. Have been. Further, with respect to the PLL system for performing the non-adjustment, the PLL system using a phase comparator and a phase comparison correction circuit digitized by a logic circuit is disclosed in Japanese Patent Application Laid-Open No. 07-46.
No. 122 discloses this. Further, as a digitized PLL circuit, Japanese Patent Application Laid-Open No. 08-16784 discloses a VCO that oscillates an oscillating input data sequence in which an input data value increases or decreases at a change cycle corresponding to a phase error. It is disclosed to obtain a periodic reproduction clock signal.
【０００３】ところで、ＰＬＬを用いたクロックリカバ
リ回路は入力データ通信において装置の小型化に結びつ
く重要な技術である。従来、クロックリカバリ回路の中
では、入力データに同期したクロック信号を発生するＰ
ＬＬと、そのクロック信号を用いて入力データの識別再
生を行う識別器が別ブロックで構成されていた。この場
合、ＰＬＬで発生したクロック信号を識別器に入力する
際、クロック信号の位相が識別器の最適識別点になるよ
うにクロック信号の位相調整が必要である。[0003] A clock recovery circuit using a PLL is an important technique for reducing the size of a device in input data communication. Conventionally, in a clock recovery circuit, a P which generates a clock signal synchronized with input data
The LL and the discriminator for discriminating and reproducing the input data using the clock signal have been constituted by different blocks. In this case, when the clock signal generated by the PLL is input to the discriminator, it is necessary to adjust the phase of the clock signal so that the phase of the clock signal becomes the optimum discrimination point of the discriminator.
【０００４】この調整は遅延回路などを挿入することで
行ってきたが、この位相調整の無調整化の提案が近年行
われている。このような、回路の一例が論文「A Self
Correcting Clock Recovery Circuit」 IEEE Jo
urnal of Lightwave Technology. VOL. LT-３, N
o.６,pp. １３１２-１３１４, Dec. １９８３.に記
載されている。[0004] This adjustment has been performed by inserting a delay circuit or the like, but proposals have been made in recent years to eliminate this phase adjustment. An example of such a circuit is the paper "A Self
Correcting Clock Recovery Circuit '' IEEE Jo
urnal of Lightwave Technology. VOL. LT-3, N
o.6, pp. 1312-1314, Dec. 1983.
【０００５】図８は従来のクロックリカバリ回路を示す
回路図である。この図８に示す従来のクロックリカバリ
回路の例は、位相比較器５０、フィルタ５１、およびＶ
ＣＯ５２から構成されされている。位相比較器５０で
は、第１のＤＦＦ（Ｄ型フリップフロップ）５３と第２
のＤＦＦ５４が直列に接続されており、入力データは第
１のＤＦＦ５３のデータ入力端子Ｄに入力され、第１の
ＤＦＦ５３の出力端子Ｑと第２のＤＦＦ５４のデータ入
力端子Ｄが接続され、第２のＤＦＦ５４の出力端子Ｑか
ら識別入力データが出力される。FIG. 8 is a circuit diagram showing a conventional clock recovery circuit. The example of the conventional clock recovery circuit shown in FIG. 8 includes a phase comparator 50, a filter 51, and V
It is composed of CO52. In the phase comparator 50, a first DFF (D-type flip-flop) 53 and a second
Are connected in series, input data is input to the data input terminal D of the first DFF 53, the output terminal Q of the first DFF 53 is connected to the data input terminal D of the second DFF 54, and the second The identification input data is output from the output terminal Q of the DFF 54.
【０００６】第１のＤＦＦ５３のクロック信号入力端子
ＣにはＶＣＯ５２からのクロック信号が供給され、第２
のＤＦＦ５４４のクロック信号入力端子ＣにはＶＣＯ５
２からのクロック信号がインバータ５５で反転したクロ
ック信号が入力される。さらに、第１のＤＦＦ５３と第
２のＤＦＦ５４の入力データ入力端子Ｄと入力データ出
力端子Ｑをそれぞれ２入力の第１の排他的論理和回路
（以下、ＥＸＯＲという）５６と第２のＥＸＯＲ５７の
各第１、第２入力端子に接続する。第１のＥＸＯＲ５６
と第２のＥＸＯＲ５７のそれぞれの出力は加算器５８に
入力される。The clock signal from the VCO 52 is supplied to the clock signal input terminal C of the first DFF 53,
VCO5 is connected to the clock signal input terminal C of the DFF 544 of FIG.
A clock signal obtained by inverting the clock signal from the inverter 2 by the inverter 55 is input. Further, the input data input terminal D and the input data output terminal Q of the first DFF 53 and the second DFF 54 are respectively connected to a two-input first exclusive OR circuit (hereinafter, referred to as EXOR) 56 and a second EXOR 57. Connect to the first and second input terminals. The first EXOR56
And the output of the second EXOR 57 is input to the adder 58.
【０００７】この際、第１のＥＸＯＲ５６の出力は加算
されるように、第２のＥＸＯＲ５７の出力は減算される
ように加算器５８に入力する。加算器５８の出力はフィ
ルタ５１に入力され、フィルタ５１の出力をＶＣＯ５２
に帰還することでＰＬＬが構成される。At this time, the output of the first EXOR 56 is input to the adder 58 so that the output is added and the output of the second EXOR 57 is subtracted. The output of the adder 58 is input to the filter 51, and the output of the filter 51 is
The PLL is configured by returning to.
【０００８】次に動作を説明する。図９、図１０に位相
比較器５０のタイミングチャートを示す。図９は入力デ
ータに対してクロック信号の位相が遅れている場合のタ
イミングチャートであり、図１０は入力データに対して
クロック信号の位相が進んでいる場合のタイミングチャ
ートである。図９（ｅ）、図１０（ｅ）に示す第１のＥ
ＸＯＲ５６の出力は、第１のＤＦＦ５３に入力される図
９（ａ）、図１０（ａ）に示す入力データの変化点と、
図９（ｂ）、図１０（ｂ）に示すクロック信号の入力タ
イミング時間差の幅を持つパルスが出力される。Next, the operation will be described. 9 and 10 show timing charts of the phase comparator 50. FIG. FIG. 9 is a timing chart when the phase of the clock signal lags behind the input data, and FIG. 10 is a timing chart when the phase of the clock signal lags behind the input data. The first E shown in FIGS. 9E and 10E
The output of the XOR 56 is the change point of the input data shown in FIGS. 9A and 10A input to the first DFF 53,
Pulses having the width of the input timing time difference of the clock signal shown in FIGS. 9B and 10B are output.
【０００９】また、図９（ｆ），図１０（ｆ）に示す第
２のＥＸＯＲ５７の出力には、クロック信号の半周期分
の幅を持つパルスが出力される。入力データの位相に対
してクロック信号の位相が遅れている場合、図９（ｅ）
に示すように、第１のＥＸＯＲ５６の出力パルス幅は図
１０（ｆ）に示す第２のＥＸＯＲ５７の出力パルス幅よ
りも広い。このため、第１のＥＸＯＲ５６の出力信号と
第２のＥＸＯＲ５７の出力信号とを加算器５８で加算し
て得た加算器２８の出力信号｛図９（ｇ）｝はフィルタ
５１を通した平均値は＋側の電位になる。Further, a pulse having a width corresponding to a half cycle of the clock signal is output to the output of the second EXOR 57 shown in FIGS. 9 (f) and 10 (f). When the phase of the clock signal is behind the phase of the input data, FIG.
As shown in FIG. 10, the output pulse width of the first EXOR 56 is wider than the output pulse width of the second EXOR 57 shown in FIG. For this reason, the output signal of the adder 28 (FIG. 9 (g)) obtained by adding the output signal of the first EXOR 56 and the output signal of the second EXOR 57 by the adder 58 is the average value passed through the filter 51. Becomes a positive potential.
【００１０】逆に、入力データの位相に対してクロック
信号の位相が進んでいる場合、図１０（ｅ）に示す第１
のＥＸＯＲ５６の出力信号のパルス幅は、図１０（ｆ）
に示す第２のＥＸＯＲ５７の出力信号のパルス幅よりも
狭くなる。そのため、この第１のＥＸＯＲ５６の出力信
号と、第２のＥＸＯＲ５７の出力信号とを加算器５８で
加算して得た信号｛図１０（ｇ）｝をフィルタ５１を通
した平均値は−側の電位になる。Conversely, when the phase of the clock signal is ahead of the phase of the input data, the first signal shown in FIG.
The pulse width of the output signal of the EXOR 56 of FIG.
Is smaller than the pulse width of the output signal of the second EXOR 57 shown in FIG. Therefore, the signal {FIG. 10 (g)} obtained by adding the output signal of the first EXOR 56 and the output signal of the second EXOR 57 by the adder 58 through the filter 51 has an average value on the negative side. Potential.
【００１１】このようにして、クロック信号と入力デー
タの位相差により出力電圧が変化するために、位相比較
器としての機能が果たせる。ＰＬＬが同期する場合は、
位相比較器５０の出力電圧が０になる場合、すなわち、
第１のＥＸＯＲ５６と第２のＥＸＯＲ５７の出力パルス
幅が等しくなる場合である。そのとき、入力クロック信
号の位相は入力データの１タイムスロットのちょうど中
間となる。第１のＤＦＦ５３と第２のＤＦＦ５４は識別
器も兼ねているために、以上の構成のＰＬＬにより、無
調整で識別器の最適点で識別動作をするクロックリカバ
リ回路が構成できる。As described above, since the output voltage changes due to the phase difference between the clock signal and the input data, a function as a phase comparator can be achieved. If the PLLs synchronize,
When the output voltage of the phase comparator 50 becomes 0, that is,
This is a case where the output pulse widths of the first EXOR 56 and the second EXOR 57 are equal. At that time, the phase of the input clock signal is exactly in the middle of one time slot of the input data. Since the first DFF 53 and the second DFF 54 also serve as a discriminator, a clock recovery circuit that performs a discrimination operation at an optimum point of the discriminator without adjustment can be configured by the PLL having the above configuration.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＬを用いたクロックリカバリ回路器で
は、クロック信号の位相が入力データの位相よりも進ん
でおり、さらに、その位相差が大きい場合、第１のＥＸ
ＯＲ５６の出力パルス幅が狭くなってくる。したがっ
て、第１のＥＸＯＲ５６、第２のＥＸＯＲ５７の動作速
度に高速性が要求される。パルス幅が十分に広いときに
は、これらのＥＸＯＲの出力も十分な大きさと幅を持っ
たパルスが出力されるが、パルス幅が狭くなってくる
と、ＥＸＯＲの動作速度によっては、パルスの出力振幅
が小さくなってきて、位相誤差の検出ができなくなって
くる。特に、数ギガビット／セコンド（Gb/s）クラスの
信号に対しては、信号の２〜３倍の動作速度がＥＸＯＲ
に要求されるために、実際のＩＣでは実現が難しい。However, in such a conventional clock recovery circuit using a PLL, when the phase of the clock signal is ahead of the phase of the input data and the phase difference is large, The first EX
The output pulse width of OR56 becomes narrow. Therefore, high-speed operation is required for the first EXOR 56 and the second EXOR 57. When the pulse width is sufficiently wide, the output of these EXORs is also a pulse having a sufficient magnitude and width. However, as the pulse width becomes narrower, the output amplitude of the pulse depends on the operating speed of the EXOR. It becomes smaller and the phase error cannot be detected. In particular, for signals of several gigabits / seconds (Gb / s) class, the operating speed that is 2-3 times faster than the signal is EXOR.
Is difficult to realize with an actual IC.
【００１３】この発明は、上記従来の課題を解決するた
めになされたもので、高速動作に適し、かつ、クロック
信号の位相調整が不必要で、しかも素子のばらつきに対
して、影響されなくなるＰＬＬ回路を提供することを目
的とする。The present invention has been made to solve the above-mentioned conventional problems, and is suitable for high-speed operation, does not require phase adjustment of a clock signal, and is not affected by variations in elements. It is intended to provide a circuit.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
に、この発明のＰＬＬ回路は、電圧制御発振器から出力
されるクロック信号を用いて入力データの識別再生を行
なう識別器と、前記識別器の出力信号を用いて前記入力
データと前記クロック信号との位相差を２値で出力する
位相比較器と、前記位相比較器の出力の帯域調整をして
出力するフィルタと、前記フィルタの出力電圧に応じて
発振周波数を変化せて前記クロック信号を出力する電圧
制御発振器とを備えることを特徴とする。In order to achieve the above object, a PLL circuit according to the present invention comprises: a discriminator for discriminating and reproducing input data by using a clock signal output from a voltage controlled oscillator; A phase comparator that outputs a binary value of the phase difference between the input data and the clock signal using the output signal of the above, a filter that adjusts the output band of the phase comparator, and outputs the result, and an output voltage of the filter. And a voltage-controlled oscillator that outputs the clock signal by changing the oscillation frequency in accordance with
【００１５】この発明によれば、識別器において、電圧
制御発振器から出力されるクロック信号を用いて入力デ
ータの識別再生を行ない、この識別器の出力信号を位相
比較器に送出する。位相比較器では、入力データと電圧
制御発振器から出力されるクロック信号との位相比較を
行ない、識別器の出力信号によりクロック信号に対する
入力データの位相差に応じて２値でフィルタに出力し
て、フィルタで位相比較器の出力信号の帯域調整を行な
う。このフィルタの出力電圧で電圧制御発振器のクロッ
ク信号周波数を制御し、このクロック信号が識別器に入
力されるときに自動的に入力データのタイムスロットの
中間で識別されるように位相が決まる。According to the present invention, the discriminator discriminates and reproduces input data using the clock signal output from the voltage-controlled oscillator, and sends the output signal of the discriminator to the phase comparator. The phase comparator compares the phase of the input data with the clock signal output from the voltage controlled oscillator, and outputs a binary signal to the filter according to the phase difference between the input data and the clock signal based on the output signal of the discriminator. The band of the output signal of the phase comparator is adjusted by the filter. The frequency of the clock signal of the voltage controlled oscillator is controlled by the output voltage of this filter, and the phase is determined so that when this clock signal is input to the discriminator, it is automatically identified in the middle of the time slot of the input data.
【００１６】したがって、この発明では、ＰＬＬから識
別器へ入力されるクロック信号の位相調整が不用にな
り、素子のばらつきなどに対して影響されなくなる。Therefore, in the present invention, the phase adjustment of the clock signal input from the PLL to the discriminator becomes unnecessary, and is not affected by variations in elements.
【００１７】[0017]
【発明の実施の形態】以下、この発明にによるＰＬＬ回
路の実施の形態について図面に基づき説明する。図１は
この発明による第１実施の形態の構成を示すブロック図
である。この図１において、まず、この第１実施の形態
の概略的構成から説明する。識別器１のデータ入力端子
Ｄには、ＮＲＺ形式の入力データが入力されるようにな
っている。この入力データは位相比較器２のデータ入力
端子にも入力されるようになっている。識別器１のクロ
ック信号入力端子Ｃには、ＶＣＯ４から出力されるクロ
ック信号が入力されるようになっている。Embodiments of a PLL circuit according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the first embodiment according to the present invention. In FIG. 1, first, the schematic configuration of the first embodiment will be described. The data input terminal D of the discriminator 1 is configured to receive input data in the NRZ format. This input data is also input to the data input terminal of the phase comparator 2. The clock signal output from the VCO 4 is input to the clock signal input terminal C of the discriminator 1.
【００１８】識別器１は、このクロック信号の立ち上が
り時に、入力データがサンプリングされて、入力データ
の識別再生を行なうようにしており、この識別器１の出
力端子からサンプリングされた入力データが出力され、
この識別器１の出力信号が位相比較器２にも送出される
ようになっている。また、位相比較器２では、識別器１
に入力される入力データとクロック信号との位相の比較
を行なうが、入力信号に対してクロック信号の位相が進
んでいる場合は、識別器１の出力信号により位相進みを
表しているレベルの信号を出力し、逆に入力信号に対し
てクロック信号の位相が遅れている場合には、識別器１
の出力信号により位相遅れを表しているレベルの信号を
出力するようになっている。つまり、このクロック信号
の位相が入力データの１タイムスロットの中間より早い
方にずれているか、遅い方にずれているかを、識別器１
の出力信号に応じてディジタル出力するようになってい
る。The discriminator 1 samples the input data at the time of the rising edge of the clock signal and discriminates and reproduces the input data. The sampled input data is output from the output terminal of the discriminator 1. ,
The output signal of the discriminator 1 is also sent to the phase comparator 2. In the phase comparator 2, the discriminator 1
The phase of the clock signal is compared with the phase of the input signal input to the input signal. When the phase of the clock signal is advanced with respect to the input signal, a signal having a level indicating the phase advance is output from the discriminator 1. And if the phase of the clock signal is delayed with respect to the input signal, the discriminator 1
A signal having a level indicating the phase delay is output by the output signal of (1). That is, the discriminator 1 determines whether the phase of this clock signal is shifted earlier or later than the middle of one time slot of the input data.
Is digitally output in accordance with the output signal of.
【００１９】入力データとクロック信号の同期時には、
位相比較器２の出力信号が平均すると零になる地点（す
なわち、クロック信号の位相がちょうど、入力データの
１タイムスロットの中間になる。）になるようにしてい
る。このため、ＰＬＬ・識別器間のクロック信号の位相
調整が不必要になるようにしている。この位相比較器２
は、ディジタル動作のみで高速に動作するようになって
おり、したがって、ギガビットクラスの高速入力データ
に対して安定した動作を行なうことができるようになっ
ている。When the input data and the clock signal are synchronized,
The point where the output signal of the phase comparator 2 averages to zero becomes zero (that is, the phase of the clock signal is exactly in the middle of one time slot of the input data). For this reason, the phase adjustment of the clock signal between the PLL and the discriminator is made unnecessary. This phase comparator 2
Are designed to operate at high speed only by digital operation, and therefore can perform stable operation on high-speed input data of gigabit class.
【００２０】位相比較器２の出力信号はフィルタ３に送
出するようになっている。フィルタ３は、位相比較器２
の出力信号の帯域調整を行なって、ＶＣＯ４に出力する
ようになっている。ＶＣＯ４はこのフィルタ３の出力信
号の電圧に応じてクロック信号の周波数を可変してクロ
ック信号を上述のよう、識別器１と位相比較器２に出力
するようになっている。かくして、位相比較器２とフィ
ルタ３とＶＣＯ４とにより、ＰＬＬを構成している。The output signal of the phase comparator 2 is sent to the filter 3. The filter 3 is a phase comparator 2
, And adjusts the band of the output signal to output to the VCO 4. The VCO 4 changes the frequency of the clock signal according to the voltage of the output signal of the filter 3 and outputs the clock signal to the discriminator 1 and the phase comparator 2 as described above. Thus, the phase comparator 2, the filter 3, and the VCO 4 constitute a PLL.
【００２１】次に、前記位相比較器２の詳細な構成につ
いて説明する。図２は、この第１実施の形態における位
相比較器２の構成例を示すブロック図である。この図２
において、入力データは第１のＤＦＦ１０のデータ入力
端子Ｄに入力されるようになっており、ＶＣＯ４から出
力されるクロック信号は第１のインバータ１４を介して
第１のＤＦＦ１０のクロック信号入力端子Ｃに入力され
るようになっている。したがって、ラッチするタイミン
グは識別器１の場合と逆位相になっている。Next, a detailed configuration of the phase comparator 2 will be described. FIG. 2 is a block diagram illustrating a configuration example of the phase comparator 2 according to the first embodiment. This figure 2
, Input data is input to the data input terminal D of the first DFF 10, and the clock signal output from the VCO 4 is supplied to the clock signal input terminal C of the first DFF 10 via the first inverter 14. To be entered. Therefore, the latch timing is in the opposite phase to that of the discriminator 1.
【００２２】第１のＤＦＦ１０の出力信号は第１のＤラ
ッチ１１のデータ入力端子Ｄに直接入力されるようにな
っているとともに、第２のインバータ１５を通して第２
のＤラッチ１２のデータ入力端子Ｄに入力されるように
なっている。これにより、第１のＤラッチ１１のデータ
入力端子Ｄと第２のＤラッチ１２のデータ入力端子Ｄに
入力される第１のＤＦＦ１０の出力信号が互いに逆相関
係になっている。The output signal of the first DFF 10 is directly input to the data input terminal D of the first D-latch 11 and the second output signal of the second DFF 10 is passed through the second inverter 15.
Are input to the data input terminal D of the D latch 12. As a result, the output signals of the first DFF 10 input to the data input terminal D of the first D latch 11 and the data input terminal D of the second D latch 12 have opposite phases.
【００２３】第１のＤラッチ１１のクロック信号入力端
子Ｃには、前記識別器１の出力信号が直接入力されるよ
うになっている。また、第２のＤラッチ１２のクロック
信号入力端子Ｃには、第３のインバータ１６を介して前
記識別器１の出力信号が入力されるようになっている。
したがって、第１のＤラッチ１１のクロック信号入力端
子Ｃに入力される識別器１の出力信号と第２のＤラッチ
１２のクロック信号入力端子Ｃに入力される識別器１の
出力信号との論理が互いに逆相関係になっている。The output signal of the discriminator 1 is directly input to the clock signal input terminal C of the first D latch 11. The output signal of the discriminator 1 is input to the clock signal input terminal C of the second D latch 12 via the third inverter 16.
Therefore, the logic of the output signal of the discriminator 1 input to the clock signal input terminal C of the first D-latch 11 and the output signal of the discriminator 1 input to the clock signal input terminal C of the second D-latch 12 Are in opposite phase relationship with each other.
【００２４】このような接続関係にすることにより、第
１のＤラッチ１１では、識別器１の出力信号が「０」
（負論理）から「１」（正論理）に変わるときに、デー
タ入力端子Ｄの値をサンプルし、クロック信号入力によ
り入力データが「１」の状態中その値を保持する。第２
のＤラッチ１２では、識別器１の出力信号が「１」から
「０」に変わるときに、データ入力端子Ｄの値をサンプ
ルし、クロック信号入力端子Ｃに入力された信号が
「０」の状態中その値を保持するようにする。By making such a connection relationship, in the first D latch 11, the output signal of the discriminator 1 becomes "0".
When the value changes from (negative logic) to "1" (positive logic), the value of the data input terminal D is sampled, and the value is held while the input data is "1" by the clock signal input. Second
The D latch 12 samples the value of the data input terminal D when the output signal of the discriminator 1 changes from “1” to “0”, and the signal input to the clock signal input terminal C is “0”. Keep that value during the state.
【００２５】第１のＤラッチ１１と第２のＤラッチ１２
の出力はそれぞれセレクタ１３の入力端子Ｄ１，Ｄ２に
入力されるようになっている。セレクタ１３の制御端子
には識別器１の出力信号が印加され、識別器１の出力信
号が「１」のときにはセレクタ１３の入力端子Ｄ１を選
択して第１のＤラッチ１１の出力信号を出力し、識別器
１の出力信号が「０」のときには、セレクタ１３の入力
端子Ｄ２を選択して、第２のＤラッチ１２の出力信号を
出力するようになっている。First D-latch 11 and second D-latch 12
Are input to the input terminals D1 and D2 of the selector 13, respectively. The output signal of the discriminator 1 is applied to the control terminal of the selector 13. When the output signal of the discriminator 1 is "1", the input terminal D1 of the selector 13 is selected to output the output signal of the first D-latch 11. When the output signal of the discriminator 1 is "0", the input terminal D2 of the selector 13 is selected, and the output signal of the second D latch 12 is output.
【００２６】次に、この第１実施の形態の動作について
図３、図４のタイミングチャートを併用して説明する。
図３は図３（ｂ）に示すクロック信号の位相が図３
（ａ）に示す入力データの位相よりも遅れている場合の
主要信号の波形を示している。図３（ｂ）に示すクロッ
ク信号の立ち上がり時に、識別器１に入力される図３
（ａ）に示す入力データが識別器１でサンプルされて、
識別器１の出力側にサンプルされた入力データが図３
（ｃ）に示すよう波形となって、出力される。Next, the operation of the first embodiment will be described with reference to the timing charts of FIGS.
FIG. 3 shows that the phase of the clock signal shown in FIG.
3A shows a waveform of a main signal when the phase is delayed from the phase of the input data shown in FIG. When the clock signal shown in FIG. 3 (b) rises, FIG.
The input data shown in (a) is sampled by the discriminator 1 and
The input data sampled on the output side of the discriminator 1 is shown in FIG.
The waveform is output as shown in FIG.
【００２７】また、クロック信号の立ち下がり時に入力
データが位相比較器２の第１のＤＦＦ１０のデータ入力
端子Ｄに入力されてサンプルされて、第１のＤＦＦ１０
の出力端子Ｑにサンプルされた入力データが図３（ｄ）
に示すように出力される。図３の場合、クロック信号の
位相が入力データに対して遅れているために、識別器１
の出力と第１のＤＦＦ１０の出力は同じである。When the clock signal falls, the input data is input to the data input terminal D of the first DFF 10 of the phase comparator 2 and is sampled.
The input data sampled at the output terminal Q of FIG.
Is output as shown. In the case of FIG. 3, since the phase of the clock signal is behind the input data, the discriminator 1
And the output of the first DFF 10 are the same.
【００２８】次に、識別器１の出力信号の立ち上がり時
に第１のＤラッチ１１を用いて第１のＤＦＦ１０の出力
信号がサンプルされ，図３（ｅ）に示すように第１のＤ
ラッチ１１の出力端子Ｑから出力される。逆に、識別器
１の出力信号の立ち下がり時に第２のＤラッチ１２を用
いて第１のＤＦＦ１０の出力信号がサンプルされ，図３
（ｆ）に示すように、第２のＤラッチ１２の出力端子Ｑ
から出力される。Next, when the output signal of the discriminator 1 rises, the output signal of the first DFF 10 is sampled using the first D latch 11, and as shown in FIG.
Output from the output terminal Q of the latch 11. Conversely, when the output signal of the discriminator 1 falls, the output signal of the first DFF 10 is sampled by using the second D-latch 12, and FIG.
As shown in (f), the output terminal Q of the second D latch 12
Output from
【００２９】第１のＤラッチ１１の出力は、セレクタ１
３のデータ入力端子Ｄ１に送出され、第２のＤラッチ１
２の出力は、セレクタ１３のデータ入力端子Ｄ２に送出
される。セレクタ１３の制御端子には、識別器１の出力
信号が入力され、識別器１の出力信号の立ち上がりから
立ち下がりまでは、第１のＤラッチ１１の出力がセレク
タ１３から、すなわち、位相比較器２から出力される
｛図３（ｇ）｝。The output of the first D latch 11 is connected to the selector 1
3 to the data input terminal D1 of the second D latch 1
2 is sent to the data input terminal D2 of the selector 13. The output signal of the discriminator 1 is input to the control terminal of the selector 13, and the output of the first D-latch 11 is output from the selector 13 from the rise to the fall of the output signal of the discriminator 1, that is, the phase comparator 2 (FIG. 3 (g)).
【００３０】また、識別器１の出力信号の立ち下がりか
ら立ち上がりまでは、第２のＤラッチ１２の出力信号が
セレクタ１３から、すなわち、位相比較器２から出力さ
れる。したがって、入力データに対してクロック信号の
位相が遅れている場合は、クロック信号の位相を進ませ
るように位相比較器２の出力が「１」レベルを出力す
る。From the fall to the rise of the output signal of the discriminator 1, the output signal of the second D-latch 12 is output from the selector 13, that is, from the phase comparator 2. Therefore, when the phase of the clock signal is delayed with respect to the input data, the output of the phase comparator 2 outputs the “1” level so as to advance the phase of the clock signal.
【００３１】次に、図４に示すクロック信号の位相が入
力データの位相よりも進んでいる場合について説明す
る。この場合も前記クロック信号の位相が入力データの
位相よりも遅れている場合と同様の要領で、第１のＤラ
ッチ１１は図４（ｃ）に示す識別器１の出力信号の立ち
上がり時により、第１のＤＦＦ１０の出力信号をサンプ
ルして第１のＤＦＦ１０の出力端子Ｑから図４（ｄ）に
示すような出力信号がセレクタ１３の入力端子Ｄ１に送
出する。Next, a case where the phase of the clock signal shown in FIG. 4 is ahead of the phase of the input data will be described. Also in this case, the first D-latch 11 operates in the same manner as the case where the phase of the clock signal lags behind the phase of the input data due to the rise of the output signal of the discriminator 1 shown in FIG. The output signal of the first DFF 10 is sampled, and an output signal as shown in FIG. 4D is sent from the output terminal Q of the first DFF 10 to the input terminal D1 of the selector 13.
【００３２】また、第２のＤラッチ１２は図４（ｃ）に
示すように、識別器１の出力信号の立ち下がり時によ
り、第１のＤＦＦ１０の出力信号をサンプルして、第２
のＤラッチ１２の出力端子Ｑから出力信号がセレクタ１
３のデータ入力端子Ｄ２に送出する。セレクタ１３の制
御端子には、識別器１の出力信号が入力され、この識別
器１の出力信号の立ち上がりから立ち下がりの期間で
は、図４（ｅ）に示すように、第１のＤラッチ１１の出
力信号がセレクタ１３から出力され、識別器１の出力信
号の立ち下がりから立ち上がりの期間では、第２のＤラ
ッチ１２の出力信号がセレクタ１３から出力される。そ
の結果、セレクタ１３の出力信号は図４（ｇ）に示すよ
うに「０」レベルとなる。As shown in FIG. 4C, the second D latch 12 samples the output signal of the first DFF 10 when the output signal of the discriminator 1 falls, and
Output signal from the output terminal Q of the D latch 12
3 to the data input terminal D2. The output signal of the discriminator 1 is input to the control terminal of the selector 13, and during the period from the rise to the fall of the output signal of the discriminator 1, as shown in FIG. Is output from the selector 13, and the output signal of the second D-latch 12 is output from the selector 13 during the period from the fall to the rise of the output signal of the discriminator 1. As a result, the output signal of the selector 13 becomes "0" level as shown in FIG.
【００３３】このように、図４（ｂ）に示すクロック信
号の位相が図４（ａ）に示す入力データの位相に対して
進んでいるために、図４（ｃ）に示す識別器１の出力と
位相比較器２における第１のＤＦＦ１０の図４（ｄ）に
示す出力は異なっている。このため、位相比較器２の出
力、すなわち図４（ｇ）に示すセレクタ１３の出力はク
ロック信号の位相を遅らせるように「０」レベルが出力
される。この位相比較器２の出力はフィルタ３を通して
ＶＣＯ４に帰還することにより、入力データに同期した
クロック信号が生じる。As described above, since the phase of the clock signal shown in FIG. 4B is ahead of the phase of the input data shown in FIG. 4A, the discriminator 1 shown in FIG. The output and the output of the first DFF 10 in the phase comparator 2 shown in FIG. For this reason, the output of the phase comparator 2, that is, the output of the selector 13 shown in FIG. 4G is output at the “0” level so as to delay the phase of the clock signal. The output of the phase comparator 2 is fed back to the VCO 4 through the filter 3 to generate a clock signal synchronized with the input data.
【００３４】また、入力データの位相とクロック信号の
位相の同期時には、位相が進んでいる場合と、遅れてい
る場合の中間にクロック信号が設定される。すなわち、
入力データの変化点とクロック信号の立ち下がりがほぼ
同じ点となる。識別器１はクロック信号の立ち上がりで
識別しているために、自動的に入力データの１タイムス
ロットの中間点で識別が行われるようになる。At the time of synchronizing the phase of the input data with the phase of the clock signal, the clock signal is set between the case where the phase is advanced and the case where the phase is delayed. That is,
The change point of the input data and the fall of the clock signal are almost the same. Since the discriminator 1 performs the discrimination at the rising edge of the clock signal, the discrimination is automatically performed at the midpoint of one time slot of the input data.
【００３５】次に、この発明による第２実施の形態につ
いて説明する。図５はこの発明に係わる第２実施の形態
の構成を示すブロック図である。この図５に示す第２実
施の形態では、前記第１実施の形態の構成に加えて新た
にデユーティ調整回路２０が付加されている。すなわ
ち、識別器１および位相比較器２の入力データ端子の前
にデューティ調整回路２０を挿入している。Next, a second embodiment according to the present invention will be described. FIG. 5 is a block diagram showing the configuration of the second embodiment according to the present invention. In the second embodiment shown in FIG. 5, a duty adjustment circuit 20 is newly added to the configuration of the first embodiment. That is, the duty adjustment circuit 20 is inserted before the input data terminals of the discriminator 1 and the phase comparator 2.
【００３６】前記第１実施の形態では、入力データのデ
ューティ比が５０％でないと、入力データが「０」から
「１」に変化した場合のクロック信号位相の進み遅れの
変化基準点と、入力データが「１」から「０」に変化し
たときのクロック信号位相の進み遅れの変化基準点が違
ってくる。そのため、この違いがジッタに変換される。
ジッタの少ないクロック信号を発生させるために、この
第２実施の形態では、デューティ調整回路２０を用いて
入力データのデューティを調整するようにしている。In the first embodiment, if the duty ratio of the input data is not 50%, the reference point of the clock signal phase lead / lag change when the input data changes from "0" to "1", When the data changes from “1” to “0”, the reference point for the change in the lead / lag of the clock signal phase differs. Therefore, this difference is converted to jitter.
In the second embodiment, the duty of the input data is adjusted using the duty adjustment circuit 20 in order to generate a clock signal with less jitter.
【００３７】次に、この発明の第３実施の形態について
図６を用いて説明する。図６はこの第３実施の形態にお
ける位相比較器２の内部構成を示すブロック図である。
この図６を図２に示す第１実施の形態における位相比較
器と比較しても明らかように、第３実施の形態では、第
１のＤラッチ１１と第２のＤラッチ１２とセレクタ１３
とによる構成に代えて、第１のＤＦＦ１０と第２のＤＦ
Ｆ３０を用いて構成している。すなわち、第１のＤＦＦ
１０のデータ入力端子Ｄには、入力データが入力されク
ロック信号入力端子Ｃには、ＶＣＯ４からのクロック信
号が第１のインバータ１４を通して入力されるようにな
っている。Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 6 is a block diagram showing the internal configuration of the phase comparator 2 according to the third embodiment.
As is apparent from comparison of FIG. 6 with the phase comparator in the first embodiment shown in FIG. 2, in the third embodiment, the first D-latch 11, the second D-latch 12, and the selector 13
Instead of the first DFF 10 and the second DF
It is configured using F30. That is, the first DFF
Input data is input to a data input terminal D of ten, and a clock signal from a VCO 4 is input to a clock signal input terminal C through a first inverter 14.
【００３８】第１のＤＦＦ１０の出力端子Ｑに現れる出
力信号は第２のＤＦＦ３０のデータ入力端子Ｄに入力さ
れるようになっている。この第２のＤＦＦ３０のクロッ
ク信号入力端子Ｃには、識別器１の出力信号が入力され
るようになっている。第２のＤＦＦ３０の出力端子Ｑの
出力信号は図１で示したフィルタ３に出力するようにな
っている。このような構成にすることにより、識別器１
の出力が「０」から「１」に変化した場合、すなわち、
入力データの立ち上がり時に関してのみ位相比較を行
う。このため、入力データのデューディ比がずれていて
も位相比較が行える。An output signal appearing at the output terminal Q of the first DFF 10 is input to the data input terminal D of the second DFF 30. The output signal of the discriminator 1 is input to the clock signal input terminal C of the second DFF 30. The output signal of the output terminal Q of the second DFF 30 is output to the filter 3 shown in FIG. With such a configuration, the discriminator 1
Changes from “0” to “1”, that is,
Phase comparison is performed only at the time of rising of input data. Therefore, even if the duty ratio of the input data is shifted, the phase comparison can be performed.
【００３９】次に、こ発明の第４実施の形態について説
明する。図７は、この第４実施の形態における位相比較
器２の内部構成を示すブロック図である。この図７に示
す位相比較器２は、図６で示した第３実施の形態におけ
る位相比較器２の構成にさらに第４のインバータ４０と
第５のインバータ４１を追加して構成されている。すな
わち、第１のＤＦＦ１０の出力信号は、第４のインバー
タ４０を通して第２のＤＦＦ３０のデータ入力端子Ｄに
入力されるようになっている。また、識別器１の出力信
号は、第５のインバータ４１を通して第２のＤＦＦ３０
のクロック信号入力端子Ｃに入力されるようになってい
る。Next, a fourth embodiment of the present invention will be described. FIG. 7 is a block diagram showing the internal configuration of the phase comparator 2 according to the fourth embodiment. The phase comparator 2 shown in FIG. 7 is configured by further adding a fourth inverter 40 and a fifth inverter 41 to the configuration of the phase comparator 2 in the third embodiment shown in FIG. That is, the output signal of the first DFF 10 is input to the data input terminal D of the second DFF 30 through the fourth inverter 40. The output signal of the discriminator 1 is passed through the fifth inverter 41 to the second DFF 30
Is input to the clock signal input terminal C.
【００４０】このように構成することにより、この第４
実施の形態では、第３実施の形態とは逆に、識別器１の
出力が「１」から「０」に変化した場合、すなわち、入
力データの立ち下がり時に関してのみ位相比較を行う。
したがって、入力データのデューティ比がずれていて
も、位相比較を行なうことができる。With this configuration, the fourth
In the embodiment, contrary to the third embodiment, the phase comparison is performed only when the output of the discriminator 1 changes from “1” to “0”, that is, only when the input data falls.
Therefore, even if the duty ratio of the input data is shifted, the phase comparison can be performed.
【００４１】このように、上記各実施の形態では、位相
比較器２はディジタル回路のみで構成されているため
に、高速動作も可能であり、この発明を用いることによ
り２.４ギガビット／セコンドの入力データに対して安
定に動作するＰＬＬが実現できる。また、クロック信号
の位相調整回路が含まれていないために、抵抗変動が大
きいＩＣに対しても、出力入力データのエラー無しに動
作する。さらに、上記第２ないし第４実施の形態を用い
ることにより、デューティ比が５０％でない入力データ
に対してもジッタが少ないＰＬＬが構成できる。As described above, in each of the above embodiments, since the phase comparator 2 is constituted only by a digital circuit, high-speed operation is also possible. By using the present invention, 2.4 gigabit / second can be achieved. A PLL that operates stably with respect to input data can be realized. Further, since a phase adjustment circuit for a clock signal is not included, even an IC having a large resistance variation operates without an error in output and input data. Further, by using the second to fourth embodiments, it is possible to configure a PLL with less jitter even for input data whose duty ratio is not 50%.
【００４２】[0042]
【発明の効果】以上のように、この発明によれば、ＶＣ
Ｏで発生されるクロック信号を用いて入力データの識別
再生を識別器で行ない、入力データとクロック信号の位
相差を位相比較器で行ない、かつ識別器の出力信号を用
いてその位相に応じて２値で出力し、位相比較器の出力
信号をフィルタで帯域調整後ＶＣＯに印加してクロック
信号の周波数を可変するようにしたので、このクロック
信号が識別器に入力されるとき、自動的に入力データの
タイムスロットの中間で識別されるように、クロック信
号の位相が決まる。これにともない、ＰＬＬから識別器
へのクロック信号の位相調整が不用になり、素子ばらつ
きに強いＰＬＬが実現可能となる。また、位相比較器は
ディジタル回路のみで構成されているために高速動作も
可能である。As described above, according to the present invention, VC
The discriminator discriminates and reproduces the input data using the clock signal generated in O, performs the phase difference between the input data and the clock signal with the phase comparator, and uses the output signal of the discriminator according to the phase. The output is binary, and the output signal of the phase comparator is applied to the VCO after band adjustment by a filter so as to vary the frequency of the clock signal. Therefore, when this clock signal is input to the discriminator, it is automatically The phase of the clock signal is determined so as to be identified in the middle of the time slot of the input data. Along with this, the phase adjustment of the clock signal from the PLL to the discriminator becomes unnecessary, and a PLL resistant to element variation can be realized. Further, since the phase comparator is composed of only a digital circuit, high-speed operation is possible.
【図１】この発明によるＰＬＬ回路の第１実施の形態の
全体の構成を示すブロック図である。FIG. 1 is a block diagram showing an overall configuration of a first embodiment of a PLL circuit according to the present invention.
【図２】図１に示すこの発明によるＰＬＬ回路の第１実
施の形態における位相比較器の構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of a phase comparator in the PLL circuit according to the first embodiment of the present invention shown in FIG. 1;
【図３】図２の位相比較回路におけるクロック信号が入
力データの位相よりも遅れている場合の主要信号の波形
を示すタイミングチャートである。FIG. 3 is a timing chart showing waveforms of main signals when the clock signal in the phase comparison circuit of FIG. 2 is behind the phase of input data.
【図４】図２の位相比較回路におけるクロック信号が入
力データの位相よりも進んでいる場合の主要信号の波形
を示すタイミングチャートである。4 is a timing chart showing waveforms of main signals when a clock signal in the phase comparison circuit of FIG. 2 is ahead of a phase of input data.
【図５】この発明によるＰＬＬ回路の第２実施の形態の
全体の構成を示すブロック図である。FIG. 5 is a block diagram showing an overall configuration of a second embodiment of the PLL circuit according to the present invention.
【図６】この発明によるＰＬＬ回路の第３実施の形態に
おける位相比較器の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a phase comparator in a PLL circuit according to a third embodiment of the present invention.
【図７】この発明によるＰＬＬ回路の第４実施の形態に
おける位相比較器の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a phase comparator in a fourth embodiment of the PLL circuit according to the present invention.
【図８】従来のクロックリカバリ回路の構成を示すブロ
ック図である。FIG. 8 is a block diagram illustrating a configuration of a conventional clock recovery circuit.
【図９】図８のクロックリカバリ回路におけるデータの
位相に対してクロック信号の位相が遅れている場合の動
作を説明するためのタイミングチャートである。9 is a timing chart for explaining the operation of the clock recovery circuit of FIG. 8 when the phase of the clock signal lags behind the phase of the data.
【図１０】図８のクロックリカバリ回路におけるデータ
の位相に対してクロック信号の位相が遅れている場合の
動作を説明するためのタイミングチャートである。FIG. 10 is a timing chart for explaining an operation of the clock recovery circuit of FIG. 8 when a phase of a clock signal is behind a phase of data;
１……識別器、２……位相比較器、３……フィルタ、４
……ＶＣＯ（電圧制御発振器）、１０……第１のＤＦ
Ｆ、１１……第１のＤラッチ、１２……第２のＤラッ
チ、１３……セレクタ、１４……第１のインバータ、１
４……第２のインバータ、１６……第３のインバータ、
２０……デユーティ調整回路、３０……第２のＤＦＦ、
４０……第４のインバータ、４１……第５のインバー
タ。1 ... Identifier, 2 ... Phase comparator, 3 ... Filter, 4
... VCO (voltage controlled oscillator), 10 ... first DF
F, 11 ... first D latch, 12 ... second D latch, 13 ... selector, 14 ... first inverter, 1
4 ... second inverter, 16 ... third inverter,
20: a duty adjustment circuit, 30: a second DFF,
40 ... the fourth inverter, 41 ... the fifth inverter.
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年８月３日（１９９９．８．３）[Submission date] August 3, 1999 (1999.8.3)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【請求項２】 前記位相比較器は、前記電圧制御発振器
から出力されるクロック信号を反転する第１のインバー
タと、 前記第１のインバータで反転された前記クロック信号に
より前記入力データのサンプルを行なう第１のＤ型フリ
ップフロップと、 前記第１のＤ型フリップフロップの出力信号を前記識別
器の出力信号が負論理から正論理に変化した場合にサン
プルして前記入力データと前記クロック信号の位相比較
を行なう第２のＤ型フリップフロップと、 を備えることを特徴とする請求項１記載のＰＬＬ回路。 2. The phase comparator according to claim 1, wherein said first comparator inverts a clock signal output from said voltage controlled oscillator, and samples said input data using said clock signal inverted by said first inverter. A first D-type flip-flop; sampling an output signal of the first D-type flip-flop when an output signal of the discriminator changes from negative logic to positive logic; The PLL circuit according to claim 1, further comprising: a second D-type flip-flop that performs comparison.
【請求項３】 前記第２のＤ型フリップフロップは、前
記第１のＤ型フリップフロップの出力信号をデータ入力
端子に第４のインバータを通して入力するとともに、ク
ロック信号端子に第５のインバータを通して前記識別器
の出力信号を入力することを特徴とする請求項２記載の
ＰＬＬ回路。 3. The second D-type flip-flop inputs an output signal of the first D-type flip-flop to a data input terminal through a fourth inverter and a clock signal terminal through a fifth inverter. 3. The PLL circuit according to claim 2 , wherein an output signal of the classifier is input.
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Correction target item name] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００２】[0002]
【従来の技術】ＰＬＬ回路に関しては、たとえば、特開
平０９−２４６９６３号公報には、素子などのばらつき
から生じるＶＣＯ（電圧制御発振器）の発振周波数のず
れに対して無調整化を行なうことが開示されている。ま
た、この無調整化を行なうＰＬＬ方式に関して、論理回
路によりディジタル化した位相比較器と位相比較補正回
路を使用してＰＬＬ方式について、特開平０７−４６１
２２号公報により開示されている。さらに、ディジタル
化したＰＬＬ回路として、特開平０８−１６７８４号公
報には、位相誤差に対応した変化周期で入力データ値が
増減する発振入力データ系列をＶＣＯで発振させ、この
位相誤差に対応した発振周期の再生クロック信号を得る
ことが開示されている。2. Description of the Related Art With respect to a PLL circuit, for example, Japanese Patent Application Laid-Open No. 09-246963 discloses that adjustment is made to a deviation of an oscillation frequency of a VCO (Voltage Controlled Oscillator) caused by variations in elements and the like. Have been. Further, regarding the PLL system for performing the non-adjustment, a PLL system using a phase comparator and a phase comparison correction circuit digitized by a logic circuit is disclosed in Japanese Patent Application Laid-Open No. 07-461.
No. 22 discloses this. Further, as a digitized PLL circuit, Japanese Patent Application Laid-Open No. 08-16784 discloses a VCO that oscillates an oscillating input data sequence in which an input data value increases or decreases at a change cycle corresponding to a phase error. It is disclosed to obtain a periodic reproduction clock signal.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
に、この発明のＰＬＬ回路は、電圧制御発振器から出力
されるクロック信号を用いて入力データの識別再生を行
なう識別器と、前記電圧制御発振器から出力されるクロ
ック信号を反転する第１のインバータと、前記入力デー
タを前記第１のインバータで反転された前記クロック信
号のエッジでサンプルする第１のＤ型フリップフロップ
と、前記第１のＤ型フリップフロップの出力信号を前記
識別器の出力信号が負論理から正論理に変わるときにサ
ンプルするとともに、クロック信号入力端子に入力され
る前記識別器の出力信号が正論理の状態時にそのサンプ
ル値を保持する第１のＤラッチと、前記第１のＤ型フリ
ップフロップの出力信号を反転する第２のインバータ
と、前記識別器の出力信号を反転する第３のインバータ
と、前記第２のインバータにより反転された前記第１の
Ｄ型フリップフロップの出力信号を前記第３のインバー
タで反転された前記識別器の出力信号が正論理から負論
理に変わるときにサンプルするとともに、クロック信号
入力端子に入力される信号が負論理の状態時にそのサン
プル値を保持する第２のＤラッチと、前記第１のインバ
ータないし前記第３のインバータ、前記第１のＤ型フリ
ップフロップ、前記第１のＤラッチ、前記第２のＤラッ
チとともに位相比較器を構成して前記識別器の出力信号
が正論理のときに前記第１のＤラッチの出力信号を選択
して出力し、かつ前記識別器の出力信号が負論理のとき
に前記第２のＤラッチの出力信号を選択して出力するセ
レクタと、前記電圧制御発振器の発振周波数を変化させ
るために前記位相比較器の出力の帯域調整をして出力す
るフィルタとを備えることを特徴とする。In order to achieve the above object, a PLL circuit according to the present invention comprises: a discriminator for discriminating and reproducing input data by using a clock signal output from a voltage controlled oscillator; A first inverter that inverts a clock signal output from an oscillator, a first D-type flip-flop that samples the input data at an edge of the clock signal inverted by the first inverter, The output signal of the D-type flip-flop is sampled when the output signal of the discriminator changes from negative logic to positive logic, and is sampled when the output signal of the discriminator input to the clock signal input terminal is in a positive logic state. A first D-latch for holding a value, a second inverter for inverting an output signal of the first D-type flip-flop, and an output of the discriminator. A third inverter for inverting a signal, and an output signal of the discriminator inverted by the third inverter, wherein the output signal of the first D-type flip-flop inverted by the second inverter is changed from positive logic. A second D-latch that samples when the signal changes to negative logic and holds the sampled value when the signal input to the clock signal input terminal is in negative logic, the first to third inverters; A phase comparator is formed together with the first D-type flip-flop, the first D-latch, and the second D-latch, and the output of the first D-latch is output when the output signal of the discriminator is positive logic. A selector for selecting and outputting a signal, and selecting and outputting an output signal of the second D-latch when an output signal of the discriminator has negative logic; Characterized in that it comprises a filter for outputting to the bandwidth adjustment of the output of the phase comparator in order to change the wave number.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Correction target item name] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１５】この発明によれば、識別器において、電圧
制御発振器から出力されるクロック信号を用いて入力デ
ータの識別再生を行ない、この識別器の出力信号を位相
比較器に送出する。位相比較器では、電圧制御発振器か
ら出力されるクロック信号を第１のインバータで反転し
て、第１のＤ型フリップフロップに入力することによ
り、この反転されたクロック信号のエッジで入力データ
をサンプリングして第１のＤラッチに入力するととも
に、第１のＤ型フリップフロップの出力を第２のインバ
ータにより反転して第２のＤラッチに入力する。第１の
Ｄラッチは識別器の出力信号が負論理から正論理に変わ
るときに第１のＤ型フリップフロップの出力をサンプリ
ングし、識別器の出力信号が正論理状態時にサンプル値
を保持する。第２のラッチでは、第２のインバータによ
り反転された第１のＤ型フリップフロップの出力信号を
第３のインバータで反転された識別器の出力信号が正論
理から負論理に変わるときにサンプリングし、識別器の
出力信号が負論理状態時にサンプル値を保持する。セレ
クタは識別器の出力信号が正論理のときに、第１のＤラ
ッチの出力信号を選択してフィルタに出力し、識別器の
出力信号が負論理のときに第２のＤラッチの出力信号を
選択してフィルタに出力することにより、電圧制御発振
器から出力されるクロック信号が入力データに対して進
相か、遅相かに応じて論理レベルが「１」あるいは
「０」レベルで出力する。フィルタはセレクタの出力の
帯域調整をして電圧制御発振器に出力することにより、
電圧制御発振器から出力されるクロック信号の周波数を
可変する。According to the present invention, the discriminator discriminates and reproduces input data using the clock signal output from the voltage-controlled oscillator, and sends the output signal of the discriminator to the phase comparator. In the phase comparator, the clock signal output from the voltage controlled oscillator is inverted by the first inverter and input to the first D-type flip-flop, thereby sampling the input data at the edge of the inverted clock signal. Then, the data is input to the first D latch, and the output of the first D flip-flop is inverted by the second inverter and input to the second D latch. The first D-latch samples the output of the first D-type flip-flop when the output signal of the discriminator changes from negative logic to positive logic, and holds the sampled value when the output signal of the discriminator is in a positive logic state. The second latch samples the output signal of the first D-type flip-flop inverted by the second inverter when the output signal of the discriminator inverted by the third inverter changes from positive logic to negative logic. Hold the sampled value when the output signal of the discriminator is in a negative logic state. The selector selects the output signal of the first D-latch and outputs it to the filter when the output signal of the discriminator is positive logic, and outputs the output signal of the second D-latch when the output signal of the discriminator is negative logic. Is selected and output to the filter, so that the logic level is output at "1" or "0" level depending on whether the clock signal output from the voltage controlled oscillator is advanced or delayed with respect to the input data. . The filter adjusts the band of the output of the selector and outputs it to the voltage controlled oscillator,
The frequency of the clock signal output from the voltage controlled oscillator is varied.
Claims (5)
信号を用いて入力データの識別再生を行なう識別器と、 前記識別器の出力信号を用いて前記入力データと前記ク
ロック信号との位相差を２値で出力する位相比較器と、 前記位相比較器の出力の帯域調整をして出力するフィル
タと、 前記フィルタの出力電圧に応じて発振周波数を変化せて
前記クロック信号を出力する電圧制御発振器と、 を備えることを特徴とするＰＬＬ回路。A discriminator for discriminating and reproducing input data using a clock signal output from a voltage controlled oscillator; and a phase difference between the input data and the clock signal using an output signal of the discriminator. A phase comparator that outputs a value, a filter that adjusts and outputs a band of the output of the phase comparator, and a voltage-controlled oscillator that outputs the clock signal by changing an oscillation frequency according to an output voltage of the filter. A PLL circuit comprising:
から出力されるクロック信号を反転する第１のインバー
タと、 前記入力データを前記第１のインバータで反転された前
記クロック信号のエッジでサンプルする第１のＤ型フリ
ップフロップと、 前記第１のＤ型フリップフロップの出力信号を前記識別
器の出力信号が負論理から正論理に変わるときにサンプ
ルするとともに、クロック信号入力端子に入力される前
記識別器の出力信号が正論理の状態時にそのサンプル値
を保持する第１のＤラッチと、 前記第１のＤ型フリップフロップの出力信号を反転する
第２のインバータと、 前記識別器の出力信号を反転する第３のインバータと、 前記第２のインバータにより反転された前記第１のＤ型
フリップフロップの出力信号を前記第３のインバータで
反転された前記識別器の出力信号が正論理から負論理に
変わるときにサンプルするとともに、クロック信号入力
端子に入力される信号が負論理の状態時にそのサンプル
値を保持する第２のＤラッチと、 前記識別器の出力信号が正論理のときに前記第１のＤラ
ッチの出力信号を選択して出力し、かつ前記識別器の出
力信号が負論理のときに前記第２のＤラッチの出力信号
を選択して出力するセレクタと、 を備えることを特徴とする請求項１記載のＰＬＬ回路。2. The phase comparator, comprising: a first inverter for inverting a clock signal output from the voltage controlled oscillator; and sampling the input data at an edge of the clock signal inverted by the first inverter. A first D-type flip-flop, and an output signal of the first D-type flip-flop is sampled when the output signal of the discriminator changes from negative logic to positive logic, and is input to a clock signal input terminal. A first D-latch for holding the sampled value when the output signal of the discriminator is in a positive logic state; a second inverter for inverting the output signal of the first D-type flip-flop; A third inverter for inverting a signal, and an output signal of the first D-type flip-flop inverted by the second inverter to the third inverter. A second D which holds a sampled value when the output signal of the discriminator inverted by the data is changed from positive logic to negative logic and holds the sampled value when the signal input to the clock signal input terminal is in a negative logic state A latch for selecting and outputting the output signal of the first D-latch when the output signal of the discriminator has a positive logic, and the second D-latch when the output signal of the discriminator has a negative logic. The PLL circuit according to claim 1, further comprising: a selector for selecting and outputting the output signal of (1).
力データのデユーティを調整するためにデユーティ調整
回路を通して前記入力データを入力することを特徴とす
る請求項１または２記載のＰＬＬ回路。3. The PLL circuit according to claim 1, wherein the discriminator and the phase comparator input the input data through a duty adjustment circuit to adjust the duty of the input data.
から出力されるクロック信号を反転する第１のインバー
タと、 前記第１のインバータで反転された前記クロック信号に
より前記入力データのサンプルを行なう第１のＤ型フリ
ップフロップと、 前記第１のＤ型フリップフロップの出力信号を前記識別
器の出力信号が負論理から正論理に変化した場合にサン
プルして前記入力データと前記クロック信号の位相比較
を行なう第２のＤ型フリップフロップと、 を備えることを特徴とする請求項１記載のＰＬＬ回路。4. The phase comparator, wherein the first inverter inverts a clock signal output from the voltage controlled oscillator, and samples the input data by the clock signal inverted by the first inverter. A first D-type flip-flop; sampling an output signal of the first D-type flip-flop when an output signal of the discriminator changes from negative logic to positive logic; The PLL circuit according to claim 1, further comprising: a second D-type flip-flop that performs comparison.
記第１のＤ型フリップフロップの出力信号をデータ入力
端子に第４のインバータを通して入力するとともに、ク
ロック信号端子に第５のインバータを通して前記識別器
の出力信号を入力することを特徴とする請求項４記載の
ＰＬＬ回路。5. The second D-type flip-flop inputs an output signal of the first D-type flip-flop to a data input terminal through a fourth inverter and a clock signal terminal through a fifth inverter. 5. The PLL circuit according to claim 4, wherein an output signal of the classifier is input.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205973A JP3039526B2 (en) | 1998-07-22 | 1998-07-22 | PLL circuit |
| US09/358,637 US6496555B1 (en) | 1998-07-22 | 1999-07-21 | Phase locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205973A JP3039526B2 (en) | 1998-07-22 | 1998-07-22 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040957A true JP2000040957A (en) | 2000-02-08 |
| JP3039526B2 JP3039526B2 (en) | 2000-05-08 |
Family
ID=16515790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205973A Expired - Fee Related JP3039526B2 (en) | 1998-07-22 | 1998-07-22 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039526B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680992B1 (en) | 1998-08-26 | 2004-01-20 | Nec Corporation | Clock identification and reproduction circuit |
| US6801094B2 (en) | 2002-02-13 | 2004-10-05 | Nec Electronics Corporation | Phase comparator |
| JP2007243736A (en) * | 2006-03-09 | 2007-09-20 | Nec Corp | Unlock detection circuit and clock generation system |
| WO2012083709A1 (en) * | 2011-08-19 | 2012-06-28 | 华为技术有限公司 | Phase discriminator implementation circuit and phase discriminator clock generation method |
| US8238503B2 (en) | 2007-03-30 | 2012-08-07 | Nec Corporation | Clock data recovering circuit and control method of the clock data recovering circuit |
-
1998
- 1998-07-22 JP JP10205973A patent/JP3039526B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680992B1 (en) | 1998-08-26 | 2004-01-20 | Nec Corporation | Clock identification and reproduction circuit |
| US6801094B2 (en) | 2002-02-13 | 2004-10-05 | Nec Electronics Corporation | Phase comparator |
| JP2007243736A (en) * | 2006-03-09 | 2007-09-20 | Nec Corp | Unlock detection circuit and clock generation system |
| US8238503B2 (en) | 2007-03-30 | 2012-08-07 | Nec Corporation | Clock data recovering circuit and control method of the clock data recovering circuit |
| WO2012083709A1 (en) * | 2011-08-19 | 2012-06-28 | 华为技术有限公司 | Phase discriminator implementation circuit and phase discriminator clock generation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3039526B2 (en) | 2000-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0709966B1 (en) | Phase detector with ternary output | |
| US6628112B2 (en) | System and method for detecting phase offset in a phase-locked loop | |
| KR100234551B1 (en) | Phase detector for very high frequency clock and data recovery circuits | |
| US4527277A (en) | Timing extraction circuit | |
| EP1061651B1 (en) | Clock recovery circuit and phase detecting method therefor | |
| US6392457B1 (en) | Self-aligned clock recovery circuit using a proportional phase detector with an integral frequency detector | |
| US6496555B1 (en) | Phase locked loop | |
| JPS63253741A (en) | Phase synchronizing loop circuit | |
| JP3649194B2 (en) | PLL circuit and optical communication receiver | |
| KR950008461B1 (en) | Apparatus for synchronising nrz data bit | |
| US5640523A (en) | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery | |
| US20200274539A1 (en) | Clock recovery circuit and receiving device | |
| JP3327249B2 (en) | PLL circuit | |
| JP3346445B2 (en) | Identification / timing extraction circuit | |
| US4752942A (en) | Method and circuitry for extracting clock signal from received biphase modulated signal | |
| US5809097A (en) | Low jitter phase detector for phase locked loops | |
| JP3039526B2 (en) | PLL circuit | |
| JP3617456B2 (en) | PLL circuit and optical communication receiver | |
| JP3931477B2 (en) | Clock regeneration / identification device | |
| US6549598B1 (en) | Clock signal extraction circuit | |
| JP2002094494A (en) | Clock-recovery circuit | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JPH0213150A (en) | Demodulation clock generating circuit | |
| JP4312163B2 (en) | Clock and data recovery circuit | |
| KR100261287B1 (en) | Signal dege-triggered phase comparator and the method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080303 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |