JP2000035924A - Bus control method - Google Patents
Bus control methodInfo
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- JP2000035924A JP2000035924A JP11136464A JP13646499A JP2000035924A JP 2000035924 A JP2000035924 A JP 2000035924A JP 11136464 A JP11136464 A JP 11136464A JP 13646499 A JP13646499 A JP 13646499A JP 2000035924 A JP2000035924 A JP 2000035924A
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- bus
- cycle
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- data
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーション等の情報処理システムに関し、
特に、情報処理システムのバスの制御技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing system such as a personal computer and a workstation.
In particular, the present invention relates to a bus control technology of an information processing system.
【0002】[0002]
【従来の技術】情報処理システムにおいて、バス上に接
続された複数のモジュールが共通クロックに同期してデ
ータを転送する同期バスの制御技術としては、たとえ
ば、特開昭61ー11872号公報記載の技術等が知ら
れている。2. Description of the Related Art In an information processing system, a technique for controlling a synchronous bus in which a plurality of modules connected on a bus transfer data in synchronization with a common clock is disclosed in, for example, JP-A-61-11872. Techniques are known.
【0003】このような従来の同期バスの制御について
説明する。[0003] Control of such a conventional synchronous bus will be described.
【0004】図16に、従来の同期バス制御技術による
バス上のデータ転送のタイミングを示す。FIG. 16 shows the timing of data transfer on the bus according to the conventional synchronous bus control technique.
【0005】図中、CLKはバスに接続された各々のモ
ジュールが共通に有するデータ転送用同期クロック、A
/Dは多重化されたアドレスおよびデータ、ADRVは
A/D上のアドレスが有効であることを示すアドレスバ
リッド信号、WRITEはライトアクセスの指定信号
で、A/D上のデータが有効であることも併せて示して
いる。また、WAITはスレーブ側のバッファがデータ
を受け付けられる状態になっていないことをマスター側
に伝えるウエイト信号である。[0005] In the figure, CLK is a data transfer synchronous clock commonly owned by each module connected to the bus, A
/ D is a multiplexed address and data, ADRV is an address valid signal indicating that the address on the A / D is valid, WRITE is a write access designation signal, and the data on the A / D is valid Are also shown. WAIT is a wait signal that informs the master that the slave buffer is not ready to accept data.
【0006】このような信号から構成されるバスを用い
て、1のモジュールが他のモジュールにライトアクセス
を行う場合は、まず、バスマスタがA/D上のアドレス
が有効であることを示すアドレスバリッド信号ADRV
をアサートすると同時にA/D上にアクセス先のアドレ
スを出力する。When one module performs write access to another module using a bus composed of such signals, first, the bus master issues an address validity signal indicating that an address on the A / D is valid. Signal ADRV
And outputs the address of the access destination on the A / D at the same time.
【0007】一方、このアドレスのデコード結果とライ
トアクセスの指定信号WRITEにより、自モジュール
に対するライトアクセスであることを検知したスレーブ
モジュールは、データを取り込む準備ができている場合
は同期クロックCLKのタイミングでA/D上の有効デ
ータを取り込む。もしスレーブモジュールがデータを取
り込む準備ができていない場合は、データを受け付ける
状態になっていないことをマスター側に伝えるウエイト
信号WAITによりデータサイクルの延長を要求する。On the other hand, the slave module, which detects the write access to its own module based on the decoded result of the address and the write access designation signal WRITE, is ready to take in the data at the timing of the synchronous clock CLK if it is ready to take in the data. Import valid data on A / D. If the slave module is not ready to take in data, a data cycle extension is requested by a wait signal WAIT that informs the master side that it is not ready to accept data.
【0008】マスタモジュールはウエイト信号がアサー
トされている場合は、この間、データサイクルを延長す
る。スレーブモジュールはデータを取り込む準備ができ
た時点で同期クロックCLKのタイミングでA/D上の
有効データを取り込み、ウエイト信号をネゲートする。
そして、マスタモジュールは、ウエイト信号がネゲート
されたらデータサイクルを打切り、アクセスを終了す
る。When the wait signal is asserted, the master module extends the data cycle during this time. When the slave module is ready to take in the data, it takes in valid data on the A / D at the timing of the synchronous clock CLK and negates the wait signal.
When the wait signal is negated, the master module terminates the data cycle and terminates the access.
【0009】このように、従来の同期バスの制御技術に
よれば、ハンドシェイク式にデータ転送が可能か否かを
ウエイト信号によって伝え合いつつ、データ転送を行っ
ていた。As described above, according to the conventional synchronous bus control technique, data transfer is performed while communicating whether or not data transfer is possible in a handshake manner with a wait signal.
【0010】[0010]
【発明が解決しようとする課題】しかし、従来の技術に
よれば、データ転送を行う場合に、データの転送に先立
ち、ウエイトサイクルを挿入しているので、ウエイトサ
イクルの分だけオーバヘッドが生じ、データ転送速度が
低下すると共に、バスの占有時間が増大し、バスの使用
効率が低下するという問題があった。However, according to the prior art, when performing data transfer, a wait cycle is inserted prior to the data transfer, so that an overhead is generated by the amount of the wait cycle and the data is transferred. There has been a problem that the transfer speed is reduced, the bus occupation time is increased, and the bus use efficiency is reduced.
【0011】そこで、本発明は、データ転送のオーバヘ
ッドを低減することにより、バス使用効率の向上を図る
ことのできるバスの制御方法を提供することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a bus control method capable of improving bus use efficiency by reducing data transfer overhead.
【0012】[0012]
【課題を解決するための手段】前記目的達成のために、
本発明は、バスと、バスに接続された複数のモジュール
を有する情報処理システムにおいて、バスの使用権を獲
得したモジュ−ル(マスタ)が前記バスを制御して転送
先のモジュ−ル(スレ−ブ)にアドレスおよびデータ
を、各モジュ−ルに共通のクロックに同期して転送する
バス制御方法であって、前記マスタは、バスの使用権を
獲得したらアドレスもしくはデータをスレ−ブに転送す
る転送サイクルを実行してバスの使用権を放棄し、スレ
−ブとして、転送されたアドレスもしくはデータを受け
取った前記モジュ−ルは、受け取ったアドレスもしくは
データについての転送サイクルのそれぞれに対して、受
領を報告するアクノレッジ報告を、対応する転送サイク
ルから所定数後のサイクルにおいて他の全モジュ−ルに
送出し、アクノレッジ報告が送出されたサイクルより前
記所定数前のサイクルにマスタとして転送を実行したモ
ジュ−ルは、当該送出されたアクノレッジ報告より実行
した転送サイクルの成否を確認することを特徴とするバ
ス制御方法を提供する。また、本発明は、前記目的達成
のために、マスタは、バスの使用権を獲得したらアドレ
スもしくはデータをスレ−ブに転送する転送サイクルを
実行してバスの使用権を放棄し、スレ−ブでありなが
ら、転送されたアドレスもしくはデータを受け付けるこ
とができなかったモジュ−ルは、転送の再実行を要求す
るリトライ要求を、受付けることのできなかった転送サ
イクルから所定数後のサイクルにおいて他の全モジュ−
ルに送出し、リトライ要求が送出されたサイクルより前
記所定数前のサイクルにマスタとして転送を実行したモ
ジュ−ルは、前記所定数前のサイクルに実行した転送を
再度実行することを特徴とするバス制御方法を提供す
る。To achieve the above object,
According to the present invention, in an information processing system having a bus and a plurality of modules connected to the bus, a module (master) that has acquired the right to use the bus controls the bus to control a transfer destination module (thread). A bus control method for transferring addresses and data in synchronization with a clock common to each module, wherein the master transfers the address or data to the slave after acquiring the right to use the bus. The module that has received the transferred address or data as a slave performs a transfer cycle to perform the transfer cycle, and releases the right to use the bus. An acknowledgment report for acknowledgment is sent to all other modules in a cycle after a predetermined number of times from the corresponding transfer cycle, and the acknowledgment report is sent. A bus control method, characterized in that the module which has executed the transfer as the master in the predetermined number of cycles before the cycle in which the report has been sent confirms the success or failure of the executed transfer cycle from the sent acknowledgment report. provide. Further, according to the present invention, in order to achieve the above object, when the master acquires the right to use the bus, the master executes a transfer cycle for transferring an address or data to the slave and relinquishes the right to use the bus. However, the module that cannot receive the transferred address or data receives a retry request for re-executing the transfer in another cycle after a predetermined number of transfer cycles from the transfer cycle that could not receive the retry request. All modules
A module that has performed a transfer as a master in the predetermined number of cycles before the cycle in which the retry request has been transmitted, and executes the transfer performed in the predetermined number of previous cycles again. A bus control method is provided.
【0013】また、さらに、本発明は、マスタは、バス
の使用権を獲得したらアドレスもしくはデータをスレ−
ブに転送する転送サイクルを実行してバスの使用権を放
棄し、スレ−ブとして、転送されたアドレスもしくはデ
ータを受け取った前記モジュ−ルは、受け取ったアドレ
スもしくはデータに転送誤りがあった場合に、転送誤り
の発生を報告するエラ−報告を、前記転送誤りがあった
サイクルから所定数後のサイクルにおいて、他の全モジ
ュ−ルに送出し、エラ−報告が送出されたサイクルより
前記所定数前のサイクルにマスタとして転送を実行した
モジュ−ルは、当該送出されたエラ−報告より転送誤り
が発生した転送の内容を確認することを特徴とするバス
制御方法を提供する。Further, according to the present invention, when the master obtains the right to use the bus, the master scans the address or data.
The module that has received the transferred address or data as a slave executes a transfer cycle for transferring to the slave and relinquishes the right to use the bus. An error report for reporting the occurrence of a transfer error is sent to all other modules in a cycle after a predetermined number of cycles from the cycle in which the transfer error occurred, and the error report is sent from the cycle in which the error report was sent. A module which has performed a transfer as a master several cycles ago provides a bus control method characterized by confirming the contents of the transfer in which a transfer error has occurred from the transmitted error report.
【0014】[0014]
【作用】本発明に係るバス制御方法によれば、たとえ
ば、マスタは、バスの使用権を獲得したらスレ−ブの状
態を確認することなしに、アドレスもしくはデータをス
レ−ブに転送する転送サイクルを実行し、転送の成否を
確認することなしにバスの使用権を放棄する。一方、ス
レ−ブとして、転送されたアドレスもしくはデータを受
け取った前記モジュ−ルは、受け取ったアドレスもしく
はデータについての転送サイクルのそれぞれに対して、
受領を報告するアクノレッジ報告を、対応する転送サイ
クルから所定数後のサイクルにおいて他の全モジュ−ル
に送出し、アクノレッジ報告が送出されたサイクルより
前記所定数前のサイクルにマスタとして転送を実行した
モジュ−ルは、当該送出されたアクノレッジ報告より実
行した転送サイクルの転送の成否を確認し、もし、転送
が成功していない場合にのみ、対策を講じる。According to the bus control method of the present invention, for example, when the master acquires the right to use the bus, the transfer cycle for transferring the address or data to the slave without confirming the status of the slave. To relinquish the right to use the bus without confirming the success or failure of the transfer. On the other hand, as a slave, the module having received the transferred address or data, for each of the transfer cycles for the received address or data,
An acknowledgment report for reporting receipt is transmitted to all other modules in a cycle after a predetermined number of cycles from the corresponding transfer cycle, and transfer is performed as a master in the cycle before the predetermined number of cycles before the acknowledgment report is transmitted. The module confirms the success or failure of the transfer of the transfer cycle executed based on the transmitted acknowledgment report, and takes measures only if the transfer is not successful.
【0015】したがい、マスタよりの転送を受け入れる
用意のあるスレ−ブに対する転送は、実際にアドレスや
データを転送するサイクルのみで実現でき、バスの使用
効率を向上することができる。Therefore, the transfer to the slave ready to accept the transfer from the master can be realized only by the cycle of actually transferring the address and data, and the bus use efficiency can be improved.
【0016】[0016]
【実施例】以下、本発明に係る情報処理システムの一実
施例について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the information processing system according to the present invention will be described below.
【0017】まず、図1に本実施例に係る情報処理シス
テムの構成を示す。FIG. 1 shows the configuration of an information processing system according to the present embodiment.
【0018】図示するように、本実施例に係る情報処理
システムは、システムバス50〜60と、これに接続す
る複数のモジュール0〜7(100〜107)と、各モ
ジュール100〜107間のバス使用権を調停するバス
アービタ108と、各モジュール100〜107に接続
するI/Oバス100、I/Oバスに接続するI/O装
置とを有している。また、各モジュール100〜107
には、単独のI/O装置のみが接続することもある。各
モジュールは、システムバスインタフェース装置を内蔵
し、システムバス50〜60と、図示せざるI/Oバス
もしくはI/O装置との間のデータ転送を仲介する。As shown in the figure, the information processing system according to the present embodiment comprises a system bus 50 to 60, a plurality of modules 0 to 7 (100 to 107) connected thereto, and a bus between each of the modules 100 to 107. It has a bus arbiter 108 for arbitrating usage rights, an I / O bus 100 connected to each of the modules 100 to 107, and an I / O device connected to the I / O bus. Also, each module 100 to 107
In some cases, only a single I / O device is connected. Each module has a built-in system bus interface device and mediates data transfer between the system buses 50 to 60 and an I / O bus or I / O device (not shown).
【0019】また、図中、61はモジュール0からバス
アービタ108に対してバス使用権を要求するためのバ
ス権要求信号(BREQ0)、62はバスアービタ10
8からモジュール0(100)にバス使用の許可を与え
るバス使用許可信号(BGRANT0)、63はモジュ
ール0(100)からバスアービタ108に対して次の
サイクルがバス使用の最終サイクルであることを伝える
ラストサイクル信号(LC0)である。同様に、64は
モジュール1(101)からバスアービタ108に対す
るバス権要求信号(BREQ1)、65はバスアービタ
108からモジュール1(101)に対するバス使用許
可信号(BGRANT1)、66はモジュール1(10
1)からバスアービタ108に対して最終サイクルであ
ることを伝えるラストサイクル信号(LC1)、67は
モジュール7(107)からバスアービタ108に対す
るバス権要求信号(BREQ7)、68はバスアービタ
108からモジュール7(107)に対するバス使用許
可信号(BGRANT7)、69はモジュール7(10
7)からバスアービタ108に対して最終サイクルであ
ることを伝えるラストサイクル信号(LC7)である。In the figure, reference numeral 61 denotes a bus request signal (BREQ0) for requesting a bus use right from the module 0 to the bus arbiter 108;
A bus use permission signal (BGRANT0) for giving a bus use permission from module 8 to module 0 (100), 63 is a last signal from module 0 (100) to bus arbiter 108 indicating that the next cycle is the last cycle of bus use. This is a cycle signal (LC0). Similarly, 64 is a bus right request signal (BREQ1) from the module 1 (101) to the bus arbiter 108, 65 is a bus use permission signal (BGRANT1) from the bus arbiter 108 to the module 1 (101), and 66 is a module 1 (10
A last cycle signal (LC1) for transmitting the last cycle from 1) to the bus arbiter 108, a bus request signal (BREQ7) from the module 7 (107) to the bus arbiter 108, and a bus request signal (BREQ7) from the module 7 (107) to the module 7 (107). ), 69 is a module 7 (10
7) is a last cycle signal (LC7) for notifying the bus arbiter 108 of the last cycle.
【0020】また、システムバスにおいて、50はアド
レスおよびデータバス(A/D)、51はアクセスの種
類を指定するコマンド信号(CMD)、52はA/D上
のアドレスが有効であることを示すアドレスバリッド信
号(ADRV)、53はA/D上のデータが有効である
ことを示すデータバリッド信号(DATAV)、54は
スレーブ側がアドレスもしくはデータを確かに受け取っ
たことをマスタ側に伝えるトランザクションアクノリッ
ジ信号(TACK)、55はスレーブ側のマスタ側に対
するリトライ要求信号(RETRY)、56はスレーブ
側からマスタ側に対するトランザクションに同期したエ
ラー報告信号であるシンクロナスエラー(SERR)、
57はトランザクションに同期しないエラー報告信号で
あるアシンクロナスエラー(AERR)、58はシンク
ロナスエラー56およびアシンクロナスエラー57と同
時に出力して診断用トランザクション以外を凍結するフ
リーズ信号(FRZ)、59はフリーズ中の診断用トラ
ンザクションによるエラー回復が終了後フリーズ信号を
解除するためのバスリセット信号(BRST)、60は
各モジュールに共通に供給される同期用クロック信号
(CLK)である。In the system bus, reference numeral 50 denotes an address and data bus (A / D), reference numeral 51 denotes a command signal (CMD) for specifying an access type, and reference numeral 52 denotes that an address on the A / D is valid. An address valid signal (ADRV), 53 is a data valid signal (DATAV) indicating that data on the A / D is valid, and 54 is a transaction acknowledge signal for notifying the master that the slave has received the address or data. (TACK), 55 is a retry request signal (RETRY) for the master on the slave side, 56 is a synchronous error (SERR) which is an error report signal synchronized with a transaction from the slave to the master,
57 is an asynchronous error (AERR) which is an error report signal not synchronized with the transaction; 58 is a freeze signal (FRZ) which is output simultaneously with the synchronous error 56 and the asynchronous error 57 to freeze other than the diagnostic transaction; A bus reset signal (BRST) for releasing the freeze signal after the error recovery by the diagnostic transaction is completed, and 60 is a synchronization clock signal (CLK) commonly supplied to each module.
【0021】次に、図2に、各モジュールの内部構成を
示す。Next, FIG. 2 shows the internal configuration of each module.
【0022】図中、1がバス制御を担うシステムバスイ
ンタフェース装置であって、システムバス50〜60
と、図示せざるI/OバスもしくはI/O装置との間に
接続され、両者間のデータ転送を仲介する。In the figure, reference numeral 1 denotes a system bus interface device for controlling buses, and system buses 50 to 60.
And an I / O bus or I / O device (not shown) to mediate data transfer between them.
【0023】2はシステムバスインタフェース装置1内
部のシステムバス制御部、3はシステムバスインタフェ
ース装置1を介して接続されるI/OバスもしくはI/
O装置を制御する制御部である。また、4は、システム
バス制御部2とI/OバスもしくはI/Oの制御部3間
のインタフェースを整合させる変換部、5はバスアービ
トレーション制御部、6はエラー制御部、7はシステム
バス制御部、8はリトライ制御部、9は受けデータ用バ
ッファ、10はアドレス変換部、11はデータ変換部、
12はプロトコル変換部、13はアドレス入出力部、1
4はデータ入出力部、15はI/O(バス)制御部、1
6は出力用最終段バッファ、17は入力用初段バッフ
ァ、18はアドレス出力バッファ、19〜22はバース
トライト用データバッファ、23は入力アドレスバッフ
ァ、24は入力アドレス、データチェック用バッファ、
25はアービトレーション制御信号、26はアドレスバ
ス、27はデータバス、28は制御信号、29はデータ
のパリティ等より転送誤りを検出するエラーチェッカー
である。Reference numeral 2 denotes a system bus control unit inside the system bus interface device 1, and 3 denotes an I / O bus or I / O bus connected through the system bus interface device 1.
The control unit controls the O device. 4 is a converter for matching the interface between the system bus controller 2 and the I / O bus or I / O controller 3; 5 is a bus arbitration controller; 6 is an error controller; and 7 is a system bus controller. Unit, 8 a retry control unit, 9 a receiving data buffer, 10 an address conversion unit, 11 a data conversion unit,
12 is a protocol conversion unit, 13 is an address input / output unit, 1
4 is a data input / output unit, 15 is an I / O (bus) control unit, 1
6 is an output last stage buffer, 17 is an input first stage buffer, 18 is an address output buffer, 19 to 22 are burst write data buffers, 23 is an input address buffer, 24 is an input address, a data check buffer,
25 is an arbitration control signal, 26 is an address bus, 27 is a data bus, 28 is a control signal, and 29 is an error checker for detecting a transfer error from data parity or the like.
【0024】以下、このような情報処理システムにおけ
るデータ転送動作について説明する。Hereinafter, a data transfer operation in such an information processing system will be described.
【0025】まず、リードアクセス動作について説明す
る。本実施例では、リードアクセスを、読み出し要求側
がアドレスをシステムバスに出力する起動シーケンス
と、被要求側が受け取ったアドレスに応えデータをシス
テムバスに出力する応答シーケンスより実現する。ま
た、本実施例においては、起動シーケンスと応答シーケ
ンスが独立したスプリット動作によりリードアスセス動
作を実現する。First, the read access operation will be described. In this embodiment, read access is realized by a start sequence in which the read request side outputs an address to the system bus and a response sequence in which the requested side outputs data to the system bus in response to the address received. Further, in this embodiment, the read access operation is realized by the split operation in which the activation sequence and the response sequence are independent.
【0026】本実施例においては、あるモジュールがリ
ードアクセス動作を行う場合、まず、バス権要求信号
(BREQ)によりバスアービタ108に対しバス使用
権を要求する。また、このとき同時にラストサイクル信
号(LC)を出力し、バスアービタ108に対し1サイ
クルでバス権を放棄することを予告する。In this embodiment, when a certain module performs a read access operation, first, a bus right is requested to the bus arbiter 108 by a bus right request signal (BREQ). At this time, a last cycle signal (LC) is simultaneously output to notify the bus arbiter 108 of relinquishing the bus right in one cycle.
【0027】そして、バス使用許可信号(BGRAN
T)がアサートされたらアドレス等をシステムバスに出
力し、バス使用を終了する。Then, a bus use permission signal (BGRAN)
When T) is asserted, an address or the like is output to the system bus, and the use of the bus is terminated.
【0028】図3には、モジュール0(100)からモ
ジュール3(103)までが、リードアクセスのため
に、同時にBREQをアサートした場合について示し
た。FIG. 3 shows a case where the module 0 (100) to the module 3 (103) simultaneously assert BREQ for read access.
【0029】図示するように、モジュール0(100)
からモジュール3までが同時にBREQをアサートして
いる。ただし、モジュール0(100)、モジュール1
(101)、モジュール2、モジュール3の順でバス使
用の優先順位が高いものとする。As shown, module 0 (100)
To module 3 assert BREQ at the same time. However, module 0 (100), module 1
(101) It is assumed that the priority order of bus use is higher in the order of module 2 and module 3.
【0030】図示するように、第3サイクル、第4サイ
クル、第5サイクル、第6サイクルと、バスマスタがモ
ジュール0(100)、モジュール1(101)、モジ
ュール2、モジュール3の順に切り換わっている。すな
わち、バスマスタが1サイクルごとに切り替わってもア
イドルサイクルが挿入されない。As shown, the bus masters are switched in the order of the third cycle, the fourth cycle, the fifth cycle, and the sixth cycle in the order of module 0 (100), module 1 (101), module 2, and module 3. . That is, even if the bus master switches every cycle, no idle cycle is inserted.
【0031】図3に、リードアクセスを起動するシーケ
ンスを示す。FIG. 3 shows a sequence for activating read access.
【0032】図示するように、このシーケンスにおい
て、リードアクセスのために、BREQとLCをアサー
トした起動モジュールは、バスアービタ108からバス
使用許可信号(BGRANT)を受けるとA/D上のア
ドレスが有効であることを示すアドレスバリッド信号
(ADRV)52を有効にし、アドレスデータバス(A
/D)50にアクセス先のアドレスを出力する。また、
同時に、アクセスの種類がリードアクセスであるという
ことをコマンド信号(CMD)51に出力し、起動シー
ケンスを終了する。なお、リードアクセスの起動サイク
ルは図中第4サイクルとなっている。As shown, in this sequence, when the activation module asserting BREQ and LC for read access receives the bus use permission signal (BGRANT) from the bus arbiter 108, the address on the A / D becomes valid. The address valid signal (ADRV) 52 indicating that the address data bus is present is enabled, and the address data bus (A
/ D) The address of the access destination is output to 50. Also,
At the same time, the fact that the type of access is read access is output to the command signal (CMD) 51, and the activation sequence ends. The start cycle of the read access is the fourth cycle in the figure.
【0033】次に、応答シーケンスを図5に示す。Next, a response sequence is shown in FIG.
【0034】リードアクセスのコマンドおよびアドレス
を受け取ったモジュールは応答するべきデータが準備で
きた時点でバス権を獲得した後、A/D上のデータが有
効であることを示すデータバリッド信号(DATAV)
53を有効にし、アドレスおよびデータバス(A/D)
50に応答データを出力する。また、同時に、アクセス
の種類がリード応答アクセスであるということをコマン
ド信号(CMD)51に出力する。応答サイクルは、図
中第7サイクルである。The module that has received the read access command and address acquires the bus right when the data to be responded is ready, and then a data valid signal (DATAV) indicating that the data on the A / D is valid.
53, address and data bus (A / D)
The response data is output to 50. At the same time, it outputs to the command signal (CMD) 51 that the type of access is read response access. The response cycle is the seventh cycle in the figure.
【0035】なお、ここでバーストリード時のリードア
クセスの応答シーケンスを図5に示しておく。図中、応
答サイクルは第5から第8サイクルである。FIG. 5 shows a response sequence of the read access at the time of the burst read. In the figure, the response cycle is the fifth to eighth cycles.
【0036】以上のように、本実施例においては、従来
のようなウエイト信号等を用いずに、各モジュールの受
けデータ用バッファ(図1、9)が、いつでもデータを
取り込み可能と仮定し、バス権獲得後は、転送を必ず1
データもしくは1アドレスあたり1サイクルで行い、バ
ス占有時間を減らし、バス使用効率を向上させている。As described above, in the present embodiment, it is assumed that the receiving data buffer (FIGS. 1 and 9) of each module can always take in data without using a wait signal or the like as in the prior art. After acquiring the bus right, be sure to transfer 1
This is performed in one cycle per data or address, thereby reducing the bus occupation time and improving the bus use efficiency.
【0037】なお、ライトアクセスのシーケンスにおい
ても、図7に示すように、アドレス転送、データ転送を
ともに1サイクルずつで終了させることができる。アド
レス等を転送し、ライトアクセスを起動する起動サイク
ルが第4サイクル、データ等を転送する応答サイクルが
第5サイクルである。In the write access sequence, as shown in FIG. 7, both address transfer and data transfer can be completed in one cycle. A start cycle for transferring an address or the like and starting a write access is a fourth cycle, and a response cycle for transferring data or the like is a fifth cycle.
【0038】また、バーストライト時のシーケンスにお
いても、図8に示すように、転送サイクルを必ず1デー
タもしくはアドレスあたり1サイクルで行うことができ
る。図8中、アドレスを転送する起動サイクルが第3サ
イクル、これに応え4つのデータを転送する応答サイク
ルが第4から第7サイクルである。Also, in the sequence at the time of burst write, as shown in FIG. 8, the transfer cycle can always be performed in one cycle per data or address. In FIG. 8, a start cycle for transferring an address is a third cycle, and a response cycle for transferring four data in response thereto is a fourth to a seventh cycle.
【0039】さて、前述したように、各モジュールの受
けデータ用バッファ(図1、9)が、いつでもデータを
取り込み可能と仮定し、バス権獲得後は、転送サイクル
を必ず1データもしくはアドレスあたり1サイクルで行
うようにしたが、バッファの容量にも限りがあるため連
続でライトアクセス等が行われるとバッファがオーバフ
ローしデータを受けきれなくなる場合が有りえる。As described above, it is assumed that the receiving data buffers (FIGS. 1 and 9) of each module can take in data at any time, and after acquiring the bus right, the transfer cycle must be one data or one address per address. Although the operation is performed in cycles, the capacity of the buffer is limited, so that if write access or the like is performed continuously, the buffer may overflow and become unable to receive data.
【0040】そこで、本実施例では、スレーブ側がアド
レスもしくはデータを確かに受け取ったことをマスタ側
に伝えるトランザクションアクノリッジ信号(TAC
K)54、スレーブ側がマスタ側に再送を要求するリト
ライ要求信号(RETRY)55、スレーブ側がマスタ
側にエラーの発生をトランザクションに同期して報告す
るシンクロナスエラー(SERR)56を設けた。ま
た、これらの信号は、必ず、マスタ側よりの転送サイク
ルの2サイクル後にスレーブ側が出力することとし、そ
のマスタ側よりのトランザクションが成功したか否かを
マスタ側が認識できるようにした。Therefore, in this embodiment, a transaction acknowledge signal (TAC) for notifying the master that the slave has received the address or data has been received.
K) 54, a retry request signal (RETRY) 55 in which the slave requests the master to retransmit, and a synchronous error (SERR) 56 in which the slave reports to the master the error occurrence in synchronization with the transaction. In addition, these signals are always output by the slave side two cycles after the transfer cycle from the master side, so that the master side can recognize whether or not the transaction from the master side has succeeded.
【0041】また、各モジュールはトランザクションの
起動をかけられた時点で、バッファが当該トランザクシ
ョンによってオーバフローするか否かを判別することが
できるので、スレーブ側モジュールのリトライ要求信号
(RETRY)55のアサートはトランザクションの先
頭のサイクルに対してのみ行う。なお、バーストライト
もしくはバーストリード時には、トランザクションの先
頭のサイクルでCMDにバースト転送量の情報を含める
ので、この場合も、各モジュールはトランザクションの
起動をかけられた時点で、バッファが当該トランザクシ
ョンによってオーバフローするか否かを判別することが
できる。Each module can determine whether or not the buffer overflows due to the transaction when the transaction is started. Therefore, the assertion of the retry request signal (RETRY) 55 of the slave module is Perform only for the first cycle of the transaction. At the time of burst write or burst read, information on the amount of burst transfer is included in the CMD in the first cycle of the transaction. In this case as well, when each module is activated, the buffer overflows due to the transaction. Can be determined.
【0042】リードアクセスに対するリトライのシーケ
ンス例を図9に示す。FIG. 9 shows an example of a retry sequence for read access.
【0043】図示した例では、1回目の起動サイクル
(第4サイクル)に対して、第6サイクルにスレーブか
らRETRYをアサートし、これに対しマスタが第11
サイクルで再度起動サイクルを実行しリトライを成功さ
せている。In the illustrated example, the slave asserts RETRY in the sixth cycle with respect to the first activation cycle (fourth cycle), and the master asserts RETRY in the sixth cycle.
The start cycle is executed again in the cycle, and the retry succeeds.
【0044】次に、転送エラーが起こった場合のシーケ
ンス例を図10に示す。Next, FIG. 10 shows a sequence example when a transfer error occurs.
【0045】図示した例は、バーストライトアクセスの
2つめのデータ転送サイクル(第6サイクル)でパリデ
ィエラーが起こった場合で、スレーブ側からマスタ側に
対するトランザクションに同期したエラー報告信号であ
るシンクロナスエラー(SERR)56が、パリディエ
ラーが起こったサイクルの2サイクル後(第8サイク
ル)にスレーブ側より出力されている。また、スレーブ
側モジュールは、エラー報告をおこなうのと同時に、フ
リーズ信号(FRZ)58によりバスを凍結する。一
方、シンクロナスエラー(SERR)56がアサートさ
れると、マスター側は、シンクロナスエラー(SER
R)56がアサートされタイミングと、記憶しておいた
過去に実行した各サイクルについての情報より、エラー
発生サイクル、エラーアドレスなどを求め、ロギング情
報として保持する。The example shown is a case where a parity error has occurred in the second data transfer cycle (sixth cycle) of the burst write access, and is a synchronous error report signal synchronized with a transaction from the slave to the master. An error (SERR) 56 is output from the slave side two cycles (eighth cycle) after the cycle in which the parity error has occurred. At the same time as reporting the error, the slave-side module freezes the bus with the freeze signal (FRZ) 58. On the other hand, when the synchronous error (SERR) 56 is asserted, the master side transmits the synchronous error (SERR).
R) 56 is asserted, an error occurrence cycle, an error address, and the like are obtained from the timing of the assertion and the stored information on each previously executed cycle, and are stored as logging information.
【0046】また、シンクロナスエラー(SERR)5
6がアサートされると、いずれかのモジュールに接続し
たプロセッサ等、エラー回復処理を担う所定の装置がマ
スター側のモジュールが保持したエラー発生サイクル、
エラーアドレスなどのロギング情報をもとにエラーを回
復(第9サイクルから第18サイクルの間のどこかのタ
イミング)した後、バスリセット信号(BRST)59
によりフリーズを解除し、通常のトランザクションをリ
スタートさせる(第24サイクル以降)。Further, a synchronous error (SERR) 5
6 is asserted, a predetermined device responsible for error recovery processing, such as a processor connected to one of the modules, causes an error generation cycle held by the module on the master side;
After recovering the error based on the logging information such as the error address (any timing between the ninth cycle and the eighteenth cycle), the bus reset signal (BRST) 59
To release the freeze and restart the normal transaction (after the 24th cycle).
【0047】このように、本実施例においては、マスタ
側は、トランザクションに完全に同期したエラー報告を
受けるので、どのサイクルでエラーが起こったかという
情報までロギングすることができ、その後のエラーの解
析、エラーの回復処理を容易にすることができる。As described above, in the present embodiment, the master side receives the error report completely synchronized with the transaction, so that it is possible to log information on in which cycle the error occurred, and analyze the error thereafter. Thus, error recovery processing can be facilitated.
【0048】ところで、次に、このようなプロトコルを
有するシステムバスを用いて、複数のモジュールに対し
て同時にライトを行う放送型トランザクションであるブ
ロードキャストを行う場合について説明する。Next, a case will be described in which a broadcast, which is a broadcast type transaction for simultaneously writing to a plurality of modules, is performed using a system bus having such a protocol.
【0049】このような放送型トランザクションにおい
ては、同時に複数モジュールに対してライトすることが
必須であるため、一部のモジュールのみがバッファのオ
バーフローを起こしライトできたモジュールとそうでな
いモジュールが生じてしまう場合が有りえる。In such a broadcast-type transaction, since it is essential to write to a plurality of modules at the same time, only some of the modules cause an overflow of the buffer, and some of the modules have been written and some have not. There may be cases.
【0050】そこで、本実施例においては、ブロードキ
ャスト時には、マスタは必ず転送サイクルの2サイクル
後までバス権を保持したままで待ち、リトライ要求信号
(RETRY)55がないか、シンクロナスエラー報告
(SERR)56がないかを確認するようにする。Therefore, in this embodiment, at the time of broadcasting, the master always waits while holding the bus right until two cycles of the transfer cycle, and waits for the retry request signal (RETRY) 55 or the synchronous error report (SERR). ) Check if there is 56.
【0051】また、ここで、トランザクションアクノリ
ッジ信号(TACK)54、リトライ要求信号(RET
RY)55、シンクロナスエラー報告(SERR)56
が、複数のモジュールによって同時にアサートする可能
性があるため、ワイヤードOR信号として準備してお
く。そして、マスタは、リトライ要求があればバス権を
保持したままでもう一度同じアクセスサイクルを実行す
るようにする。一方、転送を受け取った各スレ−ブも、
必ず転送サイクルの2サイクル後まで、転送されたデー
タの処理を開始せずに保持したままで待ち、他のスレ−
ブよりのリトライ要求信号(RETRY)55がない
か、シンクロナスエラー報告(SERR)56がないか
を確認し、リトライ要求信号(RETRY)55がない
か、シンクロナスエラー報告(SERR)56があった
場合には、受け取ったデータを廃棄する。Here, the transaction acknowledge signal (TACK) 54 and the retry request signal (RET)
RY) 55, Synchronous error report (SERR) 56
However, since it may be asserted by a plurality of modules at the same time, it is prepared as a wired OR signal. Then, if there is a retry request, the master executes the same access cycle again while maintaining the bus right. On the other hand, each slave that received the transfer also
Until two cycles after the transfer cycle, the processing of the transferred data is not started and waits while holding the data.
It is checked whether there is a retry request signal (RETRY) 55 from the receiver or a synchronous error report (SERR) 56, and there is no retry request signal (RETRY) 55 or a synchronous error report (SERR) 56. If received, discard the received data.
【0052】ブロードキャストアクセス動作時のシーケ
ンス例を図11、図12に示す。FIGS. 11 and 12 show sequence examples at the time of the broadcast access operation.
【0053】図11は、1度のブロードキャストアクセ
スで成功した例で、図12はブロードキャストアクセス
で成功した例を示している。FIG. 11 shows an example of successful broadcast access, and FIG. 12 shows an example of successful broadcast access.
【0054】図11に示す例では、転送サイクルの2サ
イクル後までバス権を保持したままで待っても、リトラ
イ要求信号(RETRY)55、シンクロナスエラー報
告(SERR)56がない場合、マスタは、LCを発行
し、バス権を手放している。一方、図12に示す例で
は、第3サイクルおよび第7サイクルでマスタが起動を
かけたブロードキャストアクセスに対して第5、第9サ
イクルでRETRYがアサートされている。マスタは、
各RRETRYのアサートに対して、第7、第11サイ
クルでリトライの起動をかけ、3回目のリトライに対し
ては第13サイクルでRRETRYがアサートされず、
最終転送サイクルの2サイクル後の第14サイクルまで
にエラー報告もなかったことを確認してLCを発行しバ
ス権を手放してトランザクションを終了している。In the example shown in FIG. 11, if there is no retry request signal (RETRY) 55 and synchronous error report (SERR) 56 even if the bus right is held until two cycles after the transfer cycle, the master is , LC and release the bus. On the other hand, in the example shown in FIG. 12, RETRY is asserted in the fifth and ninth cycles with respect to the broadcast access activated by the master in the third and seventh cycles. The master
For each RRETRY assertion, a retry is activated in the seventh and eleventh cycles. For the third retry, RRETRY is not asserted in the thirteenth cycle.
After confirming that there was no error report by the 14th cycle two cycles after the final transfer cycle, the LC is issued and the bus right is released to end the transaction.
【0055】ここで、図13に、ブロードキャストアク
セスを行うマスタの実行する手順を示しておく。図示す
るように、マスタは、150で処理を開始後、151で
全モジュールを対象とした放送型のライトアクセスを実
行する。そして、152で151にたいするリトライ要
求があるかどうかを判定し、あれば151にもどり全モ
ジュールを対象とした放送型のライトアクセスを再実行
する。152で151にたいするリトライ要求がなけれ
ば153で2サイクル待って全スレーブがエラーなくデ
ータを受け取ったかどうかを確認し、154でエラー報
告を受ければ155に遷移してエラー処理を行い、エラ
ー報告がなければ156で終了する。FIG. 13 shows a procedure executed by the master performing the broadcast access. As shown in the drawing, the master starts processing at 150, and then executes broadcast-type write access for all modules at 151. Then, at 152, it is determined whether or not there is a retry request for 151, and if there is, the process returns to 151 to re-execute the broadcast-type write access for all modules. If there is no retry request for 151 in 152, it waits for two cycles in 153 and confirms whether all slaves have received data without error. If an error report is received in 154, it transits to 155 and performs error processing, and there is no error report The process ends at step 156.
【0056】なお、連続ライトアクセスを受けるモジュ
−ルが、階層の異なるバス間のプロトコル変換を行うバ
スコンバ−タである場合には、当該モジュ−ルは、最後
のサイクルのデ−タまでバッファ内に受け取ったことを
確認してから異なる階層のバスへの転送を開始するよう
にする。If the module that receives the continuous write access is a bus converter that performs protocol conversion between buses of different hierarchies, the module is stored in the buffer until the data of the last cycle. The transfer to the bus of a different hierarchy is started after confirming the reception.
【0057】ところで、前述したように、リトライ要求
が返ってくるサイクルは起動サイクルの2サイクル後と
なるため、図14に示すように、同一モジュールから特
定のモジュールに対して連続してライトアクセス(第3
および第5サイクルで起動)を行うような場合、バスイ
ンタフェース装置の都合で1番目のライトアクセスがバ
ッファのオーバフロー等により受付けられなかったのに
もかかわらず、2番目のライトアクセスが引き続きマス
タ側より行われる。そして、この2番目のライトアクセ
スのみが受け付けられる可能性がある。すなわち、アク
セスの順序が保証されない場合が生じえる。As described above, the cycle in which the retry request is returned is two cycles after the start cycle. Therefore, as shown in FIG. Third
And start-up in the fifth cycle), the second write access continues from the master side even though the first write access was not accepted due to buffer overflow or the like due to the bus interface device. Done. Then, only the second write access may be accepted. That is, the order of access may not be guaranteed.
【0058】そこで、本実施例においては、同一モジュ
ールから特定のモジュールに対して連続ライトアクセス
を行うような場合は、起動をかけるバスインタフェース
装置において、連続ライトの場合は、ライトアクセス終
了後は必ず2サイクル待って、リトライ要求が返ってこ
ないことを確認した後、次のライトアクセスを起動する
ようにする。Therefore, in the present embodiment, in the case where continuous write access is performed from the same module to a specific module, the bus interface device that starts up is used. After waiting for two cycles and confirming that no retry request is returned, the next write access is started.
【0059】図15に同一モジュールから特定のモジュ
ールに対して連続ライトアクセスを行う場合のシーケン
ス例を示す。FIG. 15 shows a sequence example in the case where continuous write access is performed from the same module to a specific module.
【0060】図示した例では、マスタは第4サイクルで
1度目のライトアクセスを終了した後に、第5サイクル
にリトライ要求がアサートされないことを確認した後、
第7サイクルに2番目のアクセスを起動している。In the illustrated example, after the master completes the first write access in the fourth cycle, after confirming that the retry request is not asserted in the fifth cycle,
The second access is activated in the seventh cycle.
【0061】なお、本実施例において、リトライ要求、
アクノリッジ、エラー報告を2サイクル後に行っている
理由は、システムバスの負荷を極力低減し、転送の同期
用クロックであるCLKの周波数を高くすることを可能
とするために、エラーチェッカー(図1、29)等を直
接システムバスに接続しないことに起因するものであ
る。In this embodiment, the retry request
The reason for performing the acknowledgment and the error report two cycles later is to reduce the load on the system bus as much as possible and to increase the frequency of CLK, which is a transfer synchronization clock, by using an error checker (FIG. 1). 29) are not directly connected to the system bus.
【0062】以上、説明してきたように、本実施例に係
る情報処理システムによれば、相手モジュールのデータ
受け付けの可否を確認するためのレディ制御などのハン
ドシェイクを行わず、また、データ転送元が転送先であ
るスレーブのアクノリッジ信号を確認することなしに転
送サイクルを終了するので、バスの使用効率を向上する
ことができると共に、アクセス速度を向上することがで
きる。As described above, according to the information processing system according to the present embodiment, the handshake such as the ready control for confirming whether or not the partner module can accept data is not performed. Ends the transfer cycle without confirming the acknowledge signal of the slave that is the transfer destination, so that the bus use efficiency can be improved and the access speed can be improved.
【0063】また、エラー処理に関しては、トランザク
ションの各々のサイクルに同期したエラー報告を行うの
で、エラー報告をうけたマスタモジュールが、エラーが
発生したサイクルの個所まで詳細にロギングをとること
ができ、エラー発生後の回復処理を容易にすることがで
きる。As for error processing, an error report is issued in synchronization with each cycle of a transaction, so that the master module receiving the error report can perform detailed logging up to the point of the cycle in which the error occurred, Recovery processing after an error has occurred can be facilitated.
【0064】[0064]
【発明の効果】以上のように、本発明によれば、データ
転送のオーバヘッドを低減することにより、バス使用効
率の向上を図ることのできるバスの制御方法を提供する
ことができる。As described above, according to the present invention, it is possible to provide a bus control method capable of improving the bus use efficiency by reducing the data transfer overhead.
【図1】本発明の一実施例に係る情報処理システムの構
成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an information processing system according to an embodiment of the present invention.
【図2】システムバスインタフェース装置の構成を示す
ブロック図である。FIG. 2 is a block diagram illustrating a configuration of a system bus interface device.
【図3】リードアクセスのためのバス権要求が競合した
場合のシーケンスを示すタイムチャートである。FIG. 3 is a time chart showing a sequence when a bus right request for read access competes;
【図4】リードアクセスの起動シーケンスを示すタイム
チャートである。FIG. 4 is a time chart showing a start sequence of read access.
【図5】リードアクセスの応答シーケンスを示すタイム
チャートである。FIG. 5 is a time chart showing a read access response sequence.
【図6】バースト転送によるリードアクセスの起動シー
ケンスを示すタイムチャートである。FIG. 6 is a time chart showing a start sequence of read access by burst transfer.
【図7】ライトアクセスのシーケンスを示すタイムチャ
ートである。FIG. 7 is a time chart showing a write access sequence.
【図8】バースト転送によるライトアクセスのシーケン
スを示すタイムチャートである。FIG. 8 is a time chart showing a write access sequence by burst transfer.
【図9】リードアクセスのリトライシーケンスを示すタ
イムチャートである。FIG. 9 is a time chart showing a read access retry sequence.
【図10】転送エラー発生時のシーケンスを示すタイム
チャートである。FIG. 10 is a time chart showing a sequence when a transfer error occurs.
【図11】ブロードキャスアクセス時のシーケンスを示
すタイムチャートである。FIG. 11 is a time chart showing a sequence at the time of broadcast access.
【図12】ブロードキャスアクセス時のリトライシーケ
ンスを示すタイムチャートである。FIG. 12 is a time chart showing a retry sequence at the time of broadcast access.
【図13】ブロードキャスアクセス時にマスタが行う手
順を示すフローチャートである。FIG. 13 is a flowchart showing a procedure performed by a master at the time of broadcast access.
【図14】通常のライトアクセスと同様の連続ライトア
クセスを行った場合のリトライシーケンスを示すタイム
チャートである。FIG. 14 is a time chart showing a retry sequence when a continuous write access similar to a normal write access is performed.
【図15】連続ライトアクセスのシーケンスを示すタイ
ムチャートである。FIG. 15 is a time chart showing a sequence of a continuous write access.
【図16】従来のバス制御技術によるライトアクセスの
シーケンスを示すタイミングチャートである。FIG. 16 is a timing chart showing a write access sequence according to a conventional bus control technique.
【符号の説明】 1・・・システムバスインタフェース装置 2・・・システムバス制御部 3・・・制御部 4・・・変換部 5・・・バスアービトレーション制御部 6・・・エラー制御部 7・・・システムバス制御部 8・・・リトライ制御部 9・・・受けデータ用バッファ 10・・・アドレス変換部 11・・・データ変換部 12・・・プロトコル変換部 13・・・アドレス入出力部 14・・・データ入出力部 15・・・I/O(バス)制御部 16・・・出力用最終段バッファ 17・・・入力用初段バッファ 18・・・アドレス出力バッファ 19、20、21、22・・・バーストライト用データ
バッファ 23・・・入力アドレスバッファ 24・・・入力アドレス、データチェック用バッファ 25・・・アービトレーション制御信号 26・・・アドレスバス 27・・・データバス 28・・・制御信号 29・・・エラーチェッカー 50・・・データバス(A/D) 51・・・コマンド信号(CMD) 52・・・アドレスバリッド信号(ADRV) 53・・・データバリッド信号(DATAV) 54・・・トランザクションアクノリッジ信号(TAC
K) 55・・・リトライ要求信号(RETRY) 56・・・シンクロナスエラー(SERR) 57・・・アシンクロナスエラー(AERR) 58・・・フリーズ信号(FRZ) 59・・・バスリセット信号(BRST) 60・・・同期用クロック信号(CLK)[Description of Signs] 1 ・ ・ ・ System bus interface device 2 ・ ・ ・ System bus control unit 3 ・ ・ ・ Control unit 4 ・ ・ ・ Conversion unit 5 ・ ・ ・ Bus arbitration control unit 6 ・ ・ ・ Error control unit 7 ・..System bus control unit 8 Retry control unit 9 Received data buffer 10 Address conversion unit 11 Data conversion unit 12 Protocol conversion unit 13 Address input / output unit 14 Data input / output unit 15 I / O (bus) control unit 16 Last output buffer 17 First input buffer 18 Address output buffers 19, 20, 21, 22: Burst write data buffer 23: Input address buffer 24: Input address and data check buffer 25: Arbitration control signal 6 Address bus 27 Data bus 28 Control signal 29 Error checker 50 Data bus (A / D) 51 Command signal (CMD) 52 Address valid Signal (ADRV) 53: Data valid signal (DATAV) 54: Transaction acknowledge signal (TAC)
K) 55: Retry request signal (RETRY) 56: Synchronous error (SERR) 57: Asynchronous error (AERR) 58: Freeze signal (FRZ) 59: Bus reset signal (BRST) 60: Synchronization clock signal (CLK)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 源馬 英明 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム設計開発セ ンタ内 (72)発明者 岡田 哲彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小森 一彦 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム設計開発セ ンタ内 (72)発明者 岡澤 宏一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hideaki Genma 810 Shimo-Imaizumi, Ebina-shi, Kanagawa Prefecture Inside the Office System Design and Development Center, Hitachi, Ltd. (72) Inventor Tetsuhiko Okada 1-280, Higashi Koikebo, Kokubunji-shi, Tokyo Address Central Research Laboratory, Hitachi, Ltd. (72) Inventor Kazuhiko Komori 810 Shimoimaizumi, Ebina-shi, Kanagawa Prefecture Office System Design and Development Center, Hitachi, Ltd. (72) Inventor Koichi Okazawa Yoshida, Totsuka-ku, Yokohama, Kanagawa Prefecture No. 292, Hitachi, Ltd. Microelectronics Equipment Development Laboratory
Claims (6)
転送するためにバスとは別に設けられたアクノレッジ信
号線とを備え、 バス使用権を獲得したマスタモジュールは、前記マスタ
モジュールがアドレスとデータの少なくともひとつを転
送先であるスレーブモジュールに転送を行う転送サイク
ルを実行する順序を制御し、さらに前記マスタモジュー
ルは、前記転送サイクルの後で、前記スレーブモジュー
ルから前記転送サイクルに対するアクノレッジ報告の転
送がある前に前記バス使用権を放棄し、 転送されたアドレスもしくはデータを受け取った前記ス
レーブモジュールは、対応する転送サイクルから所定数
後のサイクルにおいて前記スレーブモジュールが前記ア
ドレスとデータの受領を報告するアクノレッジ報告を送
る順序を制御し、 転送を行った前記マスタモジュ−ルは、対応する転送サ
イクルから所定数後のサイクルにおいて、当該アクノレ
ッジ報告を受け取ることで実行した転送サイクルの成否
を確認することを特徴とする情報処理装置。1. An information processing apparatus, comprising: a bus; a plurality of modules connected to the bus; and an acknowledgment signal line connected to the plurality of modules and provided separately from the bus for transferring an acknowledgment report. The master module that has acquired the right to use the bus controls the order in which the master module executes a transfer cycle of transferring at least one of an address and data to a slave module that is a transfer destination, and the master module further includes: After the transfer cycle, before the transfer of an acknowledgment report from the slave module to the transfer cycle, the slave module relinquishes the bus usage right and receives the transferred address or data. After a predetermined number of cycles, Controls the order in which the modules send acknowledgment reports that report receipt of the address and data, and the master module that has performed the transfer executes the master module by receiving the acknowledgment report in a predetermined number of cycles after the corresponding transfer cycle. An information processing apparatus for confirming the success or failure of a transfer cycle.
するためにバスとは別に設けられたリトライ信号線とを
備え、 バス使用権を獲得したマスタモジュールは、前記マスタ
モジュールがアドレスとデータの少なくともひとつを転
送先であるスレーブモジュールに転送を行う転送サイク
ルを実行する順序を制御し、さらに前記マスタモジュー
ルは、前記転送サイクルの後で、前記スレーブモジュー
ルから前記転送サイクルに対するリトライ報告の転送が
ある前に前記バス使用権を放棄し、 転送されたアドレスもしくはデータを受け付けることが
できなかった前記スレーブモジュールは、対応する転送
サイクルから所定数後のサイクルにおいて前記転送の実
行を要求するリトライ要求を送る順序を制御し、 転送を行った前記マスタモジュ−ルは、対応する転送サ
イクルから所定数後のサイクルにおいて、前記リトライ
報告を受け取った場合、前記転送を実行したサイクルの
転送を再度行うことを特徴とする情報処理装置。2. An information processing apparatus, comprising: a bus; a plurality of modules connected to the bus; and a retry signal line connected to the plurality of modules and provided separately from the bus for transferring a retry report. The master module that has acquired the right to use the bus controls the order in which the master module executes a transfer cycle of transferring at least one of an address and data to a slave module that is a transfer destination, and the master module further includes: After the transfer cycle, before the transfer of a retry report for the transfer cycle from the slave module, the bus module relinquishes the right to use the bus and fails to accept the transferred address or data. In a cycle after a predetermined number of transfer cycles The master module that has performed the transfer by controlling the order of sending the retry request that requests the execution of the transfer, when the retry report is received in a cycle after a predetermined number of times from the corresponding transfer cycle, executes the transfer. An information processing apparatus for performing cycle transfer again.
するためにバスとは別に設けられたエラー報告信号線と
を備え、 バス使用権を獲得したマスタモジュールは、前記マスタ
モジュールがアドレスとデータの少なくともひとつを転
送先であるスレーブモジュールに転送を行う転送サイク
ルを実行する順序を制御し、さらに前記マスタモジュー
ルは、前記転送サイクルの後で、前記スレ−ブモジュー
ルから前記転送サイクルに対するエラー報告の転送があ
る前に前記バス使用権を放棄し、 転送されたアドレスもしくはデータを受け取った前記ス
レーブモジュールは、受け取ったアドレスもしくはデー
タに転送誤りがあった場合に、転送誤りの発生を報告す
るエラー報告を、前記転送誤りがあったサイクルから所
定数後のサイクルにおいてエラー報告を送る順序を制御
し、 エラー報告が送出されたサイクルより前記所定数前のサ
イクルに転送を実行したモジュールは、当該送出された
エラー報告より転送誤りが発生した転送の内容を確認す
ることを特徴とする情報処理装置。3. An information processing apparatus, comprising: a bus; a plurality of modules connected to the bus; and an error connected to the plurality of modules and provided separately from the bus for transferring an error report. The master module having a report signal line, and having acquired the right to use the bus, controls the order in which the master module executes a transfer cycle of transferring at least one of an address and data to a slave module that is a transfer destination, and further includes: The master module relinquishes the right to use the bus after the transfer cycle and before there is a transfer of an error report from the slave module to the transfer cycle, and the slave module that has received the transferred address or data, , Transfer error occurs when received address or data has transfer error The module that controls the order in which the error report to be reported is sent in a predetermined number of cycles after the cycle in which the transfer error has occurred, and that executes the transfer in the cycle before the predetermined number of cycles before the cycle in which the error report was sent, An information processing apparatus for confirming the contents of a transfer in which a transfer error has occurred from the transmitted error report.
転送をするためにバスとは別に設けられたアクノレッジ
信号線とを備えた情報処理装置のバス制御方法におい
て、 バス使用権を獲得したマスタモジュールは、前記マスタ
モジュールがアドレスとデータの少なくともひとつを転
送先であるスレーブモジュールに転送を行う転送サイク
ルを実行する順序を制御し、さらに前記マスタモジュー
ルは、前記転送サイクルの後で、前記スレーブモジュー
ルから前記転送サイクルに対するアクノレッジ報告の転
送がある前に前記バス使用権を放棄し、 転送されたアドレスもしくはデータを受け取った前記ス
レーブモジュールは、対応する転送サイクルから所定数
後のサイクルにおいて前記スレーブモジュールが前記ア
ドレスとデータの受領を報告するアクノレッジ報告を送
る順序を制御し、 転送を行った前記マスタモジュ−ルは、対応する転送サ
イクルから所定数後のサイクルにおいて、当該アクノレ
ッジ報告を受け取ることで実行した転送サイクルの成否
を確認することを特徴とするバス制御方法。4. An information comprising a bus, a plurality of modules connected to the bus, and an acknowledge signal line connected to the plurality of modules and provided separately from the bus for transferring an acknowledgment report. In the bus control method for a processing device, the master module that has acquired the right to use the bus controls an order in which the master module executes a transfer cycle of transferring at least one of an address and data to a slave module that is a transfer destination. The master module may relinquish the right to use the bus after the transfer cycle but before there is a transfer of an acknowledgment report for the transfer cycle from the slave module, and the slave module receiving the transferred address or data, In a cycle after a predetermined number from the corresponding transfer cycle, The slave module controls the order in which the slave module sends an acknowledgment report for reporting receipt of the address and data, and the master module that has performed the transfer receives the acknowledgment report in a predetermined number of cycles after the corresponding transfer cycle. A bus control method for confirming the success or failure of the executed transfer cycle.
をするためにバスとは別に設けられたリトライ信号線と
を備えた情報処理装置のバス制御方法において、 バス使用権を獲得したマスタモジュールは、前記マスタ
モジュールがアドレスとデータの少なくともひとつを転
送先であるスレーブモジュールに転送を行う転送サイク
ルを実行する順序を制御し、さらに前記マスタモジュー
ルは、前記転送サイクルの後で、前記スレーブモジュー
ルから前記転送サイクルに対するリトライ報告の転送が
ある前に前記バス使用権を放棄し、 転送されたアドレスもしくはデータを受け付けることが
できなかった前記スレーブモジュールは、対応する転送
サイクルから所定数後のサイクルにおいて前記転送の実
行を要求するリトライ要求を送る順序を制御し、 転送を行った前記マスタモジュ−ルは、対応する転送サ
イクルから所定数後のサイクルにおいて、前記リトライ
報告を受け取った場合、前記転送を実行したサイクルの
転送を再度行うことを特徴とするバス制御方法。5. Information comprising a bus, a plurality of modules connected to the bus, and a retry signal line connected to the plurality of modules and provided separately from the bus for transferring a retry report. In the bus control method for a processing device, the master module that has acquired the right to use the bus controls an order in which the master module executes a transfer cycle of transferring at least one of an address and data to a slave module that is a transfer destination. The master module relinquishes the right to use the bus after the transfer cycle but before there is a transfer of a retry report for the transfer cycle from the slave module, and fails to accept the transferred address or data. The slave module performs a cycle after a predetermined number from the corresponding transfer cycle. The master module that performed the transfer controls the order in which the retry request for requesting the execution of the transfer is sent in the transfer module. A bus control method characterized by re-transferring the cycle in which the operation has been executed.
するためにバスとは別に設けられたエラー報告信号線と
を備えた情報処理装置のバス制御方法において、 バス使用権を獲得したマスタモジュールは、前記マスタ
モジュールがアドレスとデータの少なくともひとつを転
送先であるスレーブモジュールに転送を行う転送サイク
ルを実行する順序を制御し、さらに前記マスタモジュー
ルは、前記転送サイクルの後で、前記スレーブモジュー
ルから前記転送サイクルに対するエラー報告の転送があ
る前に前記バス使用権を放棄し、 転送されたアドレスもしくはデータを受け取った前記ス
レーブモジュールは、受け取ったアドレスもしくはデー
タに転送誤りがあった場合に、転送誤りの発生を報告す
るエラー報告を、前記転送誤りがあったサイクルから所
定後のサイクルにおいてエラー報告を送る順序を制御
し、 エラー報告が送出されたサイクルより前記所定数前のサ
イクルに転送を実行したモジュールは、当該送出された
エラー報告より転送誤りが発生した転送の内容を確認す
ることを特徴とするバス制御方法。6. A bus, comprising: a plurality of modules connected to the bus; and an error report signal line connected to the plurality of modules and provided separately from the bus for transferring an error report. In the bus control method for an information processing device, the master module that has acquired the right to use the bus controls the order in which the master module executes a transfer cycle of transferring at least one of an address and data to a slave module that is a transfer destination, Further, the master module relinquishes the right to use the bus after the transfer cycle but before there is a transfer of an error report for the transfer cycle from the slave module, and the slave module receiving the transferred address or data is If there is a transfer error in the received address or data, An error report for reporting the occurrence of a transmission error is controlled by controlling the order in which the error report is sent in a cycle after a predetermined cycle from the cycle in which the transfer error occurred, and the transfer is performed in the predetermined number of cycles before the cycle in which the error report was sent. A bus control method, wherein the executed module confirms the content of the transfer in which the transfer error has occurred from the transmitted error report.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11136464A JP2000035924A (en) | 1999-05-17 | 1999-05-17 | Bus control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11136464A JP2000035924A (en) | 1999-05-17 | 1999-05-17 | Bus control method |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4123569A Division JPH05324544A (en) | 1992-05-15 | 1992-05-15 | Bus control method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000035924A true JP2000035924A (en) | 2000-02-02 |
Family
ID=15175732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11136464A Pending JP2000035924A (en) | 1999-05-17 | 1999-05-17 | Bus control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000035924A (en) |
-
1999
- 1999-05-17 JP JP11136464A patent/JP2000035924A/en active Pending
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