JP2000031498A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a thin-film transistor wherein an LDD(lightly-doped drain) region can be formed with few restrictions for the gate electrode aspect ratio. SOLUTION: On the insulation surface of a substrate a polycrystal layer having source regions, drain regions, channel forming regions between the source regions and drain resigns, and impurity-added regions between the channel forming regions and drain regions, metal gate electrodes provided on the channel forming regions through a gate insulation film, a metal oxide layer on the impurity-added regions provided on the side faces of the gate electrodes, and a barrier layer formed on the gate electrodes are constituted.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、高速性に優れ、ま
た、高集積化の可能な絶縁ゲイト電界効果型半導体素子
（半導体装置）の作製方法に関する。本発明による半導
体素子は、マイクロプロセッサーやマイクロコントロー
ラ、マイクロコンピュータ、あるいは半導体メモリー等
に使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an insulated gate field effect type semiconductor device (semiconductor device) which is excellent in high speed and can be highly integrated. The semiconductor device according to the present invention is used for a microprocessor, a microcontroller, a microcomputer, a semiconductor memory, or the like.

【０００２】[0002]

【従来の技術】半導体素子の微細化、高集積化に関し
て、多くの研究開発が進められている。特に、ＭＯＳＦ
ＥＴと呼ばれる絶縁ゲイト電界効果型半導体素子の微細
化技術の進歩はめざましい。ＭＯＳとは、金属（Metal)
−酸化物(Oxide) −半導体(Semi-conductor)の頭文字を
取ったものである。金属は、純粋な金属でなくとも、十
分に導電率の大きな半導体材料や、半導体と金属の合金
なども含めた広い意味で使用される。また、金属と半導
体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の十分に抵抗の大きな絶縁性材料が用いら
れることもあり、そのような場合には、厳密にはＭＯＳ
という用語は正しくないが、以下、本明細書では窒化物
その他の絶縁物をも含めて、このような構造を有する電
界効果型素子をＭＯＳＦＥＴと称することとする。2. Description of the Related Art Many researches and developments have been made on miniaturization and high integration of semiconductor devices. In particular, MOSF
A remarkable progress has been made in the miniaturization technology of an insulated gate field effect type semiconductor element called ET. MOS stands for Metal
-Oxide-An abbreviation for Semiconductor. A metal is not limited to a pure metal, but is used in a broad sense including a semiconductor material having sufficiently high electrical conductivity and an alloy of a semiconductor and a metal. In addition, instead of an oxide between a metal and a semiconductor, not only a pure oxide but also an insulating material having a sufficiently high resistance such as a nitride may be used. Is MOS
Although the term is not correct, in the present specification, a field-effect element having such a structure, including a nitride and other insulators, will be referred to as a MOSFET hereinafter.

【０００３】ＭＯＳＦＥＴの微細化は、ゲイト電極の幅
を小さくすることによっておこなわれる。ゲイト電極の
幅が小さくなるということは、その下のチャネル領域の
長さ、すなわち、チャネル長が小さくなるということで
あり、このことは、チャネル長をキャリヤが通過するに
要する時間を小さくすることとなり、結果的には高集積
化とともに高速化ももたらされる。The miniaturization of a MOSFET is performed by reducing the width of a gate electrode. Reducing the width of the gate electrode means reducing the length of the underlying channel region, i.e., the channel length, which reduces the time required for carriers to pass through the channel length. As a result, the speed is increased as well as the integration becomes higher.

【０００４】しかしながら、そのことによって、別な問
題（短チャネル効果）も生じる。その中で最も重要なも
のはホットエレクトロンの問題である。従来のような、
十分に不純物濃度の大きなソースおよびドレインという
不純物領域に、極性が反対の不純物がドープされたチャ
ネル領域がはさまれた構造では、チャネル領域をせばめ
るにしたがって、ソースとドレインに印加される電圧に
よってチャネル領域と不純物領域の境界付近の電界が大
きくなる。その結果、ＭＯＳＦＥＴの動作は極めて不安
定になる。[0004] However, this also causes another problem (short channel effect). The most important of these is the hot electron problem. As before,
In a structure in which a channel region doped with impurities of opposite polarity is sandwiched between impurity regions of a source and a drain having sufficiently high impurity concentrations, the voltage applied to the source and the drain increases as the channel region is narrowed. The electric field near the boundary between the channel region and the impurity region increases. As a result, the operation of the MOSFET becomes extremely unstable.

【０００５】そのような問題点を解決する目的で提唱さ
れた新しいＭＯＳＦＥＴの構造が、ＬＤＤ（Lightly-Do
ped-Drain)という構造である。これは、典型的には図２
（Ｄ）に示される。図２（Ｄ）において、不純物濃度の
大きな領域２０６よりも浅く設けられた不純物濃度の小
さな領域２０７がＬＤＤと呼ばれる。このような領域を
設けることによって、チャネル領域と不純物領域の境界
近傍の電界を小さくし、素子の動作を安定化させること
が可能となった。[0005] The structure of a new MOSFET proposed to solve such a problem is a lightly-doped LDD (LDD).
ped-Drain). This is typically shown in FIG.
It is shown in (D). In FIG. 2D, a region 207 having a low impurity concentration provided shallower than the region 206 having a high impurity concentration is referred to as an LDD. By providing such a region, the electric field near the boundary between the channel region and the impurity region can be reduced, and the operation of the element can be stabilized.

【０００６】ＬＤＤは、通常、図２のように形成され
る。図２は、ＮＭＯＳの例を示したがＰＭＯＳであって
も同様に形成される。最初に、ｐ型の半導体基板上に酸
化膜と導電性膜が形成され、これらはエッチングされ
て、図２（Ａ）に示すようにゲイト絶縁膜２０２とゲイ
ト電極２０１となる。そして、このゲイト電極をマスク
として、自己整合（セルフアライン）的に、例えば、イ
オン打ち込み法等によって、比較的不純物濃度の小さい
（記号ではｎ^- と表される）不純物領域２０３が形成さ
れる。The LDD is usually formed as shown in FIG. FIG. 2 shows an example of an NMOS, but a PMOS may be formed similarly. First, an oxide film and a conductive film are formed on a p-type semiconductor substrate, and these are etched to form a gate insulating film 202 and a gate electrode 201 as shown in FIG. Then, using this gate electrode as a mask, an impurity region 203 having a relatively low impurity concentration (indicated by n ^{− in the} symbol) is formed in a self-aligned (self-aligned) manner by, for example, ion implantation.

【０００７】次いで、この上にＰＳＧのような絶縁被膜
２０４が形成される。そして、この絶縁被膜２０４は、
バイアスプラズマエッチのような異方性エッチング法
（方向性エッチング法ともいう）によって、除去される
が、異方性エッチングの結果、ゲイト電極の側面ではＰ
ＳＧがエッチングされないで、図２（Ｃ）に２０５で示
すような形状で残る。この残留物をスペーサーと称す
る。そして、このスペーサー２０５をマスクとして、セ
ルフアライン的に不純物濃度の大きい（記号ではｎ ⁺ と
表される）不純物領域２０６が形成される。そして、こ
のｎ⁺ 型不純物領域がＦＥＴのソース、ドレインとして
用いられる。[0007] Next, an insulating film such as PSG is formed thereon.
204 are formed. And this insulating film 204
Anisotropic etching method such as bias plasma etch
(Also called directional etching)
However, as a result of anisotropic etching, P
The SG is not etched and is shown at 205 in FIG.
It remains in such a shape. This residue is called a spacer
You. Then, using this spacer 205 as a mask,
It has a high impurity concentration in the form of a lua-line (in the symbol, n ⁺When
Impurity regions 206 are formed. And this
N⁺Type impurity region as source and drain of FET
Used.

【０００８】このようなＬＤＤ構造を採用することによ
って、従来の方法では、０．５μｍが限界であるといわ
れていたチャネル長を０．１μｍまで狭めることが可能
であることが示されている。It has been shown that by adopting such an LDD structure, it is possible to reduce the channel length, which is said to be 0.5 μm as the limit in the conventional method, to 0.1 μm.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、このこ
とによって短チャネル化の問題が全て解決されたわけで
はない。もう一つの問題点はゲイト幅を小さくすること
によるゲイト電極の抵抗の問題である。短チャネル化に
よって、動作速度を向上させたとしても、ゲイト電極の
抵抗が大きければ、その分を打ち消してしまうだけ伝播
速度が低下する。ゲイト電極の抵抗を低下させるには例
えば、従来使用されていた不純物濃度の大きな多結晶シ
リコンのかわりに抵抗率の小さな金属シリサイドを用い
ることや、ゲイト電極と平行にアルミニウムのような低
抵抗配線をを走らせることが検討され、採用されている
が、それとて、ゲイト電極の幅が０．３μｍ以下となる
状況では限界となることが予想される。However, this does not completely solve the problem of shortening the channel. Another problem is the problem of the resistance of the gate electrode caused by reducing the gate width. Even if the operating speed is improved by shortening the channel, if the resistance of the gate electrode is large, the propagation speed is reduced by compensating for that. In order to reduce the resistance of the gate electrode, for example, a metal silicide having a small resistivity is used instead of the conventionally used polycrystalline silicon having a high impurity concentration, or a low-resistance wiring such as aluminum is used in parallel with the gate electrode. Has been studied and adopted, but it is expected that the limit will be reached in situations where the width of the gate electrode is 0.3 μm or less.

【００１０】その場合の別な解決方法として、ゲイト電
極の高さと幅の比（アスペクト比）を大きくすることが
考えられる。ゲイト電極のアスペクト比を大きくするこ
とによって、ゲイト電極の断面積を大きくし、抵抗を下
げることが可能となる。しかしながら、従来のＬＤＤ
は、その作製上の問題からアスペクト比を無制限に大き
くはできなかった。As another solution in that case, it is conceivable to increase the ratio (aspect ratio) between the height and the width of the gate electrode. By increasing the aspect ratio of the gate electrode, it is possible to increase the cross-sectional area of the gate electrode and reduce the resistance. However, conventional LDD
Cannot increase the aspect ratio indefinitely due to a problem in its fabrication.

【００１１】それは異方性エッチングで形成されるスペ
ーサーの幅がゲイト電極の高さに依存するためである。
通常、スペーサーの幅はゲイト電極の高さの２０％以上
となった。したがって、図２のＬＤＤ領域２０７の幅Ｌ
を０．１μｍとする場合には、ゲイト電極の高さｈは
０．５μｍ以下でなければならなかった。もし、ゲイト
電極がそれ以上の高さとなれば、Ｌは０．１μｍ以上と
なる。このことは、ソース、ドレイン間の抵抗が増える
ことであり、望ましくない。This is because the width of the spacer formed by anisotropic etching depends on the height of the gate electrode.
Usually, the width of the spacer was 20% or more of the height of the gate electrode. Therefore, the width L of the LDD region 207 in FIG.
Is 0.1 μm, the height h of the gate electrode must be 0.5 μm or less. If the height of the gate electrode is more than that, L will be 0.1 μm or more. This means that the resistance between the source and the drain increases, which is not desirable.

【００１２】今、ゲイト電極の高さｈが０．５μｍ、ゲ
イト電極の幅Ｗが１．０μｍ、ＬＤＤの幅Ｌが０．１μ
ｍであるとしよう。この素子のスケールを小さくして、
Ｗを０．５μｍとしようとすれば、ゲイト電極の抵抗を
維持するためには、ｈは１．０μｍでなければならな
い。しかし、そのためにＬは０．２μｍとなってしま
う。すなわち、ゲイト電極の抵抗は変わらないが、ＯＮ
状態（ゲイト電極に電圧が印加されて、チャネル領域の
抵抗がｎ^- 領域の抵抗に比べて十分小さくなった状態）
でのソース、ドレイン間の抵抗が２倍となる。一方、チ
ャネル長が半分になったので、素子は２倍の速度で応答
することが期待できるが、ソース、ドレイン間の抵抗が
２倍になったのでそのことはキャンセルされてしまう。
結局、素子の高集積化が達成されただけで、速度の点で
は従来のままである。一方、Ｌを従来と同じに保つに
は、ｈを０．５μｍとしなければならないが、そうすれ
ば、ゲイト電極の抵抗が２倍となり、結局、高速性は得
られない。The height h of the gate electrode is 0.5 μm, the width W of the gate electrode is 1.0 μm, and the width L of the LDD is 0.1 μm.
Let m. By reducing the scale of this element,
If W is to be 0.5 μm, h must be 1.0 μm in order to maintain the resistance of the gate electrode. However, for that reason, L becomes 0.2 μm. That is, although the resistance of the gate electrode does not change,
State (voltage is applied to the gate electrode, and the resistance of the channel region is sufficiently smaller than the resistance of the n ⁻ region)
, The resistance between the source and the drain is doubled. On the other hand, since the channel length has been reduced by half, the element can be expected to respond at twice the speed. However, since the resistance between the source and the drain has doubled, this is canceled.
As a result, only high integration of the device has been achieved, but the speed remains the same. On the other hand, h must be 0.5 μm in order to keep L the same as in the prior art. However, in this case, the resistance of the gate electrode is doubled, and eventually high speed cannot be obtained.

【００１３】通常の例では、スペーサーの幅は、ゲイト
電極の高さの５０％から１００％であり、上に示したも
のよりもかなり苦しい条件となる。したがって、従来の
ＬＤＤ作製方法ではゲイト電極のアスペクト比は１以
下、多くは０．２以下であった。また、このスペーサー
の幅は、ばらつきが大きく、各トランジスター間での特
性がまちまちになることが多くあった。このように、従
来のＬＤＤの作製方法は短チャネルでの安定性とそれに
伴う高集積化と高速性をもたらした反面、その作製上の
問題からより一層の高速化、高集積化の妨げとなるとい
う矛盾を呈している。In a typical example, the width of the spacer is 50% to 100% of the height of the gate electrode, which is a much more difficult condition than that shown above. Therefore, in the conventional LDD manufacturing method, the aspect ratio of the gate electrode is 1 or less, and often 0.2 or less. In addition, the width of the spacer varies greatly, and the characteristics between the transistors often vary. As described above, the conventional LDD manufacturing method has provided stability in a short channel and accompanying high integration and high speed, but has a problem in manufacturing that hinders further higher speed and higher integration. Contradiction.

【００１４】また、最近では、半導体単結晶基板以外
に、ガラス等の絶縁性基板上に薄膜状の半導体素子を形
成し、半導体集積回路を構成したり、あるいは、単結晶
の半導体基板上ではあっても、その上に形成された絶縁
膜上に薄膜状半導体素子を形成したりする場合がある。
前者は、液晶ディスプレーやイメージセンサー、後者は
３次元ＩＣに見出される。このような薄膜状半導体はＴ
ＦＴ（薄膜トランジスタ）と呼ばれるが、この場合にも
ＬＤＤ構造を必要とされることがある。しかしながら、
例えば、大面積のガラス基板上にＴＦＴを形成する場合
には、ＰＳＧの膜厚が同一基板上で場所によって異なっ
てしまうため、スペーサーの大きさが場所によって異な
ってしまうという問題を有する。In recent years, in addition to a semiconductor single crystal substrate, a thin film semiconductor element is formed on an insulating substrate such as glass to form a semiconductor integrated circuit, or a thin film semiconductor element is formed on a single crystal semiconductor substrate. However, a thin-film semiconductor element may be formed on an insulating film formed thereon.
The former is found in liquid crystal displays and image sensors, and the latter is found in three-dimensional ICs. Such a thin film semiconductor is called T
Although called an FT (thin film transistor), an LDD structure may be required in this case as well. However,
For example, when a TFT is formed on a glass substrate having a large area, the thickness of the PSG varies depending on the location on the same substrate, so that there is a problem that the size of the spacer varies depending on the location.

【００１５】３次元ＩＣの場合でも、下に別の素子が設
けられている場合には素子が水平に形成されることが少
ないのでスペーサーの大きさを一定に保つことは難し
い。従来はこのようなＴＦＴにおいても特に十分な考察
がなされることなく、従来通りのＬＤＤ形成法が使用さ
れてきたため、十分な特性、歩留りが得られるものでは
なかった。Even in the case of a three-dimensional IC, if another element is provided below, it is difficult to keep the size of the spacer constant because the element is rarely formed horizontally. Conventionally, even in such a TFT, the LDD formation method as in the past has been used without sufficient consideration, so that sufficient characteristics and yield cannot be obtained.

【００１６】本発明は、ＴＦＴにおいてＬＤＤ構造を作
製する方法として、以上のような問題点を克服した全く
新しい方法を提唱し、また、全く新しいＬＤＤ型ＴＦＴ
を提唱する。The present invention proposes an entirely new method for overcoming the above problems as a method of fabricating an LDD structure in a TFT, and a completely new LDD type TFT.
Advocate.

【００１７】[0017]

【問題を解決するための手段】本発明の典型的な例を図
１に示す。本発明によって得られるＴＦＴは図１（Ｃ）
に示すように、主としてチタン（Ｔｉ）、アルミニウム
（Ａｌ）、タンタル（Ｔａ）、クロム（Ｃｒ）単独、あ
るいはそれらの合金からなるゲイト電極１０５とそれを
取り囲んで設けられた陽極酸化法によって形成された前
記ゲイト電極の酸化物層１０４、そして、ゲイト電極の
下に設けられたゲイト絶縁膜１０２、一対の第１の不純
物領域１０７、同じく一対の第２の不純物領域１０６、
第１の不純物領域にはさまれたチャネル領域とからな
る。FIG. 1 shows a typical example of the present invention. The TFT obtained by the present invention is shown in FIG.
As shown in FIG. 3, a gate electrode 105 mainly made of titanium (Ti), aluminum (Al), tantalum (Ta), or chromium (Cr) alone or an alloy thereof and an anodic oxidation method provided around the gate electrode 105 are provided. An oxide layer 104 of the gate electrode, a gate insulating film 102 provided under the gate electrode, a pair of first impurity regions 107, and a pair of second impurity regions 106;
A channel region sandwiched between the first impurity regions.

【００１８】図１はＮＭＯＳの場合であるが、ＰＭＯＳ
であっても同様に実施することができる。本発明を実施
する手順を述べる。最初に、ｐ型のシリコン等の薄膜半
導体層上に酸化膜等の絶縁膜と上記金属膜が形成され、
この絶縁膜と金属膜はエッチングされて、図１（Ａ）に
示すようにゲイト電極となるべき部分１０１およびゲイ
ト絶縁膜１０２となる。そして、このゲイト電極となる
べき部分をマスクとして、自己整合（セルフアライン）
的に、例えば、イオン打ち込み法等によって、１×１０
¹⁷〜５×１０¹⁸ｃｍ^-3程度の濃度の不純物濃度の小さい
（記号ではｎ^-と表される）第１の不純物領域１０３が
形成される。FIG. 1 shows the case of an NMOS, but the PMOS
Can be similarly implemented. The procedure for implementing the present invention will be described. First, an insulating film such as an oxide film and the above-described metal film are formed on a thin-film semiconductor layer such as p-type silicon,
The insulating film and the metal film are etched to form a portion 101 to be a gate electrode and a gate insulating film 102 as shown in FIG. Then, using the portion to be the gate electrode as a mask, self-alignment (self-alignment) is performed.
For example, 1 × 10
^A first impurity region 103 having a low impurity concentration (represented by n ^{− in the} symbol) with a concentration of about ^{17 to} 5 × 10 ¹⁸ cm ⁻³ is formed.

【００１９】次いで陽極酸化法によって、ゲイト電極と
なるべき部分の表面が酸化される。この工程によって、
ゲイト電極となるべき部分の表面が後退する。そして、
最終的には酸化物層１０４の内部にゲイト電極１０５が
残る。（図１（Ｂ））この工程ではゲイト電極と不純物
領域１０３の位置関係はイオン打ち込み直後のものとは
異なる。本発明では、素子を電界効果型トランジスター
として効率的に動作させる必要があるので、ゲイト電極
と不純物領域の位置関係には十分な注意を払わなくては
ならない。すなわち、不純物領域とゲイト電極が全く重
ならない部分が著しく大きい場合（オフセット状態）で
は、チャネルの形成が不十分であり、逆に不純物領域と
ゲイト電極が必要以上に重なった場合には寄生容量の発
生により、動作速度の低下等がもたらされる。Next, the surface of the portion to be the gate electrode is oxidized by an anodic oxidation method. By this process,
The surface of the part to be the gate electrode recedes. And
Eventually, the gate electrode 105 remains inside the oxide layer 104. (FIG. 1B) In this step, the positional relationship between the gate electrode and the impurity region 103 is different from that immediately after ion implantation. In the present invention, it is necessary to operate the element efficiently as a field-effect transistor, so that sufficient attention must be paid to the positional relationship between the gate electrode and the impurity region. That is, when the portion where the impurity region and the gate electrode do not overlap at all is extremely large (offset state), the channel is insufficiently formed. Conversely, when the impurity region and the gate electrode overlap more than necessary, the parasitic capacitance decreases. The occurrence causes a decrease in the operation speed and the like.

【００２０】しかしながら、本発明においては、イオン
打ち込み法を使用する場合には、イオンの２次散乱によ
る不純物領域の広がりは、イオンの加速エネルギー等に
よって計算でき、さらに、ゲイト電極の後退は、酸化物
層の厚さによって決定されるので、これも設計事項とし
て盛り込まれる。したがって、本発明では、精密な設計
によって、ゲイト電極と不純物領域の位置関係を最適な
状態にすることができる。すなわち、酸化物層の厚さは
１０ｎｍ以下の精度で制御でき、さらに、イオン打ち込
みの際の２次散乱についても同程度で制御できるため、
この位置関係は１０ｎｍ以下の精度で作製することがで
きる。However, in the present invention, when the ion implantation method is used, the spread of the impurity region due to the secondary scattering of the ions can be calculated by the acceleration energy of the ions and the like. Since this is determined by the thickness of the material layer, this is also included as a design item. Therefore, in the present invention, the positional relationship between the gate electrode and the impurity region can be optimized by a precise design. That is, the thickness of the oxide layer can be controlled with an accuracy of 10 nm or less, and the secondary scattering at the time of ion implantation can be controlled to the same degree.
This positional relationship can be manufactured with an accuracy of 10 nm or less.

【００２１】さて、このようにして形成されたゲイト電
極１０５とその周囲の酸化物層１０４をマスクとして、
セルフアライン的に１×１０²⁰〜５×１０²¹ｃｍ^-3とい
う不純物濃度の大きい（記号ではｎ⁺ と表される）第２
の不純物領域１０６が形成される。先に形成された第１
の不純物領域は図中の１０７に残り、ＬＤＤとして機能
する。このようにして、従来のＬＤＤ作製方法による場
合と同じ形状を有するＬＤＤを得ることができる。この
工程で注目すべきことは、図から明らかなように、ＬＤ
Ｄの幅Ｌが、ゲイト電極の高さに制約されることがない
ため、ゲイト電極のアスペクト比を大きくすることがで
きるということである。The gate electrode 105 formed in this manner and the oxide layer 104 around the gate electrode 105 are used as a mask.
The second having a high impurity concentration of 1 × 10 ^{20 to} 5 × 10 ²¹ cm ^-3 (represented by n ^{+ in the} symbol) in a self-aligned manner.
Impurity region 106 is formed. The first formed earlier
Impurity region remains at 107 in the figure and functions as an LDD. Thus, an LDD having the same shape as that obtained by the conventional LDD manufacturing method can be obtained. It should be noted in this process that the LD
Since the width L of D is not restricted by the height of the gate electrode, the aspect ratio of the gate electrode can be increased.

【００２２】さらに、本発明では、ＬＤＤの幅Ｌを極め
て微妙に制御できる。例えば、Ｌを１０ｎｍから０．１
μｍまで、任意に変化させることができる。しかも、同
じ程度の精度で、ゲイト電極とＬＤＤの重なりを制御で
きることは先に述べた通りである。また、このときのチ
ャネル長Ｗとしては０．５μｍ以下が可能である。従来
の方法では、ＬＤＤの幅を１００ｎｍ以下とすることは
極めて困難で、２０％程度の誤差は当然であったが、本
発明を利用すれば、ＬＤＤの幅を１０〜１００ｎｍにお
いて、１０％程度の誤差で作製することが可能である。Further, according to the present invention, the width L of the LDD can be very finely controlled. For example, L is changed from 10 nm to 0.1.
It can be arbitrarily changed up to μm. In addition, as described above, the overlap between the gate electrode and the LDD can be controlled with the same level of accuracy. At this time, the channel length W can be 0.5 μm or less. In the conventional method, it is extremely difficult to reduce the width of the LDD to 100 nm or less, and an error of about 20% is natural. However, according to the present invention, when the width of the LDD is 10 to 100 nm, the width is about 10%. It is possible to manufacture with an error of.

【００２３】さらに、本発明では、従来のＬＤＤ作製方
法に比べて、スペーサーとなるべき絶縁被膜を形成する
必要がないので工程が簡略化され、生産性が向上する。
また、陽極酸化法で得られる酸化物の厚さはゲイト電極
の側面でも上面でも同じで、極めて均質で、絶縁特性も
よい。また、基板上の場所による厚さの違いも特には見
出せない。Further, according to the present invention, as compared with the conventional LDD manufacturing method, there is no need to form an insulating film to be a spacer, so that the steps are simplified and the productivity is improved.
The thickness of the oxide obtained by the anodic oxidation method is the same on the side surface and the upper surface of the gate electrode, and is extremely uniform and has good insulating properties. In addition, no particular difference in thickness depending on the location on the substrate can be found.

【００２４】以上の例は従来と同様なＬＤＤ構造を得る
ためのものであるが、ＬＤＤと同様な機能は不純物領域
に実質的にアモルファスあるいはセミアモルファスのよ
うな非結晶半導体領域を形成することによって実現され
る。その例を図３に示す。The above example is for obtaining an LDD structure similar to the conventional one, but a function similar to the LDD is achieved by forming a substantially amorphous or semi-amorphous amorphous semiconductor region in the impurity region. Is achieved. An example is shown in FIG.

【００２５】図３において、図１の場合と同様な構造を
有するゲイト電極部が存在する。そして、不純物ドープ
された非結晶半導体領域３０８と通常の実質的に多結晶
あるいは実質的に単結晶な通常の不純物領域３０７とが
形成される。このような、実質的に非結晶な領域を設け
ることによって、ＬＤＤの場合と同様にＴＦＴの特性を
向上させることが可能であることを本発明人らが見いだ
した。もちろんこの非結晶領域にはタングリンボンドが
できるだけ少なくなるように水素やハロゲンで、半導体
中のダングリングボンドを十分にターミネイトする必要
がある。In FIG. 3, there is a gate electrode having a structure similar to that of FIG. Then, an impurity-doped amorphous semiconductor region 308 and a normal substantially polycrystalline or substantially single-crystal normal impurity region 307 are formed. The present inventors have found that by providing such a substantially amorphous region, the characteristics of the TFT can be improved as in the case of the LDD. Of course, it is necessary to sufficiently terminate dangling bonds in the semiconductor with hydrogen or halogen in this amorphous region so that the number of tangling bonds is reduced as much as possible.

【００２６】このような非結晶領域を設けることによっ
て図４（ａ）に示すように、良好なＴＦＴ特性を示すこ
とができた。図４（ｂ）は、従来のＬＤＤ構造や非結晶
領域を有しないＴＦＴであり、図から明らかなように、
ゲイト電圧Ｖ_G が正の場合にドレイン電流Ｉ_D が急激に
増加するだけでなく、本来であればＩ_D は一定の低い値
にとどまることが要求されるＶ_G が負の場合にもＩ_D が
漸増する。このような特性は逆方向リークと呼ばれるも
ので、ＴＦＴを相補的に動作させる場合には重大な問題
である。By providing such an amorphous region, good TFT characteristics could be exhibited as shown in FIG. FIG. 4B shows a conventional TFT having no LDD structure or amorphous region. As is clear from FIG.
Drain current I _D when the gate voltage V _G is positive not only rapidly increases, even if V _G is negative I _D is required to have to remain constant low value would otherwise I _D Gradually increases. Such a characteristic is called reverse leakage, and is a serious problem when TFTs are operated complementarily.

【００２７】これに対し、非結晶領域を有する場合に
は、図４（ａ）に示すように、理想的なＭＯＳＦＥＴ特
性を示す。このように非結晶領域を設けることによって
特性が向上する原因についてはまだ良く判っていない。
１つには、非結晶領域では、結晶領域に比べて、添加さ
れた不純物元素のイオン化率が低く、そのため同じだけ
の不純物が添加された場合であっても、より低い不純物
濃度を有しているかのように振る舞うためと考えられ
る。例えば、シリコンでは、アモルファス状態では、イ
オン化率は室温で０．１〜１０％というように、単結晶
あるいは多結晶半導体の場合（ほぼ１００％）に比べて
著しく小さい。On the other hand, when the semiconductor device has an amorphous region, ideal MOSFET characteristics are exhibited as shown in FIG. The reason why the characteristics are improved by providing the amorphous region in this manner has not yet been well understood.
For one thing, in the non-crystalline region, the ionization rate of the added impurity element is lower than that in the crystalline region, so that even if the same amount of impurity is added, the amorphous region has a lower impurity concentration. It is thought to behave as if. For example, in the amorphous state, silicon has an ionization rate of 0.1 to 10% at room temperature, which is significantly smaller than that of a single crystal or polycrystalline semiconductor (almost 100%).

【００２８】あるいは、非結晶状態ではバンドギャップ
が結晶状態に比して大きいので、そが原因とも考えられ
る。例えば図４（ｅ）、（ｆ）のようなエネルギーバン
ド図から説明が可能である。通常のＬＤＤ構造のＴＦＴ
では、ソース／チャネル／ドレインのエネルギーバンド
図は、図４（ｃ）、（ｄ）のようになっている。中央の
盛り上がったところが、チャネル領域である。また、階
段状の部分はＬＤＤ領域である。ゲイト電極に電圧が印
加されていない場合には図（ｃ）で示されるが、ゲイト
電極に負の大きな電圧が印加されると、図（ｄ）で示さ
れるようになる。このとき、ソースとチャネル領域、お
よびチャネル領域とドレインの間には禁制帯があって、
電子やホール等のキャリヤは移動できないのであるが、
トンネル効果やバンドギャップ中のトラップ準位をホッ
ピングしてキャリヤがギャップを飛び越える。ＬＤＤ構
造でない通常のＴＦＴであれば、ギャップの幅はより小
さいため、より電流は流れやすい。これが逆方向リーク
であると考えられている。この減少はＴＦＴでは特に顕
著である。それは、ＴＦＴが多結晶等の不均質な材料で
あるため、粒界等に起因するトラップ準位が多いためと
推定される。Alternatively, the band gap is larger in the non-crystalline state than in the crystalline state. For example, it can be explained from the energy band diagrams as shown in FIGS. Normal LDD TFT
Then, the energy band diagrams of the source / channel / drain are as shown in FIGS. 4 (c) and 4 (d). The bulge in the center is the channel region. The step-like portion is an LDD region. When no voltage is applied to the gate electrode, it is shown in FIG. 3C, but when a large negative voltage is applied to the gate electrode, it becomes as shown in FIG. At this time, there is a forbidden band between the source and the channel region and between the channel region and the drain,
Carriers such as electrons and holes cannot move,
Carriers jump over the gap by hopping through tunnel levels or trap levels in the band gap. In the case of a normal TFT having no LDD structure, the current flows more easily because the width of the gap is smaller. This is considered a reverse leak. This decrease is particularly remarkable in TFTs. This is presumed to be because TFT is an inhomogeneous material such as polycrystal and has many trap levels due to grain boundaries and the like.

【００２９】一方、ＬＤＤ領域のバンドギャップを大き
くするとこのような逆方向リークは低減する。ＬＤＤの
バンドギャップが大きい例は図４の（ｅ）および（ｆ）
に示される。図（ｅ）はゲイトに電圧の印加されていな
い状態、（ｆ）はゲイトに負の大きな電圧の印加された
状態を示す。（ｆ）から明らかなように（ｄ）と比べて
負の電圧が印加されたときのソースとチャネル領域、あ
るいはチャネル領域とドレイン間のギャップの幅が大き
い。トンネル効果はトンネル障壁の幅（この場合はギャ
ップの幅）によって著しく影響を受け、ギャップの幅の
僅かの増加で著しくその確率は低下する。また、局在準
位を経由したホッピングも複合的なトンネル効果である
のでギャップの幅が大きくなると飛躍的にその確率は小
さくなる。以上のような理由で、バンドギャップの大き
なＬＤＤ領域を形成することは意味のあることであると
考えられる。そして、多結晶シリコンのバンドギャップ
が１．１ｅＶであるのに対し、アモルファスシリコンの
バンドギャップは１．５〜１．８ｅＶであり、このよう
な広いバンドギャップを有する材料をＬＤＤに用いるこ
とは極めて理想的である。On the other hand, when the band gap of the LDD region is increased, such reverse leakage is reduced. FIGS. 4E and 4F show examples of the LDD having a large band gap.
Is shown in (E) shows a state where no voltage is applied to the gate, and (f) shows a state where a large negative voltage is applied to the gate. As is clear from (f), the width of the gap between the source and the channel region or between the channel region and the drain when a negative voltage is applied is larger than that in (d). Tunneling is significantly affected by the width of the tunnel barrier (in this case the width of the gap), with a small increase in the width of the gap significantly reducing its probability. In addition, hopping via a local level is also a complex tunnel effect, so that the probability decreases dramatically as the gap width increases. For the above reasons, it is considered significant to form an LDD region having a large band gap. The band gap of polycrystalline silicon is 1.1 eV, whereas the band gap of amorphous silicon is 1.5 to 1.8 eV. It is extremely difficult to use a material having such a wide band gap for LDD. Ideal.

【００３０】[0030]

【発明の実施の形態】以下に実施例を示し、より詳細に
本発明を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in more detail with reference to the following examples.

【００３１】[0031]

【実施例】〔実施例１〕 本発明を用いた実施例につい
て記載する。この実施例では石英ガラス基板上に形成し
たＮチャネル型ＴＦＴに本発明を用いた場合を示す。本
実施例を図３に示す。まず、図３（Ａ）に示すように、
石英基板３０１上に、減圧ＣＶＤ法によって低温酸化膜
（酸化珪素）３０２を厚さ１０〜５００ｎｍ、例えば、
１００ｎｍ形成する。ついで、同じく、減圧ＣＶＤ法に
よって、真性のアモルファス状態のシリコン膜を、厚さ
１０〜１００ｎｍ、例えば、２０ｎｍだけ形成する。こ
のとき、成膜温度を上げて、微結晶、あるいは多結晶状
態の膜を形成してもよい。また、アモルファスのシリコ
ン膜の作製には、上記の減圧ＣＶＤ法以外に、プラズマ
ＣＶＤ法や光ＣＶＤ法を用いてもよい。このようにして
作製されたアモルファスシリコン膜を適当な大きさ、例
えば１０×３０μｍ² の長方形、にパターニングし、こ
れにエキシマーレーザー光を照射することによって結晶
化をおこなった。エキシマーレーザーとしては、ＫｒＦ
レーザー（波長２４８ｎｍ、パルス幅１０ｎｓｅｃ）を
用い、レーザーのエネルギー密度は１５０〜２５０ｍＪ
／ｃｍ² 、例えば２００ｍＪ／ｃｍ² とすればよい。１
〜１０個のパルスを照射することによって結晶化は達成
される。EXAMPLES [Example 1] An example using the present invention will be described. This embodiment shows a case where the present invention is applied to an N-channel TFT formed on a quartz glass substrate. This embodiment is shown in FIG. First, as shown in FIG.
A low-temperature oxide film (silicon oxide) 302 having a thickness of 10 to 500 nm, for example,
It is formed to a thickness of 100 nm. Next, similarly, a silicon film in an intrinsic amorphous state is formed to a thickness of 10 to 100 nm, for example, 20 nm by the low pressure CVD method. At this time, the film may be formed in a microcrystalline or polycrystalline state by increasing the film forming temperature. In addition, in addition to the above-described low-pressure CVD method, a plasma CVD method or an optical CVD method may be used for manufacturing an amorphous silicon film. The amorphous silicon film thus produced was patterned into a suitable size, for example, a rectangle of 10 × 30 μm ² , and was crystallized by irradiating it with excimer laser light. Excimer lasers include KrF
Using a laser (wavelength 248 nm, pulse width 10 nsec), the energy density of the laser is 150 to 250 mJ.
/ Cm ² , for example, 200 mJ / cm ² . 1
Crystallization is achieved by irradiating 〜１０10 pulses.

【００３２】その後、ＥＣＲプラズマＣＶＤ法によっ
て、厚さ５０〜１５０ｎｍ、例えば７０ｎｍのゲイト絶
縁膜（酸化珪素）と、電子ビーム真空蒸着法によって、
厚さ１００〜８００ｎｍ、例えば５００ｎｍのアルミニ
ウム膜を形成し、これをパターニングして、ゲイト電極
となるべき部分３０３およびゲイト絶縁膜３０４を形成
する。ゲイト電極の幅としては、例えば、５００ｎｍと
した。そして、砒素イオンを打ち込んで、不純物濃度１
×１０¹⁷〜５×１０¹⁸ｃｍ^-3、好ましくは、１×１０¹⁸
〜２×１０¹⁸ｃｍ^-3、例えば、２×１０¹⁸ｃｍ^-3のｎ^-
型不純物領域３０５を形成する。Thereafter, a gate insulating film (silicon oxide) having a thickness of 50 to 150 nm, for example, 70 nm, is formed by an ECR plasma CVD method, and an electron beam vacuum deposition method is performed.
An aluminum film having a thickness of 100 to 800 nm, for example, 500 nm is formed, and is patterned to form a portion 303 to be a gate electrode and a gate insulating film 304. The width of the gate electrode was, for example, 500 nm. Then, arsenic ions are implanted, and the impurity concentration becomes 1
× 10 ^{17 to} 5 × 10 ¹⁸ cm ⁻³ , preferably 1 × 10 ¹⁸
N ^{− of} −2 × 10 ¹⁸ cm ⁻³ , for example, 2 × 10 ¹⁸ cm ⁻³
A type impurity region 305 is formed.

【００３３】次に、図３（Ｂ）に示すように、陽極酸化
法によって、ゲイト電極となるべき部分を酸化し、ゲイ
ト電極の表面に厚さ２００ｎｍの酸化アルミニウム膜を
形成する。酸化の方法としては、例えば、Ｌ−酒石酸を
エチレングリコールに５％の濃度で希釈し、アンモニア
を用いてｐＨを７．０±０．２に調整した溶液中に基板
ごと浸し、直流電源の正極を基板に、負極を溶液中に浸
した白金電極に接続し、２０ｍＡの定電流状態で、１０
０Ｖに到達するまで電圧を印加し、酸化をおこなう。さ
らに、電圧が１００Ｖに達したならば、電圧一定のま
ま、電流が０．１ｍＡになるまで酸化をおこなう。この
ようにして酸化アルミニウム膜を得る。Next, as shown in FIG. 3B, a portion to be a gate electrode is oxidized by anodic oxidation to form an aluminum oxide film having a thickness of 200 nm on the surface of the gate electrode. As an oxidation method, for example, L-tartaric acid is diluted with ethylene glycol at a concentration of 5%, and the substrate is immersed in a solution whose pH has been adjusted to 7.0 ± 0.2 using ammonia, and the positive electrode of a DC power supply is Is connected to a substrate and a negative electrode is connected to a platinum electrode immersed in a solution.
Oxidation is performed by applying a voltage until the voltage reaches 0V. Further, when the voltage reaches 100 V, oxidation is performed with the voltage kept constant until the current reaches 0.1 mA. Thus, an aluminum oxide film is obtained.

【００３４】このとき酸化アルミニウムは、図３（Ｂ）
に記号３０６で示されているように、ゲイト電極を包む
ようになっている。この状態で再びイオン注入法によっ
て、砒素イオンを打ち込み、ｎ⁺ 型の不純物領域３０７
を形成する。不純物濃度は１×１０²⁰〜５×１０²¹ｃｍ
^-3、例えば０．８×１０²¹ｃｍ^-3とすればよい。At this time, the aluminum oxide is used as shown in FIG.
As shown by the symbol 306 in FIG. In this state, arsenic ions are implanted again by ion implantation, and n ⁺ -type impurity regions 307 are formed.
To form The impurity concentration is 1 × 10 ^{20 to} 5 × 10 ²¹ cm
⁻³ , for example, 0.8 × 10 ²¹ cm ⁻³ .

【００３５】その後、図３（Ｃ）に示されるように、先
のレーザー照射と同じ条件で、基板上面からレーザー照
射をおこなう。このとき、ゲイト電極の上面には酸化ア
ルミニウム膜が形成されているためゲイト電極に対する
ダメージは低減される。もし十分な厚さの酸化膜がアル
ミニウム表面されていなければ、レーザー光の照射によ
って、アルミニウムが膨張したり、融解したりして、ゲ
イト電極・配線が剥がれたり、飛散したり、変形してし
まう。十分な厚さの酸化膜で覆われていれば、内部のア
ルミニウムが瞬間的に融解することがあっても、その形
を留めたまま凝固するので何ら問題はおこらない。Thereafter, as shown in FIG. 3C, laser irradiation is performed from the upper surface of the substrate under the same conditions as the previous laser irradiation. At this time, since the aluminum oxide film is formed on the upper surface of the gate electrode, damage to the gate electrode is reduced. If the aluminum film does not have a sufficient thickness of the oxide film, the laser light will cause the aluminum to expand or melt, causing the gate electrode / wiring to peel, scatter or deform. . If it is covered with a sufficiently thick oxide film, even if aluminum inside melts momentarily, there is no problem because it solidifies while keeping its shape.

【００３６】また、ゲイト電極とその周囲の酸化物層の
下にはレーザー光が達しない。このため、先のイオン打
ち込みによってアモルファス化した領域３０７および３
０８のうち、酸化物層３０６の下の部分は結晶化しな
い。このようにして、非結晶領域の不純物領域を有する
ＴＦＴが形成される。その効果については先に述べたと
おりであった。The laser beam does not reach below the gate electrode and the oxide layer around the gate electrode. Therefore, the regions 307 and 3 that have been made amorphous by the previous ion implantation
08, the portion below the oxide layer 306 does not crystallize. Thus, a TFT having an impurity region of an amorphous region is formed. The effect was as described above.

【００３７】非結晶領域を設けるかわりに、シリコン
に、例えば、炭素、窒素、酸素等を化学量論的あるいは
非化学量論的な比率で混入した領域を設けることによっ
ても、バンドギャップを大きくすることが可能であり、
したがって、同様な効果を得ることが可能なことが知ら
れているが、炭素や酸素、窒素といった元素はシリコン
半導体にとって好ましい材料でなく、その濃度の低下が
求められている。これに対し、本実施例で示したアモル
ファスシリコン等の非結晶半導体を用いる方法は、これ
ら有害元素を一切使用しないクリーンな方法である。本
発明をさらに効果的に実施せんとすれば、炭素、窒素、
酸素の各濃度を７×１０¹⁹ｃｍ^-3以下とすることが望ま
れる。The band gap can also be increased by providing a region in which silicon, for example, carbon, nitrogen, oxygen or the like is mixed in a stoichiometric or non-stoichiometric ratio, instead of providing an amorphous region. Is possible,
Therefore, although it is known that similar effects can be obtained, elements such as carbon, oxygen, and nitrogen are not preferable materials for a silicon semiconductor, and a reduction in their concentration is required. On the other hand, the method using an amorphous semiconductor such as amorphous silicon described in this embodiment is a clean method that does not use any harmful elements. If the present invention were to be practiced more effectively, carbon, nitrogen,
It is desired that each concentration of oxygen be 7 × 10 ¹⁹ cm ⁻³ or less.

【００３８】さて、このようにして結晶化をおこなった
のち、結晶化部分および非結晶部分の半導体特性を向上
させるために１気圧の水素ガス中で２５０℃で２時間パ
ッシベーションをおこなった。なぜなら、そのままでは
チャネル領域および非結晶領域の半導体中の局在準位が
多いためＴＦＴを十分に動作させることが出来ないから
である。After crystallization in this way, passivation was performed at 250 ° C. for 2 hours in a hydrogen gas at 1 atm in order to improve the semiconductor characteristics of the crystallized portion and the amorphous portion. This is because TFTs cannot be operated sufficiently because there are many localized levels in the semiconductor in the channel region and the amorphous region as they are.

【００３９】その後、従来の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層３０９を形成す
る。リンガラス層の形成には、例えば、減圧ＣＶＤ法を
用いればよい。材料ガスとしては、モノシランＳｉＨ₄
と酸素Ｏ₂ とホスフィンＰＨ₃を用い、４５０℃で反応
させて得られる。After that, a phosphorus glass layer 309 is formed as an interlayer insulator in the same manner as in the case of the conventional integrated circuit. For forming the phosphorus glass layer, for example, a low pressure CVD method may be used. As a material gas, monosilane SiH ₄
Using oxygen, oxygen O ₂ and phosphine PH ₃ at 450 ° C.

【００４０】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極３１０を形成する。こうして、図３
（Ｄ）に示されるようなＮチャネル型ＴＦＴ装置が完成
する。本発明によってゲイト電極および配線は、陽極酸
化された酸化物層によって覆われている。例えば、液晶
ディスプレー用のマトリクス回路の場合には、ゲイト配
線は多くの信号線と立体交差する必要があった。その場
合に、ゲイト配線と信号線の間には層間絶縁物層によっ
て絶縁されているが、絶縁層の不均質性や、耐圧の低さ
のために、ゲイト配線が信号線と短絡することがよくあ
った。Thereafter, a hole for forming an electrode is formed in the interlayer insulating film, and an aluminum electrode 310 is formed. Thus, FIG.
An N-channel TFT device as shown in (D) is completed. According to the present invention, the gate electrode and the wiring are covered with an anodized oxide layer. For example, in the case of a matrix circuit for a liquid crystal display, the gate wiring has to cross three-dimensionally with many signal lines. In this case, the gate wiring and the signal line are insulated by an interlayer insulating layer.However, due to the inhomogeneity of the insulating layer and low withstand voltage, the gate wiring may be short-circuited with the signal line. Well.

【００４１】本発明では、ＰＳＧ等の絶縁特性に問題の
ある皮膜に加えて、ゲイト配線は耐圧の極めて大きく、
緻密な（ピンホール等の無い）酸化物層で覆われている
ので、そのような短絡は極めて起こりにくい。その結
果、液晶マトリクスの歩留り向上の上で最大の問題点で
あった、交差配線の短絡は全く問題にする必要がなく、
歩留りを著しく向上させることができる。In the present invention, in addition to a film having a problem in insulation properties such as PSG, the gate wiring has an extremely large withstand voltage.
Such a short circuit is extremely unlikely to occur because it is covered with a dense (no pinholes or the like) oxide layer. As a result, short-circuiting of cross wiring, which was the biggest problem in improving the yield of the liquid crystal matrix, did not need to be a problem at all,
Yield can be significantly improved.

【００４２】本実施例によって得られたＴＦＴの特性を
図４（ａ）に示す。ＴＦＴのチャネル領域の大きさは
０．５μｍ×２０μｍ、非結晶領域３０８の幅は０．１
μｍであった。また、測定において、ソース／ドレイン
間の電圧は５Ｖととした。同じく（ｂ）は通常の構造を
有するＴＦＴでチャネル領域の大きさは０．５μｍ×２
０μｍであった。図から明らかなように、本発明を実施
することによって逆方向リークが解消されるとともに、
オフ電流（ゲイト電圧が０Ｖのときのドレイン電流）も
著しく低下した。特にオフ電流の小さなＴＦＴは、アク
ティブマトリクス型液晶パネルにおいて、画素の制御用
に用いる上で重要である。なぜならば、そのような目的
で使用されるＴＦＴのオフ電流が大きい場合には、キャ
パシターから電荷がリークしてしまうからである。本実
施例ではＮチャネル型ＴＦＴについて記述したが、Ｐチ
ャネル型ＴＦＴについても同様に作製できる。FIG. 4A shows the characteristics of the TFT obtained by this embodiment. The size of the TFT channel region is 0.5 μm × 20 μm, and the width of the amorphous region 308 is 0.1 μm.
μm. In the measurement, the voltage between the source and the drain was 5 V. Similarly, (b) shows a TFT having a normal structure, in which the size of the channel region is 0.5 μm × 2.
It was 0 μm. As is apparent from the figure, the implementation of the present invention eliminates the reverse leakage and
The off current (drain current when the gate voltage is 0 V) was also significantly reduced. In particular, a TFT having a small off-state current is important when used for controlling pixels in an active matrix liquid crystal panel. This is because when the off-state current of the TFT used for such a purpose is large, charges leak from the capacitor. In this embodiment, an N-channel TFT has been described. However, a P-channel TFT can be similarly manufactured.

【００４３】〔実施例２〕 図５ないし図７には本実施
例を示す。まず、基板５０１としてコーニング７０５９
ガラスを使用した。そしてアモルファスシリコン被膜を
プラズマＣＶＤ法によって１５０ｎｍだけ形成した。こ
れを６００℃で６０時間、窒素雰囲気中でアニールし、
再結晶化させた。さらに、これをパターニングして、島
状の半導体領域５０２および５０３を形成した。ここ
で、半導体領域５０２は後にＰチャネルＴＦＴとなる領
域で、半導体領域１０３はＮチャネルＴＦＴとなる領域
である。Embodiment 2 FIGS. 5 to 7 show this embodiment. First, as a substrate 501, Corning 7059
Glass was used. Then, an amorphous silicon film was formed to a thickness of 150 nm by a plasma CVD method. This is annealed at 600 ° C. for 60 hours in a nitrogen atmosphere,
Recrystallized. Further, this was patterned to form island-shaped semiconductor regions 502 and 503. Here, the semiconductor region 502 is a region to be a P-channel TFT later, and the semiconductor region 103 is a region to be an N-channel TFT.

【００４４】さらに、酸化珪素をターゲットとする酸素
雰囲気中でのスパッタ法によって、ゲイト酸化膜５０４
を厚さ１１５ｎｍだけ堆積し、次に、電子ビーム蒸着に
よってアルミニウム被膜を形成して、これをパターニン
グし、ＰチャネルＴＦＴのゲイト電極５０６、Ｎチャネ
ルＴＦＴのゲイト電極５０７、配線５０５および５０８
を形成した。このようにして、ＴＦＴの外形を整えた。
このときのチャネルの大きさは、長さを８μｍ、幅を８
μｍとした。また、全てのゲイト電極・配線は電気的に
接続されている。ここまでの工程で得られたＴＦＴの状
態を図５（Ａ）に示す。Further, the gate oxide film 504 is formed by sputtering in an oxygen atmosphere using silicon oxide as a target.
Is deposited by a thickness of 115 nm, and then an aluminum film is formed by electron beam evaporation, and is patterned to form a gate electrode 506 of a P-channel TFT, a gate electrode 507 of an N-channel TFT, and wirings 505 and 508.
Was formed. Thus, the outer shape of the TFT was adjusted.
At this time, the size of the channel is 8 μm in length and 8 μm in width.
μm. Further, all the gate electrodes and wirings are electrically connected. FIG. 5A shows the state of the TFT obtained in the steps up to here.

【００４５】ついで、図５（Ｂ）に示すように右側のＴ
ＦＴ領域５０３にフォトレジスト５０９を塗布した状態
で弗化ホウソイオン（ＢＦ₃ ⁺ ）あるいはホウ素イオン
（Ｂ ⁺ ）をイオン注入して、左側のＴＦＴ領域５０２に
セルフアライン的にＰ型の不純物領域５１０を形成す
る。イオンエネルギーは７０〜１００ｋｅＶ、ドーズ量
は１〜５×１０¹³ｃｍ^-2とした。Next, as shown in FIG.
Photoresist 509 applied to FT area 503
Borofluoride ion (BF_Three ⁺) Or boron ion
(B ⁺) Is implanted into the TFT region 502 on the left side.
Form P-type impurity region 510 in a self-aligned manner
You. Ion energy is 70-100 keV, dose amount
Is 1-5 × 10¹³cm^-2And

【００４６】この不純物領域形成工程は公知の他の技
術、例えばプラズマドーピング（ドーパントを含むガス
のプラズマをターゲットに吹きつけることにドーピング
をおこなう方法）によって、おこなってもよい。イオン
注入法による場合においても、プラズマドーピングによ
る場合においても、このようにして形成された不純物領
域は、イオン衝撃やプラズマ衝撃によって、実質的に非
結晶状態であり、極めて結晶性のよくない状態である。This impurity region forming step may be performed by another known technique, for example, plasma doping (a method of doping by blowing a plasma of a gas containing a dopant onto a target). Both in the case of ion implantation and in the case of plasma doping, the impurity region thus formed is substantially in an amorphous state due to ion bombardment or plasma bombardment. is there.

【００４７】同様に、左側のＴＦＴ領域５０２にフォト
レジスト５１１を塗布した状態でＮ型不純物（例えばリ
ン）の導入をおこない、Ｎ型不純物領域５１２を形成す
る。Similarly, an N-type impurity (for example, phosphorus) is introduced with the photoresist 511 applied to the left TFT region 502 to form an N-type impurity region 512.

【００４８】さらに、ゲイト電極・配線５０５〜５０８
に電気を通じ、陽極酸化法によって、ゲイト電極・配線
５０５〜５０８の周囲（上面および側面）に酸化アルミ
ニウムの被膜５１３〜５１６を形成した。陽極酸化は以
下のような条件でおこなった。このときの基板の上面図
の例を図６（Ａ）に示す。すなわち、全ての金属配線
（例えばゲイト配線である５０６や５０７）は同一配線
５５０に接続されている。Further, gate electrodes and wirings 505 to 508
Then, aluminum oxide films 513 to 516 were formed around the gate electrodes and wirings 505 to 508 (upper surface and side surfaces) by anodizing. Anodization was performed under the following conditions. An example of a top view of the substrate at this time is shown in FIG. That is, all the metal wirings (for example, the gate wirings 506 and 507) are connected to the same wiring 550.

【００４９】溶液としては３％の酒石酸のエチレングリ
コール溶液を５％アンモニアで中和して、ｐＨを７．０
±０．２とした溶液を使用しておこなった。溶液中に陰
極として白金を浸し、さらに基板ごと浸して、配線５５
０を電源の陽極に接続した。温度は２５±２℃に保っ
た。As a solution, a 3% solution of tartaric acid in ethylene glycol was neutralized with 5% ammonia to adjust the pH to 7.0.
The test was performed using a solution having a concentration of ± 0.2. Platinum is immersed in the solution as a cathode, and the substrate is further immersed.
0 was connected to the anode of the power supply. The temperature was kept at 25 ± 2 ° C.

【００５０】この状態で、最初、０．５ｍＡ／ｃｍ² の
電流を流し、電圧が２５０Ｖに達したら、電圧を一定に
保ったまま通電し、電流が０．００５ｍＡ／ｃｍ² にな
ったところで電流を止め、陽極酸化を終了させた。この
ようにして得られた陽極酸化膜の厚さは３２０ｎｍであ
った。以上のようにして、ゲイト電極・配線の周囲に図
５（Ｄ）で示されるような酸化物５１３〜５１６を形成
した。In this state, a current of 0.5 mA / cm ^{2 was} first passed, and when the voltage reached 250 V, current was supplied while the voltage was kept constant. When the current reached 0.005 mA / cm ² , Was stopped, and the anodic oxidation was terminated. The thickness of the anodic oxide film thus obtained was 320 nm. As described above, oxides 513 to 516 as shown in FIG. 5D were formed around the gate electrode and the wiring.

【００５１】そして、レーザーアニールをおこなった。
レーザーアニールは、試料をＸＹステージに固定して、
大気中（１０² ｔｏｒｒ以上）で１×３００ｍｍ² の大
きさのレーザー光を移動させながら照射しておこなっ
た。レーザーはＫｒＦエキシマーレーザーを用い、例え
ば３５０ｍＪ／ｃｍ² のパワー密度のレーザーパルスを
５０ショット照射した。このようなレーザーアニールに
よっては、酸化物５１４および５１６の下に位置する不
純物領域に関してはレーザー光が到達しないので、結晶
化が起こらず、非結晶領域が形成される。その幅は陽極
酸化によって、ゲイト電極部分（ゲイト電極とその周囲
の酸化物）の幅の増加分ｂだけである。その様子を図５
（Ｄ）に示す。このようにして、Ｐ型の結晶不純物領域
５１７とそれに隣接してＰ型の非結晶不純物領域５１８
が、さらにＮ型の結晶不純物領域５１９とそれに隣接し
てＮ型の非結晶不純物領域５２０が形成される。また、
陽極酸化によって、ゲイト電極の表面は後退するので、
図に示すように、幅ａだけゲイト電極と不純物領域の重
ならない部分（オフセット領域）が形成される。ゲイト
電極の後退の大きさは、陽極酸化によって形成される酸
化膜の厚さの１／３〜１／２である。ｂとしては０．１
〜０．２μｍが、また、ａとしては０．０３〜０．２μ
ｍとすることによって良好な特性が得られた。Then, laser annealing was performed.
Laser annealing fixes the sample to the XY stage,
Irradiation was performed while moving a laser beam having a size of 1 × 300 mm ^{2 in} the atmosphere (at least 10 ² torr). As a laser, a KrF excimer laser was used, and a laser pulse having a power density of, for example, 350 mJ / cm ² was irradiated for 50 shots. By such laser annealing, since the laser light does not reach the impurity regions located below the oxides 514 and 516, crystallization does not occur and an amorphous region is formed. The width is only the increase b of the width of the gate electrode portion (gate electrode and its surrounding oxide) due to anodic oxidation. Fig. 5
It is shown in (D). Thus, P-type crystalline impurity region 517 and P-type amorphous impurity region 518 adjacent thereto are formed.
However, an N-type crystalline impurity region 519 and an N-type amorphous impurity region 520 are formed adjacent thereto. Also,
Since the surface of the gate electrode recedes due to anodic oxidation,
As shown in the drawing, a portion (offset region) where the gate electrode and the impurity region do not overlap by the width a is formed. The magnitude of the receding of the gate electrode is 1/3 to 1/2 of the thickness of the oxide film formed by anodic oxidation. b is 0.1
Ａ0.2 μm, and a is 0.03 to 0.2 μm
By setting m, good characteristics were obtained.

【００５２】上述のレーザーアニールによって、必要な
箇所の結晶化がおこなわれたのであるが、同時に、レー
ザー照射の際の衝撃によって、陽極酸化膜の一部にクラ
ックや穴、アルミニウムの溶出が観測された。そこで、
再び、最初の条件で酸化をおこない、クラックを塞ぎ、
露出したアルミニウムの表面を酸化した。ただ、このと
きは電流の調整に注意しなければならない。すなわち、
クラックの部分やアルミニウムの露出した部分の面積は
極めて小さいので、最初の条件と全く同じ条件の電流を
流した場合には、電流がそのような狭い部分に集中して
しまい、化学反応（酸化反応）が著しく進行して、局所
的に非常な発熱をもたらし、破壊してしまうことがあ
る。Necessary portions were crystallized by the above-described laser annealing. At the same time, cracks, holes, and elution of aluminum were observed in a part of the anodic oxide film due to the impact during laser irradiation. Was. Therefore,
Again, oxidize under the first conditions, close the cracks,
The exposed aluminum surface was oxidized. However, at this time, care must be taken in adjusting the current. That is,
Since the area of cracks and exposed aluminum is extremely small, when a current under the exact same conditions as the first condition is applied, the current concentrates on such a narrow part, and the chemical reaction (oxidation reaction) occurs. ) Progresses remarkably, resulting in local extreme heat generation and destruction.

【００５３】そこで、電流は電圧を見ながら徐々に上げ
ていった。例えば、酸化開始時の設定電流は、最初の陽
極酸化の１〜５％程度がよい。この酸化工程ではゲイト
電極の表面が一様に酸化されるのではないので、電流密
度という定義は適切でないが、あえて、最初の条件と対
比する目的で電流密度をという単位を使用すると、通電
開始時に５μＡ／ｃｍ² の電流を流し、１分間に２Ｖづ
つ上昇させていった。そして、電圧が２５０Ｖになった
ところで通電をやめた。この最大電圧の値は、必要とさ
れる陽極酸化物の厚さによって決定され、本発明人らの
知見によれば、厚さは最大電圧にほぼ比例する。例え
ば、最大電圧が２５０Ｖでは、得られる陽極酸化物の厚
さは約３２０ｎｍであった。Then, the current was gradually increased while watching the voltage. For example, the set current at the start of oxidation is preferably about 1 to 5% of the initial anodic oxidation. In this oxidation step, the surface of the gate electrode is not oxidized uniformly, so the definition of current density is not appropriate, but if the unit of current density is used for the purpose of comparing with the first condition, the current is not applied. Sometimes, a current of 5 μA / cm ² was passed, and the voltage was increased by 2 V per minute. Then, when the voltage reached 250 V, the energization was stopped. The value of this maximum voltage is determined by the required thickness of the anodic oxide, and according to our knowledge, the thickness is approximately proportional to the maximum voltage. For example, at a maximum voltage of 250 V, the resulting anodic oxide thickness was about 320 nm.

【００５４】このようにして、配線の欠陥を除去した。
その後、大気中でレーザー照射によって、アルミニウム
配線をエッチングした。レーザーとしてはフラッシュラ
ンプ励起のＱスイッチＮｄ：ＹＡＧレーザー（波長１０
６４ｎｍ）の第２高調波（波長５３２ｎｍ）を使用し、
そのスポット径は５μｍとした。レーザー光のパルス幅
は５ｎｓｅｃであった。また、エネルギー密度は１ｋＪ
／ｃｍ² とした。試料をＸＹステージ上に固定し、ビー
ムを照射して、例えば図６（Ｂ）において、５５１や５
５２で示されるような部分のエッチングをおこなった。In this way, the wiring defect was removed.
Thereafter, the aluminum wiring was etched by laser irradiation in the atmosphere. As the laser, a Q-switch Nd: YAG laser (wavelength: 10
64nm) second harmonic (wavelength 532nm),
The spot diameter was 5 μm. The pulse width of the laser light was 5 nsec. The energy density is 1 kJ
/ Cm ² . The sample is fixed on an XY stage and irradiated with a beam, for example, as shown in FIG.
The portion indicated by 52 was etched.

【００５５】このエッチングプロセスは、公知のフォト
リソグラフィー工程によっておこなってもよい。いずれ
の方法を選択するかはコストと量産性の問題である。一
般に、フォトリソグラフィー法は、エッチングする箇所
が多い場合や、エッチングの形状が複雑な場合、エッチ
ングする部分の面積が広い場合に適している。しかし、
エッチングする箇所が少なく、またその面積が小さく、
形状も簡単である場合にはレーザーでエッチングする方
がコスト的にも優れている場合がある。図６（Ｂ）のよ
うな簡単なパターンでのエッチングで、しかも、それほ
どの精度も要求されない場合にはレーザーによるエッチ
ングの方が優れている。This etching process may be performed by a known photolithography process. Which method to choose is a matter of cost and mass productivity. In general, the photolithography method is suitable for a case where there are many portions to be etched, a case where the shape of the etching is complicated, and a case where the area of the portion to be etched is large. But,
There are few places to be etched and the area is small,
If the shape is simple, etching with a laser may be more cost effective. In the case of etching with a simple pattern as shown in FIG. 6 (B), and when high accuracy is not required, etching with laser is superior.

【００５６】さらに、試料をＣＶＤ成膜装置のチャンバ
ーに搬入し、酸化珪素被膜を堆積し、これを層間絶縁膜
（例えば図５（Ｅ）の５２１）とした。そして、電極形
成用穴（図６（Ｃ）の５５３）を形成した。このとき、
エッチングは、層間絶縁物である酸化珪素とゲイト電極
・配線を被覆している酸化アルミニウムのみを選択的に
除去することが望まれ、したがって、酸化珪素および酸
化アルミニウムに対するエッチング速度の方が、アルミ
ニウムおよびシリコンに対する場合よりも大きいことが
必要とされる。本発明人らの知見によれば、いわゆるバ
ッファー弗酸（弗化水素と弗化アンモニウムが混合され
た溶液）では、好適なエッチング比が得られた。例え
ば、半導体製造用高純度弗化水素酸（５０ｗｔ％）と同
弗化アンモニウム溶液（４０ｗｔ％）とを１：１０の比
率で混合した溶液では、酸化アルミニウムのエッチング
速度は６０ｎｍ／分であるのに対し、アルミニウムは１
５ｎｍ／分であった。また、四弗化炭素を用いた反応性
イオンエッチングでは、酸化珪素はエッチングされる
が、酸化アルミニウムおよびアルミニウムはほとんどエ
ッチングされない。この特性を利用して、配線のコンタ
クト付近の酸化珪素のみを反応性エッチングによってエ
ッチングし、その後、バッファー弗酸によって、配線の
周囲の酸化アルミニウムのみをエッチングするという方
法も採用できる。このときの反応性イオンエッチングの
条件としては、ガス流量２０ｓｃｃｍ、圧力０．０８ｔ
ｏｒｒ、ＲＦパワー１００Ｗとした。酸化珪素のエッチ
ングレイトは１０ｎｍ／分であった。このようにして、
電極の穴明けをおこなった。マスクはフォトレジストで
あった。Further, the sample was carried into a chamber of a CVD film forming apparatus, and a silicon oxide film was deposited thereon, and this was used as an interlayer insulating film (for example, 521 in FIG. 5E). Then, an electrode forming hole (553 in FIG. 6C) was formed. At this time,
In the etching, it is desired to selectively remove only the silicon oxide which is an interlayer insulator and the aluminum oxide covering the gate electrode / wiring. Therefore, the etching rate for silicon oxide and aluminum oxide is higher for aluminum and aluminum oxide. It is required to be larger than for silicon. According to the findings of the present inventors, a suitable etching ratio was obtained with so-called buffered hydrofluoric acid (a solution in which hydrogen fluoride and ammonium fluoride were mixed). For example, in a solution in which high-purity hydrofluoric acid for semiconductor production (50 wt%) and the same ammonium fluoride solution (40 wt%) are mixed at a ratio of 1:10, the etching rate of aluminum oxide is 60 nm / min. While aluminum is 1
It was 5 nm / min. In reactive ion etching using carbon tetrafluoride, silicon oxide is etched, but aluminum oxide and aluminum are hardly etched. By utilizing this characteristic, it is also possible to adopt a method in which only silicon oxide near the contact of the wiring is etched by reactive etching, and thereafter, only aluminum oxide around the wiring is etched by buffer hydrofluoric acid. At this time, the conditions of the reactive ion etching were a gas flow rate of 20 sccm and a pressure of 0.08 t.
orr, RF power was 100 W. The etching rate of silicon oxide was 10 nm / min. In this way,
The electrode was drilled. The mask was a photoresist.

【００５７】その後、金属配線５２２〜５２４を図５
（Ｅ）あるいは図６（Ｃ）に示されるように形成した。
図６で示される上面図を回路図によって表現したのが図
７である。最初、ＰチャネルＴＦＴのゲイト電極は配線
５０７に接続されていたのであるが、後に切断されて、
ＮチャネルＴＦＴのソース（あるいはドレイン）と接続
された。また、ＰチャネルＴＦＴのソース（あるいはド
レイン）は最終的には配線５０７に接続された。Thereafter, the metal wirings 522 to 524 are connected as shown in FIG.
(E) or as shown in FIG. 6 (C).
FIG. 7 is a circuit diagram of the top view shown in FIG. Initially, the gate electrode of the P-channel TFT was connected to the wiring 507, but was later cut off,
It was connected to the source (or drain) of the N-channel TFT. The source (or drain) of the P-channel TFT was finally connected to the wiring 507.

【００５８】〔実施例３〕 図８には本実施例の断面図
を示す。まず、基板８０１としてコーニング７０５９ガ
ラスを使用した。そして、下地の酸化珪素皮膜８０２を
厚さ１００ｎｍだけ、スパッタ法によって形成した。さ
らに、アモルファスシリコン被膜８０３をプラズマＣＶ
Ｄ法によって５０ｎｍだけ形成した。その上にアモルフ
ァスシリコン膜の保護の目的で酸化珪素膜８０４をやは
りスパッタ法によって、２０ｎｍだけ形成した。これを
６００℃で７２時間、窒素雰囲気中でアニールし、再結
晶化させた。さらに、これをフォトリソグラフィー法と
反応性イオンエッチング（ＲＩＥ）法によってパターニ
ングして、図８（Ａ）に示すように島状の半導体領域を
形成した。島状半導体領域形成後、保護用酸化珪素膜８
０４を除去した。その除去には実施例２で用いたバッフ
ァー弗酸を使用した。[Embodiment 3] FIG. 8 is a sectional view of this embodiment. First, Corning 7059 glass was used as the substrate 801. Then, a silicon oxide film 802 as a base was formed with a thickness of 100 nm by a sputtering method. Further, the amorphous silicon film 803 is plasma-CV
Only 50 nm was formed by the D method. On top of that, a silicon oxide film 804 was formed to a thickness of 20 nm also by sputtering for the purpose of protecting the amorphous silicon film. This was annealed at 600 ° C. for 72 hours in a nitrogen atmosphere and recrystallized. Further, this was patterned by photolithography and reactive ion etching (RIE) to form an island-shaped semiconductor region as shown in FIG. After forming the island-shaped semiconductor region, the protective silicon oxide film 8 is formed.
04 was removed. The buffer hydrofluoric acid used in Example 2 was used for the removal.

【００５９】さらに、酸化珪素をターゲットとする酸素
雰囲気中でのスパッタ法によって、ゲイト酸化膜８０５
を厚さ１１５ｎｍだけ堆積した。この状態でプラズマド
ープ法によってゲイト酸化膜８０５中にリンイオンをド
ープした。これは、ゲイト酸化膜中に存在するナトリウ
ム等の可動イオンをゲッタリングするためで、ナトリウ
ムの濃度が素子の動作に障害とならない程度に低い場合
にはおこなわなくてもよい。本実施例では、プラズマ加
速電圧は１０ｋｅＶで、ドーズ量は２×１０¹⁴ｃｍ^-2で
あった。ついで、６００℃で２４時間アニールをおこな
って、プラズマドープの衝撃によって生じた、酸化膜、
シリコン膜のダメージを回復させた。Further, a gate oxide film 805 is formed by a sputtering method in an oxygen atmosphere targeting silicon oxide.
Was deposited to a thickness of 115 nm. In this state, phosphorus ions were doped into the gate oxide film 805 by a plasma doping method. This is to getter mobile ions such as sodium existing in the gate oxide film and need not be performed when the concentration of sodium is low enough not to hinder the operation of the device. In this example, the plasma acceleration voltage was 10 keV and the dose was 2 × 10 ¹⁴ cm ⁻² . Then, annealing was performed at 600 ° C. for 24 hours, and an oxide film generated by the impact of plasma doping,
The damage of the silicon film was recovered.

【００６０】次に、スパッタリング法によってアルミニ
ウム被膜を形成して、これを混酸（５％の硝酸を添加し
た燐酸溶液）によってパターニングし、ゲイト電極・配
線８０６を形成した。エッチングレートは、エッチング
の温度を４０℃としてときは２２５ｎｍ／分であった。
このようにして、ＴＦＴの外形を整えた。このときのチ
ャネルの大きさは、長さを８μｍ、幅を２０μｍとし
た。Next, an aluminum film was formed by a sputtering method, and this was patterned with a mixed acid (a phosphoric acid solution to which 5% nitric acid was added) to form a gate electrode / wiring 806. The etching rate was 225 nm / min when the etching temperature was 40 ° C.
Thus, the outer shape of the TFT was adjusted. At this time, the channel had a length of 8 μm and a width of 20 μm.

【００６１】次に、イオン注入法によって、半導体領域
にＮ型の不純物領域（ソース、ドレイン）８０７を形成
した。ドーパントとしてはリンイオンを使用し、イオン
エネルギーは８０ｋｅＶ、ドーズ量は５×１０¹⁵ｃｍ^-2
とした。ドーピングは図に示すように、酸化膜を透過し
て不純物を打ち込むスルーインプラによっておこなっ
た。このようなスルーインプラを使用するメリットは、
後のレーザーアニールによる再結晶化の過程で、不純物
領域の表面の滑らかさが保たれるということである。ス
ルーインプラでない場合には、再結晶の際に、不純物領
域の表面に多数の結晶核が生じ、表面に凹凸が生じる。
このようにして、図８（Ｂ）に示されるような構造が得
られた。なお、当然のことながら、このようなイオン注
入によって不純物の注入された部分の結晶性は著しく劣
化し、実質的に非結晶状態（アモルファス状態、あるい
はそれに近い多結晶状態）になっている。Next, an N-type impurity region (source, drain) 807 was formed in the semiconductor region by ion implantation. Phosphorus ions are used as the dopant, the ion energy is 80 keV, and the dose is 5 × 10 ¹⁵ cm ^−2.
And As shown in the figure, the doping was performed by a through-implant in which an impurity was implanted through the oxide film. The advantages of using such a through implant are:
This means that the surface of the impurity region is kept smooth during recrystallization by laser annealing. If the substrate is not through-implanted, a large number of crystal nuclei are generated on the surface of the impurity region during recrystallization, and irregularities are generated on the surface.
Thus, a structure as shown in FIG. 8B was obtained. Naturally, the crystallinity of the portion into which the impurities are implanted is remarkably degraded by such ion implantation, and is substantially in an amorphous state (amorphous state or a polycrystalline state close thereto).

【００６２】さらに、配線８０６に電気を通じ、陽極酸
化法によって、ゲイト電極・配線の周囲（上面および側
面）に酸化アルミニウムの被膜８０８を形成した。陽極
酸化は、３％の酒石酸のエチレングリコール溶液を５％
アンモニアで中和して、ｐＨを７．０±０．２とした溶
液を使用しておこなった。まず、溶液中に陰極として白
金を浸し、さらにＴＦＴを基板ごと浸して、配線８０６
を電源の陽極に接続した。温度は２５±２℃に保った。Further, electricity was passed through the wiring 806, and an aluminum oxide film 808 was formed around the gate electrode and the wiring (upper and side surfaces) by anodic oxidation. Anodization is performed by adding 3% tartaric acid solution in ethylene glycol to 5%.
This was performed using a solution that was neutralized with ammonia to a pH of 7.0 ± 0.2. First, platinum is immersed in a solution as a cathode, and further, the TFT is immersed in the substrate together with the wiring.
Was connected to the anode of the power supply. The temperature was kept at 25 ± 2 ° C.

【００６３】この状態で、最初、０．５ｍＡ／ｃｍ² の
電流を流し、電圧が２００Ｖに達したら、電圧を一定に
保ったまま通電し、電流が０．００５ｍＡ／ｃｍ² にな
ったところで電流を止め、陽極酸化を終了させた。この
ようにして得られた陽極酸化膜の厚さは約２５０ｎｍで
あった。その様子を図８（Ｃ）に示す。In this state, a current of 0.5 mA / cm ^{2 was} first passed, and when the voltage reached 200 V, current was supplied while the voltage was kept constant. When the current reached 0.005 mA / cm ² , Was stopped, and the anodic oxidation was terminated. The thickness of the anodic oxide film thus obtained was about 250 nm. This is shown in FIG.

【００６４】その後、レーザーアニールをおこなった。
レーザーはＫｒＦエキシマーレーザーを用い、例えば３
５０ｍＪ／ｃｍ² のパワー密度のレーザーパルスを１０
ショット照射した。少なくとも１回のレーザー照射によ
って、非結晶状態のシリコンの結晶性をＴＦＴの動作に
耐えられるまで回復させることができることは確かめら
れているが、レーザーのパワーのふらつきによる不良の
発生確率を十分に低下させるためには、十分な回数のレ
ーザー照射が望ましい。しかしながら、あまりにも多数
のレーザー照射は生産性を低下させることとなるので、
本実施例で用いた１０回程度が最も望ましいことが明ら
かになった。Thereafter, laser annealing was performed.
As a laser, a KrF excimer laser is used.
A laser pulse with a power density of 50 mJ / cm ²
Shot irradiation was performed. It has been confirmed that the crystallinity of amorphous silicon can be restored to withstand TFT operation by at least one laser irradiation, but the probability of occurrence of defects due to fluctuations in laser power has been sufficiently reduced. For this purpose, a sufficient number of laser irradiations is desirable. However, too many laser irradiations will reduce productivity,
It became clear that about ten times used in this example is most desirable.

【００６５】レーザーアニールは、量産性を高めるため
に大気圧下でおこなった。すでに、不純物領域の上には
酸化珪素膜が形成されているので、特に問題となること
はなかった。もし、不純物領域が露出された状態でレー
ザーアニールをおこなっても、結晶化と同時に、大気か
ら不純物領域内に酸素が侵入し、結晶性が良くないた
め、十分な特性を有するＴＦＴが得られなかった。その
ため、不純物領域が露出したものは、真空中でレーザー
アニールをおこなう必要があった。The laser annealing was performed under atmospheric pressure in order to enhance mass productivity. Since a silicon oxide film has already been formed on the impurity region, there has been no particular problem. If laser annealing is performed in a state where the impurity region is exposed, oxygen enters the impurity region from the air at the same time as crystallization, and the crystallinity is not good, so that a TFT having sufficient characteristics cannot be obtained. Was. For this reason, it is necessary to perform laser annealing in a vacuum on the substrate where the impurity region is exposed.

【００６６】また、本実施例では、図８（Ｄ）に示され
るように、レーザー光を斜めから入射させた。例えば、
本実施例では、基板の垂線に対して１０°の角度でレー
ザー光を照射した。角度は作製する素子の設計仕様に合
わせて決定される。このようにすることによって、レー
ザーによって、不純物領域のうち結晶化される領域を非
対称とすることができる。すなわち、図中の領域８０
９、８１０は十分に結晶化された不純物領域である。領
域８１１は不純物領域ではないが、レーザー光によって
結晶化された領域である。領域８１２は不純物領域であ
るが結晶化がなされていない領域である。例えば、ホッ
トエレクトロンの発生しやすいドレイン側には、図８
（Ｄ）の右側の不純物領域を使用すればよい。Further, in the present embodiment, as shown in FIG. 8D, laser light was made to enter obliquely. For example,
In this embodiment, the laser light was irradiated at an angle of 10 ° with respect to the normal to the substrate. The angle is determined according to the design specifications of the element to be manufactured. By doing so, the region crystallized in the impurity region by the laser can be made asymmetric. That is, the area 80 in the figure
9 and 810 are impurity regions that are sufficiently crystallized. The region 811 is not an impurity region, but is a region crystallized by a laser beam. The region 812 is an impurity region but is not crystallized. For example, on the drain side where hot electrons are easily generated, FIG.
The impurity region on the right side of (D) may be used.

【００６７】このようにして、素子の形状を整えた。そ
の後は、通常のように、酸化珪素のスパッタ成膜によっ
て層間絶縁物を形成し、公知のフォトリソグラフィー技
術によって電極用孔を形成して、半導体領域あるいはゲ
イト電極・配線の表面を露出させ、最後に、金属被膜を
選択的に形成して、素子を完成させた。Thus, the shape of the element was adjusted. Thereafter, as usual, an interlayer insulator is formed by sputter deposition of silicon oxide, an electrode hole is formed by a known photolithography technique, and the surface of the semiconductor region or the gate electrode / wiring is exposed. Then, a metal film was selectively formed to complete the device.

【００６８】〔実施例４〕 本発明によって得られるＴ
ＦＴにおいては、非結晶半導体領域やオフセット領域の
幅によって、オフ電流だけでなく、ソース／ドレイン間
の耐圧や動作速度が変化する。したがって、例えば、陽
極酸化膜の厚さやイオン注入エネルギー等のパラメータ
を最適化することによって、目的に応じたＴＦＴを作製
することが出来る。しかしながら、これらのパラメータ
は一般に１枚の基板上に形成された個々のＴＦＴに対し
て、調節できるものではない。例えば、実際の回路にお
いては１枚の基板上に、低速動作でもよいが、高耐圧の
ＴＦＴと低耐圧でもよいが、高速動作が要求されるＴＦ
Ｔが同時に形成されることが望まれる場合がある。一般
に、本発明あるいは類似の発明である特願平３−２３７
１００においては、オフセット領域の幅が大きいほど、
オフ電流が小さく、耐圧性も向上するが、動作速度が低
下するという欠点もあった。Example 4 T obtained by the present invention
In the FT, not only the off-state current but also the withstand voltage between the source and the drain and the operation speed change depending on the width of the amorphous semiconductor region or the offset region. Therefore, for example, by optimizing parameters such as the thickness of the anodic oxide film and the ion implantation energy, it is possible to manufacture a TFT suitable for the purpose. However, these parameters are generally not adjustable for individual TFTs formed on a single substrate. For example, in an actual circuit, a low-speed operation may be performed on one substrate, or a high-breakdown-voltage TFT and a low-breakdown-voltage TFT may be used.
It may be desired that T be formed simultaneously. Generally, Japanese Patent Application No. 3-237 of the present invention or a similar invention.
In 100, the larger the width of the offset area,
Although the off-state current is small and the withstand voltage is improved, there is a disadvantage that the operation speed is reduced.

【００６９】本実施例はこのような問題を解決する１例
を示す。図９（上面図）および図１０（断面図）には本
実施例を示す。本実施例では、特願平３−２９６３３１
に記述されるような、ＰチャネルＴＦＴとＮチャネルＴ
ＦＴを１つの画素（液晶画素等『を駆動するために使用
する画像表示方法において使用される回路の作製に関す
るものである。ここで、ＮチャネルＴＦＴは高速性が要
求され、耐圧はさほど問題とされない。一方、Ｐチャネ
ルＴＦＴは、動作速度はさほど問題とされないが、オフ
電流が低いことが必要とされ、場合によっては耐圧性が
よいことも必要とされる。したがって、ＮチャネルＴＦ
Ｔは陽極酸化膜が薄く（２０〜１００ｎｍ）、Ｐチャネ
ルＴＦＴは陽極酸化膜が厚い（２５０〜４００ｎｍ）こ
とが望まれる。以下にその作製工程について説明する。This embodiment shows an example for solving such a problem. This embodiment is shown in FIG. 9 (top view) and FIG. 10 (cross-sectional view). In this embodiment, Japanese Patent Application No. 3-296331 is used.
P-channel TFT and N-channel T, as described in
The present invention relates to the fabrication of a circuit used in an image display method used to drive one pixel (such as a liquid crystal pixel) of an FT. Here, an N-channel TFT is required to have a high speed, and the withstand voltage is a serious problem. On the other hand, the operation speed of the P-channel TFT does not matter so much, but it is required that the off-state current is low, and in some cases, the breakdown voltage is also good.
It is desired that T has a thin anodic oxide film (20 to 100 nm) and P-channel TFT has a thick anodic oxide film (250 to 400 nm). Hereinafter, the manufacturing process will be described.

【００７０】実施例２の場合と同様にコーニング７０５
９を基板９０１として、Ｎ型不純物領域９０２、Ｐ型不
純物領域９０３、ゲイト絶縁膜９０４ゲイト電極・配線
９０６と９０７を形成した。ゲイト電極・配線はいずれ
も配線９５０に接続されている。（図９（Ａ）、図１０
（Ａ））As in the case of Embodiment 2, Corning 705
9 was used as a substrate 901, an N-type impurity region 902, a P-type impurity region 903, a gate insulating film 904, and gate electrodes / wirings 906 and 907 were formed. Both the gate electrode and the wiring are connected to the wiring 950. (FIG. 9 (A), FIG. 10
(A))

【００７１】さらに、ゲイト電極・配線９０６、９０７
に電気を通じ、陽極酸化法によって、ゲイト電極・配線
９０６、９０７の周囲（上面および側面）に酸化アルミ
ニウムの被膜９１３、９１４を形成した。陽極酸化は実
施例２と同じ条件でおこなった。ただし、最大電圧は５
０Ｖととした。したがって、この工程で作製された陽極
酸化膜の厚さは約６０ｎｍである。（図１０（Ｂ））Further, gate electrodes and wirings 906 and 907
Then, aluminum oxide films 913 and 914 were formed around the gate electrodes / wirings 906 and 907 (upper and side surfaces) by anodizing. Anodization was performed under the same conditions as in Example 2. However, the maximum voltage is 5
It was set to 0V. Therefore, the thickness of the anodic oxide film manufactured in this step is about 60 nm. (FIG. 10B)

【００７２】次に図９（Ｂ）において、９５１で示され
るように、ゲイト電極・配線９０６をレーザーエッチン
グによって配線９５０から切り離した。そして、この状
態で再び、陽極酸化を始めた。条件は先と同じである
が、このときには最大電圧は２５０Ｖまで上げた。その
結果、配線９０６には電流が流れないので、何の変化も
生じなかったが、配線９０７には電流が流れるため、ゲ
イト配線９０７の周囲に厚さ約３００ｎｍの酸化アルミ
ニウム皮膜が形成された。（図１０（ｃ））Next, as shown by 951 in FIG. 9B, the gate electrode / wiring 906 was separated from the wiring 950 by laser etching. Then, in this state, anodic oxidation was started again. The conditions were the same as before, but at this time the maximum voltage was increased to 250V. As a result, no current flowed through the wiring 906, so that no change occurred. However, since current flowed through the wiring 907, an aluminum oxide film having a thickness of about 300 nm was formed around the gate wiring 907. (FIG. 10 (c))

【００７３】その後、レーザーアニールをおこなった。
その条件は実施例２と同じとした。この場合には、Ｎチ
ャネルＴＦＴ（図１０左側）は、非結晶領域は無視でき
るほど狭いのであるが、陽極酸化膜によってアルミニウ
ムの配線の表面を覆っておかなければ、レーザー光の照
射によって著しいダメージがあったので、例え、薄くと
も陽極酸化膜を形成する必要があった。一方、Ｐチャネ
ルＴＦＴ（図１０右側）は陽極酸化膜の厚さが３００ｎ
ｍであり、非結晶領域も１５０〜２００ｎｍ存在した。
また、オフセット領域の幅も１００〜１５０ｎｍであっ
たと推定される。（図１０（Ｄ））Thereafter, laser annealing was performed.
The conditions were the same as in Example 2. In this case, the amorphous region of the N-channel TFT (left side in FIG. 10) is so small that it can be ignored. Therefore, it was necessary to form an anodic oxide film even if it was thin. On the other hand, the P-channel TFT (right side in FIG. 10) has an anodic oxide film thickness of 300 n.
m, and an amorphous region was also present at 150 to 200 nm.
Further, it is estimated that the width of the offset region was also 100 to 150 nm. (FIG. 10 (D))

【００７４】その後、実施例２の場合と同様に、大気中
でレーザー照射によって、アルミニウム配線の必要な箇
所をエッチングし、ＰチャネルＴＦＴのゲイト電極を配
線９０７から分離し、また、配線９５０を切断した。さ
らに、層間絶縁膜を形成し、コンタクトホールを形成
し、配線９２４や９１１を形成した。このようにして、
回路が形成された。Then, as in the case of the second embodiment, a necessary portion of the aluminum wiring is etched by laser irradiation in the air, the gate electrode of the P-channel TFT is separated from the wiring 907, and the wiring 950 is cut. did. Further, an interlayer insulating film was formed, a contact hole was formed, and wirings 924 and 911 were formed. In this way,
A circuit has been formed.

【００７５】このようにして作製された回路において
は、ＮチャネルＴＦＴは、オフセット領域や非結晶領域
の幅が小さく、オフ電流は若干多いが、高速性に優れて
いた。一方、ＰチャネルＴＦＴは、高速動作は困難であ
ったが、オフ電流が少なく、画素キャパシターに蓄積さ
れた電荷を保持する能力に優れていた。In the circuit fabricated in this manner, the N-channel TFT has a small width of the offset region and the non-crystalline region and a small amount of off-current, but is excellent in high-speed operation. On the other hand, the P-channel TFT has difficulty in high-speed operation, but has a small off-current and has an excellent ability to hold the electric charge accumulated in the pixel capacitor.

【００７６】このように１枚の基板上に機能が異なるＴ
ＦＴを集積しなければならない場合は他にもある。例え
ば、液晶表示ドライバーにおいては、シフトレジスター
等の論理回路には高速ＴＦＴが、出力回路には高耐圧Ｔ
ＦＴが要求される。このような相反する目的に応じたＴ
ＦＴを作製する場合には本実施例で示した方法は有効で
ある。As described above, T with different functions is provided on one substrate.
There are other cases where the FT must be integrated. For example, in a liquid crystal display driver, a high-speed TFT is used for a logic circuit such as a shift register, and a high-voltage TFT is used for an output circuit.
FT is required. T corresponding to such conflicting objectives
The method described in this embodiment is effective for manufacturing an FT.

【００７７】[0077]

【発明の効果】本発明によって、極めて制約の少ないＬ
ＤＤ型ＴＦＴを作製することが可能となった。本文中で
も述べたように、本発明を利用すれば、ゲイト電極のア
スペクト比にほとんど制限されることなくＬＤＤ領域を
形成しうる。また、そのＬＤＤ領域の幅も１０〜１００
ｎｍの間で極めて精密に制御することができる。特に本
発明は、短チャネル化によって、今後進展すると考えら
れるゲイト電極の高アスペクト比化に対して有効な方法
である。According to the present invention, L with very few restrictions
It has become possible to manufacture a DD type TFT. As described in the text, when the present invention is used, an LDD region can be formed with almost no limitation on the aspect ratio of the gate electrode. The width of the LDD region is also 10 to 100.
It can be controlled very precisely between nm. In particular, the present invention is an effective method for increasing the aspect ratio of the gate electrode, which is expected to progress in the future by shortening the channel.

【００７８】もちろん、従来通りのアスペクト比が１以
下の低アスペクト比のゲイト電極においても、本発明を
使用することは可能で、従来のＬＤＤ作製方法に比し
て、絶縁膜の形成とその異方性エッチングの工程が不要
となり、また、ＬＤＤ領域の幅も精密に制御することが
可能であるため、本発明の効果は著しい。Of course, the present invention can be applied to a conventional gate electrode having a low aspect ratio having an aspect ratio of 1 or less. The effect of the present invention is remarkable because an isotropic etching step is not required and the width of the LDD region can be precisely controlled.

【００７９】本発明は主としてシリコン系の半導体装置
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。Although the present invention has been described mainly with respect to a silicon-based semiconductor device, it is apparent that the present invention can be applied to a semiconductor device using other materials such as germanium, silicon carbide, and gallium arsenide.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるＬＤＤの作製方法の断面図を示
す。FIG. 1 shows a cross-sectional view of a method for manufacturing an LDD according to the present invention.

【図２】従来のＬＤＤ作製方法の断面図を示す。FIG. 2 shows a cross-sectional view of a conventional LDD manufacturing method.

【図３】本発明を利用した絶縁基板上へのＮＭＯＳの作
製方法を示す。FIG. 3 shows a method for manufacturing an NMOS on an insulating substrate using the present invention.

【図４】本実施例で作製したＴＦＴの特性を示す。FIG. 4 shows characteristics of a TFT manufactured in this example.

【図５】本発明によるＴＦＴの作製工程例の断面図を示
す。FIG. 5 is a sectional view showing an example of a manufacturing process of a TFT according to the present invention.

【図６】本発明によるＴＦＴの作製工程例の上面図を示
す。FIG. 6 shows a top view of an example of a manufacturing process of a TFT according to the present invention.

【図７】本発明によるＴＦＴの作製工程例を回路図によ
って示す。FIG. 7 is a circuit diagram showing an example of a manufacturing process of a TFT according to the present invention.

【図８】本発明によるＴＦＴの作製工程例の断面図を示
す。FIG. 8 is a sectional view showing an example of a manufacturing process of a TFT according to the present invention.

【図９】本発明によるＴＦＴの作製工程例の上面図を示
す。FIG. 9 shows a top view of an example of a manufacturing process of a TFT according to the present invention.

【図１０】本発明によるＴＦＴの作製工程例の断面図を
示す。FIG. 10 is a sectional view showing an example of a manufacturing process of a TFT according to the present invention.

【符号の説明】[Explanation of symbols]

１０１ ゲイト電極となるべき部分 １０２ ゲイト絶縁膜 １０３ ｎ^- 不純物領域 １０４ 酸化物層 １０５ ゲイト電極 １０６ ｎ⁺ 不純物領域 １０７ ＬＤＤ領域Reference Signs List 101 part to be a gate electrode 102 gate insulating film 103 n ^- impurity region 104 oxide layer 105 gate electrode 106 n ⁺ impurity region 107 LDD region

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 基板の絶縁表面上に、 ソース領域及びドレイン領域、ソース領域及びドレイン
領域の間のチャネル形成領域、及び、チャネル形成領域
とソース領域の間及びチャネル形成領域とドレイン領域
の間の不純物添加領域を有する多結晶層と、 前記チャネル形成領域上にゲイト絶縁膜を介して設けら
れた金属でなるゲイト電極と、 前記ゲイト電極の側面に設けられた前記不純物添加領域
上の金属酸化物層と、 前記ゲイト電極上に形成されたバリア層と、を有するこ
とを特徴とする半導体装置。A source region and a drain region, a channel forming region between the source region and the drain region, and a region between the channel forming region and the source region and between the channel forming region and the drain region. A polycrystalline layer having an impurity-added region; a gate electrode made of a metal provided on the channel formation region via a gate insulating film; and a metal oxide on the impurity-added region provided on a side surface of the gate electrode. A semiconductor device, comprising: a layer; and a barrier layer formed on the gate electrode. 【請求項２】 基板の絶縁表面上に、複数の薄膜トラン
ジスタを有し、 前記薄膜トランジスタは、 チャネル形成領域、前記チャネル形成領域に隣接した一
対のオフセット領域、前記一対のオフセット領域の外側
の一対のＬＤＤ領域、及び前記一対のＬＤＤ領域の外側
のソース領域又はドレイン領域とを含む半導体層と、 前記チャネル形成領域とゲイト絶縁膜を介して接するゲ
イト電極とを有し、 前記複数の薄膜トランジスタの一つは、前記複数の薄膜
トランジスタの他の一つと前記ＬＤＤ領域のチャネル長
方向の幅が異なることを特徴とする半導体装置。2. A thin film transistor having a plurality of thin film transistors on an insulating surface of a substrate, wherein the thin film transistors include a channel forming region, a pair of offset regions adjacent to the channel forming region, and a pair of LDDs outside the pair of offset regions. A semiconductor layer including a region and a source region or a drain region outside the pair of LDD regions; and a gate electrode in contact with the channel formation region via a gate insulating film. A semiconductor device, wherein a width in a channel length direction of the LDD region is different from another one of the plurality of thin film transistors. 【請求項３】 基板の絶縁表面上に、複数の薄膜トラン
ジスタを有し、 前記薄膜トランジスタは、 チャネル形成領域、前記チャネル形成領域に隣接した一
対のオフセット領域、前記一対のオフセット領域の外側
の一対のＬＤＤ領域、及び前記一対のＬＤＤ領域の外側
のソース領域又はドレイン領域とを含む半導体層と、 前記チャネル形成領域とゲイト絶縁膜を介して接するゲ
イト電極と前記ゲイト電極の上面及び側面に設けられた
陽極酸化膜とを有し、 前記複数の薄膜トランジスタの一つは、前記複数の薄膜
トランジスタの他の一つと前記ＬＤＤ領域のチャネル長
方向の幅が異なることを特徴とする半導体装置。3. A thin film transistor having a plurality of thin film transistors on an insulating surface of a substrate, wherein the thin film transistors include a channel forming region, a pair of offset regions adjacent to the channel forming region, and a pair of LDDs outside the pair of offset regions. A semiconductor layer including a region and a source region or a drain region outside the pair of LDD regions; a gate electrode in contact with the channel formation region via a gate insulating film; and an anode provided on the upper surface and side surfaces of the gate electrode. A semiconductor device, comprising: an oxide film, wherein one of the plurality of thin film transistors has a different width in a channel length direction of the LDD region from another of the plurality of thin film transistors. 【請求項４】 絶縁表面上に、複数の薄膜トランジスタ
を有し、 前記薄膜トランジスタは、 チャネル形成領域、前記チャネル形成領域に隣接した一
対のオフセット領域、前記一対のオフセット領域の外側
の一対のＬＤＤ領域、及び前記一対のＬＤＤ領域の外側
のソース領域又はドレイン領域とを含む半導体層と、 前記チャネル形成領域とゲイト絶縁膜を介して接するゲ
イト電極と前記ゲイト電極の上面及び側面に設けられた
陽極酸化膜とを有し、 前記複数の薄膜トランジスタの一つは、前記複数の薄膜
トランジスタの他の一つと前記ＬＤＤ領域のチャネル長
方向の幅と前記陽極酸化膜の厚さとが異なることを特徴
とする半導体装置。4. A thin film transistor having a plurality of thin film transistors on an insulating surface, the thin film transistor comprising: a channel forming region; a pair of offset regions adjacent to the channel forming region; a pair of LDD regions outside the pair of offset regions; A semiconductor layer including a source region or a drain region outside the pair of LDD regions; a gate electrode in contact with the channel formation region via a gate insulating film; and an anodic oxide film provided on the upper surface and side surfaces of the gate electrode. A semiconductor device, wherein one of the plurality of thin film transistors is different from the other one of the plurality of thin film transistors in a width of the LDD region in a channel length direction and a thickness of the anodic oxide film.