JP2000031461A - 半導体デバイスおよび半導体組立装置 - Google Patents
半導体デバイスおよび半導体組立装置Info
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Abstract
(57)【要約】
【課題】 半導体デバイスの製造工程全体のコストを下
げ、かつ製造時間を短縮する。 【解決手段】 線状半導体５０の外周面に回路と突起電
極５２とを形成し、一定の長さに切断する。複数の線状
半導体５０を、配列部材２３２を介在させて正方格子状
に配列する。配列された線状半導体５０同士の間隙に高
温不活性ガスを流し、互いに対向する突起電極５２を溶
着させ、同時に配列部材２３２を液化させる。突起電極
５２同士の接続により格子状に配列した状態で固定され
た複数本の線状半導体５０を用いて半導体デバイスを製
造する。
げ、かつ製造時間を短縮する。 【解決手段】 線状半導体５０の外周面に回路と突起電
極５２とを形成し、一定の長さに切断する。複数の線状
半導体５０を、配列部材２３２を介在させて正方格子状
に配列する。配列された線状半導体５０同士の間隙に高
温不活性ガスを流し、互いに対向する突起電極５２を溶
着させ、同時に配列部材２３２を液化させる。突起電極
５２同士の接続により格子状に配列した状態で固定され
た複数本の線状半導体５０を用いて半導体デバイスを製
造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイス、お
よび半導体デバイスを組立てる半導体組立装置に関す
る。
よび半導体デバイスを組立てる半導体組立装置に関す
る。
【０００２】
【従来の技術】従来、半導体素材としてウェハと呼ばれ
る平板状のシリコン基板が用いられ、半導体デバイスを
構成する半導体チップはウェハの一方の面に回路を形成
することにより得られる。半導体チップの単価を下げる
ために、半導体素材を製造する工程では、結晶成長法に
より円柱状の大口径シリコン単結晶が製造された後、こ
の大口径シリコン単結晶が所定のサイズに切断される。
これにより多数のウェハが一度に得られる。
る平板状のシリコン基板が用いられ、半導体デバイスを
構成する半導体チップはウェハの一方の面に回路を形成
することにより得られる。半導体チップの単価を下げる
ために、半導体素材を製造する工程では、結晶成長法に
より円柱状の大口径シリコン単結晶が製造された後、こ
の大口径シリコン単結晶が所定のサイズに切断される。
これにより多数のウェハが一度に得られる。
【０００３】
【発明が解決しようとする課題】しかし大口径シリコン
単結晶を使用するために製造装置が大型化し、結果とし
て半導体デバイスの製造工程全体のコストを押し上げる
原因となっている。またウェハを用いて半導体デバイス
を得る手法において、通常ウェハは各工程において静止
状態で処理され、各工程間においてベルトコンベア等の
搬送装置により移動させられており、工程流れは不連続
である。半導体デバイスを得るまでの工程数は多く、処
理と搬送とが工程数分だけ繰り返し行われるため、半導
体デバイスの完成までに数ヶ月の時間を要し、製造時間
の短縮化が課題となっている。
単結晶を使用するために製造装置が大型化し、結果とし
て半導体デバイスの製造工程全体のコストを押し上げる
原因となっている。またウェハを用いて半導体デバイス
を得る手法において、通常ウェハは各工程において静止
状態で処理され、各工程間においてベルトコンベア等の
搬送装置により移動させられており、工程流れは不連続
である。半導体デバイスを得るまでの工程数は多く、処
理と搬送とが工程数分だけ繰り返し行われるため、半導
体デバイスの完成までに数ヶ月の時間を要し、製造時間
の短縮化が課題となっている。
【０００４】本発明は、この様な点に鑑みてなされたも
のであり、半導体素材の形状を線状にすることにより製
造装置の小型化および各工程の連続化を可能にし、これ
により半導体デバイスの製造工程全体のコストを下げ、
かつ製造時間を短縮することを目的としている。
のであり、半導体素材の形状を線状にすることにより製
造装置の小型化および各工程の連続化を可能にし、これ
により半導体デバイスの製造工程全体のコストを下げ、
かつ製造時間を短縮することを目的としている。
【０００５】
【課題を解決するための手段】本発明による半導体デバ
イスは、所定長さの線状に形成され少なくとも１つの回
路素子を外周面に備えた複数の線状半導体が、長手方向
に沿って互いに平行に配列されることを特徴としてい
る。
イスは、所定長さの線状に形成され少なくとも１つの回
路素子を外周面に備えた複数の線状半導体が、長手方向
に沿って互いに平行に配列されることを特徴としてい
る。
【０００６】半導体デバイスにおいて、複数の線状半導
体は、線状半導体の長手方向に垂直な平面において、正
方格子状に配列されてもよいし、６０度の斜方格子状に
配列されてもよい。
体は、線状半導体の長手方向に垂直な平面において、正
方格子状に配列されてもよいし、６０度の斜方格子状に
配列されてもよい。
【０００７】半導体デバイスにおいて、好ましくは複数
の線状半導体が互いに電気的に接続され、例えば複数の
線状半導体の外周面にそれぞれ形成された突起電極が接
合されることにより、複数の線状半導体が互いに固定さ
れると共に電気的に接続される。
の線状半導体が互いに電気的に接続され、例えば複数の
線状半導体の外周面にそれぞれ形成された突起電極が接
合されることにより、複数の線状半導体が互いに固定さ
れると共に電気的に接続される。
【０００８】また本発明による半導体組立装置は、所定
長さの線状に形成され少なくとも１つの回路素子を外周
面に備えた複数の線状半導体を用いて半導体デバイスを
組立てる半導体組立装置であって、複数の線状半導体を
長手方向に沿って互いに平行に配列する配列手段と、配
列手段によって配列された複数の線状半導体を互いに電
気的に接続する接続手段とを備えることを特徴としてい
る。
長さの線状に形成され少なくとも１つの回路素子を外周
面に備えた複数の線状半導体を用いて半導体デバイスを
組立てる半導体組立装置であって、複数の線状半導体を
長手方向に沿って互いに平行に配列する配列手段と、配
列手段によって配列された複数の線状半導体を互いに電
気的に接続する接続手段とを備えることを特徴としてい
る。
【０００９】半導体組立装置において、配列手段が複数
の線状半導体を線状半導体の長手方向に垂直な平面にお
いて、正方格子状に配列させてもよいし、６０度の斜方
格子状に配列させてもよい。
の線状半導体を線状半導体の長手方向に垂直な平面にお
いて、正方格子状に配列させてもよいし、６０度の斜方
格子状に配列させてもよい。
【００１０】半導体組立装置において、好ましくは、配
列手段が、複数の線状半導体を位置決めする配列部材を
備える。さらに好ましくは、接続手段が加熱によって線
状半導体を電気的に接続し、配列部材が加熱時に液化す
る。また好ましくは、配列部材がひし形断面を有する複
数の柱状部材と、隣り合う柱状部材の間を連結する連結
板部材とを備える。この場合、配列手段による複数の線
状半導体の配列時において、柱状部材の側面が線状半導
体の外周面に接する。
列手段が、複数の線状半導体を位置決めする配列部材を
備える。さらに好ましくは、接続手段が加熱によって線
状半導体を電気的に接続し、配列部材が加熱時に液化す
る。また好ましくは、配列部材がひし形断面を有する複
数の柱状部材と、隣り合う柱状部材の間を連結する連結
板部材とを備える。この場合、配列手段による複数の線
状半導体の配列時において、柱状部材の側面が線状半導
体の外周面に接する。
【００１１】半導体組立装置において、連結板部材に線
状半導体の外周面に形成された突起電極が係合するため
の穴が形成されるてもよい。
状半導体の外周面に形成された突起電極が係合するため
の穴が形成されるてもよい。
【００１２】
【発明の実施の形態】以下、本発明による半導体デバイ
スおよび半導体組立装置の実施形態について添付図面を
参照して説明する。
スおよび半導体組立装置の実施形態について添付図面を
参照して説明する。
【００１３】図１は第１実施形態の半導体組立装置を用
いて得られた半導体デバイスの一例を示す図である。メ
モリである半導体デバイス４０は、線状半導体５０を複
数本組み合わせることにより得られ、各線状半導体５０
の外周面には回路が形成される。この回路は種々の薄膜
層からなる多層構造を有し、多数の回路素子を備えたｐ
半導体層またはｎ半導体層と、これらの回路素子間の絶
縁を行う絶縁層と、各回路素子の配線となる導体層とが
複合されて構成される。
いて得られた半導体デバイスの一例を示す図である。メ
モリである半導体デバイス４０は、線状半導体５０を複
数本組み合わせることにより得られ、各線状半導体５０
の外周面には回路が形成される。この回路は種々の薄膜
層からなる多層構造を有し、多数の回路素子を備えたｐ
半導体層またはｎ半導体層と、これらの回路素子間の絶
縁を行う絶縁層と、各回路素子の配線となる導体層とが
複合されて構成される。
【００１４】線状半導体５０は直方体のケーシング４２
内に設けられている。ケーシング４２の一面から延びる
外部端子４４は、所定の線状半導体５０に電気的に接線
されている。各線状半導体５０は直径が２６０μｍ、軸
長さが１０５ｍｍの線状半導体素材から製造される。各
線状半導体５０は軸方向に沿って互いに平行に配列さ
れ、軸に垂直な平面内において縦方向に２５０本、横方
向に２５０本の格子状に配列されている。
内に設けられている。ケーシング４２の一面から延びる
外部端子４４は、所定の線状半導体５０に電気的に接線
されている。各線状半導体５０は直径が２６０μｍ、軸
長さが１０５ｍｍの線状半導体素材から製造される。各
線状半導体５０は軸方向に沿って互いに平行に配列さ
れ、軸に垂直な平面内において縦方向に２５０本、横方
向に２５０本の格子状に配列されている。
【００１５】線状半導体５０の外周面には、回路素子で
ある記憶素子が０．１μｍの解像度で周方向に１０２４
個（ビット）、軸方向に１３１０７２個配列され、これ
により線状半導体５０は１本当たり１６メガバイトの記
憶容量を有する。従って半導体デバイス４０の全メモリ
容量は１テラバイトである。対向する２本の線状半導体
５０には複数の突起電極５２が形成され、これらの突起
電極５２により互いに連結される。線状半導体５０は外
部端子４４に接続される。
ある記憶素子が０．１μｍの解像度で周方向に１０２４
個（ビット）、軸方向に１３１０７２個配列され、これ
により線状半導体５０は１本当たり１６メガバイトの記
憶容量を有する。従って半導体デバイス４０の全メモリ
容量は１テラバイトである。対向する２本の線状半導体
５０には複数の突起電極５２が形成され、これらの突起
電極５２により互いに連結される。線状半導体５０は外
部端子４４に接続される。
【００１６】図２は半導体デバイス４０を得るまでの工
程を簡略化して示すブロック図である。まず半導体素材
製造装置１０において線状の半導体素材が製造される。
線状半導体素材は搬送装置３００により半導体回路形成
装置１００へ搬送される。半導体回路形成装置１００に
おいて線状半導体素材の外周面に回路が形成され、これ
により線状半導体５０が得られる。線状半導体５０は搬
送装置３００によって半導体組立装置２００に搬送され
る。半導体組立装置２００において、複数本の線状半導
体５０を用いて図１に示す半導体デバイス４０が組み立
てられる。
程を簡略化して示すブロック図である。まず半導体素材
製造装置１０において線状の半導体素材が製造される。
線状半導体素材は搬送装置３００により半導体回路形成
装置１００へ搬送される。半導体回路形成装置１００に
おいて線状半導体素材の外周面に回路が形成され、これ
により線状半導体５０が得られる。線状半導体５０は搬
送装置３００によって半導体組立装置２００に搬送され
る。半導体組立装置２００において、複数本の線状半導
体５０を用いて図１に示す半導体デバイス４０が組み立
てられる。
【００１７】図３には半導体素材製造装置１０が示され
る。粉末状の多結晶シリコン１１は供給装置１２から２
重るつぼ１４に供給される。２重るつぼ１４は高純度の
黒鉛または石英により形成される。２重るつぼ１４は同
心状に形成された外周壁１６と内周壁１８とを有し、外
周壁１６と内周壁１８とは底部において連結される。即
ち２重るつぼ１４は内周壁１８の内側の中心炉１５と、
外周壁１６と内周壁１８とに囲まれる環状炉１７とを備
える。内周壁１８には溶融したシリコンが環状炉１７と
中心炉１５とを出入りできる透過穴１８ａが形成されて
いる。
る。粉末状の多結晶シリコン１１は供給装置１２から２
重るつぼ１４に供給される。２重るつぼ１４は高純度の
黒鉛または石英により形成される。２重るつぼ１４は同
心状に形成された外周壁１６と内周壁１８とを有し、外
周壁１６と内周壁１８とは底部において連結される。即
ち２重るつぼ１４は内周壁１８の内側の中心炉１５と、
外周壁１６と内周壁１８とに囲まれる環状炉１７とを備
える。内周壁１８には溶融したシリコンが環状炉１７と
中心炉１５とを出入りできる透過穴１８ａが形成されて
いる。
【００１８】多結晶シリコン１１は環状炉１７において
溶融されて液状化し、透過穴１８ａを通って中心炉１５
へ流入する。中心炉１５の底面は下方に向かって先鋭化
し、下方先端には直径約１ｍｍの取出口２０が形成され
る。中心炉１５へ供給された液状のシリコンは、取出口
２０から鉛直下方へ、自重および図示しないローラ等に
よる引張力により流出する。なお取出口２０の直径は目
的に応じて任意に設定される。
溶融されて液状化し、透過穴１８ａを通って中心炉１５
へ流入する。中心炉１５の底面は下方に向かって先鋭化
し、下方先端には直径約１ｍｍの取出口２０が形成され
る。中心炉１５へ供給された液状のシリコンは、取出口
２０から鉛直下方へ、自重および図示しないローラ等に
よる引張力により流出する。なお取出口２０の直径は目
的に応じて任意に設定される。
【００１９】２重るつぼ１４は耐熱の支持部材２２によ
って支持される。この支持部材２２の外周にはコイル２
４が設けられ、このコイル２４のさらに外側には電磁石
２６が設けられる。このコイル２４により、２重るつぼ
１４内のシリコンは例えば約１５００℃の温度に高周波
加熱される。電磁石２６により、シリコン溶融液の対流
が制御される。
って支持される。この支持部材２２の外周にはコイル２
４が設けられ、このコイル２４のさらに外側には電磁石
２６が設けられる。このコイル２４により、２重るつぼ
１４内のシリコンは例えば約１５００℃の温度に高周波
加熱される。電磁石２６により、シリコン溶融液の対流
が制御される。
【００２０】２重るつぼ１４の下方において、シリコン
の流出経路の周囲にはヒータ２８ａ、２８ｂ、２８ｃが
設けられる。これらヒータ２８ａ、２８ｂ、２８ｃは上
から下に向かって徐々に加熱温度が低くなるような温度
勾配を有する。これによりシリコンは徐々に冷却されて
固体化し、線状半導体素材３０が得られる。
の流出経路の周囲にはヒータ２８ａ、２８ｂ、２８ｃが
設けられる。これらヒータ２８ａ、２８ｂ、２８ｃは上
から下に向かって徐々に加熱温度が低くなるような温度
勾配を有する。これによりシリコンは徐々に冷却されて
固体化し、線状半導体素材３０が得られる。
【００２１】ヒータ２８ａ、２８ｂ、２８ｃの温度勾配
は、取出口２０の直径に応じて任意に調整される。電磁
石２６およびヒータ２８ａ、２８ｂ、２８ｃの加熱温度
は図示しない制御装置により制御される。２重るつぼ１
４の周辺およびヒータ２８ａ、２８ｂ、２８ｃは断熱材
３２により密閉される。線状半導体素材３０は断熱材３
２の下面開口３２ａから鉛直下方に降下し、図示しない
ドラムに巻取られる。このとき線状半導体素材３０の直
径は例えば２６０μｍである。
は、取出口２０の直径に応じて任意に調整される。電磁
石２６およびヒータ２８ａ、２８ｂ、２８ｃの加熱温度
は図示しない制御装置により制御される。２重るつぼ１
４の周辺およびヒータ２８ａ、２８ｂ、２８ｃは断熱材
３２により密閉される。線状半導体素材３０は断熱材３
２の下面開口３２ａから鉛直下方に降下し、図示しない
ドラムに巻取られる。このとき線状半導体素材３０の直
径は例えば２６０μｍである。
【００２２】シリコンは取出口２０から流出する際に、
表面張力によりその断面が真円形となる。また取出口２
０の直径とヒータ２８ａ、２８ｂ、２８ｃによる冷却と
が制御されることにより、シリコンの直径が制御され、
シリコンは単結晶化する。冷却時にシリコンは表面から
冷却されて固体化し、このとき凝固圧力により結晶欠陥
は表面上に析出する。この結晶欠陥は図示しない除去装
置において、例えば酸によって除去される。
表面張力によりその断面が真円形となる。また取出口２
０の直径とヒータ２８ａ、２８ｂ、２８ｃによる冷却と
が制御されることにより、シリコンの直径が制御され、
シリコンは単結晶化する。冷却時にシリコンは表面から
冷却されて固体化し、このとき凝固圧力により結晶欠陥
は表面上に析出する。この結晶欠陥は図示しない除去装
置において、例えば酸によって除去される。
【００２３】なお図示しないが、２重るつぼ１４によっ
て製造された線状半導体素材３０の単結晶化をより完全
にするために、さらに加圧加熱工程を加えてもよい。開
口３２ａから下方に延びた線状半導体素材３０は、２対
のローラにより軸方向に引張られた状態で、ヒータによ
りシリコンを再結晶させる温度で熱処理が施される。こ
の工程により、ヒータ２８ａ、２８ｂ、２８ｃによって
単結晶化しなかったシリコンが単結晶化する。
て製造された線状半導体素材３０の単結晶化をより完全
にするために、さらに加圧加熱工程を加えてもよい。開
口３２ａから下方に延びた線状半導体素材３０は、２対
のローラにより軸方向に引張られた状態で、ヒータによ
りシリコンを再結晶させる温度で熱処理が施される。こ
の工程により、ヒータ２８ａ、２８ｂ、２８ｃによって
単結晶化しなかったシリコンが単結晶化する。
【００２４】半導体素材３０は巻取ドラムに巻かれた状
態で、搬送装置３００により半導体回路形成装置１００
へ供給される（図２参照）。
態で、搬送装置３００により半導体回路形成装置１００
へ供給される（図２参照）。
【００２５】図４は半導体回路形成装置１００を模式的
に示す図である。半導体回路形成装置１００は供給ドラ
ム１０２と巻取ドラム１０４とを備える。直径２６０μ
ｍの線状半導体素材３０には予め外周面に酸化膜層とそ
の外側に窒化膜層とが形成され、供給ドラム１０２に巻
かれている。線状半導体素材３０は供給ドラム１０２か
ら供給され、半導体回路形成装置１００によって外周面
に回路が形成された後、線状半導体５０として巻取ドラ
ム１０４により巻取られる。
に示す図である。半導体回路形成装置１００は供給ドラ
ム１０２と巻取ドラム１０４とを備える。直径２６０μ
ｍの線状半導体素材３０には予め外周面に酸化膜層とそ
の外側に窒化膜層とが形成され、供給ドラム１０２に巻
かれている。線状半導体素材３０は供給ドラム１０２か
ら供給され、半導体回路形成装置１００によって外周面
に回路が形成された後、線状半導体５０として巻取ドラ
ム１０４により巻取られる。
【００２６】供給ドラム１０２は第１の駆動装置１０３
によって駆動され、巻取ドラム１０４は第２の駆動装置
１０５によって駆動される。第１および第２の駆動装置
１０３、１０５は制御装置１０７により制御され、これ
により供給ドラム１０２の供給速度および巻取ドラム１
０４の巻取速度が制御される。
によって駆動され、巻取ドラム１０４は第２の駆動装置
１０５によって駆動される。第１および第２の駆動装置
１０３、１０５は制御装置１０７により制御され、これ
により供給ドラム１０２の供給速度および巻取ドラム１
０４の巻取速度が制御される。
【００２７】半導体回路形成装置１００において、回路
はｋ種類（ｋは自然数）の回路パターンに応じてそれぞ
れ形成された薄膜層を重ねることにより形成される。線
状半導体素材３０の移動経路上にはｋ個の回路パターン
形成装置が設けられる。ｋ個の回路パターン形成装置は
それぞれ制御装置１０７によって制御される。各回路パ
ターン形成装置ではレジスト膜形成処理、描画処理、エ
ッチング処理、および堆積成長処理等の後処理が行われ
ることにより、１種類の回路パターンに対応した１層分
の薄膜層がそれぞれ形成される。
はｋ種類（ｋは自然数）の回路パターンに応じてそれぞ
れ形成された薄膜層を重ねることにより形成される。線
状半導体素材３０の移動経路上にはｋ個の回路パターン
形成装置が設けられる。ｋ個の回路パターン形成装置は
それぞれ制御装置１０７によって制御される。各回路パ
ターン形成装置ではレジスト膜形成処理、描画処理、エ
ッチング処理、および堆積成長処理等の後処理が行われ
ることにより、１種類の回路パターンに対応した１層分
の薄膜層がそれぞれ形成される。
【００２８】なお、図４には第１の回路パターン形成装
置１１０、第２の回路パターン形成装置１２０、および
第３の回路パターン形成装置１３０のみが示される。第
１の回路パターン形成装置１１０においてゲート酸化膜
が形成され、第２の回路パターン形成装置１２０以降に
おいてｐ半導体層またはｎ半導体層のソースドレイン
や、絶縁層、あるいは導体層等が形成される。
置１１０、第２の回路パターン形成装置１２０、および
第３の回路パターン形成装置１３０のみが示される。第
１の回路パターン形成装置１１０においてゲート酸化膜
が形成され、第２の回路パターン形成装置１２０以降に
おいてｐ半導体層またはｎ半導体層のソースドレイン
や、絶縁層、あるいは導体層等が形成される。
【００２９】第１の回路パターン形成装置１１０につい
て説明する。第１の回路パターン形成装置１１０は、供
給ドラム１０２側から順に、レジスト膜形成部１１２、
描画部１１４、エッチング部１１６、および後処理部１
１８を備える。
て説明する。第１の回路パターン形成装置１１０は、供
給ドラム１０２側から順に、レジスト膜形成部１１２、
描画部１１４、エッチング部１１６、および後処理部１
１８を備える。
【００３０】第２の回路パターン形成装置１２０および
第３の回路パターン形成装置１３０は、第１の回路パタ
ーン形成装置１１０と基本的に同様の構成を有し、対応
する構成要素の符号にはそれぞれ１０、２０が加算され
て示される。
第３の回路パターン形成装置１３０は、第１の回路パタ
ーン形成装置１１０と基本的に同様の構成を有し、対応
する構成要素の符号にはそれぞれ１０、２０が加算され
て示される。
【００３１】線状半導体素材３０は、第１の回路パター
ン形成装置１１０による処理以前には、線状半導体素材
３０の外周面に設けられた酸化膜層と、この酸化膜層の
外周面に設けられた窒化膜層とを備える。
ン形成装置１１０による処理以前には、線状半導体素材
３０の外周面に設けられた酸化膜層と、この酸化膜層の
外周面に設けられた窒化膜層とを備える。
【００３２】レジスト膜形成部１１２では、線状半導体
素材３０に液状のフォトレジストが塗布され、乾燥焼き
付けが行われる。これにより窒化膜層の外周面に後述す
るエッチングの保護膜となるレジスト膜が形成される。
レジストの塗布、および乾燥焼き付けには従来公知の手
法が用いられ、ここでは説明を省略する。
素材３０に液状のフォトレジストが塗布され、乾燥焼き
付けが行われる。これにより窒化膜層の外周面に後述す
るエッチングの保護膜となるレジスト膜が形成される。
レジストの塗布、および乾燥焼き付けには従来公知の手
法が用いられ、ここでは説明を省略する。
【００３３】描画部１１４では、レジスト膜を備えた線
状半導体素材３０は、第１の回路パターンに基づいて電
子ビーム等により露光され、その後現像される。これに
よりレジスト膜のエッチングしない部分が残される。
状半導体素材３０は、第１の回路パターンに基づいて電
子ビーム等により露光され、その後現像される。これに
よりレジスト膜のエッチングしない部分が残される。
【００３４】エッチング部１１６では、第１の回路パタ
ーンが描画された線状半導体素材３０に向かって酸等の
エッチング液が噴射され、窒化膜層の露出した部分が除
去される。これにより第１の回路パターンに応じた薄膜
層である窒化膜層が生成される。その後イオン打ち込み
等によりチャネルストッパが形成された後、レジスト膜
が除去される。エッチング、チャネルストッパ形成およ
びレジスト膜除去には従来公知の手法が用いられ、ここ
では説明を省略する。
ーンが描画された線状半導体素材３０に向かって酸等の
エッチング液が噴射され、窒化膜層の露出した部分が除
去される。これにより第１の回路パターンに応じた薄膜
層である窒化膜層が生成される。その後イオン打ち込み
等によりチャネルストッパが形成された後、レジスト膜
が除去される。エッチング、チャネルストッパ形成およ
びレジスト膜除去には従来公知の手法が用いられ、ここ
では説明を省略する。
【００３５】後処理部１１８では、フィールド酸化処
理、窒化膜エッチング処理、酸化膜エッチング処理、ゲ
ート酸化処理、およびポリシリコン堆積処理等が行われ
る。これらの処理は従来公知であり、ここでは説明を省
略する。
理、窒化膜エッチング処理、酸化膜エッチング処理、ゲ
ート酸化処理、およびポリシリコン堆積処理等が行われ
る。これらの処理は従来公知であり、ここでは説明を省
略する。
【００３６】以上の処理により第１の回路パターンに応
じた薄膜層が形成された線状半導体素材３０は、第２の
回路パターン形成装置１２０に供給され、第１の回路パ
ターンに対応した薄膜層の外側にさらに第２の回路パタ
ーンに対応した薄膜層が形成される。回路パターン形成
処理がｋ回繰り返されることにより、線状半導体素材３
０には各回路パターンに応じた薄膜層が生成される。多
数の薄膜層、即ち回路を備えた線状半導体素材３０は、
線状半導体５０として巻取ドラム１０４に巻取られる。
じた薄膜層が形成された線状半導体素材３０は、第２の
回路パターン形成装置１２０に供給され、第１の回路パ
ターンに対応した薄膜層の外側にさらに第２の回路パタ
ーンに対応した薄膜層が形成される。回路パターン形成
処理がｋ回繰り返されることにより、線状半導体素材３
０には各回路パターンに応じた薄膜層が生成される。多
数の薄膜層、即ち回路を備えた線状半導体素材３０は、
線状半導体５０として巻取ドラム１０４に巻取られる。
【００３７】なお、各パターン形成装置の後処理部で
は、それぞれの段階に応じて種々の処理が線状半導体素
材３０に施される。例えば第２のパターン形成装置１２
０の後処理部１２８ではソースドレイン形成処理、絶縁
層となるリンガラス（以下ＰＳＧと記載する）堆積処理
等が行われ、第３のパターン形成処理１３０の後処理部
１３８では導体層となるアルミニウム蒸着処理が行われ
る。
は、それぞれの段階に応じて種々の処理が線状半導体素
材３０に施される。例えば第２のパターン形成装置１２
０の後処理部１２８ではソースドレイン形成処理、絶縁
層となるリンガラス（以下ＰＳＧと記載する）堆積処理
等が行われ、第３のパターン形成処理１３０の後処理部
１３８では導体層となるアルミニウム蒸着処理が行われ
る。
【００３８】また、各パターン形成装置のエッチング部
では、前段階の後処理部において形成された最外層の薄
膜層にエッチングが施される。例えば第１のパターン形
成装置１１０の後処理部１１８において、線状半導体素
材３０の最外層には次層となるべきポリシリコン層が形
成される。このポリシリコン層には第２のパターン形成
装置１２０のエッチング部１２６において第２の回路パ
ターンに基づいてエッチングが施される。
では、前段階の後処理部において形成された最外層の薄
膜層にエッチングが施される。例えば第１のパターン形
成装置１１０の後処理部１１８において、線状半導体素
材３０の最外層には次層となるべきポリシリコン層が形
成される。このポリシリコン層には第２のパターン形成
装置１２０のエッチング部１２６において第２の回路パ
ターンに基づいてエッチングが施される。
【００３９】同様に、後処理部１２８において線状半導
体素材３０の最外層に形成されたＰＳＧ層には、エッチ
ング部１３６において第３の回路パターンに基づいてエ
ッチングが施され、後処理部１３８において線状半導体
素材３０の最外層に形成されたアルミニウム層には、図
示しない第４のパターン形成装置のエッチング部におい
て第４の回路パターンに基づいてエッチングが施され
る。
体素材３０の最外層に形成されたＰＳＧ層には、エッチ
ング部１３６において第３の回路パターンに基づいてエ
ッチングが施され、後処理部１３８において線状半導体
素材３０の最外層に形成されたアルミニウム層には、図
示しない第４のパターン形成装置のエッチング部におい
て第４の回路パターンに基づいてエッチングが施され
る。
【００４０】巻取ドラム１０４に巻取られた線状半導体
５０は、搬送装置３００によって半導体組立装置２００
へ供給される（図２参照）。
５０は、搬送装置３００によって半導体組立装置２００
へ供給される（図２参照）。
【００４１】図５は第１実施形態である半導体組立装置
２００の構成を示すブロック図である。半導体組立装置
２００は、接続端子形成装置２１０、切断装置２２０、
接続装置２３０、および組立装置２４０を備える。
２００の構成を示すブロック図である。半導体組立装置
２００は、接続端子形成装置２１０、切断装置２２０、
接続装置２３０、および組立装置２４０を備える。
【００４２】接続端子形成装置２１０において、線状半
導体５０の外周面に突起電極５２が形成される。線状半
導体５０において、突起電極５２となる部分は金属が露
出させられ、他の部分の外周面は酸化物で覆われる。そ
して露出した金属部分には金属薄膜が堆積させられ、さ
らにハンダメッキが施されることにより、突起電極５２
が形成される。なお、金属バンプを加圧加熱により線状
半導体５０の外周面に転写してもよい。
導体５０の外周面に突起電極５２が形成される。線状半
導体５０において、突起電極５２となる部分は金属が露
出させられ、他の部分の外周面は酸化物で覆われる。そ
して露出した金属部分には金属薄膜が堆積させられ、さ
らにハンダメッキが施されることにより、突起電極５２
が形成される。なお、金属バンプを加圧加熱により線状
半導体５０の外周面に転写してもよい。
【００４３】切断装置２２０において、線状半導体５０
は所望の長さ、例えば１０５ｍｍに切断される。
は所望の長さ、例えば１０５ｍｍに切断される。
【００４４】接続装置２３０において、６２５００本の
切断された線状半導体５０が互いに長手方向に平行に積
み重ねられる。長手方向に垂直な断面において、線状半
導体５０は縦２５０本、横２５０本の正方格子状に配列
される。即ち、図６に示すように、軸心５０ａに垂直な
断面において互いに直交する２群の平行線Ｍ、Ｎの格子
点上に、各軸心５０ａが配置される。隣り合う軸心５０
ａの距離は線状半導体５０の直径に突起電極５２の厚み
を加えた値と略一致する。
切断された線状半導体５０が互いに長手方向に平行に積
み重ねられる。長手方向に垂直な断面において、線状半
導体５０は縦２５０本、横２５０本の正方格子状に配列
される。即ち、図６に示すように、軸心５０ａに垂直な
断面において互いに直交する２群の平行線Ｍ、Ｎの格子
点上に、各軸心５０ａが配置される。隣り合う軸心５０
ａの距離は線状半導体５０の直径に突起電極５２の厚み
を加えた値と略一致する。
【００４５】隣り合う線状半導体５０の突起電極５２は
互いに密着させられる。このとき図６に示すように隣り
合う線状半導体５０は、後述する配列部材２３２により
精密に位置決めされる。この状態で３００℃の高温不活
性ガスに所定の圧力を加えて線状半導体５０間に流すこ
とにより、突起電極５２が溶融し、互いに接続される。
これにより各線状半導体５０は、互いに固定されると共
に電気的に接続される。
互いに密着させられる。このとき図６に示すように隣り
合う線状半導体５０は、後述する配列部材２３２により
精密に位置決めされる。この状態で３００℃の高温不活
性ガスに所定の圧力を加えて線状半導体５０間に流すこ
とにより、突起電極５２が溶融し、互いに接続される。
これにより各線状半導体５０は、互いに固定されると共
に電気的に接続される。
【００４６】組立装置２４０において、ケーシング４２
内に６２５００本の線状半導体５０が収められ、所定の
線状半導体５０は外部端子４４に電気的に接続される。
以上の処理により、図１に示す半導体デバイス４０が得
られる。
内に６２５００本の線状半導体５０が収められ、所定の
線状半導体５０は外部端子４４に電気的に接続される。
以上の処理により、図１に示す半導体デバイス４０が得
られる。
【００４７】なお接続端子形成装置２１０を、半導体回
路形成装置１００において巻取ドラム１０４の直前に設
けてもよい。また接続端子形成装置２１０における工程
と切断装置２２０における工程との順番を必要に応じて
入れ替えてもよい。
路形成装置１００において巻取ドラム１０４の直前に設
けてもよい。また接続端子形成装置２１０における工程
と切断装置２２０における工程との順番を必要に応じて
入れ替えてもよい。
【００４８】図７は配列部材２３２の斜視図である。配
列部材２３２は突起電極５２の溶融接着温度以下で液化
し、残渣が線状半導体５０に悪影響を及ぼさない部材、
例えばアクリル樹脂やポリエチレン等から形成される。
この配列部材２３２は接続端子５２の接着時に用いられ
る高温不活性ガスにより液化され、同時に高温不活性ガ
スの圧力により線状半導体５０から流出除去される。
列部材２３２は突起電極５２の溶融接着温度以下で液化
し、残渣が線状半導体５０に悪影響を及ぼさない部材、
例えばアクリル樹脂やポリエチレン等から形成される。
この配列部材２３２は接続端子５２の接着時に用いられ
る高温不活性ガスにより液化され、同時に高温不活性ガ
スの圧力により線状半導体５０から流出除去される。
【００４９】なお残渣をさらに少なくする場合には、常
温において溶剤を線状半導体５０間に流して除去すれば
よい。配列部材２３２がアクリル樹脂から形成されてい
る場合、塩素系炭化水素溶剤、例えばクロロホルム等が
残差除去用の溶剤として用いられる。また配列部材２３
２がポリエチレンから形成されている場合、テトラヒド
ロフラン等が残差除去用の溶剤として用いられる。
温において溶剤を線状半導体５０間に流して除去すれば
よい。配列部材２３２がアクリル樹脂から形成されてい
る場合、塩素系炭化水素溶剤、例えばクロロホルム等が
残差除去用の溶剤として用いられる。また配列部材２３
２がポリエチレンから形成されている場合、テトラヒド
ロフラン等が残差除去用の溶剤として用いられる。
【００５０】配列部材２３２はひし形断面を有する複数
の柱状部材２３４と、隣り合う２つの柱状部材２３４の
頂点部２３４ａを連結する連結板部材２３５とを備え
る。各柱状部材２３４は、ひし形断面における長い方の
対角線Ｌに平行な方向に沿って並列し、連結板部材２３
５により一体的に連結される。対角線Ｌの長さは、隣り
合う線状半導体５０の軸心間距離から突起電極５６の直
径を引いた値に略一致する。
の柱状部材２３４と、隣り合う２つの柱状部材２３４の
頂点部２３４ａを連結する連結板部材２３５とを備え
る。各柱状部材２３４は、ひし形断面における長い方の
対角線Ｌに平行な方向に沿って並列し、連結板部材２３
５により一体的に連結される。対角線Ｌの長さは、隣り
合う線状半導体５０の軸心間距離から突起電極５６の直
径を引いた値に略一致する。
【００５１】線状半導体５０は隣り合う柱状部材２３４
の側面２３４ｂの間に配され、側面２３４ｂに接するこ
とにより保持される。このとき線状半導体５０の突起電
極５２は、連結板部材２３５に形成された穴２３６に挿
入される。これにより、線状半導体５０の一列分が精密
に位置決めされる。さらに、一列分の配列部材２３２と
線状半導体５０とを交互に積み重ねることにより、線状
半導体５０が図６のように格子状に配列される。このと
き柱状部材２３４は４本の線状半導体５０に囲まれ、４
つの側面２３４ｂは４つの線状半導体５０の外周面に接
している。
の側面２３４ｂの間に配され、側面２３４ｂに接するこ
とにより保持される。このとき線状半導体５０の突起電
極５２は、連結板部材２３５に形成された穴２３６に挿
入される。これにより、線状半導体５０の一列分が精密
に位置決めされる。さらに、一列分の配列部材２３２と
線状半導体５０とを交互に積み重ねることにより、線状
半導体５０が図６のように格子状に配列される。このと
き柱状部材２３４は４本の線状半導体５０に囲まれ、４
つの側面２３４ｂは４つの線状半導体５０の外周面に接
している。
【００５２】第１実施形態のように縦２５０本、横２５
０本の線状半導体５０を配列させるためには、柱状部材
２３４が２５１本連結された配列部材２３２を２５０枚
用意し、線状半導体５０を２５０本横に並べた上に柱状
部材２３４を載置する作業を２５０回繰り返す。これに
より、６２５００本の線状半導体５０がブロック状に一
体化される。
０本の線状半導体５０を配列させるためには、柱状部材
２３４が２５１本連結された配列部材２３２を２５０枚
用意し、線状半導体５０を２５０本横に並べた上に柱状
部材２３４を載置する作業を２５０回繰り返す。これに
より、６２５００本の線状半導体５０がブロック状に一
体化される。
【００５３】なお、第１実施形態において６２５００本
の線状半導体５０を配列させた後に、一度に突起電極５
２の溶融接着を行っているが、一列毎、即ち２５０本の
配列毎に溶融接着工程を行ってもよい。
の線状半導体５０を配列させた後に、一度に突起電極５
２の溶融接着を行っているが、一列毎、即ち２５０本の
配列毎に溶融接着工程を行ってもよい。
【００５４】このように配列部材２３２を用いることに
より、多数本の線状半導体５０を精密に配列することが
できる。また、突起電極５２の接続を一度に行うことが
でき、接続工程に要する時間を短縮できる。
より、多数本の線状半導体５０を精密に配列することが
できる。また、突起電極５２の接続を一度に行うことが
でき、接続工程に要する時間を短縮できる。
【００５５】以上のように、第１実施形態の半導体デバ
イス４０は線状半導体５０を格子状に配列させることに
より構成される。従来の平板のウェハを用いる半導体デ
バイスでは、ウェハの一方の面だけに回路を施していた
が、本実施形態の線状半導体５０を用いると線状半導体
５０の外周面全体に回路を形成することができ、従来に
比べ回路形成の有効面積が大きくなる。従って、線状半
導体５０を用いると、従来と同等の能力を有する半導体
デバイス４０が小型化できる。
イス４０は線状半導体５０を格子状に配列させることに
より構成される。従来の平板のウェハを用いる半導体デ
バイスでは、ウェハの一方の面だけに回路を施していた
が、本実施形態の線状半導体５０を用いると線状半導体
５０の外周面全体に回路を形成することができ、従来に
比べ回路形成の有効面積が大きくなる。従って、線状半
導体５０を用いると、従来と同等の能力を有する半導体
デバイス４０が小型化できる。
【００５６】さらに半導体デバイス４０を小型化するこ
とにより半導体デバイス４０内において信号遅延時間が
短縮でき、高速動作が可能となる。また、線状半導体５
０の外周面全体にアルミニウム、金等の導体膜を形成で
きるので、各線状半導体５０において電気的ノイズを遮
断でき、３次元回路を構成できる。即ち、半導体デバイ
ス４０の高密度実装化が可能となり、例えば容量の小さ
いＤＲＡＭを得ることができる。
とにより半導体デバイス４０内において信号遅延時間が
短縮でき、高速動作が可能となる。また、線状半導体５
０の外周面全体にアルミニウム、金等の導体膜を形成で
きるので、各線状半導体５０において電気的ノイズを遮
断でき、３次元回路を構成できる。即ち、半導体デバイ
ス４０の高密度実装化が可能となり、例えば容量の小さ
いＤＲＡＭを得ることができる。
【００５７】従来、２００ｍｍ程度の大口径シリコンを
形成するために大型の装置が必要であったが、本実施形
態では線径約５ｍｍ以下の線状のシリコンを扱うため、
従来に比べて装置が著しく小型化でき、各種工程の高速
化が可能となる。また、半導体デバイスを製造する際
に、連続した線状半導体素材３０を用いると、従来間欠
的に行われていた各種工程を連続して行うことが出来、
製造工程全体のコストを下げ、かつ製造時間を短縮する
ことができる。
形成するために大型の装置が必要であったが、本実施形
態では線径約５ｍｍ以下の線状のシリコンを扱うため、
従来に比べて装置が著しく小型化でき、各種工程の高速
化が可能となる。また、半導体デバイスを製造する際
に、連続した線状半導体素材３０を用いると、従来間欠
的に行われていた各種工程を連続して行うことが出来、
製造工程全体のコストを下げ、かつ製造時間を短縮する
ことができる。
【００５８】さらに、従来液相エピタキシャル成長工程
において、ウェハを炉内に整列配置させた後シリコン溶
液を充填させていたが、本実施形態の場合、線状半導体
素材３０に移動経路上にシリコン溶液槽を設けてシリコ
ン溶液中に線状半導体素材３０を通せば良く、成長工程
がより容易になり工程に要する時間が短縮される。
において、ウェハを炉内に整列配置させた後シリコン溶
液を充填させていたが、本実施形態の場合、線状半導体
素材３０に移動経路上にシリコン溶液槽を設けてシリコ
ン溶液中に線状半導体素材３０を通せば良く、成長工程
がより容易になり工程に要する時間が短縮される。
【００５９】図８を参照して第２実施形態について説明
する。第２実施形態は線状半導体５０の配列が異なるこ
と以外は第１実施形態と同じ構成を有しており、配列以
外の説明を省略する。
する。第２実施形態は線状半導体５０の配列が異なるこ
と以外は第１実施形態と同じ構成を有しており、配列以
外の説明を省略する。
【００６０】第１実施形態において線状半導体５０は正
方格子状に配されていたが、図８において線状半導体５
０は６０度の斜方格子状に組み合わせられる。即ち、軸
心５０ａに垂直な断面において互いに６０度の角度で交
差する２群の平行線Ｐ、Ｑの格子点上に、各軸心５０ａ
が配置される。隣り合う軸心５０ａの距離は線状半導体
５０の直径に突起電極５２の厚みを加えた値と略一致す
る。これにより、第１実施形態の半導体デバイスに比
べ、隣り合う線状半導体５０の間の空間がより小さくな
り、さらに緊密に線状半導体５０を配列させることがで
きる。
方格子状に配されていたが、図８において線状半導体５
０は６０度の斜方格子状に組み合わせられる。即ち、軸
心５０ａに垂直な断面において互いに６０度の角度で交
差する２群の平行線Ｐ、Ｑの格子点上に、各軸心５０ａ
が配置される。隣り合う軸心５０ａの距離は線状半導体
５０の直径に突起電極５２の厚みを加えた値と略一致す
る。これにより、第１実施形態の半導体デバイスに比
べ、隣り合う線状半導体５０の間の空間がより小さくな
り、さらに緊密に線状半導体５０を配列させることがで
きる。
【００６１】第２実施形態においても第１実施形態と同
様、線状半導体を用いることにより製造装置の小型化お
よび各工程の連続化が可能となり、半導体デバイスの製
造工程全体のコストが下がり、かつ製造時間が短縮され
る。
様、線状半導体を用いることにより製造装置の小型化お
よび各工程の連続化が可能となり、半導体デバイスの製
造工程全体のコストが下がり、かつ製造時間が短縮され
る。
【００６２】
【発明の効果】本発明によると、半導体素材の形状を線
状にすることにより装置の小型化および各工程の連続化
を可能にし、これにより半導体デバイスの製造工程全体
のコストを下げ、かつ製造時間を短縮することができ
る。
状にすることにより装置の小型化および各工程の連続化
を可能にし、これにより半導体デバイスの製造工程全体
のコストを下げ、かつ製造時間を短縮することができ
る。
【図１】本発明の第１実施形態である半導体組立装置を
用いて得られた半導体デバイスを示す斜視図であり、一
部を破断して示す図である。
用いて得られた半導体デバイスを示す斜視図であり、一
部を破断して示す図である。
【図２】図１に示す半導体デバイスを製造する工程を示
すブロック図である。
すブロック図である。
【図３】図２に示す半導体素材製造装置の構成を簡略化
して示す断面図である。
して示す断面図である。
【図４】図２に示す半導体回路形成装置の構成を簡略化
して示すブロック図である。
して示すブロック図である。
【図５】図２に示す半導体組立装置の構成を簡略化して
示すブロック図である。
示すブロック図である。
【図６】図５に示す接続装置において接続される多数の
線状半導体を配列部材と共に示す部分断面図である。
線状半導体を配列部材と共に示す部分断面図である。
【図７】図６に示す配列部材を示す斜視図である。
【図８】第２実施形態の半導体デバイスを示す図であ
り、線状半導体の配列を示す断面図である。
り、線状半導体の配列を示す断面図である。
３０ 線状半導体素材 ４０ 半導体デバイス ５０ 線状半導体 ５２ 突起電極 １０ 半導体素材製造装置 １００ 半導体回路形成装置 ２００ 半導体組立装置 ２３０ 接続装置 ２３２ 配列部材 ２３４ 柱状部材 ２３５ 連結板部材 ２３６ 穴
Claims (13)
- 【請求項１】 所定長さの線状に形成され少なくとも１
つの回路素子を外周面に備えた複数の線状半導体が、長
手方向に沿って互いに平行に配列されることを特徴とす
る半導体デバイス。 - 【請求項２】 前記複数の線状半導体が、前記線状半導
体の長手方向に垂直な平面において正方格子状に配列さ
れることを特徴とする請求項１に記載の半導体デバイ
ス。 - 【請求項３】 前記複数の線状半導体が、前記線状半導
体の長手方向に垂直な平面において６０度の斜方格子状
に配列されることを特徴とする請求項１に記載の半導体
デバイス。 - 【請求項４】 前記複数の線状半導体が互いに電気的に
接続されることを特徴とする請求項１に記載の半導体デ
バイス。 - 【請求項５】 前記複数の線状半導体の外周面にそれぞ
れ形成された突起電極が接合されることにより、前記複
数の線状半導体が互いに固定されると共に電気的に接続
されることを特徴とする請求項４に記載の半導体デバイ
ス。 - 【請求項６】 所定長さの線状に形成され少なくとも１
つの回路素子を外周面に備えた複数の線状半導体を用い
て半導体デバイスを組立てる半導体組立装置であって、
前記複数の線状半導体を長手方向に沿って互いに平行に
配列する配列手段と、前記配列手段によって配列された
前記複数の線状半導体を互いに電気的に接続する接続手
段とを備えることを特徴とする半導体組立装置。 - 【請求項７】 前記配列手段が前記複数の線状半導体を
前記線状半導体の長手方向に垂直な平面において正方格
子状に配列させることを特徴とする請求項６に記載の半
導体組立装置。 - 【請求項８】 前記配列手段が前記複数の線状半導体を
前記線状半導体の長手方向に垂直な平面において６０度
の斜方格子状に配列させることを特徴とする請求項６に
記載の半導体組立装置。 - 【請求項９】 前記配列手段が前記複数の線状半導体を
位置決めする配列部材を備えることを特徴とする請求項
７に記載の半導体組立装置。 - 【請求項１０】 前記接続手段が加熱によって前記線状
半導体を電気的に接続し、前記配列部材が前記加熱時に
液化することを特徴とする請求項９に記載の半導体組立
装置。 - 【請求項１１】 前記配列部材が、ひし形断面を有する
複数の柱状部材と、隣り合う前記柱状部材の間を連結す
る連結板部材とを備えることを特徴とする請求項９に記
載の半導体組立装置。 - 【請求項１２】 前記配列手段による前記複数の線状半
導体の配列時において、前記柱状部材の側面が前記線状
半導体の外周面に接することを特徴とする請求項１１に
記載の半導体組立装置。 - 【請求項１３】 前記連結板部材に前記線状半導体の外
周面に形成された突起電極が係合するための穴が形成さ
れることを特徴とする請求項１１に記載の半導体組立装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10194570A JP2000031461A (ja) | 1998-07-09 | 1998-07-09 | 半導体デバイスおよび半導体組立装置 |
| US09/350,391 US6462398B1 (en) | 1998-07-09 | 1999-07-09 | Semiconductor device and semiconductor assembly apparatus for semiconductor device |
| US09/915,243 US20010042911A1 (en) | 1998-07-09 | 2001-07-25 | Semiconductor device and semiconductor assembly apparatus for semiconductor device |
| US10/213,124 US6841417B2 (en) | 1998-07-09 | 2002-08-06 | Semiconductor device and semiconductor assembly apparatus for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10194570A JP2000031461A (ja) | 1998-07-09 | 1998-07-09 | 半導体デバイスおよび半導体組立装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031461A true JP2000031461A (ja) | 2000-01-28 |
Family
ID=16326742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10194570A Withdrawn JP2000031461A (ja) | 1998-07-09 | 1998-07-09 | 半導体デバイスおよび半導体組立装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6462398B1 (ja) |
| JP (1) | JP2000031461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1251560A1 (en) * | 2000-08-28 | 2002-10-23 | Dai Nippon Printing Co., Ltd. | Cluster globular semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7626123B2 (en) * | 2005-12-12 | 2009-12-01 | Raytheon Sarcos, Llc | Electrical microfilament to circuit interface |
| US7603153B2 (en) * | 2005-12-12 | 2009-10-13 | Sterling Investments Lc | Multi-element probe array |
| US7333699B2 (en) * | 2005-12-12 | 2008-02-19 | Raytheon Sarcos, Llc | Ultra-high density connector |
| US7999383B2 (en) | 2006-07-21 | 2011-08-16 | Bae Systems Information And Electronic Systems Integration Inc. | High speed, high density, low power die interconnect system |
| US9911716B2 (en) | 2015-01-29 | 2018-03-06 | International Business Machines Corporation | Polygon die packaging |
| US11410894B2 (en) | 2019-09-06 | 2022-08-09 | International Business Machines Corporation | Polygon integrated circuit (IC) packaging |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE525386A (ja) * | 1952-12-29 | |||
| US2890976A (en) * | 1954-12-30 | 1959-06-16 | Sprague Electric Co | Monocrystalline tubular semiconductor |
| US3976508A (en) * | 1974-11-01 | 1976-08-24 | Mobil Tyco Solar Energy Corporation | Tubular solar cell devices |
| US4984037A (en) * | 1986-12-11 | 1991-01-08 | Gte Laboratories Incorporated | Semiconductor device with conductive rectifying rods |
| US4829173A (en) * | 1987-03-02 | 1989-05-09 | Gte Laboratories Incorporated | Radiation detecting apparatus |
| JPH0242720A (ja) * | 1988-08-01 | 1990-02-13 | Matsushita Electric Ind Co Ltd | 冷却装置 |
| US5098862A (en) * | 1990-11-07 | 1992-03-24 | Gte Laboratories Incorporated | Method of making ohmic electrical contact to a matrix of semiconductor material |
| US5269882A (en) * | 1991-01-28 | 1993-12-14 | Sarcos Group | Method and apparatus for fabrication of thin film semiconductor devices using non-planar, exposure beam lithography |
| US5357269A (en) * | 1992-06-01 | 1994-10-18 | Eastman Kodak Company | Electrical print head for thermal printer |
| JP3519453B2 (ja) * | 1994-06-20 | 2004-04-12 | 富士通株式会社 | 半導体装置 |
| US5880010A (en) * | 1994-07-12 | 1999-03-09 | Sun Microsystems, Inc. | Ultrathin electronics |
| US5568356A (en) * | 1995-04-18 | 1996-10-22 | Hughes Aircraft Company | Stacked module assembly including electrically interconnected switching module and plural electronic modules |
| US5955776A (en) | 1996-12-04 | 1999-09-21 | Ball Semiconductor, Inc. | Spherical shaped semiconductor integrated circuit |
| JPH10335143A (ja) * | 1997-06-04 | 1998-12-18 | Murata Mfg Co Ltd | 積層型インダクタ |
-
1998
- 1998-07-09 JP JP10194570A patent/JP2000031461A/ja not_active Withdrawn
-
1999
- 1999-07-09 US US09/350,391 patent/US6462398B1/en not_active Expired - Fee Related
-
2001
- 2001-07-25 US US09/915,243 patent/US20010042911A1/en not_active Abandoned
-
2002
- 2002-08-06 US US10/213,124 patent/US6841417B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1251560A1 (en) * | 2000-08-28 | 2002-10-23 | Dai Nippon Printing Co., Ltd. | Cluster globular semiconductor device |
| EP1251560A4 (en) * | 2000-08-28 | 2004-04-21 | Dainippon Printing Co Ltd | SPHERICAL SEMICONDUCTOR DEVICE CONNECTED IN A CLUSTER |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010042911A1 (en) | 2001-11-22 |
| US20030001257A1 (en) | 2003-01-02 |
| US20020089033A1 (en) | 2002-07-11 |
| US6841417B2 (en) | 2005-01-11 |
| US6462398B1 (en) | 2002-10-08 |
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