JP2000031307A - 不揮発性半導体メモリ・デバイス - Google Patents
不揮発性半導体メモリ・デバイスInfo
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- JP2000031307A JP2000031307A JP11181355A JP18135599A JP2000031307A JP 2000031307 A JP2000031307 A JP 2000031307A JP 11181355 A JP11181355 A JP 11181355A JP 18135599 A JP18135599 A JP 18135599A JP 2000031307 A JP2000031307 A JP 2000031307A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 容量結合が高いEEPROMデバイスなどの
不揮発性メモリ・デバイスを形成する方法に関する。 【解決手段】 半導体基板(100)内に行(20)と
列(22)として構成されたメモリ・セル(10)のア
レイから形成される。各セル(10)は、第1の誘電層
(122)と、浮遊ゲート(124)と、第2の誘電層
(126)と、ウェル(50)内に形成された制御ゲー
ト(128)とから形成されたゲート構造(120)を
含む。メモリ・デバイスは、前記列(22)に平行な方
向に沿って前記基板(100)内に形成され、列(2
2)内の各セル(10)を隣接する列(22)内の他の
セル(10)から分離する絶縁トレンチ(200)を含
む。
不揮発性メモリ・デバイスを形成する方法に関する。 【解決手段】 半導体基板(100)内に行(20)と
列(22)として構成されたメモリ・セル(10)のア
レイから形成される。各セル(10)は、第1の誘電層
(122)と、浮遊ゲート(124)と、第2の誘電層
(126)と、ウェル(50)内に形成された制御ゲー
ト(128)とから形成されたゲート構造(120)を
含む。メモリ・デバイスは、前記列(22)に平行な方
向に沿って前記基板(100)内に形成され、列(2
2)内の各セル(10)を隣接する列(22)内の他の
セル(10)から分離する絶縁トレンチ(200)を含
む。
Description
【0001】
【発明の属する技術分野】本発明は、一般には半導体デ
バイスの分野に関する。詳細には、本発明は、電気的消
去可能プログラム可能読取り専用メモリ(EEPRO
M)デバイスやフラッシュEEPROMデバイスなどの
不揮発性半導体メモリ・デバイスに関する。
バイスの分野に関する。詳細には、本発明は、電気的消
去可能プログラム可能読取り専用メモリ(EEPRO
M)デバイスやフラッシュEEPROMデバイスなどの
不揮発性半導体メモリ・デバイスに関する。
【0002】
【従来の技術】電気的消去可能プログラム可能読取り専
用メモリ(EEPROM)デバイスは、一般に、プログ
ラム、読取り、または消去のために個別にアドレス可能
なM×N個の浮遊ゲート・セルのアレイを含む。図1に
示すように、各セルは、一般には、例えばp型の半導体
基板2上に形成されたソースSおよびドレインD(たと
えばn型領域)を含む。ソースSとドレインDの間には
チャネルCHが配置される。各セルはさらに、通例、チ
ャネルCH上に重なる浮遊ゲートFGと、浮遊ゲートF
G上に重なる制御ゲートCGとからなるゲート構造を備
えている。浮遊ゲートFGは、「トンネル酸化膜」とも
呼ぶ第1の薄い誘電層4によって半導体基板2の表面か
ら分離され、第2の誘電層6によって制御ゲートCGか
ら分離されている。
用メモリ(EEPROM)デバイスは、一般に、プログ
ラム、読取り、または消去のために個別にアドレス可能
なM×N個の浮遊ゲート・セルのアレイを含む。図1に
示すように、各セルは、一般には、例えばp型の半導体
基板2上に形成されたソースSおよびドレインD(たと
えばn型領域)を含む。ソースSとドレインDの間には
チャネルCHが配置される。各セルはさらに、通例、チ
ャネルCH上に重なる浮遊ゲートFGと、浮遊ゲートF
G上に重なる制御ゲートCGとからなるゲート構造を備
えている。浮遊ゲートFGは、「トンネル酸化膜」とも
呼ぶ第1の薄い誘電層4によって半導体基板2の表面か
ら分離され、第2の誘電層6によって制御ゲートCGか
ら分離されている。
【0003】図2の回路図に示すように、アレイを形成
する個々のメモリ・セルは、行と列に構成されている。
個々のワード線WL(WL/1〜WL/M)が行内の各
セルの制御ゲートCGを形成し、それぞれのビット線B
L(BL/1〜BL/N)が列内の各セルのドレインD
に電気的に接続されている。列内の各セルはさらに、隣
接するセルとソースSおよびドレインDを共用する。対
応するワード線WLとビット線BLをアクティブにする
ことによって、プログラムまたは読取りするために各セ
ルを個別にアドレスすることができる。アレイ内の各セ
ルのソースSは、図1に示すように共通ソース線CSに
接続することができる。この特定の機構によって、アレ
イ内のすべてのメモリ・セルの同時消去、すなわち一度
の「フラッシュ」操作を行うことができる。したがっ
て、図2に示すメモリ・デバイスは、フラッシュEEP
ROMと呼ばれる。あるいは、従来のEEPROMデバ
イスのように、列内の各セルのソースSを追加のビット
線に接続することもできる。
する個々のメモリ・セルは、行と列に構成されている。
個々のワード線WL(WL/1〜WL/M)が行内の各
セルの制御ゲートCGを形成し、それぞれのビット線B
L(BL/1〜BL/N)が列内の各セルのドレインD
に電気的に接続されている。列内の各セルはさらに、隣
接するセルとソースSおよびドレインDを共用する。対
応するワード線WLとビット線BLをアクティブにする
ことによって、プログラムまたは読取りするために各セ
ルを個別にアドレスすることができる。アレイ内の各セ
ルのソースSは、図1に示すように共通ソース線CSに
接続することができる。この特定の機構によって、アレ
イ内のすべてのメモリ・セルの同時消去、すなわち一度
の「フラッシュ」操作を行うことができる。したがっ
て、図2に示すメモリ・デバイスは、フラッシュEEP
ROMと呼ばれる。あるいは、従来のEEPROMデバ
イスのように、列内の各セルのソースSを追加のビット
線に接続することもできる。
【0004】各セルは、適切に浮遊ゲートFGに電子を
注入したり、浮遊ゲートFGから電子を引き出したりす
ることによって、電子をチャージまたはディスチャー
ジ、すなわちプログラムまたは消去することができる。
浮遊ゲートFGのチャージおよびディスチャージは、第
1の薄い誘電層4を通るトンネル効果によって行われ
る。浮遊ゲートFGのチャージは、一般に、セルのしき
い値電圧VTを上昇させ、したがって、ソースSとドレ
インDとの間に導電経路を生じさせるために制御ゲート
CGに印加しなければならない電圧VGを上昇させる。
したがって、ディスチャージされたセルのしきい値電圧
より高いが、チャージされたセルのしきい値電圧よりも
低い電圧を制御ゲートCGに印加することによって、メ
モリ・セルのドレインDとソースSの間を流れる電流を
検知することにより、セルの状態を判断することができ
る。したがって、プログラムされていないセルが導通し
て、論理状態「ゼロ」を表し、プログラムされたセルは
導通せず、論理状態「1」を表す。
注入したり、浮遊ゲートFGから電子を引き出したりす
ることによって、電子をチャージまたはディスチャー
ジ、すなわちプログラムまたは消去することができる。
浮遊ゲートFGのチャージおよびディスチャージは、第
1の薄い誘電層4を通るトンネル効果によって行われ
る。浮遊ゲートFGのチャージは、一般に、セルのしき
い値電圧VTを上昇させ、したがって、ソースSとドレ
インDとの間に導電経路を生じさせるために制御ゲート
CGに印加しなければならない電圧VGを上昇させる。
したがって、ディスチャージされたセルのしきい値電圧
より高いが、チャージされたセルのしきい値電圧よりも
低い電圧を制御ゲートCGに印加することによって、メ
モリ・セルのドレインDとソースSの間を流れる電流を
検知することにより、セルの状態を判断することができ
る。したがって、プログラムされていないセルが導通し
て、論理状態「ゼロ」を表し、プログラムされたセルは
導通せず、論理状態「1」を表す。
【0005】セルのパフォーマンス、すなわちプログラ
ム/消去操作を行う能力は、本質的に、制御ゲートCG
と浮遊ゲートFGの間に存在する容量結合に関係する。
この容量結合を最大化することにより、セルのプログラ
ムと消去が容易になる。これは、浮遊ゲートFGと制御
ゲートCGとの間のキャパシタンスを増大させることを
意味する。したがって、浮遊ゲートFGと制御ゲートC
Gの間の表面積を大きくしようとする。しかし、デバイ
スの密度を高め、製造コストを低減するために、メモリ
・デバイスの表面積を小さくしたいとも考える。この両
立しない目的を両方とも達成するために、従来技術では
トレンチ構造内にメモリ・セルを形成することが知られ
ている。たとえば、米国特許第4979004号では、
複数のトレンチ化メモリ・セルを含む電気的プログラム
可能読取り専用メモリ(EPROM)デバイスを形成す
る方法が開示されている。トレンチ内で2つのゲートが
互いに重なり合うため、浮遊ゲートと制御ゲートの間の
容量結合が高くなり、表面積は最小限に維持される。
ム/消去操作を行う能力は、本質的に、制御ゲートCG
と浮遊ゲートFGの間に存在する容量結合に関係する。
この容量結合を最大化することにより、セルのプログラ
ムと消去が容易になる。これは、浮遊ゲートFGと制御
ゲートCGとの間のキャパシタンスを増大させることを
意味する。したがって、浮遊ゲートFGと制御ゲートC
Gの間の表面積を大きくしようとする。しかし、デバイ
スの密度を高め、製造コストを低減するために、メモリ
・デバイスの表面積を小さくしたいとも考える。この両
立しない目的を両方とも達成するために、従来技術では
トレンチ構造内にメモリ・セルを形成することが知られ
ている。たとえば、米国特許第4979004号では、
複数のトレンチ化メモリ・セルを含む電気的プログラム
可能読取り専用メモリ(EPROM)デバイスを形成す
る方法が開示されている。トレンチ内で2つのゲートが
互いに重なり合うため、浮遊ゲートと制御ゲートの間の
容量結合が高くなり、表面積は最小限に維持される。
【0006】上記の特許で開示されている方法は、電気
的消去可能プログラム可能読取り専用メモリ(EEPR
OM)デバイスを形成するためには適用可能であるが、
いくつかの欠点がある。具体的には、個々のセルを形成
するために最終的に行われるエッチング・プロセスの前
に、列内の各セルの第1の誘電層と第1の導体層によっ
てトレンチ内部に途切れのない内張りが形成される。第
2の誘電層と第2の導体層の形成後、それぞれのゲート
構造とワード線を形成するために、異方性エッチング・
プロセスを行う。その結果、トレンチ内、すなわち列内
の各メモリ・セルを分離するために、トレンチの底部に
ある第1の誘電層に達するまでエッチング・プロセスを
行わなければならない。高異方性エッチング・プロセス
の使用にもかかわらず、誘電層内に欠陥が生じ、それに
よって制御ゲートと浮遊ゲートとの間と、浮遊ゲートと
基板との間に電流漏れの問題が生じ、メモリ・デバイス
のパフォーマンスとデータ保持力が損なわれる。EEP
ROMデバイスの場合、トンネル効果が生じるように誘
電層、すなわちトンネル酸化膜がきわめて薄いため、こ
のような問題が発生する可能性がより高い。
的消去可能プログラム可能読取り専用メモリ(EEPR
OM)デバイスを形成するためには適用可能であるが、
いくつかの欠点がある。具体的には、個々のセルを形成
するために最終的に行われるエッチング・プロセスの前
に、列内の各セルの第1の誘電層と第1の導体層によっ
てトレンチ内部に途切れのない内張りが形成される。第
2の誘電層と第2の導体層の形成後、それぞれのゲート
構造とワード線を形成するために、異方性エッチング・
プロセスを行う。その結果、トレンチ内、すなわち列内
の各メモリ・セルを分離するために、トレンチの底部に
ある第1の誘電層に達するまでエッチング・プロセスを
行わなければならない。高異方性エッチング・プロセス
の使用にもかかわらず、誘電層内に欠陥が生じ、それに
よって制御ゲートと浮遊ゲートとの間と、浮遊ゲートと
基板との間に電流漏れの問題が生じ、メモリ・デバイス
のパフォーマンスとデータ保持力が損なわれる。EEP
ROMデバイスの場合、トンネル効果が生じるように誘
電層、すなわちトンネル酸化膜がきわめて薄いため、こ
のような問題が発生する可能性がより高い。
【0007】
【発明が解決しようとする課題】したがって、本発明の
目的は、従来技術のこの不都合を克服することと、向上
したパフォーマンスと縮小された表面積とを有するEE
PROMデバイスを形成する方法を提供することであ
る。
目的は、従来技術のこの不都合を克服することと、向上
したパフォーマンスと縮小された表面積とを有するEE
PROMデバイスを形成する方法を提供することであ
る。
【0008】本発明は、従来技術で知られているものよ
りも信頼性の高いEEPROMデバイスを形成する方法
を提供するという目的も有する。
りも信頼性の高いEEPROMデバイスを形成する方法
を提供するという目的も有する。
【0009】
【課題を解決するための手段】本発明は、半導体基板に
行と列として構成されたメモリ・セルのアレイから形成
された不揮発性半導体メモリ・デバイスを形成する方法
である。その方法は、前記半導体基板内へのブランケッ
ト注入を行い、その結果として均一にドープされた領域
を形成するステップと、前記列に対して平行な方向に前
記半導体基板内に絶縁トレンチを形成するステップと、
前記列に沿って交互になったソース領域とドレイン領域
を決めるように、前記基板内の前記絶縁トレンチ間に、
底部表面を有し、前記ソース領域およびドレイン領域
と、前記絶縁トレンチにそれぞれ隣接する第1対および
第2対の対向する側壁を有するウェルを形成するステッ
プと、前記基板と前記ウェルの表面の上に第1の誘電層
を形成するステップと、前記第1の誘電層の上に第1の
導体層を形成するステップと、前記列に対して平行な方
向に前記ウェルに重なる細長い帯片を形成するように前
記第1の導体層の一部を除去するステップと、前記第1
の導体層の上に第2の誘電層を形成するステップと、前
記第2の誘電層の上に第2の導体層を形成するステップ
と、前記行に沿って前記ウェルに重なるゲート構造を形
成するように、前記第1および第2の導体層と前記第2
の誘電層との一部を除去するステップとを含むことを特
徴とする。
行と列として構成されたメモリ・セルのアレイから形成
された不揮発性半導体メモリ・デバイスを形成する方法
である。その方法は、前記半導体基板内へのブランケッ
ト注入を行い、その結果として均一にドープされた領域
を形成するステップと、前記列に対して平行な方向に前
記半導体基板内に絶縁トレンチを形成するステップと、
前記列に沿って交互になったソース領域とドレイン領域
を決めるように、前記基板内の前記絶縁トレンチ間に、
底部表面を有し、前記ソース領域およびドレイン領域
と、前記絶縁トレンチにそれぞれ隣接する第1対および
第2対の対向する側壁を有するウェルを形成するステッ
プと、前記基板と前記ウェルの表面の上に第1の誘電層
を形成するステップと、前記第1の誘電層の上に第1の
導体層を形成するステップと、前記列に対して平行な方
向に前記ウェルに重なる細長い帯片を形成するように前
記第1の導体層の一部を除去するステップと、前記第1
の導体層の上に第2の誘電層を形成するステップと、前
記第2の誘電層の上に第2の導体層を形成するステップ
と、前記行に沿って前記ウェルに重なるゲート構造を形
成するように、前記第1および第2の導体層と前記第2
の誘電層との一部を除去するステップとを含むことを特
徴とする。
【0010】本発明の利点は、メモリ・デバイスの表面
積が大幅に縮小されることである。実際に、各メモリ・
セルがウェル内に形成されるため、メモリ・デバイスの
総表面積が小さくなる。
積が大幅に縮小されることである。実際に、各メモリ・
セルがウェル内に形成されるため、メモリ・デバイスの
総表面積が小さくなる。
【0011】本発明の他の利点は、半導体デバイスの製
造コストが低減されることである。
造コストが低減されることである。
【0012】本発明の他の利点は、メモリ・セルの浮遊
ゲートと制御ゲートの間の容量結合が向上することであ
る。実際に、制御ゲートがウェルの側壁に沿った浮遊ゲ
ートに重なり、それによって2つのゲートの間のキャパ
シタンスが増す。したがって、メモリ・デバイスのパフ
ォーマンスが向上する。
ゲートと制御ゲートの間の容量結合が向上することであ
る。実際に、制御ゲートがウェルの側壁に沿った浮遊ゲ
ートに重なり、それによって2つのゲートの間のキャパ
シタンスが増す。したがって、メモリ・デバイスのパフ
ォーマンスが向上する。
【0013】本発明の他の利点は、メモリ・セルがトレ
ンチではなくウェル内に形成されるため、メモリ・セル
の信頼性が従来技術のメモリ・セルよりも高いことであ
る。したがって従来技術の方法の欠点が回避される。
ンチではなくウェル内に形成されるため、メモリ・セル
の信頼性が従来技術のメモリ・セルよりも高いことであ
る。したがって従来技術の方法の欠点が回避される。
【0014】本発明のその他の特徴および利点は、例と
して示し、図面を参照しながら行う以下の説明を読めば
明らかになろう。
して示し、図面を参照しながら行う以下の説明を読めば
明らかになろう。
【0015】
【発明の実施の形態】図3に、本発明によるEEPRO
Mデバイスの一実施形態の部分的な平面図を示す。この
デバイスは、行20と列22に構成されたEEPROM
セル10のアレイから形成されている。図3のaおよび
bはそれぞれ、EEPROMアレイの図3の行20に対
して平行な線A−Aに沿って切り取った断面図と、列2
2に対して平行な線B−Bに沿って切り取った断面図で
ある。半導体基板100内に列22に対して平行な方向
に沿って絶縁トレンチ200が形成されている。半導体
基板100内に形成されたソース152とドレイン15
4が、各列22に沿ったセル10間に交互に配置されて
いる。絶縁トレンチ200は、行20内の各セル10の
ソース152が共通ソース線CSに接続されるように周
期的な間隔で中断されている。この特徴は限定的なもの
ではなく、いわゆるEEPROMデバイスを形成するの
に必要であるに過ぎないことを指摘しておく必要があ
る。ただし、絶縁トレンチ200は連続させることもで
き、EEPROMセル10が個別に消去される従来のE
EPROMデバイスを形成するように、行20に沿った
各ソース152を分離することができる。
Mデバイスの一実施形態の部分的な平面図を示す。この
デバイスは、行20と列22に構成されたEEPROM
セル10のアレイから形成されている。図3のaおよび
bはそれぞれ、EEPROMアレイの図3の行20に対
して平行な線A−Aに沿って切り取った断面図と、列2
2に対して平行な線B−Bに沿って切り取った断面図で
ある。半導体基板100内に列22に対して平行な方向
に沿って絶縁トレンチ200が形成されている。半導体
基板100内に形成されたソース152とドレイン15
4が、各列22に沿ったセル10間に交互に配置されて
いる。絶縁トレンチ200は、行20内の各セル10の
ソース152が共通ソース線CSに接続されるように周
期的な間隔で中断されている。この特徴は限定的なもの
ではなく、いわゆるEEPROMデバイスを形成するの
に必要であるに過ぎないことを指摘しておく必要があ
る。ただし、絶縁トレンチ200は連続させることもで
き、EEPROMセル10が個別に消去される従来のE
EPROMデバイスを形成するように、行20に沿った
各ソース152を分離することができる。
【0016】図3のaおよびbに示すように、各セル1
0はウェル50内に形成され、少なくともウェル50の
表面の上に配置された、約50〜100オングストロー
ムの第1の薄い誘電層122を含む。各ウェル50内部
に、浮遊ゲート124と、制御ゲート128と、浮遊ゲ
ート124を制御ゲート128から分離する第2の誘電
層126とを含むゲート構造120が形成される。
0はウェル50内に形成され、少なくともウェル50の
表面の上に配置された、約50〜100オングストロー
ムの第1の薄い誘電層122を含む。各ウェル50内部
に、浮遊ゲート124と、制御ゲート128と、浮遊ゲ
ート124を制御ゲート128から分離する第2の誘電
層126とを含むゲート構造120が形成される。
【0017】図をわかりやすくするため、下の絶縁トレ
ンチ200と、ソース152領域およびドレイン154
領域がはっきりと見えるように、図3の平面図には第1
の誘電層122は図示されていないことを指摘しておく
必要がある。これは、図7に示す平面図にも当てはま
る。
ンチ200と、ソース152領域およびドレイン154
領域がはっきりと見えるように、図3の平面図には第1
の誘電層122は図示されていないことを指摘しておく
必要がある。これは、図7に示す平面図にも当てはま
る。
【0018】図3の上部および図3のbに示すように、
行20内の各セル10の制御ゲート128は、個々のワ
ード線WLと一体に形成される。図3の下部では、各セ
ル10の浮遊ゲート124を示すために、これらのワー
ド線WLと第2の誘電層126は描かれていない。
行20内の各セル10の制御ゲート128は、個々のワ
ード線WLと一体に形成される。図3の下部では、各セ
ル10の浮遊ゲート124を示すために、これらのワー
ド線WLと第2の誘電層126は描かれていない。
【0019】図3、図3のaおよびbの図面から、各セ
ル10の浮遊ゲート124と制御ゲート128は、ウェ
ル50の側壁に沿って互いに重なり合い、それによって
2つのゲート間のキャパシタンスを増大させている。さ
らに、浮遊ゲート124は行20に沿った絶縁トレンチ
200の絶縁材料に重なっている。したがって、2つの
ゲートがウェル50の四方の側壁に沿って互いに重なり
合っているため、浮遊ゲート124と制御ゲート128
の間のキャパシタンスが増大すると同時に、浮遊ゲート
124と基板100とはウェル50の2つの側壁に沿っ
て、すなわちソース152とドレイン154に沿っての
み互いに重なり合っているため、浮遊ゲート124と基
板100との間の容量結合は増大しない。
ル10の浮遊ゲート124と制御ゲート128は、ウェ
ル50の側壁に沿って互いに重なり合い、それによって
2つのゲート間のキャパシタンスを増大させている。さ
らに、浮遊ゲート124は行20に沿った絶縁トレンチ
200の絶縁材料に重なっている。したがって、2つの
ゲートがウェル50の四方の側壁に沿って互いに重なり
合っているため、浮遊ゲート124と制御ゲート128
の間のキャパシタンスが増大すると同時に、浮遊ゲート
124と基板100とはウェル50の2つの側壁に沿っ
て、すなわちソース152とドレイン154に沿っての
み互いに重なり合っているため、浮遊ゲート124と基
板100との間の容量結合は増大しない。
【0020】図4から図8を参照しながら、上記の各図
に示すEEPROMデバイスを形成する方法について説
明する。
に示すEEPROMデバイスを形成する方法について説
明する。
【0021】図4、図4のa、および図4のbに示すよ
うに、ブランケット注入を行い、それによって、それぞ
れ線A−Aおよび線B−Bに沿って切り取った図4のa
およびbの断面図に示すように、基板100の表面内に
均一にドープされた領域150を形成する。次に、半導
体基板100内にドープ領域150の深さより深い絶縁
トレンチ200を形成する。これらの絶縁トレンチ20
0は、典型的には基板100内にトレンチをエッチング
し、それらに絶縁材料、たとえば二酸化シリコンを充填
することによって形成される。その結果、半導体基板1
00内に絶縁トレンチ200とドープ領域150が交互
になった格子パターンが形成される。
うに、ブランケット注入を行い、それによって、それぞ
れ線A−Aおよび線B−Bに沿って切り取った図4のa
およびbの断面図に示すように、基板100の表面内に
均一にドープされた領域150を形成する。次に、半導
体基板100内にドープ領域150の深さより深い絶縁
トレンチ200を形成する。これらの絶縁トレンチ20
0は、典型的には基板100内にトレンチをエッチング
し、それらに絶縁材料、たとえば二酸化シリコンを充填
することによって形成される。その結果、半導体基板1
00内に絶縁トレンチ200とドープ領域150が交互
になった格子パターンが形成される。
【0022】ソース領域とドレイン領域は後で絶縁トレ
ンチ200とウェル50の形成によって形成されるた
め、この初期段階でブランケット注入を行うことによっ
て、それらの領域を形成するためにマスクを使用する必
要がない。さらに、この注入は、基板上に層を堆積させ
る前に行われる。したがって、注入よって生じる損傷が
最小限に保たれる。
ンチ200とウェル50の形成によって形成されるた
め、この初期段階でブランケット注入を行うことによっ
て、それらの領域を形成するためにマスクを使用する必
要がない。さらに、この注入は、基板上に層を堆積させ
る前に行われる。したがって、注入よって生じる損傷が
最小限に保たれる。
【0023】次に、図5に示すように、基板100の一
部を選択的にエッチングして、絶縁トレンチ200間に
ウェル50を形成する。このようなウェル50は通例、
基板100の表面をマスキングし、パターン描画し、次
に、本質的に垂直の側壁を有するウェル50を形成する
ように基板100をエッチングすることによって形成さ
れる。図5のaおよびbに示すように、ウェル50はド
ープ領域150の深さよりも深い深さに形成され、それ
によってドープ領域150はソース領域152とドレイ
ン領域154に分かれ、ウェル50の底部表面52がソ
ース152とドレイン154の間にチャネル156を決
める。したがって、各ウェル50は、ソース152およ
びドレイン154に隣接した第1対の対向する側壁5
4、54と、絶縁トレンチ200に隣接した第2対の対
向する側壁56、56とを含む。
部を選択的にエッチングして、絶縁トレンチ200間に
ウェル50を形成する。このようなウェル50は通例、
基板100の表面をマスキングし、パターン描画し、次
に、本質的に垂直の側壁を有するウェル50を形成する
ように基板100をエッチングすることによって形成さ
れる。図5のaおよびbに示すように、ウェル50はド
ープ領域150の深さよりも深い深さに形成され、それ
によってドープ領域150はソース領域152とドレイ
ン領域154に分かれ、ウェル50の底部表面52がソ
ース152とドレイン154の間にチャネル156を決
める。したがって、各ウェル50は、ソース152およ
びドレイン154に隣接した第1対の対向する側壁5
4、54と、絶縁トレンチ200に隣接した第2対の対
向する側壁56、56とを含む。
【0024】ウェル50の形成後、ウェル50の表面上
に薄い酸化膜層を形成し、次に、注入されたものを活性
化するために高温アニール・プロセスを行い、最後に、
この薄い層を除去することが好ましい。これらの追加の
ステップによって、エッチング・プロセスの後にウェル
50の表面に生じる損傷や欠陥がほぼ取り除かれる。
に薄い酸化膜層を形成し、次に、注入されたものを活性
化するために高温アニール・プロセスを行い、最後に、
この薄い層を除去することが好ましい。これらの追加の
ステップによって、エッチング・プロセスの後にウェル
50の表面に生じる損傷や欠陥がほぼ取り除かれる。
【0025】次に、図6aおよび図6bに示すように、
基板の表面の上とウェル50の表面の上に、最終的にE
EPROMセル10のトンネル酸化膜となる第1の誘電
層122を熱酸化によって適切に成長させる。次に、第
1の誘電層122の上に、第1の導体層124(それで
最終的にEEPROMセルの浮遊ゲートとなる)を堆積
させる。この導体層は、ドープされた多結晶シリコンを
適切に含み、従来のCVD技法によって堆積させること
ができる。
基板の表面の上とウェル50の表面の上に、最終的にE
EPROMセル10のトンネル酸化膜となる第1の誘電
層122を熱酸化によって適切に成長させる。次に、第
1の誘電層122の上に、第1の導体層124(それで
最終的にEEPROMセルの浮遊ゲートとなる)を堆積
させる。この導体層は、ドープされた多結晶シリコンを
適切に含み、従来のCVD技法によって堆積させること
ができる。
【0026】次に、図7、図7のaおよびbを参照する
と、列22に対して平行な方向に沿ってウェル50に重
なる細長い帯片を形成するために、第1の導体層124
の一部を選択的に除去する。第1の導体層124のこれ
らの部分は、従来のマスキング・プロセスとエッチング
・プロセスによって適切に除去することができる。
と、列22に対して平行な方向に沿ってウェル50に重
なる細長い帯片を形成するために、第1の導体層124
の一部を選択的に除去する。第1の導体層124のこれ
らの部分は、従来のマスキング・プロセスとエッチング
・プロセスによって適切に除去することができる。
【0027】次に、図8aおよび図8bに示すように、
第1の導体層124に重ねてONO(酸化物−窒化物−
酸化物)層などの第2の誘電層126を形成する。次
に、任意の適合する技法、たとえばCVDによって、誘
電層126の上に、第2の導体層128(それは最終的
にEEPROMセルの制御ゲートとなる)を堆積させ
る。
第1の導体層124に重ねてONO(酸化物−窒化物−
酸化物)層などの第2の誘電層126を形成する。次
に、任意の適合する技法、たとえばCVDによって、誘
電層126の上に、第2の導体層128(それは最終的
にEEPROMセルの制御ゲートとなる)を堆積させ
る。
【0028】このEEPROMセルのアレイは、行20
に対して平行な方向に沿ってウェル50に重なるゲート
構造120を形成するように第1および第2の導体層1
24および128と第2の誘電層126との一部を除去
することによって、最終的に完成する。その結果、ウェ
ル50に重なる個々の浮遊ゲートが形成され、行20内
の各セルの制御ゲートが個々のワード線WLと一体に形
成される。第1および第2の導体層124および128
と第2の誘電層126は半導体基板100の表面の上に
水平に延びる部分にエッチングされ、従来技術の方法の
場合のようにトレンチ内部にはエッチングされないた
め、従来技術の方法とは異なり、個々のゲート構造12
0を形成するために行う必要があるエッチング・プロセ
スは重要ではないことを指摘しておく。したがって、電
流漏れ問題が起こる可能性が制限される。
に対して平行な方向に沿ってウェル50に重なるゲート
構造120を形成するように第1および第2の導体層1
24および128と第2の誘電層126との一部を除去
することによって、最終的に完成する。その結果、ウェ
ル50に重なる個々の浮遊ゲートが形成され、行20内
の各セルの制御ゲートが個々のワード線WLと一体に形
成される。第1および第2の導体層124および128
と第2の誘電層126は半導体基板100の表面の上に
水平に延びる部分にエッチングされ、従来技術の方法の
場合のようにトレンチ内部にはエッチングされないた
め、従来技術の方法とは異なり、個々のゲート構造12
0を形成するために行う必要があるエッチング・プロセ
スは重要ではないことを指摘しておく。したがって、電
流漏れ問題が起こる可能性が制限される。
【0029】以上、本発明について特定の実施形態を参
照しながら説明したが、本発明の範囲から逸脱すること
なく、当業者なら様々な変更が明らかであり、容易に変
更を加えることができることは明白にわかるであろう。
したがって、本発明は上述の特定の実施形態にのみ限定
すべきではなく、当業者によって本発明と同等のものと
して扱われる特徴も含むものと意図される。
照しながら説明したが、本発明の範囲から逸脱すること
なく、当業者なら様々な変更が明らかであり、容易に変
更を加えることができることは明白にわかるであろう。
したがって、本発明は上述の特定の実施形態にのみ限定
すべきではなく、当業者によって本発明と同等のものと
して扱われる特徴も含むものと意図される。
【図1】従来技術の不揮発性メモリ・セルを示す図であ
る。
る。
【図2】EEPROMデバイスを形成するメモリ・セル
のアレイを示す回路図である。
のアレイを示す回路図である。
【図3】本発明によるEEPROMデバイスの形成にお
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
【図4】本発明によるEEPROMデバイスの形成にお
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
【図5】本発明によるEEPROMデバイスの形成にお
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
【図6】本発明によるEEPROMデバイスの形成にお
ける特定の段階の図3ないし5と同じ線A−Aに沿って
切り取った対応する断面図(a)と線B−Bに沿って切
り取った対応する断面図(b)である。
ける特定の段階の図3ないし5と同じ線A−Aに沿って
切り取った対応する断面図(a)と線B−Bに沿って切
り取った対応する断面図(b)である。
【図7】本発明によるEEPROMデバイスの形成にお
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
ける特定の段階を示す平面図と線A−Aに沿って切り取
った対応する断面図(a)と線B−Bに沿って切り取っ
た対応する断面図(b)である。
【図8】本発明によるEEPROMデバイスの形成にお
ける特定の段階の図3ないし5と同じ線A−Aに沿って
切り取った対応する断面図(a)と線B−Bに沿って切
り取った対応する断面図(b)である。
ける特定の段階の図3ないし5と同じ線A−Aに沿って
切り取った対応する断面図(a)と線B−Bに沿って切
り取った対応する断面図(b)である。
10 EEPROMセル 20 行 22 列 50 ウェル 100 半導体基板 120 ゲート構造 122 誘電層 124 浮遊ゲート 126 誘電層 128 制御ゲート 150 ドープ領域 152 ソース 154 ドレイン 200 絶縁トレンチ
Claims (5)
- 【請求項1】 半導体基板(100)内に行(20)と
列(22)として構成されたメモリ・セル(10)のア
レイから形成された不揮発性半導体メモリ・デバイスを
形成する方法であって、 a)前記半導体基板内(100)へのブランケット注入
を行い、均一にドープされた領域(150)を形成する
ステップと、 b)前記列(22)に対して平行な方向に前記半導体基
板(100)内に絶縁トレンチ(200)を形成するス
テップと、 c)前記列(22)に沿って交互になったソース(15
2)領域とドレイン(154)領域を形成するように、
前記基板(100)内の前記絶縁トレンチ(200)間
にウェル(50)を形成するステップであって、各前記
ウェル(50)が底部表面(52)を有し、前記ソース
(152)領域およびドレイン(154)領域と、前記
絶縁トレンチ(200)にそれぞれ隣接する第1対およ
び第2対の対向する側壁(54、56)を有するステッ
プと、 d)前記基板(100)と前記ウェル(50)の表面の
上に第1の誘電層(122)を形成するステップと、 e)前記第1の誘電層(122)の上に第1の導体層
(124)を形成するステップと、 f)前記列(22)に対して平行な方向に前記ウェル
(50)に重なる細長い帯片を形成するように、前記第
1の導体層(124)の一部を除去するステップと、 g)前記第1の導体層(124)の上に第2の誘電層
(126)を形成するステップと、 h)前記第2の誘電層(126)の上に第2の導体層
(128)を形成するステップと、 i)前記行(20)に沿って前記ウェル(50)に重な
るゲート構造(120)を形成するように、前記第1お
よび第2の導体層(124、128)と前記第2の誘電
層(126)との一部を除去するステップとを含むこと
を特徴とする方法。 - 【請求項2】 ステップc)による前記ウェル(50)
の形成の直後に、 aa)前記ウェル(50)の表面の上に酸化物の薄い層
を形成するステップと、 bb)高温アニール・プロセスを行うステップと、 cc)酸化物の前記薄い層を除去するステップとをさら
に含むことを特徴とする請求項1に記載の方法。 - 【請求項3】 前記絶縁トレンチ(200)が周期的間
隔で中断され、それによってメモリ・セル(10)のソ
ース領域(152)が共通ソース線(CS)を形成する
ことを特徴とする請求項1および2のいずれか1項に記
載の方法。 - 【請求項4】 各メモリ・セル(10)が、半導体基板
(100)内に形成されたソース(152)とドレイン
(154)とチャネル(156)と、前記チャネル(1
56)に重なり、第1の誘電層(122)と浮遊ゲート
(124)と第2の誘電層(126)と制御ゲート(1
28)とを含むゲート構造(120)とを含む、行(2
0)と列(22)として構成されたメモリ・セル(1
0)のアレイから形成された不揮発性メモリ・デバイス
であって、各前記セル(10)がウェル(50)内に形
成され、前記列(22)に対して平行な方向に沿って前
記基板(100)内に形成され、列(22)内の各セル
(10)を隣接する列(22)内の他のセル(10)か
ら分離する絶縁トレンチ(200)をさらに含む不揮発
性メモリ・デバイス。 - 【請求項5】 前記絶縁トレンチ(200)が周期的な
間隔で中断され、それによって前記メモリ・セル(1
0)の前記ソース領域(152)が共通ソース線(C
S)を形成することを特徴とする請求項4に記載の不揮
発性メモリ・デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP98111779.9 | 1998-06-26 | ||
EP98111779A EP0967654A1 (en) | 1998-06-26 | 1998-06-26 | Non-volatile semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000031307A true JP2000031307A (ja) | 2000-01-28 |
Family
ID=8232177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11181355A Pending JP2000031307A (ja) | 1998-06-26 | 1999-06-28 | 不揮発性半導体メモリ・デバイス |
Country Status (4)
Country | Link |
---|---|
US (2) | US6346443B1 (ja) |
EP (1) | EP0967654A1 (ja) |
JP (1) | JP2000031307A (ja) |
TW (1) | TW434551B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002538608A (ja) * | 1999-02-23 | 2002-11-12 | アクトランズ システム インコーポレイテッド | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 |
KR100398955B1 (ko) * | 2001-08-02 | 2003-09-19 | 삼성전자주식회사 | 이이피롬 메모리 셀 및 형성 방법 |
JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6087263A (en) * | 1998-01-29 | 2000-07-11 | Micron Technology, Inc. | Methods of forming integrated circuitry and integrated circuitry structures |
WO2002015276A2 (de) * | 2000-08-11 | 2002-02-21 | Infineon Technologies Ag | Speicherzelle, speicherzellenanordnung und herstellungsverfahren |
DE10129958B4 (de) * | 2001-06-21 | 2006-07-13 | Infineon Technologies Ag | Speicherzellenanordnung und Herstellungsverfahren |
KR20030025315A (ko) * | 2001-09-20 | 2003-03-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
DE10162261B4 (de) * | 2001-12-18 | 2005-09-15 | Infineon Technologies Ag | Speicherzelle mit Grabentransistor |
US6661053B2 (en) | 2001-12-18 | 2003-12-09 | Infineon Technologies Ag | Memory cell with trench transistor |
US6720611B2 (en) * | 2002-01-28 | 2004-04-13 | Winbond Electronics Corporation | Fabrication method for flash memory |
DE10260185B4 (de) | 2002-12-20 | 2007-04-12 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen und Verfahren zu seiner Herstellung |
US20070166903A1 (en) * | 2006-01-17 | 2007-07-19 | Bohumil Lojek | Semiconductor structures formed by stepperless manufacturing |
US20110140188A1 (en) * | 2009-12-11 | 2011-06-16 | Maxchip Electronics Corp. | Non-volatile memory device and method of fabricating the same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0715953B2 (ja) * | 1985-08-09 | 1995-02-22 | 株式会社リコー | 書換え可能なメモリ装置とその製造方法 |
US4686552A (en) * | 1986-05-20 | 1987-08-11 | Motorola, Inc. | Integrated circuit trench cell |
US4975383A (en) * | 1986-06-02 | 1990-12-04 | Texas Instruments Incorporated | Method for making an electrically erasable programmable read only memory cell having a three dimensional floating gate |
US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
US4979004A (en) * | 1988-01-29 | 1990-12-18 | Texas Instruments Incorporated | Floating gate memory cell and device |
US5141886A (en) * | 1988-04-15 | 1992-08-25 | Texas Instruments Incorporated | Vertical floating-gate transistor |
US5204281A (en) * | 1990-09-04 | 1993-04-20 | Motorola, Inc. | Method of making dynamic random access memory cell having a trench capacitor |
US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
KR0166840B1 (ko) * | 1995-05-12 | 1999-01-15 | 문정환 | 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법 |
US5680345A (en) * | 1995-06-06 | 1997-10-21 | Advanced Micro Devices, Inc. | Nonvolatile memory cell with vertical gate overlap and zero birds beaks |
US5854501A (en) * | 1995-11-20 | 1998-12-29 | Micron Technology, Inc. | Floating gate semiconductor device having a portion formed with a recess |
KR0172262B1 (ko) * | 1995-12-30 | 1999-02-01 | 김주용 | 반도체 소자의 제조방법 |
TW326553B (en) * | 1996-01-22 | 1998-02-11 | Handotai Energy Kenkyusho Kk | Semiconductor device and method of fabricating same |
DE19604260C2 (de) * | 1996-02-06 | 1998-04-30 | Siemens Ag | Festwert-Speicherzellenvorrichtung und ein Verfahren zu deren Herstellung |
-
1998
- 1998-06-26 EP EP98111779A patent/EP0967654A1/en not_active Withdrawn
-
1999
- 1999-06-22 US US09/337,513 patent/US6346443B1/en not_active Expired - Fee Related
- 1999-06-22 TW TW088110494A patent/TW434551B/zh not_active IP Right Cessation
- 1999-06-28 JP JP11181355A patent/JP2000031307A/ja active Pending
-
2001
- 2001-09-13 US US09/950,683 patent/US20020033517A1/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002538608A (ja) * | 1999-02-23 | 2002-11-12 | アクトランズ システム インコーポレイテッド | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 |
KR100398955B1 (ko) * | 2001-08-02 | 2003-09-19 | 삼성전자주식회사 | 이이피롬 메모리 셀 및 형성 방법 |
JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20020033517A1 (en) | 2002-03-21 |
TW434551B (en) | 2001-05-16 |
EP0967654A1 (en) | 1999-12-29 |
US6346443B1 (en) | 2002-02-12 |
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