JP2000031307A - 不揮発性半導体メモリ・デバイス - Google Patents
不揮発性半導体メモリ・デバイスInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 容量結合が高いＥＥＰＲＯＭデバイスなどの
不揮発性メモリ・デバイスを形成する方法に関する。 【解決手段】 半導体基板（１００）内に行（２０）と
列（２２）として構成されたメモリ・セル（１０）のア
レイから形成される。各セル（１０）は、第１の誘電層
（１２２）と、浮遊ゲート（１２４）と、第２の誘電層
（１２６）と、ウェル（５０）内に形成された制御ゲー
ト（１２８）とから形成されたゲート構造（１２０）を
含む。メモリ・デバイスは、前記列（２２）に平行な方
向に沿って前記基板（１００）内に形成され、列（２
２）内の各セル（１０）を隣接する列（２２）内の他の
セル（１０）から分離する絶縁トレンチ（２００）を含
む。
不揮発性メモリ・デバイスを形成する方法に関する。 【解決手段】 半導体基板（１００）内に行（２０）と
列（２２）として構成されたメモリ・セル（１０）のア
レイから形成される。各セル（１０）は、第１の誘電層
（１２２）と、浮遊ゲート（１２４）と、第２の誘電層
（１２６）と、ウェル（５０）内に形成された制御ゲー
ト（１２８）とから形成されたゲート構造（１２０）を
含む。メモリ・デバイスは、前記列（２２）に平行な方
向に沿って前記基板（１００）内に形成され、列（２
２）内の各セル（１０）を隣接する列（２２）内の他の
セル（１０）から分離する絶縁トレンチ（２００）を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には半導体デ
バイスの分野に関する。詳細には、本発明は、電気的消
去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）デバイスやフラッシュＥＥＰＲＯＭデバイスなどの
不揮発性半導体メモリ・デバイスに関する。
バイスの分野に関する。詳細には、本発明は、電気的消
去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）デバイスやフラッシュＥＥＰＲＯＭデバイスなどの
不揮発性半導体メモリ・デバイスに関する。
【０００２】
【従来の技術】電気的消去可能プログラム可能読取り専
用メモリ（ＥＥＰＲＯＭ）デバイスは、一般に、プログ
ラム、読取り、または消去のために個別にアドレス可能
なＭ×Ｎ個の浮遊ゲート・セルのアレイを含む。図１に
示すように、各セルは、一般には、例えばｐ型の半導体
基板２上に形成されたソースＳおよびドレインＤ（たと
えばｎ型領域）を含む。ソースＳとドレインＤの間には
チャネルＣＨが配置される。各セルはさらに、通例、チ
ャネルＣＨ上に重なる浮遊ゲートＦＧと、浮遊ゲートＦ
Ｇ上に重なる制御ゲートＣＧとからなるゲート構造を備
えている。浮遊ゲートＦＧは、「トンネル酸化膜」とも
呼ぶ第１の薄い誘電層４によって半導体基板２の表面か
ら分離され、第２の誘電層６によって制御ゲートＣＧか
ら分離されている。
用メモリ（ＥＥＰＲＯＭ）デバイスは、一般に、プログ
ラム、読取り、または消去のために個別にアドレス可能
なＭ×Ｎ個の浮遊ゲート・セルのアレイを含む。図１に
示すように、各セルは、一般には、例えばｐ型の半導体
基板２上に形成されたソースＳおよびドレインＤ（たと
えばｎ型領域）を含む。ソースＳとドレインＤの間には
チャネルＣＨが配置される。各セルはさらに、通例、チ
ャネルＣＨ上に重なる浮遊ゲートＦＧと、浮遊ゲートＦ
Ｇ上に重なる制御ゲートＣＧとからなるゲート構造を備
えている。浮遊ゲートＦＧは、「トンネル酸化膜」とも
呼ぶ第１の薄い誘電層４によって半導体基板２の表面か
ら分離され、第２の誘電層６によって制御ゲートＣＧか
ら分離されている。
【０００３】図２の回路図に示すように、アレイを形成
する個々のメモリ・セルは、行と列に構成されている。
個々のワード線ＷＬ（ＷＬ／１〜ＷＬ／Ｍ）が行内の各
セルの制御ゲートＣＧを形成し、それぞれのビット線Ｂ
Ｌ（ＢＬ／１〜ＢＬ／Ｎ）が列内の各セルのドレインＤ
に電気的に接続されている。列内の各セルはさらに、隣
接するセルとソースＳおよびドレインＤを共用する。対
応するワード線ＷＬとビット線ＢＬをアクティブにする
ことによって、プログラムまたは読取りするために各セ
ルを個別にアドレスすることができる。アレイ内の各セ
ルのソースＳは、図１に示すように共通ソース線ＣＳに
接続することができる。この特定の機構によって、アレ
イ内のすべてのメモリ・セルの同時消去、すなわち一度
の「フラッシュ」操作を行うことができる。したがっ
て、図２に示すメモリ・デバイスは、フラッシュＥＥＰ
ＲＯＭと呼ばれる。あるいは、従来のＥＥＰＲＯＭデバ
イスのように、列内の各セルのソースＳを追加のビット
線に接続することもできる。
する個々のメモリ・セルは、行と列に構成されている。
個々のワード線ＷＬ（ＷＬ／１〜ＷＬ／Ｍ）が行内の各
セルの制御ゲートＣＧを形成し、それぞれのビット線Ｂ
Ｌ（ＢＬ／１〜ＢＬ／Ｎ）が列内の各セルのドレインＤ
に電気的に接続されている。列内の各セルはさらに、隣
接するセルとソースＳおよびドレインＤを共用する。対
応するワード線ＷＬとビット線ＢＬをアクティブにする
ことによって、プログラムまたは読取りするために各セ
ルを個別にアドレスすることができる。アレイ内の各セ
ルのソースＳは、図１に示すように共通ソース線ＣＳに
接続することができる。この特定の機構によって、アレ
イ内のすべてのメモリ・セルの同時消去、すなわち一度
の「フラッシュ」操作を行うことができる。したがっ
て、図２に示すメモリ・デバイスは、フラッシュＥＥＰ
ＲＯＭと呼ばれる。あるいは、従来のＥＥＰＲＯＭデバ
イスのように、列内の各セルのソースＳを追加のビット
線に接続することもできる。
【０００４】各セルは、適切に浮遊ゲートＦＧに電子を
注入したり、浮遊ゲートＦＧから電子を引き出したりす
ることによって、電子をチャージまたはディスチャー
ジ、すなわちプログラムまたは消去することができる。
浮遊ゲートＦＧのチャージおよびディスチャージは、第
１の薄い誘電層４を通るトンネル効果によって行われ
る。浮遊ゲートＦＧのチャージは、一般に、セルのしき
い値電圧ＶＴを上昇させ、したがって、ソースＳとドレ
インＤとの間に導電経路を生じさせるために制御ゲート
ＣＧに印加しなければならない電圧ＶＧを上昇させる。
したがって、ディスチャージされたセルのしきい値電圧
より高いが、チャージされたセルのしきい値電圧よりも
低い電圧を制御ゲートＣＧに印加することによって、メ
モリ・セルのドレインＤとソースＳの間を流れる電流を
検知することにより、セルの状態を判断することができ
る。したがって、プログラムされていないセルが導通し
て、論理状態「ゼロ」を表し、プログラムされたセルは
導通せず、論理状態「１」を表す。
注入したり、浮遊ゲートＦＧから電子を引き出したりす
ることによって、電子をチャージまたはディスチャー
ジ、すなわちプログラムまたは消去することができる。
浮遊ゲートＦＧのチャージおよびディスチャージは、第
１の薄い誘電層４を通るトンネル効果によって行われ
る。浮遊ゲートＦＧのチャージは、一般に、セルのしき
い値電圧ＶＴを上昇させ、したがって、ソースＳとドレ
インＤとの間に導電経路を生じさせるために制御ゲート
ＣＧに印加しなければならない電圧ＶＧを上昇させる。
したがって、ディスチャージされたセルのしきい値電圧
より高いが、チャージされたセルのしきい値電圧よりも
低い電圧を制御ゲートＣＧに印加することによって、メ
モリ・セルのドレインＤとソースＳの間を流れる電流を
検知することにより、セルの状態を判断することができ
る。したがって、プログラムされていないセルが導通し
て、論理状態「ゼロ」を表し、プログラムされたセルは
導通せず、論理状態「１」を表す。
【０００５】セルのパフォーマンス、すなわちプログラ
ム／消去操作を行う能力は、本質的に、制御ゲートＣＧ
と浮遊ゲートＦＧの間に存在する容量結合に関係する。
この容量結合を最大化することにより、セルのプログラ
ムと消去が容易になる。これは、浮遊ゲートＦＧと制御
ゲートＣＧとの間のキャパシタンスを増大させることを
意味する。したがって、浮遊ゲートＦＧと制御ゲートＣ
Ｇの間の表面積を大きくしようとする。しかし、デバイ
スの密度を高め、製造コストを低減するために、メモリ
・デバイスの表面積を小さくしたいとも考える。この両
立しない目的を両方とも達成するために、従来技術では
トレンチ構造内にメモリ・セルを形成することが知られ
ている。たとえば、米国特許第４９７９００４号では、
複数のトレンチ化メモリ・セルを含む電気的プログラム
可能読取り専用メモリ（ＥＰＲＯＭ）デバイスを形成す
る方法が開示されている。トレンチ内で２つのゲートが
互いに重なり合うため、浮遊ゲートと制御ゲートの間の
容量結合が高くなり、表面積は最小限に維持される。
ム／消去操作を行う能力は、本質的に、制御ゲートＣＧ
と浮遊ゲートＦＧの間に存在する容量結合に関係する。
この容量結合を最大化することにより、セルのプログラ
ムと消去が容易になる。これは、浮遊ゲートＦＧと制御
ゲートＣＧとの間のキャパシタンスを増大させることを
意味する。したがって、浮遊ゲートＦＧと制御ゲートＣ
Ｇの間の表面積を大きくしようとする。しかし、デバイ
スの密度を高め、製造コストを低減するために、メモリ
・デバイスの表面積を小さくしたいとも考える。この両
立しない目的を両方とも達成するために、従来技術では
トレンチ構造内にメモリ・セルを形成することが知られ
ている。たとえば、米国特許第４９７９００４号では、
複数のトレンチ化メモリ・セルを含む電気的プログラム
可能読取り専用メモリ（ＥＰＲＯＭ）デバイスを形成す
る方法が開示されている。トレンチ内で２つのゲートが
互いに重なり合うため、浮遊ゲートと制御ゲートの間の
容量結合が高くなり、表面積は最小限に維持される。
【０００６】上記の特許で開示されている方法は、電気
的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲ
ＯＭ）デバイスを形成するためには適用可能であるが、
いくつかの欠点がある。具体的には、個々のセルを形成
するために最終的に行われるエッチング・プロセスの前
に、列内の各セルの第１の誘電層と第１の導体層によっ
てトレンチ内部に途切れのない内張りが形成される。第
２の誘電層と第２の導体層の形成後、それぞれのゲート
構造とワード線を形成するために、異方性エッチング・
プロセスを行う。その結果、トレンチ内、すなわち列内
の各メモリ・セルを分離するために、トレンチの底部に
ある第１の誘電層に達するまでエッチング・プロセスを
行わなければならない。高異方性エッチング・プロセス
の使用にもかかわらず、誘電層内に欠陥が生じ、それに
よって制御ゲートと浮遊ゲートとの間と、浮遊ゲートと
基板との間に電流漏れの問題が生じ、メモリ・デバイス
のパフォーマンスとデータ保持力が損なわれる。ＥＥＰ
ＲＯＭデバイスの場合、トンネル効果が生じるように誘
電層、すなわちトンネル酸化膜がきわめて薄いため、こ
のような問題が発生する可能性がより高い。
的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲ
ＯＭ）デバイスを形成するためには適用可能であるが、
いくつかの欠点がある。具体的には、個々のセルを形成
するために最終的に行われるエッチング・プロセスの前
に、列内の各セルの第１の誘電層と第１の導体層によっ
てトレンチ内部に途切れのない内張りが形成される。第
２の誘電層と第２の導体層の形成後、それぞれのゲート
構造とワード線を形成するために、異方性エッチング・
プロセスを行う。その結果、トレンチ内、すなわち列内
の各メモリ・セルを分離するために、トレンチの底部に
ある第１の誘電層に達するまでエッチング・プロセスを
行わなければならない。高異方性エッチング・プロセス
の使用にもかかわらず、誘電層内に欠陥が生じ、それに
よって制御ゲートと浮遊ゲートとの間と、浮遊ゲートと
基板との間に電流漏れの問題が生じ、メモリ・デバイス
のパフォーマンスとデータ保持力が損なわれる。ＥＥＰ
ＲＯＭデバイスの場合、トンネル効果が生じるように誘
電層、すなわちトンネル酸化膜がきわめて薄いため、こ
のような問題が発生する可能性がより高い。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、従来技術のこの不都合を克服することと、向上
したパフォーマンスと縮小された表面積とを有するＥＥ
ＰＲＯＭデバイスを形成する方法を提供することであ
る。
目的は、従来技術のこの不都合を克服することと、向上
したパフォーマンスと縮小された表面積とを有するＥＥ
ＰＲＯＭデバイスを形成する方法を提供することであ
る。
【０００８】本発明は、従来技術で知られているものよ
りも信頼性の高いＥＥＰＲＯＭデバイスを形成する方法
を提供するという目的も有する。
りも信頼性の高いＥＥＰＲＯＭデバイスを形成する方法
を提供するという目的も有する。
【０００９】
【課題を解決するための手段】本発明は、半導体基板に
行と列として構成されたメモリ・セルのアレイから形成
された不揮発性半導体メモリ・デバイスを形成する方法
である。その方法は、前記半導体基板内へのブランケッ
ト注入を行い、その結果として均一にドープされた領域
を形成するステップと、前記列に対して平行な方向に前
記半導体基板内に絶縁トレンチを形成するステップと、
前記列に沿って交互になったソース領域とドレイン領域
を決めるように、前記基板内の前記絶縁トレンチ間に、
底部表面を有し、前記ソース領域およびドレイン領域
と、前記絶縁トレンチにそれぞれ隣接する第１対および
第２対の対向する側壁を有するウェルを形成するステッ
プと、前記基板と前記ウェルの表面の上に第１の誘電層
を形成するステップと、前記第１の誘電層の上に第１の
導体層を形成するステップと、前記列に対して平行な方
向に前記ウェルに重なる細長い帯片を形成するように前
記第１の導体層の一部を除去するステップと、前記第１
の導体層の上に第２の誘電層を形成するステップと、前
記第２の誘電層の上に第２の導体層を形成するステップ
と、前記行に沿って前記ウェルに重なるゲート構造を形
成するように、前記第１および第２の導体層と前記第２
の誘電層との一部を除去するステップとを含むことを特
徴とする。
行と列として構成されたメモリ・セルのアレイから形成
された不揮発性半導体メモリ・デバイスを形成する方法
である。その方法は、前記半導体基板内へのブランケッ
ト注入を行い、その結果として均一にドープされた領域
を形成するステップと、前記列に対して平行な方向に前
記半導体基板内に絶縁トレンチを形成するステップと、
前記列に沿って交互になったソース領域とドレイン領域
を決めるように、前記基板内の前記絶縁トレンチ間に、
底部表面を有し、前記ソース領域およびドレイン領域
と、前記絶縁トレンチにそれぞれ隣接する第１対および
第２対の対向する側壁を有するウェルを形成するステッ
プと、前記基板と前記ウェルの表面の上に第１の誘電層
を形成するステップと、前記第１の誘電層の上に第１の
導体層を形成するステップと、前記列に対して平行な方
向に前記ウェルに重なる細長い帯片を形成するように前
記第１の導体層の一部を除去するステップと、前記第１
の導体層の上に第２の誘電層を形成するステップと、前
記第２の誘電層の上に第２の導体層を形成するステップ
と、前記行に沿って前記ウェルに重なるゲート構造を形
成するように、前記第１および第２の導体層と前記第２
の誘電層との一部を除去するステップとを含むことを特
徴とする。
【００１０】本発明の利点は、メモリ・デバイスの表面
積が大幅に縮小されることである。実際に、各メモリ・
セルがウェル内に形成されるため、メモリ・デバイスの
総表面積が小さくなる。
積が大幅に縮小されることである。実際に、各メモリ・
セルがウェル内に形成されるため、メモリ・デバイスの
総表面積が小さくなる。
【００１１】本発明の他の利点は、半導体デバイスの製
造コストが低減されることである。
造コストが低減されることである。
【００１２】本発明の他の利点は、メモリ・セルの浮遊
ゲートと制御ゲートの間の容量結合が向上することであ
る。実際に、制御ゲートがウェルの側壁に沿った浮遊ゲ
ートに重なり、それによって２つのゲートの間のキャパ
シタンスが増す。したがって、メモリ・デバイスのパフ
ォーマンスが向上する。
ゲートと制御ゲートの間の容量結合が向上することであ
る。実際に、制御ゲートがウェルの側壁に沿った浮遊ゲ
ートに重なり、それによって２つのゲートの間のキャパ
シタンスが増す。したがって、メモリ・デバイスのパフ
ォーマンスが向上する。
【００１３】本発明の他の利点は、メモリ・セルがトレ
ンチではなくウェル内に形成されるため、メモリ・セル
の信頼性が従来技術のメモリ・セルよりも高いことであ
る。したがって従来技術の方法の欠点が回避される。
ンチではなくウェル内に形成されるため、メモリ・セル
の信頼性が従来技術のメモリ・セルよりも高いことであ
る。したがって従来技術の方法の欠点が回避される。
【００１４】本発明のその他の特徴および利点は、例と
して示し、図面を参照しながら行う以下の説明を読めば
明らかになろう。
して示し、図面を参照しながら行う以下の説明を読めば
明らかになろう。
【００１５】
【発明の実施の形態】図３に、本発明によるＥＥＰＲＯ
Ｍデバイスの一実施形態の部分的な平面図を示す。この
デバイスは、行２０と列２２に構成されたＥＥＰＲＯＭ
セル１０のアレイから形成されている。図３のａおよび
ｂはそれぞれ、ＥＥＰＲＯＭアレイの図３の行２０に対
して平行な線Ａ−Ａに沿って切り取った断面図と、列２
２に対して平行な線Ｂ−Ｂに沿って切り取った断面図で
ある。半導体基板１００内に列２２に対して平行な方向
に沿って絶縁トレンチ２００が形成されている。半導体
基板１００内に形成されたソース１５２とドレイン１５
４が、各列２２に沿ったセル１０間に交互に配置されて
いる。絶縁トレンチ２００は、行２０内の各セル１０の
ソース１５２が共通ソース線ＣＳに接続されるように周
期的な間隔で中断されている。この特徴は限定的なもの
ではなく、いわゆるＥＥＰＲＯＭデバイスを形成するの
に必要であるに過ぎないことを指摘しておく必要があ
る。ただし、絶縁トレンチ２００は連続させることもで
き、ＥＥＰＲＯＭセル１０が個別に消去される従来のＥ
ＥＰＲＯＭデバイスを形成するように、行２０に沿った
各ソース１５２を分離することができる。
Ｍデバイスの一実施形態の部分的な平面図を示す。この
デバイスは、行２０と列２２に構成されたＥＥＰＲＯＭ
セル１０のアレイから形成されている。図３のａおよび
ｂはそれぞれ、ＥＥＰＲＯＭアレイの図３の行２０に対
して平行な線Ａ−Ａに沿って切り取った断面図と、列２
２に対して平行な線Ｂ−Ｂに沿って切り取った断面図で
ある。半導体基板１００内に列２２に対して平行な方向
に沿って絶縁トレンチ２００が形成されている。半導体
基板１００内に形成されたソース１５２とドレイン１５
４が、各列２２に沿ったセル１０間に交互に配置されて
いる。絶縁トレンチ２００は、行２０内の各セル１０の
ソース１５２が共通ソース線ＣＳに接続されるように周
期的な間隔で中断されている。この特徴は限定的なもの
ではなく、いわゆるＥＥＰＲＯＭデバイスを形成するの
に必要であるに過ぎないことを指摘しておく必要があ
る。ただし、絶縁トレンチ２００は連続させることもで
き、ＥＥＰＲＯＭセル１０が個別に消去される従来のＥ
ＥＰＲＯＭデバイスを形成するように、行２０に沿った
各ソース１５２を分離することができる。
【００１６】図３のａおよびｂに示すように、各セル１
０はウェル５０内に形成され、少なくともウェル５０の
表面の上に配置された、約５０〜１００オングストロー
ムの第１の薄い誘電層１２２を含む。各ウェル５０内部
に、浮遊ゲート１２４と、制御ゲート１２８と、浮遊ゲ
ート１２４を制御ゲート１２８から分離する第２の誘電
層１２６とを含むゲート構造１２０が形成される。
０はウェル５０内に形成され、少なくともウェル５０の
表面の上に配置された、約５０〜１００オングストロー
ムの第１の薄い誘電層１２２を含む。各ウェル５０内部
に、浮遊ゲート１２４と、制御ゲート１２８と、浮遊ゲ
ート１２４を制御ゲート１２８から分離する第２の誘電
層１２６とを含むゲート構造１２０が形成される。
【００１７】図をわかりやすくするため、下の絶縁トレ
ンチ２００と、ソース１５２領域およびドレイン１５４
領域がはっきりと見えるように、図３の平面図には第１
の誘電層１２２は図示されていないことを指摘しておく
必要がある。これは、図７に示す平面図にも当てはま
る。
ンチ２００と、ソース１５２領域およびドレイン１５４
領域がはっきりと見えるように、図３の平面図には第１
の誘電層１２２は図示されていないことを指摘しておく
必要がある。これは、図７に示す平面図にも当てはま
る。
【００１８】図３の上部および図３のｂに示すように、
行２０内の各セル１０の制御ゲート１２８は、個々のワ
ード線ＷＬと一体に形成される。図３の下部では、各セ
ル１０の浮遊ゲート１２４を示すために、これらのワー
ド線ＷＬと第２の誘電層１２６は描かれていない。
行２０内の各セル１０の制御ゲート１２８は、個々のワ
ード線ＷＬと一体に形成される。図３の下部では、各セ
ル１０の浮遊ゲート１２４を示すために、これらのワー
ド線ＷＬと第２の誘電層１２６は描かれていない。
【００１９】図３、図３のａおよびｂの図面から、各セ
ル１０の浮遊ゲート１２４と制御ゲート１２８は、ウェ
ル５０の側壁に沿って互いに重なり合い、それによって
２つのゲート間のキャパシタンスを増大させている。さ
らに、浮遊ゲート１２４は行２０に沿った絶縁トレンチ
２００の絶縁材料に重なっている。したがって、２つの
ゲートがウェル５０の四方の側壁に沿って互いに重なり
合っているため、浮遊ゲート１２４と制御ゲート１２８
の間のキャパシタンスが増大すると同時に、浮遊ゲート
１２４と基板１００とはウェル５０の２つの側壁に沿っ
て、すなわちソース１５２とドレイン１５４に沿っての
み互いに重なり合っているため、浮遊ゲート１２４と基
板１００との間の容量結合は増大しない。
ル１０の浮遊ゲート１２４と制御ゲート１２８は、ウェ
ル５０の側壁に沿って互いに重なり合い、それによって
２つのゲート間のキャパシタンスを増大させている。さ
らに、浮遊ゲート１２４は行２０に沿った絶縁トレンチ
２００の絶縁材料に重なっている。したがって、２つの
ゲートがウェル５０の四方の側壁に沿って互いに重なり
合っているため、浮遊ゲート１２４と制御ゲート１２８
の間のキャパシタンスが増大すると同時に、浮遊ゲート
１２４と基板１００とはウェル５０の２つの側壁に沿っ
て、すなわちソース１５２とドレイン１５４に沿っての
み互いに重なり合っているため、浮遊ゲート１２４と基
板１００との間の容量結合は増大しない。
【００２０】図４から図８を参照しながら、上記の各図
に示すＥＥＰＲＯＭデバイスを形成する方法について説
明する。
に示すＥＥＰＲＯＭデバイスを形成する方法について説
明する。
【００２１】図４、図４のａ、および図４のｂに示すよ
うに、ブランケット注入を行い、それによって、それぞ
れ線Ａ−Ａおよび線Ｂ−Ｂに沿って切り取った図４のａ
およびｂの断面図に示すように、基板１００の表面内に
均一にドープされた領域１５０を形成する。次に、半導
体基板１００内にドープ領域１５０の深さより深い絶縁
トレンチ２００を形成する。これらの絶縁トレンチ２０
０は、典型的には基板１００内にトレンチをエッチング
し、それらに絶縁材料、たとえば二酸化シリコンを充填
することによって形成される。その結果、半導体基板１
００内に絶縁トレンチ２００とドープ領域１５０が交互
になった格子パターンが形成される。
うに、ブランケット注入を行い、それによって、それぞ
れ線Ａ−Ａおよび線Ｂ−Ｂに沿って切り取った図４のａ
およびｂの断面図に示すように、基板１００の表面内に
均一にドープされた領域１５０を形成する。次に、半導
体基板１００内にドープ領域１５０の深さより深い絶縁
トレンチ２００を形成する。これらの絶縁トレンチ２０
０は、典型的には基板１００内にトレンチをエッチング
し、それらに絶縁材料、たとえば二酸化シリコンを充填
することによって形成される。その結果、半導体基板１
００内に絶縁トレンチ２００とドープ領域１５０が交互
になった格子パターンが形成される。
【００２２】ソース領域とドレイン領域は後で絶縁トレ
ンチ２００とウェル５０の形成によって形成されるた
め、この初期段階でブランケット注入を行うことによっ
て、それらの領域を形成するためにマスクを使用する必
要がない。さらに、この注入は、基板上に層を堆積させ
る前に行われる。したがって、注入よって生じる損傷が
最小限に保たれる。
ンチ２００とウェル５０の形成によって形成されるた
め、この初期段階でブランケット注入を行うことによっ
て、それらの領域を形成するためにマスクを使用する必
要がない。さらに、この注入は、基板上に層を堆積させ
る前に行われる。したがって、注入よって生じる損傷が
最小限に保たれる。
【００２３】次に、図５に示すように、基板１００の一
部を選択的にエッチングして、絶縁トレンチ２００間に
ウェル５０を形成する。このようなウェル５０は通例、
基板１００の表面をマスキングし、パターン描画し、次
に、本質的に垂直の側壁を有するウェル５０を形成する
ように基板１００をエッチングすることによって形成さ
れる。図５のａおよびｂに示すように、ウェル５０はド
ープ領域１５０の深さよりも深い深さに形成され、それ
によってドープ領域１５０はソース領域１５２とドレイ
ン領域１５４に分かれ、ウェル５０の底部表面５２がソ
ース１５２とドレイン１５４の間にチャネル１５６を決
める。したがって、各ウェル５０は、ソース１５２およ
びドレイン１５４に隣接した第１対の対向する側壁５
４、５４と、絶縁トレンチ２００に隣接した第２対の対
向する側壁５６、５６とを含む。
部を選択的にエッチングして、絶縁トレンチ２００間に
ウェル５０を形成する。このようなウェル５０は通例、
基板１００の表面をマスキングし、パターン描画し、次
に、本質的に垂直の側壁を有するウェル５０を形成する
ように基板１００をエッチングすることによって形成さ
れる。図５のａおよびｂに示すように、ウェル５０はド
ープ領域１５０の深さよりも深い深さに形成され、それ
によってドープ領域１５０はソース領域１５２とドレイ
ン領域１５４に分かれ、ウェル５０の底部表面５２がソ
ース１５２とドレイン１５４の間にチャネル１５６を決
める。したがって、各ウェル５０は、ソース１５２およ
びドレイン１５４に隣接した第１対の対向する側壁５
４、５４と、絶縁トレンチ２００に隣接した第２対の対
向する側壁５６、５６とを含む。
【００２４】ウェル５０の形成後、ウェル５０の表面上
に薄い酸化膜層を形成し、次に、注入されたものを活性
化するために高温アニール・プロセスを行い、最後に、
この薄い層を除去することが好ましい。これらの追加の
ステップによって、エッチング・プロセスの後にウェル
５０の表面に生じる損傷や欠陥がほぼ取り除かれる。
に薄い酸化膜層を形成し、次に、注入されたものを活性
化するために高温アニール・プロセスを行い、最後に、
この薄い層を除去することが好ましい。これらの追加の
ステップによって、エッチング・プロセスの後にウェル
５０の表面に生じる損傷や欠陥がほぼ取り除かれる。
【００２５】次に、図６ａおよび図６ｂに示すように、
基板の表面の上とウェル５０の表面の上に、最終的にＥ
ＥＰＲＯＭセル１０のトンネル酸化膜となる第１の誘電
層１２２を熱酸化によって適切に成長させる。次に、第
１の誘電層１２２の上に、第１の導体層１２４（それで
最終的にＥＥＰＲＯＭセルの浮遊ゲートとなる）を堆積
させる。この導体層は、ドープされた多結晶シリコンを
適切に含み、従来のＣＶＤ技法によって堆積させること
ができる。
基板の表面の上とウェル５０の表面の上に、最終的にＥ
ＥＰＲＯＭセル１０のトンネル酸化膜となる第１の誘電
層１２２を熱酸化によって適切に成長させる。次に、第
１の誘電層１２２の上に、第１の導体層１２４（それで
最終的にＥＥＰＲＯＭセルの浮遊ゲートとなる）を堆積
させる。この導体層は、ドープされた多結晶シリコンを
適切に含み、従来のＣＶＤ技法によって堆積させること
ができる。
【００２６】次に、図７、図７のａおよびｂを参照する
と、列２２に対して平行な方向に沿ってウェル５０に重
なる細長い帯片を形成するために、第１の導体層１２４
の一部を選択的に除去する。第１の導体層１２４のこれ
らの部分は、従来のマスキング・プロセスとエッチング
・プロセスによって適切に除去することができる。
と、列２２に対して平行な方向に沿ってウェル５０に重
なる細長い帯片を形成するために、第１の導体層１２４
の一部を選択的に除去する。第１の導体層１２４のこれ
らの部分は、従来のマスキング・プロセスとエッチング
・プロセスによって適切に除去することができる。
【００２７】次に、図８ａおよび図８ｂに示すように、
第１の導体層１２４に重ねてＯＮＯ（酸化物−窒化物−
酸化物）層などの第２の誘電層１２６を形成する。次
に、任意の適合する技法、たとえばＣＶＤによって、誘
電層１２６の上に、第２の導体層１２８（それは最終的
にＥＥＰＲＯＭセルの制御ゲートとなる）を堆積させ
る。
第１の導体層１２４に重ねてＯＮＯ（酸化物−窒化物−
酸化物）層などの第２の誘電層１２６を形成する。次
に、任意の適合する技法、たとえばＣＶＤによって、誘
電層１２６の上に、第２の導体層１２８（それは最終的
にＥＥＰＲＯＭセルの制御ゲートとなる）を堆積させ
る。
【００２８】このＥＥＰＲＯＭセルのアレイは、行２０
に対して平行な方向に沿ってウェル５０に重なるゲート
構造１２０を形成するように第１および第２の導体層１
２４および１２８と第２の誘電層１２６との一部を除去
することによって、最終的に完成する。その結果、ウェ
ル５０に重なる個々の浮遊ゲートが形成され、行２０内
の各セルの制御ゲートが個々のワード線ＷＬと一体に形
成される。第１および第２の導体層１２４および１２８
と第２の誘電層１２６は半導体基板１００の表面の上に
水平に延びる部分にエッチングされ、従来技術の方法の
場合のようにトレンチ内部にはエッチングされないた
め、従来技術の方法とは異なり、個々のゲート構造１２
０を形成するために行う必要があるエッチング・プロセ
スは重要ではないことを指摘しておく。したがって、電
流漏れ問題が起こる可能性が制限される。
に対して平行な方向に沿ってウェル５０に重なるゲート
構造１２０を形成するように第１および第２の導体層１
２４および１２８と第２の誘電層１２６との一部を除去
することによって、最終的に完成する。その結果、ウェ
ル５０に重なる個々の浮遊ゲートが形成され、行２０内
の各セルの制御ゲートが個々のワード線ＷＬと一体に形
成される。第１および第２の導体層１２４および１２８
と第２の誘電層１２６は半導体基板１００の表面の上に
水平に延びる部分にエッチングされ、従来技術の方法の
場合のようにトレンチ内部にはエッチングされないた
め、従来技術の方法とは異なり、個々のゲート構造１２
０を形成するために行う必要があるエッチング・プロセ
スは重要ではないことを指摘しておく。したがって、電
流漏れ問題が起こる可能性が制限される。
【００２９】以上、本発明について特定の実施形態を参
照しながら説明したが、本発明の範囲から逸脱すること
なく、当業者なら様々な変更が明らかであり、容易に変
更を加えることができることは明白にわかるであろう。
したがって、本発明は上述の特定の実施形態にのみ限定
すべきではなく、当業者によって本発明と同等のものと
して扱われる特徴も含むものと意図される。
照しながら説明したが、本発明の範囲から逸脱すること
なく、当業者なら様々な変更が明らかであり、容易に変
更を加えることができることは明白にわかるであろう。
したがって、本発明は上述の特定の実施形態にのみ限定
すべきではなく、当業者によって本発明と同等のものと
して扱われる特徴も含むものと意図される。
【図１】従来技術の不揮発性メモリ・セルを示す図であ
る。
る。
【図２】ＥＥＰＲＯＭデバイスを形成するメモリ・セル
のアレイを示す回路図である。
のアレイを示す回路図である。
【図３】本発明によるＥＥＰＲＯＭデバイスの形成にお
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
【図４】本発明によるＥＥＰＲＯＭデバイスの形成にお
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
【図５】本発明によるＥＥＰＲＯＭデバイスの形成にお
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
【図６】本発明によるＥＥＰＲＯＭデバイスの形成にお
ける特定の段階の図３ないし５と同じ線Ａ−Ａに沿って
切り取った対応する断面図（ａ）と線Ｂ−Ｂに沿って切
り取った対応する断面図（ｂ）である。
ける特定の段階の図３ないし５と同じ線Ａ−Ａに沿って
切り取った対応する断面図（ａ）と線Ｂ−Ｂに沿って切
り取った対応する断面図（ｂ）である。
【図７】本発明によるＥＥＰＲＯＭデバイスの形成にお
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
ける特定の段階を示す平面図と線Ａ−Ａに沿って切り取
った対応する断面図（ａ）と線Ｂ−Ｂに沿って切り取っ
た対応する断面図（ｂ）である。
【図８】本発明によるＥＥＰＲＯＭデバイスの形成にお
ける特定の段階の図３ないし５と同じ線Ａ−Ａに沿って
切り取った対応する断面図（ａ）と線Ｂ−Ｂに沿って切
り取った対応する断面図（ｂ）である。
ける特定の段階の図３ないし５と同じ線Ａ−Ａに沿って
切り取った対応する断面図（ａ）と線Ｂ−Ｂに沿って切
り取った対応する断面図（ｂ）である。
１０ ＥＥＰＲＯＭセル ２０ 行 ２２ 列 ５０ ウェル １００ 半導体基板 １２０ ゲート構造 １２２ 誘電層 １２４ 浮遊ゲート １２６ 誘電層 １２８ 制御ゲート １５０ ドープ領域 １５２ ソース １５４ ドレイン ２００ 絶縁トレンチ
Claims (5)
- 【請求項１】 半導体基板（１００）内に行（２０）と
列（２２）として構成されたメモリ・セル（１０）のア
レイから形成された不揮発性半導体メモリ・デバイスを
形成する方法であって、 ａ）前記半導体基板内（１００）へのブランケット注入
を行い、均一にドープされた領域（１５０）を形成する
ステップと、 ｂ）前記列（２２）に対して平行な方向に前記半導体基
板（１００）内に絶縁トレンチ（２００）を形成するス
テップと、 ｃ）前記列（２２）に沿って交互になったソース（１５
２）領域とドレイン（１５４）領域を形成するように、
前記基板（１００）内の前記絶縁トレンチ（２００）間
にウェル（５０）を形成するステップであって、各前記
ウェル（５０）が底部表面（５２）を有し、前記ソース
（１５２）領域およびドレイン（１５４）領域と、前記
絶縁トレンチ（２００）にそれぞれ隣接する第１対およ
び第２対の対向する側壁（５４、５６）を有するステッ
プと、 ｄ）前記基板（１００）と前記ウェル（５０）の表面の
上に第１の誘電層（１２２）を形成するステップと、 ｅ）前記第１の誘電層（１２２）の上に第１の導体層
（１２４）を形成するステップと、 ｆ）前記列（２２）に対して平行な方向に前記ウェル
（５０）に重なる細長い帯片を形成するように、前記第
１の導体層（１２４）の一部を除去するステップと、 ｇ）前記第１の導体層（１２４）の上に第２の誘電層
（１２６）を形成するステップと、 ｈ）前記第２の誘電層（１２６）の上に第２の導体層
（１２８）を形成するステップと、 ｉ）前記行（２０）に沿って前記ウェル（５０）に重な
るゲート構造（１２０）を形成するように、前記第１お
よび第２の導体層（１２４、１２８）と前記第２の誘電
層（１２６）との一部を除去するステップとを含むこと
を特徴とする方法。 - 【請求項２】 ステップｃ）による前記ウェル（５０）
の形成の直後に、 ａａ）前記ウェル（５０）の表面の上に酸化物の薄い層
を形成するステップと、 ｂｂ）高温アニール・プロセスを行うステップと、 ｃｃ）酸化物の前記薄い層を除去するステップとをさら
に含むことを特徴とする請求項１に記載の方法。 - 【請求項３】 前記絶縁トレンチ（２００）が周期的間
隔で中断され、それによってメモリ・セル（１０）のソ
ース領域（１５２）が共通ソース線（ＣＳ）を形成する
ことを特徴とする請求項１および２のいずれか１項に記
載の方法。 - 【請求項４】 各メモリ・セル（１０）が、半導体基板
（１００）内に形成されたソース（１５２）とドレイン
（１５４）とチャネル（１５６）と、前記チャネル（１
５６）に重なり、第１の誘電層（１２２）と浮遊ゲート
（１２４）と第２の誘電層（１２６）と制御ゲート（１
２８）とを含むゲート構造（１２０）とを含む、行（２
０）と列（２２）として構成されたメモリ・セル（１
０）のアレイから形成された不揮発性メモリ・デバイス
であって、各前記セル（１０）がウェル（５０）内に形
成され、前記列（２２）に対して平行な方向に沿って前
記基板（１００）内に形成され、列（２２）内の各セル
（１０）を隣接する列（２２）内の他のセル（１０）か
ら分離する絶縁トレンチ（２００）をさらに含む不揮発
性メモリ・デバイス。 - 【請求項５】 前記絶縁トレンチ（２００）が周期的な
間隔で中断され、それによって前記メモリ・セル（１
０）の前記ソース領域（１５２）が共通ソース線（Ｃ
Ｓ）を形成することを特徴とする請求項４に記載の不揮
発性メモリ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98111779.9 | 1998-06-26 | ||
| EP98111779A EP0967654A1 (en) | 1998-06-26 | 1998-06-26 | Non-volatile semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031307A true JP2000031307A (ja) | 2000-01-28 |
Family
ID=8232177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181355A Pending JP2000031307A (ja) | 1998-06-26 | 1999-06-28 | 不揮発性半導体メモリ・デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6346443B1 (ja) |
| EP (1) | EP0967654A1 (ja) |
| JP (1) | JP2000031307A (ja) |
| TW (1) | TW434551B (ja) |
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