JP2000031093A - Fabrication of semiconductor device - Google Patents

Fabrication of semiconductor device

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JP2000031093A
JP2000031093A JP10211982A JP21198298A JP2000031093A JP 2000031093 A JP2000031093 A JP 2000031093A JP 10211982 A JP10211982 A JP 10211982A JP 21198298 A JP21198298 A JP 21198298A JP 2000031093 A JP2000031093 A JP 2000031093A
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Japan
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film
semiconductor region
semiconductor
compound
forming
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JP10211982A
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Japanese (ja)
Inventor
Hirobumi Sumi
博文 角
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Original Assignee
Sony Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a method for fabricating a semiconductor device having excellent characteristics in which a semiconductor region having a smooth interface can be formed along with an overlying uninsulating film. SOLUTION: After an oxide film is removed from the surface of a diffusion layer 17 and a poly-Si film 14 by etching with a liquid containing hydrofluoric acid of pH 3 or below, a Ti film is deposited and heat treated to form a TiSi2 film 21. Since the liquid containing hydrofluoric acid has pH of 3 or below, etching of crystal surface is suppressed even if the diffusion layer 17 having high donor or acceptor concentration and the poly-Si film 14 are subjected to over etching and the surface is not roughened. Furthermore, a smooth interface can be obtained because the TiSi2 film 21 is formed after etching.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本願の発明は、半導体領域上
に非絶縁膜を形成する半導体装置の製造方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which a non-insulating film is formed on a semiconductor region.

【０００２】[0002]

【従来の技術】半導体装置を微細化するためには、電界
効果トランジスタのソース／ドレイン領域等になってい
る拡散層の幅やゲート配線等になっている配線の幅を狭
くする必要があり、また、ゲート長を短くすることによ
る短チャネル効果を抑制するために、拡散層を浅くする
必要がある。2. Description of the Related Art In order to miniaturize a semiconductor device, it is necessary to reduce the width of a diffusion layer serving as a source / drain region of a field effect transistor and the width of a wiring serving as a gate wiring. Further, in order to suppress the short channel effect caused by shortening the gate length, it is necessary to make the diffusion layer shallow.

【０００３】しかし、拡散層や配線の幅を狭くしたり拡
散層を浅くしたりすると、拡散層や配線のシート抵抗が
増大して、高速・低消費電力の半導体装置を製造するこ
とが困難になる。そこで、半導体基板に形成されている
拡散層や半導体で形成されている配線の表面、つまり、
半導体領域の表面に自己整合的に、半導体と金属との低
抵抗の化合物膜であるＴｉＳｉ2 膜やＣｏＳｉ2 膜等を
形成する構造が考えられている。However, when the width of the diffusion layer or the wiring is reduced or the diffusion layer is made shallow, the sheet resistance of the diffusion layer or the wiring increases, which makes it difficult to manufacture a semiconductor device with high speed and low power consumption. Become. Therefore, the surface of the diffusion layer formed on the semiconductor substrate or the wiring formed of the semiconductor, that is,
A structure in which a TiSi 2 film, a CoSi 2 film, or the like, which is a low-resistance compound film of a semiconductor and a metal, is formed on the surface of the semiconductor region in a self-aligned manner has been considered.

【０００４】図８は、この様な構造を有するデュアルゲ
ート構造のＣＭＯＳトランジスタの製造方法の第１従来
例を示している。この第１従来例では、図８（ａ）に示
す様に、Ｓｉ基板１１の表面に素子分離酸化膜としての
ＳｉＯ2 膜１２とゲート酸化膜としてのＳｉＯ2 膜１３
とを形成し、厚さ２００ｎｍ程度の多結晶Ｓｉ膜１４で
幅１５０ｎｍ程度のゲート配線を形成する。FIG. 8 shows a first conventional example of a method of manufacturing a CMOS transistor having a dual gate structure having such a structure. In this first conventional example, as shown in FIG. 8A, an SiO 2 film 12 as an element isolation oxide film and an SiO 2 film 13 as a gate oxide film are formed on the surface of a Si substrate 11.
Is formed, and a gate wiring having a width of about 150 nm is formed with the polycrystalline Si film 14 having a thickness of about 200 nm.

【０００５】その後、多結晶Ｓｉ膜１４及びＳｉＯ2 膜
１２をマスクにして、ＮＭＯＳトランジスタの形成領域
にはＡｓをイオン注入し、ＰＭＯＳトランジスタの形成
領域にはＢをイオン注入して、ＬＤＤ構造のソース／ド
レイン領域を構成する低濃度の拡散層１５を形成する。Thereafter, using the polycrystalline Si film 14 and the SiO 2 film 12 as masks, As is ion-implanted into the NMOS transistor formation region, and B is ion-implanted into the PMOS transistor formation region, thereby forming an LDD structure. A low concentration diffusion layer 15 forming the source / drain regions is formed.

【０００６】次に、図８（ｂ）に示す様に、ＳｉＯ2 膜
等から成る絶縁膜１６でゲート配線の側壁スペーサを形
成する。そして、多結晶Ｓｉ膜１４、絶縁膜１６及びＳ
ｉＯ2 膜１２をマスクにして、ＮＭＯＳトランジスタの
形成領域にはＡｓをイオン注入し、ＰＭＯＳトランジス
タの形成領域にはＢＦ2 をイオン注入して、ＬＤＤ構造
のソース／ドレイン領域を構成する高濃度の拡散層１７
を形成する。Next, as shown in FIG. 8B, a side wall spacer of a gate wiring is formed by an insulating film 16 made of an SiO 2 film or the like. Then, the polycrystalline Si film 14, insulating film 16 and S
Using the iO 2 film 12 as a mask, As is ion-implanted into a region for forming an NMOS transistor, and BF 2 is ion-implanted into a region for forming a PMOS transistor, to thereby form a high-concentration source / drain region having an LDD structure. Diffusion layer 17
To form

【０００７】次に、拡散層１７及び多結晶Ｓｉ膜１４の
表面における自然酸化膜（図示せず）をフッ酸系薬液に
よるエッチングで完全に除去してから、Ｔｉ膜（図示せ
ず）を全面に堆積させる。そして、図８（ｃ）に示す様
に、第１段階の熱処理で拡散層１７及び多結晶Ｓｉ膜１
４とＴｉ膜とを化合反応させてＴｉＳｉ2 膜２１を選択
的に形成し、アンモニア過水等に浸すことによって、Ｓ
ｉＯ2 膜１２及び絶縁膜１６上に未反応のまま残ってい
るＴｉ膜を選択的に除去する。Next, after the natural oxide film (not shown) on the surface of the diffusion layer 17 and the polycrystalline Si film 14 is completely removed by etching with a hydrofluoric acid-based chemical, the Ti film (not shown) is entirely covered. To be deposited. Then, as shown in FIG. 8C, the diffusion layer 17 and the polycrystalline Si film 1 are subjected to the first stage heat treatment.
4 and a Ti film to form a TiSi 2 film 21 selectively, and by immersing the film in ammonia peroxide, etc.
The Ti film remaining unreacted on the iO 2 film 12 and the insulating film 16 is selectively removed.

【０００８】その後、第２段階の熱処理でＴｉＳｉ2 膜
２１を低抵抗な結晶相に相転移させる。なお、拡散層１
７及び多結晶Ｓｉ膜１４の表面における自然酸化膜を除
去するために用いたフッ酸系薬液には酸化膜のエッチン
グ速度を高めるためにフッ化アンモニウムが含まれてお
り、このフッ酸系薬液のｐＨは７．２である。Then, the TiSi 2 film 21 undergoes a phase transition to a low-resistance crystal phase by a second-stage heat treatment. The diffusion layer 1
7 and the hydrofluoric acid-based chemical used for removing the natural oxide film on the surface of the polycrystalline Si film 14 contain ammonium fluoride in order to increase the etching rate of the oxide film. pH is 7.2.

【０００９】次に、図８（ｄ）に示す様に、層間絶縁膜
としてのＳｉＯ2 膜２２を堆積させ、ＴｉＳｉ2 膜２１
に達する接続孔２３をＳｉＯ2 膜２２に形成し、密着層
としてのＴｉＮ／Ｔｉ膜２４及びプラグとしてのＷ膜２
５で接続孔２３を埋める。そして、バリアメタル膜とし
てのＴｉ膜２６及びＡｌ−Ｓｉ膜等であるＡｌ系合金膜
２７で配線を形成し、更に従来公知の工程を実行して、
このＭＯＳトランジスタを完成させる。Next, as shown in FIG. 8D, a SiO 2 film 22 as an interlayer insulating film is deposited, and a TiSi 2 film 21 is formed.
Is formed in the SiO 2 film 22, the TiN / Ti film 24 as an adhesion layer and the W film 2 as a plug are formed.
5 is used to fill the connection hole 23. Then, a wiring is formed by a Ti film 26 as a barrier metal film and an Al-based alloy film 27 such as an Al-Si film, and a conventionally known process is performed.
This MOS transistor is completed.

【００１０】また、ＴｉＳｉ2 膜２１を形成するための
Ｔｉ膜の代わりにＣｏ膜とこのＣｏ膜を覆うＴｉＮ膜と
を堆積させて、ＴｉＳｉ2 膜２１の代わりにＣｏＳｉ2
膜を形成する第２従来例も知られている（例えば、ＩＥ
ＤＭ１９９５、ｐ．４４９−４５２）。Further, by depositing a TiN film covering the Co film and Co film in place of the Ti film for forming the TiSi 2 film 21, CoSi 2 in place of the TiSi 2 film 21
A second conventional example of forming a film is also known (for example, IE
DM 1995, p. 449-452).

【００１１】[0011]

【発明が解決しようとする課題】ところが、図８に示し
た第１従来例及び上述の第２従来例の何れにおいても、
ｐＨが７．２のフッ酸系薬液によるエッチングで拡散層
１７及び多結晶Ｓｉ膜１４の表面における自然酸化膜を
除去してから、Ｔｉ膜またはＣｏ膜を堆積させる。図９
はフッ酸系薬液によるエッチングを行った直後の状態を
観察した結果を示しており、図９（ａ）（ｂ）はＮＭＯ
Ｓトランジスタ、図９（ｃ）はＰＭＯＳトランジスタを
夫々示している。However, in both the first conventional example and the second conventional example shown in FIG.
After the natural oxide film on the surface of the diffusion layer 17 and the surface of the polycrystalline Si film 14 is removed by etching with a hydrofluoric acid chemical having a pH of 7.2, a Ti film or a Co film is deposited. FIG.
9A and 9B show the results obtained by observing the state immediately after the etching with the hydrofluoric acid-based chemical solution, and FIGS.
FIG. 9C shows an S transistor and a PMOS transistor, respectively.

【００１２】この観察結果から、Ａｓの濃度が高いＮＭ
ＯＳトランジスタの拡散層１７や多結晶Ｓｉ膜１４の表
面が特に荒れていることが判明した。そして、この様に
表面が荒れている拡散層１７や多結晶Ｓｉ膜１４の表面
にＴｉＳｉ2 膜２１やＣｏＳｉ2 膜を形成すると、拡散
層１７の接合に対するＴｉＳｉ2 膜２１やＣｏＳｉ2膜
によるスパイクの発生が多くて、接合リーク電流の多い
ことも判明した。From the results of this observation, it was found that NM with a high As concentration
It has been found that the surfaces of the diffusion layer 17 and the polycrystalline Si film 14 of the OS transistor are particularly rough. When the TiSi 2 film 21 or the CoSi 2 film is formed on the surface of the roughened diffusion layer 17 or the polycrystalline Si film 14 as described above, a spike due to the TiSi 2 film 21 or the CoSi 2 film against the bonding of the diffusion layer 17 is obtained. It was also found that there were many occurrences of junction leakage current.

【００１３】また、図８に示した第１従来例ではＴｉＳ
ｉ2 膜２１を形成するが、ＴｉＳｉ2 はＳｉ中の不純物
と反応するので、ドナーやアクセプタの濃度が高く且つ
幅が狭い拡散層１７や多結晶Ｓｉ膜１４上では、図８
（ｃ）（ｄ）に示した様に、ＴｉＳｉ2 膜２１が凝集す
る。しかも、既述の様に拡散層１７が浅いので、拡散層
１７上のＴｉＳｉ2 膜２１は更に凝集し易い。In the first conventional example shown in FIG.
Although the i 2 film 21 is formed, since TiSi 2 reacts with impurities in Si, the concentration of the donor and the acceptor is high and the width of the diffusion layer 17 and the polycrystalline Si film 14 having a small width is lower than that of FIG.
(C) As shown in (d), the TiSi 2 film 21 aggregates. Moreover, since the diffusion layer 17 is shallow as described above, the TiSi 2 film 21 on the diffusion layer 17 is more likely to aggregate.

【００１４】このため、図８に示した第１従来例では、
ＴｉＳｉ2 膜２１を形成しても、拡散層１７や多結晶Ｓ
ｉ膜１４とその表面のＴｉＳｉ2 膜２１との全体のシー
ト抵抗が低減しないという細線効果が生じ易くて、微細
で且つ高速・低消費電力の半導体装置を製造することが
困難であった。Therefore, in the first conventional example shown in FIG.
Even if the TiSi 2 film 21 is formed, the diffusion layer 17 and the polycrystalline S
The thin line effect that the overall sheet resistance of the i-film 14 and the TiSi 2 film 21 on the surface thereof does not decrease easily occurs, and it has been difficult to manufacture a fine semiconductor device with high speed and low power consumption.

【００１５】これに対して、拡散層１７や多結晶Ｓｉ膜
１４におけるドナーやアクセプタの濃度を低くすれば、
ＴｉＳｉ2 膜２１の凝集を抑制することができる。しか
し、多結晶Ｓｉ膜１４におけるドナーやアクセプタの濃
度が低いと、多結晶Ｓｉ膜１４が空乏化し、ゲート酸化
膜であるＳｉＯ2 膜１３の見かけ上の厚さが増大して、
今度はＭＯＳトランジスタのチャネル電流駆動能力が低
下してしまう。On the other hand, if the concentrations of donors and acceptors in the diffusion layer 17 and the polycrystalline Si film 14 are reduced,
Aggregation of the TiSi 2 film 21 can be suppressed. However, when the concentration of the donor or the acceptor in the polycrystalline Si film 14 is low, the polycrystalline Si film 14 is depleted, and the apparent thickness of the SiO 2 film 13 as the gate oxide film increases,
This time, the channel current driving capability of the MOS transistor is reduced.

【００１６】一方、上述の第２従来例の様にＴｉＳｉ2
膜２１の代わりにＣｏＳｉ2 膜を形成すると、ＣｏＳｉ
2 はＳｉ中の不純物と反応しないので、ドナーやアクセ
プタの濃度が高く且つ幅が狭い拡散層１７や多結晶Ｓｉ
膜１４上でも、ＣｏＳｉ2 膜は凝集しない。しかし、拡
散層１７や多結晶Ｓｉ膜１４におけるドナーやアクセプ
タの濃度が高い場合においてＣｏＳｉ2 膜を形成するた
めのＣｏ膜を覆うＴｉＮ膜が薄いと、図１０に示す様に
ＣｏＳｉ2 膜のシート抵抗が増大する。On the other hand, as in the second conventional example, TiSi 2
When a CoSi 2 film is formed instead of the film 21, CoSi 2
2 does not react with impurities in Si, so that the concentration of donors and acceptors is high and the
Even on the film 14, the CoSi 2 film does not aggregate. However, when the diffusion layer 17 and the polycrystalline Si film in the case of high concentration of donors and acceptors in 14 CoSi 2 film is TiN film covering the Co film for forming a thin, the CoSi 2 film as shown in FIG. 10 sheets The resistance increases.

【００１７】これは、薄いＴｉＮ膜では化合反応のため
の熱処理時にＣｏ膜の酸化を防止することができず、拡
散層１７や多結晶Ｓｉ膜１４とＣｏ膜とを均一に化合反
応させることができなくて、拡散層１７や多結晶Ｓｉ膜
１４の表面にＣｏＳｉ2 膜を均一な厚さで形成すること
ができないためであると考えられる。This is because a thin TiN film cannot prevent the Co film from being oxidized during the heat treatment for the compounding reaction, and can cause the compounding reaction between the diffusion layer 17 and the polycrystalline Si film 14 and the Co film uniformly. This is probably because a CoSi 2 film cannot be formed with a uniform thickness on the surface of the diffusion layer 17 or the polycrystalline Si film 14.

【００１８】これに対して、図１０からも明らかな様
に、Ｃｏ膜を覆うＴｉＮ膜を厚くすれば、ＣｏＳｉ2 膜
のシート抵抗を低減させることができる。しかし、Ｔｉ
Ｎは１０-9Ｐａ程度の大きな応力を有しているので、Ｔ
ｉＮ膜が厚いと、化合反応のための熱処理時にＴｉＮ膜
から拡散層１７へ大きな応力が作用する。このため、第
１段階の熱処理の温度によっては拡散層１７の接合に対
するＣｏＳｉ2 膜によるスパイクの発生が多くなって、
今度は接合リーク電流が多くなってしまう。On the other hand, as is clear from FIG. 10, the sheet resistance of the CoSi 2 film can be reduced by increasing the thickness of the TiN film covering the Co film. However, Ti
Since N has a large stress of about 10 -9 Pa, T
When the iN film is thick, a large stress acts on the diffusion layer 17 from the TiN film at the time of heat treatment for a chemical reaction. For this reason, depending on the temperature of the first stage heat treatment, spikes due to the CoSi 2 film with respect to the junction of the diffusion layer 17 increase,
This time, the junction leakage current increases.

【００１９】ＣｏＳｉ2 膜によるスパイクの発生は、第
２段階の熱処理の温度を従来の７００℃から８５０℃ま
で高めることによって防止できることが知られている。
しかし、これによって接合リーク電流の発生を防止でき
るが、今度はＣｏＳｉ2 膜に細線効果が生じ易くなる。It is known that the occurrence of spikes due to the CoSi 2 film can be prevented by increasing the temperature of the second stage heat treatment from the conventional 700 ° C. to 850 ° C.
However, this can prevent the occurrence of a junction leak current, but this time, the thin line effect easily occurs in the CoSi 2 film.

【００２０】図１１は、このことを示しており、ウェハ
上の位置１〜９に種々の幅の配線を多結晶Ｓｉ膜で形成
し、この多結晶Ｓｉ膜の表面にＣｏＳｉ2 膜を形成する
際に、第１段階の熱処理は共に５５０℃で行うが、第２
段階の熱処理を７００℃で行った場合と８００℃で行っ
た場合との配線のシート抵抗を示している。FIG. 11 illustrates this, in which wirings of various widths are formed of polycrystalline Si films at positions 1 to 9 on the wafer, and a CoSi 2 film is formed on the surface of the polycrystalline Si film. In this case, the first stage heat treatment is performed at 550 ° C.
The graph shows the sheet resistance of the wiring when the heat treatment in the step is performed at 700 ° C. and when the heat treatment is performed at 800 ° C.

【００２１】なお、以上の説明では拡散層１７や多結晶
Ｓｉ膜１４の表面にシリサイド膜を形成する場合につい
て述べたが、半導体基板上にエピタキシャル層を形成す
る場合や接続孔を埋める金属膜を形成する場合等にも、
これらの形成に先立って、半導体基板の表面や接続孔内
に露出している拡散層の表面等をフッ酸含有液でエッチ
ングするので、このエッチング後の表面の荒れが問題に
なる。In the above description, the case where the silicide film is formed on the surface of the diffusion layer 17 or the polycrystalline Si film 14 has been described. However, the case where the epitaxial layer is formed on the semiconductor substrate or the case where the metal film filling the connection hole is formed. Also when forming,
Prior to these formations, the surface of the semiconductor substrate, the surface of the diffusion layer exposed in the connection holes, and the like are etched with a hydrofluoric acid-containing solution, so that the surface roughness after the etching becomes a problem.

【００２２】従って、本願の発明は、界面の滑らかな半
導体領域とその上の非絶縁膜とを形成することができ
て、特性の優れた半導体装置を製造することができる半
導体装置の製造方法を提供することを目的としている。Accordingly, the present invention provides a method for manufacturing a semiconductor device capable of forming a semiconductor region having a smooth interface and a non-insulating film thereon, thereby manufacturing a semiconductor device having excellent characteristics. It is intended to provide.

【００２３】[0023]

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、半導体領域の表面をエッチングして
酸化膜を除去するためのフッ酸含有液のｐＨが３以下で
あるので、ドナーやアクセプタの濃度が高い半導体領域
に過剰なエッチング処理を施しても、その結晶面のエッ
チングが抑制されて、半導体領域の表面が荒れない。そ
して、エッチング後の半導体領域上に非絶縁膜を形成す
るので、界面の滑らかな半導体領域とその上の非絶縁膜
とを形成することができる。In the method of manufacturing a semiconductor device according to the present invention, the pH of the hydrofluoric acid-containing solution for etching the surface of the semiconductor region to remove the oxide film is 3 or less. Even if an excessive etching process is performed on a semiconductor region having a high concentration of acceptors or acceptors, the etching of the crystal plane is suppressed and the surface of the semiconductor region is not roughened. Since the non-insulating film is formed on the semiconductor region after the etching, the semiconductor region having a smooth interface and the non-insulating film thereon can be formed.

【００２４】請求項１０に係る半導体装置の製造方法で
は、形成すべき半導体領域の最小線幅以下の結晶粒径を
有する複数層の半導体膜を積層させた積層半導体膜で半
導体領域を形成するので、半導体領域の表面の凹凸が少
ない。In the method of manufacturing a semiconductor device according to the tenth aspect, the semiconductor region is formed by a stacked semiconductor film in which a plurality of semiconductor films having a crystal grain size smaller than the minimum line width of the semiconductor region to be formed are stacked. In addition, there are few irregularities on the surface of the semiconductor region.

【００２５】このため、半導体領域の表面をエッチング
して酸化膜を除去するためのフッ酸含有液のｐＨが７．
２以下であるにも拘らず、ドナーやアクセプタの濃度が
高い半導体領域に過剰なエッチング処理を施しても、そ
の結晶面のエッチングが抑制されて、半導体領域の表面
が荒れない。そして、エッチング後の半導体領域上に非
絶縁膜を形成するので、界面の滑らかな半導体領域とそ
の上の非絶縁膜とを形成することができる。For this reason, the pH of the hydrofluoric acid-containing solution for etching the surface of the semiconductor region to remove the oxide film has a pH of 7.
Despite being 2 or less, even if an excessive etching treatment is performed on a semiconductor region having a high donor or acceptor concentration, the etching of the crystal plane is suppressed and the surface of the semiconductor region is not roughened. Since the non-insulating film is formed on the semiconductor region after the etching, the semiconductor region having a smooth interface and the non-insulating film thereon can be formed.

【００２６】請求項２、１１に係る半導体装置の製造方
法では、半導体領域とその上の金属膜とを熱処理で化合
反応させて半導体と金属との化合物膜を半導体領域の表
面に形成する前段階として、界面の滑らかな半導体領域
とその上の金属膜とを形成することができる。このた
め、ドナーやアクセプタの濃度が高い半導体領域の表面
にも半導体と金属との滑らかな化合物膜を形成すること
ができて、半導体領域の拡散層の接合に対する半導体と
金属との化合物膜によるスパイクの発生が少ない。According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a compound film of a semiconductor and a metal on a surface of the semiconductor region by causing a chemical reaction between the semiconductor region and the metal film thereon; As a result, a semiconductor region having a smooth interface and a metal film thereon can be formed. For this reason, a smooth compound film of the semiconductor and the metal can be formed also on the surface of the semiconductor region where the concentration of the donor and the acceptor is high, and a spike caused by the compound film of the semiconductor and the metal with respect to the junction of the diffusion layer of the semiconductor region. Less occurrence.

【００２７】請求項３、４、１２、１３に係る半導体装
置の製造方法では、半導体領域外への化合物膜の形成を
防止するための２段階の熱処理のうちで相対的に高温の
第２の熱処理の温度が７００℃以下であるので、幅の狭
い半導体領域にも半導体と金属、特にＣｏ、との低シー
ト抵抗の化合物膜を形成することができる。In the method for manufacturing a semiconductor device according to the third, fourth, twelfth, and thirteenth aspects, a relatively high temperature second heat treatment is used in a two-stage heat treatment for preventing formation of a compound film outside a semiconductor region. Since the temperature of the heat treatment is 700 ° C. or lower, a compound film of a semiconductor and a metal, particularly, Co, having a low sheet resistance can be formed even in a narrow semiconductor region.

【００２８】請求項５、１４に係る半導体装置の製造方
法では、質量の重いＡｓをドナーとして５×１０15／ｃ
ｍ2 以上のドーズ量で半導体領域にイオン注入するので
半導体領域の表面を非晶質化することができ、しかも、
界面の滑らかな半導体領域とその上の金属膜とを形成す
ることができるので、半導体領域と金属膜とを均一に化
合反応させることができる。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device, 5 × 10 15 / c is used as a heavy As donor.
Since ions are implanted into the semiconductor region at a dose of at least m 2, the surface of the semiconductor region can be made amorphous, and
Since the semiconductor region having a smooth interface and the metal film thereon can be formed, the semiconductor region and the metal film can be uniformly reacted with each other.

【００２９】このため、半導体と金属との化合物膜を半
導体領域の表面に均一な厚さで形成することができて、
半導体と金属との化合物膜のシート抵抗を更に低減させ
ることができる。しかも、Ａｓのドーズ量が５×１０15
／ｃｍ2 以上と多いので、半導体と金属との化合物膜を
半導体領域の表面に形成しても半導体領域の空乏化を抑
制することができる。Therefore, a compound film of a semiconductor and a metal can be formed on the surface of the semiconductor region with a uniform thickness.
The sheet resistance of the compound film of the semiconductor and the metal can be further reduced. Moreover, the dose amount of As is 5 × 10 15
/ Cm 2 or more, the depletion of the semiconductor region can be suppressed even when a compound film of a semiconductor and a metal is formed on the surface of the semiconductor region.

【００３０】請求項６、１５に係る半導体装置の製造方
法では、最下層がＣｏ膜である積層金属膜を半導体領域
上に形成するので、ドナーやアクセプタの濃度が高い半
導体領域の幅が狭く且つ厚さが薄くても、半導体とＣｏ
との化合物が半導体領域中の不純物と反応しなくて、半
導体領域とＣｏ膜とを均一に化合反応させることができ
る。In the method of manufacturing a semiconductor device according to the sixth and fifteenth aspects, the laminated metal film whose lowermost layer is a Co film is formed on the semiconductor region, so that the width of the semiconductor region having a high donor or acceptor concentration is narrow and Semiconductor and Co
The compound of the above does not react with impurities in the semiconductor region, and the semiconductor region and the Co film can be uniformly reacted.

【００３１】しかも、Ｃｏ膜上にＴｉ膜またはＷ膜を積
層させるので、化合反応時におけるＣｏ膜の酸化を防止
することができ、このことによっても、半導体領域とＣ
ｏ膜とを均一に化合反応させることができる。従って、
半導体とＣｏとの化合物膜を半導体領域の表面に均一な
厚さで形成することができて、半導体とＣｏとの化合物
膜のシート抵抗を低減させることができる。Further, since the Ti film or the W film is laminated on the Co film, it is possible to prevent the oxidation of the Co film during the compounding reaction.
o The compound can be uniformly reacted with the film. Therefore,
The compound film of the semiconductor and Co can be formed with a uniform thickness on the surface of the semiconductor region, and the sheet resistance of the compound film of the semiconductor and Co can be reduced.

【００３２】また、Ｃｏ膜上にＴｉ膜またはＷ膜を積層
させるので、化合反応時におけるＴｉ膜またはＷ膜から
半導体領域への応力が小さくて半導体領域の拡散層の接
合に対する半導体とＣｏとの化合物膜によるスパイクの
発生が少なく、化合反応時における耐熱性も高くて熱処
理に対する余裕も大きい。Further, since the Ti film or the W film is laminated on the Co film, the stress from the Ti film or the W film to the semiconductor region at the time of the compounding reaction is small, and the bonding between the semiconductor and Co with respect to the junction of the diffusion layer in the semiconductor region. Spikes are less likely to occur due to the compound film, the heat resistance during the compounding reaction is high, and the room for heat treatment is large.

【００３３】請求項７、１６に係る半導体装置の製造方
法では、Ｃｏ膜上に積層させるＴｉ膜またはＷ膜の厚さ
が６ｎｍ以上１０ｎｍ以下であるので、化合反応時にお
けるＣｏ膜の酸化を防止して半導体とＣｏとの化合物膜
のシート抵抗を低減させることと、Ｔｉ膜またはＷ膜か
らＣｏ膜に対する応力を小さくして半導体領域の拡散層
の接合に対する半導体とＣｏとの化合物膜のスパイクの
発生を少なくすることとを、両立させることができる。In the method of manufacturing a semiconductor device according to claims 7 and 16, since the thickness of the Ti film or the W film laminated on the Co film is 6 nm or more and 10 nm or less, the oxidation of the Co film during the compounding reaction is prevented. To reduce the sheet resistance of the compound film of the semiconductor and Co, and to reduce the stress on the Co film from the Ti film or the W film to reduce the spike of the compound film of the semiconductor and Co with the junction of the diffusion layer in the semiconductor region. Reducing the occurrence can be achieved at the same time.

【００３４】請求項８、１７に係る半導体装置の製造方
法では、ドナーとしての不純物がＡｓ、ＰまたはＳｂの
何れかであり、アクセプタとしての不純物がＢ、Ｂ化合
物、ＩｎまたはＧａの何れかであるので、半導体領域に
含有させる不純物の選択範囲が広い。In the method of manufacturing a semiconductor device according to claims 8 and 17, the impurity as a donor is any of As, P, or Sb, and the impurity as an acceptor is any of B, a B compound, In, or Ga. Therefore, the selection range of impurities to be contained in the semiconductor region is wide.

【００３５】請求項９、１８に係る半導体装置の製造方
法では、ＴｉＳｉ2 膜、ＣｏＳｉ2膜、ＮｉＳｉ膜、Ｎ
ｉＳｉ2 膜、Ｎｉ2 Ｓｉ膜、ＰｔＳｉ膜、Ｐｔ2 Ｓｉ
膜、ＺｒＳｉ2 膜、ＩｎＳｉ2 膜、ＨｆＳｉ2 膜、Ｐｄ
2 Ｓｉ膜、ＰｄＳｉ膜、ＰｄＳｉ2 膜、ＰｄＳｉ3 膜ま
たはＰｄＳｉ4 膜の何れかを化合物膜として形成するの
で、半導体領域の表面に形成する半導体と金属との化合
物膜の選択範囲が広い。In the method for manufacturing a semiconductor device according to the ninth and eighteenth aspects, the TiSi 2 film, the CoSi 2 film, the NiSi film, the N
iSi 2 film, Ni 2 Si film, PtSi film, Pt 2 Si
Film, ZrSi 2 film, InSi 2 film, HfSi 2 film, Pd
2 Si film, PdSi film, PdSi 2 film, because it forms a compound film of either PdSi 3 film or PdSi 4 film, selection of a compound film of the semiconductor and the metal forming the surface of the semiconductor region is wide.

【００３６】[0036]

【発明の実施の形態】以下、デュアルゲート構造のＣＭ
ＯＳトランジスタにおける拡散層及びゲート配線の表面
に自己整合的にシリサイド膜を形成する場合に適用した
本願の発明の第１〜第４実施形態を、図１〜７を参照し
ながら説明する。図１が、第１実施形態を示している。
この第１実施形態では、図１（ａ）に示す様に、Ｓｉ基
板１１の表面に素子分離酸化膜としてのＳｉＯ2 膜１２
とゲート酸化膜としてのＳｉＯ 2 膜１３とを形成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a CM having a dual gate structure will be described.
Surface of diffusion layer and gate wiring in OS transistor
Applied when forming silicide film in a self-aligned manner
First to fourth embodiments of the present invention will be described with reference to FIGS.
I will explain it. FIG. 1 shows a first embodiment.
In the first embodiment, as shown in FIG.
SiO as an element isolation oxide film on the surface of the plate 11TwoMembrane 12
And SiO as a gate oxide film TwoA film 13 is formed.

【００３７】その後、下記の条件のＣＶＤ法で厚さ２０
０ｎｍの多結晶Ｓｉ膜１４を堆積させ、幅１５０ｎｍ程
度のゲート配線のパターンに多結晶Ｓｉ膜１４上でレジ
スト（図示せず）を加工する。そして、レジストをマス
クにして下記の条件のドライエッチングを多結晶Ｓｉ膜
１４に施して、ゲート配線を形成する。Thereafter, a thickness of 20 was obtained by a CVD method under the following conditions.
A 0 nm polycrystalline Si film 14 is deposited, and a resist (not shown) is processed on the polycrystalline Si film 14 to form a gate wiring pattern having a width of about 150 nm. Then, dry etching is performed on the polycrystalline Si film 14 under the following conditions using a resist as a mask to form a gate wiring.

【００３８】多結晶Ｓｉ膜のＣＶＤ条件 ガス：ＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００
ｓｃｃｍ 圧力：７０Ｐａ 基板温度：６１０℃CVD conditions for polycrystalline Si film Gas: SiH 4 / He / N 2 = 100/400/200
sccm Pressure: 70 Pa Substrate temperature: 610 ° C

【００３９】多結晶Ｓｉ膜のドライエッチング条件 ガス：Ｃｌ2 ／Ｏ2 ／ＨＢｒ＝７５／２／１２０ｓｃｃ
ｍ 圧力：１Ｐａ 高周波電力：６０Ｗ マイクロ波電力：８５０ＷDry etching conditions for polycrystalline Si film Gas: Cl 2 / O 2 / HBr = 75/2/120 scc
m Pressure: 1 Pa High frequency power: 60 W Microwave power: 850 W

【００４０】その後、多結晶Ｓｉ膜１４及びＳｉＯ2 膜
１２をマスクにして、共に３０ｋｅＶの加速エネルギー
及び１×１０13／ｃｍ2 のドーズ量で、ＮＭＯＳトラン
ジスタの形成領域にはＡｓをイオン注入し、ＰＭＯＳト
ランジスタの形成領域にはＢをイオン注入して、ＬＤＤ
構造のソース／ドレイン領域を構成する低濃度の拡散層
１５を形成する。Thereafter, using the polycrystalline Si film 14 and the SiO 2 film 12 as masks, As is ion-implanted into the NMOS transistor formation region at an acceleration energy of 30 keV and a dose of 1 × 10 13 / cm 2. B is ion-implanted into the formation region of the PMOS transistor,
A low concentration diffusion layer 15 forming the source / drain regions of the structure is formed.

【００４１】次に、下記の条件のＣＶＤ法で厚さ１０ｎ
ｍのＳｉＯ2 膜を堆積させ、更に、下記の条件のＣＶＤ
法で厚さ３０ｎｍのＳｉＮ膜を堆積させる。そして、こ
れらのＳｉＮ膜及びＳｉＯ2 膜の全面に下記の条件のエ
ッチバックを施して、図１（ｂ）に示す様に、ＳｉＯ2
膜及びＳｉＮ膜から成る絶縁膜１６でゲート配線の側壁
スペーサを形成する。Next, a 10-n-thick film was formed by CVD under the following conditions.
m of SiO 2 film and CVD under the following conditions
A SiN film having a thickness of 30 nm is deposited by the method. Then, by performing etching back of the following conditions over the entire surface of the SiN film and the SiO 2 film, as shown in FIG. 1 (b), SiO 2
The side wall spacer of the gate wiring is formed by the insulating film 16 composed of the film and the SiN film.

【００４２】ＳｉＯ2 膜のＣＶＤ条件 ガス：ＴＥＯＳ＝５０ｓｃｃｍ 圧力：４０Ｐａ 温度：７２０℃CVD conditions for SiO 2 film Gas: TEOS = 50 sccm Pressure: 40 Pa Temperature: 720 ° C.

【００４３】ＳｉＮ膜のＣＶＤ条件 ガス：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝０．０５／０．
２／０．２ｓｌｍ １ 圧力：７０Ｐａ 温度：７６０℃CVD conditions for SiN film Gas: SiH 2 Cl 2 / NH 3 / N 2 = 0.05 / 0.
2 / 0.2 slm 1 Pressure: 70 Pa Temperature: 760 ° C

【００４４】ＳｉＯ2 膜及びＳｉＮ膜のエッチバック条
件 ガス：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ 高周波電力：１２００Ｗ 圧力：２ＰａEtchback conditions for SiO 2 film and SiN film Gas: C 4 F 8 = 50 sccm High frequency power: 1200 W Pressure: 2 Pa

【００４５】その後、多結晶Ｓｉ膜１４、絶縁膜１６及
びＳｉＯ2 膜１２をマスクにして、ＮＭＯＳトランジス
タの形成領域には６０ｋｅＶの加速エネルギー及び３×
１０15／ｃｍ2 のドーズ量でＡｓをイオン注入し、ＰＭ
ＯＳトランジスタの形成領域には４０ｋｅＶの加速エネ
ルギー及び３×１０15／ｃｍ2 のドーズ量でＢＦ2 をイ
オン注入して、ＬＤＤ構造のソース／ドレイン領域を構
成する高濃度の拡散層１７を形成する。そして、１００
０℃程度の短時間熱処理で拡散層１５、１７中の不純物
を活性化させる。After that, using the polycrystalline Si film 14, the insulating film 16 and the SiO 2 film 12 as a mask, the region for forming the NMOS transistor has an acceleration energy of 60 keV and 3 ×
As ions are implanted at a dose of 10 15 / cm 2 and PM
BF 2 is ion-implanted into the OS transistor formation region at an acceleration energy of 40 keV and a dose of 3 × 10 15 / cm 2 to form a high-concentration diffusion layer 17 constituting a source / drain region having an LDD structure. . And 100
The impurities in the diffusion layers 15 and 17 are activated by a short-time heat treatment at about 0 ° C.

【００４６】次に、ｐＨ３以下のフッ酸系薬液によるエ
ッチングで拡散層１７及び多結晶Ｓｉ膜１４の表面にお
ける自然酸化膜（図示せず）を完全に除去して、拡散層
１７及び多結晶Ｓｉ膜１４のＳｉ表面を露出させる。こ
のときのフッ酸系薬液は例えばＨＦとＨ2 Ｏとを混合し
た希フッ酸であり、この希フッ酸のｐＨは３．０であ
る。Next, the natural oxide film (not shown) on the surface of the diffusion layer 17 and the polycrystalline Si film 14 is completely removed by etching with a hydrofluoric acid-based chemical solution having a pH of 3 or less. The Si surface of the film 14 is exposed. The hydrofluoric acid chemical at this time is, for example, diluted hydrofluoric acid obtained by mixing HF and H 2 O, and the pH of the diluted hydrofluoric acid is 3.0.

【００４７】その後、下記の条件のスパッタ法で厚さ３
０ｎｍのＴｉ膜（図示せず）を全面に堆積させる。但
し、下記の条件のスパッタ法で、厚さ２０ｎｍのＣｏ
膜、厚さ６／１０ｎｍのＴｉ／Ｃｏ膜または厚さ２０／
１０ｎｍのＴｉＮ／Ｃｏ膜をＴｉ膜の代わりに堆積させ
てもよい。また、Ｔｉ膜を堆積させる場合は、その前
に、４０ｋｅＶの加速エネルギー及び３×１０14／ｃｍ
2 のドーズ量でＡｓをイオン注入することによって、拡
散層１５及び多結晶Ｓｉ膜１４の表面を非晶質化してお
いてもよい。Thereafter, a thickness of 3 was formed by sputtering under the following conditions.
A 0 nm Ti film (not shown) is deposited on the entire surface. However, a 20 nm-thick Co
Film, 6/10 nm thick Ti / Co film or 20 / thick
A 10 nm TiN / Co film may be deposited instead of a Ti film. Also, before depositing a Ti film, an acceleration energy of 40 keV and 3 × 10 14 / cm
The surfaces of the diffusion layer 15 and the polycrystalline Si film 14 may be made amorphous by implanting As with a dose of 2 .

【００４８】Ｔｉ膜のスパッタ条件 ターゲット：Ｔｉ 電力：０．５ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７ＰａSputtering conditions for Ti film Target: Ti Power: 0.5 kW Gas: Ar = 100 sccm Pressure: 0.47 Pa

【００４９】Ｃｏ膜のスパッタ条件 ターゲット：Ｃｏ 電力：１ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７ＰａSputtering conditions for Co film Target: Co Power: 1 kW Gas: Ar = 100 sccm Pressure: 0.47 Pa

【００５０】Ｔｉ／Ｃｏ膜のスパッタ条件 Ｃｏ膜のスパッタ条件 ターゲット：Ｃｏ 電力：１ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７Ｐａ Ｔｉ膜のスパッタ条件 ターゲット：Ｔｉ 電力：０．５ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７ＰａSputtering condition of Ti / Co film Sputtering condition of Co film Target: Co power: 1 kW Gas: Ar = 100 sccm Pressure: 0.47 Pa Sputtering condition of Ti film Target: Ti power: 0.5 kW Gas: Ar = 100 sccm pressure : 0.47 Pa

【００５１】ＴｉＮ／Ｃｏ膜のスパッタ条件 Ｃｏ膜のスパッタ条件 ターゲット：Ｃｏ 電力：１ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７Ｐａ ＴｉＮ膜のスパッタ条件 ターゲット：Ｔｉ 電力：１ｋＷ ガス：Ａｒ／Ｎ2 ＝４０／２０ｓｃｃｍ 圧力：０．４７ＰａSputtering condition of TiN / Co film Sputtering condition of Co film Target: Co power: 1 kW Gas: Ar = 100 sccm Pressure: 0.47 Pa Sputtering condition of TiN film Target: Ti power: 1 kW Gas: Ar / N 2 = 40 / 20sccm Pressure: 0.47Pa

【００５２】その後、図１（ｃ）に示す様に、下記の条
件の第１段階の短時間熱処理で拡散層１７及び多結晶Ｓ
ｉ膜１４とＴｉ膜またはＣｏ膜とを化合反応させてＴｉ
Ｓｉ2 膜２１またはＣｏＳｉ2 膜を選択的に形成し、硫
酸過水に浸すことによって、ＳｉＯ2 膜１２及び絶縁膜
１６上に未反応のまま残っているＴｉ膜やＣｏ膜やＴｉ
Ｎ膜等を選択的に除去する。そして、下記の条件の第２
段階の短時間熱処理でＴｉＳｉ2 膜２１やＣｏＳｉ2 膜
を低抵抗な結晶相に相転移させる。Thereafter, as shown in FIG. 1C, the diffusion layer 17 and the polycrystalline S
The i-film 14 and the Ti film or the Co film are reacted to form a Ti
By selectively forming the Si 2 film 21 or the CoSi 2 film and immersing the film in sulfuric acid / hydrogen peroxide, the Ti film, the Co film, and the Ti film remaining unreacted on the SiO 2 film 12 and the insulating film 16 are formed.
The N film and the like are selectively removed. And the second condition of the following condition
The phase transition of the TiSi 2 film 21 or CoSi 2 film to a low-resistance crystal phase is performed by a short-time heat treatment in a step.

【００５３】第１段階の短時間熱処理条件（Ｔｉ膜） ガス：Ｎ2 ＝５リットル／分 温度：６５０℃ 時間：３０秒First-stage short-time heat treatment condition (Ti film) Gas: N 2 = 5 L / min Temperature: 650 ° C. Time: 30 seconds

【００５４】第１段階の短時間熱処理条件（Ｃｏ膜） ガス：Ｎ2 ＝５リットル／分 温度：５５０℃ 時間：３０秒First-stage short-time heat treatment condition (Co film) Gas: N 2 = 5 L / min Temperature: 550 ° C. Time: 30 seconds

【００５５】第２段階の短時間熱処理条件（ＴｉＳｉ2
膜） ガス：Ｎ2 ＝５リットル／分 温度：７５０℃ 時間：３０秒The short-time heat treatment conditions (TiSi 2
Membrane) Gas: N 2 = 5 L / min Temperature: 750 ° C Time: 30 seconds

【００５６】第２段階の短時間熱処理条件（ＣｏＳｉ2
膜） ガス：Ｎ2 ＝５リットル／分 温度：７００〜８５０℃ 時間：３０秒The second-stage short-time heat treatment condition (CoSi 2
Film) Gas: N 2 = 5 l / min Temperature: 700-850 ° C. Time: 30 seconds

【００５７】次に、図１（ｄ）に示す様に、下記の条件
のＣＶＤ法で層間絶縁膜としての厚さ６００ｎｍのＳｉ
Ｏ2 膜２２を堆積させ、接続孔に対応する開口を有する
パターンにＳｉＯ2 膜２２上でレジスト（図示せず）を
加工する。そして、下記の条件のドライエッチングで、
ＴｉＳｉ2 膜２１に達する接続孔２３をＳｉＯ2 膜２２
に形成する。Next, as shown in FIG. 1D, a 600 nm thick Si film as an interlayer insulating film is formed by a CVD method under the following conditions.
An O 2 film 22 is deposited, and a resist (not shown) is processed on the SiO 2 film 22 into a pattern having openings corresponding to the connection holes. Then, by dry etching under the following conditions,
The connection hole 23 reaching the TiSi 2 film 21 is formed in the SiO 2 film 22.
Formed.

【００５８】ＳｉＯ2 膜のＣＶＤ条件 ガス：ＴＥＯＳ＝５０ｓｃｃｍ 圧力：４０Ｐａ 温度：７２０℃CVD conditions for SiO 2 film Gas: TEOS = 50 sccm Pressure: 40 Pa Temperature: 720 ° C.

【００５９】ＳｉＯ2 膜のドライエッチング条件 ガス：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ 高周波電力：１２００Ｗ 圧力：２ＰａDry etching conditions for SiO 2 film Gas: C 4 F 8 = 50 sccm High frequency power: 1200 W Pressure: 2 Pa

【００６０】その後、下記の条件のスパッタ法で密着層
としての厚さ７０／１０ｎｍのＴｉＮ／Ｔｉ膜２４を堆
積させ、下記の条件のＣＶＤ法でプラグとしての厚さ４
００ｎｍのＷ膜２５を堆積させる。そして、Ｗ膜２５及
びＴｉＮ／Ｔｉ膜２４の全面に下記の条件のエッチバッ
クを施して、これらのＴｉＮ／Ｔｉ膜２４及びＷ膜２５
で接続孔２３を埋める。Thereafter, a TiN / Ti film 24 having a thickness of 70/10 nm as an adhesion layer is deposited by a sputtering method under the following conditions, and a thickness 4 as a plug is formed by a CVD method under the following conditions.
A W film 25 of 00 nm is deposited. Then, the whole surface of the W film 25 and the TiN / Ti film 24 is etched back under the following conditions, and the TiN / Ti film 24 and the W film 25 are etched.
To fill the connection hole 23.

【００６１】ＴｉＮ／Ｔｉ膜のスパッタ条件 Ｔｉ膜のスパッタ条件 ターゲット：Ｔｉ 電力：８ｋＷ 温度：１５０℃ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７Ｐａ ＴｉＮ膜のスパッタ条件 ターゲット：Ｔｉ 電力：５ｋＷ ガス：Ａｒ／Ｎ2 ＝４０／２０ｓｃｃｍ 圧力：０．４７ＰａSputtering condition of TiN / Ti film Sputtering condition of Ti film Target: Ti power: 8 kW Temperature: 150 ° C. Gas: Ar = 100 sccm Pressure: 0.47 Pa Sputtering condition of TiN film Target: Ti power: 5 kW Gas: Ar / N 2 = 40/20 sccm Pressure: 0.47 Pa

【００６２】Ｗ膜のＣＶＤ条件 ガス：Ａｒ／Ｎ2 ／Ｈ2 ／ＷＦ6＝２２００／３００／
５００／７５ｓｃｃｍ 温度：４５０℃ 圧力：１０６４０ＰａCVD conditions for W film Gas: Ar / N 2 / H 2 / WF 6 = 2200/300 /
500/75 sccm Temperature: 450 ° C Pressure: 10640 Pa

【００６３】Ｗ膜及びＴｉＮ／Ｔｉ膜のエッチバック条
件 ガス：ＳＦ6 ＝５０ｓｃｃｍ 高周波電力：１５０Ｗ 圧力：１．３３ＰａEtch-back conditions for W film and TiN / Ti film Gas: SF 6 = 50 sccm High frequency power: 150 W Pressure: 1.33 Pa

【００６４】その後、下記の条件のスパッタ法で、バリ
アメタル膜としての厚さ３０ｎｍのＴｉ膜２６及びＡｌ
−Ｓｉ膜等である厚さ５００ｎｍのＡｌ系合金膜２７を
堆積させる。そして、Ａｌ系合金膜２７上でレジスト
（図示せず）を配線のパターンに加工し、レジストをマ
スクにして下記の条件のドライエッチングをＡｌ系合金
膜２７及びＴｉ膜２６に施して、配線を形成する。そし
て、更に従来公知の工程を実行して、このＭＯＳトラン
ジスタを完成させる。Then, a 30 nm thick Ti film 26 as a barrier metal film and an Al film were formed by sputtering under the following conditions.
A 500 nm thick Al-based alloy film 27 such as a Si film is deposited. Then, a resist (not shown) is processed into a wiring pattern on the Al-based alloy film 27, and dry etching is performed on the Al-based alloy film 27 and the Ti film 26 under the following conditions using the resist as a mask. Form. Then, a conventionally known process is further performed to complete the MOS transistor.

【００６５】Ｔｉ膜のスパッタ条件 ターゲット：Ｔｉ 電力：４ｋＷ 温度：１５０℃ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７ＰａSputtering conditions for Ti film Target: Ti Power: 4 kW Temperature: 150 ° C. Gas: Ar = 100 sccm Pressure: 0.47 Pa

【００６６】Ａｌ系合金膜のスパッタ条件 ターゲット：Ａｌ系合金 電力：２２．５ｋＷ 温度：１５０℃ ガス：Ａｒ＝５０ｓｃｃｍ 圧力：０．４７ＰａSputtering conditions for Al-based alloy film Target: Al-based alloy Power: 22.5 kW Temperature: 150 ° C. Gas: Ar = 50 sccm Pressure: 0.47 Pa

【００６７】Ｔｉ膜及びＡｌ系合金膜のドライエッチン
グ条件 ガス：ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ 高周波電力：５０Ｗ マイクロ波電力：１０００Ｗ 圧力：０．０１６ＰａDry etching conditions for Ti film and Al-based alloy film Gas: BCl 3 / Cl 2 = 60/90 sccm High frequency power: 50 W Microwave power: 1000 W Pressure: 0.016 Pa

【００６８】図２は、以上の様な第１実施形態の変形形
態を示している。この変形形態でも、図１（ｃ）に示し
た工程までは上述の第１実施形態と同様の工程を実行す
る。しかし、この変形形態では、その後、図２に示す様
に、第１実施形態におけるＳｉＯ2 膜２２の場合と同じ
ＣＶＤ条件で厚さ２００ｎｍのＳｉＯ2 膜２２ａを堆積
させ、下記の条件のＣＶＤ法で厚さ５０ｎｍのＳｉＮ膜
３１を堆積させる。FIG. 2 shows a modification of the first embodiment as described above. Even in this modification, the same steps as those in the first embodiment are executed up to the step shown in FIG. However, in this modified embodiment, as shown in FIG. 2, a 200 nm thick SiO 2 film 22a is deposited under the same CVD conditions as in the case of the SiO 2 film 22 in the first embodiment, and the CVD method under the following conditions is performed. To deposit a 50 nm-thick SiN film 31.

【００６９】ＳｉＮ膜のＣＶＤ条件 ガス：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝０．０５／０．
２／０．２ｓｌｍ 圧力：７０Ｐａ 温度：７６０℃CVD conditions for SiN film Gas: SiH 2 Cl 2 / NH 3 / N 2 = 0.05 / 0.
2 / 0.2 slm Pressure: 70 Pa Temperature: 760 ° C

【００７０】その後、ＳｉＮ膜３１のうちで接続孔２３
を形成すべき部分のみを下記の条件のドライエッチング
で除去し、ＳｉＯ2 膜２２ａの場合と同じＣＶＤ条件で
厚さ４００ｎｍのＳｉＯ2 膜２２ｂを堆積させる。そし
て、配線に対応すると共に接続孔２３を形成すべき部分
を包含する開口を有するパターンにＳｉＯ2 膜２２ｂ上
でレジスト（図示せず）を加工し、レジストをマスクに
してＳｉＯ2 膜２２ｂ及びＳｉＯ2 膜２２ａに下記の条
件のドライエッチングを施して、ＳｉＯ2 膜２２ｂに溝
３２を形成すると共にＳｉＯ2 膜２２ａに接続孔２３を
形成する。Thereafter, the connection holes 23 in the SiN film 31 are formed.
Only a portion to be formed is removed by dry etching under the following conditions, to deposit the SiO 2 film 22b having a thickness of 400nm under the same CVD conditions as in the SiO 2 film 22a. Then, a resist (not shown) is processed on the SiO 2 film 22b into a pattern corresponding to the wiring and having an opening including a portion where the connection hole 23 is to be formed, and the SiO 2 film 22b and the SiO 2 film are formed using the resist as a mask. by performing dry etching of the following conditions 2 film 22a, to form the connection hole 23 in the SiO 2 film 22a to form a groove 32 on the SiO 2 film 22b.

【００７１】ＳｉＮ膜のドライエッチング条件 ガス：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ 高周波電力：１２００Ｗ 圧力：２ＰａDry etching conditions for SiN film Gas: C 4 F 8 = 50 sccm High frequency power: 1200 W Pressure: 2 Pa

【００７２】ＳｉＯ2 膜のドライエッチング条件 ガス：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ 高周波電力：１２００Ｗ 圧力：２ＰａDry etching conditions for SiO 2 film Gas: C 4 F 8 = 50 sccm High frequency power: 1200 W Pressure: 2 Pa

【００７３】その後、下記の条件のスパッタ法で密着層
としての厚さ７０／３０ｎｍのＴｉＮ／Ｔｉ膜３３を堆
積させる。そして、下記の条件のスパッタ法で厚さ１０
ｎｍ程度の薄いＣｕ膜を堆積させ、更に、下記の条件の
電解メッキ法で厚さ６００ｎｍのＣｕ膜を堆積させ、こ
れらのスパッタ法と電解メッキ法とで厚さ６１０ｎｍ程
度のＣｕ膜３４を堆積させる。Then, a 70/30 nm-thick TiN / Ti film 33 as an adhesion layer is deposited by sputtering under the following conditions. Then, a thickness of 10 by a sputtering method under the following conditions.
A Cu film having a thickness of about 600 nm is deposited by electrolytic plating under the following conditions, and a Cu film 34 having a thickness of about 610 nm is deposited by sputtering and electrolytic plating under the following conditions. Let it.

【００７４】ＴｉＮ／Ｔｉ膜のスパッタ条件 Ｔｉ膜のスパッタ条件 ターゲット：Ｔｉ 温度：１５０℃ ガス：Ａｒ＝４０ｓｃｃｍ 圧力：０．６７Ｐａ ＴｉＮ膜のスパッタ条件 ターゲット：Ｔｉ 温度：１５０℃ ガス：Ａｒ／Ｎ2 ＝３０／１００ｓｃｃｍ 圧力：０．６７ＰａSputtering condition of TiN / Ti film Sputtering condition of Ti film Target: Ti temperature: 150 ° C. Gas: Ar = 40 sccm Pressure: 0.67 Pa Sputtering condition of TiN film Target: Ti temperature: 150 ° C. Gas: Ar / N 2 = 30 / 100sccm Pressure: 0.67Pa

【００７５】Ｃｕ膜のスパッタ条件 ターゲット：Ｃｕ 温度：３００℃ ガス：Ａｒ＝４０ｓｃｃｍ 圧力：０．６７ＰａSputtering conditions for Cu film Target: Cu Temperature: 300 ° C. Gas: Ar = 40 sccm Pressure: 0.67 Pa

【００７６】Ｃｕ膜の電解メッキ条件 薬液：ＣｕＳＯ4 ＋５Ｈ2 Ｏ 温度：３０℃ 電圧：１０Ｖ 電流密度：３０ｍＡ／ｄｍ2 Electroplating conditions for Cu film Chemical solution: CuSO 4 + 5H 2 O Temperature: 30 ° C. Voltage: 10 V Current density: 30 mA / dm 2

【００７７】その後、Ｃｕ膜３４及びＴｉＮ／Ｔｉ膜３
３の全面に下記の条件の化学的機械研磨を施し、これら
のＴｉＮ／Ｔｉ膜３３及びＣｕ膜３４で接続孔２３及び
溝３２を埋めることによって、配線を形成する。そし
て、この配線の酸化防止膜として、下記の条件のスパッ
タ法で厚さ３０ｎｍのＴｉＮ膜を堆積させるか、また
は、下記の条件のＣＶＤ法で厚さ３０ｎｍのＳｉＮ膜を
堆積させる。Then, the Cu film 34 and the TiN / Ti film 3
3 is subjected to chemical mechanical polishing under the following conditions, and the connection hole 23 and the groove 32 are filled with the TiN / Ti film 33 and the Cu film 34 to form a wiring. Then, a TiN film having a thickness of 30 nm is deposited as an antioxidant film of the wiring by a sputtering method under the following conditions, or a SiN film having a thickness of 30 nm is deposited by a CVD method under the following conditions.

【００７８】Ｃｕ膜及びＴｉＮ／Ｔｉ膜の化学的機械研
磨条件 研磨材（スラリー）：過酸化水素水＋Ｆｅ（ＮＯ3 ）＝
２０ｓｃｃｍ 研磨ヘッド圧力：４．０ｐｓｉ 研磨ヘッド回転数：２０ｒｐｍ ウェハ回転数：２０ｒｐｍChemical Mechanical Polishing Conditions for Cu Film and TiN / Ti Film Abrasive (slurry): Hydrogen peroxide + Fe (NO 3 ) =
20 sccm Polishing head pressure: 4.0 psi Polishing head rotation speed: 20 rpm Wafer rotation speed: 20 rpm

【００７９】ＴｉＮ膜のスパッタ条件 ターゲット：Ｔｉ 温度：１５０℃ ガス：Ａｒ／Ｎ2 ＝３０／１００ｓｃｃｍ 圧力：０．６７ＰａSputtering conditions for TiN film Target: Ti Temperature: 150 ° C. Gas: Ar / N 2 = 30/100 sccm Pressure: 0.67 Pa

【００８０】ＳｉＮ膜のＣＶＤ条件 ガス：ＳｉＨ4 ／ＮＨ4 ／Ｎ2 ＝２６５／１００／４０
００ｓｃｃｍ 温度：４００℃ 圧力：５６５ＰａCVD conditions for SiN film Gas: SiH 4 / NH 4 / N 2 = 265/100/40
00sccm Temperature: 400 ° C Pressure: 565Pa

【００８１】次に、第２実施形態を説明する。この第２
実施形態でも、図１（ｃ）に示した工程中の希フッ酸に
よるエッチングまでは上述の第１実施形態と同様の工程
を実行する。しかし、この第２実施形態では、その後、
下記の条件のスパッタ法で、厚さ１０／１０ｎｍのＴｉ
／Ｃｏ膜を堆積させる。Next, a second embodiment will be described. This second
Also in this embodiment, the same steps as those in the first embodiment are performed up to the etching with the diluted hydrofluoric acid in the step shown in FIG. However, in the second embodiment,
By the sputtering method under the following conditions, a 10/10 nm thick Ti
/ Co film is deposited.

【００８２】Ｔｉ／Ｃｏ膜のスパッタ条件 Ｃｏ膜のスパッタ条件 ターゲット：Ｃｏ 電力：１ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７Ｐａ Ｔｉ膜のスパッタ条件 ターゲット：Ｔｉ 電力：０．５ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７ＰａSputtering condition of Ti / Co film Sputtering condition of Co film Target: Co power: 1 kW Gas: Ar = 100 sccm Pressure: 0.47 Pa Sputtering condition of Ti film Target: Ti power: 0.5 kW Gas: Ar = 100 sccm Pressure : 0.47 Pa

【００８３】その後、下記の条件の第１段階の短時間熱
処理で拡散層１７及び多結晶Ｓｉ膜１４とＣｏ膜とを化
合反応させてＣｏＳｉ2 膜を選択的に形成し、硫酸過水
に浸すことによって、ＳｉＯ2 膜１２及び絶縁膜１６上
に未反応のまま残っているＴｉ膜やＣｏ膜等を選択的に
除去する。そして、下記の条件の第２段階の短時間熱処
理でＣｏＳｉ2 膜を低抵抗な結晶相に相転移させ、その
後は再び上述の第１実施形態と同様の工程を実行する。Then, a CoSi 2 film is selectively formed by a chemical reaction between the diffusion layer 17 and the polycrystalline Si film 14 and the Co film by the first-stage short-time heat treatment under the following conditions, and immersed in sulfuric acid and hydrogen peroxide. As a result, the Ti film, the Co film, and the like remaining unreacted on the SiO 2 film 12 and the insulating film 16 are selectively removed. Then, the CoSi 2 film undergoes a phase transition to a low-resistance crystal phase by a second-stage short-time heat treatment under the following conditions, and thereafter, the same steps as those in the first embodiment are executed again.

【００８４】第１段階の短時間熱処理条件 ガス：Ｎ2 ＝５リットル／分 温度：５５０℃ 時間：３０秒Short-time heat treatment conditions in the first stage Gas: N 2 = 5 L / min Temperature: 550 ° C. Time: 30 seconds

【００８５】第２段階の短時間熱処理条件 ガス：Ｎ2 ＝５リットル／分 温度：７００℃ 時間：３０秒Second-step short-time heat treatment conditions Gas: N 2 = 5 L / min Temperature: 700 ° C. Time: 30 seconds

【００８６】以上の第１及び第２実施形態中では夫々厚
さ６／１０ｎｍ及び１０／１０ｎｍのＴｉ／Ｃｏ膜を堆
積させてＣｏＳｉ2 膜を形成したが、図３は、これら以
外に厚さ２０／１０ｎｍ及び３０／１０ｎｍのＴｉ／Ｃ
ｏ膜をも堆積させてＣｏＳｉ2 膜を形成した場合の夫々
のＣｏＳｉ2 膜のシート抵抗を示している。In the first and second embodiments described above, a Ti / Co film having a thickness of 6/10 nm and a 10/10 nm, respectively, was deposited to form a CoSi 2 film. FIG. 20/10 nm and 30/10 nm Ti / C
6 shows the sheet resistance of each CoSi 2 film when an O film is also deposited to form a CoSi 2 film.

【００８７】既に図１０に示した様に、ＴｉＮ／Ｃｏ膜
からＣｏＳｉ2 膜を形成すると、ＴｉＮ膜が薄いほどＣ
ｏＳｉ2 膜のシート抵抗が増大していたが、図３に示す
様に、Ｔｉ／Ｃｏ膜からＣｏＳｉ2 膜を形成すると、Ｔ
ｉ膜が薄いほどＣｏＳｉ2 膜のシート抵抗が低減してい
る。As shown in FIG. 10, when a CoSi 2 film is formed from a TiN / Co film, the thinner the TiN film, the higher the C value.
Although the sheet resistance of the oSi 2 film was increased, as shown in FIG. 3, when the CoSi 2 film was formed from the Ti / Co film, T
The thinner the i film, the lower the sheet resistance of the CoSi 2 film.

【００８８】これは、薄いＴｉ膜でも化合反応のための
熱処理時にＣｏ膜の酸化を防止することができるのみな
らずＣｏ膜との界面に存在する酸素をもＴｉ膜が吸着す
ることができ、拡散層１７や多結晶Ｓｉ膜１４とＣｏ膜
とを均一に化合反応させることができて、拡散層１７や
多結晶Ｓｉ膜１４の表面にＣｏＳｉ2 膜を均一な厚さで
形成することができるためであると考えられる。This is because not only can the thin Ti film prevent oxidation of the Co film during heat treatment for the chemical reaction, but also the Ti film can adsorb oxygen existing at the interface with the Co film. It is possible to cause a uniform chemical reaction between the diffusion layer 17 or the polycrystalline Si film 14 and the Co film, and to form a CoSi 2 film with a uniform thickness on the surface of the diffusion layer 17 or the polycrystalline Si film 14. It is thought that it is.

【００８９】また、Ｔｉ膜の応力はＴｉＮ膜よりも本来
的に小さく、しかも、薄いＴｉ膜でも化合反応のための
熱処理時にＣｏ膜の酸化を防止することができる。この
ため、化合反応のための熱処理時にＴｉ膜から拡散層１
７に作用する応力が小さく、拡散層１７の接合に対する
ＣｏＳｉ2 膜によるスパイクの発生が少なくて、接合リ
ーク電流も少ない。Further, the stress of the Ti film is inherently smaller than that of the TiN film, and the oxidation of the Co film can be prevented during the heat treatment for the chemical reaction even with the thin Ti film. Therefore, during the heat treatment for the compounding reaction, the diffusion layer 1 is removed from the Ti film.
7 is small, spikes due to the CoSi 2 film to the junction of the diffusion layer 17 are small, and the junction leakage current is small.

【００９０】一方、図４、５は、夫々厚さ６／１０ｎｍ
及び１０／１０ｎｍのＴｉ／Ｃｏ膜からＣｏＳｉ2 膜を
形成した場合の接合リーク電流を示しており、これらの
図４、５から、６／１０ｎｍのＴｉ／Ｃｏ膜よりも１０
／１０ｎｍのＴｉ／Ｃｏ膜の方が、特にＰ+ 型の拡散層
１７において、接合リーク電流のばらつきの少ないこと
が分かる。従って、Ｔｉ膜は薄ければ薄いほど良いとい
う訳ではなく、Ｔｉ膜の厚さとしては６〜１０ｎｍが好
ましい。On the other hand, FIGS. 4 and 5 show thicknesses of 6/10 nm, respectively.
4 and 5 show junction leakage currents when a CoSi 2 film is formed from a Ti / Co film of 10/10 nm, and FIGS.
It can be seen that the / 10 nm Ti / Co film has less variation in junction leak current, especially in the P + type diffusion layer 17. Therefore, the thinner the Ti film is, the better it is not. The thickness of the Ti film is preferably 6 to 10 nm.

【００９１】また、図６は、第１及び第２実施形態中で
ｐＨ３．０のフッ酸系薬液によるエッチングを行った直
後の状態を観察した結果を示しており、図６（ａ）
（ｃ）はＮＭＯＳトランジスタ、図６（ｂ）はＰＭＯＳ
トランジスタを夫々示している。この観察結果から明ら
かな様に、拡散層１７や多結晶Ｓｉ膜１４の表面が荒れ
ておらず、このことによっても、拡散層１７の接合に対
するＣｏＳｉ2 膜によるスパイクの発生が少なくて、接
合リーク電流も少ない。FIG. 6 shows the result of observing the state immediately after the etching with the hydrofluoric acid-based chemical solution of pH 3.0 in the first and second embodiments, and FIG.
(C) is an NMOS transistor, and FIG. 6 (b) is a PMOS.
Each transistor is shown. As is evident from the observation results, the surfaces of the diffusion layer 17 and the polycrystalline Si film 14 are not rough, which also reduces spikes generated by the CoSi 2 film with respect to the junction of the diffusion layer 17 and reduces the junction leakage. Low current.

【００９２】次に、第３実施形態を説明する。この第３
実施形態では、図１（ａ）に示した様に、Ｓｉ基板１１
の表面に素子分離酸化膜としてのＳｉＯ2 膜１２とゲー
ト酸化膜としてのＳｉＯ2 膜１３とを形成する。そし
て、第１実施形態における多結晶Ｓｉ膜１４の場合と同
じＣＶＤ条件で厚さ５０ｎｍの多結晶Ｓｉ膜を堆積さ
せ、この状態でガスの供給を一旦停止し、これらの処理
を４回繰り返すことによって、厚さ２００ｎｍの多結晶
Ｓｉ膜１４を形成する。Next, a third embodiment will be described. This third
In the embodiment, as shown in FIG.
An SiO 2 film 12 as an element isolation oxide film and an SiO 2 film 13 as a gate oxide film are formed on the surface of the substrate. Then, a polycrystalline Si film having a thickness of 50 nm is deposited under the same CVD conditions as in the case of the polycrystalline Si film 14 in the first embodiment. In this state, the supply of gas is temporarily stopped, and these processes are repeated four times. Thus, a polycrystalline Si film 14 having a thickness of 200 nm is formed.

【００９３】その後、図１（ｂ）に示した工程までは上
述の第１実施形態と同様の工程を実行する。しかし、こ
の第３実施形態では、その後、ｐＨ７．２以下のフッ酸
系薬液によるエッチングで拡散層１７及び多結晶Ｓｉ膜
１４の表面における自然酸化膜（図示せず）を完全に除
去して、拡散層１７及び多結晶Ｓｉ膜１４のＳｉ表面を
露出させる。このときのフッ酸系薬液は例えばＨＦ：Ｎ
Ｈ4 Ｆ＝０．１２５：３９．９（重量％）の希フッ酸で
あり、この希フッ酸のｐＨは７．２である。その後は、
再び、上述の第１実施形態と同様の工程を実行する。Thereafter, the same steps as those of the first embodiment are executed up to the step shown in FIG. However, in the third embodiment, the natural oxide film (not shown) on the surface of the diffusion layer 17 and the polycrystalline Si film 14 is completely removed by etching with a hydrofluoric acid-based chemical solution having a pH of 7.2 or less. The Si surface of the diffusion layer 17 and the polycrystalline Si film 14 are exposed. The hydrofluoric acid chemical at this time is, for example, HF: N
H 4 F = 0.125: 39.9 (wt%) diluted hydrofluoric acid, and the pH of the diluted hydrofluoric acid is 7.2. After that,
Again, the same steps as in the first embodiment are performed.

【００９４】次に、第４実施形態を説明する。この第４
実施形態でも、図１（ｃ）に示した工程中の希フッ酸に
よるエッチングまでは上述の第１実施形態と同様の工程
を実行する。しかし、この第４実施形態では、その後、
下記の条件のスパッタ法で、厚さ１０／１０ｎｍのＷ／
Ｃｏ膜を堆積させる。Next, a fourth embodiment will be described. This fourth
Also in this embodiment, the same steps as those in the first embodiment are performed up to the etching with the diluted hydrofluoric acid in the step shown in FIG. However, in the fourth embodiment,
By sputtering method under the following conditions, W /
A Co film is deposited.

【００９５】Ｗ／Ｃｏ膜のスパッタ条件 Ｃｏ膜のスパッタ条件 ターゲット：Ｃｏ 電力：１ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７Ｐａ Ｗ膜のスパッタ条件 ターゲット：Ｗ 電力：０．５ｋＷ ガス：Ａｒ＝１００ｓｃｃｍ 圧力：０．４７ＰａSputtering condition of W / Co film Sputtering condition of Co film Target: Co power: 1 kW Gas: Ar = 100 sccm Pressure: 0.47 Pa Sputtering condition of W film Target: W power: 0.5 kW Gas: Ar = 100 sccm pressure : 0.47 Pa

【００９６】その後、下記の条件の第１段階の短時間熱
処理で拡散層１７及び多結晶Ｓｉ膜１４とＣｏ膜とを化
合反応させてＣｏＳｉ2 膜を選択的に形成し、硫酸過水
に浸すことによって、ＳｉＯ2 膜１２及び絶縁膜１６上
に未反応のまま残っているＷ膜やＣｏ膜等を選択的に除
去する。そして、下記の条件の第２段階の短時間熱処理
でＣｏＳｉ2 膜を低抵抗な結晶相に相転移させ、その後
は再び上述の第１実施形態と同様の工程を実行する。Thereafter, a CoSi 2 film is selectively formed by causing a chemical reaction between the diffusion layer 17 and the polycrystalline Si film 14 and the Co film by the first-stage short-time heat treatment under the following conditions, and immersed in sulfuric acid and hydrogen peroxide. As a result, the W film, the Co film, and the like remaining unreacted on the SiO 2 film 12 and the insulating film 16 are selectively removed. Then, the CoSi 2 film undergoes a phase transition to a low-resistance crystal phase by a second-stage short-time heat treatment under the following conditions, and thereafter, the same steps as those in the first embodiment are executed again.

【００９７】第１段階の短時間熱処理条件 ガス：Ｎ2 ＝５リットル／分 温度：５５０℃ 時間：３０秒Short-time heat treatment conditions in the first stage Gas: N 2 = 5 L / min Temperature: 550 ° C. Time: 30 seconds

【００９８】第２段階の短時間熱処理条件 ガス：Ｎ2 ＝５リットル／分 温度：７００〜８５０℃ 時間：３０秒Second-step short-time heat treatment conditions Gas: N 2 = 5 L / min Temperature: 700-850 ° C. Time: 30 seconds

【００９９】以上の第３実施形態では、厚さ５０ｎｍの
多結晶Ｓｉ膜を積層させることによって厚さ２００ｎｍ
の多結晶Ｓｉ膜１４を形成している。多結晶Ｓｉ膜の結
晶粒径は堆積させた厚さ程度になるので、当初から厚さ
２００ｎｍの多結晶Ｓｉ膜１４を堆積させると、その結
晶粒径も２００ｎｍ程度になるが、厚さ５０ｎｍの多結
晶Ｓｉ膜を積層させることによって厚さ２００ｎｍの多
結晶Ｓｉ膜１４を形成しても、その結晶粒径は５０ｎｍ
程度にしかならない。このため、この第３実施形態で形
成した多結晶Ｓｉ膜１４では表面の凹凸が少ない。In the third embodiment, a polycrystalline Si film having a thickness of 50 nm is stacked to form a polycrystalline Si film having a thickness of 200 nm.
Is formed. Since the crystal grain size of the polycrystalline Si film is about the deposited thickness, when the polycrystalline Si film 14 having a thickness of 200 nm is deposited from the beginning, the crystal grain size becomes about 200 nm, but the crystal grain size becomes about 200 nm. Even if the polycrystalline Si film 14 having a thickness of 200 nm is formed by laminating the polycrystalline Si films, the crystal grain size is 50 nm.
Only to the extent. Therefore, the surface of the polycrystalline Si film 14 formed in the third embodiment has few irregularities.

【０１００】図７は、第３実施形態中でｐＨ７．２のフ
ッ酸系薬液によるエッチングを行った直後の状態を観察
した結果を示しており、図７（ａ）（ｂ）はＮＭＯＳト
ランジスタ、図７（ｃ）はＰＭＯＳトランジスタを夫々
示している。上述の様に多結晶Ｓｉ膜１４の表面の凹凸
が少ないので、フッ酸系薬液のｐＨが７．２であるにも
拘らず、この観察結果から明らかな様に、拡散層１７や
多結晶Ｓｉ膜１４の表面が荒れておらず、拡散層１７の
接合に対するＣｏＳｉ2 膜によるスパイクの発生が少な
くて、接合リーク電流も少ない。FIG. 7 shows the result of observing the state immediately after etching with a hydrofluoric acid-based chemical solution of pH 7.2 in the third embodiment. FIGS. 7A and 7B show an NMOS transistor, FIG. 7C shows each of the PMOS transistors. As described above, since the surface of the polycrystalline Si film 14 has few irregularities, the diffusion layer 17 and the polycrystalline Si film are evident from this observation result, despite the fact that the pH of the hydrofluoric acid chemical is 7.2. The surface of the film 14 is not rough, spikes due to the CoSi 2 film to the junction of the diffusion layer 17 are small, and the junction leakage current is small.

【０１０１】なお、以上の第１〜第３実施形態では、ド
ナーとしてＡｓを用い、アクセプタとしてＢ及びＢＦ2
を用いたが、ＰやＳｂ等をドナーとして用いることがで
き、ＢＦ2 以外のＢ化合物やＩｎやＧａ等をアクセプタ
として用いることもできる。また、ＴｉＳｉ2 膜２１や
ＣｏＳｉ2 膜を形成するためのＴｉ膜やＣｏ膜をスパッ
タ法で堆積させたが、Ｔｉ膜やＣｏ膜はＣＶＤ法でも堆
積させることができる。In the first to third embodiments, As is used as a donor and B and BF 2 are used as acceptors.
However, P, Sb, or the like can be used as a donor, and a B compound other than BF 2 , In, Ga, or the like can also be used as an acceptor. Although the Ti film and the Co film for forming the TiSi 2 film 21 and the CoSi 2 film are deposited by the sputtering method, the Ti film and the Co film can be deposited by the CVD method.

【０１０２】また、ＴｉＳｉ2 膜２１やＣｏＳｉ2 膜を
形成するためにＴｉ膜やＣｏ膜を用いたが、Ｎｉ膜、Ｗ
膜、Ｍｏ膜、Ｐｔ膜、Ｚｒ膜、Ｈｆ膜等をＴｉ膜やＣｏ
膜の代わりに用いることができる。また、ＮｉＳｉ膜、
ＮｉＳｉ2 膜、Ｎｉ2 Ｓｉ膜、ＰｔＳｉ膜、Ｐｔ2 Ｓｉ
膜、ＺｒＳｉ2 膜、ＩｎＳｉ2 膜や、ｆＳｉ2 膜、Ｐｄ
2 Ｓｉ膜、ＰｄＳｉ膜、ＰｄＳｉ2 膜、ＰｄＳｉ3 膜、
ＰｄＳｉ4 膜等をＴｉＳｉ2 膜２１やＣｏＳｉ2 膜の代
わりに形成することもできる。Although the Ti film and the Co film are used for forming the TiSi 2 film 21 and the CoSi 2 film, the Ni film and the W film are used.
Film, Mo film, Pt film, Zr film, Hf film, etc.
It can be used instead of a membrane. Also, a NiSi film,
NiSi 2 film, Ni 2 Si film, PtSi film, Pt 2 Si
Film, ZrSi 2 film, InSi 2 film, fSi 2 film, Pd
2 Si film, PdSi film, PdSi 2 film, PdSi 3 film,
A PdSi 4 film or the like can be formed instead of the TiSi 2 film 21 or the CoSi 2 film.

【０１０３】また、以上の第１〜第３実施形態はデュア
ルゲート構造のＣＭＯＳトランジスタにおける拡散層及
びゲート配線の表面に自己整合的にシリサイド膜を形成
する場合に本願の発明を適用したものであるが、バイポ
ーラトランジスタやＣＣＤ等の製造にも本願の発明を適
用することができ、半導体基板上にエピタキシャル層を
形成する場合や接続孔を埋める金属膜を形成する場合等
にも本願の発明を適用することができる。In the first to third embodiments, the invention of the present application is applied to a case where a silicide film is formed in a self-aligned manner on the surface of a diffusion layer and a gate wiring in a CMOS transistor having a dual gate structure. However, the invention of the present application can also be applied to the manufacture of a bipolar transistor, a CCD, or the like, and the invention of the present application is also applicable to a case where an epitaxial layer is formed on a semiconductor substrate or a case where a metal film that fills a connection hole is formed. can do.

【０１０４】[0104]

【発明の効果】請求項１、１０に係る半導体装置の製造
方法では、界面の滑らかな半導体領域とその上の非絶縁
膜とを形成することができるので、特性の優れた半導体
装置を製造することができる。According to the method for manufacturing a semiconductor device according to the first and tenth aspects, a semiconductor region having a smooth interface and a non-insulating film thereon can be formed, so that a semiconductor device having excellent characteristics can be manufactured. be able to.

【０１０５】請求項２、１１に係る半導体装置の製造方
法では、半導体領域の拡散層の接合に対する半導体と金
属との化合物膜によるスパイクの発生が少ないので、接
合リーク電流の少ない半導体装置を製造することができ
る。In the method of manufacturing a semiconductor device according to the second and eleventh aspects, a semiconductor device having a small junction leak current is manufactured because a compound film of a semiconductor and a metal causes less spikes in the junction of the diffusion layer in the semiconductor region. be able to.

【０１０６】請求項３、４、１２、１３に係る半導体装
置の製造方法では、幅の狭い半導体領域にも半導体と金
属、特にＣｏ、との低シート抵抗の化合物膜を形成する
ことができるので、微細で且つ高速・低消費電力の半導
体装置を製造することができる。In the method of manufacturing a semiconductor device according to the third, fourth, twelfth, and thirteenth aspects, a compound film having a low sheet resistance of a semiconductor and a metal, particularly Co, can be formed even in a narrow semiconductor region. Thus, a fine semiconductor device with high speed and low power consumption can be manufactured.

【０１０７】請求項５、１４に係る半導体装置の製造方
法では、半導体と金属との化合物膜のシート抵抗を更に
低減させることができるので、微細で且つ更に高速・低
消費電力の半導体装置を製造することができる。しか
も、半導体と金属との化合物膜を半導体領域の表面に形
成しても半導体領域の空乏化を抑制することができるの
で、チャネル電流駆動能力等の特性が優れた半導体装置
を製造することができる。In the method of manufacturing a semiconductor device according to the fifth and fourteenth aspects, the sheet resistance of a compound film of a semiconductor and a metal can be further reduced, thereby manufacturing a fine semiconductor device with higher speed and lower power consumption. can do. In addition, even when a compound film of a semiconductor and a metal is formed on the surface of the semiconductor region, depletion of the semiconductor region can be suppressed, so that a semiconductor device having excellent characteristics such as channel current driving capability can be manufactured. .

【０１０８】請求項６、１５に係る半導体装置の製造方
法では、ドナーやアクセプタの濃度が高い半導体領域の
幅が狭く且つ厚さが薄くても、半導体とＣｏとの化合物
膜のシート抵抗を低減させることができるので、微細で
且つ高速・低消費電力の半導体装置を製造することがで
きる。In the method of manufacturing a semiconductor device according to the sixth and fifteenth aspects, the sheet resistance of the compound film of the semiconductor and Co is reduced even if the width of the semiconductor region having a high donor or acceptor concentration is small and the thickness thereof is small. Therefore, a fine semiconductor device with high speed and low power consumption can be manufactured.

【０１０９】また、半導体領域の拡散層の接合に対する
半導体とＣｏとの化合物膜によるスパイクの発生が少な
いので、接合リーク電流の少ない半導体装置を製造する
ことができる。また、化合反応時における耐熱性が高く
て熱処理に対する余裕が大きいので、上述の半導体装置
を高い歩留りで製造することができる。Further, since spikes due to the compound film of the semiconductor and Co with respect to the junction of the diffusion layer in the semiconductor region are small, a semiconductor device with a small junction leak current can be manufactured. Further, since the heat resistance at the time of the compounding reaction is high and the allowance for the heat treatment is large, the above-described semiconductor device can be manufactured with high yield.

【０１１０】請求項７、１６に係る半導体装置の製造方
法では、化合反応時におけるＣｏ膜の酸化を防止して半
導体とＣｏとの化合物膜のシート抵抗を低減させること
と、Ｔｉ膜またはＷ膜からＣｏ膜に対する応力を小さく
して半導体領域の拡散層の接合に対する半導体とＣｏと
の化合物膜のスパイクの発生を少なくすることとを、両
立させることができるので、微細で且つ高速・低消費電
力でありしかも接合リーク電流の少ない半導体装置を製
造することができる。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device, the sheet resistance of the compound film of the semiconductor and Co is reduced by preventing the oxidation of the Co film at the time of the compounding reaction, and the Ti film or the W film is formed. To reduce the stress on the Co film and reduce the occurrence of spikes in the compound film of the semiconductor and Co with respect to the junction of the diffusion layer in the semiconductor region. In addition, a semiconductor device having a small junction leakage current can be manufactured.

【０１１１】請求項８、１７に係る半導体装置の製造方
法では、半導体領域に含有させる不純物の選択範囲が広
いので、特性の優れた多種類の半導体装置を製造するこ
とができる。In the method of manufacturing a semiconductor device according to claims 8 and 17, since the selection range of impurities to be contained in the semiconductor region is wide, various types of semiconductor devices having excellent characteristics can be manufactured.

【０１１２】請求項９、１８に係る半導体装置の製造方
法では、半導体領域の表面に形成する半導体と金属との
化合物膜の選択範囲が広いので、特性の優れた多種類の
半導体装置を製造することができる。In the method for manufacturing a semiconductor device according to the ninth and eighteenth aspects, since the selection range of the compound film of the semiconductor and the metal formed on the surface of the semiconductor region is wide, various types of semiconductor devices having excellent characteristics are manufactured. be able to.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本願の発明の第１実施形態を工程順に示す側断
面図である。FIG. 1 is a side sectional view showing a first embodiment of the present invention in the order of steps.

【図２】第１実施形態の変形形態の一部の工程を示す側
断面図である。FIG. 2 is a side sectional view showing a part of a process of a modification of the first embodiment.

【図３】Ｔｉ／Ｃｏ膜中のＴｉ膜の厚さとゲート長とシ
ート抵抗との関係を示すグラフである。FIG. 3 is a graph showing the relationship between the thickness of a Ti film in a Ti / Co film, gate length, and sheet resistance.

【図４】６／１０ｎｍのＴｉ／Ｃｏ膜でＣｏＳｉ2 膜を
形成した場合の接合リーク電流と累積確率との関係を示
すグラフである。FIG. 4 is a graph showing a relationship between a junction leakage current and a cumulative probability when a CoSi 2 film is formed of a 6/10 nm Ti / Co film.

【図５】１０／１０ｎｍのＴｉ／Ｃｏ膜でＣｏＳｉ2 膜
を形成した場合の接合リーク電流と累積確率との関係を
示すグラフである。FIG. 5 is a graph showing a relationship between a junction leak current and a cumulative probability when a CoSi 2 film is formed of a 10/10 nm Ti / Co film.

【図６】第１及び第２実施形態中でｐＨ３．０のフッ酸
系薬液によるエッチングを行った直後の状態の模式的な
平面図である。FIG. 6 is a schematic plan view showing a state immediately after etching with a hydrofluoric acid-based chemical solution having a pH of 3.0 in the first and second embodiments.

【図７】第３実施形態中でｐＨ７．２のフッ酸系薬液に
よるエッチングを行った直後の状態の模式的な平面図で
ある。FIG. 7 is a schematic plan view showing a state immediately after etching with a hydrofluoric acid-based chemical solution having a pH of 7.2 in a third embodiment.

【図８】本願の発明の第１従来例を工程順に示す側断面
図である。FIG. 8 is a side sectional view showing a first conventional example of the invention of the present application in the order of steps.

【図９】第１及び第２従来例中でｐＨ７．２のフッ酸系
薬液によるエッチングを行った直後の状態の模式的な平
面図である。FIG. 9 is a schematic plan view of a state immediately after etching with a hydrofluoric acid-based chemical solution having a pH of 7.2 in the first and second conventional examples.

【図１０】ＴｉＮ／Ｃｏ膜中のＴｉＮ膜の厚さとゲート
長とシート抵抗との関係を示すグラフである。FIG. 10 is a graph showing the relationship between the thickness of the TiN film in the TiN / Co film, the gate length, and the sheet resistance.

【図１１】シリサイド膜を形成するための第２段階の熱
処理温度と配線幅とシート抵抗との関係を示すグラフで
ある。FIG. 11 is a graph showing a relationship between a heat treatment temperature in a second stage for forming a silicide film, a wiring width, and a sheet resistance.

【符号の説明】[Explanation of symbols]

１４…多結晶Ｓｉ膜（半導体領域）、１７…拡散層（半
導体領域）、２１…ＴｉＳｉ2 膜（非絶縁膜、化合物
膜）14 polycrystalline Si film (semiconductor region), 17 diffusion layer (semiconductor region), 21 TiSi 2 film (non-insulating film, compound film)

フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB14 BB20 BB21 BB22 BB23 BB24 BB25 BB30 BB36 CC05 DD04 DD08 DD16 DD23 DD26 DD37 DD43 DD52 DD65 DD79 DD84 DD88 EE02 EE09 EE17 FF07 FF13 FF14 FF17 FF18 FF22 FF28 GG09 GG10 HH12 HH16 5F033 AA02 AA04 AA05 AA12 AA13 AA22 AA29 AA61 AA64 AA73 BA02 BA13 BA15 BA17 BA24 BA25 BA35 BA37 BA38 BA46 CA09 DA03 DA15 DA35 DA36 DA38 EA02 EA19 EA25 EA28 5F040 DA10 DB03 DC01 EC01 EC07 EC13 EF02 EH02 EH08 EJ02 EJ03 EK01 FA05 FA07 FB02 FB04 FC19 FC21 Continued on the front page F term (reference) 4M104 AA01 BB01 BB14 BB20 BB21 BB22 BB23 BB24 BB25 BB30 BB36 CC05 DD04 DD08 DD16 DD23 DD26 DD37 DD43 DD52 DD65 DD79 DD84 DD88 EE02 EE09 EE17 FF07 FF13 FF17 AFFFFFFHFFFFFFH AA04 AA05 AA12 AA13 AA22 AA29 AA61 AA64 AA73 BA02 BA13 BA15 BA17 BA24 BA25 BA35 BA37 BA38 BA46 CA09 DA03 DA15 DA35 DA36 DA38 EA02 EA19 EA25 EA28 5F040 DA10 DB03 DC01 EC01 EC07 EC13 EF02 FC02 EF02 EF02 EF02 EF02 FC02

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】 ドナーまたはアクセプタとしての不純物
を含む半導体領域の表面をｐＨが３以下のフッ酸含有液
でエッチングする工程と、 前記エッチング後の前記半導体領域上に非絶縁膜を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。A step of etching a surface of a semiconductor region containing impurities as donors or acceptors with a hydrofluoric acid-containing solution having a pH of 3 or less; and a step of forming a non-insulating film on the semiconductor region after the etching. A method for manufacturing a semiconductor device, comprising: 【請求項２】 前記半導体領域上に金属膜を形成する工
程と、 前記半導体領域と前記金属膜とを熱処理で化合反応させ
て半導体と金属との化合物膜を前記半導体領域の表面に
形成する工程とを具備することを特徴とする請求項１記
載の半導体装置の製造方法。A step of forming a metal film on the semiconductor region; and a step of forming a compound film of a semiconductor and a metal on the surface of the semiconductor region by causing a chemical reaction between the semiconductor region and the metal film by heat treatment. 2. The method for manufacturing a semiconductor device according to claim 1, comprising: 【請求項３】 前記半導体領域と前記金属膜とを相対的
に低温の第１の熱処理で化合反応させて相対的に高抵抗
の第１の前記化合物膜を形成する工程と、 前記第１の化合物膜を形成した後に残存している前記金
属膜を選択的に除去する工程と、 前記除去後に相対的に高温で且つ７００℃以下の第２の
熱処理で前記第１の化合物膜を相対的に低抵抗の第２の
前記化合物膜にする工程とを具備することを特徴とする
請求項２記載の半導体装置の製造方法。A step of forming a first compound film having a relatively high resistance by causing a compound reaction between the semiconductor region and the metal film by a first heat treatment at a relatively low temperature; Selectively removing the metal film remaining after forming the compound film; and relatively removing the first compound film by a second heat treatment at a relatively high temperature and 700 ° C. or less after the removal. 3. The method of manufacturing a semiconductor device according to claim 2, further comprising the step of forming the second compound film having a low resistance. 【請求項４】 前記金属膜がＣｏ膜であることを特徴と
する請求項３記載の半導体装置の製造方法。4. The method according to claim 3, wherein the metal film is a Co film. 【請求項５】 Ｓｉ領域である前記半導体領域に前記ド
ナーとしてのＡｓを５×１０15／ｃｍ2 以上のドーズ量
でイオン注入する工程と、 前記イオン注入後に前記エッチングを行う工程とを具備
することを特徴とする請求項２記載の半導体装置の製造
方法。5. A step of ion-implanting As as a donor with a dose of 5 × 10 15 / cm 2 or more into the semiconductor region, which is a Si region, and performing the etching after the ion implantation. 3. The method for manufacturing a semiconductor device according to claim 2, wherein: 【請求項６】 Ｃｏ膜上にＴｉ膜またはＷ膜を積層させ
た積層金属膜を前記金属膜として形成することを特徴と
する請求項２記載の半導体装置の製造方法。6. The method according to claim 2, wherein a laminated metal film in which a Ti film or a W film is laminated on a Co film is formed as the metal film. 【請求項７】 前記Ｔｉ膜及び前記Ｗ膜の厚さが６ｎｍ
以上１０ｎｍ以下であることを特徴とする請求項６記載
の半導体装置の製造方法。7. The thickness of the Ti film and the W film is 6 nm.
7. The method for manufacturing a semiconductor device according to claim 6, wherein the thickness is not less than 10 nm. 【請求項８】 前記半導体領域がＳｉ領域であり、 前記ドナーとしての不純物がＡｓ、ＰまたはＳｂの何れ
かであり、 前記アクセプタとしての不純物がＢ、Ｂ化合物、Ｉｎま
たはＧａの何れかであることを特徴とする請求項２記載
の半導体装置の製造方法。8. The semiconductor region is a Si region, the impurity as the donor is any of As, P, or Sb, and the impurity as the acceptor is any of B, B compound, In, and Ga. 3. The method for manufacturing a semiconductor device according to claim 2, wherein: 【請求項９】 ＴｉＳｉ2 膜、ＣｏＳｉ2 膜、ＮｉＳｉ
膜、ＮｉＳｉ2 膜、Ｎｉ2 Ｓｉ膜、ＰｔＳｉ膜、Ｐｔ2
Ｓｉ膜、ＺｒＳｉ2 膜、ＩｎＳｉ2 膜、ＨｆＳｉ2 膜、
Ｐｄ2 Ｓｉ膜、ＰｄＳｉ膜、ＰｄＳｉ2 膜、ＰｄＳｉ3
膜またはＰｄＳｉ4 膜の何れかを前記化合物膜として形
成することを特徴とする請求項２記載の半導体装置の製
造方法。9. A TiSi 2 film, a CoSi 2 film, a NiSi
Film, NiSi 2 film, Ni 2 Si film, PtSi film, Pt 2
Si film, ZrSi 2 film, InSi 2 film, HfSi 2 film,
Pd 2 Si film, PdSi film, PdSi 2 film, PdSi 3
3. The method according to claim 2, wherein one of a film and a PdSi 4 film is formed as the compound film. 【請求項１０】 形成すべき半導体領域の最小線幅以下
の結晶粒径を有する複数層の半導体膜を積層させた積層
半導体膜で前記半導体領域を形成する工程と、 ドナーまたはアクセプタとしての不純物を含む前記半導
体領域の表面をｐＨが７．２以下のフッ酸含有液でエッ
チングする工程と、 前記エッチング後の前記半導体領域上に非絶縁膜を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。10. A step of forming a semiconductor region with a stacked semiconductor film in which a plurality of semiconductor films having a crystal grain size equal to or less than a minimum line width of a semiconductor region to be formed are stacked, and forming an impurity as a donor or an acceptor. A step of etching a surface of the semiconductor region including the semiconductor region with a hydrofluoric acid-containing liquid having a pH of 7.2 or less; and a step of forming a non-insulating film on the semiconductor region after the etching. Device manufacturing method. 【請求項１１】 前記半導体領域上に金属膜を形成する
工程と、 前記半導体領域と前記金属膜とを熱処理で化合反応させ
て半導体と金属との化合物膜を前記半導体領域の表面に
形成する工程とを具備することを特徴とする請求項１０
記載の半導体装置の製造方法。11. A step of forming a metal film on the semiconductor region, and a step of forming a compound film of a semiconductor and a metal on a surface of the semiconductor region by causing a chemical reaction between the semiconductor region and the metal film by heat treatment. 11. The method according to claim 10, further comprising:
The manufacturing method of the semiconductor device described in the above. 【請求項１２】 前記半導体領域と前記金属膜とを相対
的に低温の第１の熱処理で化合反応させて相対的に高抵
抗の第１の前記化合物膜を形成する工程と、 前記第１の化合物膜を形成した後に残存している前記金
属膜を選択的に除去する工程と、 前記除去後に相対的に高温で且つ７００℃以下の第２の
熱処理で前記第１の化合物膜を相対的に低抵抗の第２の
前記化合物膜にする工程とを具備することを特徴とする
請求項１１記載の半導体装置の製造方法。12. a step of forming a first compound film having a relatively high resistance by causing a chemical reaction between the semiconductor region and the metal film by a first heat treatment at a relatively low temperature; Selectively removing the metal film remaining after forming the compound film; and relatively removing the first compound film by a second heat treatment at a relatively high temperature and 700 ° C. or less after the removal. 12. The method of manufacturing a semiconductor device according to claim 11, further comprising the step of forming the second compound film having a low resistance. 【請求項１３】 前記金属膜がＣｏ膜であることを特徴
とする請求項１２記載の半導体装置の製造方法。13. The method according to claim 12, wherein the metal film is a Co film. 【請求項１４】 Ｓｉ領域である前記半導体領域に前記
ドナーとしてのＡｓを５×１０15／ｃｍ2 以上のドーズ
量でイオン注入する工程と、 前記イオン注入後に前記エッチングを行う工程とを具備
することを特徴とする請求項１１記載の半導体装置の製
造方法。14. A method comprising the steps of: ion-implanting As as a donor with a dose of 5 × 10 15 / cm 2 or more into the semiconductor region that is a Si region; and performing the etching after the ion implantation. The method for manufacturing a semiconductor device according to claim 11, wherein: 【請求項１５】 Ｃｏ膜上にＴｉ膜またはＷ膜を積層さ
せた積層金属膜を前記金属膜として形成することを特徴
とする請求項１１記載の半導体装置の製造方法。15. The method according to claim 11, wherein a laminated metal film in which a Ti film or a W film is laminated on a Co film is formed as the metal film. 【請求項１６】 前記Ｔｉ膜及び前記Ｗ膜の厚さが６ｎ
ｍ以上１０ｎｍ以下であることを特徴とする請求項１５
記載の半導体装置の製造方法。16. The thickness of the Ti film and the W film is 6n.
16. The structure according to claim 15, wherein the length is not less than m and not more than 10 nm.
The manufacturing method of the semiconductor device described in the above. 【請求項１７】 前記半導体領域がＳｉ領域であり、 前記ドナーとしての不純物がＡｓ、ＰまたはＳｂの何れ
かであり、 前記アクセプタとしての不純物がＢ、Ｂ化合物、Ｉｎま
たはＧａの何れかであることを特徴とする請求項１１記
載の半導体装置の製造方法。17. The semiconductor region is a Si region, the impurity as the donor is any of As, P, or Sb, and the impurity as the acceptor is any of B, B compound, In, and Ga. The method for manufacturing a semiconductor device according to claim 11, wherein: 【請求項１８】 ＴｉＳｉ2 膜、ＣｏＳｉ2 膜、ＮｉＳ
ｉ膜、ＮｉＳｉ2 膜、Ｎｉ2 Ｓｉ膜、ＰｔＳｉ膜、Ｐｔ
2 Ｓｉ膜、ＺｒＳｉ2 膜、ＩｎＳｉ2 膜、ＨｆＳｉ
2 膜、Ｐｄ2 Ｓｉ膜、ＰｄＳｉ膜、ＰｄＳｉ2 膜、Ｐｄ
Ｓｉ3 膜またはＰｄＳｉ4 膜の何れかを前記化合物膜と
して形成することを特徴とする請求項１１記載の半導体
装置の製造方法。18. A TiSi 2 film, CoSi 2 film, NiS
i film, NiSi 2 film, Ni 2 Si film, PtSi film, Pt
2 Si film, ZrSi 2 film, INSi 2 film, HfSi
2 film, Pd 2 Si film, PdSi film, PdSi 2 film, Pd
The method according to claim 11, wherein one of a Si 3 film and a PdSi 4 film is formed as the compound film.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165514A (en) * 2005-12-13 2007-06-28 Toshiba Corp Method of manufacturing semiconductor device
JP2007527617A (en) * 2003-07-07 2007-09-27 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Super uniform silicide in integrated circuit technology.
JP2008046093A (en) * 2006-08-21 2008-02-28 National Institute Of Advanced Industrial & Technology Waveguide mode sensor with pores
CN110911280A (en) * 2019-12-05 2020-03-24 上海华虹宏力半导体制造有限公司 Method for forming metal silicide

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