JP2000029929A - 集積回路のモデリングの方法及び装置 - Google Patents
集積回路のモデリングの方法及び装置Info
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Abstract
(57)【要約】
【課題】 集積回路のモデリングの方法及び装置を提供
する。 【解決手段】 集積回路のモデリングのシステムが記載
され、ここでは回路コンポーネントモデル６は、関連す
るタイミング及びルールデータ２０のサブセットを使用
して遅延計算器１６により動作される。遅延計算器１６
は、回路コンポーネントモデル６内の信号推移遅延を計
算する。遅延計算器１６の出力は、元のモデル４内の対
応する信号推移を識別するため探索される。マッチング
推移は、そこで完全な１組の関連するタイミング及びル
ールデータ２３（制約データをもつ）で増加された計算
された遅延情報で更新される。
する。 【解決手段】 集積回路のモデリングのシステムが記載
され、ここでは回路コンポーネントモデル６は、関連す
るタイミング及びルールデータ２０のサブセットを使用
して遅延計算器１６により動作される。遅延計算器１６
は、回路コンポーネントモデル６内の信号推移遅延を計
算する。遅延計算器１６の出力は、元のモデル４内の対
応する信号推移を識別するため探索される。マッチング
推移は、そこで完全な１組の関連するタイミング及びル
ールデータ２３（制約データをもつ）で増加された計算
された遅延情報で更新される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のモデリ
ング（ｍｏｄｅｌｉｎｇ）に関する。より詳しくは、こ
の発明は、回路コンポーネントモデルを使用する集積回
路のモデリングに関する。
ング（ｍｏｄｅｌｉｎｇ）に関する。より詳しくは、こ
の発明は、回路コンポーネントモデルを使用する集積回
路のモデリングに関する。
【０００２】
【従来の技術】集積回路の開発の一部として回路コンポ
ーネントモデル（例えば、ネットリスト（ｎｅｔｌｉｓ
ｔ）モデルを使用することは知られている。この様なモ
デルは、物理的集積回路のプロトタイプバージョンさえ
利用できるより早く前に試みるべきソフトウエアシミュ
レーション及び検証を可能にする。これは、高度に望ま
しい製品開発時間の縮小を達成させる。
ーネントモデル（例えば、ネットリスト（ｎｅｔｌｉｓ
ｔ）モデルを使用することは知られている。この様なモ
デルは、物理的集積回路のプロトタイプバージョンさえ
利用できるより早く前に試みるべきソフトウエアシミュ
レーション及び検証を可能にする。これは、高度に望ま
しい製品開発時間の縮小を達成させる。
【０００３】この様な回路モデルを提供する願望が大き
い一方、モデル作成される回路の複雑さが増加するにつ
れて正確なモデルを作成する困難性が増大している。集
積回路の複雑さの増加を通して導入される困難性に加え
て、その上の問題は、集積回路の夫々異なる部分が、異
なるツール（ｔｏｏｌ）を使用し、またおそらく異なる
会社により設計され特定されるかも知れないことであ
る。一例として、もし別の会社のマイクロプロセッサコ
アを貴方自身のアプリケーション特定の集積回路（ＡＳ
ＩＣ）内に組み込むことを望むならば、そのコアの貴方
自身のモデルを要求される正確の程度に創作する仕事は
余りにも大規模で価値がないので、そのマイクロプロセ
ッサコアをその作成者から供給してもらう必要がある。
この様なマイクロプロセッサコアが供給された後は、完
全なＡＳＩＣのモデルを作成するためにそのマイクロプ
ロセッサコアと共にＡＳＩＣ動作内の特定の周囲回路の
モデルを付加することが出来る。ＡＳＩＣのコンポーネ
ントレベルのモデルを使用すると、集積回路の特別の実
施、例えば、ファブリケーションプロセス、動作温度等
を考慮に入れて、特定の信号推移（ｔｒａｎｓｉｔｉｏ
ｎ）及び関連する遅延を決定するため、コンポーネント
レベルのモデルを通る種々の信号経路を検査するため遅
延計算ツールがそこで使用出来る。
い一方、モデル作成される回路の複雑さが増加するにつ
れて正確なモデルを作成する困難性が増大している。集
積回路の複雑さの増加を通して導入される困難性に加え
て、その上の問題は、集積回路の夫々異なる部分が、異
なるツール（ｔｏｏｌ）を使用し、またおそらく異なる
会社により設計され特定されるかも知れないことであ
る。一例として、もし別の会社のマイクロプロセッサコ
アを貴方自身のアプリケーション特定の集積回路（ＡＳ
ＩＣ）内に組み込むことを望むならば、そのコアの貴方
自身のモデルを要求される正確の程度に創作する仕事は
余りにも大規模で価値がないので、そのマイクロプロセ
ッサコアをその作成者から供給してもらう必要がある。
この様なマイクロプロセッサコアが供給された後は、完
全なＡＳＩＣのモデルを作成するためにそのマイクロプ
ロセッサコアと共にＡＳＩＣ動作内の特定の周囲回路の
モデルを付加することが出来る。ＡＳＩＣのコンポーネ
ントレベルのモデルを使用すると、集積回路の特別の実
施、例えば、ファブリケーションプロセス、動作温度等
を考慮に入れて、特定の信号推移（ｔｒａｎｓｉｔｉｏ
ｎ）及び関連する遅延を決定するため、コンポーネント
レベルのモデルを通る種々の信号経路を検査するため遅
延計算ツールがそこで使用出来る。
【０００４】遅延計算器は、回路モデルを自動的に分析
して遅延値を発生出来るが、それらは、一般に回路状
態、履歴、複雑な条件パラメータ等の様な因子により影
響される遅延特性をもつ回路に対抗することは出来な
い。この様な状況において、遅延計算器は、典型的に
は、最悪の場合のシナリオを推定してフェイルセーフオ
プション（ｆａｉｌ ｓａｆｅ ｏｐｔｉｏｎ）を取り
最も長い可能な遅延を計算している。一例として、モデ
ル作成されているＡＳＩＣの１つの部分が、動作が極め
て遅いデバッグ（ｄｅ−ｂｕｇ）モードをもつとする
と、そこでこれは関係する遅延の標準レベルであると仮
定され、作成されるモデルの結果は、実際の回路の正常
な動作において実現されるものと極めて異なり、本質的
に役に立たない。この問題は、モデル作成されているＡ
ＳＩＣのあらゆる部分に対して利用可能な完全でないコ
ンポーネントレベル情報により増加する。商業的な理由
により、ＡＳＩＣの特別な部分の提供者は、その部分の
完全なコンポーネントレベル定義を解放せずに代わりに
正確な「ブラックボックス（ｂｌａｃｋ ｂｏｘ）」シ
ミュレーションを解放するかも知れない。この詳細な情
報の欠如は、第三者にとって遅延結果を適切な方法で補
正することを実際上不可能にし、回路のその部分の提供
者自身でさえ高度に時間の掛かる困難な仕事に直面す
る。
して遅延値を発生出来るが、それらは、一般に回路状
態、履歴、複雑な条件パラメータ等の様な因子により影
響される遅延特性をもつ回路に対抗することは出来な
い。この様な状況において、遅延計算器は、典型的に
は、最悪の場合のシナリオを推定してフェイルセーフオ
プション（ｆａｉｌ ｓａｆｅ ｏｐｔｉｏｎ）を取り
最も長い可能な遅延を計算している。一例として、モデ
ル作成されているＡＳＩＣの１つの部分が、動作が極め
て遅いデバッグ（ｄｅ−ｂｕｇ）モードをもつとする
と、そこでこれは関係する遅延の標準レベルであると仮
定され、作成されるモデルの結果は、実際の回路の正常
な動作において実現されるものと極めて異なり、本質的
に役に立たない。この問題は、モデル作成されているＡ
ＳＩＣのあらゆる部分に対して利用可能な完全でないコ
ンポーネントレベル情報により増加する。商業的な理由
により、ＡＳＩＣの特別な部分の提供者は、その部分の
完全なコンポーネントレベル定義を解放せずに代わりに
正確な「ブラックボックス（ｂｌａｃｋ ｂｏｘ）」シ
ミュレーションを解放するかも知れない。この詳細な情
報の欠如は、第三者にとって遅延結果を適切な方法で補
正することを実際上不可能にし、回路のその部分の提供
者自身でさえ高度に時間の掛かる困難な仕事に直面す
る。
【０００５】
【発明が解決しようとする課題】本発明は、集積回路の
モデリングの方法及び装置を提供することを目的とす
る。
モデリングの方法及び装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】１つの局面からみて、本
発明は集積回路のモデリングの方法を提供し、前記方法
は、（ｉ）前記集積回路の与えられた実施のための１組
の関連する遅延とルールをもつ信号推移を含む回路コン
ポーネントモデルを発生するステップと、（ｉｉ）遅延
計算器及び前記１組の関連する遅延とルールのサブセッ
トを使用して前記回路コンポーネントモデル内の信号推
移のための信号遅延を計算するステップと、（ｉｉｉ）
前記遅延計算器により計算された関連する信号遅延をも
つ信号推移に対応する信号推移を識別するため前記回路
コンポーネントモデルを探索するステップと、（ｉｖ）
前記遅延計算器により計算された前記遅延及び前記１組
の関連する遅延とルールをもつ識別されたマッチング信
号推移に対して前記回路コンポーネントモデルを修正す
るステップとを含む。
発明は集積回路のモデリングの方法を提供し、前記方法
は、（ｉ）前記集積回路の与えられた実施のための１組
の関連する遅延とルールをもつ信号推移を含む回路コン
ポーネントモデルを発生するステップと、（ｉｉ）遅延
計算器及び前記１組の関連する遅延とルールのサブセッ
トを使用して前記回路コンポーネントモデル内の信号推
移のための信号遅延を計算するステップと、（ｉｉｉ）
前記遅延計算器により計算された関連する信号遅延をも
つ信号推移に対応する信号推移を識別するため前記回路
コンポーネントモデルを探索するステップと、（ｉｖ）
前記遅延計算器により計算された前記遅延及び前記１組
の関連する遅延とルールをもつ識別されたマッチング信
号推移に対して前記回路コンポーネントモデルを修正す
るステップとを含む。
【０００７】本発明は、上の問題を認識し、特別の実施
のための遅延値を決定するためタイミング及びルールデ
ータのサブセットをもつ遅延計算器の使用によりこの問
題に対応し、次にこのデータを、マッチング信号推移を
求めてそのモデルを通して探索することによりコンポー
ネントモデル上に戻してマッピングし、次にその推移に
対する計算された遅延を反映させるためそのモデルを修
正し、その時モデルを増大させるため時間及びルールデ
ータの完全な１組を使用しても良い。コンポーネントモ
デルにおける探索技術の使用は、マッピングプロセスに
おいて克服できる相違として遅延計算器とモデルの間で
使用される精密なフォーマットとシンタックス（ｓｙｎ
ｔａｘ）における強度に有利な度合いの融通性を可能に
する。
のための遅延値を決定するためタイミング及びルールデ
ータのサブセットをもつ遅延計算器の使用によりこの問
題に対応し、次にこのデータを、マッチング信号推移を
求めてそのモデルを通して探索することによりコンポー
ネントモデル上に戻してマッピングし、次にその推移に
対する計算された遅延を反映させるためそのモデルを修
正し、その時モデルを増大させるため時間及びルールデ
ータの完全な１組を使用しても良い。コンポーネントモ
デルにおける探索技術の使用は、マッピングプロセスに
おいて克服できる相違として遅延計算器とモデルの間で
使用される精密なフォーマットとシンタックス（ｓｙｎ
ｔａｘ）における強度に有利な度合いの融通性を可能に
する。
【０００８】元のコンポーネントモデルは、合成の後に
回路コンポーネントが付加された回路コンポーネントモ
デルより完全でないかも知れない。例えば、別の当事者
により提供されたコア回路の回りに特定の回路を付加す
ることによりＡＳＩＣが作成され、またこれに対して元
のコンポーネントモデルもまた提供された場合がこれで
ある。この状況を処理するため、発明の好ましい実施例
では、もし前記探索が、前記回路コンポーネントモデル
内で、信号推移及び前記遅延計算器により計算された遅
延に対するマッチング信号関係を識別しないならば、そ
こで前記信号推移及び遅延は直接に前記回路コンポーネ
ントモデルへパスされる。
回路コンポーネントが付加された回路コンポーネントモ
デルより完全でないかも知れない。例えば、別の当事者
により提供されたコア回路の回りに特定の回路を付加す
ることによりＡＳＩＣが作成され、またこれに対して元
のコンポーネントモデルもまた提供された場合がこれで
ある。この状況を処理するため、発明の好ましい実施例
では、もし前記探索が、前記回路コンポーネントモデル
内で、信号推移及び前記遅延計算器により計算された遅
延に対するマッチング信号関係を識別しないならば、そ
こで前記信号推移及び遅延は直接に前記回路コンポーネ
ントモデルへパスされる。
【０００９】前述の様に、本発明は、集積回路内のマク
ロセル（ｍａｃｒｏｃｅｌｌ）の完全な詳細が利用出来
ず、また回路コンポーネントモデルは、個々の回路コン
ポーネントの詳細がなく提供される状況において特に適
している。集積回路内のモデリングに関連する複雑さの
問題、及び特に回路遅延の過去の履歴及び状態への依存
性は特に激しく、そのため本発明は、集積回路がマイク
ロプロセッサコアを含む実施例において特に有用であ
る。
ロセル（ｍａｃｒｏｃｅｌｌ）の完全な詳細が利用出来
ず、また回路コンポーネントモデルは、個々の回路コン
ポーネントの詳細がなく提供される状況において特に適
している。集積回路内のモデリングに関連する複雑さの
問題、及び特に回路遅延の過去の履歴及び状態への依存
性は特に激しく、そのため本発明は、集積回路がマイク
ロプロセッサコアを含む実施例において特に有用であ
る。
【００１０】計算された遅延と信号関係モデルとの間の
リマッピング（ｒｅｍａｐｐｉｎｇ）の精度を改善する
ため取ることの出来る手段は、極めて有利である。従っ
て、発明の好ましい実施例においては、 １．もし前記回路コンポーネントモデルが、信号推移及
び前記遅延計算器により計算された遅延にマッチする複
数の信号推移を含むならば、そこで前記信号推移及び前
記遅延計算器により計算された遅延は、前記回路コンポ
ーネントモデル内の前記複数の信号推移の全部を修正す
るのに使用され、 ２．もし前記信号推移及び前記遅延計算器により計算さ
れた遅延が、前記回路コンポーネントモデル内の信号推
移にマッチする複数の信号推移及び遅延を含むならば、
前記回路コンポーネントモデル内の前記信号推移に最も
特別にマッチする信号推移及び前記遅延計算器により計
算された遅延が、前記回路コンポーネントモデル内の前
記信号推移を修正するのに使用され、 ３．もし信号推移及び前記遅延計算器により計算された
遅延が、前記回路コンポーネントモデル内のどの信号推
移よりもより特別に定義される信号推移及び遅延を含む
ならば、そこで前記回路コンポーネントモデル内の最も
特別にマッチする信号推移が前記信号推移及び遅延で修
正される。
リマッピング（ｒｅｍａｐｐｉｎｇ）の精度を改善する
ため取ることの出来る手段は、極めて有利である。従っ
て、発明の好ましい実施例においては、 １．もし前記回路コンポーネントモデルが、信号推移及
び前記遅延計算器により計算された遅延にマッチする複
数の信号推移を含むならば、そこで前記信号推移及び前
記遅延計算器により計算された遅延は、前記回路コンポ
ーネントモデル内の前記複数の信号推移の全部を修正す
るのに使用され、 ２．もし前記信号推移及び前記遅延計算器により計算さ
れた遅延が、前記回路コンポーネントモデル内の信号推
移にマッチする複数の信号推移及び遅延を含むならば、
前記回路コンポーネントモデル内の前記信号推移に最も
特別にマッチする信号推移及び前記遅延計算器により計
算された遅延が、前記回路コンポーネントモデル内の前
記信号推移を修正するのに使用され、 ３．もし信号推移及び前記遅延計算器により計算された
遅延が、前記回路コンポーネントモデル内のどの信号推
移よりもより特別に定義される信号推移及び遅延を含む
ならば、そこで前記回路コンポーネントモデル内の最も
特別にマッチする信号推移が前記信号推移及び遅延で修
正される。
【００１１】この発明が使用する自動化されたリマッピ
ングの確認を援助するため、好ましい実施例は、更に取
られたステップを表す監査ログを発生させるステップを
含む。監査ログは、遅延計算器の結果が、信号関係モデ
ル内のどの信号推移よりもより特別に定義される時にな
された仮定を記録するため特に有用である。前に示唆し
た様に、この発明は、前記回路コンポーネントモデル内
の前記１組も関連する遅延及びルールが関連する条件パ
ラメータを含み、また前記信号推移及び前記遅延計算器
により計算された遅延が条件パラメータを含まない実施
例に対して特に適している。
ングの確認を援助するため、好ましい実施例は、更に取
られたステップを表す監査ログを発生させるステップを
含む。監査ログは、遅延計算器の結果が、信号関係モデ
ル内のどの信号推移よりもより特別に定義される時にな
された仮定を記録するため特に有用である。前に示唆し
た様に、この発明は、前記回路コンポーネントモデル内
の前記１組も関連する遅延及びルールが関連する条件パ
ラメータを含み、また前記信号推移及び前記遅延計算器
により計算された遅延が条件パラメータを含まない実施
例に対して特に適している。
【００１２】この様な状況において、作成されたモデル
内の効率と精度におけるかなりの改善が実施例において
達成することができ、この実施例においては、前記回路
コンポーネントモデル内の信号推移の異なる条件パラメ
ータは、それらに関連する異なる遅延をもち、また前記
遅延計算器は１つの条件パラメータだけに対する遅延を
計算し、前記条件パラメータの全部に対する修正された
遅延値は、前記回路コンポーネントモデル内の前記遅延
の間の相対的相違を使用し前記計算された遅延から推論
される。
内の効率と精度におけるかなりの改善が実施例において
達成することができ、この実施例においては、前記回路
コンポーネントモデル内の信号推移の異なる条件パラメ
ータは、それらに関連する異なる遅延をもち、また前記
遅延計算器は１つの条件パラメータだけに対する遅延を
計算し、前記条件パラメータの全部に対する修正された
遅延値は、前記回路コンポーネントモデル内の前記遅延
の間の相対的相違を使用し前記計算された遅延から推論
される。
【００１３】信号推移が特定される方法はかなり変化す
るが、好ましい実施例においては、前記関連する１組も
遅延及びルールは、エッジ（ｅｄｇｅ）方向パラメータ
を含むことが出来る。本発明は、遅延計算器が結果を標
準遅延フォーマットファイルとして出力する時特に有益
であり、このファイルフォーマットは、集積回路のモデ
ル作成を希望する多くの組織により一般に使用される。
類推される方法において、好ましい実施例においては、
回路コンポーネントモデルは、関連するタイミング及び
ルールデータをもつネットリスト（ｎｅｔｌｉｓｔ）モ
デルである。この様なモデルと相互作用できるシミュレ
ーションソフトウエアは、比較的普及している。
るが、好ましい実施例においては、前記関連する１組も
遅延及びルールは、エッジ（ｅｄｇｅ）方向パラメータ
を含むことが出来る。本発明は、遅延計算器が結果を標
準遅延フォーマットファイルとして出力する時特に有益
であり、このファイルフォーマットは、集積回路のモデ
ル作成を希望する多くの組織により一般に使用される。
類推される方法において、好ましい実施例においては、
回路コンポーネントモデルは、関連するタイミング及び
ルールデータをもつネットリスト（ｎｅｔｌｉｓｔ）モ
デルである。この様なモデルと相互作用できるシミュレ
ーションソフトウエアは、比較的普及している。
【００１４】別の局面からみて、本発明は、集積回路を
モデリングする装置を提供し、前記装置は、（ｉ）前記
集積回路の与えられた実施のための１組の関連する遅延
とルールをもつ信号推移を含む回路コンポーネントモデ
ルを記憶するメモリと、（ｉｉ）前記１組の関連する遅
延とルールのサブセットを使用して前記回路コンポーネ
ントモデル内の信号推移のための信号遅延を計算する遅
延計算器と、（ｉｉｉ）前記遅延計算器により計算され
た関連する信号遅延をもつ信号推移に対応する信号推移
を識別するために前記回路コンポーネントモデルを探索
する探索論理と、（ｉｖ）前記遅延計算器により計算さ
れた前記遅延及び前記１組の関連する遅延とルールをも
つ識別されたマッチング信号推移に対して前記回路コン
ポーネントモデルを修正する修正論理とを含む。
モデリングする装置を提供し、前記装置は、（ｉ）前記
集積回路の与えられた実施のための１組の関連する遅延
とルールをもつ信号推移を含む回路コンポーネントモデ
ルを記憶するメモリと、（ｉｉ）前記１組の関連する遅
延とルールのサブセットを使用して前記回路コンポーネ
ントモデル内の信号推移のための信号遅延を計算する遅
延計算器と、（ｉｉｉ）前記遅延計算器により計算され
た関連する信号遅延をもつ信号推移に対応する信号推移
を識別するために前記回路コンポーネントモデルを探索
する探索論理と、（ｉｖ）前記遅延計算器により計算さ
れた前記遅延及び前記１組の関連する遅延とルールをも
つ識別されたマッチング信号推移に対して前記回路コン
ポーネントモデルを修正する修正論理とを含む。
【００１５】
【発明の実施の形態】図１において、集積回路作成者は
まず第１に、集積回路のビヘイビアのモデルを高レベル
開発言語で開発し、このモデルはＡＲＭコアを含むこと
が出来る。これはステップ２で示される。一旦アーキテ
クチュアとビヘイビアが、ステップ２において確立され
ると、マイクロプロセッサを含む集積回路のレジスタ転
送言語モデルがステップ４において開発され、ここで信
号関係が、入力、出力及び内部信号を含んで定義され
る。
まず第１に、集積回路のビヘイビアのモデルを高レベル
開発言語で開発し、このモデルはＡＲＭコアを含むこと
が出来る。これはステップ２で示される。一旦アーキテ
クチュアとビヘイビアが、ステップ２において確立され
ると、マイクロプロセッサを含む集積回路のレジスタ転
送言語モデルがステップ４において開発され、ここで信
号関係が、入力、出力及び内部信号を含んで定義され
る。
【００１６】「ブラックボックス」ＡＲＭコアを含むレ
ジスタ転送言語モデルは、次に合成され、ハンドアメン
ド（ｈａｎｄ ａｍｅｎｄ）されて、集積回路（例え
ば、ネットリスト）の効率的なコンポーネントレベルモ
デル（／仕様）となる。ＡＲＭコア（マイクロプロセッ
サ）のこのコンポーネントレベル定義は、極めて貴重で
且つ高度に敏感な属性である。従って、コンポーネント
レベル定義を解放するよりはむしろコンポーネントレベ
ル回路の「ブラックボックス」モデルを作成するのが好
ましく、これは、大きなコンポーネントモデル６内の他
の要素と相互作用することが出来、それでいてマイクロ
プロセッサの要素記述による完全な要素を含まない。こ
のその上のモデル８は、種々の回路１０、１２、１４が
マイクロプロセッサに付けられているＡＳＩＣをシミュ
レートするため第３者により使用出来る。一旦ＡＳＩＣ
のこの回路コンポーネントモデル６が作成されると、遅
延計算器１６が、ＡＳＩＣを通る信号経路に対する信号
推移遅延を、特別の実施、周辺回路１０、１２、１４、
動作温度等を考慮に入れて計算するため使用することが
出来る。遅延計算器１６により得られた結果は、標準遅
延フォーマットファイルの形式で出力される。
ジスタ転送言語モデルは、次に合成され、ハンドアメン
ド（ｈａｎｄ ａｍｅｎｄ）されて、集積回路（例え
ば、ネットリスト）の効率的なコンポーネントレベルモ
デル（／仕様）となる。ＡＲＭコア（マイクロプロセッ
サ）のこのコンポーネントレベル定義は、極めて貴重で
且つ高度に敏感な属性である。従って、コンポーネント
レベル定義を解放するよりはむしろコンポーネントレベ
ル回路の「ブラックボックス」モデルを作成するのが好
ましく、これは、大きなコンポーネントモデル６内の他
の要素と相互作用することが出来、それでいてマイクロ
プロセッサの要素記述による完全な要素を含まない。こ
のその上のモデル８は、種々の回路１０、１２、１４が
マイクロプロセッサに付けられているＡＳＩＣをシミュ
レートするため第３者により使用出来る。一旦ＡＳＩＣ
のこの回路コンポーネントモデル６が作成されると、遅
延計算器１６が、ＡＳＩＣを通る信号経路に対する信号
推移遅延を、特別の実施、周辺回路１０、１２、１４、
動作温度等を考慮に入れて計算するため使用することが
出来る。遅延計算器１６により得られた結果は、標準遅
延フォーマットファイルの形式で出力される。
【００１７】マイクロプロセッサコア８のモデルは、高
度に複雑で、マイクロプロセッサの以前の状態、動作モ
ード等に依存する信号遅延の様な因子を考慮に入れた関
連する大量のタイミング及びルールデータをもってい
る。この遅延計算器１６は、この複雑さに対抗出来ず、
それでタイミング及びルールデータの基本的サブセット
だけを使用して動作する。
度に複雑で、マイクロプロセッサの以前の状態、動作モ
ード等に依存する信号遅延の様な因子を考慮に入れた関
連する大量のタイミング及びルールデータをもってい
る。この遅延計算器１６は、この複雑さに対抗出来ず、
それでタイミング及びルールデータの基本的サブセット
だけを使用して動作する。
【００１８】図２は、図１のプロセッサの修正を示し、
ここでは標準遅延フォーマットファイルは、分析され、
リマップされたＳＤＦファイル２５を作成するためリマ
ップされる。このリマッピングはステップ２２で行われ
る。遅延計算器１６は、マイクロプロセッサコア８の行
動における多くの異なる可能性に対抗することは出来
ず、それで典型的には最悪の場合の仮定をする。リマッ
ピングステップ２２は、発生された遅延結果を完全な１
組のタイミング及びルールデータ２３を使用してネット
リストモデル６へ戻してリマップすることを求め、この
完全な１組のタイミング及びルールデータ２３は、より
正確な結果を得るために、不正確な最悪の場合の仮定の
多くの修正を可能にするのに十分である。この完全な１
組のタイミング及びルールデータ２３は、またどのよう
にしてリマッピングが遂行されるべきかの命令を与える
制約データを含むことが出来る。
ここでは標準遅延フォーマットファイルは、分析され、
リマップされたＳＤＦファイル２５を作成するためリマ
ップされる。このリマッピングはステップ２２で行われ
る。遅延計算器１６は、マイクロプロセッサコア８の行
動における多くの異なる可能性に対抗することは出来
ず、それで典型的には最悪の場合の仮定をする。リマッ
ピングステップ２２は、発生された遅延結果を完全な１
組のタイミング及びルールデータ２３を使用してネット
リストモデル６へ戻してリマップすることを求め、この
完全な１組のタイミング及びルールデータ２３は、より
正確な結果を得るために、不正確な最悪の場合の仮定の
多くの修正を可能にするのに十分である。この完全な１
組のタイミング及びルールデータ２３は、またどのよう
にしてリマッピングが遂行されるべきかの命令を与える
制約データを含むことが出来る。
【００１９】図３及び４は、リマッピングプロセスの動
作を示す流れ図である。ステップ２４で、プロセスは、
入力及び出力ファイル名、ファイル形式、監査ログオプ
ション等の様な条件を特定するアーギュメントの読み出
しを含み開始される。ステップ２６で、元のコンポーネ
ントモデル６（標準遅延フォーマットターゲットＳＤＦ
Ｔ）はメモリに記憶され、コンポーネントモデル６内の
各セルに対するタイミング及びルールファイル（ＴＤＥ
Ｆ）の読み込みを含む。ステップ２８で、遅延計算器１
６により作成された標準遅延フォーマットファイルは、
オープンされ、このファイルからのヘッダーは出力ファ
イルに書き込まれる。出力ファイルは、元のＳＤＦファ
イルから作られ、テンプレート（ｔｅｍｐｌａｔｅ）デ
ータ及びタイミングデータはＳＤＦの形式で書き込まれ
る。
作を示す流れ図である。ステップ２４で、プロセスは、
入力及び出力ファイル名、ファイル形式、監査ログオプ
ション等の様な条件を特定するアーギュメントの読み出
しを含み開始される。ステップ２６で、元のコンポーネ
ントモデル６（標準遅延フォーマットターゲットＳＤＦ
Ｔ）はメモリに記憶され、コンポーネントモデル６内の
各セルに対するタイミング及びルールファイル（ＴＤＥ
Ｆ）の読み込みを含む。ステップ２８で、遅延計算器１
６により作成された標準遅延フォーマットファイルは、
オープンされ、このファイルからのヘッダーは出力ファ
イルに書き込まれる。出力ファイルは、元のＳＤＦファ
イルから作られ、テンプレート（ｔｅｍｐｌａｔｅ）デ
ータ及びタイミングデータはＳＤＦの形式で書き込まれ
る。
【００２０】ステップ３０、３２、３４、３６及び３８
で、プロセスはループを実行し、そこで遅延計算器１６
により作成されたＳＤＦファイル内のセルは順番に検査
され、ステップ２６で記憶された元のコンポーネントモ
デル（テンプレート）からのファイル内のセルに対して
突き合わされる。もしテンプレートにセルが存在すれ
ば、このテンプレート定義は、遅延計算器１６により計
算された遅延情報で修正され、出力ファイル内のセルの
代わりに使用される。もしステップ２６で記憶された元
のコンポーネントモデルがマッチングセルを含まなけれ
ば、そこで遅延計算器１６の出力からのセルが新しいモ
デルの中に置かれる。このプロセスは、遅延計算器１６
の出力の中のセルの全部が、元のコンポーネントモデル
内の先在するセルとマッチするか、又は新しいモデルの
中に書き込まれるまで継続する。ステップ４０、４２、
４４、４６及び４８で、前のループで識別された夫々異
なるセルは、一度に１つ検査され、完全な１組のタイミ
ング及びルールデータ２３、例えば、条件パラメータ、
エッジ方向等において利用出来る完全な情報を考慮に入
れて更新される。特定の遅延計算器のためのリマッピン
グ命令を与える制約データ及びモデル組み合わせもまた
支援のため参照出来る。
で、プロセスはループを実行し、そこで遅延計算器１６
により作成されたＳＤＦファイル内のセルは順番に検査
され、ステップ２６で記憶された元のコンポーネントモ
デル（テンプレート）からのファイル内のセルに対して
突き合わされる。もしテンプレートにセルが存在すれ
ば、このテンプレート定義は、遅延計算器１６により計
算された遅延情報で修正され、出力ファイル内のセルの
代わりに使用される。もしステップ２６で記憶された元
のコンポーネントモデルがマッチングセルを含まなけれ
ば、そこで遅延計算器１６の出力からのセルが新しいモ
デルの中に置かれる。このプロセスは、遅延計算器１６
の出力の中のセルの全部が、元のコンポーネントモデル
内の先在するセルとマッチするか、又は新しいモデルの
中に書き込まれるまで継続する。ステップ４０、４２、
４４、４６及び４８で、前のループで識別された夫々異
なるセルは、一度に１つ検査され、完全な１組のタイミ
ング及びルールデータ２３、例えば、条件パラメータ、
エッジ方向等において利用出来る完全な情報を考慮に入
れて更新される。特定の遅延計算器のためのリマッピン
グ命令を与える制約データ及びモデル組み合わせもまた
支援のため参照出来る。
【００２１】プロセスが、ステップ６０で完了すると、
出力は、特定の実施及び追加の周囲回路１０、１２、１
４を表す遅延をもつリマップされたＳＤＦファイル２５
である。この新しいＳＤＦファイルは、ネットリストモ
デルと共にソフトウエア確認プロセス等において使用出
来る。
出力は、特定の実施及び追加の周囲回路１０、１２、１
４を表す遅延をもつリマップされたＳＤＦファイル２５
である。この新しいＳＤＦファイルは、ネットリストモ
デルと共にソフトウエア確認プロセス等において使用出
来る。
【００２２】図５は、図１から図４に関して記載した種
々のモデリング及び計算処理を遂行するデータ処理シス
テム５２を示す。理解される様に、モデリングプロセス
は、プログラム制御の下で動作する汎用コンピュータ５
４内で行なわれる。プログラムは、命令のシーケンスと
してプログラムメモリ５６の中に記憶され、これら命令
は、この発明の方法における種々のステップを遂行し、
又はこの発明の種々の処理回路の役目を果たす汎用コン
ピュータ５４を構成する。汎用コンピュータ５４は、ワ
ーキングメモリ５８を含み、その中でデータが記憶さ
れ、操作される。種々の入力ファイル６０、６２、６
４、６５が、ハードデイスク又は他の媒体上に記憶さ
れ、汎用コンピュータ５４により読み出される。改訂さ
れたネットリストモデルは、増加された標準遅延フォー
マットファイル６６の様式で作成され、これもハードデ
イスク上に記憶される。
々のモデリング及び計算処理を遂行するデータ処理シス
テム５２を示す。理解される様に、モデリングプロセス
は、プログラム制御の下で動作する汎用コンピュータ５
４内で行なわれる。プログラムは、命令のシーケンスと
してプログラムメモリ５６の中に記憶され、これら命令
は、この発明の方法における種々のステップを遂行し、
又はこの発明の種々の処理回路の役目を果たす汎用コン
ピュータ５４を構成する。汎用コンピュータ５４は、ワ
ーキングメモリ５８を含み、その中でデータが記憶さ
れ、操作される。種々の入力ファイル６０、６２、６
４、６５が、ハードデイスク又は他の媒体上に記憶さ
れ、汎用コンピュータ５４により読み出される。改訂さ
れたネットリストモデルは、増加された標準遅延フォー
マットファイル６６の様式で作成され、これもハードデ
イスク上に記憶される。
【００２３】図６は、点ＰとＱの間の２つの可能なタイ
ミング経路６６、６８を含む回路を示す。遅延は、デバ
イスの内部状態、状態Ａ及びＢに依存する。この回路が
状態Ａにある時、そこで経路６６、７０が使用され、負
荷のないこの経路６６、７０を通る遅延はＸである。デ
バイスが状態Ｂにある時、そこで経路６８、７０が使用
され、負荷のないこの経路６８、７０を通る遅延はＹで
ある。遅延計算器１６は、利用出来るサブセットのデー
タにもとづいて動作し、負荷７２が存在する時の最悪の
場合の経路６６、７０に対する遅延Ｄｅｌａｙ（６６＋
７０）を計算し、結果をＳＤＦファイル１８に書き込
む。リマッピングツール２２は、完全な元のタイミング
情報を取り、経路６８、７０に対する遅延を次を使用し
て計算する。 遅延Ｄｅｌａｙ（６８＋７０）＝遅延Ｄｅｌａｙ（６６
＋７０）−Ｘ＋Ｙ
ミング経路６６、６８を含む回路を示す。遅延は、デバ
イスの内部状態、状態Ａ及びＢに依存する。この回路が
状態Ａにある時、そこで経路６６、７０が使用され、負
荷のないこの経路６６、７０を通る遅延はＸである。デ
バイスが状態Ｂにある時、そこで経路６８、７０が使用
され、負荷のないこの経路６８、７０を通る遅延はＹで
ある。遅延計算器１６は、利用出来るサブセットのデー
タにもとづいて動作し、負荷７２が存在する時の最悪の
場合の経路６６、７０に対する遅延Ｄｅｌａｙ（６６＋
７０）を計算し、結果をＳＤＦファイル１８に書き込
む。リマッピングツール２２は、完全な元のタイミング
情報を取り、経路６８、７０に対する遅延を次を使用し
て計算する。 遅延Ｄｅｌａｙ（６８＋７０）＝遅延Ｄｅｌａｙ（６６
＋７０）−Ｘ＋Ｙ
【００２４】ＡＲＭ社（Ｌｉｍｉｔｅｄ）により生産さ
れるモデルゲン（ＭｏｄｅｌＧｅｎ）製品のためのソフ
トウエアツール（ＳＤＦＲＥＭＡＰ）において具体化さ
れる本発明の機能性を以下に説明する。ツールインタフェース スドフリマップ（ｓｄｆｒｅｍａｐ）が、コマンドライ
ンから要求されるツールで、引き続くユーザ入力を取ら
ない。このツールは、アーギュメントとして、少なくと
も１つのＳＤＦテンプレートファイル及び各テンプレー
トファイルに対して随意のＴＤＥＦファイル（タイミン
グ省略時（ｄｅｆａｕｌｔ）のファイル）を取る。他の
随意のアーギュメントは、入力ＳＤＦファイル及び出力
ＳＤＦファイルである。もしこれらのいずれかが与えら
れると、これらは入力及び出力として夫々使用される。
もし入力ファイルが与えられないと、入力はｓｔｄｉｎ
から取られる。もし出力ファイルが与えられないと、出
力はｓｔｄｏｕｔへ行く。出力ファイル名は、入力ファ
イル名が特定されなければ特定出来ない。監査ログは、
別の出力ファイルにおいて創作される。このファイル
は、随意に名を付けることが出来る。もしが与えられな
いと、省略時のログファイルが創作される。
れるモデルゲン（ＭｏｄｅｌＧｅｎ）製品のためのソフ
トウエアツール（ＳＤＦＲＥＭＡＰ）において具体化さ
れる本発明の機能性を以下に説明する。ツールインタフェース スドフリマップ（ｓｄｆｒｅｍａｐ）が、コマンドライ
ンから要求されるツールで、引き続くユーザ入力を取ら
ない。このツールは、アーギュメントとして、少なくと
も１つのＳＤＦテンプレートファイル及び各テンプレー
トファイルに対して随意のＴＤＥＦファイル（タイミン
グ省略時（ｄｅｆａｕｌｔ）のファイル）を取る。他の
随意のアーギュメントは、入力ＳＤＦファイル及び出力
ＳＤＦファイルである。もしこれらのいずれかが与えら
れると、これらは入力及び出力として夫々使用される。
もし入力ファイルが与えられないと、入力はｓｔｄｉｎ
から取られる。もし出力ファイルが与えられないと、出
力はｓｔｄｏｕｔへ行く。出力ファイル名は、入力ファ
イル名が特定されなければ特定出来ない。監査ログは、
別の出力ファイルにおいて創作される。このファイル
は、随意に名を付けることが出来る。もしが与えられな
いと、省略時のログファイルが創作される。
【００２５】コマンドラインのために提案されるアーギ
ュメントは次の通りである。 ｓｄｆｒｅｍａｐ［オプション］−セル＜セル名
＞．．．［＜ｓｄｆｉｎ＞［＜ｓｄｆｏｕｔ＞］］ 角括弧内の項目は、随意のアーギュメントを表す。鋭角
括弧内の項目は、パラメータを表す。省略（．．．）
は、先行するオプションは零回またはそれより多く反復
して良いことを示す。オプションフィールド（ｏｐｔｉ
ｏｎｓ ｆｉｅｌｄ）は、次のいずれかである。 −１＜ｆｉｌｅ＞ ファイル内の監査ログを記録 −ｖ 冗長（ｖｅｒｂｏｓｅ）出力 −ｑ 平静（ｑｕｉｅｔ）出力 −ｈ ヘルプ（ｈｅｌｐ）を示せ −Ｖ バージヨン（ｖｅｒｓｉｏｎ）を示せ −ｎ ＴＤＥＦファイルを使用するな −ｄ ＴＤＥＦファイルを使用せよ −Ｌ＜ｄｉｒ＞ テンプレートファイルのための探索経路にｄｉｒを 付加せよ −ｍｉｎ 省略により−ｍｉｎ．ｔｄｆで終わるｔｄｅｆファ イルを捜せ −ｔｙｐ 省略により−ｔｙｐ．ｔｄｆで終わるｔｄｅｆファ イルを捜せ −ｍａｘ 省略により−ｍａｘ．ｔｄｆで終わるｔｄｅｆファ イルを捜せ −ｎと−ｄは。−ｃｅｌｌのどの場合の前に使用出来、
また何回反復しても良い。各アーギュメントは、−ｎ又
は−ｄの次の発生まで適用される。省略により、ＴＤＥ
Ｆファイルは読まれる。−ｍｉｎ、−ｔｙｐ及び−ｍａ
ｘオプションは、ＴＤＥＦファイルが捜される方法を制
御する。これらのオプションは、相互に排他的である。
もしどれも特定されないと、ツールは、−ｔｙｐが特定
されたかの様に動作する。
ュメントは次の通りである。 ｓｄｆｒｅｍａｐ［オプション］−セル＜セル名
＞．．．［＜ｓｄｆｉｎ＞［＜ｓｄｆｏｕｔ＞］］ 角括弧内の項目は、随意のアーギュメントを表す。鋭角
括弧内の項目は、パラメータを表す。省略（．．．）
は、先行するオプションは零回またはそれより多く反復
して良いことを示す。オプションフィールド（ｏｐｔｉ
ｏｎｓ ｆｉｅｌｄ）は、次のいずれかである。 −１＜ｆｉｌｅ＞ ファイル内の監査ログを記録 −ｖ 冗長（ｖｅｒｂｏｓｅ）出力 −ｑ 平静（ｑｕｉｅｔ）出力 −ｈ ヘルプ（ｈｅｌｐ）を示せ −Ｖ バージヨン（ｖｅｒｓｉｏｎ）を示せ −ｎ ＴＤＥＦファイルを使用するな −ｄ ＴＤＥＦファイルを使用せよ −Ｌ＜ｄｉｒ＞ テンプレートファイルのための探索経路にｄｉｒを 付加せよ −ｍｉｎ 省略により−ｍｉｎ．ｔｄｆで終わるｔｄｅｆファ イルを捜せ −ｔｙｐ 省略により−ｔｙｐ．ｔｄｆで終わるｔｄｅｆファ イルを捜せ −ｍａｘ 省略により−ｍａｘ．ｔｄｆで終わるｔｄｅｆファ イルを捜せ −ｎと−ｄは。−ｃｅｌｌのどの場合の前に使用出来、
また何回反復しても良い。各アーギュメントは、−ｎ又
は−ｄの次の発生まで適用される。省略により、ＴＤＥ
Ｆファイルは読まれる。−ｍｉｎ、−ｔｙｐ及び−ｍａ
ｘオプションは、ＴＤＥＦファイルが捜される方法を制
御する。これらのオプションは、相互に排他的である。
もしどれも特定されないと、ツールは、−ｔｙｐが特定
されたかの様に動作する。
【００２６】−ｍｉｎオプションが有効である時、プロ
グラムは、「＜ｃｅｌｌ＞−ｍｉｎ．ｔｄｆ」の名のつ
いたＴＤＥＦファイルを捜す。−ｔｙｐオプションが有
効である時、プログラムは、「＜ｃｅｌｌ＞−ｔｙｐ．
ｔｄｆ」の名のついたＴＤＥＦファイルを捜す。−ｍａ
ｘオプションが有効である時、プログラムは、「＜ｃｅ
ｌｌ＞−ｍａｘ．ｔｄｆ」の名のついたＴＤＥＦファイ
ルを捜す。全部の３つの場合において、もしＴＤＥＦフ
ァイルが発見できなければ、プログラムは、「＜ｃｅｌ
ｌ＞．ｔｄｆ」を捜す。選択されるＴＤＥＦファイルの
名は、監査ログに記録される。もし特別のセルに対して
ＴＤＥＦファイルが依然として発見できなければ、省略
時の読み（ｄｅｆａｕｌｔｓ ｒｅａｄｉｎｇ）が可能
にされ、警報が発せられるべきであり、これと共にこの
事実は監査ログに記録され、またツールは、あたかも−
ｎオプションがそのセルに対して有効であるかの様に進
行すべきである。−Ｌオプションは、全部のセルに対し
て広範に適用される。−Ｌオプションの後に特定された
それらではない。
グラムは、「＜ｃｅｌｌ＞−ｍｉｎ．ｔｄｆ」の名のつ
いたＴＤＥＦファイルを捜す。−ｔｙｐオプションが有
効である時、プログラムは、「＜ｃｅｌｌ＞−ｔｙｐ．
ｔｄｆ」の名のついたＴＤＥＦファイルを捜す。−ｍａ
ｘオプションが有効である時、プログラムは、「＜ｃｅ
ｌｌ＞−ｍａｘ．ｔｄｆ」の名のついたＴＤＥＦファイ
ルを捜す。全部の３つの場合において、もしＴＤＥＦフ
ァイルが発見できなければ、プログラムは、「＜ｃｅｌ
ｌ＞．ｔｄｆ」を捜す。選択されるＴＤＥＦファイルの
名は、監査ログに記録される。もし特別のセルに対して
ＴＤＥＦファイルが依然として発見できなければ、省略
時の読み（ｄｅｆａｕｌｔｓ ｒｅａｄｉｎｇ）が可能
にされ、警報が発せられるべきであり、これと共にこの
事実は監査ログに記録され、またツールは、あたかも−
ｎオプションがそのセルに対して有効であるかの様に進
行すべきである。−Ｌオプションは、全部のセルに対し
て広範に適用される。−Ｌオプションの後に特定された
それらではない。
【００２７】入力 スドフリマップ（ｓｄｆｒｅｍａｐ）への入力は、モデ
ルゲン（ＭｏｄｅｌＧｅｎ）創作のＳＤＦＴ（ＳＤＦタ
ーゲットファイル）及び随意のＴＤＥＦファイル、及び
単一のＳＤＦファイルでユーザにより提供されるが遅延
計算器から来ると仮定されるものから成る。全部のファ
イルは、構成上（ｓｙｎｔａｃｔｉｃａｌｌｙ）正しい
と仮定され、それで詳しい文法及びシンタックス適合検
査は必要ない。ツールは、もし入力が間違っていれば、
ライン番号と誤りの形式を述べ、少なくとも診断を提供
すべきである。入力ＳＤＦファイルは、ＯＶＩバージョ
ン２．１（又は２．０）ＳＤＦ仕様に合致しなければな
らない。
ルゲン（ＭｏｄｅｌＧｅｎ）創作のＳＤＦＴ（ＳＤＦタ
ーゲットファイル）及び随意のＴＤＥＦファイル、及び
単一のＳＤＦファイルでユーザにより提供されるが遅延
計算器から来ると仮定されるものから成る。全部のファ
イルは、構成上（ｓｙｎｔａｃｔｉｃａｌｌｙ）正しい
と仮定され、それで詳しい文法及びシンタックス適合検
査は必要ない。ツールは、もし入力が間違っていれば、
ライン番号と誤りの形式を述べ、少なくとも診断を提供
すべきである。入力ＳＤＦファイルは、ＯＶＩバージョ
ン２．１（又は２．０）ＳＤＦ仕様に合致しなければな
らない。
【００２８】出力 ツールからの主要な出力はＳＤＦファイルで、これは入
力ＳＤＦファイルから得られた情報を含み、おそらくＴ
ＤＥＦファイルからの情報で、適切なＳＤＦファイルの
構造で書き直されたＳＤＦファイルにおけるＣＥＬＬＴ
ＹＰＥのどれかに関するＣＥＬＬエントリで外挿され及
び／又は増加されている。遂行されるにはバスレンジ
（ｂｕｓ ｒａｎｇｅ）のなんらかの操作が必要かも知
れないが、さもなければその構造は、テンプレートと正
確にマッチすべきである。テンプレートファイルのどれ
とも対応しないＣＥＬＬＴＹＰＥは、変更されずに出力
ファイルへパスされる。診断メッセージは、ｓｔｄｅｒ
ｒに書き込まれる。各セルに対するリマッピングプロセ
スの監査ログは、ログファイルの中に書き込まれる。
力ＳＤＦファイルから得られた情報を含み、おそらくＴ
ＤＥＦファイルからの情報で、適切なＳＤＦファイルの
構造で書き直されたＳＤＦファイルにおけるＣＥＬＬＴ
ＹＰＥのどれかに関するＣＥＬＬエントリで外挿され及
び／又は増加されている。遂行されるにはバスレンジ
（ｂｕｓ ｒａｎｇｅ）のなんらかの操作が必要かも知
れないが、さもなければその構造は、テンプレートと正
確にマッチすべきである。テンプレートファイルのどれ
とも対応しないＣＥＬＬＴＹＰＥは、変更されずに出力
ファイルへパスされる。診断メッセージは、ｓｔｄｅｒ
ｒに書き込まれる。各セルに対するリマッピングプロセ
スの監査ログは、ログファイルの中に書き込まれる。
【００２９】動作 プログラムは、コマンドライン上に特定されたどのＳＤ
ＦＴ及びＴＤＥＦファイルの関連する内容を読み、記憶
する。それは、次に入力ＳＤＦファイルを読み、ＳＤＦ
Ｔファイルに記載された以外のデバイスに対するヘッダ
ー及びどのセルエントリも出力ＳＤＦファイルの中に再
生する。どのＳＤＦＴファイルにマッチするセル形式
は、現状のままで発行することなく、読み込み、記憶す
べきである。
ＦＴ及びＴＤＥＦファイルの関連する内容を読み、記憶
する。それは、次に入力ＳＤＦファイルを読み、ＳＤＦ
Ｔファイルに記載された以外のデバイスに対するヘッダ
ー及びどのセルエントリも出力ＳＤＦファイルの中に再
生する。どのＳＤＦＴファイルにマッチするセル形式
は、現状のままで発行することなく、読み込み、記憶す
べきである。
【００３０】元のＳＤＦファイル及びＳＤＦＴファイル
からの記憶された情報は、次にＣＥＬＬエントリを発生
するのに使用され、このエントリは、それが元のＳＤＦ
ファイルからの情報を、そのセルに対するモデルゲン
（ＭｏｄｅｌＧｅｎ）シユレーション中に注釈（ａｎｎ
ｏｔａｔｅ）する限度においてＳＤＦＴファイルのもの
と匹敵する構造をもっている。どの失われた情報も、も
し提供されれば、ＴＤＥＦファイルを参照することによ
り満たされるであろう。ＴＤＥＦファイルからデータを
満たす時、３値ＳＤＦの場合、出力遅延を表すトークン
（ｔｏｋｅｎ）は、リマップされた３重の全部の３つの
ファイルの上に複製され、また単一値ＳＤＦにおいて単
一値として使用される。
からの記憶された情報は、次にＣＥＬＬエントリを発生
するのに使用され、このエントリは、それが元のＳＤＦ
ファイルからの情報を、そのセルに対するモデルゲン
（ＭｏｄｅｌＧｅｎ）シユレーション中に注釈（ａｎｎ
ｏｔａｔｅ）する限度においてＳＤＦＴファイルのもの
と匹敵する構造をもっている。どの失われた情報も、も
し提供されれば、ＴＤＥＦファイルを参照することによ
り満たされるであろう。ＴＤＥＦファイルからデータを
満たす時、３値ＳＤＦの場合、出力遅延を表すトークン
（ｔｏｋｅｎ）は、リマップされた３重の全部の３つの
ファイルの上に複製され、また単一値ＳＤＦにおいて単
一値として使用される。
【００３１】ツールは、それが監査ファイル中に取り入
れているリマッピングステップを記載している情報をロ
グする。実施は、後のバージョンにおけるインクリメン
タル遅延をサポートすることを困難にすべきではない
（そこでは我々が全部のインクリメンタルブロックを見
たことが確かな時、セルはファイルの終わりまでは発行
されない）。
れているリマッピングステップを記載している情報をロ
グする。実施は、後のバージョンにおけるインクリメン
タル遅延をサポートすることを困難にすべきではない
（そこでは我々が全部のインクリメンタルブロックを見
たことが確かな時、セルはファイルの終わりまでは発行
されない）。
【００３２】リマッピング作業の大部分は、無条件のＳ
ＤＦエントリを、または間違って特定された条件付きエ
ントリを、テンプレートファイルにおける形式の条件付
きＳＤＦエントリに変換することを含みそうである。こ
れら変換の幾つかは、不明瞭であり、又不明瞭に直面し
て取られたいかなる決定、又は類似するが要求されるエ
ントリと一致しない１組の制限条件を持つエントリから
の外挿は、監査ファイルに正確に記録されなければなら
ない。早期の実施は、条件を極めて単純化して取り扱う
かも知れない。後のバージョンは、これらをどの様に取
り扱うかについて、決定されるべき１組のマッチング発
見（ｈｅｕｒｉｓｔｉｃｓ）を採用してよりインテリジ
ェントに試みることが出来る。
ＤＦエントリを、または間違って特定された条件付きエ
ントリを、テンプレートファイルにおける形式の条件付
きＳＤＦエントリに変換することを含みそうである。こ
れら変換の幾つかは、不明瞭であり、又不明瞭に直面し
て取られたいかなる決定、又は類似するが要求されるエ
ントリと一致しない１組の制限条件を持つエントリから
の外挿は、監査ファイルに正確に記録されなければなら
ない。早期の実施は、条件を極めて単純化して取り扱う
かも知れない。後のバージョンは、これらをどの様に取
り扱うかについて、決定されるべき１組のマッチング発
見（ｈｅｕｒｉｓｔｉｃｓ）を採用してよりインテリジ
ェントに試みることが出来る。
【００３３】もしテンプレートが、特別のエントリ（各
ビットに対して別個のエントリ）に対するバスを含み、
また入力が、レンジ（ｒａｎｇｅ）を含むならば、レン
ジはバスビットの中へ破砕（ｅｘｐｌｏｄｅｄ）される
べきである。もしＳＤＦファイルが破砕されたバスを含
み、またテンプレートが、出力の中にバスのレンジを含
むならば、これもまた破砕されるべきである。もしどの
ファイルも破砕されたバスを含まなければ、出力もまた
破砕されないであろう。目的は、バスビットに関して、
テンプレートとＳＤＦファイルの間の「最低公分母」を
発見し、これにより特別の制約されたどの情報もその様
に表されるが、テンプレートにより要求される構造をも
っている。これは、ＶＩＴＡＬ又はベリログ（Ｖｅｒｉ
ｌｏｇ）アノテータ（ａｎｎｏｔａｔｏｒｓ）に対して
問題を生じるべきではない。
ビットに対して別個のエントリ）に対するバスを含み、
また入力が、レンジ（ｒａｎｇｅ）を含むならば、レン
ジはバスビットの中へ破砕（ｅｘｐｌｏｄｅｄ）される
べきである。もしＳＤＦファイルが破砕されたバスを含
み、またテンプレートが、出力の中にバスのレンジを含
むならば、これもまた破砕されるべきである。もしどの
ファイルも破砕されたバスを含まなければ、出力もまた
破砕されないであろう。目的は、バスビットに関して、
テンプレートとＳＤＦファイルの間の「最低公分母」を
発見し、これにより特別の制約されたどの情報もその様
に表されるが、テンプレートにより要求される構造をも
っている。これは、ＶＩＴＡＬ又はベリログ（Ｖｅｒｉ
ｌｏｇ）アノテータ（ａｎｎｏｔａｔｏｒｓ）に対して
問題を生じるべきではない。
【００３４】ツールは、ＤＥＬＡＹ及びＴＩＭＩＮＧＣ
ＨＥＣＫエントリの両方に動作する。最初にこれらのエ
ントリ内で我々がサポートするＳＤＦ構成に動作しさえ
すれば良い、即ち ＳＥＴＵＰ ＨＯＬＤ ＳＥＴＵＰＨＯＬＤ ＷＩＤＴＨ ＰＥＲＩＯＤ ＩＯＰＡＴＨ そしておそらくＮＯＣＨＡＮＧＥ、我々はそれを我々の
ＳＤＦにおいて発生する能力をもっているので、しかし
実際にそれを行うことはない（ＳＥＴＵＰ及びＨＯＬＤ
検査に拡張されるであろう）。我々がサポートしないエ
ントリは、変更せずに発行（ｅｍｉｔ）されるべきであ
る。テンプレートは、各マッピングの後再使用可能でな
ければならず、それはＳＤＦファイルにおける特別のセ
ル形式の１つの場合より多くがあるかも知れないからで
ある。このようにスドフリマップ（ｓｄｆｒｅｍａｐ）
の動作は、図３及び４に示す通りである。
ＨＥＣＫエントリの両方に動作する。最初にこれらのエ
ントリ内で我々がサポートするＳＤＦ構成に動作しさえ
すれば良い、即ち ＳＥＴＵＰ ＨＯＬＤ ＳＥＴＵＰＨＯＬＤ ＷＩＤＴＨ ＰＥＲＩＯＤ ＩＯＰＡＴＨ そしておそらくＮＯＣＨＡＮＧＥ、我々はそれを我々の
ＳＤＦにおいて発生する能力をもっているので、しかし
実際にそれを行うことはない（ＳＥＴＵＰ及びＨＯＬＤ
検査に拡張されるであろう）。我々がサポートしないエ
ントリは、変更せずに発行（ｅｍｉｔ）されるべきであ
る。テンプレートは、各マッピングの後再使用可能でな
ければならず、それはＳＤＦファイルにおける特別のセ
ル形式の１つの場合より多くがあるかも知れないからで
ある。このようにスドフリマップ（ｓｄｆｒｅｍａｐ）
の動作は、図３及び４に示す通りである。
【００３５】リマッピングの例 （１）テンプレートにおける抜けているパラメータにつ
いての簡単な置換 入力は次を含み （ＩＯＰＡＴＨ ＭＣＬＫ Ａ［３１：０］（５）） またテンプレートは、次を含み （ＩＯＰＡＴＨ ＭＣＬＫ Ａ［３１：０］（Ｔａ）
（Ｔｂ）Ｏ） 結果は、 （ＩＯＰＡＴＨ ＭＣＬＫ Ａ［３１：０］（５）） 論理的解釈−テンプレートは、０−Ｚ及び１−Ｚ推移に
対する値を提供しないとしても、入力はこれを行い（暗
黙のうちに）、それで出力もまたこれを行う。（２）文脈を広くする もし入力が、ＭＣＬＫとＱの間の唯一の経路として次を
含むならば、 （ＩＯＰＡＴＨ（ｐｏｓｅｄｇｅＭＣＬＫ）Ｑ．．． またテンプレートは、次を含み （ＩＯＰＡＴＨ ＭＣＬＫＱ そこでポスエッジ（ｐｏｓｅｄｇｅ）エントリは、入力
の範囲は両方のＭＣＬＫエッジを含むように広げられた
との注釈を付けて、おそらく使用されるべきである。
いての簡単な置換 入力は次を含み （ＩＯＰＡＴＨ ＭＣＬＫ Ａ［３１：０］（５）） またテンプレートは、次を含み （ＩＯＰＡＴＨ ＭＣＬＫ Ａ［３１：０］（Ｔａ）
（Ｔｂ）Ｏ） 結果は、 （ＩＯＰＡＴＨ ＭＣＬＫ Ａ［３１：０］（５）） 論理的解釈−テンプレートは、０−Ｚ及び１−Ｚ推移に
対する値を提供しないとしても、入力はこれを行い（暗
黙のうちに）、それで出力もまたこれを行う。（２）文脈を広くする もし入力が、ＭＣＬＫとＱの間の唯一の経路として次を
含むならば、 （ＩＯＰＡＴＨ（ｐｏｓｅｄｇｅＭＣＬＫ）Ｑ．．． またテンプレートは、次を含み （ＩＯＰＡＴＨ ＭＣＬＫＱ そこでポスエッジ（ｐｏｓｅｄｇｅ）エントリは、入力
の範囲は両方のＭＣＬＫエッジを含むように広げられた
との注釈を付けて、おそらく使用されるべきである。
【００３６】（３）状態依存性 もし入力が次を含み、 （ＩＯＰＡＴＨ ＭＣＬＫ Ｑ．．． またテンプレートが次を含み、 （ＣＯＮＤ ｆｏｏ＆ｂａｒ （ＩＯＰＡＴＨ ＭＣＬ
Ｋ Ｑ．．． （ＣＯＮＤ ｗｉｂｂｌｅ （ＩＯＰＡＴＨ ＭＣＬＫ
Ｑ．．． 入力からの数は、両方のテンプレートエントリに適用す
べきであり、何故なら入力は、各テンプレートにより表
される夫々の場合のスーパーセットを形成するからであ
る。
Ｋ Ｑ．．． （ＣＯＮＤ ｗｉｂｂｌｅ （ＩＯＰＡＴＨ ＭＣＬＫ
Ｑ．．． 入力からの数は、両方のテンプレートエントリに適用す
べきであり、何故なら入力は、各テンプレートにより表
される夫々の場合のスーパーセットを形成するからであ
る。
【００３７】（４）最も特定のマッチ テンプレートの中の同じエントリにマッチする２つ又は
それより多いエントリが入力中にある場合は、より特定
の入力エントリが選択されるべきであり、例えば、 入力ＳＤＦ、 ｉ）（ＩＯＰＡＴＨ ＭＣＬＫ Ｑ．．． ｉｉ）（ＩＯＰＡＴＨ（ｎｅｇｅｄｇｅ ＭＣＬＫ）
Ｑ．．． テンプレート ａ）（ＣＯＮＤ ｗｉｂｂｌｅ （（ＩＯＰＡＴＨ（ｎ
ｅｇｅｄｇｅ ＭＣＬＫ）Ｑ．．． ｂ）（ＣＯＮＤ ｆｏｏ ｜ −ｂａｒ （ＩＯＰＡＴ
Ｈ ＭＣＬＫ）Ｑ．．． 入力からのエントリ＜ｉｉ＞は、テンプレートにおける
エントリ＜ａ＞に適用されるべきであり、何故なら、両
方の＜ｉ＞と＜ｉｉ＞のマッチングに拘らず、エントリ
＜ｉｉ＞におけるネグエッジ（ｎｅｇｅｄｇｅ）はそれ
を＜ａ＞に対してより近いマッチとするからである。エ
ントリ＜ｉ＞は、エントリ＜ｂ＞とマッチするため使用
されるべきであり、何故ならそれは、＜ｂ＞が適用され
る状況の全部をカバーするが、これに対し＜ｉｉ＞はそ
うでない。より複雑な形式のマッチング、特に入力ＳＤ
Ｆが条件付きの場合、も提供されるかも知れない。本発
明の例示的実施例を付随する図面を参照して詳細に記載
したが、この発明はこれらの精密な実施例には制限され
ず、当業者により、特許請求の範囲により定義された発
明の範囲及び精神から逸脱することなく種々の変更及び
修正がなされ得ることが理解される。
それより多いエントリが入力中にある場合は、より特定
の入力エントリが選択されるべきであり、例えば、 入力ＳＤＦ、 ｉ）（ＩＯＰＡＴＨ ＭＣＬＫ Ｑ．．． ｉｉ）（ＩＯＰＡＴＨ（ｎｅｇｅｄｇｅ ＭＣＬＫ）
Ｑ．．． テンプレート ａ）（ＣＯＮＤ ｗｉｂｂｌｅ （（ＩＯＰＡＴＨ（ｎ
ｅｇｅｄｇｅ ＭＣＬＫ）Ｑ．．． ｂ）（ＣＯＮＤ ｆｏｏ ｜ −ｂａｒ （ＩＯＰＡＴ
Ｈ ＭＣＬＫ）Ｑ．．． 入力からのエントリ＜ｉｉ＞は、テンプレートにおける
エントリ＜ａ＞に適用されるべきであり、何故なら、両
方の＜ｉ＞と＜ｉｉ＞のマッチングに拘らず、エントリ
＜ｉｉ＞におけるネグエッジ（ｎｅｇｅｄｇｅ）はそれ
を＜ａ＞に対してより近いマッチとするからである。エ
ントリ＜ｉ＞は、エントリ＜ｂ＞とマッチするため使用
されるべきであり、何故ならそれは、＜ｂ＞が適用され
る状況の全部をカバーするが、これに対し＜ｉｉ＞はそ
うでない。より複雑な形式のマッチング、特に入力ＳＤ
Ｆが条件付きの場合、も提供されるかも知れない。本発
明の例示的実施例を付随する図面を参照して詳細に記載
したが、この発明はこれらの精密な実施例には制限され
ず、当業者により、特許請求の範囲により定義された発
明の範囲及び精神から逸脱することなく種々の変更及び
修正がなされ得ることが理解される。
【図１】設計の流れ及びモデリングプロセスの概略を示
す。
す。
【図２】本発明の一例に従い修正された図１のプロセス
の概略を示す。
の概略を示す。
【図３】共に遅延計算器により得られた結果のより高レ
ベルモデルへのリマッピングを表す流れ図である。
ベルモデルへのリマッピングを表す流れ図である。
【図４】共に遅延計算器により得られた結果のより高レ
ベルモデルへのリマッピングを表す流れ図である。
ベルモデルへのリマッピングを表す流れ図である。
【図５】図１から４に示すプロセスを遂行するための汎
用コンピュータシステムを示す。
用コンピュータシステムを示す。
【図６】内部状態に依存する信号遅延を示す。
【符号の説明】 ５４ 汎用コンピュータ ５６ プログラムメモリ ５８ ワーキングメモリ ６０ 遅延計算器ＳＤＦファイル ６２ ＴＤＥＦファイル ６４ ＳＤＦＴファイル ６５ 制約データ ６６ 増加されたＳＤＦファイル
Claims (19)
- 【請求項１】 集積回路のモデリングの方法であって、
前記方法は、 （ｉ）前記集積回路の与えられた実施のための１組の関
連する遅延とルールをもつ信号推移を含む回路コンポー
ネントモデルを発生するステップと、 （ｉｉ）遅延計算器及び前記１組の関連する遅延とルー
ルのサブセットを使用して前記回路コンポーネントモデ
ル内の信号推移のための信号遅延を計算するステップ
と、 （ｉｉｉ）前記遅延計算器により計算された関連する信
号遅延をもつ信号推移に対応する信号推移を識別するた
め前記回路コンポーネントモデルを探索するステップ
と、 （ｉｖ）前記遅延計算器により計算された前記遅延及び
前記１組の関連する遅延とルールをもつ識別されたマッ
チング信号推移に対して前記回路コンポーネントモデル
を修正するステップとを含む集積回路のモデリングの方
法。 - 【請求項２】 請求項１に記載の方法であって、そこに
もし前記探索が、前記回路コンポーネントモデル内に信
号推移及び前記遅延計算器により計算された遅延に対す
るマッチング信号関係を識別しないならば、そこで前記
信号推移及び遅延は直接に前記回路コンポーネントモデ
ルにパスされる集積回路のモデリングの方法。 - 【請求項３】 請求項１に記載の方法であって、そこに
前記集積回路は、個々の回路コンポーネントの詳細によ
る以外に前記回路コンポーネントモデル内でモデル作成
されるマクロセルを含む集積回路のモデリングの方法。 - 【請求項４】 請求項３に記載の方法であって、そこに
前記マクロセルはマイクロプロセッサコアである集積回
路のモデリングの方法。 - 【請求項５】 請求項１に記載の方法であって、そこに
もし前記回路コンポーネントモデルが、信号推移及び前
記遅延計算器により計算された遅延にマッチする複数の
信号推移を含むならば、そこで前記信号推移及び前記遅
延計算器により計算された遅延は、前記回路コンポーネ
ントモデル内の前記複数の信号推移の全部の修正に使用
される集積回路のモデリングの方法。 - 【請求項６】 請求項１に記載の方法であって、そこに
もし前記信号推移及び前記遅延計算器により計算された
遅延が、前記回路コンポーネントモデル内の信号推移に
マッチする複数の信号推移及び遅延を含むならば、そこ
で前記回路コンポーネントモデル内の前記信号推移に最
も特別にマッチする信号推移及び前記遅延計算器により
計算された遅延が、前記回路コンポーネントモデル内の
前記信号推移を修正するために使用される集積回路のモ
デリングの方法。 - 【請求項７】 請求項１に記載の方法であって、そこに
もし前記信号推移及び前記遅延計算器により計算された
遅延が、どの信号推移よりもより特別に定義された信号
推移を前記回路コンポーネントモデル内に含むならば、
そこで前記回路コンポーネントモデル内の最も特別にマ
ッチする信号推移が、前記信号推移及び遅延により修正
される集積回路のモデリングの方法。 - 【請求項８】 請求項１に記載の方法であって、更に、
取られたステップを表す監査ログを発生させるステップ
を含む集積回路のモデリングの方法。 - 【請求項９】 請求項７に記載の方法であって、更に、
取られたステップを表す監査ログを発生させるステップ
を含み、そこに前記回路コンポーネントモデル内の最も
特別にマッチする信号推移の、より特別に定義された信
号推移及び遅延による前記修正が前記監査ログに記録さ
れる集積回路のモデリングの方法。 - 【請求項１０】 請求項１に記載の方法であって、そこ
に前記回路コンポーネントモデル内の前記１組の関連す
る遅延及びルールは、関連する条件パラメータを含み、
前記信号推移及び前記遅延計算器により計算された遅延
が条件パラメータを含まない集積回路のモデリングの方
法。 - 【請求項１１】 請求項９に記載の方法であって、そこ
に前記回路コンポーネントモデル内の信号推移の異なる
条件パラメータは、それらに関連した異なる遅延をも
ち、前記遅延計算器は１つだけの条件パラメータに対す
る遅延を計算する集積回路のモデリングの方法。 - 【請求項１２】 請求項１０に記載の方法であって、そ
こに前記条件パラメータの全部に対する修正された遅延
値は、前記回路コンポーネントモデル内の前記遅延の間
の相対的差を使用して前記計算された遅延から推論され
る集積回路のモデリングの方法。 - 【請求項１３】 請求項１に記載の方法であって、そこ
に前記関連する１組の遅延及びルールは、エッジ方向パ
ラメータを含むことが出来る集積回路のモデリングの方
法。 - 【請求項１４】 請求項１に記載の方法であって、そこ
に前記遅延計算器は、結果を標準遅延フォーマットファ
イルとして出力する集積回路のモデリングの方法。 - 【請求項１５】 請求項１に記載の方法であって、そこ
に前記回路コンポーネントモデルは、関連するタイミン
グ及びルールデータをもつネットリストモデルである集
積回路のモデリングの方法。 - 【請求項１６】 請求項１５に記載の方法であって、そ
こに前記関連するタイミング及びルールデータは、標準
遅延フォーマットファイルである集積回路のモデリング
の方法。 - 【請求項１７】 請求項１６に記載の方法であって、そ
こに前記修正するステップは、前記標準遅延フォーマッ
トファイルを修正する集積回路のモデリングの方法。 - 【請求項１８】 請求項１に記載の方法であって、そこ
に前記修正するステップは、どの様にして前記修正が遂
行されるべきかの命令を特定する制約データに応答する
集積回路のモデリングの方法。 - 【請求項１９】 集積回路をモデリングする装置であっ
て、前記装置は、 （ｉ）前記集積回路の与えられた実施のための１組の関
連する遅延とルールをもつ信号推移を含む回路コンポー
ネントモデルを記憶するメモリと、 （ｉｉ）前記１組の関連する遅延とルールのサブセット
を使用して前記回路コンポーネントモデル内の信号推移
のための信号遅延を計算する遅延計算器と、 （ｉｉｉ）前記遅延計算器により計算された関連する信
号遅延をもつ信号推移に対応する信号推移を識別するた
めに前記回路コンポーネントモデルを探索する探索論理
と、 （ｉｖ）前記遅延計算器により計算された前記遅延及び
前記１組の関連する遅延とルールをもつ識別されたマッ
チング信号推移に対して前記回路コンポーネントモデル
を修正する修正論理とを含む集積回路をモデリングする
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9812895.2 | 1998-06-15 | ||
| GB9812895A GB2338573B (en) | 1998-06-15 | 1998-06-15 | Modeling integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000029929A true JP2000029929A (ja) | 2000-01-28 |
Family
ID=10833803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11168659A Pending JP2000029929A (ja) | 1998-06-15 | 1999-06-15 | 集積回路のモデリングの方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040199889A1 (ja) |
| JP (1) | JP2000029929A (ja) |
| GB (1) | GB2338573B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU184111U1 (ru) * | 2017-06-27 | 2018-10-16 | Федеральное государственное казённое военное образовательное учреждение высшего образования "Военная академия материально-технического обеспечения имени генерала армии А.В. Хрулева" Министерства обороны Российской Федерации | Устройство для моделирования несимметричных режимов и прогнозирования поведения цифровых защит в электроустановках с изолированной нейтралью |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2371640B (en) * | 2001-01-26 | 2004-09-01 | Advanced Risc Mach Ltd | Validating integrated circuits |
| EP1396801A1 (de) * | 2002-09-05 | 2004-03-10 | Siemens Aktiengesellschaft | Verfahren zum Entwickeln eines elektronischen Bausteins |
| US8234624B2 (en) * | 2007-01-25 | 2012-07-31 | International Business Machines Corporation | System and method for developing embedded software in-situ |
| US7752585B2 (en) * | 2007-10-15 | 2010-07-06 | International Business Machines Corporation | Method, apparatus, and computer program product for stale NDR detection |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924430A (en) * | 1988-01-28 | 1990-05-08 | Teradyne, Inc. | Static timing analysis of semiconductor digital circuits |
| US5381524B2 (en) * | 1991-11-12 | 1997-07-08 | Chronology Corp | Automated development of timing diagrams for electrical circuits |
| JP3207989B2 (ja) * | 1993-12-21 | 2001-09-10 | 三菱電機株式会社 | 遅延時間計算装置 |
| US5452225A (en) * | 1994-01-24 | 1995-09-19 | Hewlett-Packard Company | Method for defining and using a timing model for an electronic circuit |
| US5644498A (en) * | 1995-01-25 | 1997-07-01 | Lsi Logic Corporation | Timing shell generation through netlist reduction |
| US5949983A (en) * | 1996-04-18 | 1999-09-07 | Xilinx, Inc. | Method to back annotate programmable logic device design files based on timing information of a target technology |
| US5870309A (en) * | 1997-09-26 | 1999-02-09 | Xilinx, Inc. | HDL design entry with annotated timing |
-
1998
- 1998-06-15 GB GB9812895A patent/GB2338573B/en not_active Expired - Lifetime
-
1999
- 1999-06-15 JP JP11168659A patent/JP2000029929A/ja active Pending
-
2004
- 2004-01-05 US US10/751,108 patent/US20040199889A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU184111U1 (ru) * | 2017-06-27 | 2018-10-16 | Федеральное государственное казённое военное образовательное учреждение высшего образования "Военная академия материально-технического обеспечения имени генерала армии А.В. Хрулева" Министерства обороны Российской Федерации | Устройство для моделирования несимметричных режимов и прогнозирования поведения цифровых защит в электроустановках с изолированной нейтралью |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040199889A1 (en) | 2004-10-07 |
| GB9812895D0 (en) | 1998-08-12 |
| GB2338573A (en) | 1999-12-22 |
| GB2338573B (en) | 2002-11-06 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081024 |