JP2000029770A - Information processing system - Google Patents
Information processing systemInfo
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- JP2000029770A JP2000029770A JP11113180A JP11318099A JP2000029770A JP 2000029770 A JP2000029770 A JP 2000029770A JP 11113180 A JP11113180 A JP 11113180A JP 11318099 A JP11318099 A JP 11318099A JP 2000029770 A JP2000029770 A JP 2000029770A
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- terminal
- data
- memory device
- write
- processing system
- Prior art date
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- Granted
Links
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、RAM(Ramdom
Access Memory)を有する情報処理システムに関す
る。特に記憶データのRead-Modify-Write 動作を実
行する情報処理システムに関する。The present invention relates to a RAM (Ramdom).
And an information processing system having the same. In particular, the present invention relates to an information processing system for executing a Read-Modify-Write operation of stored data.
【0002】[0002]
【従来の技術】図1、図2に示す様な画像処理を例に取
り、従来技術の説明を行なう。図1において、M1はC
RT(Catdode Ray Tube)画面と1対1に対応する
画像エリア、M2は合成する画像データが格納してある
格納エリア、FCは画像エリアM1のデータと格納エリ
アM2のデータの合成を行なうためのModify機能
である。また図2において、S1は画像エリアM1から
データをReadする処理ステップ、S2は格納エリア
M2からデータをReadする処理ステップ、S3はR
eadした画像エリアM1と格納エリアM2のデータを
合成するための処理ステップ、S4はステップS3で得
られた合成データを画像エリアM1へのWrite処理
ステップである。2. Description of the Related Art The prior art will be described by taking image processing as shown in FIGS. 1 and 2 as an example. In FIG. 1, M1 is C
An image area corresponding one-to-one with an RT (Catdode Ray Tube) screen, M2 is a storage area storing image data to be synthesized, and FC is an image area for synthesizing data of the image area M1 and data of the storage area M2. This is a Modify function. In FIG. 2, S1 is a processing step of reading data from the image area M1, S2 is a processing step of reading data from the storage area M2, and S3 is a processing step of reading data from the storage area M2.
A processing step for synthesizing the data of the read image area M1 and the storage area M2, and step S4 is a step of writing the synthesized data obtained in step S3 to the image area M1.
【0003】図1で示した画像処理の例では、単なる合
成のため、図2における処理ステップは論理和機能とな
る。In the example of the image processing shown in FIG. 1, the processing steps in FIG.
【0004】一方、対象となる画像エリアM1のデータ
量は、通常100K〜数MByteと大容量となる。従っ
て図2で示した一連の処理は、データをByte単位で処
理した場合でも、その繰返し回数は106のオーダとな
る。[0004] On the other hand, the data amount of the target image area M1 is usually as large as 100K to several MByte. Therefore, the series of processing shown in FIG. 2 has the number of repetitions on the order of 106 even when data is processed in units of bytes.
【0005】このため、従来では、下記のような課題を
生じている。即ち、 (1)図2に示した様に本処理ではその殆んどがバスを
使用するバスサイクル(S1,S2,S4)で占められ
ている。従って、バスの占有率が高くなり、バス負荷が
増大する。For this reason, the following problems have conventionally occurred. (1) As shown in FIG. 2, most of the processing is occupied by bus cycles (S1, S2, S4) using the bus. Therefore, the occupancy of the bus increases, and the bus load increases.
【0006】(2)また、低速バスであったり、バスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。(2) The actual processing time is long due to a low-speed bus or overhead such as control of bus occupation.
【0007】(3)更に、図2の例では静的なステップ
数は4ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。(3) Furthermore, in the example of FIG. 2, the number of static steps is as small as four, but the amount of data to be handled is very large, so the number of dynamic steps becomes enormous and the processing time is long.
【0008】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭59−60658
号公報が挙げられる。[0008] A storage circuit for performing this type of processing is disclosed in, for example, JP-A-59-60658.
Publication.
【0009】[0009]
【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、外部デバイスからのデー
タとは無関係にメモリデバイス内部の記憶素子に対する
データの書換えが容易に且つ高速で行なうことができる
ようした1チップメモリデバイスを提供することにあ
る。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned problems of the prior art by easily and quickly rewriting data to a storage element inside a memory device regardless of data from an external device. It is an object of the present invention to provide a one-chip memory device capable of performing such operations.
【0010】また、記憶素子へ書き込むデータとは無関
係にメモリデバイス内部の記憶素子に対するデータの書
換えが容易に且つ高速で行なう情報処理システムを提供
することにある。Another object of the present invention is to provide an information processing system in which data can be easily and rapidly rewritten to a storage element inside a memory device regardless of data to be written to the storage element.
【0011】[0011]
【課題を解決するための手段】本発明は、上記目的を達
成するために、記憶素子と、リード又はライト動作のモ
ードを指示する指示信号を入力する端子と、該端子から
入力された指示信号に基づいて前記記憶素子へのリード
又はライト動作を実行させる実行手段とを有する1チッ
プメモリデバイスであって、前記実行手段は、前記記憶
素子に対して書き込み信号を発生させる発生手段を備
え、前記記憶素子に対するリード又はライト動作に先立
って、前記端子から入力される指示信号に基づいて前記
発生手段からの書き込み信号(“1”又は“0”)を前
記記憶素子に書き込むように構成したことを特徴とする
1チップメモリデバイスである。In order to achieve the above object, the present invention provides a memory element, a terminal for inputting an instruction signal for instructing a read or write operation mode, and an instruction signal input from the terminal. Execution means for executing a read or write operation to the storage element based on the one-chip memory device, wherein the execution means includes a generation means for generating a write signal to the storage element, Prior to a read or write operation on a storage element, a write signal (“1” or “0”) from the generation means is written to the storage element based on an instruction signal input from the terminal. This is a featured one-chip memory device.
【0012】また本発明は、例えば前述した画像の合成
処理(データの書換え処理)の高速化を図るために、下
記の2つの機能を合わせ持つ記憶回路で構成したことに
ある。Further, the present invention comprises a storage circuit having the following two functions in order to speed up the above-described image synthesizing process (data rewriting process).
【0013】a)記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。A) A processing function of correcting data already stored in the storage element and writing the corrected data again to the storage element at the same address.
【0014】b)一般的な外部データの記憶素子への書
き込み処理機能。B) A function of writing general external data to a storage element.
【0015】また、本発明では、上記した2つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図3
を用いて説明する。図3は外部からD−RAM(Dynam
ic-Ramdom Access Memory)へのデータ書込み処理を
示したものであり、この時、D−RAMはリードライト
サイクルとした。図3において、ADRは外部からのア
ドレス、WRは外部からのライトリクエストで、これら
2つの信号(ADR,WR)は例えばマイクロプロセッ
サから与えられるものとする。また、RASは行アドロ
スストロープ、CASは列アドレスストローブ、Aは列
及び行アドレスが時分割に発生されるアドレス信号、W
Eはライトイネーブル、DOはリードデータ、Zは外部
(マイクロプロセッサ)からのデータで、これらの信号
はZを除いて例えばDRAMコントローラ等から生成さ
れるコントロール信号である。すなわち、(I)図3に
示した様に、一般にリードライトサイクルでは、1回の
メモリアクセスは、リードサイクル(I)で開始し、ラ
イトイネーブルWEによるライトサイクル(III)が実行
される。In the present invention, the storage circuit having the two functions described above is realized by focusing on the following points.
This will be described with reference to FIG. FIG. 3 shows an external D-RAM (Dynam
ic-Ramdom Access Memory), and at this time, the D-RAM has a read / write cycle. In FIG. 3, ADR is an external address, WR is an external write request, and these two signals (ADR, WR) are given from, for example, a microprocessor. RAS is a row address loss strobe, CAS is a column address strobe, A is an address signal in which column and row addresses are generated in a time-division manner, W
E is a write enable, DO is read data, and Z is data from the outside (microprocessor). These signals except for Z are control signals generated from, for example, a DRAM controller or the like. That is, (I) As shown in FIG. 3, generally, in a read / write cycle, one memory access starts in a read cycle (I) and a write cycle (III) by a write enable WE is executed.
【0016】(II)従って、上記リードサイクル(I)
とライトサイクル(III)の間には、リードデータDO
と外部データZが同時に存在する区間(II)が表われ
る。(II) Therefore, the above read cycle (I)
Between read data DO and write cycle (III).
(II) in which the data and the external data Z simultaneously exist.
【0017】(III)この区間(II)を修正区間とし、
(IV)更に、この修正制御を外部データZによって行な
うことは可能とする。(III) This section (II) is defined as a correction section,
(IV) Further, this correction control can be performed by the external data Z.
【0018】さらに、本発明の態様としては、以下の構
成を有する情報処理システムでもある。Further, an embodiment of the present invention is an information processing system having the following configuration.
【0019】データを格納する複数の半導体記憶素子
と、複数のオペレーションのうち、任意の1つのオペレ
ーションを示すオペレーションの指示信号であって、前
記記憶素子に書き込まれるデータであるライトデータを
書き込むオペレーションの指示信号を外部から受信する
第1の端子と、ライトイネーブル信号を受信する第2の
端子とを有する1チップメモリデバイスと、前記1チッ
プメモリデバイスの前記記憶素子、前記第1の端子およ
び第2の端子に接続され、前記オペレーションの指示信
号の1つにより表わされるオペレーションに従って、前
記第1の端子から前記記憶素子への前記ライトデータの
書き込みを制御する制御回路と、前記1チップメモリデ
バイスに接続され、オペレーションの指示信号および前
記ライトデータを、前記1チップメモリデバイスの前記
第1の端子に供給し、前記ライトイネーブル信号を、前
記1チップメモリデバイスの前記第2の端子に供給する
外部デバイスとを有し、前記外部デバイスは、前記ライ
トイネーブル信号が予め定められた論理レベルに最初に
設定された時に、前記オペレーションの指示信号を、前
記1チップメモリデバイスの前記第1の端子を介して前
記制御回路に供給する。A plurality of semiconductor memory elements for storing data, and an operation instruction signal indicating an arbitrary one of the plurality of operations, the operation being a signal for writing write data which is data to be written to the memory element. A one-chip memory device having a first terminal for receiving an instruction signal from outside and a second terminal for receiving a write enable signal; the storage element of the one-chip memory device; the first terminal and the second terminal And a control circuit connected to the one-chip memory device for controlling writing of the write data from the first terminal to the storage element in accordance with an operation represented by one of the operation instruction signals. The operation instruction signal and the write data An external device for supplying the write enable signal to the first terminal of the one-chip memory device and for supplying the write enable signal to the second terminal of the one-chip memory device. When the signal is initially set to a predetermined logic level, an instruction signal for the operation is provided to the control circuit via the first terminal of the one-chip memory device.
【0020】また、本発明は、前記オペレーションの指
示信号は、前記外部デバイスから供給される制御コマン
ドビットであってもよい。In the present invention, the operation instruction signal may be a control command bit supplied from the external device.
【0021】また、前記外部デバイスは、マイクロプロ
セッサであってもよい。Further, the external device may be a microprocessor.
【0022】また、前記第1の端子および前記第2の端
子は、外部端子であり、前記第1の端子は、前記オペレ
ーション指示信号およびライトデータが供給され、前記
第2の端子は、前記ライトイネーブル信号が供給されて
もよい。Further, the first terminal and the second terminal are external terminals, the first terminal is supplied with the operation instruction signal and write data, and the second terminal is provided with the write terminal. An enable signal may be provided.
【0023】また、前記予め定められた論理レベルは、
ローレベルであってもよい。The predetermined logic level is:
It may be a low level.
【0024】[0024]
【実施例】以下、本発明の一実施例を図3〜図11を用
いて説明する。図3は、上述した様にD−RAMのタイ
ムチャートである。図4は、本発明の一実施例を示すブ
ロック図、図5は図4に示した実施例の動作原理の説明
図、図6は図5に示した動作原理を実現した回路例を示
す図、図7は図6の動作の詳細を説明する図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. FIG. 3 is a time chart of the D-RAM as described above. 4 is a block diagram showing an embodiment of the present invention, FIG. 5 is an explanatory diagram of the operation principle of the embodiment shown in FIG. 4, and FIG. 6 is a diagram showing an example of a circuit which realizes the operation principle shown in FIG. FIG. 7 is a diagram for explaining the details of the operation of FIG.
【0025】図4において、1は制御回路、2は記憶素
子、3はD−RAMコントローラ、X,Yは外部からの
データ、Zは記憶素子へのライトデータ、DOは記憶素
子からのリードデータ、A,CAS,RAS,WE,A
DR,WRは前記した図3と同種の信号である。なお、
図3で示した外部データZを、ここでは(図4)制御回
路1を介した記憶素子2へのライトデータZに書換えて
いる。In FIG. 4, 1 is a control circuit, 2 is a storage element, 3 is a D-RAM controller, X and Y are external data, Z is write data to the storage element, and DO is read data from the storage element. , A, CAS, RAS, WE, A
DR and WR are the same kind of signals as in FIG. In addition,
The external data Z shown in FIG. 3 is rewritten here (FIG. 4) into the write data Z to the storage element 2 via the control circuit 1.
【0026】図4に示した様に本発明は、制御回路1に
おいて、リードデータDOを外部データX,で制御、修
正して記憶素子2に書込む。この制御動作を図5に示
す。図5において、モードIは外部データYをライトデ
ータZとするモード、モードIIはリードデータDOをラ
イトデータZとするモードである。図5に示す様に外部
データX,Yによって、すなわち外部からの制御で記憶
素子2のリードデータDOを修正、書込み(モードI
I)、或いは外部データYの書込み処理(モードI)、
の2つのモードを制御することができる。この2つのモ
ードの制御は、(I)モードI,IIの指定を外部データ
Xで行ない、(II)モードIIにおけるリードデータDO
の非反転、反転の指定(修正)は外部データで行なう。As shown in FIG. 4, according to the present invention, in the control circuit 1, the read data DO is controlled by the external data X, corrected, and written into the storage element 2. This control operation is shown in FIG. In FIG. 5, mode I is a mode in which external data Y is write data Z, and mode II is a mode in which read data DO is write data Z. As shown in FIG. 5, the read data DO of the storage element 2 is corrected and written by the external data X and Y, that is, by external control.
I) or external data Y write processing (mode I),
Can be controlled. In the control of these two modes, (I) the modes I and II are specified by the external data X, and (II) the read data DO in the mode II
Is designated (corrected) by external data.
【0027】上記した動作と実現する具体的な回路例を
図6に示す。また、その動作の詳細真理値を図7に示
す。図6、図7に示す様に、本発明は2つの論理の組合
わせによって実現できる。FIG. 6 shows a specific example of a circuit for realizing the above operation. FIG. 7 shows a detailed truth value of the operation. As shown in FIGS. 6 and 7, the present invention can be realized by a combination of two logics.
【0028】また、上記した動作は、図3に示した如く
1メモリサイクルの間に実行完了することができる。一
方、図6に示した回路は次の論理式(数1)で表わされ
る。The above operation can be completed within one memory cycle as shown in FIG. On the other hand, the circuit shown in FIG. 6 is represented by the following logical expression (Equation 1).
【0029】[0029]
【数1】 (Equation 1)
【0030】また、外部から制御可能なデータX,Yの
取り得る値として(数1)式に、信号“0”、信号
“1”、例えばマイクロプロセッサ(外部デバイス)か
らのバスデータDi 、その反転データDi’を割当て、
整理すると、図8に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図4と組合わせたものを図
9に示す。図9において、SEL0,1は4人力のセレ
クタ、S0,S1はセレクタSEL0の入力選択信号、
S2,S3はセレクタSEL1の入力選択信号、INV
は反転素子である。なお図9に示すごとく、“0”およ
び“1”の信号を発生させる手段を有し、これら“0”
および“1”の信号がセレクタSEL0,1に入力され
ていることは明らかである。As possible values of the data X and Y that can be controlled from the outside, the signal "0" and the signal "1", for example, bus data Di from a microprocessor (external device), Allocate inverted data Di ',
By rearranging, a binomial logical operation result as shown in FIG. 8 is obtained. FIG. 9 shows an actual circuit obtained by combining this with FIG. In FIG. 9, SEL0 and SEL1 are four-powered selectors, S0 and S1 are input selection signals of the selector SEL0,
S2 and S3 are input selection signals of the selector SEL1, INV
Is an inversion element. As shown in FIG. 9, there is provided a means for generating "0" and "1" signals.
It is apparent that the signals of "1" and "1" are input to the selectors SEL0 and SEL1.
【0031】以下、図1、図8、図9、図10を用い
て、具体的に動作例を説明する。Hereinafter, an operation example will be specifically described with reference to FIGS. 1, 8, 9, and 10. FIG.
【0032】図8に示す様に、外部入力選択信号S0,
S1はセレクタSEL0の選択信号であり、この信号S
0,S1によってデータXの値を決定する。同様に入力
選択信号S2,S3によって、データYが決定される。
これらのデータX,Yの取り得る値としては、前述の如
く、内部で発生した信号“0”、信号“1”、マイクロ
プロセッサからのバスデータDi 、その反転データD
i’とし、図9に示した様にマイクロプロセッサ(外部
デバイス)から入力される入力選択信号S0,S1,S
2,S3により、各セレクタSEL0,1はそれぞれ上
記4つの信号のうちの1つが選択される。図8には、入
力選択信号S0,S1,S2,S3とセレクタSEL
0,1の出力であるデータX,Yとの関係を示し、更に
前記数1で表わせる制御回路1の動作(ライトデータZ
の値)を表わしている。例えば、図1に示した様な画像
処理(OR演算:Case1)では、入力選択信号S0,
S1=(11),S2,3=(10)とすることでデー
タX,YはそれぞれX=反転Di’,Y=Di が選択さ
れる。これらデータX,Yの値を前記制御回路1の動作
を表わす(数1)式に代入すると、Z=Di +Do のO
R演算が実行できることがわかる。従って、本発明によ
れば図1の画像処理は図10に示した様に、最初の1ス
テップで入力選択信号S0,1,2,3を指定(Funct
ionの指定)して動作モードを事前設定し、その後は合
成したい画像データを格納エリアM2からReadし、
画像エリアM1への単なるWrite動作だけで図1に
示した画像処理が実行できる。また、本発明は図8に示
した様に多種の論理機能が実行可能である。As shown in FIG. 8, external input selection signals S0,
S1 is a selection signal of the selector SEL0.
The value of the data X is determined by 0 and S1. Similarly, data Y is determined by input selection signals S2 and S3.
The possible values of these data X and Y include, as described above, internally generated signal "0", signal "1", bus data Di from the microprocessor, and inverted data D thereof.
i ′, and input selection signals S0, S1, S input from a microprocessor (external device) as shown in FIG.
2 and S3, each of the selectors SEL0 and SEL1 selects one of the four signals. FIG. 8 shows input selection signals S0, S1, S2, S3 and selector SEL.
The relationship between data X and Y, which are outputs of 0 and 1, is shown, and the operation of the control circuit 1 (write data Z
Value). For example, in the image processing (OR operation: Case 1) as shown in FIG. 1, the input selection signals S0,
By setting S1 = (11), S2, 3 = (10), X = inverted Di 'and Y = Di are selected for data X and Y, respectively. By substituting the values of these data X and Y into the equation (Equation 1) representing the operation of the control circuit 1, O = Z = Di + Do
It can be seen that the R operation can be performed. Therefore, according to the present invention, the image processing of FIG. 1 designates the input selection signals S0, 1, 2, 3 in the first step as shown in FIG.
ion is specified), the operation mode is set in advance, and then the image data to be synthesized is read from the storage area M2,
The image processing shown in FIG. 1 can be executed only by a simple Write operation on the image area M1. Further, the present invention can execute various logic functions as shown in FIG.
【0033】従って、図11に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図11に示した様にマウスカーソル(M2)は、画像エ
リアM1内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはEO
R機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号S0,1=(01),S2,3=(1
0)として前述した画像の合成(図1)の場合と同様に
図10の如く処理を行なうことができる。従って、外部
から入力される入力選択信号S0,1,2,3の値を変
えることにより、図6に示した様な多種の論理機能が容
易に実行でき、更に単なるWrite動作のみで記憶素
子2とのリード、モディファイ、ライトが実行できる。Therefore, as shown in FIG. 11, for example, it is possible to easily draw an arbitrary moving mouse cursor.
As shown in FIG. 11, even when the mouse cursor (M2) overlaps the image in the image area M1, the cursor must be displayed.
R function is required. That is, in this cursor display, the input selection signals S0,1 = (01), S2,3 = (1
0), the processing can be performed as shown in FIG. 10 in the same manner as in the case of the above-described image composition (FIG. 1). Therefore, by changing the values of the input selection signals S0, 1, 2, and 3 input from the outside, various logic functions as shown in FIG. 6 can be easily executed, and the storage element 2 can be executed only by a simple Write operation. Read, modify, and write.
【0034】この様に図9の如き構成をとることで、マ
イクロプロセッサからのデータDiと記憶素子2のリー
ドデータDoとのModifyとして図8に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号S0〜S3によって指定する。With the configuration as shown in FIG. 9, the binomial logical operation shown in FIG. 8 can be performed as a modification of data Di from the microprocessor and read data Do of storage element 2. The binary logical operation is specified by the input selection signals S0 to S3.
【0035】更に、例えば、入力選択信号S0,S1=
(00),S2,3=(00)または(10)を指定す
ることにより、データX,Yとして内部で発生した信号
“0”または信号“1”を選択してZ=0または1とし
て記憶素子に書き込むことができる。Further, for example, the input selection signals S0, S1 =
By specifying (00), S2, 3 = (00) or (10), internally generated signal “0” or signal “1” is selected as data X, Y and stored as Z = 0 or 1. The device can be written.
【0036】以上述べたように実施例を用いることによ
り、図1、図2を用いた従来の画像の合成処理は、図1
0に示した様に処理を簡素化できる。なお、上述した実
施例は、図9に示した様に3つの機能、すなわち記憶素
子2で構成される記憶部、制御回路1で構成される制御
部、及びセレクタSEL0,1で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図8に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。As described above, by using the embodiment, the conventional image synthesizing process using FIGS.
The processing can be simplified as shown in FIG. The embodiment described above has three functions as shown in FIG. 9, namely, a storage unit composed of the storage element 2, a control unit composed of the control circuit 1, and a selector composed of the selectors SEL0 and SEL1. Divided into parts. However, the function realized by the combination of the control and the selector section is the binomial logical operation function shown in FIG. 8, and this function can be easily achieved by other means.
【0037】以上説明した如く、本実施例によれば、次
の効果が得られる。As described above, according to the present embodiment, the following effects can be obtained.
【0038】(1)図1に示した様な処理を行なった場
合、図10の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。(1) When the processing as shown in FIG. 1 is performed, the memory cycle can be reduced as shown in FIG.
The above-described disadvantages in the related art can be eliminated.
【0039】(2)また、マイクロプロセッサは、1回
のライトサイクルで、リード、モディファイ、ライトの
3つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。(2) Since the microprocessor can execute three processes of read, modify, and write in one write cycle, the processing time can be further shortened.
【0040】(3)記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にLSI化す
ることが可能である。(3) Compared to the memory element group, the ratio of the memory element group to the entire circuit according to the present invention is small, so that it is possible to easily implement an LSI.
【0041】(4)現在市販している64K×4bit
のD−RAMの多くは、1つのPinがNo−Conn
ectionとなっており、図10に示した4点まで、
すなわち記憶素子2及び制御回路1をLSI化した場合
でもPin数の増加にならず、極めてLSI化には有利
となる。(4) 64K × 4 bits currently on the market
In many D-RAMs, one Pin is No-Conn.
and up to the four points shown in FIG.
That is, even when the storage element 2 and the control circuit 1 are formed into an LSI, the number of Pins does not increase, which is extremely advantageous for the LSI.
【0042】[0042]
【発明の効果】本発明によれば、メモリデバイス内に記
憶素子への書き込み信号(“1”又は“0”)を発生す
る信号発生手段を持ち、この書き込み信号を用いて記憶
素子のデータを書換えるように構成されているので、外
部デバイスからのデータとは無関係にメモリデバイス内
部の記憶素子に対するデータ書換えを容易に且つ高速に
行なうことができる効果を奏する。According to the present invention, the memory device has signal generating means for generating a write signal ("1" or "0") for the storage element, and the data of the storage element is written using the write signal. Since it is configured to be rewritten, there is an effect that data can be easily and rapidly rewritten to a storage element inside the memory device regardless of data from an external device.
【図1】画像処理を例にとり従来技術を説明するための
図である。FIG. 1 is a diagram for explaining a conventional technique by taking image processing as an example.
【図2】図1のフローチャートである。FIG. 2 is a flowchart of FIG.
【図3】D−RAMへのデータ書込み処理におけるタイ
ムチャートである。FIG. 3 is a time chart in a process of writing data to a D-RAM.
【図4】本発明の一実施例を示すブロック図である。FIG. 4 is a block diagram showing one embodiment of the present invention.
【図5】図4の動作原理を説明するための図である。FIG. 5 is a diagram for explaining the operation principle of FIG. 4;
【図6】図5の動作原理を実現する回路例を示す図であ
る。FIG. 6 is a diagram showing an example of a circuit for realizing the operation principle of FIG. 5;
【図7】図6の動作を説明するための図である。FIG. 7 is a diagram for explaining the operation of FIG. 6;
【図8】入力選択信号とセレクタ出力との関係を示す図
である。FIG. 8 is a diagram illustrating a relationship between an input selection signal and a selector output.
【図9】図8を実現するための回路図である。FIG. 9 is a circuit diagram for realizing FIG. 8;
【図10】本発明を画像処理に適用した場合のフローチ
ャートである。FIG. 10 is a flowchart when the present invention is applied to image processing.
【図11】本発明の別の適用例を説明するための図であ
る。FIG. 11 is a diagram for explaining another application example of the present invention.
1…制御回路、 2…記憶素子、 SEL…セレクタ。 1 ... control circuit, 2 ... storage element, SEL ... selector.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 池上 充 神奈川県秦野市堀山下1番地 株式会社日 立製作所神奈川工場内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hiroaki Aotsu 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside Microelectronics Device Development Laboratory, Hitachi, Ltd. (72) Inventor Mitsuru Ikegami Horiyamashita, Hadano-shi, Kanagawa No. 1 Inside Hitachi Ltd. Kanagawa Factory
Claims (5)
レーションのうち、任意の1つのオペレーションを示す
オペレーションの指示信号であって、前記記憶素子に書
き込まれるデータであるライトデータを書き込むオペレ
ーションの指示信号を外部から受信する第1の端子と、
ライトイネーブル信号を受信する第2の端子とを有する
1チップメモリデバイスと、 前記1チップメモリデバイスの前記記憶素子、前記第1
の端子および第2の端子に接続され、前記オペレーショ
ンの指示信号の1つにより表わされるオペレーションに
従って、前記第1の端子から前記記憶素子への前記ライ
トデータの書き込みを制御する制御回路と、 前記1チップメモリデバイスに接続され、オペレーショ
ンの指示信号および前記ライトデータを、前記1チップ
メモリデバイスの前記第1の端子に供給し、前記ライト
イネーブル信号を、前記1チップメモリデバイスの前記
第2の端子に供給する外部デバイスとを有し、 前記外部デバイスは、前記ライトイネーブル信号が予め
定められた論理レベルに最初に設定された時に、前記オ
ペレーションの指示信号を、前記1チップメモリデバイ
スの前記第1の端子を介して前記制御回路に供給するこ
とを特徴とする情報処理システム。1. An information system for processing information, comprising: a plurality of semiconductor storage elements for storing data; and an operation instruction signal indicating an arbitrary one of the plurality of operations. A first terminal for externally receiving an instruction signal for an operation of writing write data, which is data to be written,
A one-chip memory device having a second terminal for receiving a write enable signal; the storage element of the one-chip memory device;
A control circuit connected to the first terminal and the second terminal, and controlling writing of the write data from the first terminal to the storage element in accordance with an operation represented by one of the operation instruction signals; Connected to a chip memory device, supplying an operation instruction signal and the write data to the first terminal of the one-chip memory device, and applying the write enable signal to the second terminal of the one-chip memory device An external device for supplying, when the write enable signal is first set to a predetermined logic level, the external device sends the operation instruction signal to the first chip memory device. An information processing system, wherein the information is supplied to the control circuit via a terminal.
ステムにおいて、 前記オペレーションの指示信号は、前記外部デバイスか
ら供給される制御コマンドビットであることを特徴とす
る情報処理システム。2. The information processing system according to claim 1, wherein the operation instruction signal is a control command bit supplied from the external device.
の情報処理システムにおいて、 前記外部デバイスは、マイクロプロセッサであることを
特徴とする情報処理システム。3. The information processing system according to claim 1, wherein said external device is a microprocessor.
情報処理システムにおいて、 前記第1の端子および前記第2の端子は、外部端子であ
り、 前記第1の端子は、前記オペレーション指示信号および
ライトデータが供給され、 前記第2の端子は、前記ライトイネーブル信号が供給さ
れることを特徴とする情報処理システム。4. The information processing system according to claim 1, wherein the first terminal and the second terminal are external terminals, and the first terminal is an external terminal. An information processing system, wherein an operation instruction signal and write data are supplied, and the second terminal is supplied with the write enable signal.
かに記載の情報処理システムにおいて、 前記予め定められた論理レベルは、ローレベルであるこ
とを特徴とする情報処理システム。5. The information processing system according to claim 1, wherein said predetermined logic level is a low level.
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---|---|---|---|
JP11113180A JP3075280B2 (en) | 1999-04-21 | 1999-04-21 | Information processing system |
Applications Claiming Priority (1)
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JP11113180A JP3075280B2 (en) | 1999-04-21 | 1999-04-21 | Information processing system |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Publications (2)
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JP3075280B2 JP3075280B2 (en) | 2000-08-14 |
Family
ID=14605593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP11113180A Expired - Lifetime JP3075280B2 (en) | 1999-04-21 | 1999-04-21 | Information processing system |
Country Status (1)
Country | Link |
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JP (1) | JP3075280B2 (en) |
Families Citing this family (1)
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---|---|---|---|---|
US8707922B2 (en) | 2009-12-15 | 2014-04-29 | Federal Mogul Ignition Company | Spark ignition device for an internal combustion engine and central electrode assembly therefor |
-
1999
- 1999-04-21 JP JP11113180A patent/JP3075280B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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