JP2000029698A - ス―パ―スカラ処理システム及びデ―タ処理方法 - Google Patents

ス―パ―スカラ処理システム及びデ―タ処理方法

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JP2000029698A
JP2000029698A JP11192703A JP19270399A JP2000029698A JP 2000029698 A JP2000029698 A JP 2000029698A JP 11192703 A JP11192703 A JP 11192703A JP 19270399 A JP19270399 A JP 19270399A JP 2000029698 A JP2000029698 A JP 2000029698A
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JP11192703A
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Re Toron Guen
トロン グエン，レ
Derek J Lenz
ジェイ． レンツ，デレク
Yoshiyuki Miyayama
ミヤヤマ，ヨシユキ
Sanjibu Gargu
ガルグ，サンジブ
Yasuaki Hagiwara
ハギワラ，ヤスアキ
Johannes Wang
ワン，ジョハネス
Tiiri Lau
ラウ，ティーリ
Kuwan H Toran
エイチ． トラン，クワン
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 アーキテクチャ機能の強化が容易なスーパー
スカラ処理システム及びデータ処理方法を提供する。 【解決手段】 命令セットをフェッチするための命令フ
ェッチ・ユニット１０２と、機能ユニットの並列アレイ
を通して複数の命令を同時並行に実行する機能を備えた
実行ユニット１０４とを備え、命令フェッチ・ユニット
１０２は、所定数の命令を命令バッファに保持し、実行
ユニット１０４は、命令バッファに接続されて、実行す
べき命令を選択するための命令選択ユニットと、命令で
指定されたオペレーションを実行する複数の機能ユニッ
トを備え、命令選択ユニットが、実行すべき命令が使用
可能かどうかを判断するための命令デコーダと関連ロジ
ック、およびそれぞれの実行ステータスを判断する機能
ユニットの各々に結合されて、機能ユニットを通した命
令の処理の開始をスケジュールするための命令スケジュ
ーラを含むようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＲＩＳＣ型マイク
ロプロセッサ・アーキテクチャの設計に関し、特に、特
定の計算機能に合わせてチューン（調整）したものを含
めて、機能的な計算エレメントをアーキテクチャに追加
することによって計算スループットを向上するために容
易に拡張することのできるスーパースカラ処理システム
及びデータ処理方法に関する。
【０００２】以下に列挙した米国特許出願は本件特許出
願と同時に米国特許出願され、係属中のものであるが、
これらの米国特許出願に開示されており、かつそれぞれ
対応して出願された日本での特許出願に開示されている
事項は、その出願番号を本明細書で引用することにより
本明細書の一部を構成するものとする。 （１）発明の名称「高性能RISCマイクロプロセッサ・ア
ーキテクチャ」(High-Performance RISC Microprocess
or Architecture) SMOS 7984 MCF/GBR, 米国特許出願第
07/727,006号、1991年７月８日出願、発明者Le T.Nguye
n 他、及びこれに対応する特願平５ー５０２１５０号
（特表平６ー５０１１２２号公報）。 （２）「アーキテクチャ上の依存関係を隔離したRISCマ
イクロプロセッサ・アーキテクチャ」（RISC Micropro
cessor Architecture with IsolatedArchitectural Dep
endencies) SMOS 7987 MCF/GBR, 米国特許出願第07/72
6,744号、1991年７月８日出願、発明者Le T. Nguyen
他、及びこれに対応する特願平５ー５０２１５２号（特
表平６ー５０２０３４号公報）。 （３）発明の名称「複数型レジスタ・セットを採用した
RISCマイクロプロセッサ・アーキテクチャ」（RISC Mi
croprocessor Architecture ImplementingMultiple Typ
ed Register Sets) SMOS 7988 MCF/GBR/RCC,米国特許出
願第07/726,773号、1991年７月８日出願、発明者Sanjiv
Garg 他、及びこれに対応する特願平５ー５０２４０３
号（特表平６ー５０１８０５号公報）。 （４）発明の名称「高速トラップと例外状態をインプリ
メントしたRISCマイクロプロセッサ・アーキテクチャ」
（RISC Microprocessor ArchitectureImplementing Fa
st Trap and Exception State) SMOS 7989 MCF/GBR/WS
W, 米国特許出願第07/726,942号、1991年７月８日出
願、発明者Le T.Nguyen 他、及びこれに対応する特願平
５ー５０２１５４号（特表平６ー５０２０３５号公
報）。 （５）発明の名称 「シングル・チップ・ページ・プ
リンタ・コントーラ」(Single Chip Page Printer Cont
roller) SMOS 7991 MCF/GBR,米国特許出願第07/726,929
号、1991年７月８日出願、発明者Derek J.Lentz 他、及
びこれに対応する特願平５ー５０２１４９号（特表平６
ー５０１５８６号公報）。 （６）発明の名称「複数の異種プロセッサをサポートす
ることのできるマイクロプロセッサ・アーキテク チ
ャ」(Microprocessor Architecture Capable of Suppor
ting Multiple Heterogeneous Processors) SMOS 7992
MCF/WMB,米国特許出願第07/726,893号、1991年７月８日
出願、発明者Derek J.Lentz 他、及びこれに対応する特
願平５ー５０２１５１号（特表平６ー５０１１２３号公
報）。
【０００３】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願07/727,058号の明細書の記載に
基づくものであって、当該米国特許出願の番号を参照す
ることによって当該米国特許出願の明細書の記載内容が
本明細書の一部分を構成するものとする。
【０００４】
【従来の技術】最近は、マイクロプロセッサ・アーキテ
クチャの設計は、複合命令セット・コンピュータ(Compl
ex Instruction Set Computer -CISC) の使用からより
単純化された縮小命令セット・コンピュータ（Reduced
Instruction Set ComputerーRISC) アーキテクチャまで
に成熟している。CISCアーキテクチャの特徴は、命令実
行パイプラインを実現し、サポートが大部分ハードウェ
アで行われていることである。従来の代表的パイプライ
ン構造は、命令フェッチ・ステージ、命令デコード・ス
テージ、データ・ロード・ステージ、命令実行ステージ
およびデータ・ストア・ステージを一定の順序で含んで
いる。命令セットの異なる部分をパイプラインのそれぞ
れのステージを通して同時並行に実行させると、パフォ
ーマンスの向上が得られる。パイプラインが長くなる
と、利用できる実行ステージの数がそれだけ多くなり、
かつ同時並行に実行できる命令数が多くなる。
【０００５】CISCパイプライン・アーキテクチャの効率
を制約する一般的問題として、２つある。最初の問題
は、先行する条件コード設定命令がパイプラインを通し
て実質的に実行を完了するまで条件付きブランチ命令を
評価できないことである。従って、条件付き命令の以後
の実行が遅延または停止 (stall)されるので、いくつか
のパイプライン・ステージは複数のプロセッサ・サイク
ルの間インアクティブのままになっている。代表例とし
て、条件コードがプロセッサ・ステータス（状況）レジ
スタ(processor status registerー PSR) とも呼ばれる
条件コード・レジスタに書かれるのは、実行ステージを
通して命令の処理が完了したときだけである。そのた
め、ブランチ条件コードが判断されるまで、条件付きブ
ランチ命令を複数のプロセッサ・サイクルの間デコード
・ステージに残したままパイプラインを停止させなけれ
ばならない。パイプラインが停止すると、スループット
が大幅に損失することになる。さらに、コンピュータの
平均的スループットは、条件付きブランチ命令がプログ
ラム命令ストリームの中で条件コード設定命令のあとに
接近して何回現れるかによって左右される。
【０００６】もう１つの問題は、プログラム命令ストリ
ームの中で近接して現れる命令がプロセッサ・レジスタ
・ファイルの同じレジスタを参照する傾向にあるという
事実から起こる。データ・レジスタは順次の命令のスト
ア・ステージとロード・ステージでデータの宛先または
ソースとしてよく使用される。一般的に、データをレジ
スタ・ファイルにストアする命令は、次の命令のロード
・ステージ処理がレジスタ・ファイルをアクセスできる
ようにする前に、少なくとも実行ステージでの処理を完
了していなければならない。多くの命令は、ストア・デ
ータを得るためにその実行に１つの実行ステージで複数
のプロセッサ・サイクルを必要とするので、実行ステー
ジのオペレーションが持続している間、パイプライン全
体が停止されるのが代表的である。その結果、コンピュ
ータの実行スループットは、実行される命令ストリーム
の内部順序に実質的に左右される。
【０００７】第３の問題は命令自体の実行が原因で起こ
るのではなく、マイクロプロセッサ自体のハードウェア
がサポートする命令実行環境、つまり、マシンの状態(s
tate-of-the machine)の維持から起こる問題である。現
在のCISCマイクロプロセッサ・ハードウェア・サブシス
テムは命令の実行中にトラップ条件が現れたことを検出
することができる。トラップには、ハードウェア割込
み、ソフトウェア・トラップおよび例外がある。各トラ
ップが現れたときは、対応するトラップ処理ルーチンを
プロセッサに実行させる必要がある。トラップが検出さ
れたときは、トラップ処理ルーチンの即時実行を可能に
するために実行パイプラインをクリアする必要がある。
それと同時に、トラップが生起した正確な点で、つま
り、そのとき実行中の最初の命令が割込みとトラップの
ために終了したときであり、かつ、例外が原因で失敗し
た命令の直前に生起した正確な点でその時点のマシンの
状態を設定する必要がある。引続き、マシンの状態と、
この場合も、トラップの内容に応じて、実行中の命令自
体を処理ルーチンの完了時に復元する必要がある。その
結果、各トラップまたは関連事象が発生すると、処理ル
ーチンの開始時と終了時、および正確なマシンの状態の
ストアと返却時の双方においてパイプラインをクリアす
ることにより待ち時間が生じ、プロセッサのスループッ
トがそれに応じて減少するとになる。
【０００８】これらの問題を解決するために、CISCアー
キテクチャの滞在的スループットを向上するための種々
の試みが行われている。条件付きブランチ命令が正しく
実行されたことを想定すれば、ブランチ条件コードが最
終的に判断される前にパイプライン実行を暫定的に進め
ることができる。また、レジスタが変更されるかどうか
についても想定を行うことにより、そのあとに続く命令
を暫定的に実行させることもできる。最後に、ハードウ
ェアを実質的に追加すれば、処理ルーチンの実行を必要
とする例外の発生を最小にすることができるので、プロ
グラム命令ストリームの処理に割込みをかける（中断さ
せる）例外の発生回数を少なくすることができる。
【０００９】これらの解決方法は、ハードウェアをさら
に実質的に複雑化することは明らかであるが、その解決
方法自身にもそれぞれの問題がある。ブランチ条件また
はレジスタ・ファイル・ストア・アクセスのいずれかが
最終的に解決する前に命令の実行を継続させるために
は、条件付きブランチのロケーションを含むプログラム
命令ストリーム内の複数の点のいずれか、レジスタ・フ
ァイルの各変更、および例外が何か発生した場合には、
最後のいくつかの命令の実行が完全に終了する以前の点
にマシンの状態を復元可能にする必要がある。その結
果、これをサポートするためのハードウェアが別に必要
になり、しかも、どのパイプライン・ステージのサイク
ル・タイムも、大幅に増加しないように特別に設計しな
ければならない。
【００１０】RISCアーキテクチャでは、上述した問題の
多くを回避するために、マイクロプロセッサ・アーキテ
クチャのハードウェアによる現実を大幅に簡略化するこ
とを試みている。極端な場合には、各RISC命令は、ロー
ド・サイクル・実行サイクル、およびストア・サイクル
を含む３つのパイプライン化プログラム・サイクルにお
いてのみ実行される。公知のRISCアーキテクチャでは、
ロードとストア・データをバイパスする手法を用いるこ
とによって、３ステージ・パイプラインでサイクルごと
に１つの命令を実行することを可能にしている。
【００１１】可能な限り、 RISC アーキテクチャにおけ
るハードウェア・サポートは、必要とする機能を実行す
るためのソフトウェア・ルーチンに有利になるように最
小化されている。その結果、RISCアーキテクチャは、最
適に適合されたパイプラインによって実行される単純な
ロード／ストア命令セットを使用することにより大幅な
柔軟性と高速化が得られるという希望を与えている。し
かも、実際には、RISCアーキテクチャは、高性能パイプ
ラインを短くすることと、必要とするすべての機能を実
現する命令数を実質的に増加して実行する必要性とをバ
ランスよく調和させると、利点が得られることが判明し
ている。
【００１２】RISCアーキテクチャの設計は、一般的に、
ブランチ、レジスタ参照および例外の面でCISCアーキテ
クチャに起こっている問題を回避し、あるいは最小化す
る。RISCアーキテクチャに関係するパイプラインは短
く、スピードの面で最適化されている。パイプラインを
短くすると、パイプライン停止(pipeline stall)または
クリアが起こったときの結果が最小になり、マシンの状
態を以前の実行個所に復元する際の問題が最小になる。
【００１３】しかし、一般的に認識されている現在のレ
ベル以上にスループット・パフォーマンスを大幅に向上
させることは、公知のRISCアーキテクチャでは容易に達
成することができない。その結果、いわゆるスーパース
カラー(super-scaler)と呼ばれる代替アーキテクチャが
種々提案されている。これらのアーキテクチャは、一般
的に、複数の命令を同時並行に実行することにより、プ
ロセッサのスループットを比例的に増加させることを試
みている。残念ながら、このようなアーキテクチャの場
合も、CISCアーキテクチャに起こっている問題と同一で
はないが、類似した条件ブランチ、レジスタ参照、およ
び例外処理の問題が起こっている。
【００１４】従来のスーパースカラー型アーキテクチャ
に特に起こっている問題は、一般的に、アーキテクチャ
自体に複雑性が内在しているため、アーキテクチャの基
礎面を大幅に設計し直さない限り、アーキテクチャの変
更ができないことである。同時並行に実行される複数の
命令の実行を処理する場合は、命令ストリームの実行の
正確さを確実に保つために、アーキテクチャに実質的な
制御上の制約がある。事実、ある種の命令は、プログラ
ム命令ストリームの中で先に置かれている命令の実行前
に、その実行が完了することがある場合がある。その結
果、命令実行の基礎面を管理する制御ロジックさえも設
計し直さなければ、特定の命令の実行フローに影響を与
えるアーキテクチャ上の変更ができない場合がよくあ
る。
【００１５】
【発明が解決しようとする課題】従って、本発明の一般
的目的は、計算を補強する機能ユニットを追加し、変更
することによりアーキテクチャ機能の強化が容易なスー
パースカラ処理システム及びデータ処理方法を提供する
ことである。
【００１６】
【課題を解決するための手段】上記目的は、本発明によ
れば、命令セットを命令ストア(store) からフェッチす
るための命令フェッチ・ユニット(instruction fetch u
nit)と、機能ユニットの並列アレイを通して複数の命令
を同時並行に実行する機能を備えた実行ユニット(execu
tion unit)を含むマイクロプロセッサ・アーキテクチャ
を提供することによって達成される。フェッチ・ユニッ
トは、一般的に、所定数の命令を命令バッファにおいて
維持している。実行ユニットは、命令バッファに接続さ
れて、実行すべき命令を選択するための命令選択ユニッ
トと、命令で指定された機能オペレーションを実行する
ための複数の機能ユニット(functional unit) を含んで
いる。
【００１７】命令選択ユニットは、命令バッファに結合
されて、実行すべき命令が使用可能かどうかを判断する
ための命令デコーダと関連ロジック、およびそれぞれの
実行ステータス（状況）を判断する機能ユニットの各々
に結合されて、機能ユニットを通した命令の処理の開始
をスケジュールするための命令スケジューラを含んでい
ることが好ましい。命令スケジューラは実行のために使
用可能であると判断され、かつ必要とする計算機能を持
つ機能ユニットの少なくとも１つが使用可能であると命
令スケジューラが判断した命令をスケジュールする。
【００１８】その結果、本発明の利点は、機能ユニット
のいずれか、あるいはすべてによって実行される機能に
所望の変更を行うことについて、実行ユニットを容易に
変更できることである。この中には、前記機能ユニット
のうちのあらかじめ定めた１つによって実行される機能
の変更が原因で行われる変更、および追加の機能ユニッ
トを設けたことから起こる変更も含まれる。機能ユニッ
トを変更したり、追加したりする場合、基本的には、変
更または追加した各機能ユニットによって実行される命
令の違いを考慮に入れて、命令スケジューラをそれに応
じて変更することのみが要求される。
【００１９】本発明のもう１つの利点は、実行ユニット
を通る実行データ経路を複数設けたアーキテクチャにな
っており、その場合、各実行データ経路がデータに対し
て実行される計算機能のタイプ、つまり、整数型、浮動
小数点型、およびブール演算型に合わせて一般的に最適
化されていることである。本発明のさらにもう１つの利
点は、各データ経路に、およびデータ経路間に設けられ
ている機能ユニットの個数、タイプおよび計算に関する
具体的特性が相互に独立していることである。機能を変
更したり、データ経路内の機能ユニットの個数を増加し
ても、他のデータ機能ユニットにアーキテクチャ上の影
響を与えることはない。さらに、本発明の別の利点は、
命令スケジューラが統合化されたユニットであるので、
実行ユニットに実装されているデータ経路の個数および
所与の命令の実行に最も適合したデータ経路に実装され
ている機能の数または種類に関係なく、機能ユニットの
すべてに対して命令をスケジュールすることである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、以下の目次に従って順次説明する。
【００２１】目次 Ｉ． マイクロプロセッサ・アーキテクチャの概要 ＩＩ． 命令フェッチユニット Ａ）ＩＦＵデータ経路 Ｂ）ＩＦＵ制御経路 Ｃ）ＩＦＵ／ＩＥＵ制御インタフェース Ｄ）ＰＣロジック・ユニットの詳細 １）ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細 ２）ＰＣ制御アルゴリズムの詳細 Ｅ）割込みおよび例外の処理 １）概要 ２）非同期割込み ３）同期例外 ４）ハンドラ・ディスパッチとリターン ５）ネスト ６）トラップ一覧表 ＩＩＩ．命令実行ユニット Ａ）ＩＥＵデータ経路の詳細 １）レジスタ・ファイルの詳細 ２）整数データ経路の詳細 ３）浮動小数点データ経路の詳細 ４）ブール・レジスタ・データ経路の詳細 Ｂ）ロード／ストア制御ユニット Ｃ）ＩＥＵ制御経路の詳細 １）Ｅデコード・ユニットの詳細 ２）キャリー・チェッカ・ユニットの詳細 ３）データ依存関係チェッカ・ユニットの詳細 ４）レジスタ改名ユニットの詳細 ５）命令発行ユニットの詳細 ６）完了制御ユニットの詳細 ７）退避制御ユニットの詳細 ８）制御フロー制御ユニットの詳細 ９）バイパス制御ユニットの詳細 ＩＶ．仮想メモリ制御ユニット Ｖ．キャッシュ制御ユニット ＶＩ．要約及び結論 以下に目次に従って説明する。 Ｉ．マイクロプロセッサ・アーキテクチャの概要 図１は、本発明のアーキテクチャ 100の概要を示すもの
である。命令フェッチ・ユニット(IFU) 102 と命令実行
ユニット(IEU) 104 は、アーキテクチャ 100の中心とな
る機能要素である。仮想メモリ・ユニット(VMU) 108 、
キャッシュ制御ユニット(CUU) 106 、およびメモリ制御
ユニット（MCU) 110は、IFU 102 とIEU104 の機能を直
接にサポートするためのものである。また、メモリ・ア
レイ・ユニット(MAU) 112 は基本的要素として、アーキ
テクチャ 100を動作させるためのものである。もっと
も、MAU 112 はアーキテクチャ 100の１つの一体的なコ
ンポーネントとして直接的に存在しない。つまり、本発
明の好適実施例では、IFU 102 、IEU 104 、VMU 108 、
CCU 106 、およびMCU 110 は従来の 0.8ミクロン設計ル
ールの低電力CMOSプロセスを利用してシングル・シリコ
ン・チップ上に実装され、約1,200,000 個のトランジス
タから構成されている。アーキテクチャ100 の標準プロ
セッサまたはシステムのクロック速度は 40 MHZ であ
る。しかし、本発明の好適実施例によれば、プロセッサ
の内部クロック速度は160 MHZ である。IFU 102 の基本
的役割は命令をフェッチし、 IEU104 による実行が保留
されている間命令をバッファに置いておき、一般的に
は、次の命令をフェッチするとき使用される次の仮想ア
ドレスを計算することである。
【００２２】本発明の好適実施例では、各命令は長さが
32ビットに固定されている。命令セット、つまり、４個
の命令からなる「バケット」(bucket)は、CCU 106 内の
命令用キャッシュ132 から128 ビット幅の命令バス114
を経由してIFU 102 によって同時にフェッチされる。命
令セットの転送は、制御ライン116 経由で送られてきた
制御信号によって調整されて、IFU 102 と CCU 106間で
行われる。フェッチされる命令セットの仮想アドレス
は、IFU 仲裁、制御およびアドレスを兼ねたバス118 経
由でIFU 102 から出力され、さらにIEU 104 とVMU 108
間を結合する仲裁、制御およびアドレス共用バス120 上
に送出される。VMU 108 へのアクセスの仲裁(arbitrati
on) は、IFU 102 と IEU 104の両方がVMU 108 を共通の
共用資源として利用することから行われる。本発明の好
適実施例では、仮想アドレスの物理ページ内のアドレス
を定義する下位ビットは、IFU 102 から制御ライン116
を経由して直接にキャッシュ制御ユニット106 へ転送さ
れる。IFU 102 から与えられる仮想アドレスの仮想上位
ビットはバス118 、120 のアドレス部分によってVMU108
へ送られ、そこで対応する物理ページ・アドレスに変
換される。IFU 102 では、この物理ページ・アドレス
は、変換要求がVMU 108 に出されたあと内部プロセッサ
・クロック・サイクルの1/2 の間に、VMU 108 からアド
レス制御ライン122 経由で直接にキャッシュ制御ユニッ
ト106 へ転送される。
【００２３】IFU 102 によってフェッチされた命令スト
リームの方は命令ストリーム・バス124 経由で IEU 104
に渡される。制御信号は、制御ライン126 を介してIFU
102とIEU 104 間でやりとりされる。さらに、ある種の
命令フェッチ・アドレス、例えば、IEU 104 内に存在す
るレジスタ・ファイルへのアクセスを必要とするアドレ
スは、制御ライン126 内のターゲット・アドレス・リタ
ーン・バスを経由してIFUへ送り返される。
【００２４】IEU 104 は、CCU 106 内に設けられたデー
タ用キャッシュ134 との間で80ビット幅双方向データ・
バス130 を通してデータをストアし、データを取り出
す。IEU がデータ・アクセスするときの物理アドレス全
体は制御バス128 のアドレス部分によってCCU 106 へ渡
される。また、制御バス128 を通して、データ転送を管
理するための制御信号をIEU 104 と CCU 106との間でや
りとりすることもできる。 IEU 104は、仮想データ・ア
ドレスを CCU 106へ渡すのに適した物理データ・アドレ
スに変更するための資源として VMU108 を使用する。デ
ータ・アドレスの仮想化部分は、仲裁、制御およびアド
レス・バス120 を経由して VMU108 へ渡される。IFU 10
2 に対するオペレーションと異なり、 VMU 108は対応す
る物理アドレスをバス120 経由で IEU 140へ返却する。
アーキテクチャ100 の好適実施例では、IEU 140 は物理
アドレスを使用して、ロード／ストア・オペレーション
が正しいプログラム・ストリーム順序で行われているこ
とを確かめている。
【００２５】CCU 106 は、物理アドレスで定義したデー
タ要求を命令用キャッシュ132 とデータ用キャッシュ13
4 のどちらか該当する方から満足できるかどうかを判断
する従来のハイレベル機能を備えている。アクセス要求
が命令用キャッシュ132 またはデータ用キャッシュ134
へアクセスすることで正しく満足できる場合は、CCU106
はデータ・バス114 、128 を経由するデータ転送を調
整して、その転送を行う。
【００２６】データ・アクセス要求が命令用キャッシュ
132 またはデータ用キャッシュ134から満足できない場
合は、CCU 106 は対応する物理アドレスをMCU 110 へ渡
し、MAU 112 が要求しているのは読取りアクセスである
か書込みアクセスであるかを判別し、各要求ごとにCCU
106 のソースまたは宛先キャッシュ132 、134 を識別す
るのに十分な制御情報および要求オペレーションをIFU
102 またはIEU 104 から出された最終的データ要求と関
係づけるための追加識別情報も一緒に渡される。
【００２７】MCU 110 は、好ましくは、ポート・スイッ
チ・ユニット142 を備えており、このユニットは単方向
データ・バス136 によって CCU 106の命令用キャッシュ
132に接続され、双方向データ・バス138 によってデー
タ用キャッシュ134 に接続されている。ポート・スイッ
チ142 は基本的には、大きなマルチプレクサであり、制
御バス140 から得た物理アドレスを複数のポート PoPn
146o-nのいずれかへ送ることを可能にし、また、ポート
からデータ・バス136 、138 へのデータの双方向転送を
可能にする。MCU 110 によって処理される各メモリ・ア
クセス要求は、MAU 112 をアクセスするとき要求される
メイン・システム・メモリ・バス162 へのアクセスを仲
裁する目的でポート146o-nの１つと関連づけられる。デ
ータ転送の接続が確立されると、MCU は制御情報を制御
バス140 経由で CCU106 に渡して、ポート141 およびポ
ート146o-nのうち対応する１つを経由して命令用キャッ
シュ132 またはデータ用キャッシュ134 とMAU 112 との
間でデータを転送することを開始する。アーキテクチャ
100 の好適実施例では、MCU 110 は、実際には、CCU 10
6 と MAU112 間を転送する途中にあるデータをストアま
たはラッチしない。このようにしたのは、転送の待ち時
間を最小にし、MCU 110 に１つだけ存在するデータを追
跡または管理しないですむようにするためである。 ＩＩ．命令フェッチ・ユニット 命令フェッチ・ユニット102 の主要エレメントを図２に
示す。これらのエレメントのオペレーションおよび相互
関係を理解しやすくするために、以下では、これらのエ
レメントが IFUデータ経路と制御経路に関与する場合を
考慮して説明する。 A)IFU データ経路 IFU データ経路は、命令セットを受け取ってプリフェッ
チ・バッファ260 に一時的にストアしておく命令バス11
4 から始まる。プリフェッチ・バッファ260 からの命令
セットはＩデコード・ユニット262 を通ってIFIFO ユニ
ット264 へ渡される。命令FIFO 264の最後の２ステージ
にストアされた命令セットは、データ・バス278 、280
を通してIEU 104 に連続的に取り出して利用することが
できる。
【００２８】プリフェッチ・バッファ・ユニット260
は、一度に１つの命令セットを命令バス114 から受け取
る。完全な128 ビット幅命令セットは、一般に、プリフ
ェッチ・バッファ260 のメイン・バッファ(MBUF)188 部
分の４つの128 ビット幅プリフェッチ・バッファ・ロケ
ーションの１つに並列に書き込まれる。追加の命令セッ
トは最高４つまで同じように、２つの128 ビット幅ター
ゲット・バッファ(TBUF)190 のプリフェッチ・バッファ
・ロケーションにまたは２つの128 ビット幅プロシージ
ャ・バッファ(EBUF)192 のプリフェッチ・バッファ・ロ
ケーションに書き込むことが可能である。好適アーキテ
クチャ100 では、MBUF 188、TBUF 190またはEBUF 192内
のプリフェッチ・バッファ・ロケーションのいずれかに
置かれている命令セットは、プリフェッチ・バッファ出
力バス196 へ転送することが可能である。さらに、直接
フォールスルー(fall through)命令セット・バス194
は、命令バス114 をプリフェッチ・バッファ出力バス19
6 と直接に接続することによって、MBUF 188、TBUF 190
およびEBUF 192をバイパスするためのものである。
【００２９】好適アーキテクチャ100 では、MBUF 188は
名目的またはメイン命令ストリーム中の命令セットをバ
ッファするために利用される。TBUF 190は、試行的なタ
ーゲット・ブランチ命令ストリームからプリフェッチし
た命令セットをバッファするために利用される。その結
果、プリフェッチ・バッファ・ユニット260 を通して、
条件付きブランチ命令のあとに置かれている可能性のあ
る方向の命令ストリームをプリフェッチすることができ
る。この機能により、MAU 112 の待ち時間は長くなると
しても、少なくともCCU 112 への以後のアクセス待ち時
間がなくなるので、条件付きブランチ命令の解決時にど
の命令ストリームが最終的に選択されるかに関係なく、
条件付きブランチ命令のあとに置かれた正しい次の命令
セットを得て、実行することができる。本発明の好適ア
ーキテクチャ100 では、MBUF 188と MBUF 190 があるた
めに、命令フェッチ・ユニット102 は、現れる可能性の
ある両方の命令ストリームをプリフェッチすることがで
き、命令実行ユニット104に関連して以下に説明するよ
うに、正しいと想定された命令ストリームを引き続き実
行することができる。条件付きブランチ命令が解決され
たとき、正しい命令ストリームがプリフェッチされて、
MBUF 188に入れられた場合は、TBUF 190に残っている命
令セットは無効にされるだけである。他方、正しい命令
ストリームの命令セットがTBUF 190に存在する場合は、
命令プリフェッチ・バッファ・ユニット260 を通して、
これらの命令セットがTBUF 190から直接に、並行にMBUF
188内のそれぞれのバッファ・ロケーションへ転送され
る。それ以前にMBUF 188にストアされた命令セットは、
TBUF 190から転送された命令セットを重ね書きすること
によって、事実上無効にされる。MBUFロケーションへ転
送するTBUF命令セットがなければ、そのロケーションに
は無効の印が付けられるだけである。
【００３０】同様に、EBUF 192は、プリフェッチ・バッ
ファ260 を経由する別の代替プリフェッチ経路となるも
のである。EBUF 192は、好ましくは、MBUF 188命令スト
リームに現れた単一の命令、つまり、「プロシージャ」
命令で指定されたオペレーションを実現するために使用
される代替命令ストリームをプリフェッチする際に利用
される。このようにすると、複雑な命令や拡張された命
令はソフトウェア・ルーチンまたはプロシージャを通し
て実現することができ、すでにプリフェッチされてMBUF
188に入れられた命令ストリームを乱すことなくプリフ
ェッチ・バッファ・ユニット260 を通して処理すること
ができる。一般的には、本発明によれば、最初にTBUF 1
90に現れたプロシージャ命令を処理することができる
が、プロシージャ命令ストリームのプリフェッチは保留
され、以前に現れた保留中の条件付きブランチ命令スト
リームがすべて解決される。これにより、プロジージャ
命令ストリームに現れた条件付きブランチ命令は、TBUF
190の使用を通して矛盾なく処理されることになる。従
って、プロジーシャ・ストリームでブランチが行われる
場合は、ターゲット命令セットはすでにプリフェッチさ
れてTBUF 190に入れられているので、EBUF 192へ並列に
転送することができる。
【００３１】最後に、MBUF 188、TBUF 190およびEBUF 1
92の各々はプリフェッチ・バッファ出力バス196 に接続
され、プリフェッチ・ユニットによってストアされた命
令セットを出力バス196 上に送出するようになってい
る。さらに、バス194 を通過するフローは、命令セット
を命令バス114 から直接に出力バス196 へ転送するため
のものである。好適アーキテクチャ100 では、MBUF 18
8、TBUF 190、EBUF 192内のプリフェッチ・バッファは
直接的にはFIFO構造を構成していない。その代わりに、
どのバッファ・ロケーションも出力バス196 に接続され
ているので、命令用キャッシュ132から取り出された命
令セットのプリフェッチ順序に大幅な自由度をもたせる
ことができる。つまり、命令フェッチ・ユニット102 は
命令ストリームに一定順序で並んだ命令順に命令セット
を判断して、要求するのが一般的になっている。しか
し、命令セットがIFU 102 へ返されるときの順序は、要
求したある命令セットが使用可能で、CCU 106 だけから
アクセス可能であり、他の命令セットはMAU 102のアク
セスを必要とするような場合に合わせて、順序外に現れ
ることも可能である。
【００３２】命令セットは一定順序でプリフェッチ・バ
ッファ・ユニット260 へ返されない場合があっても、出
力バス196 上に出力される命令セットの列は、一般的
に、IFU 102 から出された命令セット要求の順序に従っ
ていなければならない。順序内(in-order) の命令スト
リーム列は、例えば、ターゲット・ブランチ・ストリー
ムの試行的実行に影響されるためである。
【００３３】Ｉデコード・ユニット262 は、IFIFO ユニ
ット264 のスペースが許すかぎり、プリフェッチ・バッ
ファ出力バス196 から命令セットを、普通は１サイクル
に１つの割合で受け取る。１つの命令セットを構成する
４個の命令からなる各セットはＩデコード・ユニット26
2 によって並列にデコードされる。関係の制御フロー情
報がIFU 102 の制御経路部分のためにライン318 から抜
き出されている間は、命令セットの内容はＩデコード・
ユニット 262によって変更されない。Ｉデコード・ユニ
ット 162からの命令セットはIFIFO ユニット264 の128
ビット幅入力バス198 上に送出される。内部的には、IF
IFO ユニット264 はマスタ／スレーブ・レジスタ200 、
204 、208 、212 、216 、220 、224 の列から構成され
ている。各レジスタはその後続レジスタに接続され、マ
スタ・レジスタ200 、208 、216の内容がFIFOオペレー
ションの内部プロセッサ・サイクルの前半時にスレーブ
・レジスタ204 、212 、220 へ転送され、そのあとオペ
レーションの後半サイクル時に次の後続マスタ・レジス
タ208 、216 、224 へ転送されるようになっている。入
力バス198 はマスタ・レジスタ200 、208 、216 、224
の各々の入力に接続され、FIFOオペレーションの後半サ
イクル時に命令セットがＩデコード・ユニット262 から
マスタ・レジスタに直接にロードされるよになってい
る。しかし、マスタ・レジスタを入力バス198 からロー
ドすることは、IFIFO ユニット264 内でデータをFIFOシ
フトすることと同時に行う必要はない。その結果、命令
FIFOユニット264 内にストアされた命令セットの現在の
深さに関係なく、さらに、IFIFOユニット264 内でデー
タをFIFOシフトすることから独立して、入力バス198 か
ら連続的にIFIFO ユニット264 に入れていくことができ
る。
【００３４】マスタ／スレーブ・レジスタ200 、204 、
208 、212 、216 、224 の各々は、128 ビット幅命令セ
ットの全ビットを並列にストアできるほかに、制御情報
のいくつかのビットをそれぞれの制御レジスタ202 、20
6 、210 、214 、218 、222、226 にストアすることも
できる。好ましくは、制御ビットのセットは、例外不一
致(exception miss)と例外修正(exception modify)(VM
U)、メモリなし(MCU)、ブランチ・バイアス、ストリー
ム、およびオフセット(IFU) からなっている。この制御
情報は、IFIFO マスタ・レジスタに入力バス198 から新
しい命令セットをロードするのと同様に、IFU 102 の制
御経路部分から発生する。そのあと、制御レジスタ情報
は命令セットと並行してIFIFO ユニット263 内で並列に
シフトされる。
【００３５】最後に、好適アーキテクチャ100 では、IF
IFO ユニット264 からの命令セットの出力は最後の２マ
スタ・レジスタ216 、224 から同時に得られて、I B
ucket 0とI Bucket 1命令セット出力バス278
、280 上に送出される。さらに、対応する制御レジス
タ情報がIBASV0とIVASV1制御フィールド・バス282 、28
4 上に送出される。これらの出力バス278 、282 、280
、284 はすべてIEU 104へ通じる命令ストリーム・バス
124 となるものである。 B)IFU 制御経路 IFU 102 制御経路は、プリフェッチ・バッファ・ユニッ
ト260 、Ｉデコード・ユニット262 およびIFIFO ユニッ
ト264 のオペレーションを直接にサポートする。プリフ
ェッチ制御ロジック・ユニット266 は主にプリフェッチ
・バッファ・ユニット260 のオペレーションを管理す
る。プリフェッチ制御ロジック・ユニット266 とIFU 10
2 は一般的には、クロック・ライン290 からシステム・
クロック信号を受信して、IFU のオペレーションとIEU
104 、 CCU 106およびVMU 108 のオペレーションとの同
期をとるようにしている。命令セットを選択して、MBUF
188、 TBUF 190 およびEBUF 192に書き込むための制御
信号は制御ライン304 上に送出される。
【００３６】多数の制御信号は、制御ライン316 上に送
出されて、プリフェッチ制御ロジック・ユニット266 へ
送られる。具体的には、フェッチ要求制御信号はプリフ
ェッチ・オペレーションを開始するために送出される。
制御ライン316 上に送出される他の制御信号は要求した
プリフェッチ・オペレーションが目標とする宛先がMBUF
188であるか、TBUF 190であるか、EBUF 192であるかを
指定している。プリフェッチ要求を受けて、プリフェッ
チ制御ロジック・ユニット266 はID値を生成しプリフェ
ッチ要求をCCU 106 に通知できるかどうかを判断する。
ID値の生成は、循環４ビット・カウンタを使用して行わ
れる。
【００３７】４ビット・カウンタの使用は、次の３つの
点で重要である。第１は、最大９個までの命令セットを
プリフェッチ・バッファ・ユニット260 で一度にアクテ
ィブにできることである。すなわち、MBUF 188での４命
令セット、TBUF 190での２命令セット、EBUF 192での命
令セット、およびフロー・スルー・バス194 経由で直接
にＩデコード・ユニット262 に渡される１命令セットで
ある。第２は、命令セットが各々４バイトの４個の命令
からなることである。その結果、フェッチする命令を選
択するどのアドレスも、その最下位４ビットは余分にな
っている。最後は、プリフェッチ要求アドレスの最下位
４ビットとして挿入することで、プリフェッチ要求IDを
プリフェッチ要求と容易に関連づけることができること
である。これにより、CCU 106 とのインタフェースとな
るために必要な総アドレス数が減少することになる。
【００３８】IFU 102 から出されたプリフェッチ要求の
順序に対して順序外で命令セットがCCU 106 から返却さ
れるようにするために、アーキテクチャ100 では、CCU
106からの命令セットの返却と一緒にID要求値が返され
るようになっている。しかし、順序外の命令セット返却
機能によると、16個の固有IDが使いつくされるおそれが
ある。条件付き命令の組合せが順序外で実行されると、
要求されたが、まだ返却されていない追加のプリフェッ
チと命令セットがあるので、ID値を再使用することが可
能になる。従って、４ビット・カウンタは保持しておく
のが好ましく、それ以降の命令セットのプリフェッチ要
求が出されないことになり、その場合には、次のID値
は、未処理のまま残っているフェッチ要求やそのときプ
リフェッチ・バッファ260 に保留されている別の命令セ
ットに関連づけられたものとなる。
【００３９】プリフェッチ制御ロジック・ユニット266
はプリフェッチ状況配列（アレイ）268 を直接に管理
し、この配列はMBUF 188、TBUF 190およびEBUF 192内の
各命令セット・プリフェッチ・バッファ・ロケーション
に論理的に対応する状況記憶ロケーションからなってい
る。プリフェッチ制御ロジック・ユニット266 は、選択
およびデータ・ライン306 を通して、データをスキャン
し、読み取って、状況レジスタ配列268 に書き込むこと
ができる。配列268 内では、メイン・バッファ・レジス
タ308 は、４個の４ビットID値(MB ID) 、４個の１ビッ
ト予約フラグ(MBRES)および４個の１ビット有効フラグ
(MB VAL)をストアしておくためのものであり、これらの
各々は論理ビット位置別にMBUF 180内のそれぞれの命令
セット記憶ロケーションに対応づけられている。同様
に、ターゲット・バッファ・レジスタ310 と拡張バッフ
ァ・レジスタ312 は、それぞれ２個の４ビットID値(TB
ID、EBID)、２個の１ビット予約フラグ(TB RES 、EB RE
S) および２個の１ビット有効フラグ(TB VAL 、EB VAL)
をストアしておくためのものである。最後に、フロー
・スルー状況レジスタ314 は１個の４ビットID値(FT T
D) 、１個の予約フラグ・ビット(FT RES)および１個の
有効フラグ・ビット(FT VAL)をストアしておくためのも
のである。
【００４０】状況レジスタ配列268 が最初にスキャンさ
れ、該当するときは、プリフェッチ要求がCCU 266 に出
されるたびにプリフェッチ制御ロジック・ユニット266
によって更新され、そのあとは、命令セットが返される
たびにスキャンされ、更新される。具体的に説明する
と、制御ライン316 からプリフェッチ要求信号を受け取
ると、プリフェッチ制御ロジック・ユニット216 は現在
の循環カウンタ生成ID値をインクリメントし、状況レジ
スタ配列268 をスキャンして、使用可能なID値があるか
どうかプリフェッチ要求信号で指定されたタイプのプリ
フェッチ・バッファ・ロケーションが使用可能であるか
どうかを判断し、CCU IBUSY 制御ライン300 の状態を調
べてCCU 106 がプリフェッチ要求を受け付けることがで
きるかどうかを判断し、受付け可能ならば、制御ライン
298 上のCCU IREAD 制御信号を肯定し、インクリメント
されたID値をCCU 106 と結ばれたCCU ID出力バス294 上
に送出する。プリフェッチ記憶ロケーションは、対応す
る予約状況フラグと有効状況フラグが共に偽である場合
に使用が可能である。プリフェッチIDは、要求がCCU106
に出されるのと並行して、MBUF 188、TBUF 190、また
はEBUF 192内の目標とする記憶ロケーションに対応す
る、状況レジスタ配列268 内のID記憶ロケーションに書
き込まれる。さらに、対応する予約状況フラグが真にセ
ットされる。
【００４１】CCU 106 が以前に要求された命令セットを
IFU 102 へ返却できるときは、CCUIREADY信号が制御ラ
イン302 上で肯定され、対応する命令セットIDがCCU ID
制御ライン296 上に送出される。プリフェッチ制御ロジ
ック・ユニット266 は状況レジスタ配列268 内のID値と
予約フラグをスキャンして、プリフェッチ・バッファ・
ユニット260 内の命令セットの目標とする宛先を判別す
る。一致するものは１つだけが可能である。判別される
と、命令セットはバス114 を経由してプリフェッチ・バ
ッファ・ユニット260 内の該当ロケーションに書き込ま
れ、フロー・スルー要求と判別されたときは、直接にＩ
デコード・ユニット262 に渡される。どちらの場合も、
対応する状況レジスタ配列に入っている有効状況フラグ
は真にセットされる。
【００４２】PCロジック・ユニット270 は、以下で詳し
く説明するように、IFU 102 全体を調べて、MBUF 188、
TBUF190 およびEBUF 192命令ストリームの仮想アドレス
を探し出す。この機能を実行する際、PCロジック・ブロ
ック270 はＩデコード・ユニット262 を制御すると同時
に、そこから動作する。具体的には、Ｉデコード・ユニ
ット262 によってデコードされ、プログラムの命令スト
リームのフローの変化と係わりがある可能性のある命令
部分はバス318 を経由して制御フロー検出ユニット274
へ送られると共に、直接にPCロジック・ブロック270 へ
送られる。制御フロー検出ユニット274 は、条件付きブ
ランチ命令と無条件ブランチ命令、コール型命令、ソフ
トウェア・トラップ・プロシージャ命令および種々のリ
ターン命令を含む制御フロー命令を構成する各命令を、
デコードされた命令セットの中から判別する。制御フロ
ー検出ユニット274 は制御信号をライン322 を経由して
PCロジック・ユニット270 へ送る。この制御信号は、Ｉ
デコード・ユニット262 に存在する命令セット内の制御
フロー命令のロケーションと種類を示している。これを
受けて、PCロジック・ユニット270 は、一般的には、命
令に入れられて、ライン318 経由でPCロジック・ユニッ
トへ転送されたデータから制御フロー命令のターゲット
・アドレスを判断する。例えば、条件付きブランチ命令
に対して先に実行するためにブランチ・ロジック・バイ
アスが選択された場合は、PCロジック・ユニット270 は
条件付きブランチ命令ターゲット・アドレスから命令セ
ットをプリフェッチすることを指示し、別々に追跡する
ことを開始する。従って、制御ライン316 上のプリフェ
ッチ要求を次に肯定すると、PCロジック・ユニット270
はさらにライン316 を経由する制御信号を肯定し、先行
するプリフェッチ命令セットがMBUF 188またはEBUF 192
へ送られたものと想定すると、プリフェッチの宛先をTB
UF 190として選択する。プリフェッチ要求をCCU 106 へ
渡すことができるとプリフェッチ制御ロジック・ユニッ
ト266 が判断すると、プリフェッチ制御ロジック・ユニ
ット266 は、この場合もライン316 を経由してイネーブ
ル（許可）信号をPCロジック・ユニット270 へ送って、
ターゲット・アドレスのページ・オフセット部分(CCU P
ADDR[13:4]) をアドレス・ライン324 を経由して直接に
CCU106 へ渡すことを可能にする。これと同時に、PCロ
ジック・ユニット270 は、新しい仮想ページから物理ペ
ージへの変換が必要な場合には、さらに、VMU 要求信号
を制御ライン328 を経由して、ターゲット・アドレスの
仮想化部分(VMU VADDR[13:14]) をアドレス・ライン326
を経由してVMU 108 へ渡して、物理アドレスに変換す
る。ページ変換が必要でない場合は、VMU 108 によるオ
ペレーションは必要でない。その代わりに、以前の変換
結果がバス122 に接続された出力ラッチに保存されるの
で、CCU 106 によって即時に使用される。
【００４３】PCロジック・ユニット270 が要求した仮想
から物理への変換時にVMU 108 にオペレーション・エラ
ーが起こると、VMU 例外およびVMU 不一致制御(miss co
ntrol)ライン332 、334 を通して報告される。VMU 不一
致制御ライン334 は変換索引緩衝機構(translation loo
kaside buffer: TLB) の不一致を報告する。VMU 例外ラ
イン332 上のVMU 例外制御信号は、他の例外が起こると
発生する。いずれの場合も、PCロジック・ユニットは、
命令ストリーム中の現在の実行個所をストアしておき、
そのあと無条件ブランチが行われたのと同じように、そ
れを受けて、エラー条件を診断し処理するための専用例
外処理ルーチン命令ストリームをプリフェッチすること
によって、エラー条件を処理する。VMU 例外および不一
致制御信号は、発生した例外の種類を示しているので、
PCロジック・ユニット270 は対応する例外処理ルーチン
のプリフェッチ・アドレスを判別することができる。
【００４４】IFIFO 制御ロジック・ユニット272 はIFIF
O ユニット264 を直接にサポートするためのものであ
る。具体的には、PCロジック・ユニット270 は制御ライ
ン336を経由して制御信号を出力し、命令セットがＩデ
コード・ユニット262 から入力バス198 経由で使用可能
であることをIFIFO 制御ロジック・ユニット272 に通知
する。IFIFO 制御ユニット272 は命令セットを受け取る
ために、最も奥の使用可能なマスタ・レジスタ200 、20
8 、216 、224 を選択する役割を持っている。マスタ・
レジスタ202 、210 、218 、226 の各々の出力は制御バ
ス338 を経由してIFIFO 制御ユニット272 へ渡される。
各マスタ制御レジスタによってストアされる制御ビット
は２ビット・バッファ・アドレス(IF Bx ADR)、単
一ストリーム・インジケータ・ビット(IF Bx STR
M) 、および単一有効ビット(IF Bx VLD) からなってい
る。２ビット・バッファ・アドレスは対応する命令セッ
ト内の最初の有効命令セットを指定している。つまり、
CCU 106 から返された命令セットは、例えば、ブランチ
・オペレーションのターゲット命令が命令セット内の最
初の命令ロケーションに置かれるように境界合わせされ
ていないことがある。従って、バッファ・アドレス値
は、実行の対象として考慮される、命令セット内の最初
の命令を一意的に示すために与えられる。
【００４５】ストリーム・ビットは、条件付き制御フロ
ー命令を含んでいる命令セットのロケーションを示し、
IFIFO ユニット264 を通る命令のストリームに滞在的制
御フローの変更を引き起こすマーカとして使用されるこ
とを基本としている。メイン命令ストリームは一般にス
トリーム・ビット値が０のときMBUF 188を通して処理さ
れる。例えば、相対条件付きブランチ命令が現れると、
対応する命令セットはマークがつけられ、ストリーム・
ビット値が１となる。条件付命令セットはＩデコード・
ユニット262 によって検出される。条件付制御フロー命
令は最高４つまで命令セットに存在することができる。
そのあと、命令セットはIFIFO ユニット264 の最も奥の
使用可能なマスタ・レジスタにストアされる。
【００４６】条件付ブランチ命令のターゲット・アドレ
スを判断するために、現在のIEU 104 の実行点アドレス
(DPC) 、ストリーム・ビットで指定された条件付命令が
入っている命令セットの相対ロケーション、制御フロー
検出ユニット274 から得られた命令セット内の条件付命
令ロケーション・オフセットは、制御ライン318 を通し
て対応するブランチ命令フィールドから得た相対ブラン
チ・オフセット値と結合される。その結果はブランチ・
ターゲットの仮想アドレスとなり、PCロジック・ユニッ
ト270 によってストアされる。ターゲット命令ストリー
ムの最初の命令セットは、このアドレスを使用してプリ
フェッチしてTBUF 190に入れることができる。PCロジッ
ク・ユニット270 のために事前に選択されたブランチ・
バイアスに応じて、IFIFO ユニット264 はMBUF 188また
はTBUF 190からロードが続けられる。１つまたは２つ以
上の条件付フロー命令を含んでいる２番目の命令セット
が現れると、その命令セットはストリーム・ビット値に
０のマークが付けられる。２番目のターゲット・ストリ
ームはフェッチできないので、ターゲット・アドレスは
PCロジック・ユニット270 によって計算されてストアさ
れるが、プリフェッチは行われない。さらに、それ以降
の命令セットはＩデコード・ユニット262 を通して処理
することができない。少なくとも、条件付きフロー制御
命令を含んでいることが分かった命令セットは１つも処
理されない。
【００４７】本発明の好適実施例では、PCロジック・ユ
ニット270 は、最高２個までの命令セットに現れた条件
付きフロー命令を最高８個まで管理することができる。
ストリーム・ビットの変化でマークが付けられた２命令
セットの各々のターゲット・アドレスは４つのアドレス
・レジスタの配列にストアされ、ターゲット・アドレス
は命令セット内の対応する条件付きフロー命令のロケー
ションに対して論理的位置に置かれる。
【００４８】最初の順序内条件付きフロー命令のブラン
チ結果が解決されると、PCロジック・ユニット270 はブ
ランチが行われる場合は、TBUF 190の内容をMBUF 188に
転送し、TBUF 190の内容に無効のマークを付けるよう
に、ライン316 上の制御信号によってプリフェッチ制御
ユニット260 に指示する。正しくない命令ストリーム、
つまり、ブランチが行われない場合はターゲット・スト
リームからの、ブランチが行われる場合はメイン・スト
リームからの命令セットがIFIFO ユニット264 にある
と、IFIFO ユニット264 からクリアされる。２番目また
はそれ以降の条件付きフロー制御命令が第１ストリーム
・ビットのマークが付けられた命令セットに存在する
と、その命令は統一された方法で処理される。すなわ
ち、ターゲット・ストリームからの命令セットはプリフ
ェッチされ、MBUF 188またはTBUF 190からの命令セット
はブランチ・バイアスに応じてＩデコード・ユニット26
2 を通して処理され、条件付きフロー命令が最終的に解
決されると、正しくないストリーム命令セットがIFIFO
ユニット264 からクリアされる。
【００４９】IFIFO ユニット264 から正しくないストリ
ーム命令がクリアされたとき、2 番目の条件付きフロー
命令がIFIFO ユニット264 に残っていて、最初の条件付
きフロー命令セットにそれ以降の条件付きフロー命令が
含まれていないと、第２ストリーム・ビットのマークが
付いた命令セットのターゲット・アドレスはアドレス・
レジスタの最初の配列にプロモートされる。いずれの場
合も、条件付きフロー命令を含んでいる次の命令セット
はＩデコード・ユニット262 を通して評価すつことが可
能になる。従って、ストリーム・ビットをトグルとして
使用すると、ブランチ・ターゲット・アドレスを計算す
る目的のために、また、ブランチ・バイアスが特定の条
件付きフロー制御命令では正しくなかったとあとで判断
された場合に、それより上をクリアすべき命令セット・
ロケーションにマークを付ける目的のために、滞在的制
御フローの変化にマークを付けておき、IFIFO ユニット
264 を通して追跡することができる。
【００５０】命令セットをマスタ・レジスタから実際に
クリアするのではなく、IFIFO 制御ロジック・ユニット
272 はIFIFO ユニット264 の対応するマスタ・レジスタ
の制御レジスタに入っている有効ビット・プラグをリセ
ットするだけである。このクリア・オペレーションはラ
イン336 に送出される制御信号でPCロジック・ユニット
270 によって開始される。マスタ制御レジスタ202 、21
0 、218 、226 の各々の入力は状況バス230 を通してIF
IFO 制御ロジック・ユニット272 が直接にアクセスする
ことができる。好適実施例のアーキテクチャ100 では、
これらのマスタ制御レジスタ202 、210 、218 、2262内
のビットは、IFIFO ユニット264 によるデータ・シフト
・オペレーションと並行してまたは独立してIFIFO 制御
ユニット272 によってセットすることが可能である。こ
の機能により、IEU 104 のオペレーションと非同期に、
命令セットをマスタ・レジスタ200 、208 、216 、224
のいずかに書き込み、対応する状況情報をマスタ制御レ
ジスタ202 、210 、218 、226 に書き込むことができ
る。
【００５１】最後に、制御および状況バス230 上の追加
の制御ラインはIFIFO ユニット264のIFIFO オペレーシ
ョンを可能にし、指示する。IFIFO シフトは、制御ライ
ン336 を通してPCロジック・ユニット270 から出力され
たシフト要求制御信号を受けてIFIFO ユニット264 によ
って行われる。IFIFO 制御ユニット272 は、命令セット
を受け入れるマスタ・レジスタ200 、208 、216 、224
が使用可能であると、制御信号をライン316 を経由して
プリフェッチ制御ユニット266 に送って、プリフェッチ
・バッファ260 から次の該当命令セットを転送すること
を要求する。命令セットが転送されると、配列266 内の
対応する有効ビットがリセットされる。 C)IFU/IEU 制御インタフェース IFU 102 とIEU 104 とを結ぶ制御インタフェースは制御
バス126 によって提供される。この制御バス126 はPCロ
ジック・ユニット270 に接続され、複数の制御、アドレ
スおよび特殊データ・ラインから構成されている。割込
み要求と受信確認制御信号を制御ライン340 を経由して
渡すことにより、IFU 102 は割込みオペレーションを通
知し、IEU 104 との同期をとることができる。外部で発
生した割込み信号はライン292 経由でロジック・ユニッ
ト270 へ送られる。これを受けて、割込み要求制御信号
がライン340 上に送出されると、IEU 104 は試行的に実
行された命令をキャンセルする。割込みの内容に関する
情報は、割込み情報ライン341 を通してやりとりされ
る。IEU 104 がPCロジック・ユニット270 によって判断
された割込みサービス・ルーチンのアドレスからプリフ
ェッチされた命令の受信を開始する準備状態になると、
IEU 104 はライン340 上の割込み受信確認制御信号を肯
定する。IFU 102 によってプリフェッチされた割込みサ
ービス・ルーチンがそのあと開始される。
【００５２】IFIFO 読取り(IFIFO RD)制御信号はIEU 10
4 から出力され、最も奥のマスタ・レジスタ224 に存在
する命令セットが実行を完了したことおよび次の命令セ
ットが必要であることを通知する。この制御信号を受け
ると、PCロジック・ユニット270 はIFIFO ユニット264
でIFIFO シフト・オペレーションを実行するようにIFIF
O 制御ロジック・ユニット272 に指示する。
【００５３】PCインクリメント要求とサイズ値(PC INC/
SIZE) は制御ライン344 上に送出されて、現在のプログ
ラム・カウンタ値を命令の対応するサイズ数だけ更新す
るようにPCロジック・ユニット270 に指示する。これに
より、PCロジック・ユニット270 は、現在のプログラム
命令ストリーム中の最初の順序内実行命令のロケーショ
ンを正確に指した個所に実行プログラム・カウンタ(DP
C) を維持することができる。
【００５４】ターゲット・アドレス(TARGET ADDR) はア
ドレス・ライン346 を経由してPCロジック・ユニット27
0 に返される。このターゲット・アドレスは、IEU 104
のレジスタ・ファイルにストアされているデータによっ
てきまるブランチ命令の仮想ターゲット・アドレスであ
る。従って、ターゲット・アドレスを計算するためにIE
U 104 のオペレーションが必要である。制御フロー結果
(CF RESULT) 制御信号は制御ライン348 を経由してPCロ
ジック・ユニット270 へ送られて、現在保留されている
条件付きブランチ命令が解決されたかどうか、その結果
がブランチによるものなのか、ブランチによらないもの
なのかを示している。これらの制御信号に基づいて、PC
ロジック・ユニット270 は、条件付きフロー命令の実行
の結果として、プリフェッチ・バッファ260 とIFIFO ユ
ニット264 に置かれている命令セットのどれをキャンセ
ルする必要があるかを判断することができる。
【００５５】いくつかのIEU 命令リターン型制御信号(I
EUリターン) が制御ライン350 上を送出されて、IEU 10
4 によってある命令が実行されたことをIEU 102 に通知
する。これらの命令には、プロシージャ命令からのリタ
ーン、トラップからのリターンおよびサブルーチン・コ
ールからのリターンがある。トラップからのリターン命
令はハードウェア割込み処理ルーチンとソフトウェア・
トラップ処理ルーチンで同じように使用される。サブル
ーチン・コールからのリターンもジャンプとリンク型コ
ールと併用される。どの場合も、リターン制御信号は、
以前に割込みがかけられた命令ストリームに対して命令
フェッチ・オペレーションを再開するようにIFU 102 に
通知するために送られる。これらの信号をIEU 104 から
出すことにより、システム100 の正確なオペレーション
を維持することができる。「割込みがかけられた」命令
ストリームの再開はリターン命令の実行個所から行われ
る。
【００５６】現命令実行PCアドレス（現IF PC) はアド
レス・バス352 を経由してIEU 104へ送られる。このア
ドレス値(DPC) はIEU 104 によって実行される正確な命
令を指定している。つまり、IEU 104 が現在のIF PCア
ドレスを通過した命令を先に試行的に実行している間
は、このアドレスは、割込み、例外、その他に正確なマ
シンの状態が分かっていることが必要な事象の発生に対
してアーキテクチャ100を正確に制御するために保持さ
れていなければならない。現在実行中の命令ストリーム
の中の正確なマシンの状態を進めることが可能であると
IEU 104 が判断すると、PC Inc/Size 信号がIFU 102 に
送られ、即時に現在のIF PCアドレス値に反映される。
【００５７】最後に、アドレスおよび双方向データ・バ
ス354 は特殊レジスタのデータを転送するためのもので
ある。このデータはIEU 104 によってIFU 102 内の特殊
レジスタに入れられ、あるいはそこから読み取られるよ
うにプログラムすることが可能である。特殊レジスタの
データは一般にIFU 102 が使用できるように、IEU 104
によってロードされ、あるいは計算される。 D)PCロジック・ユニットの詳細 PC制御ユニット362 、割込み制御ユニット363 、プリフ
ェッチPC制御ユニット364 および実行PC制御ユニット36
6 を含むPCロジック・ユニット270 の詳細図は図３に示
されている。PC制御ユニット362 はインターフェース・
バス126 を通してプリフェッチ制御ユニット266 、IFIF
O 制御ロジック・ユニット272 、およびIEU 104 から制
御信号を受けて、プリフェッチおよび実行PC制御ユニッ
ト364 、366 に対してタイミング制御を行う。割込み制
御ユニット363 は、プリフェッチ・トラップ・アドレス
・オフセットを判断してそれぞれのトラップ・タイプを
処理する該当処理ルーチンを選択することを含めて、割
込みと例外の正確な管理を担当する。プリフェッチPC制
御ユニット364 は、特に、トラップ処理とプロシージャ
・ルーチン命令のフローのためのリターン・アドレスを
ストアすることを含めて、プリフェッチ・バッファ188
、190 、192 をサポートするために必要なプログラム
・カウンタの管理を担当する。このオペレーションをサ
ポートするために、プリフェッチPC制御ユニット364
は、物理アドレス・バス・ライン324 上のCCU PADDERア
ドレスとアドレス・ライン326 上のVMU VMADDRアドレス
を含むプリフェッチ仮想アドレスを生成することを担当
する。その結果、プリフェッチPC制御ユニット364 は、
現在のプリフェッチPC仮想アドレス値を保持することを
担当する。
【００５８】プリフェッチ・オペレーションは一般に制
御ライン316 上を送出された制御信号を通してIFIFO 制
御ロジック・ユニット272 によって開始される。これを
受けて、PC制御ユニット362 はいくつかの制御信号を生
成して制御ライン372 上に出力し、プリフェッチPC制御
ユニットを動作させて、アドレス・ライン324 、326上
にPADDR アドレスと、必要に応じてVMADDRアドレスを生
成する。値が０から４までのインクリメント信号も制御
ライン374 上に送出される場合もあるが、これは、PC制
御ユニット362 が現在のプリフェッチ・アドレスから命
令セットのフェッチを再実行しているか、一連のプリフ
ェッチ要求の中の２番目の要求に対して位置合わせを行
っているか、プリフェッチのために次の全順次命令セッ
トを選択しているか、によって決まる。最後に、現在の
プリフェッチ・アドレスPF PCがバス370 上に送出さ
れ、実行PC制御ユニット366 へ渡される。
【００５９】新しいプリフェッチ・アドレスは、いくつ
かのソースから発生する。アドレスの主要なソースは、
バス352 経由で実行PC制御ユニット366 から送出された
現在のIF PCアドレスである。原理的には、IF PCアド
レスからはリターン・アドレスが得られ、これは、初期
コール、トラップまたはプロシージャ命令が現れたと
き、プリフェッチPC制御ユニットによってあとで使用さ
れるものである。ＩF PCアドレスは、これらの命令が現
れるたびに、プリフェッチPC制御ユニット364内のレジ
スタにストアされる。このようにして、PC制御ユニット
362 は制御ライン350 を通してIEU リターン信号を受け
たとき、プリフェッチPC制御ユニット364 内のリターン
・アドレス・レジスタを選択して新しいプリフェッチ仮
想アドレスを取り出すだけでよく、これによって元のプ
ログラム命令ストリームを再開する。
【００６０】プリフェッチ・アドレスのもう１つのソー
スは、実行PC制御ユニット366 から相対ターゲット・ア
ドレス・バス382 を経由して、あるいはIEU 104 から絶
対ターゲット・アドレス・バス346 を経由して送出され
たターゲット・アドレス値である。相対ターゲット・ア
ドレスとは、実行PC制御ユニット366 によって直接に計
算できるアドレスである。絶対ターゲット・アドレス
は、これらのターゲット・アドレスが IEUレジスタ・フ
ァイルに入っているデータに依存するので、IEU104 に
生成させる必要がある。ターゲット・アドレスはターゲ
ット・アドレス・バス384 を通ってプリフェッチPC制御
ユニット364 へ送られ、プリフェッチ仮想アドレスとし
て使用される。相対ターゲット・アドレスを計算する
際、対応するブランチ命令のオぺランド部分もＩデコー
ド・ユニット262 からバス318 のオペランド変位部分を
経由して送られる。
【００６１】プリフェッチ仮想アドレスのもう１つのソ
ースは、実行PC制御ユニット366 である。リターン・ア
ドレス・バス352'は、現在のIF PC値(DPC) をプリフェ
ッチPC制御ユニット364 へ転送するためのものである。
このアドレスは、割込み、トラップ、その他にコールな
どの制御フロー命令が命令ストリーム内に現れた個所で
リターン・アドレスとして使用される。プリフェッチPC
制御ユニット364 は、新しい命令ストリームをプリフェ
ッチすために解放される。PC制御ユニット362は、対応
する割込みまたはトラップ処理ルーチンまたはサブルー
チンが実行されると、IEU 104 からライン350 を経由し
てIEU リターン信号を受け取る。他方、PC制御ユニット
362 はライン372 上のPFPC信号の１つを通して、および
ライン350 経由で送られてきて実行されたリターン命令
のIDに基づいて、現在のリターン仮想アドレスを収めて
いるレジスタを選択する。そのあと、このアドレスが使
用されて、PCロジック・ユニット270 によるプリフェッ
チ・オペレーションを続行する。
【００６２】最後に、プリフェッチ仮想アドレスが取り
出されるもう１つのソースは、特殊レジスタ・アドレス
およびデータ・バス354 である。IEU 104 によって計算
またはロードされたアドレス値、またはすくなくともベ
ース・アドレス値は、データとしてバス354 を経由して
プリフェッチPC制御ユニット364 へ転送される。ベース
・アドレスは、トラップ・アドレス・テーブル、高速ト
ラップ・テーブル・およびベース・プロシージャ命令デ
ィスパッチ・テーブルのアドレスを含んでいる。バス35
4 を通して、プロシージャおよびPC制御ユニット364 、
366 内のレジスタの多くを読み取ることもできるので、
マシンの状態の対応する側面をIEU 104を通して処理す
ることが可能である。
【００６３】実行PC制御ユニット366 は、PC制御ユニッ
ト362 の制御を受けて、現在のIF PCアドレス値を計算す
ることを主な役割としている。この役割において、実行
PC制御ユニット366 はPC制御ユニット362 からExPC制御
ライン378 を経由して送られてきた制御信号と、制御ラ
イン380 を経由して送られてきたインクリメント／サイ
ズ制御信号を受けて、IF PCアドレスを調整する。これ
らの制御信号は、主に、ライン342 経由で送られてきた
IFIFO 読取り制御信号とIEU 104 から制御ライン344 経
由で送られてきたPCインクリメント／サイズ値を受ける
と生成される。 1) PF およびExPC制御／データ・ユニットの詳細 図４は、プリフェッチおよび実行PC制御ユニット364 、
366 の詳細ブロック図である。これらのユニットは主
に、レジスタ、インクリメンタ（増分器）その他の類似
部品、セレクタおよび加算器ブロックから構成されてい
る。これらのブロック間のデータ転送を管理する制御
は、PFPC制御ライン372 、ExPC制御ライン378 およびイ
ンクリメント制御ライン374 、380 を通してPC制御ユニ
ット362 によって行われる。説明を分かりやすくするた
めに、図４のブロック図には、これらの個々の制御ライ
ンは示されていない。しかし、これらの制御信号が以下
に説明するように、これらのブロックへ送られることは
勿論である。
【００６４】プリフェッチPC制御ユニット364 の中心と
なるものはプリフェッチ・セレクタ(PF PC SEL) であ
り、これは現プリフェッチ仮想アドレスの中央セレクタ
として動作する。この現プリフェッチ・アドレスはプリ
フェッチ・セレクタから出力バス392 を通ってインクリ
メンタ・ユニット394 へ送られて、次のプリフェッチ・
アドレスを生成する。この次のプリフェッチ・アドレス
はインクリメンタ出力バス396 を通ってレジスタMBUF P
FnPC 398、TBUF PFnPC 400、およびEBUF PFnPC402 の並
列配列へ送られる。これらのレジスタ398 、400 、402
は実効的には次の命令プリフェッチ・アドレスをストア
しているが、本発明の好適実施例によれば、別々のプリ
フェッチ・アドレスがMBUF 188、TBUF190 、およびEBUF
192に保持されている。MBUF、TBUFおよびEBUF PFnPCレ
ジスタ398 、400 、402 にストアされたプリフェッチ・
アドレスは、アドレス・バス404 、408 、410 からプリ
フェッチ・セレクタ390 へ渡される。従って、PC制御ユ
ニット362 はプリフェッチ・レジスタ398 、400 、402
の別の１つをプリフェッチ・セレクタが選択することを
指示することだけでプリフェッチ命令ストリームの即時
切替えを指示することができる。ストリームの中の次の
命令セットをプリフェッチするために、そのアドレス値
はインクリメンタ394 によってインクリメントされる
と、その値がプリフェッチ・アドレス398 、400 、402
のうち該当するレジスタへ返却される。もう１つの並列
レジスタ配列は簡略化のため単一の特殊レジスタ・ブロ
ック412 として示されているが、この配列はいくつかの
特殊アドレスをストアするためのものである。レジスタ
・ブロック412 はトラップ・リターン・アドレス・レジ
スタ、プロシージャ命令リターン・アドレス・レジス
タ、プロシージャ命令ディスパッチ・テーブル・ベース
・アドレス・レジスタ、トラップ・ルーティン・ディス
パッチ・テーブル・ベース・アドレス・レジスタ、およ
び高速トラップ・ルーチン・ベース・アドレス・レジス
タから構成されている。PC制御ユニット362の制御を受
けて、これらのリターン・アドレス・レジスタはバス3
5′を通して現IF PC実行アドレスを受け入れることが
できる。レジスタ・ブロック412 内のリターンおよびベ
ース・アドレス・レジスタにストアされたアドレス値は
IEU 104から独立して読み書きすることができる。レジ
スタが選択され、値が特殊レジスタ・アドレスおよびデ
ータ・バス354 を経由して転送される。
【００６５】特殊レジスタ・ブロック412 内のセレクタ
はPC制御ユニット362 によって制御され、レジスタ・ブ
ロック412 のレジスタにストアされたアドレスを特殊レ
ジスタ出力バス416 上に送出して、プリフェッチ・セレ
クタ390 へ渡すことができる。リターン・アドレスは直
接にプリフェッチ・セレクタ390 へ渡される。ベース・
アドレス値は割込み制御ユニット363 から割込みオフセ
ット・バス373 経由で送られてきたオフセット値と結合
される。ソースからバス373'経由でプリフェッチ・セレ
クタ390 へ渡された特殊アドレスは、新しいプリフェッ
チ命令ストリームの初期アドレスとして使用され、その
あとインクリメンタ394 とプリフェッチ・レジスタ398
、400 、402 の１つを通るアドレスのインクリメント
・ループを続行することができる。
【００６６】プリフェッチ・セレクタ390 へ送られるア
ドレスのもう１つのソースは、ターゲット・アドレス・
レジスタ・ブロック414 内のレジスタ配列である。ブロ
ック414 内のターゲット・レジスタには、好適実施例に
よれば、８つの滞在的ブランチ・ターゲット・アドレス
がストアされる。これらの８つの記憶ロケーションはIF
IFO ユニット264 の最下位の２マスタ・レジスタ216 、
224 に保持されている８つの滞在的に実行可能な命令に
論理的に対応している。これらの命令のどれでもが、お
よび滞在的にはすべてが条件付きブランチ命令となり得
るので、ターゲット・レジスタ・ブロック414 は、あら
かじめ計算されたターゲット・アドレスをストアしてお
くので、TBUF 190を通してターゲット命令ストリームを
プリフェッチするために使用するのを待たせることがで
きる。特に、PC制御ユニット362がターゲット命令スト
リームのプリフェッチを即時に開始するように条件付き
ブランチ・バイアスがセットされると、ターゲット・ア
ドレスはターゲット・レジスタ・ブロック414 からアド
レス・バス418 を経由してプリフェッチ・セレクタ390
へ送られる。インクリメンタ394 によってインクリメン
トされたあと、アドレスはTBUF PFnPC 400へ戻されてス
トアされ、ターゲット命令ストリームをあとでプリフェ
ッチするオペレーションで使用される。別のブランチ命
令がターゲット命令ストリームに現れると、その２番目
のブランチのターゲット・アドレスが計算され、最初の
条件付きブランチ命令が解決されて使用されるまでの
間、ターゲット・レジスタ配列414 にストアされてい
る。
【００６７】ターゲット・レジスタ・ブロック414 にス
トアされた、計算で求めたターゲット・アドレスは、実
行PC制御ユニット366 内のターゲット・アドレス計算ユ
ニットからアドレス・ライン382 を経由して、あるいは
IEU 104 から絶対ターゲット・アドレス・バス346 を経
由して転送される。
【００６８】プリフェッチPF PCセレクタ390 を通って
転送されるアドレス値は、完全な32ビット仮想アドレス
値である。ページ・サイズは本発明の好適実施例では、
16Ｋバイトに固定されており、最大ページ・オフセット
・アドレス値[13:0]に対応している。従って、現プリフ
ェッチ仮想ページ・アドレス[27:14] に変化がなけれ
ば、VMU ページ変換は不要である。プリフェッチ・セレ
クタ390 内のコンパレータはそのことを検出する。VMU
変換要求信号(VMXLAT)は、インクリメントがページ境界
をこえて行われたか、制御のフローが別のページ・アド
レスへブランチしたために、仮想ページ・アドレスが変
化したとき、ライン372'を経由してPC制御ユニット362
へ送られる。他方、PC制御ユニット362 はライン324 上
のCCU PADDR のほかに、VM VADDRアドレスをバッファ・
ユニット420 からライン326 上に送出し、該当の制御信
号をVMU 制御ライン326 、328 、330 上に送出して、VM
U 仮想ページから物理ページへの変換を得るように指示
する。ページ変換が必要でない場合は、現物理ページ・
アドレス[31:14] はバス122 上のVMU ユニット108 の出
力側のラッチによって保持される。
【００６９】バス370 上に送出された仮想アドレスはイ
ンクリメント制御ライン374 から送られてきた信号を受
けて、インクリメンタ394 によってインクリメンとされ
る。インクリメンタ394 は、次の命令セットを選択する
ために、命令セットを表す値（４命令または16バイト）
だけインクリメントする。CCU ユニット106 へ渡される
プリフェッチ・アドレスの下位４ビットはゼロになって
いる。従って、最初のブランチ・ターゲット命令セット
内の実際のターゲット・アドレス命令は最初の命令ロケ
ーションに置かれていない場合がある。しかし、アドレ
スの下位４ビットはPC制御ユニット362 へ送られるの
で、最初のブランチ命令のロケーションをIFU 102 が判
別することができる。ターゲット・アドレスの下位ビッ
ト[3:2] を２ビット・バッファ・アドレスとして返し
て、位置合わせされていないターゲット命令セットから
実行すべき正しい最初の命令を選択するための検出と処
理は、新しい命令ストリーム、つまり、命令ストリーム
の中の最初の非順次命令セット・アドレスの最初のプリ
フェッチのときだけ行われる。命令セットの最初の命令
のアドレスと命令セットをプリフェッチする際に使用さ
れるプリフェッチ・アドレスとの間の非位置合わせの関
係は、現順次命令ストリームが存続している間無視する
ことができ、そのあとも無視される。
【００７０】図４に示した機能ブランチの残り部分は実
行PC制御ユニット366 を構成している。本発明の好適実
施例によれば、実行PC制御ユニット366 は独立に機能す
るプログラム・カウンタ・インクリメンタを独自に備え
ている。この機能の中心となるのは実行セレクタ(DPC S
EL)430である。実行セレクタ430 からアドレス・バス35
2'上に出力されるアドレスはアーキテクチャ100 の現在
の実行アドレス(DPC)である。この実行アドレスは加算
ユニット434 へ送られる。ライン380 上に送出されたイ
ンクリメント／サイズ制御信号は１から４までの命令イ
ンクリメント値を指定しており、この値は加算ユニット
434 によってセレクタ430 から得たアドレスに加えられ
る。加算器432 が出力ラッチ機能を実行するたびに、イ
ンクリメントされた次の実行アドレスがアドレス・ライ
ン436 を経て直接に実行セレクタ430 に返され、次の命
令インクリメント・サイクルで使用される。
【００７１】初期実行アドレスとその後のすべての新し
いストリーム・アドレスは、アドレス・ライン440 を経
由して新ストリーム・レジスタ・ユニット438 から得ら
れる。新ストリーム・レジスタ・ユニット438 は、プリ
フェッチ・セレクタ390 からPFPCアドレス・バス370 を
経由して送られてきた新しい現プリフェッチ・アドレス
を直接にアドレス・バス440 に渡すことも、あとで使用
するためにストアしておくこともできる。つまり、プリ
フェッチPC制御ユニット364 が新しい仮想アドレスから
プリフェッチを開始することを判断した場合は、新しい
ストリーム・アドレスは新ストリーム・レジスタ・ユニ
ット438 によって一時的にストアされる。PC制御ユニッ
ト363 は、プリフェッチと実行インクリメントの両サイ
クルに関与することによって、実行アドレスが新命令ス
トリームを開始した制御フロー命令に対応するプログラ
ム実行個所までに達するまで新ストリーム・アドレスを
新ストリーム・レジスタ438 においておく。新ストリー
ム・アドレスはそのあと新ストリーム・レジスタ・ユニ
ット438 から出力されて実行セレクタ430 へ送られ、新
命令ストリーム内の実行アドレスを独立して生成するこ
とを開始する。
【００７２】本発明の好適実施例によれば、新ストリー
ム・レジスタ・ユニット438 は２つの制御フロー命令タ
ーゲット・アドレスをバッファリングする機能を備えて
いる。新ストリーム・アドレスを即時に取り出すことに
より、殆ど待ち時間がなく実行PC制御ユニット366 を現
実行アドレス列の生成から新実行ユニット・ストリーム
列の生成に切り替えることができる。
【００７３】最後に、IF PCセレクタ(IF PC SEL) は
最終的に現IF PCアドレスをアドレス・バス352 上に送
出してIEU 104 へ送るためのものである。IF PCセレク
タ442 への入力は実行セレクタ430 または新ストリーム
・レジスタ・ユニット438 から得た出力アドレスであ
る。殆どの場合、IF PCセレクタ442 はPC制御ユニット
262 の指示を受けて、実行セレクタ430 から出力された
実行アドレスを選択する。しかし、新命令ストリームの
実行開始のために使用される新仮想アドレスへ切り替え
る際の待ち時間をさらに短縮するために、新ストリーム
・レジスタ・ユニット438 からの選択したアドレスをバ
イパスして、バス440 経由で直接にIF PCセレクタ442
へ送り、現IF PC実行アドレスとして得ることができ
る。
【００７４】実行PC制御ユニット366 は、すべての相対
ブランチ・ターゲット・アドレスを計算する機能を備え
ている。現実行点アドレスと新ストリーム・レジスタ・
ユニット438 から得たアドレスは、アドレス・バス35
2'、340 を経由して制御フロー・セレクタ(CF PC)446
に渡される。その結果、PC制御ユニット362 は大幅な柔
軟性を持って、ターゲット・アドレス計算の基となる正
確な初期アドレスを選択することができる。この初期ア
ドレス、つまり、ベース・アドレスはアドレス・バス45
4 を経由してターゲット・アドレスALU 450 へ送られ
る。ターゲットALU450 への入力となるもう１つの値
は、制御フロー変位計算ユニット452 からバス458 経由
で送られてくる。相対ブランチ命令は、アーキテクチャ
100 の好適実施例によれば、新相対ターゲット・アドレ
スを指定した即値モード定数の形態をした変位置を含ん
でいる。制御フロー変位計算ユニット452 はＩデコード
・ユニットのオペランド出力バス318 から初めて得たオ
ペランド変位置を受け取る。最後に、オフセット・レジ
スタ値はライン456 を経由してターゲット・アドレスAL
U450へ送られる。オフセット・レジスタ448 はPC制御ユ
ニット362 から制御ライン378'を経由してオフセット値
を受け取る。オフセット値の大きさはアドレス・ライン
454 上を送られるベース・アドレスから相対ターゲット
・アドレスを計算するときの現ブランチ命令のアドレス
までのアドレス・オフセットに基づいてPC制御ユニット
362 によって判断される。つまり、PC制御ユニット362
は、IFIFO 制御ロジック・ユニット272 を制御すること
によって、現実行点アドレスに命令(CP PCによって要
求された) とＩデコード・ユニット262 によって現在処
理中の、従ってPCロジック・ユニット270 によって処理
中の命令を分離している命令の個数を追跡して、その命
令のターゲット・アドレスを判断する。
【００７５】相対ターゲット・アドレスがターゲット・
アドレスALU 450 によって計算されると、そのターゲッ
ト・アドレスはアドレス・バス382 を通して対応するタ
ーゲット・レジスタ414 に書き込まれる。 ２）ＰＣ制御アルゴリズムの詳細 １．メイン命令ストリームの処理：ＭＢＵＦ ＰＦｎＰ
Ｃ １．１ 次のメイン・フロープリフェッチ命令のアドレ
スはＭＢＵＦ ＰＦｎＰＣにストアされる． １．２ 制御フロー命令がないときは、３２ビット・イ
ンクリメンタはＭＢＵＦ ＰＦｎＰＣに入っているアド
レス値を各プリフェッチ・サイクルごとに１６バイト
（ｘ１６）だけ調整する． １．３ 無条件制御フロー命令がＩデコードされると、
命令セットに続いてフェッチされた全てのプリフェッチ
・データはフラッシュされ、ＭＢＵＦ ＰＦｎＰＣには
ターゲット・レジスタ・ユニット、ＰＦ ＰＣセレクタ
およびインクリメンタを通して、新しいメイン命令スト
リーム・アドレスがロードされる。新しいアドレスは新
ストリーム・レジスタにもストアされる。
【００７６】１．３．１ 相対無条件制御フローのター
ゲット・アドレスはＩＦＵが保持しているレジスタ・デ
ータからと制御フロー命令の後に置かれたオペランド・
データからＩＦＵによって計算される． １．３．２ 絶対無条件制御フローのターゲット・アド
レスはレジスタ基準値、ベース・レジスタ値、及びイン
デックス・レジスタ値からＩＥＵによって最終的に計算
される． １．３．２．１ 命令プリフェッチ・サイクルは絶対ア
ドレス制御フロー命令に対してターゲット・アドレスが
ＩＥＵから返されるまで停止する。命令実行サイクルは
続行される． １．４ 無条件制御フロー命令から得た次のメイン・フ
ロー・プリフェッチ命令のアドレスはバイパスされて、
ターゲット・アドレス・レジスタ・ユニット、ＰＦ＿Ｐ
Ｃセレクタおよびインクリメンタを経由して送られ、最
終的にＭＢＵＦ ＰＦｎＰＣにストアされ、プリフェッ
チは１．２から続けられる． ２．プロシージャ命令ストリームの処理：ＥＢＵＦ Ｐ
ＦｎＰＣ ２．１ プロシージャ命令はメインまたはブランチ・タ
ーゲット命令ストリームの中でプリフェッチされる。タ
ーゲット・ストリームの中でフェッチされた場合は条件
付き制御フェッチ命令が解決され、プロシージャ命令が
ＭＢＵＦへ転送されるまでプロシージャ・ストリームの
プリフェッチを停止する。これにより、プロシージャ命
令ストリームに現れた条件付き制御フローを処理する際
にＴＢＵＦを使用できる． ２．１．１ プロシージャ命令はプロシージャ命令スト
リームの中においてはならない。つまり、プロシージャ
命令はネストしてはならない。プロシージャ命令からリ
ターンすると、実行は主命令ストリームに戻る。ネスト
を可能にするためには、ネストしたプロシージャ命令か
ら別の専用リターンが必要である。アーキテクチャはこ
の種の命令を容易にサポートできるが、プロシージャ命
令をネストする機能があっても、アーキテクチャの性能
が向上する見込みはない． ２．１．２ メイン命令ストリームにおいては、第１及
び第２条件付き制御フロー命令を含む命令セットを含ん
でいるプロシージャ命令ストリームは第１命令セットの
中の条件付き制御フロー命令が解決し、第２条件付き制
御フロー命令セットがＭＢＵＦへ転送されるまで第２条
件付き制御フロー命令セットに対してプリフェッチを停
止する． ２．２ プロシージャ命令は、命令の即値モード・オペ
ランド・フィールドとして含まれている相対オフセット
によって、プロシージャ・ルーチンの開始アドレスを示
している． ２．２．１ プロシージャ命令から得られたオフセット
値はＩＦＵに維持されているプロシージャ・ベース・ア
ドレス（ＰＢＲ）レジスタに入っている値と結合され
る。このＰＢＲレジスタは、特殊レジスタの移動命令が
実行されると、特殊アドレスおよびデータバスを通して
読み書き可能である． ２．３ プロシージャ命令が現れると、次のメイン命令
ストリームＩＦ ＰＣアドレスはＤＰＣリターン・アド
レス・レジスタにストアされ、プロセッサ・ステータス
・レジスタ（ＰＳＲ）内のプロシージャ進行中ビット
（ｐｒｏｃｅｄｕｒｅ−ｉｎ−ｐｒｏｇｒｅｓｓ ｂｉ
ｔ）がセットされる． ２．４ プロシージャ・ストリームの開始アドレスは、
ＰＢＲレジスタ（プロシージャ命令オペランド・オフセ
ット値を加えて）からＰＦ ＰＣセレクタへ送られる． ２．５ プロシージャ・ストリームの開始アドレスは、
新ストリーム・レジスタ・ユニットとインクリメンタへ
同時に送られ、（ｘ１６）だけインクリメントする。イ
ンクリメントされたアドレスはそのあとＥＢＵＦＰＦｎ
ＰＣにストアされる． ２．６ 制御フロー命令がないと、３２ビット・インク
リメンタは各プロシージャ命令プリフェッチ・サイクル
ごとにＥＢＵＦ ＰＦｎＰＣに入っているアドレス値
を、（ｘ１６）だけ調整する． ２．７ 無条件制御フロー命令がＩデコードされると、
ブランチ命令のあとにフェッチされた全てのプリフェッ
チ・データはフラッシュされ、ＥＢＵＦ ＰＦｎＰＣに
は新しいプロシージャ命令ストリーム・アドレスがロー
ドされる． ２．７．１ 相対無条件制御フロー命令のターゲット・
アドレスはＩＦＵに保持されているレジスタデータから
と制御フロー命令の即値モード・オペランド・フィール
ド内に入っているオペランド・データとからＩＦＵによ
って計算される． ２．７．２ 絶対無条件ブランチのターゲット・アドレ
スはレジスタ基準値、ベース・レジスタ値およびインデ
ックス・レジスタ値からＩＥＵによって計算される． ２．７．２．１ 命令プリフェッチ・サイクルは絶対ア
ドレス・ブランチに対してターゲット・アドレスがＩＥ
Ｕから返されるまで停止する。実行サイクルは続行され
る． ２．８ 次のプロシージャ・プリフェッチ命令セットの
アドレスはＥＢＵＦＰＦｎＰＣにストアされプリフェッ
チは１．２から続けられる． ２．９ プロシージャ命令からのリターンがＩデコード
されると、プリフェッチがｕＰＣレジスタにストアされ
ているアドレスから続けられ、そのあと（ｘ１６）だけ
インクリメントされ、あとでプリフェッチするためにＭ
ＢＵＦ ＰＦｎＰＣレジスタに返される． ３ ブランチ命令ストリームの処理：ＴＢＵＦ ＰＦｎ
ＰＣ ３．１ ＭＢＵＦ命令ストリームの中の最初の命令セッ
トに現れた条件つき制御フロー命令がＩデコードされる
と、ターゲット・アドレスはそのターゲット・アドレス
が現アドレスに対する相対アドレスならばＩＦＵによっ
て絶対アドレスならばＩＥＵによって判断される． ３．２ 「ブランチを行うバイアス」の場合： ３．２．１ ブランチが絶対アドレスに行われる場合は
ターゲット・アドレスがＩＥＵから返されるまで命令プ
リフェッチ・サイクルを停止する。実行サイクルは続行
される． ３．２．２ ＰＦ＿ＰＣセレクタとインクリメンタを経
由して転送することによってブランチ・ターゲット・ア
ドレスをＴＢＵＦ ＰＦｎＰＣにロードする． ３．２．３ ターゲット命令ストリームがプリフェッチ
されてＴＢＵＦに入れられたあとで実行するためにＩＦ
ＩＦＯに送られる。ＩＦＩＦＯとＴＢＵＦが一杯になる
と、プリフェッチを停止する． ３．２．４ ３２ビット・インクリメンタは各プリフェ
ッチ・サイクルごとにＴＢＵＦ ＰＦｎＰＣに入ってい
るアドレス値を（ｘ１６）だけ調整する． ３．２．５ ターゲット命令ストリーム内の２番目の命
令セットに現れた条件付き制御フロー命令がＩデコード
されるとプリフェッチ・オペレーションを、第１の
（主）セット内の全ての条件付きブランチ命令が解決さ
れるまで停止する（しかし、先に進んで、相対ターゲッ
ト・アドレスを計算しターゲット・レジスタにストアす
る）． ３．２．６ 最初の命令セット内の条件付きブランチを
「行う」と解釈された場合： ３．２．６．１ ブランチのソースがプロシージャ進行
中ビットから判断されたＥＢＵＦ命令セットであったと
きはＭＢＵＦまたはＥＢＵＦに入っている最初の条件付
きフロー命令セットのあとに置かれた命令セットをフラ
ッシュする． ３．２．６．２ プロシージャ進行中ビットの状態に基
づいて、ＴＢＵＦ ＰＦｎＰＣ値をＭＢＵＦ ＰＦｎＰ
ＣまたはＥＢＵＦへ転送する． ３．２．６．３ プロシージャ進行中ビットの状態に基
づいて、プリフェッチしたＴＢＵＦ命令をＭＢＵＦまた
はＥＢＵＦへ転送する． ３．２．６．４ ２番目の条件付きブランチ命令セット
がＩデコードされていなければ、プロシージャ進行中ビ
ットの状態に基づいて、ＭＢＵＦまたはＥＢＵＦプリフ
ェッチ・オペレーションを続行する． ３．２．６．５ ２番目の条件付きブランチ命令がＩデ
コードされていれば、その命令の処理を開始する（ステ
ップ３．３．１へ進む）． ３．２．７ 最初の条件付き命令セットの中の命令に対
する条件付き制御を「行わない」と解釈された場合： ３．２．７．１ ターゲット命令ストリームからの命令
セットと命令のＩＦＩＦＯとＩＥＵをフラッシュする． ３．２．７．２ ＭＢＵＦまたはＥＢＵＦプリフェッチ
・オペレーションを続行する． ３．３ 「ブランチが行われないバイアス」の場合： ３．３．１ 命令をプリフェッチしてＭＢＵＦに入れる
ことを停止する。実行サイクルを続ける． ３．３．１．１ 最初の条件付き命令セットの中の条件
付き制御フロー命令が相対ならばターゲット・アドレス
を計算し、ターゲット・レジスタにストアする． ３．３．１．２ 最初の条件付き命令セットの中の条件
付き制御フロー命令が絶対ならば、ＩＥＵがターゲット
・アドレスを計算して、そのアドレスをターゲット・レ
ジスタに返すまで待つ． ３．３．１．３ ２番目の命令セットの中の条件付き制
御フロー命令のＩデコードが行われると、最初の条件付
き命令セットの中の条件付き制御フロー命令が解決され
るまでプリフェッチ・オペレーションを停止する． ３．３．２ 最初の条件付きブランチのターゲット・ア
ドレスが計算されると、ＴＢＵＦ ＰＦｎＰＣにロード
し、メイン命令ストリームの実行と並行して命令をプリ
フェッチしてＴＢＵＦに入れることを開始する。ターゲ
ット命令セットはロードされない（したがって、ブラン
チ・ターゲット命令は最初の命令セット中の各条件付き
制御フロー命令が解決されたとき用意されている）． ３．３．３ 最初のセットの中の条件つき制御フロー命
令が「行われる」と解釈された場合： ３．３．３．１ ブランチのソースがＥＢＵＦ命令スト
リームであるとプロシージャ進行中ビットの状態から判
断されると、ＭＢＵＦまたはＥＢＵＦをフラッシュし、
最初の条件付きブランチ命令セットのあとに置かれたメ
イン・ストリームからの命令のＩＦＩＦＯとＩＥＵをフ
ラッシュする． ３．３．３．２ プロシージャ進行中ビットの状態から
判断した通りに、ＴＢＵＦ ＰＦｎＰＣ値をＭＢＵＦ
ＰＦｎＰＣまたはＥＢＵＦへ転送する． ３．３．３．３ プロシージャ進行中ビットの状態から
判断した通りに、プリフェッチしたＴＢＵＦ命令をＭＢ
ＵＦまたはＥＢＵＦへ転送する． ３．３．３．４ プロシージャ進行中ビットの状態から
判断した通りに、ＭＢＵＦまたはＥＢＵＦプリフェッチ
・オペレーションを続行する． ３．３．４ 最初のセット内の条件付き制御フロー命令
が「行われない」と解析された場合： ３．３．４．１ ターゲット命令ストリームからの命令
セットのＴＢＵＦをフラッシュする． ３．３．４．２ ２番目の条件付きブランチ命令がＩデ
コードされなかった場合は、プロシージャ進行中ビット
の状態から判断した通りに、ＭＢＵＦまたはＥＢＵＦプ
リフェッチ・オペレーションを続ける． ３．３．４．３ ２番目の条件付きブランチ命令がＩデ
コードされた場合は、その命令の処理を開始する（ステ
ップ３．４．１へ進む）． ４ 割り込み、例外およびトラップ命令 ４．１ トラップは広義には次のものからなる。
【００７７】４．１．１ ハードウェア割り込み ４．１．１．１ 非同期（外部）発生事象、内部または
外部． ４．１．１．２ いつでも発生し、持続する． ４．１．１．３ アトミック（通常）命令間で優先順に
サービスを受け、プロシージャ命令を一時中止する． ４．１．１．４ 割り込みハンドラの開始アドレスはト
ラップ・ハンドラ入り口点の事前定義テーブルまでのベ
クトル番号オフセットとして判断される． ４．１．２ ソフトウェア・トラップ命令 ４．１．２．１ 非同期（外部）発生命令． ４．１．２．２ 例外として実行されるソフトウェア命
令． ４．１．２．３ トラップ・ハンドラの開始アドレス
は、ＴＢＲまたはＦＴＢレジスタにストアされたベース
・アドレス値と結合されたトラップ番号オフセットから
判断される． ４．１．３ 例外 ４．１．３．１ 命令と同期して発生する事象． ４．１．３．２ 命令の実行時に処理される． ４．１．３．３ 例外の結果により、期待された命令と
すべての後続実行命令はキャンセルされる． ４．１．３．４ 例外ハンドラの開始アドレスは、トラ
ップ・ハンドラ入り口点の事前定義テーブルまでのトラ
ップ番号オフセットから判断される． ４．２ トラップ命令ストリーム・オペレーションはそ
のとき実行中の命令ストリームとインラインで実行され
る． ４．３ トラップ処理ルーチンが次の割り込み可能トラ
ップの前にｘＰＣアドレスをセーブすることを条件に、
トラップはネストが可能である。そうしないと、現トラ
ップ・オペレーションの完了前にトラップが現れると、
マシンの状態が壊れることになる． ５ トラップ命令ストリームの処理：ｘＰＣ ５．１ トラップが現れた時： ５．１．１ 非同期割り込みが起こると、そのとき実行
中の命令は一時中断される． ５．１．２ 同期例外が起こると、例外を起こした命令
が実行されるとトラップが処理される． ５．２ トラップが処理されたとき： ５．２．１ 割り込みは禁止される． ５．２．２ 現在のＩＦ ＰＣアドレスはｘＰＣトラッ
プ状態リターン・アドレス・レジスタにストアされる． ５．２．３ ＩＦ ＰＣアドレスとそのあとのアドレス
にあるＩＦＩＦＯとＭＢＵＦプリフェッチ・バッファは
フラッシュされる． ５．２．４ アドレスＩＦ ＰＣと、そのあとのアドレ
スの実行された命令と、その命令の結果はＩＥＵからフ
ラッシュされる． ５．２．５ ＭＢＵＦ ＰＦｎＰＣに、トラップ・ハン
ドラ・ルーチンのアドレスがロードされる． ５．２．５．１ トラップのソースは特殊レジスタ群に
入っているトラップ番号によって判断されたトラップ・
タイプに応じてＴＢＲまたはＦＴＢレジスタをアドレス
指定している． ５．２．６ 命令がプリフェッチされ、通常通りに実行
するためにＩＦＩＦＯに入れられる． ５．２．７ トラップ・ルーチンの命令がそのあと実行
される． ５．２．７．１ トラップ処理ルーチンはｘＰＣアドレ
スを所定のロケーションにセーブする機能を備え、割り
込みを再び可能にする。ｘＰＣレジスタは特殊レジスタ
移動命令で、および特殊レジスタ・アドレスとデータ・
バスを通して読み書きされる． ５．２．８ トラップ命令からのリターンを実行するこ
とによってトラップ状態から抜け出る必要がある． ５．２．８．１ 以前にセーブしていた時はｘＰＣアド
レスをその事前定義ロケーションから復元してからトラ
ップ命令からのリターンを実行する必要がある． ５．３ トラップ命令からのリターンが実行されたと
き： ５．３．１ 割り込みが可能にされる． ５．３．２ プロシージャ進行中ビットの状態から判断
したとおりに、ｘＰＣアドレスが現在の命令ストリーム
・レジスタＭＢＵＦまたはＥＢＵＦ ＰＦｎＰＣに戻さ
れ、プリフェッチがそのアドレスから続行される． ５．３．３ ｘＰＣアドレスが新ストリーム・レジスタ
を通してＩＦＰＣレジスタに復元される． E)割込みおよび例外の処理 1)概要 割込みと例外は、それらが可能にされている限り、プロ
セッサがメイン命令ストリームから実行されているか、
プロシージャ命令ストリームから実行されているかに関
係なく処理される。割込みと例外は優先順にサービスが
受けられ、クリアされるまで持続してる。トラップ・ハ
ンドラの開始アドレスは、下述するように、トラップ・
ハンドラの事前定義テーブルまでのベクトル番号オフセ
ットとして判断される。
【００７８】割込みと例外は、本実施例では、基本的に
２つのタイプがある。すなわち、命令ストリームの中の
特定の命令と同期して引き起こされるものと、命令スト
リームの中の特定の命令と非同期に引き起こされるもの
である。割込み、例外、トラップおよびフォールト(fau
lt) の用語は、本明細書では相互に使い分けて用いられ
ている。非登記割込みは、命令ストリームと同期して動
作していない、オン・チップまたはオフ・チップのハー
ドウェアによって引き起こされる。例えば、オン・チッ
プ・タイマ／カウンタによって引き起こされる割込み
は、オフ・チップから引き起こされるハードウェア割込
みやマスク不能割込み（non-maskable interrupt)(NMI)
と同じように、非同期である。非同期割込みが引き起こ
されると、プロセッサ・コンテキストが凍結され(froze
n)、すべてのトラップが割込み禁止され、ある種のプロ
セッサ状況情報がストアされ、プロセッサは受け取った
特定の割込みに対応する割込みハンドラにベクトルを向
ける。割込みハンドラがその処理を完了すると、プログ
ラム実行は割込み発生時に実行中であったストリームの
中の最後に完了した命令のあとに置かれた命令から続け
られる。
【００７９】同期例外とは、命令ストリームの中の命令
と同期して引き起こされる例外である。これらの例外は
特定の命令に関連して引き起こされ、問題の命令が実行
されるまで保留される。好適実施例では、同期例外はプ
リフェッチ時、命令デコード時、または命令実行時に引
き起こされる。プリフェッチ例外には、例えば、TLB不
一致、その他のVMU 例外がある。デコード例外は、例え
ば、デコード中の命令が違法命令であるか、プロセッサ
の現特権レベル(privilege level) に一致していない
と、引き起こされる。実行例外は、例えば、ゼロによる
除算といった算術演算エラーが原因で引き起こされる。
これらの例外が起こると、好適実施例では、例外を引き
起こした特定命令と例外とを対応づけ、その命令が退避
(retire)されるときまでその状態が維持される。その時
点で、以前に完了した命令がすべて退避され、例外を引
き起こした命令からの試行的結果があれば、試行的に実
行された後続の命令の試行的結果と同じように、フラッ
シュされる。そのあと、その命令で引き起こされた最高
優先度例外に対応する例外ハンドラに制御が渡される。
【００８０】ソフトウェア・トラップ命令はCF DET 27
4(図２）によってＩデコード・テージで検出され、無条
件コール命令その他の同期トラップと同じように処理さ
れる。つまり、ターゲット・アドレスが計算され、プリ
フェッチはそのときのプリフェッチ待ち行列（EBUFまた
はMBUF) まで続けられる。これと同時に、その例外は命
令と対応づけられて記録され、命令が退避されるとき処
理される。他のタイプの同期例外はすべて、例外を引き
起こした特定命令と対応付けられて記録され、累積され
るだけで、実行時に処理される。 ２）非同期割込み 非同期割込みは、割込みライン292 を通してPCロジック
・ユニット270 に通知される。図３に示すように、これ
らのラインはPCロジック・ユニット270 内の割込みロジ
ック・ユニット363 に通知するためのもので、NMI ライ
ン、IRQ ラインおよび１組の割込みレベル・ライン(LV
L) からなっている。NMI ラインはマスク不能割込みを
通知し、外部ソースを起点としている。これは、ハード
ウェア・リセットを除き最高優先度割込みである。IRQ
ラインも外部ソースを起点としており、外部デバイスが
ハードウェア割込みをいつ要求したかを通知する。好適
実施例では、外部から起こされるハードウェア割込みは
最高32までユーザが定義することができ、割込みを要求
した特定外部デバイスは割込みレベル・ライン(LVL)上
に割込み番号(0ー31) を送出する。メモリ・エラー・ラ
インはMCU 110 によってアクティベート( 活動化) さ
れ、様々な種類のメモリ・エラーを通知する。その他の
非同期割込みライン( 図示せず) も割込みロジック・ユ
ニット363 に通知するために設けられている。これらに
は、タイマ／カウンタ割込み、メモリ入出力（I/O)エラ
ー割込み、マシン・チェック割込み、およびパフォーマ
ンス・モニタ割込みを要求するためのラインがある。非
同期割込みの各々は、下述する同期例外と同様に、対応
する事前定義トラップ番号が関連づけられている。これ
らのトラップ番号は32個が32個のハードウェア割込みレ
ベルと関連づけられている。これらのトラップ番号のテ
ーブルは割込みロジック・ユニット363 に維持されてい
る。一般に、トラップ番号が大きくなると、トラップの
優先度が高くなる。
【００８１】非同期割込みの１つが割込みロジック・ユ
ニット363 に通知されると、割込み制御ユニット363 は
割込み要求をINT REQ/ACK ライン340 を経由してIEU 10
4 へ送出する。また、割込み制御ユニット363 はプリフ
ェッチ一時中止信号をライン343 を経由してPC制御ユニ
ット262 へ送信し、PC制御ユニット262 に命令をプリフ
ェッチすることを中止させる。IEU 104 はそのとき実行
中の命令をすべてキャンセルし、すべての試行的結果を
中止するか、一部またはすべての命令を完了させる。好
適実施例では、そのとき実行中の命令をすべてキャンセ
ルすることによって、非同期割込みに対する応答を高速
化している。いずれの場合も、実行PC制御ユニット366
内にDPC は、IEU 104 は割込みの受信を確認する前に、
最後に完了し、退避された命令に対応するように更新さ
れる。プリフェッチされてMBUF、EBUF、TBUF、およびIF
IFO 264 に置かれている他の命令もすべてキャンセルさ
れる。
【００８２】IEU 104 は、割込みハンドラから割込みを
受け取る準備状態にあるときだけ、割込み受信確認信号
をINT REQ/ACK ライン340 を経由して割込み制御ユニッ
ト363 へ送り返す。この信号を受け取ると、割込み制御
ユニット363 は、以下で説明するように、該当するトラ
ップ・ハンドラにディスパッチする。 3)同期例外 同期例外の場合は、割込み制御ユニット363 は各命令セ
ットごとに４個が１組の内部例外ビット（図示せず）を
もっており、各ビットはセット内の各命令に対応づけら
れている。割込み制御ユニット363 は各命令で見つかっ
たとき、通知するトラップ番号も維持している。
【００８３】特定の命令セットがプリフェッチれている
途中で、VMU がTLB 不一致または別のVMU 例外を通知す
ると、この情報はPCロジック・ユニット270 へ、特に割
込み制御ユニット334 へVMU 制御ライン332 、334 を経
由して送られる。割込み制御ユニット363 は、この信号
を受信すると、以後のプリフェッチを一時中止するよう
にライン343 を経由してPC制御ユニット362 に通知す
る。これと同時に、割込み制御ユニット363 は、命令セ
ットが送られる先のプリフェッチ・バッファに関連する
VM MissまたはVM Excpビットのどちらか該当する方を
セットする。そのあと、割込み制御ユニット363 は、命
令セットの中の命令のどれも有効でないので、その命令
セットに対応する４個の内部例外標識ビット全部をセッ
トし、問題を起こした命令セットの中の４命令の各々に
対応して受信した特定の例外のトラップ番号をストアす
る。問題のある命令より前の命令のシフトと実行は、問
題の命令セットがIFIFO 264 内で最低レベルに達するま
で通常通りに続行される。
【００８４】同様に、プリフェッチ・バッファ260 、Ｉ
デコード・ユニット262 またはIFIFO 264 を通して命令
をシフトしている途中で他の同期例外が検出れると、こ
の情報も割込み制御ユニット363 へ送られ、ユニット36
3 は、例外を引き起こした命令に対応する内部例外標識
ビットをセットし、その例外に対応するトラップ番号を
ストアする。プリフェッチ同期例外の場合と同じよう
に、問題を起こした命令より前の命令のシフトと実行
は、問題の命令セットがIFIFO 264 内で最低レベルに達
するまで、通常通りに続行される。
【００８５】好適実施例では、プリフェッチ・バッファ
260 、Ｉデコード・ユニット262 またはIFIFO 264 を通
して命令をシフトしている途中で検出される例外は、ソ
フトウェア・トラップ命令の１タイプだけでる。ソフト
ウェア・トラップ命令は、CF DET ユニット274 によって
Ｉデコード・ステージで検出される。一部の実施例で
は、他の形態の同期例外がＩデコード・ステージで検出
されるが、他の同期例外の検出は、命令が実行ユニット
104 に到着するまで待つようにするのが好ましい。この
ようにすれは、特権命令を処理すると起こるようなある
種の例外が、命令が実効的に順序内で実行される前に変
化するおそれのあるプロセッサ状態に基づいて通知され
るのが防止される。違法命令のように、プロセッサ状態
に左右されない例外はＩデコード・ステージで検出可能
であるが、すべての実行前同期例外(VMU例外は別とし
て) を同じロジックで検出 するようにすれば、最低限
のハードウェアですむことになる。また、そのような例
外の処理は時間を重視することがめったにないので、命
令が実行ユニット104 に届くまでの待ちによる時間浪費
もない。
【００８６】上述したように、ソフトウェア・トラップ
命令は CF DET ユニット274 によってＩデコード・ス
テージで検出される。割込みロジック・ユニット363 内
のその命令に対応する内部例外標識ビットはセットさ
れ、０から127 までの番号で、ソフトウェア・トラップ
命令の即値モード・フィールドに指定できるソフトウェ
ア・トラップ番号はトラップ命令に対応づけられてスト
アされる。しかし、プリフェッチ同期例外と異なり、ソ
フトウェア・トラップは制御フロー命令だけでなく、同
期例外としても扱われるので、割込み制御ユニット363
は、ソフトウェア・トラップ命令が検出されたときプリ
フェッチを一時中止するようにPC制御ユニット362 に通
知しない。その代わりに、命令がIFIFO 264 を通知して
シフトされるのと同時に、IFU 102 はトラップ・ハンド
ラをプリフェッチしてMBUF命令ストリーム・バッファに
入れる。
【００８７】命令セットがIFIFO 264 の最低レベルまで
達すると、割込みロジック・ユニット363 はその命令セ
ットの例外標識ビットを４ビット・ベクトルとしてSYNC
H INT INFOライン341 経由でIEU 104 へ送り、命令セ
ットの中で同期例外の発生源とすでに判断されていた命
令があれば、どの命令であるかを通知する。IEU 104 は
即時に応答しないで、命令セットの中のすべての命令が
通常の方法でスケジュールされるようにする。整数算術
演算例外といった別の例外は、実行時に引き起こされる
場合がある。特権命令が実行されたために起こる例外の
ように、マシンの現在状態に左右される例外もこの時点
で検出され、マシンの状態が命令ストリーム内の以前の
すべての命令に対して最新となるようにするために、PS
R に影響を与える可能性のあるすべての命令( 特殊な移
動やトラップ命令からのリターンなど）は強制的に順序
内で実行される。なんらかの同期命令の発生源となった
命令が退避される直前にあるときだけ、例外が起こった
ことが割込みロジック・ユニット363 に通知される。
【００８８】IEU 104 は試行的に実行され、同期例外を
引き起こした最初の命令に先行する命令ストリームに現
れたすべての命令を退避し、試行的に実行され、命令ス
トリームにそのあとに現れた命令からの試行的結果をフ
ラッシュする。例外を引き起こした特定の命令は、トラ
ップから戻ると再実行されるのが普通であるので、この
命令もフラッシュされる。そのあと、実行PC制御ユニッ
ト366 内のIF PCは実際に退避された最後の命令い対応
するように更新され、例外が割込み制御ユニット363 に
通知される。
【００８９】例外の発生源である命令が退避されると、
IEU 104 は、退避される命令セット( レジスタ224)の中
に同期例外を起こした命令があれば、どの命令であるか
を示した新しい４ビット・ベクトルを、命令セット内の
最初の例外の発生源を示した情報と一緒に、SYNCH IN
T INFOライン341 を経由して割込みロジック・ユニッ
ト363 に返却する。IEU 104 から返却される４ビット例
外ベクトルに入っている情報は、割込みロジック・ユニ
ット363 からIEU 104 に渡された４ビット例外ベクトル
とIEU 104 で引き起こされた例外を累積したものであ
る。プリフェッチまたはＩデコード時に検出された例外
が原因で割込み制御ユニット363 にすでにストアされて
いる情報があれば、その情報と一緒にIEU 104 から割込
み制御ユニット363 に返却される情報の残余部分は、割
込み制御ユニット363 が最高優先度同期例外の内容とそ
のトラップ番号を判断するのに十分である。 4)ハンドラ・ディスパッチとリターン：割込み受信確認
信号がライン340 経由でIEU から受信されるか、あるい
はゼロ以外の例外ベクトルがライン341 経由で受信され
た後、現DPC がリターン・アドレスとして特殊レジスタ
412 （図４）の１つであるxPC レジスタに一時的にスト
アされる。現プロセッサ状態レジスタ(PSR) は先のPSR
(PPSR) レジスタにもストアされ、そして現状態比較レ
ジスタ(CSR) が特殊レジスタ412 の中の旧状態比較レジ
スタ(PCSR)にセーブされる。
【００９０】トラップ・ハンドラのアドレスはトラップ
・ベース・レジスタ・アドレスにオフセットを加えたも
のとして計算される。PCロジック・ユニット270 はトラ
ップ用に２つのベース・レジスタをもち、これらは共に
特殊レジスタ412 （図４）の一部であり、以前に実行さ
れた特殊移動命令によって初期化される。大部分のトラ
ップでは、ハンドラのアドレスを計算するために使用さ
れるベース・レジスタはトラップ・ベース・レジスタTB
R である。
【００９１】割込み制御ユニット363 は現在保留中の最
高優先度割込みまたは例外を判断し、索引(look-up) テ
ーブルを通して、それに関連づけられたトラップ番号を
判断する。これは、選択したベース・レジスタまでのオ
フセットとして、１組のINT OFFSETライン373 を経由し
てプリフェッチPC制御ユニット364 へ渡される。ベクト
ル・アドレスは、オフセット・ビットを下位ビットとし
てTBR レジスタから得た上位ビットに連結するだけで求
められるという利点がある。このため、加算器の遅延が
防止される。（本明細書では、2'ビットとはi'番目のビ
ットのことである。) 例えば、トラップの番号が０から
255 までで、これを８ビット値で表すと、ハンドラ・ア
ドレスは８ビット・トラップ番号を22ビットのTBR スト
ア値の最後に連結すると求められる。トラップ番号に２
桁に下位ビットを付加すると、トラップ・ハンドラ・ア
ドレスは常にワード境界上に置かれることになる。この
ようにして作られた連結ハンドラ・アドレスは入力373
の１つとしてプリフェッチ・セレクタPF PC Sel 390
（図４）へ送られ、次のアドレスとして選択されて、そ
こから命令がプリフェッチされる。TBR レジスタを使用
してトラップのベクトル・ハンドラ・アドレスはすべて
１ワードだけ離れている。従って、トラップ・ハンドラ
・アドレスにある命令は、長くなったトラップ処理ルー
チンへの予備的ブランチ命令でなければならない。しか
し、トラップには、システム・パフォーマンスの低下を
防止するために、その扱いに注意が必要なものがいくつ
かある。例えば、TLB トラップは高速に実行させる必要
がある。そのような理由から、好適実施例では、予備的
ブランチの費用を払わないで、小型のトラップ・ハンド
ラを呼び出せるようにした高速トラップ・メカニズムが
組み込まれている。さらに、高速トラップ・ハンドラは
メモリにも、例えば、オン・チップROM にも独立に配置
させることができるので、ROM の位置（ロケーション）
に関連するメモリ・システム問題がなくなる。
【００９２】好適実施例では、高速トラップとなるトラ
ップは上述したVMU 例外だけである。高速トラップの番
号は他のトラップと区別され、０〜７の範囲になってい
る。しかし、優先度はMMU 例外と同じである。割込み制
御ユニット363 は、高速トラップがそのとき保留中の最
高優先度であると認めると、特殊レジスタ(FTB) から高
速トラップ・ベース・レジスタ(FTB) を選択し、トラッ
プ・オフセットと結合するためにライン416 上に送出す
る。ライン373'経由でプリフェッチ・セレクタPF PC S
el 390へ送られた結果のベクトル・アドレスは、FTB レ
ジスタからの上位22ビットを連結したもので、そのあと
に高速トラップ番号を表した３ビットが続き、そのあと
に７個のゼロ・ビットが続いている。従って、各高速ト
ラップ・アドレスは128 バイト・つまり、32ワードだけ
離れている。呼び出されると、プロセッサは開始ワード
へブランチし、ブロックまたはそこから出たブランチ内
でプログラムを実行させる。32個またはそれ以下の命令
で実現できる標準的なTLB処理ルーチンのような、小さ
なプログラムの実行は、実際の実行処理ルーチンへの予
備的ブランチが回避されるので、通常のトラップよりも
高速化される。
【００９３】好適実施例では、すべての命令は同じ４バ
イト長になっているが（つまり、４つのアドレス・ロケ
ーションを占有する）、注目すべきことは、命令が可変
長になったマイクロプロセッサでも高速トラップ・メカ
ニズムが利用できることである。この場合、高速トラッ
プ・ベクトル・アドレス間には、マイクロプロセッサで
使用できる最短長の命令を少なくとも２つ、好ましくは
32個の平均サイズ命令を受け入れるだけの十分なスペー
ス設けられることは勿論である。勿論、マイクロプロセ
ッサがトラップからのリターン命令を備えている場合に
は、ベクトル・アドレス間には、ハンドラ内の少なくと
も１つの他の命令をその命令に置けるだけの十分なスペ
ースを設けておく必要がある。
【００９４】また、トラップ・ハンドラへディスパッチ
すると、プロセッサはカーネル・モードと割込み状態に
入る。これと並行して、状態比較レジスタ(CSR) のコピ
ーが以前のキャリー状態レジスタ(PCSR)に置かれ、PSR
のコピーが以前のPSR(PPSR)にストアされる。カーネル
と割込み状態モードはプロセッサ状況レジスタ(PSR)内
のビットで表される。現PSR の割込み状態ビットがセッ
トされると、シャドウ・レジスタまたはトラップ・レジ
スタRT[24]〜RT[31]が上述および図７（ｂ）に示すよう
に、見えるようになる。割込みハンドラは新しいモード
をPSR に書き込むだけだカーネル・モードから出ること
ができるが、割込み状態から出るためには、トラップか
らのリターン(RTT) 命令を実行する方法だけが唯一の方
法である。
【００９５】IEU 104 がRTT 命令を実行すると、PCSRは
CSR レジスタに復元され、PPSRレジスタはPSR レジスタ
に復元されるので、PSR 内の割込み状態ビットは自動的
にクリアされる。PF PC SELセレクタ390 は特殊レジス
タ・セット412 のなかの特殊レジスタxPC を次にそこか
らプリフェッチするアドレスとして選択する。xPC はイ
ンクリメンタ394 とバス396 を通して、MBUF PFnPCまた
はEBUF PFnPC のどちらか該当する方に復元される。xP
C をEBUF PFnPCに復元すべきか、またはMBUF PFnPCに復
元すべきかの判断は、復元されたあとのPSR の「プロシ
ージャ進行中」ビットに従って行われる。
【００９６】注目すべきことは、プロセッサはトラップ
とプロシージャ命令の両方のリターン・アドレスをスト
アするのに同じ特殊レジスタxPC を使用しないことであ
る。トラップのリターン・アドレスは上述したように特
殊レジスタxPC にストアされるが、プロシージャ命令の
あとリターンする先のアドレスは別の特殊レジスタuPC
にストアされる。従って、割込み状態は、プロセッサが
プロシージャ命令で呼び出されたエミュレーション・ス
トリームを実行している間でも、使用可能のままになっ
ている。他方、例外処理ルーチンはエミュレーション・
ストリームが完了したあと例外ハンドラへ戻るためのア
ドレスをストアする特殊レジスタがないので、いずれの
プロシージャ命令をも含んでいてはならない。 5) ネスト：ある種のプロセッサ状況情報は、トラップ
・ハンドラ、特に、CSR 、PSR 、リタンPC、およびある
意味では"A" レジスタ・セットre[24]〜re[31]へディス
パッチするとき自動的にバックアップがとられるが、他
のコンテキスト情報は保護されていない。例えば、浮動
小数点状況レジスタ(FSR) の内容は自動的にバックアッ
プがとられない。トラップ・ハンドラがこれらのレジス
タを変更するためには、独自のバックアップを実行しな
ければならない。
【００９７】トラップ・ハンドラへディスパッチすると
き自動的に行われるバックアップが制限されているため
に、トラップのネストは自動的に行われない。トラップ
・ハンドラは必要とするレジスタのバックアップをと
り、割込み条件をクリアし、トラップ処理のために必要
な情報をジステム・レジスタから読み取り、その情報を
適当に処理する必要がある。割込みは、トラップ・ハン
ドラへディスパッチすると自動的に禁止される。処理を
終えると、ハンドラはバックアップをとったレジスタを
復元し、再び割込みを可能にし、RTT 命令を実行して割
込みから戻ることができる。
【００９８】ネストされたトラップを可能にするには、
トラップ・ハンドラを第１部分と第２部分に分割する必
要がある。第１部分では、割込みが禁止されている間
に、特殊レジスタ移動命令を使用してxPC をコピーし、
トラップ・ハンドラが維持しているスタック上にプッシ
ュしておく必要がある。次に、特殊レジスタ移動命令を
使用して、トラップ・ハンドラの第２部分の先頭のアド
レスをxPC に移し、トラップからのリターン命令(RTT)
を実行する必要がある。RTT は割込み状態を取り除き(P
RSR をPSR に復元することによって) 、制御をxPC 内の
アドレスを移す。xPC には、ハンドラの第２部分のアド
レスが入っている。第２部分はこの時点で割込みを可能
にして、割込み可能モードで例外の処理を続けることが
できる。注目すべきことは、シャドウ・レジスタRT[24]
〜RT[31]はこのハンドラの第１部分でのみ見ることがで
き、第２部分では見えないことである。従って、第２部
分では、ハンドラは、"A" レジスタ値がハンドラによっ
て変更される可能性がある場合には、その値を予約して
おく必要がある。トラップ処理ルーチンは終わったとき
は、バックアップにとったレジスタをすべて復元し、元
のxPC をトラップ・ハンドラ・スタップからポップし、
それを特殊レジスタ移動命令を使用してxPC 特殊レジス
タに戻して、別のRTT を実行する必要がある。これによ
り、制御はメインまたはエミュレーション命令ストリー
ムの中の該当命令に返される。 6)トラップ一覧表：次の表Ｉは、好適実施例で認識され
るトラップのトラップ番号、優先度および処理モードを
示すものである。
【００９９】 表Ｉ ────────────────────────────────── トラップ番号 処理モード 同期 トラップ名 ０−１２７ 通常 同期 トラップ命令 １２８ 通常 同期 ＦＰ例外 １２９ 通常 同期 整数算術演算例外 １３０ 通常 同期 ＭＭＵ（ＴＬＢ不一致または 修正を除く） １３５ 通常 同期 不整列メモリアドレス １３６ 通常 同期 違法命令 １３７ 通常 同期 特権命令 １３８ 通常 同期 デバッグ例外 １４４ 通常 非同期 性能モニタ １４５ 通常 非同期 タイマ／カウンタ １４６ 通常 非同期 メモリＩ／Ｏエラー １６０ー１９１ 通常 非同期 ハードウェア割込み １９２ー２５３ 予約 ２５４ 通常 非同期 マシン・チェック ２５５ 通常 非同期 ＮＭＩ ０ 高速トラップ 同期 高速ＭＭＵ ＴＬＢ不一致 １ 高速トラップ 同期 高速ＭＭＵ ＴＬＢ修正 ２ー３ 高速トラップ 同期 高速（予約） ４ー７ 高速トラップ 同期 高速（予約） ─────────────────────────────────── ＩＩＩ．命令実行ユニット 図５は、IEU 104 の制御経路部分とデータ経路部分を示
したものである。主要データ経路は、IFU 102 からの命
令／オペランド・データ・バスを始端としている。デー
タ・バスとして、即値オペランドはオペランド位置合わ
せユニット470へ送られ、レジスタ・ファイル(REG ARRA
Y)472に渡される。レジスタ・データはレジスタ・ファ
イル472 からバイパス・ユニット474 を通って、レジス
タ・ファイル出力バス476 を経由し、分配バス480 を経
由して機能計算エレメント(FUo-n) の並列配列へ送られ
る。機能ユニット478o-nによって生成されたデータは、
出力バス482 を経由してバイパス・ユニット474 または
レジスタ配列472 または両方へ送り返される。
【０１００】ロード／ストア・ユニット484 によってIE
U 104 のデータ経路部分が完成される。ロード／ストア
・ユニット484 はIEU 104 とCCU 106 間のデータ転送の
管理を担当する。具体的には、CCU 106 のデータ用キャ
ッシュ134 から取り出したロード・データはロード／ス
トア・ユニット484 によってロード・データ・バス486
を経由してレジスタ配列472 へ転送される。CCU 106 の
データ用キャッシュにストアされるデータは機能ユニッ
トの配分バス480 から受信される。IEU 104 の制御経路
部分はIEU データ経路を通る情報の送出、管理、および
その処理を行うことを担当する本発明の好適実施例で
は、IEU 制御経路は複数の命令の並行実行を管理する機
能を備え、IEU データ経路は、IEU 104 のほぼすべての
データ経路エレメント間の複数のデータ転送を独立して
行う機能を備えている。IEU 制御経路は命令／オペラン
ド・バス124 を経由して命令を受信すると、それを応じ
て動作する。具体的には、命令セットはＥデコード・ユ
ニット490 によって受信される。本発明の好適実施例で
は、Ｅデコード・ユニット490 はIFIFO マスタ・レジス
タ216 、224 に保持されている両方の命令セットを受信
して、デコードする。８命令すべてのデコードの結果
は、キャリー・チェッカ(CRY CHKR)ユニット492 、依存
性チェッカ(DEP CHKR)ユニット494 、レジスタ改名ユニ
ット（REG RENAME)496、命令発行(ISSUEUR) ユニット49
8 および退避制御ユニット(RETIRE CLT)500 へ送られ
る。
【０１０１】キャリー・チェッカ・ユニット492 はＥデ
コード・ユニット490 から制御ライン502 を経由して、
係続中の保留されている８命令に関するデコード化情報
を受信する。キャリー・チェッカ492 の機能は、保留さ
れている命令のうち、プロセッサ状況ワードのキャリー
・ビットに影響を与える、あるいはキャリー・ビットの
状態に左右される命令を識別することである。この制御
情報は制御ライン504を経由して命令発行ユニット498
へ送られる。
【０１０２】保留状態の８命令によって使用されている
レジスタ・ファイル472 のレジスタを示しているデコー
ド化情報は、制御ライン506 を経由して直接にレジスタ
改名ユニット496 へ送られる。この情報は、依存関係チ
ェッカ・ユニット494 へも送られる。依存関係チェッカ
・ユニット494 の機能は、保留状態の命令のどれがレジ
スタをデータの宛先として参照しているか、もしあれ
ば、どの命令がこれらの宛先レジスタのいずれかに依存
しているかを判断することである。レジスタに依存する
命令は、制御ライン508 を経由してレジスタ改名ユニッ
ト496 へ送られる制御信号によって識別される。
【０１０３】最後に、Ｅデコード・ユニット490 は保留
状態の８命令の各々の特定の内容と機能を識別した制御
情報を制御ライン510 を経由して命令発行ユニット498
へ送る。命令発行ユニット498 はデータ経路資源、特
に、保留状態の命令の実行のためにどの機能ユニットが
使用できるかを判断することを担当する。アーキテクチ
ャ100 の好適実施例によれば、命令発行ユニット498 は
データ経路資源が使用可能であること、キャリーとレジ
スタ依存関係の制約を条件として、８個の保留状態命令
のいずれかを順序外で実行できるようにする。レジスタ
改名ユニット496は、実行できるように適当に制約が解
除された命令のビット・マップを制御ライン512 を経由
して命令発行ユニット498 へ送る。すでに実行された
（完了した）命令およびレジスタまたはキャリーに依存
する命令は論理的にビット・マップから除かれる。
【０１０４】必要とする機能ユニット478o-nが使用可能
であるかどうかに応じて、命令発行ユニット498 は各シ
ステム・クロック・サイクルに複数の命令の実行を開始
することができる。機能ユニット478o-nの状況は状況バ
ス514 を経由して命令発行ユニット498 へ送られる。命
令の実行を開始し、開始後の実行管理を行うための制御
信号は命令発行ユニット498 から制御ライン516 を経由
してレジスタ改名ユニット496 へ送られ、また選択的に
機能ユニット478o-nへ送られる。制御信号を受けると、
レジスタ改名ユニット496 はレジスタ選択信号をレジス
タ・ファイル・アクセス制御バス518 上に送出する。バ
ス518 上に送出された制御信号でどのレジスタが割込み
可能にされたかは、実行中の命令を選択することによっ
て、およびレジスタ改名ユニット496 がその特定命令に
よって参照されたレジスタを判断することによって判断
される。
【０１０５】バイパス制御ユニット(BYPASS CTL) 520
は、一般的には、制御ライン524 上の制御信号を通して
バイパス・データ・ルーチング・ユニット474 の動作を
制御する。バイパス制御ユニット520 は機能ユニット47
8o-nの各々の状況をモニタし、制御ライン522 を経由し
てレジスタ改名ユニット496 から送られてきたレジスタ
参照に関連して、データをレジスタ・ファイル472 から
機能ユニット478o-nへ送るべきかどうか、あるいは機能
ユニット478o-nから出力されるデータをバイパス・ユニ
ット474 経由で機能ユニット宛先バス480 へ即時に送っ
て、命令発行ユニット498 によって選択された新発行の
命令の実行のために使用できるかどうかを判断する。ど
ちらの場合も、命令発行ユニット498 は機能ユニット47
8o-nの各々への特殊レジスタ・データを選択的に使用可
能にすることによって、宛先バス480 から機能ユニット
478o-nへデータを送ることを直接に制御する。
【０１０６】IEU 制御経路の残りのユニットには、退避
制御ユニット500 、制御フロー制御(CF CTL)ユニット52
8 、および完了制御(DONE CTL)ユニット536 がある。退
避制御ユニット500 は順序外で実行された命令の実行を
無効または確認するように動作する。ある命令が順序外
で実行されると、先行命令もすべて退避されたならば、
その命令は、確認または退避されることができる。現セ
ット中の保留状態の８命令のどれが実行されたかの識別
情報が制御ライン532 上に送出されると、その識別情報
に基づいて、退避制御ユニット500 はバス518 に接続さ
れた制御ライン534 上に制御信号を送出して、レジスタ
配列472 にストアされた結果データを順序外で実行され
た命令の先行実行の結果として実効的に確認する。
【０１０７】退避制御ユニット500 は、各命令を退避す
るとき、PCインクリメント／サイズ制御信号を制御ライ
ン344 を経由してIFU 102 へ送る。複数の命令を順序外
で実行でき、従って、同時に退避する準備状態に置くこ
とができるので、退避制御ユニット500 は同時に退避さ
れた命令数に基づいてサイズ値を判断する。最後に、IF
IFO マスタ・レジスタ224 のすべての命令が実行され、
退避された場合は、退避制御ユニット500 はIFIFO 読取
り制御信号を制御ライン342 を経由してIFU 102 へ送っ
て、IFIFO ユニット264 のシフト・オペレーションを開
始することにより、Ｅデコード・ユニット490 に追加の
４命令を実行保留命令として与える。
【０１０８】制御フロー制御ユニット528 は各条件付き
ブランチ命令の論理的ブランチ結果を検出するという、
特定化された機能を備えている。制御フロー制御ユニッ
ト528 は現在保留中の条件付きブランチ命令の８ビット
・ベクトルIDをＥデコード・ユニット490 から制御ライ
ン510 を経由して受信する。８ビット・ベクトル命令完
了制御信号は、同じように完了制御ユニット540 から制
御ライン538 を経由して受信される。この完了制御信号
によって、制御フロー制御ユニット528 は、条件付きブ
ランチ命令が、条件付き制御フロー状況を判断するのに
十分な個所まで完了すると、それを判別することができ
る。保留中の条件付きブランチ命令の制御フロー状況結
果は、その実行時に制御フロー制御ユニット528 によっ
てストアされる。条件付き制御フロー命令の結果を判断
するために必要なデータは、レジスタ配列472 内の一時
状況レジスタから制御ライン520 を経由して得られる。
各条件付き制御フロー命令が実行されると、制御フロー
制御ユニットは新しい制御フロー結果信号を制御ライン
348 を経由してIFU 102 へ送る。好適実施例では、この
制御フロー結果信号は２個の８ビット・ベクトルを含ん
でおり、このベクトルは、保留されている可能性のある
８個の制御フロー命令のそれぞれのビット位置別の状況
結果が分かっているかどうか、また、ビット位置の対応
づけによって得られる対応する状況結果状態を定義して
いる。
【０１０９】最後に、完了制御ユニット540 は機能ユニ
ット478o-nの各々のオペレーションに関する実行状況を
モニタするためのものである。機能ユニット478o-nのい
ずれかが命令実行オペレーションの完了を通知すると、
完了制御ユニット540 は対応する完了制御信号を制御ラ
イン542 上に送出して、レジスタ改名ユニット496 、命
令発行ユニット498 、退避制御ユニット500 およびバイ
パス制御ユニット520にアラート（警告）する。
【０１１０】機能ユニット478o-nを並列配列構成にする
ことにより、IEU 104 の制御の一貫性を向上している。
命令を正しく認識して、実行のためのスケジュールする
ためには、個々の機能ユニット478o-nの特性を命令発行
ユニット498 に知らせる必要がある。機能ユニット478o
-nは、必要とする機能を実行するために必要な特定制御
フロー・オペレーションを判別し、実行することを担当
する。従って、命令発行ユニット498 以外は、IEU 制御
ユニットには、命令の制御フロー処理を独立して知らせ
る必要はない。命令発行ユニット498 と機能ユニット47
8o-nは共同して、残りの制御フロー管理ユニット496 、
500 、520 、528 、540 に実行させる機能を必要な制御
信号のプロンプトで知らせる。従って、機能ユニット47
8o-nの特定の制御フロー・オペレーションの変更は、IE
U 104 の制御オペレーションに影響しない。さらに、既
存の機能ユニット478o-nの機能を強化する場合や、拡張
精度浮動小数点乗算ユニットや拡張精度浮動小数点ALU
、高速フーリエ計算機能ユニット、三角関数計算ユニ
ットなどの、別の機能ユニット478o-nを１つまたは２つ
以上を追加する場合でも、命令発行ユニット498 を若干
変更するだけですむ。必要なる変更を行うには、Ｅデコ
ード・ユニット490 によって隔離された対応する命令フ
ィールドに基づいて、特定の命令を認識し、その命令と
必要とする機能ユニット478o-nとを関係づける必要があ
る。レジスタ・データの選択の制御、データのルーチン
グ、命令完了と退避は、機能ユニット478o-nの他の機能
ユニットすべてに対して実行される他のすべての命令の
処理と矛盾がないようになっている。 A)IEU データ経路の詳細 IEU データ経路の中心となるエレメントはレジスタ・フ
ァイル472 である。しかし、本発明によれば、IEU デー
タ経路内には、個々の機能用に最適化された並列データ
経路がいくつか用意されている。主要データ経路は整数
と浮動小数点の２つである。各並列データ経路内では、
レジスタ・ファイル472 の一部そのデータ経路内で行わ
れるデータ操作をサポートするようになっている。 1)レジスタ・ファイルの詳細 図６（ａ）は、データ経路レジスタ・ファイル550 の好
適アーキテクチャの概要図である。データ経路レジスタ
・ファイル550 は一時バッファ552 、レジスタ・ファイ
ル配列564 、入力セレクタ559 、および出力セレクタ55
6 を含んでいる。最終的にレジスタ配列564 へ送られる
データは、統合データ入力バス558'を経由して一時バッ
ファ552 によって最初に受信されるのが代表例である。
つまり、データ経路レジスタ・ファイル550 へ送られる
データはすべて入力セレクタ559によって多重化され
て、複数の入力バス55（好ましくは２つの）から入力バ
ス558'上に送出される。制御バス518 上に送出されたレ
ジスタ選択およびイネーブル制御信号は一時バッファ55
2 内の受信データのレジスタ・ロケーションを選択す
る。一時バッファにストアされるデータを生成した命令
が退避されると、再び制御バス518 上に送出された制御
信号は一時バッファ552 からレジスタ・ファイル配列56
4 内の論理的に対応づけられたレジスタへデータ・バス
560 を経由してデータを転送することを許可する。しか
し、命令が退避される前は、一時バッファ552 にストア
されたデータは一時バッファにストアされたデータをデ
ータ・バス560 のバイパス部分を経由して出力データ・
セレクタ556 へ送ることにより、後続の命令の実行時に
使用することが可能である。制御バス518 経由で送られ
る制御信号によって制御されるセレクタ556 は、一時バ
ッファ552 のレジスタからのデータとレジスタ・ファイ
ル配列564 のレジスタからのデータのどちらかを選択す
る。結果のデータはレジスタ・ファイル出力バス564 上
に送出される。また、実行中の命令が完了と同時に退避
される場合は、つまり、その命令が順序内で実行された
場合は、結果データをバイパス延長部分558"を経由して
直接にレジスタ配列554 へ送るように指示することがで
きる。
【０１１１】本発明の好適実施例によれば、各データ経
路レジスタ・ファイル550 は２つのレジスタ操作を同時
に行えるようになっている。従って、入力バス558 を通
して２つの全レジスタ幅データ値を一時バッファ552 に
書き込むことができる。内部的には、一時バッファ552
はマルチプレクサ配列になっているので、入力データを
一時バッファ552 内の任意の２レジスタへ同時に送るこ
とができる。同様に、内部マルチプレクサにより一時バ
ッファ552 の任意の５レジスタを選択して、データをバ
ス560 上に出力することができる。レジスタ・ファイル
配列564 は同じように入出力マルチプレクサを備えてい
るので、２つのレジスタを選択して、それぞれのデータ
を同時にバス560 から受信することも、５つのレジスタ
を選択してバス562 経由で送ることもできる。最後に、
レジスタ・ファイル出力セレクタ556 は、バス560 、56
2 から受信した10レジスタ・データ値のうち任意の５つ
がレジスタ・ファイル出力バス564 上に同時に出力され
るように実現するのが好ましい。
【０１１２】一時バッファ内のレジスタ・セットは図６
（ｂ）にその概要が示されている。レジスタ・セット55
2'は８このシングル・ワード（32ビット) レジスタI0R
D、I1RD...I7RD から構成されている。レジスタ・セッ
ト552'は４個のダブル・ワード・レジスタI0RD、I0RD+1
(I0RD4) 、I1RD、I1RD+1(ISRD)...I3RD 、I3RD+1(I7RD)
のセットとして使用することも可能である。
【０１１３】本発明の好適実施例によれば、レジスタ・
ファイル配列564 内の各レジスタを重複して設ける代わ
りに、一時バッファ・レジスタ・セット552 内のレジス
タは２個のIFIFO マスタ・レジスタ216 、224 内のそれ
ぞれの命令の相対ロケーションに基づいて、レジスタ改
名ユニット496 によって参照される。本アーキテクチャ
100 で実現される各命令は、最高２つまでのレジスタま
たは１つのダブル・ワード・レジスタを出力として参照
して、命令の実行によって生成されたデータの宛先とす
ることができる。代表例として、命令は１つの出力レジ
スタだけを参照する。従って、その位置を図６（ｃ）に
示しているように、８個の保留中命令のうち１つの出力
レジスタを参照する命令２（I2) の場合は、データ宛先
レジスタI2RDが選択されて、命令の実行によって生成さ
れたデータを受け入れる。命令I2によって生成されたデ
ータが後続の命令、例えば、I5によって使用される場合
は、I2RDレジスタにストアされたデータはバス560 を経
由して転送され、結果のデータは一時バッファ552 に送
り返されて、I5RDで示したレジスタにストアされる。特
に、命令I5は命令I2によって決まるので、命令I5は、I2
からの結果データが得られるまでは実行することができ
ない。しかし、理解されるように、命令I5は、必要とす
る入力データを一時バッファ552'の命令I2のデータ・ロ
ケーションから得れば、命令I2の退避前に実行すること
が可能である。
【０１１４】最後に、命令I2が退避されると、レジスタ
I2RDからのデータは、退避個所の命令の論理位置から判
断されて、レジスタ・ファイル配列564 ないのレジスタ
・ロケーションに書かれる。すなわち、退避制御ユニッ
ト560 は、制御ライン510 経由でＥデコード・ユニット
490 から与えれたレジスタ参照フィールド・データから
レジスタ・ファイル配列内の宛先レジスタのアドレスを
判断する。命令I0-3が退避されると、I4RD-I7RD に入っ
ている値は、IFIFO ユニット264 のシフトと同時にシフ
トされて、I0RD-I3RD に移される。
【０１１５】命令I2からダブル・ワード結果値が得られ
る場合は、さらに複雑になる。本発明の好適実施例によ
れば、ロケーションI2RDとI6RDの組合せが、命令I2が退
避されるか、さもなければキャンセルまで、その命令か
ら得た結果データをストアしておくために使用される。
好適実施例では、命令Ｉ4+7 の実行は、命令I0-3のいず
れかによるダブル・ワード出力の参照がレジスタ改名ユ
ニット496 によって検出された場合には、保留される。
これにより、一時バッファ552'全体をダブル・ワード・
レジスタのシングル・ランクとして使用することが可能
になる。命令I0 -3が退避されると、一時バッファ552'は
シングル・ワード・レジスタの２ランクとして再び使用
することができる。さらに、いずれかの命令Ｉ4+7 の実
行は、ダブル・ワード出力レジスタが必要な場合には、
命令が対応するI0-3にシフトされるまで保留される。
【０１１６】レジスタ・ファイル配列564 の論理的編成
は図７（ａ）〜図７（ｂ）に示されている。本発明の好
適実施例によれば、整数データ経路用のレジスタ・ファ
イル配列564 は40個の32ビット幅レジスタから構成され
ている。このレジスタ・セットはレジスタ・セット"A"
を構成し、ベース・レジスタ・セットre[0..23]565、汎
用レジスタre[24..31]566 からなるトップ・セット、お
よび８個の汎用トラップ・レジスタre[24..31]からなる
シャドウ・レジスタ・セットとして編成されている。通
常のオペレーションでは、汎用レジスタre[0..31]565、
566 は整数データ経路用のレジスタ・ファイル配列のア
クティブ"A" レジスタ・セットを構成している。
【０１１７】図７（ｂ）に示すように、トラップ・レジ
スタ re[24..31]567をスワップしたアクティブ・レジス
タ・セット"A" に移しておけば、レジスタre[0..23] 56
5 のアクティブ・ベース・セットを一緒にアクセスする
ことが可能である。"A" レジスタ・セットのこの構成
は、割込みの受信が確認されるか、例外トラップ処理ル
ーチンが実行されると、選択される。レジスタ・セッ
ト"A" のこの状態は、割込み許可命令の実行またはトラ
ップからのリターン命令に実行によって図７（ａ）に示
す状態に明示によって戻るまで維持される。
【０１１８】アーキテクチャ100 によって実現された本
発明の好適実施例では、浮動小数点データ経路は図８に
その概要を示すように拡張精度レジスタ・ファイル配列
572を使用する。レジスタ・ファイル配列572 は、各々
が64ビット幅の32個のレジスタrf[0..31]5から構成され
ている。浮動小数点レジスタ・ファイル572 は整数レジ
スタrb[0..31]5の"B" セットとして論理的に参照するこ
との可能である。アーキテクチャ100 では、この"B" セ
ットのレジスタは浮動小数点レジスタrf[0..31] の各々
の下位32ビットに相当している。
【０１１９】第３のデータ経路を表すものとして、ブー
ル演算子レジスタ・セット574 が図９に示すように設け
られている。これは、ブール演算の論理結果をストアす
る。この"C" レジスタ・セット574 は32個の１ビット・
レジスタrc[0..31] から構成されている。ブール・レジ
スタ・セット574 のオペレーションは、ブール演算の結
果をブール・レジスタ・セット574 の任意の命令選択レ
ジスタへ送ることができる点でユニークである。これ
は、等しい、等しくない、より大、その他単純なブール
状況値などの条件を表す１ビット・フラグをストアする
シングル・プロセッサ状況ワード・レジスタを使用する
のと対照的である。
【０１２０】浮動小数点レジスタ・セット572 とブール
・レジスタ・セット574 は、双方共、図６（ｂ）に示す
整数一時バッファ552 と同じアーキテクチャの一時バッ
ファによって補数がとられる。基本的違いは、一時バッ
ファ・レジスタの幅が補数をとるレジスタ・ファイル配
列572 、574 の幅と同じなるように定義されていること
である。好適実施例では、幅はそれぞれ64ビットと１ビ
ットになっている。
【０１２１】多数の追加の特殊レジスタが、レジスタ配
列472 に少なくとも論理的に存在している。図７（ｃ）
に示すように、レジスタ配列472 に物理的に存在するレ
ジスタはカーネル・スタック・ポインタ(Kernel stack
pointer)568 、プロセッサ状態レジスタ(PSR)569、旧プ
ロセッサ状態レジスタ（PPSR)570および８個の一時プロ
セッサ状態レジスタの配列(tPSR[0..7])571 からなって
いる。残りの特殊レジスタはアーキテクチャ100 の各所
に分散している。特殊アドレスおよびデータ・バス354
はデータを選択して、特殊レジスタおよび"A" と"B" レ
ジスタ・セット間で転送するためのものである。特殊レ
ジスタ移動命令は"A" または"B" レジスタ・セットから
レジスタを選択し、転送の方向を選択し、特殊レジスタ
のアドレスIDを指定するためのものである。
【０１２２】カーネル・スタック・ポインタ・レジスタ
とプロセッサ状態レジスタは、他の特殊レジスタとは異
なっている。カーネル・スタック・ポインタは、カーネ
ル状態にあるとき、標準のレジスタ間移動命令を実行す
ることによってアクセス可能である。一時プロセッサ状
態レジスタは直接にアクセスすることはできない。その
代わりに、そのレジスタ配列はプロセッサ状態レジスタ
の値を伝播して、順序外で実行される命令で使用できる
ようにする継承メカニズム(inheritance mechanism)を
現実するために使用される。初期伝播値はプロセッサ状
態レジスタの値である。つまり、最後に退避された命令
から得た値である。この初期値は一時プロセッサ状態レ
ジスタから全方向に伝播され、順序外で実行される命令
が対応する位置にある一時プロセッサ状態レジスタ内の
値をアクセスできるようにする。命令が依存し、変更で
きる条件コード・ビットは、その命令がもつ特性によっ
て定義される。命令が依存関係、レジスタはたは条件コ
ードによって制約されないことが、レジスタ依存関係チ
ェッカ・ユニット494 とキャリー依存関係チェッカ492
によって判断された場合は、命令は順序外で実行するこ
とができる。プロセッサ状態レジスタの条件コード・ビ
ットの変更は論理的に対応する一時プロセッサ状態レジ
スタに指示される。具体的には、変更の可能性があるビ
ットだけが一時プロセッサ状態レジスタに入っている値
に適用され、上位のすべての一時プロセッサ状態レジス
タに伝播される。その結果、順序外で実行されるすべて
の命令は介在するPSR 変更命令によって適切に変更され
たプロセッサ状態レジスタ値から実行される。命令が退
避されたときは、対応する一時プロセッサ状態レジスタ
値だけがPSR レジスタ569 に転送される。その他の特殊
レジスタは表ＩＩに説明されている。
【０１２３】 表ＩＩ ──────────────────────────────────── 特殊レジスタ 特殊移動レジスタ Ｒ／Ｗ 説明 ＰＣ Ｒ プログラム・カウンタ：一般的にはＰＣは現在実 行中のプログラム命令ストリームの次のアドレス を格納している。 ＩＦ ＰＣ Ｒ／Ｗ ＩＦＵプログラム・カウンタ： ＩＦ ＰＣは正確な次の実行アドレスを格納して いる。 ＰＦｎＰＣ Ｒ プリフェッチ・プログラム・カウンタ：ＭＢＵＦ 、ＴＢＵＦおよびＥＢＵＦ ＰＦｎＰＣはそれぞ れのプリフェッチ命令ストリームの次のプリフェ ッチ命令アドレスを格納している。 ｕＰＣ Ｒ／Ｗ マイクロ・プログラム・カウンタ：プロシージャ 命令のあとに続く命令のアドレスを格納している 。これはプロシージャ命令がリターンしたとき最 初に実行される命令のアドレスである。 ｘＰＣ Ｒ／Ｗ 割り込み／例外プログラム・カウンタ：割り込み または例外（または両方）のリターン・アドレス を格納している。リターン・アドレスはトラップ 発生時のＩＦ ＰＣアドレスである。 ＴＢＲ Ｗ トラップ・ベース・アドレス：トラップ処理ルー チンへディスパッチするとき使用されるベクトル ・テーブルのベース・アドレス。各エントリは１ ワード長である。割り込みロジック・ユニット３ ６３から与えられるトラップ番号は、このアドレ スが指しているテーブルまでのインデックスとし て使用される。 ＦＴＢ Ｗ 高速トラップ・ベース・レジスタ：即時トラップ 処理ルーチン・テーブルのベース・レジスタ。各 テーブル・エントリは３２ワードであり、トラッ プ処理ルーチンを直接に実行するために使用され る。割り込みロジック・ユニット３６３から与え られるトラップ番号を３２倍したものは、このア ドレスが指しているテーブルまでのオフセットと して使用される。 ＰＢＲ Ｗ プロシージャ・ベース・レジスタ：プロシージャ ・ルーチンへディスパッチするとき使用されるベ クトル・テーブルのベース・アドレス。各エント リは１ワード長であり、４ワード境界に位置合わ せされている。プロシージャ命令フィールドとし て与えられるプロシージャ番号はこのアドレスが 指しているテーブルまでのインデックスとして使 用される。 ＰＳＲ Ｒ／Ｗ プロセッサ状態レジスタ：プロセッサ状況ワード を格納している。状況データ・ビットは、キャリ ー、オーバーフロー、ゼロ、負、プロセッサ・モ ード、現割り込みレベル、実行中のプロシージャ ・ルーチン、０による除算、オーバフロー例外、 ハードウェア機能割り込み可能、プロシージャ割 り込み可能、割り込み可能などのビットがある。 ＰＰＳＲ Ｒ／Ｗ 旧プロセッサ状態レジスタ：命令が正しく完了す るか、割り込みまたはトラップが引き起こされる と、ＰＳＲからロードされる。 ＣＳＲ Ｒ／Ｗ 状態比較（ブール）レジスタ：シングル・ワード としてアクセス可能なブール・レジスタ・セット 。 ＰＣＳＲ Ｒ／Ｗ 旧状態比較レジスタ：命令が正しく完了するか、 割り込みまたはトラップが引き起こされると、Ｃ ＳＲからロードされる。 2)整数データ経路の詳細 本発明の好適実施例にしたがって構成されるIEU 104 の
整数データ経路は図１０に示されている。説明の便宣
上、整数データ経路580 と結ばれる多数の制御経路は図
には示していない。これらの接続関係は図５を参照して
説明したとおりである。
【０１２４】データ経路580 の入力データは位置合わせ
ユニット582 、584 および整数ロード／ストア・ユニッ
ト586 から得られる。整数即値(inteer immediate)デー
タ値は、最初は命令埋込み(embedded)データ・フィール
ドとして与えられ、バス588経由でオペランド・ユニッ
ト470 から得られる。位置合わせユニット582 は整数デ
ータ値を隔離し、その結果値を出力バス590 を経由して
マルチプレクサ592 へ送られる。マルチプレクサ592 へ
の別の入力は特殊レジスタ・アドレスとデータ・バス35
4 である。
【０１２５】命令ストリームから得られる即値(immedia
te) オペランドも、データ・バス594 経由でオペランド
・ユニット570 から得られる。これらの値は、出力バス
596上に送出される前に、位置合わせユニット584 によ
って再度右寄せされる。
【０１２６】整数ロード／ストア・ユニット586 は外部
データ・バス598 を通してCCU 106と双方向でやりとり
する。IEU 104 へのインバウンド・データは整数ロード
／ストア・ユニット586 から入力データ・バス600 を経
由して入力ラッチ602 へ転送される。マルチプレクサ59
2 とラッチ602 からの出力データは、マルチプレクサ60
8 のマルチプレクサ入力バス604 、606 上に送出され
る。機能ユニット出力バス482'からのデータもマルチプ
レクサ608 に送られる。このマルチプレクサ608はアー
キテクチャ100 の好適実施例では、データを同時に出力
マルチプレクサ・バス610 へ送る２つの経路を備えてい
る。されに、マルチプレクサ608 を通るデータ転送は、
システム・クロックの各半サイクル以内に完了すること
ができる。本アーキテクチャ100 で実現される大部分の
命令は、１つの宛先レジスタを利用するので、最大４つ
までの命令によって各システム・クロック・サイクルの
間データを一時バッファ612 へ送ることができる。
【０１２７】一時バッファ612 からのデータは一時レジ
スタ出力バス616 を経由して整数レジスタ・ファイル配
列614 へ、あるいは代替一時バッファ・レジスタ・バス
618を経由して出力マルチプレクサ620 ヘ転送すること
ができる。整数レジスタ配列出力バス622 は整数レジス
タ・データをマルチプレクサ620 へ転送することができ
る。一時バッファ612 と整数レジスタ・ファイル配列61
4 に接続された出力バスは、それぞれ５個のレジスタ値
を同時に出力することを可能にする。つまり、合計５個
までのソース・レジスタを参照する２つの命令を同時に
出すことができる。一時バッファ612 、レジスタ・ファ
イル配列614 およびマルチプレクサ620は、アウトバウ
ンド・レジスタ・データの転送を半システム・クロック
・サイクルごとに行うことを可能にする。従って、最高
４個までの整数および浮動少数点命令を各クロック・サ
イクルの間に出すことができる。
【０１２８】マルチプレクサ620 はアウトバウンド・レ
ジスタ・データ値をレジスタ・ファイル配列614 から、
あるいは一時バッファ612 から直接に選択する働きをす
る。これにより、以前に順序外で実行された命令に依存
する順序外実行命令をIEU 104 によって実行させること
ができる。これにより、保留状態の命令を順序外で実行
することによってIEU 整数データ経路の実行スループッ
ト能力を最大化すると共に、順序外のデータ結果を、実
行され退避された命令から得たデータ結果から正確に分
離するという２目標を容易に達成することができる。マ
シンの正確な状態を復元する必要のあるような割込みや
他の例外条件が起こると、本発明によれば、一時バッフ
ァ612 に存在するデータ値を簡単にクリアすることがで
きる。従って、レジスタ・ファイル配列614 は、割込み
または他の例外条件が発生する以前に完了し、退避され
た命令の実行によってのみ得られたデータ値を正確に収
めたままになっている。
【０１２９】マルチプレクサ620 の各半システム・サイ
クル・オペレーション時に選択されたレジスタ・データ
値は最高５つまでがマルチプレクサ出力バス624 を経由
して整数バイパス・ユニット626 へ送られる。このバイ
パス・ユニット626 は、基本的に、マルチプレクサが並
列の配列からなり、その入力いずれかに現れたデータを
その出力のいずれかへ送ることができる。バイパス・ユ
ニット626 の入力は、マルチプレクサ592 から出力バス
604 を経由する特殊レジスタ・アドレス指定データ値ま
たは即値の整数値、バス624 上に送出される最高５つま
でのレジスタ・データ値、整数ロード／ストア・ユニッ
ト586 からダブル整数バス600 を経由するロード・オペ
ランド・データ、その出力バス596 を経由して位置合わ
せユニット584 から得た即値オベランド値、最後に、機
能ユニット出力バス482 からのバイパス・データ経路か
らなっている。このバイパス経路とデータ・バス482 は
システム・クロック・サイクルごとに４個のレジスタ値
を同時に転送することができる。
【０１３０】データはバイパス・ユニット626 から浮動
小数点データ・バスに接続された整数バイパス・バス62
8 上に出力されて、最高５つまでのレジスタ・データ値
を同時に転送する機能をもつ２つのオペランド・データ
・バスと、整数ロード／ストア・ユニット586 へデータ
を送るために使用されるストア・データ・バス632 へ送
られる。
【０１３１】機能ユニット分配バス480 はルータ・ユニ
ット634 のオペレーションを通して実現されている。ま
た、ルータ・ユニット634 はその入力から受信された５
個のレジスタ値を整数データ経路に設けられた機能ユニ
ットへ送ることを可能にする並列のマルチプレクサ配列
によって実現される。具体的には、ルータ・ユニット63
4 はバイパス・ユニット626 からバス630 を経由して送
られてきた５個のレジスタ・データ値、アドレス・バス
352 を経由して送られてきた現IF PCアドレス値、PC制
御ユニット362 によって判断され、ライン378'上に送出
された制御フロー・オフセット値を受信する。ルータ・
ユニット634 は、浮動小数点データ経路内に設けられた
バイパス・ユニットからとり出されたオペランド・デー
タ値をデータ・バス636 を経由して受信することもでき
る（オプション）。
【０１３２】ルータ・ユニット634 によって受信された
レジスタ・データ値は、特殊レジスタ・アドレスおよび
データ・バス354 上を転送されて、機能ユニット640 、
642、644 へ送られる。具体的には、ルータ・ユニット6
34 は最高３つまでのレジスタ・オペランド値をルータ
出力バス646 、648 、640 を経由して機能ユニット640
、642 、644 の各々へ送る機能を備えている。本アー
キテクチャ100 の一般的アーキテクチャによれは、最高
２つまでの命令を同時に機能ユニット640 、642、644
に対して出すことが可能である。本発明の好適実施例に
よれば、３つの専用整数機能ユニットに、それぞれプロ
グラマブル・シフト機能と２つの算術演算ロジック・ユ
ニット機能をもたせることができる。
【０１３３】ALU0機能ユニット644 、ALU1機能ユニット
642 およびシフタ機能ユニット640はそれぞれの出力レ
ジスタ・出力を機能ユニット・バス482'上に送出する。
ALU0とシフタ機能ユニット644 、640 から得た出力デー
タも浮動小数点データ経路に接続された共用整数機能ユ
ニット・バス650 上に送出される。類似の浮動小数点機
能ユニット出力値データ・バス652 が浮動小数点データ
経路から機能ユニット出力バス482'へ設けられている。
【０１３４】ALU0機能ユニット644 はIFU 102 のプリフ
ェッチ操作と整数ロード／ストア・ユニット586 のデー
タ操作の両方をサポートするために仮想アドレス値を生
成する場合にも使用される。ALU0機能ユニット644 によ
って計算された仮想アドレス値はIFU 102 のターゲット
・アドレス・バス346 とCCU 106 の両方に接続された出
力バス654 上に送出され、実行ユニットの物理アドレス
(EX PADDR)が得られる。ラッチ646 は、ALU0機能ユニッ
ト644 によって生成されたアドレスの仮想化部分をスト
アするためのものである。アドレスのこの仮想化部分は
出力バス658 上に送出されて、VMU 108 へ送られる。 3)浮動小数点データ経路の詳細 次に、図１１は浮動小数点データ経路を示したものであ
る。初期データは、この場合も、即値整数オペランド・
バス588 、即値オペランド・バス594 および特殊レジス
タ・アドレス・データ・バス354 を含む、複数のソース
から受信される。外部データの最終的ソースは外部デー
タ・バス598 を通してCCU 106 に接続された浮動小数点
ロード／ストア・ユニット622 である。
【０１３５】即値整数オペランドは、位置合わせ出力デ
ータ・バス668 を経由してマルチプレクサ666 に渡す前
に整数データ・フィールドを右寄せする働きをする位置
合わせユニット664 によって受信される。マルチプレク
サ666 は特殊レジスタ・アドレス・データ・バス354 も
受信する。即値オペランドは第２の位置合わせユニット
670 へ送られ、右寄せされてから出力バス672 上に送出
される。浮動小数点ロード／ストア・ユニット662 から
のインバウンド・データ(inbound data)は、ロード・デ
ータ・バス676 からラッチ674 によって受信される。マ
ルチプレクサ666 、ラッチ674 および機能ユニット・デ
ータ・リターン・バス482"からのデータはマルチプレク
サ678 の入力から受信される。マルチプレクサ678 は選
択可能なデータ経路を備え、２つのレジスタ・データ値
がシステム・クロックの半サイクルごとに、マルチプレ
クサ出力バス682 を経由して一時バッファ680 に書き込
まれることを可能にする。一時バッファ680 は図６
（ｂ）に示す一時バッファ552'と論理的に同じレジスタ
・セットを備えている。一時バッファ680 はさらに、最
高５個までのレジスタ・データ値を一時バッファ680 か
ら読み取って、データ・バス686 を経由して浮動小数点
レジスタ・ファイル配列684 と、出力データ・バス690
を経由して出力マルチプレクサ688 へ送ることができ
る。マルチプレクサ688 は、データ・バス692 を経由し
て、浮動小数点ファイル配列684 から最高５個までのレ
ジスタ・データ値も同時に受信する。マルチプレクサ68
8 は最高５個までのレジスタ・データ値を選択して、デ
ータ・バス696 を経由してバイパス・ユニット694 へ同
時に転送する働きをする。バイパス・ユニット694 は、
データ・バス672 、マルチプレクサ666 からの出力デー
タ・バス698 、ロード・データ・バス676 および機能ユ
ニット・データ・リターン・バス482"のバイパス延長部
分を経由して、位置合わせユニット670 から与えられた
即値オペランド値も受信する。バイパス・ユニット694
は最高５個までのレジスタ・オペランド・データ値を同
時に選択して、バイパス・ユニット出力バス700 、浮動
小数点ロード／ストア・ユニット662 に接続されたスト
ア・データ・バス702 、および整数データ経路580 のル
ータ・ユニット634 に接続された浮動小数点バイパス・
バス636 に出力するように動く。
【０１３６】浮動小数点ルータ・ユニット704 は、バイ
パス・ユニット出力バス700 と整数データ経路バイパス
・バス628 とそれぞれの機能ユニット712 、714 、716
に接続された機能ユニット入力バス706 、708 、710 と
の間で同時にデータ経路を選択できる機能を備えてい
る。アーキテクチャ100 の好適実施例による入力バス70
6 、708 、710 の各々は、最高３個までのレジスタ・オ
ペランド・データ値を機能ユニット712 、714 、716 の
各々へ同時に転送することが可能である。これらの機能
ユニット712 、714 、716 の出力バスは機能ユニット・
データ・リターン・バス482"に結合され、データをレジ
スタ・ファイル入力マルチプレクサ678 へ戻すようにな
っている。整数データ経路機能ユニット出力バス650
を、機能ユニット・データ・リターン・バス482"に接続
するために設けることも可能である。本発明のアーキテ
クチャ100 によれば、マルチプレクサ機能ユニット712
とファイルALU 714 の機能ユニット出力バスを浮動小数
点データ経路機能ユニット・バス652 を経由して整数デ
ータ経路500 の機能ユニット・データ・リターン・バス
482'に接続することが可能である。 4)ブール・レジスタ・データ経路の詳細 ブール演算データ経路720 は図１２に示されている。こ
のデータ経路720 は基本的に２種類の命令の実行をサポ
ートするために利用される。最初のタイプは、オペラン
ド比較命令であり、この命令では、整数レジスタ・セッ
トと浮動小数点レジスタ・セットから選択された、ある
いは即値オペランドとして与えられた２つのオペランド
が、ALU 機能ユニットの１つで整数と浮動小数点データ
経路を減算することによって比較される。この比較は、
ALU 機能ユニット642 、644 、714 、716 のいずかによ
る減算によって行われ、その結果の符号とゼロ状況ビッ
トは入力セレクタと比較演算子結合ユニット722 へ送ら
れる。このユニット722 は、制御信号を指定した命令を
Ｅデコード・ユニット490 から受け取ると、ALU 機能ユ
ニット642 、644 、714 、716 の出力を選択し、符号お
よびゼロ・ビットを結合し、ブール比較結果値を抽出す
る。出力バス723 を通して比較演算の結果を入力マルチ
プレクサ726 とバイパス・ユニット742 へ同時に転送す
ることができる。整数および浮動小数点データ経路と同
じように、バイパス・ユニット742 は並列のマルチプレ
クサ配列として実現され、バイパス・ユニット742 の入
力間で複数のデータ経路を選択して、複数の出力と結ぶ
ことができる。バイパス・ユニット742 の他の入力はブ
ール演算結果リターン・データ・バス724 とデータ・バ
ス744 上の２つのブール・オペランドからなっている。
バイパス・ユニット742は、最高２つまでの同時に実行
中のブール命令を表したブール・オペランドを、オペラ
ンド・バス748 を経由してブール演算機能ユニット746
へ転送することができる。また、バイパス・ユニット74
6 は最高２個までのシングル・ビット・ブール・オペラ
ンド・ビット(CF0、CF1)を制御フロー結果制御ライン75
0 、752 を経由して同時に転送することができる。
【０１３７】ブール演算データ経路の残り部分は、比較
結果バス723 とブール結果バス724上に送出された比較
およびブール演算結果値を、その入力として受信する入
力マルチプレクサ726 を含んでいる。このバス724 は最
高２個までのブール結果ビットを同時にマルチプレクサ
726 へ転送することができる。さらに、最高２個までの
比較結果ビットをバス724 を経由してマルチプレクサ72
6 へ転送することができる。マルチプレクサ726 はマル
チプレクサの入力端に現れた任意の２個の信号ビットを
マルチプレクサの出力端を経由して、システム・クロッ
クの各半サイクル時にブール演算一時バッファ728 へ転
送することができる。一時バッファ728は、２つの重要
な点が異なることを除けば、図６（ｂ）に示した一時バ
ッファ752'と論理的に同じである。第１の相違点は、一
時バッファ728 内の各レジスタ・エントリがシングル・
ビットからなることである。第２の相違点は、８個の保
留中命令スロットの各々に１つのレジスタだけが設けら
れていることである。これは、ブール演算の結果全部が
定義によって１つの結果ビットによって定義されるため
である。
【０１３８】一時バッファ728 は最高４個までの出力オ
ペランド値を同時に出力する。これにより、各々２つの
ソース・レジスタへのアクセスを必要とする２個のブー
ル命令を同時に実行させることができる。４個のブール
・レジスタ値はシステム・クロックの各半サイクルこと
にオペランド・バス736 上に送出し、マルチプレクサ73
8 へあるいはブール・オペランド・データ・バス734 を
経由してブール・レジスタ・ファイル配列732 へ転送す
ることができる。ブール・レジスタ・ファイル配列732
は、図９に論理的に示すように、１個の32ビット幅デー
タ・レジスタであり、任意に組み合わせた最高４個まで
のシングル・ビット・ロケーションを、一時バッファ72
8 からのデータで修正し、システム・クロックの各半サ
イクルごとにブール・レジスタ・ファイル配列732 から
読み取って出力バス740 上に送出することができる。マ
ルチプレクサ738 はバス736 、740 経由でその出力端か
ら受信したブール・オペランドの任意のペアを、オペラ
ンド出力バス744 上に送出してバイパス・ユニット742
へ転送する。
【０１３９】ブール演算機能ユニット746 は２個のソー
ス値についてブール演算を幅広く実行する機能を備えて
いる。比較命令の場合には、ソース値は整数および浮動
小数点レジスタ・セットのいずれかから得たペアのオペ
ランドとIEU 104 へ送られる任意の即値オペランドであ
り、ブール命令の場合は、ブール・レジスタ・オペラン
ドの任意の２つである。表III と表IVは、本発明のアー
キテクチャ100 の好適実施例における論理比較演算を示
すものである。表Ｖは本発明のアーキテクチャ100 の好
適実施例における直接ブール演算を示すものである。表
III-Ｖに示されている命令条件コードと機能コードは対
応する命令のセグメントを表している。また、命令はペ
アのソース・オペランド・レジスタと、対応するブール
演算結果をストアするための宛先ブール・レジスタを指
定する。
【０１４０】 表ＩＩＩ ───────────────────────────── 整数の比較 命令 条件 * 記号 条件コード ｒｓ１はｒｓ２より大 ＞ ００００ ｒｓ１はｒｓ２より大か等しい ＞＝ ０００１ ｒｓ１はｒｓ２より小 ＜ ００１０ ｒｓ１はｒｓ２より小か等しい ＜＝ ００１１ ｒｓ１はｒｓ２と等しくない ≠ ０１００ ｒｓ１はｒｓ２と等しい ＝＝ ０１０１ 予備 ０１１０ 無条件 １１１１ ───────────────────────────── *ｒｓ＝レジスタ・ソース 表ＩＶ ───────────────────────────── 浮動小数点の比較 命令 条件 記号 条件コード ｒｓ１はｒｓ２より大 ＞ ００００ ｒｓ１はｒｓ２より大か等しい ＞＝ ０００１ ｒｓ１はｒｓ２より小 ＜ ００１０ ｒｓ１はｒｓ２より小か等しい ＜＝ ００１１ ｒｓ１はｒｓ２と等しくない ≠ ０１００ ｒｓ１はｒｓ２と等しい ＝＝ ０１０１ 無順序 ？ １０００ 無順序またはｒｓ１はｒｓ２より大 ？＞ １００１ 無順序、ｒｓ１はｒｓ２より大か等しい ？＞＝ １０１０ 無順序またはｒｓ１はｒｓ２より小 ？＜ １０１１ 無順序、ｒｓ１はｒｓ２より小か等しい ？＜＝ １１００ 無順序またはｒｓ１はｒｓ２と等しい ？＝ １１０１ 予備 １１１０−１１１１ ─────────────────────────────── 表Ｖ ──────────────────────────── ブール演算 命令 演算＊ 記号 機能コード ０ Ｚｅｒｏ ００００ ｂｓ１＆ｂｓ２ ＡＮＤ ０００１ ｂｓ１＆−ｂｓ２ ＡＮＮ２ ００１０ ｂｓ１ ｂｓ１ ００１１ −ｂｓ１＆ｂｓ２ ＡＮＮ１ ０１００ ｂｓ２ ｂｓ２ ０１０１ ｂｓ１- ｂｓ２ ＸＯＲ ０１１０ ｂｓ１ ｂｓ２ ＯＲ ０１１１ −ｂｓ１＆−ｂｓ２ ＮＯＲ １０００ −ｂｓ１- ｂｓ２ ＸＮＯＲ １００１ −ｂｓ２ ＮＯＴ２ １０１０ ｂｓ１ −ｂｓ２ ＯＲＮ２ １０１１ −ｂｓ１ ＮＯＴ１ １１００ −ｂｓ１ ｂｓ２ ＯＲＮ１ １１０１ −ｂｓ１ −ｂｓ２ ＮＡＮＤ １１１０ １ ＯＮＥ １１１１ ──────────────────────────── ＊ｂｓ＝ブール・ソース・レジスタ B) ロード／ストア・制御ユニット 図１３はロード／ストア・ユニット760 の例を示したも
のである。データ経路580 、660 に別々に示されている
が、ロード／ストア・ユニット586 、662 は１つの共用
ロード／ストア・ユニット760 として実現するのが好ま
しい。それぞれのデータ経路580 、660 からのインタフ
ェースはアドレス・バス762 およびロードとストア・デ
ータ・バス764(600 、676)、766(632 、702)を経由して
いる。
【０１４１】ロード／ストア・ユニット760 によって使
用されるアドレスは、IFU 102 およびIEU 104 の残り部
分で使用される仮想アドレスとは対照的に、物理アドレ
スである。IFU 102 は仮想IFU 102 で動作し、CCU 106
とVMU 108 間の調整に依存して物理アドレスを生成する
のに対し、IEU 104 ではロード／ストア・ユニット760
を物理アドレス・モードで直接に動作させる必要があ
る。この要件が必要になるのは、順序外で実行されるた
めに、物理アドレス・データをストア・オペレーション
がオーバラップするような命令が存在する場合、および
CCU 106 からロード／ストア・ユニット760 への順序外
のデータ・リターンが存在する場合に、データ保全性を
保つためである。データ保全性を保つために、ロード／
ストア・ユニット760 はストア命令がIEU 104 によって
退避されるまで、ストア命令から得たデータをバッファ
に置いておく。その結果、ロード／ストア・ユニット76
0 によってバッファに置かれたストア・データはロード
／ストア・ユニット760 に１つだけ存在することができ
る。実行されたが退避されていないストア命令と同じ物
理アドレスを参照するロード命令は、ストア命令が実際
に退避されるまで実行が遅延される。その時点で、スト
ア・データをロード／ストア・ユニット760 からCCU 10
6 へ転送し、CCU データ・ロード・オペレーションの実
行によって即時にロード・バックすることができる。
【０１４２】具体的には、物理アドレス全体がUMU 108
からロード／ストア・アドレス・バス762 上に送出され
る。ロード・アドレスは、一般的には、ロード・アドレ
ス・レジスタ7680-3にストアされる。ストア・アドレス
はストア・アドレス・レジスタ7703-0にラッチされる。
ロード／ストア制御ユニット774 は命令発行ユニット49
8 から受信した制御信号を受けて作動し、ロード・アド
レスとストア・アドレスをレジスタ7683-0、7703-0にラ
ッチすることを調整する。ロード／ストア制御ユニット
774 はロード・アドレスをラッチするための制御信号を
制御ライン778上に送出し、ストア・アドレスをラッチ
するための制御信号を制御ライン780 上に送出する。ス
トア・データはストア・データ・レジスタ・セット782
3-0の論理的に対応するスロットにストア・アドレスを
ラッチするのと同時にラッチされる。4x4x32ビット幅ア
ドレス比較ユニット772 には、ロードおよびストア・ア
ドレス・レジスタ7683-0、7703-0に入っているアドレス
の各々が同時に力される。システム・クロックの各半サ
イクル時の完全マトリックス・アドレス比較の実行は、
制御ライン776 を介してロード／ストア制御ユニット77
4 によって制御される。ストア・アドレスに一致するロ
ード・アドレスの存在と論理ロケーションは、制御ライ
ン776 を経由してロード／ストア制御ユニット774 へ送
られる。
【０１４３】ロード・アドレスがVMU 108 から与えら
れ、保留中のストアがない場合は、ロード・アドレス
は、CCU ロード・オペレーションの開始と同時に、バス
762 から直接にアドレス・セレクタ786 へバイパスされ
る。しかし、ストア・データが保留されている場合は、
ロード・アドレスは使用可能なロード・アドレス・ラッ
チ7680-3にラッチされる。対応するストア・データ命令
が退避されるとの制御信号を退避制御ユニット500 から
受信すると、ロード／ストア制御ユニット774 はCCU デ
ータ転送操作を開始し、制御ライン784 を通してCCU 10
6 へのアクセスの仲裁を行う。CCU 106 がレディ(read
y) を通知すると、ロード／ストア制御ユニット774 はC
CU 物理アドレスをCCU PADDR アドレス・バス788 上に
送出するようにセレクタ786 に指示する。このアドレス
はアドレス・バス790 を経由して対応するストア・レジ
スタ7703-0から得られる。対応するストア・データ・レ
ジスタ7823-0からのデータはCCU データ・バス792 上に
送出される。
【０１４４】ロード命令が命令発行ユニット498 から出
されると、ロード／ストア制御ユニット774 はロード・
アドレス・ラッチ7683-0の１つが要求されたロード・ア
ドレスをラッチすることを許可する。選択された特定の
ラッチ7680-3は関係命令セット内のロード命令の位置に
論理的に対応している。命令発行ユニット498 は保留中
の可能性のある２命令セットのどちらかの中のロード命
令を示している５ビット・ベクトルをロード／ストア制
御ユニット774 へ渡す。コンパレータ772 が一致するス
トア・アドレスを示していない場合は、ロード・アドレ
スはアドレス・バス794 を経由してセレクタ786 へ送ら
れ、CCU PADRアドレス・バス788 上に出力される。アド
レスの提供は、ロード／ストア制御ユニット774 とCCU
106 間でやりとれされるCCU 要求とレディ制御信号に従
って行われる。実行ID値(ExID 値) もロード／ストア制
御ユニット774 によって準備されてCCU 106 に対して出
され、CCU 106 がExID値を含む要求データをそのあとで
返却するときロード要求を識別する。このID値は４ビッ
ト・ベクトルからなり、現ロード要求を出したそれぞれ
のロード・アドレス・ラッチ7680-3を固有ビットで指定
している。５番目のビットはロード命令を収めている命
令セットを識別するために使用される。このID値は、従
って、命令発行ユニット498 からロード要求と一緒に送
られるビット・ベクトルと同じである。
【０１４５】先行する要求ロード・データが使用可能で
あることがCCU 106 からロード／ストア制御ユニット77
4 へ通知されると、ロード／ストア制御ユニット774
は、位置合わせユニットがデータ受信し、それをロード
・データ・バス764 上に送出することを許可する。位置
合わせユニット798 はロード・データを右寄せする働き
をする。
【０１４６】CCU 106 からデータが返却されると同時
に、ロード／ストア制御ユニット774はCCU 106 からExI
D値を受信する。他方、ロード／ストア制御ユニット774
はロード・データがロード・データ・バス764 上に送
出されることを知らせる制御信号を命令発行ユニット49
8 へ送り、さらに、どのロード命令に対してロード・デ
ータが返却されるのかを示したビット・ベクトルを返却
する。 C)IEU 制御経路の詳細 再び図５を参照して、IEU 制御経路のオペレーション
を、図１４に示したタイミング図と関連づけて説明す
る。図１４に示した命令の実行タイミングは本発明のオ
ペレーションを例示したもので、種々態様に変更可能で
あることは勿論である。
【０１４７】図１４のタイミング図はプロセッサ・シス
テム・クロック・サイクルP0-6のシーケンスを示してい
る。各プロセッサ・サイクルは内部ＴサイクルT0から始
まる。本発明の好適実施例によるアーキテクチャ100 で
は、各プロセッサ・サイクルは２つのＴサイクルからな
っている。
【０１４８】プロセッサ・サイクル０のときは、IFU 10
2 とVMU 108 は物理アドレスを生成するように動作す
る。この物理アドレスはCCU 106 へ送られ、命令用キャ
ッシュ・アクセス・オペレーションが開始される。要求
された命令セットが命令用キャッシュ132 にあると、命
令セットはプロセッサ・サイクル１のほぼ中間でIFU 10
2 へ戻される。そのあと、IFU 102 はプリフェッチ・ユ
ニット260 とIFIFO 264を経由する命令セットの転送を
管理し、転送された命令セットはまずIEU 104 へ実行の
ために渡される。 1)Ｅデコード・ユニットの詳細 Ｅデコード・ユニット490 は全命令セットを並列に受け
取って、プロセッサ・サイクル１が完了する前にデコー
ドする。Ｅデコード・ユニット490 は、好適アーキテク
チャ100 では、バス124 を経由して受け取ったすべての
有効命令を並列に直接デコードする機能を備えた順列組
合せ理論に基づくロジック・ブロックとして実現されて
いる。アーキテクチャ100 によって認識される命令は、
各タイプ別に、命令、レジスタ要件および必要な資源の
仕様と共に表VIに示されている。
【０１４９】 表ＶＩ ──────────────────────────────────── 命令／仕様 命令 制御とオペランド情報＊ レジスタ間移動 論理／算術演算機能コード： 加算、減算、乗算、シフトその他の指定 宛先レジスタ ＰＳＲのみセット ソース・レジスタ１ ソース・レジスタ２または即値定数値 レジスタセットＡ／Ｂ選択 即値からレジスタへ 宛先レジスタ 移動 即値整数または浮動小数点定数値 レジスタ・セットＡ／Ｂ選択 ロード／ストア・レジスタ オペレーション機能コード： ロードまたはストアの指定、即値、ベースと 即値、またはベースとオフセットの使用 ソース／宛先レジスタ ベース・レジスタ インデックス・レジスタまたは即値定数値 レジスタ・セットＡ／Ｂ選択 即値コール 符号付き即値変位 制御フロー オペレーション機能コード： ブランチ・タイプとトリガ条件の指定 ベース・レジスタ インデックス・レジスタ、即値定数変位値、また はトラップ番号 レジスタ・セットＡ／Ｂ選択 特殊レジスタ移動 オペレーション機能コード： 特殊／整数レジスタとの間の移動の指定 特殊レジスタ・アドレス識別子ソース／宛先レジ スタ レジスタ・セットＡ／Ｂ選択 整数変換移動 オペレーション機能コード： 浮動小数点から整数への変換タイプの指定 ソース／宛先レジスタ レジスタ・セットＡ／Ｂ選択 ブール関数 ブール関数コード：ＡＮＤ、ＯＲなどの指定 宛先ブール・レジスタ ソース・レジスタ１ ソース・レジスタ２ レジスタ・セットＡ／Ｂ選択 拡張プロシージャ プロシージャ指定子：プロシージャ・ベース値か らのアドレス・オフセットの指定 オペレーション：値をプロシージャ・ルーチンへ 渡す アトミック・プロシージャ プロシージャ指定子：アドレス値の指定 ──────────────────────────────────── ＊−命令は、デコードされて命令を識別するフィールドのほかにこれらのフィー ルドを含んでいる。
【０１５０】Ｅデコード・ユニット490 は命令セットの
各命令を並列にデコードする。その結果の命令の識別、
命令機能、レジスタ参照および機能要件はＥデコード・
ユニット490 の出力から得られる。この情報は再生成さ
れ、命令セット内のすべての命令が退避されるまで、プ
ロセッサ・サイクルの各半サイクル期間、Ｅデコード・
ユニット490 によってラッチされる。従って、保留状態
の８命令すべてに関する情報が、Ｅデコード・ユニット
490 の出力から絶えず得られるようになっている。この
情報は、８エレメント・ビット・ベクトルの形式で表示
され、各ベクトルのビットまたはサブフィールドは２つ
の保留中命令セット内の対応する命令の物理ロケーショ
ンに論理的に対応している。従って、８個のベクトルが
制御ライン502 を経由してキャリー・チェッカ492 へ送
られる。この場合、各ベクトルは、対応する命令がプロ
セッサ状況ワードのキャリー・ビットに作用を及ぼして
いるか、あるいはそれに依存しているかを指定してい
る。８個のベクトルが各命令の特定の内容と機能ユニッ
ト要件を示すために制御ライン510 を経由して送られ
る。８個のベクトルが制御ライン506 を経由して送ら
れ、８個の保留中命令の各々によって使用されたレジス
タ参照を指定している。これらのベクトルはプロセッサ
・サイクル１が終了する前に送られる。 2)キャリー・チェッカ・ユニットの詳細 キャリー・チェッカ・ユニット492 は図１４に示すオペ
レーションのデータ依存関係フェーズ期間の間に依存関
係検査ユニット494 を並列に動作する。キャリー・チェ
ッカ・ユニット492 は好適アーキテクチャ100 では順列
組合せ論理に基づくロジックをして実現されている。従
って、キャリー・チェッカ・ユニット492 によるオペレ
ーションの各繰返し時に、命令がプロセッサ状態レジス
タのキャリー・フラグを変更したかどうかについて８個
の命令すべてが考慮される。これが必要とされるのは、
その前の命令によって設定されたキャリー・ビットの状
況に依存する命令を順序外で実行することを可能にする
ためである。制御ライン504 上に送出された制御信号に
より、キャリー・チェッカ・ユニット492 は、キャリー
・フラグに対する先行命令の実行に依存する特定の命令
を識別することができる。
【０１５１】さらに、キャリー・チェッカ・ユニット49
2 は８個の保留中命令の各々についてキャリー・ビット
の一時的コピーをもっている。キャリー・ビットを変更
していない命令については、キャリー・チェッカ・ユニ
ット492 はプログラム命令ストリームの順序でキャリー
・ビットを次の命令に伝える。従って、順序外で実行さ
れ、キャリー・ビットを変更する命令を実行させること
が可能であり、さらに、その順序外で実行される命令に
依存する後続の命令も、キャリー・ビットを変更する命
令のあとに置かれていても、実行することが可能であ
る。さらに、キャリー・ビットがキャリー・チェッカ・
ユニット492 によって維持されているので、これらの命
令の退避以前に例外が起こったとき、キャリー・チェッ
カ・ユニットは内部一時キャリー・ビット・レジスタを
クリアするだけでよいことから、順序外で実行すること
が容易になる。その結果、プロセッサ状況レジスタは、
順序外で実行される命令の実行による影響を受けない。
キャリー・チェッカ・ユニット492 が維持している一時
キャリー・ビット・レジスタは、順序外で実行される各
命令が完了すると更新される。順序外で実行される命令
が退避されると、プログラム命令ストリームの中で最後
に退避された命令に対応するキャリー・ビットはプロセ
ッサ状況レジスタのキャリー・ビット・ロケーションへ
転送される。 3)データ依存関係チェッカ・ユニットの詳細 データ依存関係チェッカ・ユニット494 はＥデコード・
ユニット490 から制御ライン506 を経由して８個のレジ
スタ参照識別ベクトルを受け取る。各レジスタの参照は
32個のレジスタを一度に１つを識別するのに適した５ビ
ット値と、"A"、"B" またはブール・レジスタ・セット
内に置かれているレジスタ・バンクを識別する２ビット
値によって示されている。浮動小数点レジスタ・セット
は"B" レジスタ・セットとも呼ばれる。各命令は最高３
つまでのレジスタ参照フィールドをもつことができる。
２つのソース・レジスタ・フィールドと１つの宛先レジ
スタ・フィールドである。ある種の命令、特にレジスタ
間移動命令は、宛先レジスタを指定している場合があっ
ても、Ｅデコード・ユニット490 によって認識される命
令ビット・フィールドは、実際に作成される出力データ
がないことを意味している場合がある。むしろ、命令の
実行は、プロセッサ状況レジスタの値の変更を判断する
ことだけを目的としている。
【０１５２】データ依存関係チェッカ494 も好適アーキ
テクチャ100 において純然たる組合せロジック(pure co
mbinatorial logic)で実現されているが、これはプログ
ラム命令ストリーム内に後に現れる命令のソース・レジ
スタ参照と相対的に前に置かれた命令の宛先レジスタ参
照との間の依存関係を同時に判断するように動作する。
ビット配列は、どの命令が他の命令に依存するかを識別
するだけでなく、各依存関係がどのレジスタに基づいて
生じたかを識別するデータ依存関係チェッカ494 によっ
て作られる。キャリーとレジスタ・データの依存関係
は、第２プロセッサ・サイクルの開始直後に判別され
る。 4)レジスタ改名ユニットの詳細 レジスタ改名ユニット496 は８個の保留中の命令すべて
のレジスタ参照のIDを制御ライン506 を経由して、レジ
スタ依存関係を制御ライン508 を経由して受け取る。８
個のエレメントからのマトリックスも制御ライン542 を
経由して受け取る。これらのエレメントは、保留中命令
の現セットの中でどの命令が実行されたか( 完了した
か) を示している。この情報から、レジスタ改名ユニッ
ト496 は制御信号の８エレメント配列を制御ライン512
を経由して命令発行ユニット498 へ送る。このようにし
て送られた制御情報は、現セットのデータ依存関係が判
別された場合に、まだ実行されていない現在保留中の命
令のうちどの命令の実行が可能になったかについてレジ
スタ改名ユニット496 が行った判断を反映している。レ
ジスタ改名ユニット496 は実行のために同時に出される
最高６個までの命令を識別した選択制御信号をライン51
6 を経由して受信する。つまり、２個の整数命令、２個
の浮動小数点命令および２個のブール命令である。
【０１５３】レジスタ改名ユニット496 はバス418 を経
由してレジスタ・ファイル配列472へ送られた制御信号
を通して、識別された命令を実行する際にアクセスする
ソース・レジスタを選択するという、もう１つの機能を
備えている。順序外で実行される命令の宛先レジスタは
対応するデータ経路の一時バッファ612 、680 、728に
置かれているものとして選択される。順序内で実行され
る命令は完了すると退避され、その結果データはレジス
タ・ファイル614 、684 、732 にストアされてく。ソー
ス・レジスタの選択は、レジスタが以前に宛先として選
択され、対応する以前の命令がまだ退避されていないか
どうかによって決まる。そのような場合には、ソース・
レジスタは対応する一時バッファ612 、680 、728 から
選択される。以前の命令が退避されていた場合は、対応
するレジスタ・ファイル614 、684 、732 のレジスタが
選択される。その結果、レジスタ改名ユニット496 は、
順序外で実行される命令の場合には、レジスタ・ファイ
ル・レジスタの参照を一時バッファ・レジスタの参照に
実効的に置き換えるように動作する。
【０１５４】アーキテクチャ100 によれは、一時バッフ
ァ612 、680 、728 は対応するレジスタ・ファイル配列
のレジスタ構造と重複していない。むしろ、８個の保留
命令の各々に対して１つの宛先レジスタ・スロットが用
意されている。その結果、一時バッファ宛先レジスタ参
照の置換は、保留レジスタ・セット内の対応する命令の
ロケーションによって判断される。そのあとのソース・
レジスタ参照はソース依存関係が発生した命令に対して
データ依存関係チェッカ494 によって識別される。従っ
て、一時バッファ・レジスタ内の宛先スロットはレジス
タ改名ユニット496 によって容易に判断することが可能
である。 5)命令発行ユニットの詳細 命令発行ユニット498 は発行できる命令のセットをレジ
スタ改名ユニット496の出力をＥデコード・ユニット490
によって識別された命令の機能要件に基づいて判断す
る。命令発行ユニット498 は制御ライン514 を経由して
報告された機能ユニット4780-nの各々の状況に基づいて
この判断を行う。従って、命令発行ユニット498 は発行
すべき使用可能な命令セットをレジスタ改名ユニット49
6 から受信すると、オペレーションを開始する。各命令
を実行するためにレジスタ・ファイルへのアクセスが必
要であるとすると、命令発行ユニット498 は現在命令を
実行中の機能ユニット4980-nが使用可能であることを予
想する。レジスタ改名ユニット496 へ発行すべき命令を
判断する際の遅延を最小にするために、命令発行ユニッ
ト498 は専用の組合せロジックで実現されている。
【０１５５】発行すべき命令を判断すると、レジスタ改
名ユニット496 はレジスタ・ファイルへのアクセスを開
始し、このアクセスは第３プロセッサ・サイクルP2が終
了するまで続けられる。プロセッサ・サイクルP3が開始
すると、命令発行ユニット498 は、「Execute 0 」で示
すように１つまたは２つ以上の機能ユニット4780-nによ
るオペレーションを開始し、レジスタ・ファイル配列47
2 から送られてきたソース・データを受信して処理す
る。
【０１５６】代表例として、アーキテクチャ100 で処理
される大部分の命令は１プロセッサ・サイクルで機能ユ
ニットを通して実行される。しかし、一部の命令は、
「Execute 1 」で示すように、同時に出された命令を完
了するのに複数のプロセッサ・サイクルを必要とする。
Execute 0 命令とExecute 1 命令は、例えば、それぞれ
ALU と浮動小数点乗算機能ユニットに実行させることが
できる。ALU 機能ユニットは、図１４に示すように、１
プロセッサ・サイクル内で出力データを発生し、この出
力データはラッチしておくだけで、第５プロセッサ・サ
イクルP4時に別の命令を実行する際に使用することがで
きる。浮動小数点乗算機能ユニットは内部パイプライン
化機能ユニットにすることが好ましい。従って、次のプ
ロセッサ・サイクルで別の浮動小数点命令を出すことが
できる。しかし、最初の命令の結果はデータに依存する
プロセッサ・サイクル数の間使用することができない。
図１４に示す命令は、機能ユニットでの処理を完了する
ためには、３プロセッサ・サイクルを必要とする。
【０１５７】各プロセッサ・サイクルの間に、命令発行
ユニット498 の機能は繰り返される。その結果、現在の
保留中の命令セットの状況と機能ユニット4780-nの全セ
ットの使用可能状況は各プロセッサ・サイクルの間に再
評価される。従って、最適条件のとき、好適アーキテク
チャ100 はプロセッサ・サイクルことに最高６個までの
命令を実行することができる。しかし、代表的な命令ミ
ックスから得られる総平均実行命令数は、１プロセッサ
・サイクル当たり1.5 個ないし2.0 個である。
【０１５８】命令発行ユニット498 の機能で最後に考慮
すべきことは、このユニットがトラップ条件の処理と特
定命令の実行に関与することである。トラップ条件を発
生するためには、まだ退避されていないすべての命令を
IEU 104 からクリアする必要がある。このような事態
は、算術演算エラーに応答して機能ユニット4780-nのい
ずれからか、あるいは例えば、違法命令をデコードした
ときにＥデコード・ユニット490 から、外部割込みを受
信し、それが割込み要求／受信確認制御ライン340 を経
由してIEU 104 へ中継されたのに応答して、起こること
がある。トラップ条件が発生したとき、命令発行ユニッ
ト498 は現在IEU 104 で保留されているすべての非退避
命令を中止または無効にすることを受け持つ。同時に退
避できない命令はすべて無効にされる。この結果は、プ
ログラム命令ストリームを順序内で実行する従来の方式
に対して割込みを正確に発生させるために不可欠であ
る。IEU 104 がトラップ処理プログラム・ルーチンの実
行を開始する準備状態になると、命令発行ユニット498
は制御ライン340 を経由するリターン制御信号によって
割込みの受信を確認する。また、従来の純然たる順序内
ルーチンにおいてある命令が実行される前に変更された
プログラム状態ビットに基づいて、その命令に対する例
外条件が認識される可能性を防止するために、命令発行
ユニット498 はPSR を変更する可能性のあるすべての命
令（特殊移動やトラップからのリターンなど）が厳格に
順序内で実行されるようにすることを受け持つ。
【０１５９】プログラム制御の流れを変更するある種の
命令は、Ｉデコード・ユニット262によって判別されな
い。この種の命令には、サブルーチン・リターン・プロ
シージャ命令からのリターン、トラップからのリターン
がある。命令発行ユニット498 は判別制御信号をIEU リ
ターン制御ライン350 を経由してIFU 102 へ送る。特殊
レジスタ412 のうち対応するものが選択されて、コール
命令の時効時、トラップの発生時またはプロシージャ命
令の出現時に存在していたIF PC実行アドレスを出力す
る。 6)完了制御ユニットの詳細 完了制御ユニット540 は機能ユニット478o-nをモニタし
て、現在のオペレーションの完了状況を調べる。好適ア
ーキテクチャ100 では、完了制御ユニット540は各機能
ユニットによるオペレーションの完了を予想して、現在
保留中の命令セットの中の各命令の実行状況を示した完
了ベクトルを、機能ユニット478o-nによる命令の実行完
了よりも約半プロセッサ・サイクル前にレジスタ改名ユ
ニット496 、バイパス制御ユニット520 および退避制御
ユニット500 へ送る。これにより、命令発行ユニット49
8 はレジスタ改名ユニット496 を通して、実行を完了す
る機能ユニットを次の命令発行サイクルに対して使用可
能な資源として考慮することができる。バイパス制御ユ
ニット520 は、機能ユニットから出力された出力をバイ
パス・ストリーム474 を通るようにバイパスする準備を
行うことができる。最後に、退避制御ユニット500 は、
機能ユニット478o-nからレジスタ・ファイル配列472 へ
データを転送するのと同時に対応する命令を退避するよ
うに動作する。 7)退避制御ユニットの詳細 完了制御ユニット540 から送られた命令完了ベクトルの
ほかに、退避制御ユニット500 はＥデコード・ユニット
490 から出力された最も古い命令セットをモニタする。
命令ストリーム順序の中の各命令に完了制御ユニット54
0 によって完了の印（マーク）がつけられると、退避制
御ユニット500 は、制御ライン534 上に送出された制御
信号を通して、一時バッファ・スロットからレジスタ・
ファイル配列472 内の対応する命令が指定したファイル
・レジスタ・ロケーションへデータを転送することを指
示する。１つまたは複数の命令が同時に退避されると、
PCInc/Size 制御信号が制御ライン344 上に送出され
る。各プロセッサ・サイクルごとに最高４個までの命令
を退避することが可能である。命令セット全体が退避さ
れると、IFIFO 読取り制御信号が制御ライン342 上に送
出されてIFIFO 264 を前進させる。 8)制御フロー制御ユニットの詳細 制御フロー制御ユニット528 は、現在の保留中命令セッ
ト内の制御フロー命令が解決されたかどうか、さらに、
その結果ブランチが行われたかどうかを指定した情報を
IFU 102 に絶えず与えるように動作する。制御フロー制
御ユニット528は、Ｅデコード・ユニット490 による制
御フロー・ブランチ命令の識別情報を制御ライン510 を
経由して取得する。現在のレジスタ依存関係のセット
は、制御ライン536 を経由してデータ依存関係チェッカ
・ユニット494 から制御フロー制御ユニット528 へ送ら
れるので、制御フロー制御ユニット528 はブランチ命令
の結果が依存関係に拘束されているかどうか、あるいは
判明しているかどうかを判断することができる。レジス
タ改名ユニット496 からバス518 を経由して送られたレ
ジスタの参照は制御フロー制御ユニット528 によってモ
ニタされ、ブランチ決定を定義するブール・レジスタが
判別される。従って、ブランチ決定は、制御フロー命令
の順序外の実行以前でも判断することが可能である。
【０１６０】制御フロー命令の実行と同時に、バイパス
・ユニット472 は、制御フロー１と制御フロー２の制御
ライン750 、752 からなる制御ライン530 を経由して制
御フローの結果を制御フロー制御ユニット538 へ送るよ
うに指示される。最後に、制御フロー制御ユニット528
は各々が８ビットの２個のベクトルを制御ライン348を
経由してIFU 102 へ連続して送る。これらのベクトル
は、ベクトル内のビットに対応する論理ロケーションに
置かれた命令が解決されたか否か、およびその結果ブラ
ンチが行われたか否かを定義している。好適アーキテク
チャ100 では、制御フロー制御ユニット528 は制御ユニ
ット528 への入力制御信号を受けて連続的に動作する組
合せロジックとして実現されている。 9)バイパス制御ユニットの詳細 命令発行ユニット498 はバイパス制御ユニット520 と緊
密に協働して、レジスタ・ファイル配列472 と機能ユニ
ット478o-n間のデータのルーチング（経路指定）を制御
する。バイパス制御ユニット520 は、図１４に示すオペ
レーションのレジスタ・ファイル・アクセス、出力およ
びストア・フェーズと関連して動作する。レジスタ・フ
ァイル・アクセスの間には、バイパス制御ユニット520
は命令の実行の出力フェーズの間に書き込まれている途
中にあるレジスタ・ファイル配列472 内の宛先レジスタ
のアクセスを、制御ライン522 を通して確認することが
できる。この場合、バイパス制御ユニット520 は、バイ
パスして機能ユニット配布バス480 に返すように、機能
ユニット出力バス482 上に送出された出力を選択するこ
とを指示する。バイパス・ユニット520 に対する制御
は、制御ライン542 を通して命令発行ユニット498 によ
って行われる。 IV. 仮想メモリ制御ユニット VMU 108 のインタフェース定義は図１５に示されてい
る。VMU 108 はおもにVMU 制御ロジック・ユニット800
と内容アドレス(content addressable) メモリ(CAM)802
から構成されている。VMU 108 の一般的機能は図１６に
ブロック図で示してある。同図において、仮想アドレス
の表示は、スペースID(sID[31:28])、仮想ページ番号(V
ADDR[27:14])、ページ・オフセット(PADDR[13:4]) 、お
よび要求ID(rID[3:0])に分割されている。物理アドレス
を生成するためのアルゴリズムでは、スペースIDを使用
して、スペース・テーブル842 内の16個のレジスタから
１つを選択するようになっている。選択したスペース・
レジスタの内容と仮想ページ番号とを組み合わせて、テ
ーブル索引バッファ(TLB)844をアクセスするときのアド
レスとして使用される。34ビット・アドレスは内容アド
レス・タグの働きをし、バッファ844 ないの対応するバ
ッファ・レジスタを指定するために使用される。タグに
一致するものが見つかると、18ビット幅レジスタ値が物
理アドレス846の上位18ビットとして得られる。ページ
・オフセットと要求IDは物理アドレス846 の下位14ビッ
トとして得られる。
【０１６１】タグに一致するものがテーブル索引バッフ
ァ844 に見つからないとVMU 不一致が通知される。この
場合は、MAU 112 に維持されている完全ページ・テーブ
ル・データ構造をアクセスする従来のハッシュ・アルゴ
リズム848 を採用したVMU 高速トラップ処理ルーチンを
実行させる必要がある。このページ・テーブル850 はア
ーキテクチャ100 によって現在使用中のすべてのメモリ
・ページのエントリを含んでいる。ハッシュ・アルゴリ
ズム848 は、現在の仮想ページ変換操作を満たすために
必要なページ・テーブル・エントリを判別する。これら
のページ・テーブル・エントリはMAU 112 からレジスタ
・セット"A" のトラップ・レジスタへロードされ、その
あと特殊レジスタ移動命令によってテーブル索引バッフ
ァ844 へ転送される。例外処理ルーチンから戻ると、VM
U 不一致例外を引き起こした命令はIEU 104 によって再
実行される。仮想アドレスから物理アドレスへの変換操
作は例外を引き起こさないで完了するはずである。
【０１６２】VMU 制御ロジック800 はIFU 102 およびIE
U 104 とのデュアル・インタフェースとなる。準備信号
は制御ライン822 を経由してIEU 104 へ送られ、VMU 10
8 がアドレス変換のために使用可能であることを通知す
る。好適実施例では、VMU 108 は常にIFU 102 の変換要
求を受け付ける準備状態にある。IFU 102 およびIEU104
は共に、制御ライン328 および804 を経由して要求を
提示することができる。好適アーキテクチャ100 では、
IFU は優先してVMU 108 をアクセスすることができる。
その結果、ビジー（使用中）制御ライン820 は１だけが
IEU 104 に出力される。
【０１６３】IFU 102 およびIEU 104 は共に、スペース
IDと仮想ページ番号フィールドを、それぞれ、制御ライ
ン326 および808 を経由してVMU 制御ロジック800 へ送
る。さらに、IEU 104 は読み書き制御信号を制御信号80
6 で出力する。この制御信号は、参照された仮想メモリ
のメモリ・アクセス保護属性を変更するために、そのア
ドレスをロード・オペレーションに使用すべきか、スト
ア・オペレーションに使用すべきを必要に応じて定義し
ている。仮想アドレスのスペースIDと仮想ページ・フィ
ールドはCAM ユニット802 に渡されて、実際の変換操作
が行われる。ページ・オフセットとExIDフィールドは最
終的にIEU 104 から直接にCCU 106 へ送られる。物理ペ
ージと要求IDフィールドはアドレス・ライン836 を経由
してCAMユニット802 へ送られる。テーブル索引バッフ
ァに一致するものが見つかると、ヒット・ラインと制御
出力ライン830 を経由してVMU 制御ロジック・ユニット
800 に通知される。その結果の18ビット長の物理アドレ
スはアドレス出力ライン824 上に出力される。
【０１６４】VMU 制御ロジック・ユニット800 は、ライ
ン830 からヒットおよび制御出力制御信号を受けると、
仮想メモリ不一致と仮想メモリ例外制御信号をライン33
4 、332 上に出力する。仮想メモリ変換不一致とは、テ
ーブル索引バッファ844 内のページ・テーブルIDと一致
しなかっとことを意味する。その他の変換エラーはすべ
て仮想メモリ例外として報告される。
【０１６５】最後に、CAM ユニット802 内のデータ・テ
ーブルは特殊レジスタ間移動命令をIEU 104 が実行する
ことによって変更することができる。読み書き、レジス
タ選択、リセット、ロードおよびクリア制御信号はIEU
104 から制御ライン810 、812 、814 、816 、818 を経
由して出力される。CAM ユニット・レジスタに書くべき
出力は特殊レジスタ・データ・バス354 に接続されたア
ドレス・バス808 を経由してIEU 104 からVMU 制御ロジ
ック・ユニット800 によって受信される。このデータは
初期設定、レジスタ選択、および読み書き制御信号を制
御する制御信号と同時にバス836 を経由してCAM ユニッ
ト802 へ転送される。その結果、CAM ユニット802 内の
データ・レジスタは、より高レベルのオペレーティング
・システムで定義されているコンテキスト・スイッチを
処理するとき必要になるストアのための読出しを含め
て、アーキテクチャ100 の動的オペレーションの間に必
要に応じて即座に書き出すことができる。 Ｖ．キャッシュ制御ユニット CCU 106 用のデータ・インタフェース上のコントロール
を図１７に示す。この場合も、インタフェースはIFU 10
2 用とIEU 104 用に別個に設けている。さらに、論理的
に別個になったインタフェースをCCU 106 に設けて、MC
U 110 と命令とデータの転送が行われる。IFU インタフ
ェースはアドレス・ライン324 上に送出される物理ペー
ジ・アドレスと、アドレス・ライン824 上に送出される
VMU 変換ページ・アドレスと、制御ライン294 、296 上
を別個に転送される要求IDとからなっている。単方向デ
ータ転送バス114 は命令セット全体をIFU 102 と並列に
転送するためのものである。最後に、読取り／使用中(r
ead/busy) 制御信号と準備(ready) 制御信号は制御ライ
ン298 、300 、302 を経由してCCU 106 へ送られる。
【０１６６】同様に、完全な物理アドレスはIEU 102 か
ら物理アドレス・バス788 を経由して送られる。要求Ex
IDはIEU 104 のロード／ストア・ユニットとの間で制御
ライン796 を経由して別個に送受される。80ビット幅の
単方向データ・バスをCCU 106 に設けて、IEU 104 と結
んでいる。しかし、アーキテクチャ100 の好適実施例で
は、下位の64ビットだけがIEU 104 によって使用され
る。全80ビット・データ転送バスをCCU 106 内に用意
し、サポートしたのは、浮動小数点データ経路660を変
更することにより、IEEE標準754 に準拠する浮動小数点
オペレーションをサポートするアーキテクチャ100 の将
来の実現をサポートするためである。
【０１６７】IEU 制御インタフェースは、要求、使用
中、準備、読み書きおよび制御信号784 を通して確立さ
れ、IFU 102 によって使用される対応する制御信号とほ
ぼ同じである。ただし、ロード・オペレーション・スト
ア・オペレーションを区別するために読み書き制御信号
が用意されている点が異なる。幅制御信号はIEU 104 が
CCU 106 をアクセスする都度、その間に転送されるバイ
ト数を指定している。これに対して、命令キャッシュ13
2 のアクセスは、いずれも、固定128 ビット幅データ・
フェッチ・オペレーションである。
【０１６８】CCU 106 は、命令用キャッシュ132 とデー
タ用キャッシュ134 に対してほぼ従来のキャッシュ制御
機能を実装している。好適アーキテクチャ100 では、命
令用キャッシュ132 は256 個の128 ビット幅命令セット
をストアできる高速メモリになっている。データ用キャ
ッシュ134 は1024個の32ビット幅データ・ワードをスト
アすることができる。命令用キャッシュ132 およびデー
タ用キャッシュ134 の内容から即時に満たすことができ
ない命令とデータ要求はMCU 110 に引き渡される。命令
用キャッシュが不一致（ミス）の場合は、28ビット幅の
物理アドレスがMCU 110 へアドレス・バス860 を経由し
て送られる。要求IDおよびCCU 106 とMCU 100 のオペレ
ーションを調整するための追加制御信号は制御ライン86
2 上に送出される。MCU 110 がMAU 112 の必要な読取り
アクセスを調整すると、２つの連続する64ビット幅デー
タ転送がMAU 112 から直接に命令用キャッシュ132 へ行
われる。データ・バス136 が好適アーキテクチャ100 に
おいて64ビット幅であるとすると、２転送が必要であ
る。要求したデータがMCU 110 を経由して返送されると
き、要求オペレーションが保留されていた期間に保持さ
れていた要求IDも、制御ライン862 を経由してCCU 106
へ返送される。
【０１６９】データ用キャッシュ134 とMCU 110 との間
のデータ転送オペレーションは、命令用キャッシュの場
合のオペレーションとほぼ同じである。データ・ロード
とストア・オペレーションは単一バイトを参照できるの
で、全32ビット幅物理アドレスがアドレス・バス864 を
経由してMCU 110 へ送られる。インタフェース制御信号
と要求ExIDは制御ライン866 を経由して転送される。双
方向64ビット幅データ転送はデータ用キャッシュ・バス
138 を経由して行われる。
【０１７０】
【発明の効果】以上のように本発明によれば、命令を順
序外に実行することができ、メインとターゲット命令ス
トリームのプリフェッチ命令転送経路を別々に設け、お
よびプロシージャ命令確認と専用プリフェッチ経路を設
けることができる。命令実行ユニットは最適化されてい
るので、最適化された複数のデータ処理経路で整数、浮
動小数点およびブール演算をサポートすることができ、
またそれぞれの一時レジスタ・ファイルが設けられてい
るので、容易に設定されるマシン状態の状況を正確に維
持しながら、順序外の実行と命令取消しを容易に行うこ
とができる。
【０１７１】従って、上述した説明では、本発明の好適
実施例を開示しているが、当業者にとって本発明の範囲
内で種々変更および改良することが可能であることは勿
論である。
【図面の簡単な説明】
【図１】 本発明のマイクロプロセッサ・ア−キテクチ
ャを示す簡略ブロック図である。
【図２】 本発明の命令フェッチ・ユニットを示す詳細
ブロック図である。
【図３】 本発明のプログラム・カウンタ・ロジック・
ユニットを示すブロック図である。
【図４】 プログラム・カウンタ・デ−タと制御経路ロ
ジックを示す別の詳細ブロック図である。
【図５】 本発明の命令実行ユニットを示す簡略ブロッ
ク図である。
【図６】 レジスタ・ファイルと命令セットを説明する
図である。
【図７】 １次整数レジスタ・セットの再構成可能ステ
−トを示す図である。
【図８】 浮動小数点および２次整数レジスタ・セット
を示す図である。
【図９】 ３次ブ−ル・レジスタ・セットを示す図であ
る。
【図１０】 命令実行ユニットの１次整数処理デ−タ経
路部分を示す詳細ブロック図である。
【図１１】 命令実行ユニットの１次浮動小数点デ−タ
経路部分を示す詳細ブロック図である。
【図１２】 命令実行ユニットのブ−ル演算デ−タ経路
部分を示す詳細ブロック図である。
【図１３】 ロ−ド／ストア・ユニットを示す詳細ブロ
ック図である。
【図１４】 複数の命令を実行する際のオペレ−ション
・シ−ケンスを示すタイミング図である。
【図１５】 仮想メモリ制御ユニットを示す簡略ブロッ
ク図である。
【図１６】 仮想メモリ制御アルゴリズムを図形で示す
図である。
【図１７】 キャッシュ制御ユニットを示す簡略ブロッ
ク図である。
【符号の説明】
１００…アーキテクチャの概要、１０２…命令フェッチ
・ユニット（ＩＦＵ）１０４…命令実行ユニット（ＩＥ
Ｕ）、１０６…キャッシュ制御ユニット（ＣＵＵ）、１
０８…仮想メモリ・ユニット（ＶＭＵ）、１１０…メモ
リ制御ユニット（ＭＣＵ）、１１２…メモリ・アレイ・
ユニット（ＭＡＵ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/32 ３１０ Ｇ０６Ｆ 9/32 ３１０Ｊ 9/355 9/36 ３２０ (72)発明者 ミヤヤマ，ヨシユキ アメリカ合衆国 95050 カリフォルニア 州 サンタ クララ ランチョ マコーミ ック ブールバード 2171 (72)発明者 ガルグ，サンジブ アメリカ合衆国 94539 カリフォルニア 州 フリーモント センティネル ドライ ブ 46820 (72)発明者 ハギワラ，ヤスアキ アメリカ合衆国 95050 カリフォルニア 州 サンタ クララ モンロー ストリー ト 2250 アパート 274 (72)発明者 ワン，ジョハネス アメリカ合衆国 94062 カリフォルニア 州 レッドウッド シティ キング スト リート 25 (72)発明者 ラウ，ティーリ アメリカ合衆国 94306 カリフォルニア 州 パロ アルト カレッジ アヴェニュ ー 411 アパート イー (72)発明者 トラン，クワン エイチ. アメリカ合衆国 95130 カリフォルニア 州 サン ノゼ メイフィールド アヴェ ニュー 2045

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 指定されたプログラム順序で命令を実行
    するためのスーパースカラ処理システムであって、 命令セットに対応するレジスタデータを格納するための
    一時バッファとレジスタファイルアレイとを含むレジス
    タファイルと、 指定プログラム順序とは無関係に、前記命令セットに対
    応する複数の作業を実行し、作業完了時に前記命令セッ
    トに対応する複数の結果を生成する複数の機能ユニット
    と、 前記レジスタデータを前記レジスタファイルから前記複
    数の機能ユニットへ同時に転送するための第１手段と、 前記複数の結果を同時に配分するための第２手段と、と
    を備え、 前記作業の前記所定の１つが指定プログラム順序外で行
    われるとき、前記一時バッファが前記第２手段から前記
    作業の所定の１つに対応する前記結果の１つを受取り、 前記作業の前記所定の１つが指定プログラム順序に従っ
    て完了するとき、前記レジスタファイルアレイが前記第
    ２手段から前記作業の前記所定の１つの前記結果を受取
    り、前記一時バッファ手段をバイパスすることを特徴と
    するスーパースカラ処理システム。
  2. 【請求項２】 前記レジスタファイルが整数レジスタフ
    ァイルと浮動小数点レジスタファイルを含み、前記機能
    ユニットが整数機能ユニットと浮動小数点機能ユニット
    を含み、前記第１手段がデータを浮動小数点レジスタフ
    ァイルから整数機能ユニットへ転送することを特徴とす
    る請求項１記載のスーパースカラ処理システム。
  3. 【請求項３】 指定されたプログラム順序で命令を実行
    するためのスーパースカラ処理システムであって、 命令ストアから複数の命令を同時にフェッチする命令フ
    ェッチ手段と、 前記命令フェッチ手段によりフェッチされた命令セット
    に対応するレジスタデータを格納するためのレジスタフ
    ァイルアレイと一時バッファとを含むレジスタファイル
    と、 指定プログラム順序とは無関係に、前記命令セットに対
    応する複数の作業を実行し、複数の作業の完了時に前記
    命令セットに対応する複数の結果を生成する複数の機能
    ユニットと、 前記レジスタデータを前記レジスタファイルから前記複
    数の機能ユニットへ同時に転送するためのレジスタファ
    イル出力バスと、 入力選択手段と、 前記複数の結果を前記入力選択手段へ同時に配分する出
    力バスと、を備え、 前記作業の前記所定の１つが指定プログラム順序外で行
    われるときは、前記一時バッファが前記入力選択手段か
    ら前記作業の所定の１つに対応する前記結果の１つを受
    取り、前記作業の前記所定の１つが指定プログラム順序
    に従って完了するときは前記レジスタファイルアレイが
    前記入力選択手段から前記作業の前記所定の１つの前記
    結果を受取り、前記一時バッファ手段をバイパスするこ
    とを特徴とするスーパースカラ処理システム。
  4. 【請求項４】 前記複数の命令が前記指定プログラム順
    序外でフェッチされることを特徴とする請求項３記載の
    スーパースカラ処理システム。
  5. 【請求項５】 条件付き分岐命令がフェッチされた後、
    前記命令フェッチ手段部が２つの可能な命令ストリーム
    をフェッチすることを特徴とする請求項３記載のスーパ
    ースカラ処理システム。
  6. 【請求項６】 指定プログラム順序で複数の命令を同時
    にデコードするデコーダを含み、前記複数の命令のそれ
    ぞれの特殊な性質と機能を識別する制御情報を提供する
    ことを特徴とする請求項３記載のスーパースカラ処理シ
    ステム。
  7. 【請求項７】 前記命令ストアが命令キャッシュである
    ことを特徴とする請求項３記載のスーパースカラ処理シ
    ステム。
  8. 【請求項８】 前記命令フェッチ手段が、前記命令スト
    アから４つの命令を同時にフェッチすることを特徴とす
    る請求項３記載のスーパースカラ処理システム。
  9. 【請求項９】 さらに、命令バッファを含み、前記命令
    フェッチ手段によりフェッチされた前記命令を格納する
    ことを特徴とする請求項３記載のスーパースカラ処理シ
    ステム。
  10. 【請求項１０】 指定されたプログラム順序で命令を実
    行するためのスーパースカラ処理システムであって、 命令セットに対応するレジスタデータを格納するための
    一時バッファとレジスタファイルアレイとを含むレジス
    タファイルと、 指定プログラム順序とは無関係に、前記命令セットに対
    応する複数の作業を実行し、作業完了時に前記命令セッ
    トに対応する複数の結果を生成する複数の機能ユニット
    と、 前記レジスタデータを前記レジスタファイルから前記複
    数の機能ユニットへ同時に転送するためのレジスタファ
    イル出力バスと、 前記複数の結果を同時に配分するための出力バスと、を
    備え、 前記作業の前記所定の１つが指定プログラム順序外で行
    われるときは、前記一時バッファが前記作業の所定の１
    つに対応する前記結果の１つを受取り、前記作業の前記
    所定の１つが指定プロ グラム順序に従って完了すると
    きは、前記レジスタファイルアレイが前記作業の前記所
    定の１つの前記結果を受取り、前記一時バッファ手段を
    バイパスすることを特徴とするスーパースカラ処理シス
    テム。
  11. 【請求項１１】 前記レジスタファイルが整数レジスタ
    ファイルと浮動小数点レジスタファイルを含み、前記機
    能ユニットが整数機能ユニットと浮動小数点機能ユニッ
    トを含み、前記レジスタファイル出力バスがレジスタデ
    ータを前記浮動小数点レジスタファイルから前記整数機
    能ユニットへ転送することを特徴とする請求項１０記載
    のスーパースカラ処理システム。
  12. 【請求項１２】 さらにロード／ストアユニットを含
    み、前記出力バスがさらに結果を前記ロード／ストアユ
    ニットへ配分し、前記ロード／ストアユニットが前記配
    分結果をメモリ装置に格納することを特徴とする請求項
    １０記載のスーパースカラ処理システム。
  13. 【請求項１３】 データの保全性（整合性、一体性）を
    保証するために、前記配分結果を前記メモリ装置に格納
    する前に、前記ロード／ストアユニットが前記配分結果
    をバッファすることを特徴とする請求項１２記載のスー
    パースカラ処理システム。
  14. 【請求項１４】 命令を指定プログラム順序で実行する
    スーパースカラ処理システムにおけるデータ処理方法で
    あって、 命令セットに対応するレジスタデータを一時バッファと
    レジスタファイルアレイを含むレジスタファイルに記憶
    する段階と、 前記レジスタデータを複数の機能ユニットへ同時に転送
    する段階と、 前記複数の機能ユニットを用いて、前記指定プログラム
    順序とは無関係に、前記命令セットに対応する複数の作
    業を実行する段階と、 前記複数の作業の完了時に、前記命令セットに対応する
    複数の結果を生成する段階と、 前記複数の結果を同時に配分する段階と、 前記作業の所定の１つが、指定プログラム順序外で行わ
    れるときは、前記作業の所定の１つに対応する結果を前
    記一時バッファに格納する段階と、 前記作業の所定の１つが、指定プログラム順序に従って
    行われるときは、前記作業の所定の１つに対応する結果
    を前記レジスタファイルアレイに格納する段階とからな
    るデータ処理方法。
  15. 【請求項１５】 結果をロード／ストアユニットへ配分
    する段階をさらに含むことを特徴とする請求項１４記載
    のデータ処理方法。
  16. 【請求項１６】 前記配分結果を前記ロード／ストアユ
    ニットにバッファする段階をさらに含むことを 特徴と
    する請求項１５記載のデータ処理方法。
  17. 【請求項１７】 前記配分結果をメモリ部装置に記憶す
    る段階をさらに含むことを特徴とする、請求項１６記載
    のデータ処理方法。
  18. 【請求項１８】 命令ストアから１セットの命令を同時
    にフェッチする段階をさらに含むことを特徴とする請求
    項１４記載のデータ処理方法。
  19. 【請求項１９】 前記１セットの命令が、前記指定プロ
    グラム順序に関して順序に従わずにフェッチされること
    を特徴とする請求項１８記載のデータ処理方法。
  20. 【請求項２０】 条件付き分岐命令の後、２つの可能な
    命令ストリームをフェッチする段階をさらに含むことを
    特徴とする請求項１４記載のデータ処理方法。
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