JP2000022515A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JP2000022515A JP2000022515A JP10187350A JP18735098A JP2000022515A JP 2000022515 A JP2000022515 A JP 2000022515A JP 10187350 A JP10187350 A JP 10187350A JP 18735098 A JP18735098 A JP 18735098A JP 2000022515 A JP2000022515 A JP 2000022515A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply line
- voltage
- sub
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にＣＭＯＳトランジスタで構成される論理
ゲートを含む半導体集積回路装置の消費電流を低減し、
かつ高速動作を可能とするための構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device including a logic gate formed of a CMOS transistor.
The present invention also relates to a configuration for enabling high-speed operation.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭの高集積化および高速化
にともないトランジスタのしきい値が低下していく傾向
にある。これにともない、サブスレッシュホールド電流
（サブリーク電流）が急激に増加し、消費電流、特にス
タンバイ時の電流の増加が問題になっている。2. Description of the Related Art In recent years, there has been a tendency that the threshold value of transistors has been reduced as DRAMs have become more highly integrated and higher in speed. Along with this, the sub-threshold current (sub-leak current) rapidly increases, and the current consumption, particularly the current during standby, has become a problem.
【０００３】このスタンバイ時における電流を低下させ
るための手法として、階層電源システムがある。ここ
で、従来の半導体集積回路装置における階層電源システ
ムについて、図７を用いて説明する。As a technique for reducing the current during standby, there is a hierarchical power supply system. Here, a hierarchical power supply system in a conventional semiconductor integrated circuit device will be described with reference to FIG.
【０００４】図７は、従来の半導体集積回路装置におけ
る階層電源システムの構成を示す図である。図７におい
ては、内部回路の一例として、縦続接続されたインバー
タＸ１、Ｘ２、Ｘ３、Ｘ４を示している。図中記号
（Ｈ）、（Ｌ）は、スタンバイサイクルにおいて、各イ
ンバータが受ける信号を示している。FIG. 7 is a diagram showing a configuration of a hierarchical power supply system in a conventional semiconductor integrated circuit device. FIG. 7 shows cascaded inverters X1, X2, X3, and X4 as an example of the internal circuit. Symbols (H) and (L) in the figure indicate signals received by each inverter in the standby cycle.
【０００５】インバータＸ１、Ｘ２、Ｘ３、Ｘ４のそれ
ぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタで構成される。[0005] Each of the inverters X1, X2, X3 and X4 is composed of a PMOS transistor and an NMOS transistor.
【０００６】インバータＸ１〜Ｘ４に対して、動作電源
電圧を印加するためにメイン電源線Ｌ９１、サブ電源線
Ｌ９２、メイン接地線Ｌ９３、そしてサブ接地線Ｌ９４
を配置する。To apply an operation power supply voltage to inverters X1 to X4, main power supply line L91, sub power supply line L92, main ground line L93, and sub ground line L94
Place.
【０００７】メイン電源線Ｌ９１とサブ電源線Ｌ９２と
の間には、スイッチトランジスタＴ１を配置する。メイ
ン接地線Ｌ９３とサブ接地線Ｌ９４との間には、スイッ
チトランジスタＴ２を配置する。[0007] A switch transistor T1 is arranged between the main power supply line L91 and the sub power supply line L92. Switch transistor T2 is arranged between main ground line L93 and sub-ground line L94.
【０００８】インバータ４０１は、階層電源制御信号φ
を入力にうけ、これを反転した階層電源制御信号／φを
出力する。スイッチトランジスタＴ１は、階層電源制御
信号／φに応答して導通状態となり、メイン電源線Ｌ９
１とサブ電源線Ｌ９２とを電気的に接続する。スイッチ
トランジスタＴ２は、階層電源制御信号φに応答して導
通状態となり、メイン接地線Ｌ９３とサブ接地線Ｌ９４
とを電気的に接続する。Inverter 401 has a hierarchical power supply control signal φ.
, And outputs the inverted hierarchical power supply control signal / φ. Switch transistor T1 becomes conductive in response to hierarchical power supply control signal / φ, and main power supply line L9
1 and the sub power supply line L92. Switch transistor T2 is rendered conductive in response to hierarchical power supply control signal φ, so that main ground line L93 and sub-ground line L94
And are electrically connected.
【０００９】奇数段のインバータＸ１、…は、一方の動
作電源ノードが動作電源ノード（高電位を受けるノー
ド）が、メイン電源線Ｌ９１に接続され、他方の動作電
源ノード（低電位を受けるノード）が、サブ電源線Ｌ９
４に接続される。In the odd-numbered inverters X1,..., One of the operation power supply nodes is connected to the main power supply line L91, and the other operation power supply node (node receiving the low potential). Is the sub power line L9
4 is connected.
【００１０】偶数段のインバータＸ２、…は、一方の動
作電源ノード（高電位を受けるノード）が、サブ電源線
Ｌ９２に接続され、他方の動作電源ノード（低電位を受
けるノード）がメイン接地線Ｌ９３に接続される。In the even-numbered inverters X2, one of the operation power supply nodes (nodes receiving a high potential) is connected to a sub power supply line L92, and the other operation power supply node (node receiving a low potential) is connected to a main ground line. L93.
【００１１】メイン電源線Ｌ９１は、電源電位（ＶＣ
Ｃ）の供給を受ける。メイン接地線Ｌ９３は、接地電位
（ＶＳＳ）の供給を受ける。メイン電源線Ｌ９１の電圧
を電圧ＶＣＣ、サブ電源線Ｌ９２の電圧を電圧ＳｕｂＶ
ＣＣ、メイン接地線Ｌ９３の電圧を電圧ＶＳＳ、サブ接
地線Ｌ９４の電圧を電圧ＳｕｂＶＳＳとそれぞれ記す。The main power supply line L91 is connected to a power supply potential (VC
C) is supplied. Main ground line L93 receives supply of ground potential (VSS). The voltage of the main power supply line L91 is set to the voltage VCC, and the voltage of the sub power supply line L92 is set to the voltage SubV.
CC, the voltage of the main ground line L93 is referred to as a voltage VSS, and the voltage of the sub ground line L94 is referred to as a voltage SubVSS.
【００１２】次に、図７に示す従来の階層電源システム
における動作について、図８および図９を用いて説明す
る。図８は、スタンバイサイクルでの従来の階層電源シ
ステムと内部回路との関係を説明するための図であり、
図９は、図７における従来の階層電源システムでの電源
電位の変化を表わすタイミングチャートである。Next, the operation of the conventional hierarchical power supply system shown in FIG. 7 will be described with reference to FIGS. FIG. 8 is a diagram for explaining a relationship between a conventional hierarchical power supply system and an internal circuit in a standby cycle.
FIG. 9 is a timing chart showing a change in power supply potential in the conventional hierarchical power supply system in FIG.
【００１３】インバータＸ１、Ｘ２…は、ＰＭＯＳトラ
ンジスタＰ２およびＮＭＯＳトランジスタＮ２を含む。Each of inverters X1, X2,... Includes a PMOS transistor P2 and an NMOS transistor N2.
【００１４】スタンバイサイクルからアクティブサイク
ルに移ると（図９における時刻ｔ２）、階層電源制御信
号φはＨレベルの状態になる。これにより、スイッチト
ランジスタＴ１およびＴ２はオンする。サブ電源線Ｌ９
２の電圧ＳｕｂＶＣＣは、メイン電源線Ｌ９１の電圧レ
ベルＶＣＣに充電される。サブ接地線Ｌ９４の電圧Ｓｕ
ｂＶＳＳは、メイン接地線Ｌ９３の電圧レベルＶＳＳに
放電される。When the operation shifts from the standby cycle to the active cycle (time t2 in FIG. 9), the hierarchical power supply control signal φ changes to the H level. As a result, the switch transistors T1 and T2 are turned on. Sub power line L9
2 is charged to the voltage level VCC of the main power supply line L91. Voltage Su of sub-ground line L94
bVSS is discharged to the voltage level VSS of the main ground line L93.
【００１５】アクティブサイクルからスタンバイサイク
ルに移ると（図９における時刻ｔ１、ｔ３）、階層電源
制御信号φはＬレベルの状態になる。これにより、スイ
ッチトランジスタＴ１およびＴ２はオフする。When the operation shifts from the active cycle to the standby cycle (time points t1 and t3 in FIG. 9), the hierarchical power supply control signal φ changes to the L level. As a result, the switch transistors T1 and T2 are turned off.
【００１６】サブ電源線Ｌ９２の電圧ＳｕｂＶＣＣは、
スイッチトランジスタＴ１およびインバータＸ２に含ま
れるＰＭＯＳトランジスタＰ２のサブリーク電流によ
り、メイン電源線Ｌ９１の電圧レベルＶＣＣから徐々に
低下して、（ＶＣＣ−α）レベルに移行していく。サブ
接地線Ｌ９４の電圧ＳｕｂＶＳＳは、スイッチトランジ
スタＴ２およびインバータＸ１に含まれるＮＭＯＳトラ
ンジスタＮ２のサブリーク電流により、メイン接地線Ｌ
９３の電圧レベルＶＳＳから徐々に高くなり、（ＶＳＳ
＋β）レベルに移行していく。The voltage SubVCC of the sub power supply line L92 is
Due to the sub-leakage current of the switch transistor T1 and the PMOS transistor P2 included in the inverter X2, the voltage level of the main power supply line L91 gradually decreases from VCC and shifts to (VCC-α) level. The voltage SubVSS of the sub-ground line L94 is changed by the sub-leak current of the switch transistor T2 and the NMOS transistor N2 included in the inverter X1 to the main ground line L94.
The voltage level gradually increases from the voltage level VSS of 93, and (VSS
+ Β) level.
【００１７】スタンバイサイクルにおいて、インバータ
Ｘ１は、Ｌレベル（ＶＳＳ）の信号を入力に受ける。Ｎ
ＭＯＳトランジスタＮ２は、接地電位ＶＳＳより高い電
圧ＳｕｂＶＳＳ（＝ＶＳＳ＋β）を受けるため、リーク
電流が抑制される。この場合、ＰＭＯＳトランジスタＰ
２とＮＭＯＳトランジスタＮ２との接続ノードは、Ｈレ
ベル（ＶＣＣ）になる。In the standby cycle, inverter X1 receives an L level (VSS) signal at its input. N
Since the MOS transistor N2 receives the voltage SubVSS (= VSS + β) higher than the ground potential VSS, the leakage current is suppressed. In this case, the PMOS transistor P
2 is connected to the NMOS transistor N2 at an H level (VCC).
【００１８】スタンバイサイクルにおいて、インバータ
Ｘ２は、Ｈレベル（ＶＣＣ）の信号を入力に受ける。Ｐ
ＭＯＳトランジスタＰ２は、電源電位ＶＣＣより低い電
圧ＳｕｂＶＣＣ（＝ＶＣＣ−α）を受けるため、リーク
電流が抑制される。この場合、ＰＭＯＳトランジスタＰ
２とＮＭＯＳトランジスタＮ２との接続ノードは、Ｌレ
ベル（ＶＳＳ）になる。In the standby cycle, inverter X2 receives an H level (VCC) signal at its input. P
Since MOS transistor P2 receives voltage SubVCC (= VCC-α) lower than power supply potential VCC, the leakage current is suppressed. In this case, the PMOS transistor P
2 is connected to the NMOS transistor N2 at L level (VSS).
【００１９】[0019]
【発明が解決しようとする課題】ところで、上述したよ
うに、スタンバイサイクルからアクティブサイクルに遷
移した直後の従来の階層電源システムでは、サブ電源線
Ｌ９２の電圧ＳｕｂＶＣＣは、メイン電源線Ｌ９１の電
圧レベルＶＣＣより低いレベル（ＶＣＣ−α）であり、
サブ接地線Ｌ９４の電圧ＳｕｂＶＳＳは、メイン接地線
Ｌ９３の電圧レベルＶＳＳより高いレベル（ＶＳＳ＋
β）にある。As described above, in the conventional hierarchical power supply system immediately after the transition from the standby cycle to the active cycle, the voltage SubVCC of the sub power supply line L92 is changed to the voltage level VCC of the main power supply line L91. Lower level (VCC-α)
The voltage SubVSS of the sub ground line L94 is higher than the voltage level VSS of the main ground line L93 (VSS +
β).
【００２０】すなわち、スタンバイサイクルからアクテ
ィブサイクルに遷移した直後、メイン電源線Ｌ９１とサ
ブ接地線Ｌ９４との電位差およびサブ電源線Ｌ９２とメ
イン接地線Ｌ９３との電位差はともに、内部回路（イン
バータＸ１、Ｘ２、…）の動作を確保するために必要と
される電位差より小さい。そして、これらの電位差が、
内部回路（インバータＸ１、Ｘ２、…）の動作を確保す
るために必要とされる所望の電位差に回復するまでには
若干の時間が必要となる。That is, immediately after the transition from the standby cycle to the active cycle, the potential difference between the main power supply line L91 and the sub ground line L94 and the potential difference between the sub power supply line L92 and the main ground line L93 are both changed by the internal circuits (inverters X1 and X2). ,...) Are smaller than the potential difference required to secure the operation. And these potential differences are
It takes some time to recover to the desired potential difference required to secure the operation of the internal circuits (inverters X1, X2,...).
【００２１】このため、従来の階層電源システムを用い
た場合、内部回路の出力が確定するまでに時間がかると
いう問題があった。また、半導体集積回路装置にこのよ
うな従来の階層電源システムを採用した場合、アクセス
時間が長くなるという問題が生じる。Therefore, when the conventional hierarchical power supply system is used, there is a problem that it takes time until the output of the internal circuit is determined. In addition, when such a conventional hierarchical power supply system is employed in a semiconductor integrated circuit device, there is a problem that an access time becomes long.
【００２２】それゆえ、本発明の目的は、かかる問題を
解決するためになされたものであり、その目的は、低消
費電流かつ高速動作が可能な半導体集積回路装置を提供
することである。Therefore, an object of the present invention is to solve such a problem, and an object of the present invention is to provide a semiconductor integrated circuit device which can operate with low current consumption and high speed.
【００２３】[0023]
【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、メイン電源線と、サブ電源線と、アクテ
ィブサイクルにおいて、メイン電源線とサブ電源線とを
電気的に結合し、スタンバイサイクルにおいて、メイン
電源線とサブ電源線とを電気的に非結合する結合手段
と、メイン電源線上の電圧を動作電源電圧として動作
し、与えられた入力に対して所定の論理処理を施して出
力する第１の論理ゲートと、サブ電源線上の電圧を動作
電源電圧として動作し、与えられた入力に対して所定の
論理処理を施して出力する第２の論理ゲートとを含む論
理回路と、スタンバイサイクルからアクティブサイクル
への遷移タイミングにおいて、論理回路の動作を確保す
るために必要とされる所定の動作電源電圧を論理回路に
供給するようにサブ電源線の電圧を制御する電圧制御手
段とを備える。According to a first aspect of the present invention, in a semiconductor integrated circuit device, a main power supply line, a sub power supply line, and an active cycle electrically couple the main power supply line and the sub power supply line to each other. In a cycle, coupling means for electrically uncoupling the main power supply line and the sub power supply line, operating with the voltage on the main power supply line as an operation power supply voltage, performing predetermined logic processing on given input, and outputting A logic circuit including: a first logic gate for performing a logic operation on a voltage on a sub power supply line as an operating power supply voltage; At the transition timing from the cycle to the active cycle, the sub-power supply circuit supplies a predetermined operating power supply voltage required for securing the operation of the logic circuit to the logic circuit. And a voltage control means for controlling the voltage of the line.
【００２４】請求項２に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、電圧制御手
段は、スタンバイサイクルからアクティブサイクルへの
遷移タイミングにおいて、サブ電源線の電圧を、論理回
路の動作を確保するために必要とされる高電位側の所定
の動作電源電圧より高い電圧レベルに上げるレベル調整
手段を含む。A semiconductor integrated circuit device according to a second aspect is the semiconductor integrated circuit device according to the first aspect, wherein the voltage control means controls the voltage of the sub power supply line at the transition timing from the standby cycle to the active cycle. Level adjusting means for raising the voltage to a voltage level higher than a predetermined high-potential-side operation power supply voltage required for ensuring the operation of the logic circuit is included.
【００２５】請求項３に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、電圧制御手
段は、スタンバイサイクルからアクティブサイクルへの
遷移タイミングにおいて、サブ電源線の電圧を、論理回
路の動作を確保するために必要とされる低電位側の所定
の動作電源電圧より低い電圧レベルに下げるレベル調整
手段を含む。A semiconductor integrated circuit device according to a third aspect is the semiconductor integrated circuit device according to the first aspect, wherein the voltage control means controls the voltage of the sub power supply line at a transition timing from the standby cycle to the active cycle. Level adjusting means for lowering the voltage to a voltage level lower than a predetermined low-potential-side operation power supply voltage required for ensuring the operation of the logic circuit is included.
【００２６】請求項４に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、メイン電源
線は、論理回路の動作を確保するために必要とされる高
電位側の所定の動作電源電圧に対応する第１のメイン電
源線と、論理回路の動作を確保するために必要とされる
低電位側の所定の動作電源電圧に対応する第２のメイン
電源線とを含み、サブ電源線は、第１のメイン電源線に
対応する第１のサブ電源線と、第２のメイン電源線に対
応する第２のサブ電源線とを含み、結合手段は、第１の
メイン電源線と第１のサブ電源線とを短絡する第１の結
合回路と、第２のメイン電源線と第２のサブ電源線とを
短絡する第２の結合回路とを含み、第１の論理ゲート
は、第１のメイン電源線の電圧と第２のサブ電源線の電
圧とを動作電源電圧とし、第２の論理ゲートは、第２の
メイン電源線の電圧と第１のサブ電源線の電圧とを動作
電源電圧とし、電圧制御手段は、スタンバイサイクルか
らアクティブサイクルへの遷移タイミングにおいて、第
１のサブ電源線の電圧を、論理回路の動作を確保するた
めに必要とされる高電位側の所定の動作電源電圧より高
い電圧レベルに上げる第１のレベル調整手段と、スタン
バイサイクルからアクティブサイクルへの遷移タイミン
グにおいて、第２のサブ電源線の電圧を、論理回路の動
作を確保するために必要とされる低電位側の所定の動作
電源電圧より低い電圧レベルに下げる第２のレベル調整
手段とを含む。According to a fourth aspect of the present invention, there is provided the semiconductor integrated circuit device according to the first aspect, wherein the main power supply line has a predetermined potential on a high potential side required to secure the operation of the logic circuit. And a second main power supply line corresponding to a predetermined low-potential-side operation power supply voltage required to ensure the operation of the logic circuit, The sub power supply line includes a first sub power supply line corresponding to the first main power supply line, and a second sub power supply line corresponding to the second main power supply line. A first logic circuit including a first coupling circuit for short-circuiting the power supply line and the first sub-power supply line, and a second coupling circuit for short-circuiting the second main power supply line and the second sub-power supply line Converts the voltage of the first main power supply line and the voltage of the second sub power supply line to the operating power supply voltage. Then, the second logic gate uses the voltage of the second main power supply line and the voltage of the first sub power supply line as the operation power supply voltage, and the voltage control means outputs the second logic gate at the transition timing from the standby cycle to the active cycle. First level adjusting means for increasing the voltage of one sub-power supply line to a voltage level higher than a predetermined high-potential-side operation power supply voltage required to ensure the operation of the logic circuit; Level transition means for lowering the voltage of the second sub-power supply line to a voltage level lower than a predetermined low-potential-side operation power supply voltage required to ensure the operation of the logic circuit at the transition timing to And
【００２７】請求項５に係る半導体集積回路装置は、請
求項２に係る半導体集積回路装置であって、スタンバイ
サイクルからアクティブサイクルへの遷移タイミングに
おいてＨレベルに立上がる制御信号を発生する制御信号
発生手段をさらに備え、結合手段は、制御信号に応答し
てメイン電源線とサブ電源線とを結合する結合素子を含
み、レベル調整手段は、メイン電源線とサブ電源線との
間に配置され、制御信号に応答してオン状態となるＮＭ
ＯＳトランジスタを含む。A semiconductor integrated circuit device according to a fifth aspect of the present invention is the semiconductor integrated circuit device according to the second aspect, wherein a control signal generating a control signal rising to an H level at a transition timing from a standby cycle to an active cycle. Means for coupling the main power supply line and the sub power supply line in response to a control signal, the level adjustment means being disposed between the main power supply line and the sub power supply line; NM that is turned on in response to a control signal
Includes OS transistor.
【００２８】請求項６に係る半導体集積回路装置は、請
求項３に係る半導体集積回路装置であって、スタンバイ
サイクルからアクティブサイクルへの遷移タイミングに
おいてＬレベルに立下がる制御信号を発生する制御信号
発生手段をさらに備え、結合手段は、制御信号に応答し
てメイン電源線とサブ電源線とを結合する結合素子を含
み、レベル調整手段は、メイン電源線と前記サブ電源線
との間に配置され、制御信号に応答してオン状態となる
ＰＭＯＳトランジスタを含む。A semiconductor integrated circuit device according to a sixth aspect of the present invention is the semiconductor integrated circuit device according to the third aspect, wherein a control signal generating a control signal falling to an L level at a transition timing from a standby cycle to an active cycle. Means for coupling a main power supply line and a sub power supply line in response to a control signal, wherein the level adjustment means is disposed between the main power supply line and the sub power supply line. , A PMOS transistor which is turned on in response to a control signal.
【００２９】請求項７に係る半導体集積回路装置は、請
求項４に係る半導体集積回路装置であって、スタンバイ
サイクルからアクティブサイクルへの遷移タイミングに
おいてＬレベルに立下がる制御信号を発生する制御信号
発生手段をさらに備え、第１の結合回路は、制御信号に
応答して第１のメイン電源線と第１のサブ電源線とを結
合し、第２の結合回路は、制御信号に応答して前記第２
のメイン電源線と前記第２のサブ電源線とを結合し、第
１のレベル調整手段は、第１のメイン電源線と第１のサ
ブ電源線との間に配置され、制御信号に応答してオン状
態となるＮＭＯＳトランジスタを含み、第２のレベル調
整手段は、第２のメイン電源線と第２のサブ電源線との
間に配置され、制御信号を反転した信号に応答してオン
状態となるＰＭＯＳトランジスタを含む。A semiconductor integrated circuit device according to a seventh aspect is the semiconductor integrated circuit device according to the fourth aspect, wherein a control signal generating a control signal falling to an L level at a transition timing from a standby cycle to an active cycle is generated. Means, the first coupling circuit coupling the first main power supply line and the first sub power supply line in response to a control signal, and the second coupling circuit responding to the control signal in response to the control signal. Second
And the second sub power supply line, the first level adjusting means is arranged between the first main power supply line and the first sub power supply line, and responds to a control signal. The second level adjusting means is disposed between the second main power supply line and the second sub power supply line, and is turned on in response to a signal obtained by inverting the control signal. Including a PMOS transistor.
【００３０】請求項８に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、行列状に配
置される複数のメモリセルと、メモリセルを選択する処
理を行うための論理回路を含む複数の内部回路とをさら
に備え、制御信号発生手段は、複数の内部回路のそれぞ
れに対して、対応する動作タイミングに応答して対応す
る制御信号を発生する。The semiconductor integrated circuit device according to claim 8 is the semiconductor integrated circuit device according to claim 7, wherein a plurality of memory cells arranged in a matrix and a logic for performing a process of selecting the memory cells are provided. And a plurality of internal circuits including a circuit, wherein the control signal generating means generates a corresponding control signal for each of the plurality of internal circuits in response to a corresponding operation timing.
【００３１】[0031]
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における階層電源システムについて図１および図
２を用いて説明する。図１は、本発明の実施の形態１に
おける階層電源システムの構成の一例を説明するための
図であり、図２は、図１に示す階層電源システムと内部
回路との関係を示す図である。図１においては、内部回
路として、縦続接続されたインバータＸ１、Ｘ２、Ｘ３
およびＸ４を代表的に示す。[First Embodiment] A hierarchical power supply system according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram illustrating an example of a configuration of a hierarchical power supply system according to Embodiment 1 of the present invention, and FIG. 2 is a diagram illustrating a relationship between the hierarchical power supply system illustrated in FIG. 1 and internal circuits. . In FIG. 1, cascaded inverters X1, X2, X3 are used as internal circuits.
And X4 are representatively shown.
【００３２】インバータＸ１、Ｘ２、Ｘ３およびＸ４は
それぞれ、ＰＭＯＳトランジスタＰ２およびＮＭＯＳト
ランジスタＮ２を含み、ＣＭＯＳインバータの構成を備
える。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトラン
ジスタＮ２は、しきい値が低い。図１および図２におい
て記号（Ｈ）、（Ｌ）は、スタンバイサイクルにおい
て、各インバータが受ける信号を示している。Inverters X1, X2, X3 and X4 each include a PMOS transistor P2 and an NMOS transistor N2 and have a CMOS inverter configuration. The threshold values of the PMOS transistor P2 and the NMOS transistor N2 are low. Symbols (H) and (L) in FIGS. 1 and 2 indicate signals received by each inverter in the standby cycle.
【００３３】インバータＸ１〜Ｘ４に対して、動作電源
電圧を印加するために、メイン電源線Ｌ１、サブ電源線
Ｌ２、メイン接地線Ｌ３、およびサブ接地線Ｌ４を配置
する。In order to apply an operating power supply voltage to inverters X1 to X4, main power supply line L1, sub power supply line L2, main ground line L3, and sub ground line L4 are arranged.
【００３４】奇数段のインバータＸ１、…は、一方の動
作電源ノードが動作電源ノード（高電位を受けるノー
ド）が、メイン電源線Ｌ１に接続され、他方の動作電源
ノード（低電位を受けるノード）が、サブ電源線Ｌ４に
接続されている。In the odd-numbered stages of inverters X1,..., One of the operation power supply nodes is connected to the main power supply line L1, and the other operation power supply node (node receiving the low potential) is connected to the main power supply line L1. Are connected to the sub power supply line L4.
【００３５】偶数段のインバータＸ２、…は、一方の動
作電源ノード（高電位を受けるノード）が、サブ電源線
Ｌ２に接続され、他方の動作電源ノード（低電位を受け
るノード）がメイン接地線Ｌ３に接続されている。In the even-numbered inverters X2,..., One operation power supply node (node receiving high potential) is connected to sub power supply line L2, and the other operation power supply node (node receiving low potential) is connected to main ground line. L3.
【００３６】図１では、インバータＸ１およびＸ３は、
メイン電源線Ｌ１とサブ接地線Ｌ４との間に接続され
る。また、インバータＸ２およびＸ４は、サブ電源線Ｌ
２とメイン接地線Ｌ３との間に接続される。In FIG. 1, inverters X1 and X3 are
Connected between main power supply line L1 and sub-ground line L4. Inverters X2 and X4 are connected to sub power line L
2 and the main ground line L3.
【００３７】メイン電源線Ｌ１は、電源電位ＶＣＣの供
給を受ける。メイン接地線Ｌ３は、接地電位ＶＳＳの供
給を受ける。メイン電源線Ｌ１の電圧を電圧ＶＣＣ、サ
ブ電源線Ｌ２の電圧を電圧ＳｕｂＶＣＣ、メイン接地線
Ｌ３の電圧を電圧ＶＳＳ、サブ接地線Ｌ４の電圧を電圧
ＳｕｂＶＳＳとそれぞれ記す。Main power supply line L1 receives supply of power supply potential VCC. Main ground line L3 receives supply of ground potential VSS. The voltage of the main power supply line L1 is referred to as voltage VCC, the voltage of the sub power supply line L2 is referred to as voltage SubVCC, the voltage of the main ground line L3 is referred to as voltage VSS, and the voltage of the sub ground line L4 is referred to as voltage SubVSS.
【００３８】メイン電源線Ｌ１とサブ電源線Ｌ２との間
には、メイン電源線Ｌ１とサブ電源線Ｌ２とを電気的に
接続する結合回路としてスイッチトランジスタＰ０（Ｐ
ＭＯＳトランジスタ）を配置する。インバータ１０７
は、階層電源制御信号φを反転した階層電源制御信号／
φを出力する。スイッチトランジスタＰ０は、階層電源
制御信号／φに応答して、オン／オフする。A switch transistor P0 (P) is provided between the main power supply line L1 and the sub power supply line L2 as a coupling circuit for electrically connecting the main power supply line L1 and the sub power supply line L2.
MOS transistors). Inverter 107
Is the hierarchical power control signal /
Output φ. Switch transistor P0 turns on / off in response to hierarchical power supply control signal / φ.
【００３９】メイン接地線Ｌ３とサブ接地線Ｌ４との間
には、階層電源制御信号φに応答して、メイン接地線Ｌ
３とサブ接地線Ｌ４とを電気的に接続するための結合回
路としてスイッチトランジスタＮ０（ＮＭＯＳトランジ
スタ）を配置する。スイッチトランジスタＮ０は、階層
電源制御信号φに応答して、オン／オフする。In response to the hierarchical power supply control signal φ, the main ground line L3 is connected between the main ground line L3 and the sub ground line L4.
A switch transistor N0 (NMOS transistor) is arranged as a coupling circuit for electrically connecting the third and sub-ground lines L4. The switch transistor N0 turns on / off in response to the hierarchical power supply control signal φ.
【００４０】メイン電源線Ｌ１とサブ電源線Ｌ２との間
にはさらに、ＮＭＯＳトランジスタＮ１を配置する。メ
イン接地線Ｌ３とサブ接地線Ｌ４との間にはさらに、Ｐ
ＭＯＳトランジスタＰ１を配置する。An NMOS transistor N1 is further arranged between the main power supply line L1 and the sub power supply line L2. A further P is provided between the main ground line L3 and the sub ground line L4.
The MOS transistor P1 is arranged.
【００４１】ＮＭＯＳトランジスタＮ１は、階層電源制
御信号φに応答して、オン／オフする。ＰＭＯＳトラン
ジスタＰ１は、インバータ１０７の出力する階層電源制
御信号／φに応答して、オン／オフする。The NMOS transistor N1 turns on / off in response to the hierarchical power supply control signal φ. PMOS transistor P1 is turned on / off in response to hierarchical power supply control signal / φ output from inverter 107.
【００４２】ＮＭＯＳトランジスタＮ１により、スタン
バイサイクルからアクティブサイクルへの遷移の直後に
おけるメイン電源線Ｌ１とサブ電源線Ｌ２との電位差を
調整する。ＰＭＯＳトランジスタＰ１により、スタンバ
イサイクルからアクティブサイクルへの遷移の直後にお
けるメイン接地線Ｌ３とサブ接地線Ｌ４との電位差を調
整する。The potential difference between the main power supply line L1 and the sub power supply line L2 immediately after the transition from the standby cycle to the active cycle is adjusted by the NMOS transistor N1. The PMOS transistor P1 adjusts the potential difference between the main ground line L3 and the sub ground line L4 immediately after the transition from the standby cycle to the active cycle.
【００４３】スタンバイサイクルからアクティブサイク
ルに遷移に伴い、ＮＭＯＳトランジスタＮ１およびＰＭ
ＯＳトランジスタＰ１は、ＭＯＳキャパシタとして機能
する。With the transition from the standby cycle to the active cycle, the NMOS transistors N1 and PM
The OS transistor P1 functions as a MOS capacitor.
【００４４】次に、図１に示す階層電源システムの動作
を、タイミングチャートである図３を用いて説明する。
図３は、図１に示す階層電源システムの動作を説明する
ためのタイミングチャートである。Next, the operation of the hierarchical power supply system shown in FIG. 1 will be described with reference to a timing chart of FIG.
FIG. 3 is a timing chart for explaining the operation of the hierarchical power supply system shown in FIG.
【００４５】スタンバイサイクルへの遷移時点（図３に
おけるｔ１、ｔ３）において、階層電源制御信号φをＬ
レベルに設定する。これを受けて、スイッチトランジス
タＰ０およびＮ０はオフする。メイン電源線Ｌ１とサブ
電源線Ｌ２とは、カットオフする。メイン接地線Ｌ３と
サブ接地線Ｌ４とは、カットオフする。At the time of transition to the standby cycle (t1, t3 in FIG. 3), the hierarchical power supply control signal φ is set to L level.
Set to level. In response, switch transistors P0 and N0 are turned off. The main power supply line L1 and the sub power supply line L2 are cut off. The main ground line L3 and the sub ground line L4 are cut off.
【００４６】サブ電源線Ｌ２の電位ＳｕｂＶＣＣは、メ
イン電源線Ｌ１の電位ＶＣＣから徐々に低下していき、
電位値αだけ低下した（ＶＣＣ−α）レベルになる。サ
ブ接地線Ｌ４の電位ＳｕｂＶＳＳは、メイン接地線Ｌ３
の電位ＶＳＳから徐々に高くなり、電位値βだけ高い
（ＶＳＳ＋β）レベルになる。これにより、スタンバイ
サイクルにおけるリーク電流が、抑制される。The potential SubVCC of the sub power supply line L2 gradually decreases from the potential VCC of the main power supply line L1,
The level becomes (VCC-α) reduced by the potential value α. The potential SubVSS of the sub ground line L4 is equal to the main ground line L3
Gradually rises from the potential VSS, and becomes higher (VSS + β) by the potential value β. Thereby, the leak current in the standby cycle is suppressed.
【００４７】なお、この電位値α、βは、回路構成の中
のＰＭＯＳトランジスタとスイッチトランジスタとのト
ランジスタ幅Ｗとしきい値とをパラメータとした関数で
決定される。The potential values α and β are determined by a function using the transistor width W of the PMOS transistor and the switch transistor in the circuit configuration and the threshold value as parameters.
【００４８】スタンバイサイクルからアクティブサイク
ルへの遷移（時刻ｔ２）において、階層電源制御信号φ
をＨレベルに設定する。これを受けて、スイッチトラン
ジスタＰ０およびＮ０は、オン状態になる。メイン電源
線Ｌ１とサブ電源線Ｌ２とが、ショートする。メイン接
地線Ｌ３とサブ接地線Ｌ４とが、ショートする。In the transition from the standby cycle to the active cycle (time t2), the hierarchical power supply control signal φ
Is set to the H level. In response, switch transistors P0 and N0 are turned on. The main power supply line L1 and the sub power supply line L2 are short-circuited. The main ground line L3 and the sub ground line L4 are short-circuited.
【００４９】サブ電源線Ｌ２の電圧ＳｕｂＶＣＣが、メ
イン電源線Ｌ１の電圧ＶＣＣに充電される。サブ接地線
Ｌ４の電圧ＳｕｂＶＳＳが、メイン接地線Ｌ３の電圧Ｖ
ＳＳに放電される。The voltage SubVCC of the sub power supply line L2 is charged to the voltage VCC of the main power supply line L1. The voltage SubVSS of the sub ground line L4 is equal to the voltage V of the main ground line L3.
Discharged to SS.
【００５０】スタンバイサイクルからアクティブサイク
ルへの遷移直後、ＰＭＯＳトランジスタＰ１は、Ｈレベ
ルからＬレベルになる信号に応答してオンする。この結
果、ＰＭＯＳトランジスタＰ１のゲート容量により、サ
ブ電源線Ｌ２の電位ＳｕｂＶＣＣが、過渡的にメイン電
源線Ｌ１の電位ＶＣＣよりも高くなる。これ以降、サブ
電源線Ｌ２の電位ＳｕｂＶＣＣは、メイン電源線Ｌ１の
電位ＶＣＣになる。Immediately after the transition from the standby cycle to the active cycle, the PMOS transistor P1 is turned on in response to a signal going from H level to L level. As a result, the potential SubVCC of the sub power supply line L2 transiently becomes higher than the potential VCC of the main power supply line L1 due to the gate capacitance of the PMOS transistor P1. Thereafter, the potential SubVCC of the sub power supply line L2 becomes the potential VCC of the main power supply line L1.
【００５１】スタンバイサイクルからアクティブサイク
ルへの遷移直後、ＮＭＯＳトランジスタＮ１は、Ｌレベ
ルからＨレベルになる信号に応答して、オンする。この
結果、ＮＭＯＳトランジスタＮ１のゲート容量により、
サブ接地線Ｌ４の電位ＳｕｂＶＳＳが、過渡的にメイン
接地線Ｌ３の電位ＶＳＳよりも低くなる。これ以降、サ
ブ接地線Ｌ４の電位ＳｕｂＶＳＳは、メイン接地線Ｌ３
の電位ＶＳＳになる。Immediately after the transition from the standby cycle to the active cycle, the NMOS transistor N1 turns on in response to the signal going from L level to H level. As a result, due to the gate capacitance of the NMOS transistor N1,
The potential SubVSS of the sub ground line L4 transiently becomes lower than the potential VSS of the main ground line L3. Thereafter, the potential SubVSS of the sub ground line L4 is changed to the main ground line L3
Potential VSS.
【００５２】すなわち、スタンバイサイクルからアクテ
ィブサイクルへの遷移直後において、ＮＭＯＳトランジ
スタＮ１により、サブ電源線Ｌ２の電圧ＳｕｂＶＣＣを
動作電源電圧ＶＣＣよりも高いレベルにたたき上げる。
また、ＰＭＯＳトランジスタＰ１により、サブ接地線Ｌ
４の電圧ＳｕｂＶＳＳを動作電源電圧ＶＳＳより低いレ
ベルにたたき下げる。That is, immediately after the transition from the standby cycle to the active cycle, the voltage SubVCC of the sub power supply line L2 is raised to a level higher than the operation power supply voltage VCC by the NMOS transistor N1.
The PMOS transistor P1 allows the sub ground line L
4 is dropped to a level lower than the operating power supply voltage VSS.
【００５３】このように構成することにより、スタンバ
イサイクルからアクティブサイクルへの遷移した（時刻
ｔ２〜）場合、サブ電源線Ｌ２およびサブ接地線Ｌ４の
それぞれの電位が所望の電源電位に回復するための時間
が短縮される。With this configuration, when the transition from the standby cycle to the active cycle (time t2), the respective potentials of sub power supply line L2 and sub ground line L4 are restored to the desired power supply potential. Time is reduced.
【００５４】これにより、アクティブサイクルへの遷移
直後、高速に、メイン電源線Ｌ１およびサブ接地線Ｌ
４、ならびにサブ電源線Ｌ２およびメイン接地線Ｌ３の
それぞれにおいて、正常動作に必要とされる電位差が確
保されることになる。したがって、内部回路における高
速動作および低消費電流を保証される。Thus, immediately after the transition to the active cycle, the main power supply line L1 and the sub ground line L
4, and a potential difference required for normal operation is secured in each of the sub power supply line L2 and the main ground line L3. Therefore, high-speed operation and low current consumption in the internal circuit are guaranteed.
【００５５】［実施の形態２］本発明の実施の形態２に
おける半導体集積回路装置について図４を用いて説明す
る。図４は、本発明の実施の形態２における半導体集積
回路装置１０００の全体構成を示すブロック図である。
図４に示す半導体集積回路装置１０００は、図１で説明
した階層電源システムを備える。Second Embodiment A semiconductor integrated circuit device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a block diagram showing an overall configuration of a semiconductor integrated circuit device 1000 according to the second embodiment of the present invention.
The semiconductor integrated circuit device 1000 shown in FIG. 4 includes the hierarchical power supply system described in FIG.
【００５６】図４に示す半導体集積回路装置１０００
は、タイミングレジスタ２、アドレスバッファ４、ロウ
プリデコーダ６、コラムプリデコーダ８、ロウデコーダ
１０、コラムデコーダ１２、メモリセルアレイ１４、階
層電源コントローラ３００、およびデータ入出力バッフ
ァ１６を備える。Semiconductor integrated circuit device 1000 shown in FIG.
Includes a timing register 2, an address buffer 4, a row predecoder 6, a column predecoder 8, a row decoder 10, a column decoder 12, a memory cell array 14, a hierarchical power supply controller 300, and a data input / output buffer 16.
【００５７】メモリセルアレイ１４は、行列状に配置さ
れる複数のメモリセルから構成される。タイミングレジ
スタ２は、外部から信号（外部ロウアドレスストローブ
信号／ＲＡＳ、外部コラムアドレスストローブ信号／Ｃ
ＡＳ、外部チップセレクト信号／ＣＳ、外部ライトイネ
ーブル信号／ＷＥ、外部クロック信号ＣＬＫ、外部クロ
ックイネーブル信号ＣＫＥ等）を受けて、対応する制御
信号を出力する。The memory cell array 14 is composed of a plurality of memory cells arranged in a matrix. The timing register 2 receives external signals (external row address strobe signal / RAS, external column address strobe signal / C).
AS, an external chip select signal / CS, an external write enable signal / WE, an external clock signal CLK, an external clock enable signal CKE, etc.) and output a corresponding control signal.
【００５８】アドレスバッファ４は、外部アドレス信号
Ａ０〜Ａｉに応答して、内部アドレス信号を出力する。
ロウプリデコーダ６は、アドレスバッファ４の出力に基
づき、ロウ系のプリデコード信号を出力する。コラムプ
リデコーダ８は、アドレスバッファ４の出力に基づき、
コラム系のプリデコード信号を出力する。Address buffer 4 outputs an internal address signal in response to external address signals A0-Ai.
The row predecoder 6 outputs a row predecode signal based on the output of the address buffer 4. The column predecoder 8 is based on the output of the address buffer 4
Outputs a column-based predecode signal.
【００５９】ロウデコーダ１０は、ロウプリデコーダ６
の出力に基づき、メモリセルアレイ１４におけるワード
線を選択状態にする。コラムデコーダ１２は、コラムプ
リデコーダ８の出力に基づき、メモリセルアレイ１４に
おけるコラム選択線を選択状態にする。The row decoder 10 includes a row predecoder 6
, The word line in the memory cell array 14 is selected. Column decoder 12 sets a column selection line in memory cell array 14 to a selected state based on the output of column predecoder 8.
【００６０】データ入出力バッファ１６は、データＩ／
ＯピンＤＱ０〜ＤＱｎとメモリセルアレイ１４との間で
信号の授受を行う。The data input / output buffer 16 stores the data I /
Signals are transmitted and received between the O pins DQ0 to DQn and the memory cell array 14.
【００６１】たとえば、コラムデコーダ１２を構成する
内部回路に対して、図１に示す階層電源システムを適用
する。コラムデコーダ１２の動作時およびコラム選択線
の活性時をアクティブサイクル、それ以外をスタンバイ
サイクルとする。For example, the hierarchical power supply system shown in FIG. 1 is applied to an internal circuit forming column decoder 12. The active cycle is when the column decoder 12 is operating and the column selection line is active, and the rest is the standby cycle.
【００６２】コラムデコーダ１２の活性・ 非活性は、タ
イミングレジスタ２からコラム系の回路に対して出力さ
れる書込・読出制御信号Ｒｅａｄ／Ｗｒｉｔｅで制御さ
れる。そこで、この書込・読出制御信号Ｒｅａｄ／Ｗｒ
ｉｔｅを、階層電源制御信号φとして使用する。The activation / inactivation of the column decoder 12 is controlled by a write / read control signal Read / Write output from the timing register 2 to a column circuit. Therefore, the write / read control signal Read / Wr
item is used as the hierarchical power supply control signal φ.
【００６３】図５は、本発明の実施の形態２における階
層電源システムの要部の構成を示す図である。図５に示
すように、階層電源コントローラ３００は、タイミング
レジスタ２から受ける書込・読出制御信号Ｒｅａｄ／Ｗ
ｒｉｔｅに応答して、メイン電源線Ｌ１およびサブ電源
線Ｌ２をショートし、メイン接地線Ｌ３およびサブ接地
線Ｌ４をショートする。また階層電源コントローラ３０
０は、タイミングレジスタ２から受ける書込・読出制御
信号Ｒｅａｄ／Ｗｒｉｔｅに応答して、サブ電源線Ｌ２
の電圧ＳｕｂＶＣＣを電源電位ＶＣＣ以上に上げ、サブ
接地線Ｌ４の電圧ＳｕｂＶＳＳを接地電位ＶＳＳ以下に
下げる。FIG. 5 is a diagram showing a configuration of a main part of the hierarchical power supply system according to the second embodiment of the present invention. As shown in FIG. 5, the hierarchical power supply controller 300 receives the write / read control signal Read / W from the timing register 2.
In response to write, the main power supply line L1 and the sub power supply line L2 are short-circuited, and the main ground line L3 and the sub ground line L4 are short-circuited. The hierarchical power supply controller 30
0 is in response to the write / read control signal Read / Write received from the timing register 2,
Is raised above the power supply potential VCC, and the voltage SubVSS of the sub-ground line L4 is lowered below the ground potential VSS.
【００６４】図６は、本発明の実施の形態２におけるコ
ラムデコーダ１２と階層電源システムとの関係をしめす
図である。図中に示す記号（Ｈ）、（Ｌ）は、スタンバ
イサイクルにおける各素子への入力信号を示す。FIG. 6 is a diagram showing a relationship between the column decoder 12 and the hierarchical power supply system according to the second embodiment of the present invention. Symbols (H) and (L) shown in the figure indicate input signals to each element in the standby cycle.
【００６５】図６に示すように、コラムデコーダ１２
は、ＮＡＮＤ回路２０１、およびインバータ２０３を含
む。ＮＡＮＤ回路２０１は、コラムプリデコーダ８の出
力するプリデコード信号を受ける。インバータ２０３
は、ＮＡＮＤ回路２０１の出力を受けてこれを反転す
る。コラム選択線ＣＳＬは、インバータ２０３の出力を
受ける。As shown in FIG. 6, the column decoder 12
Includes a NAND circuit 201 and an inverter 203. NAND circuit 201 receives a predecode signal output from column predecoder 8. Inverter 203
Receives the output of the NAND circuit 201 and inverts it. Column select line CSL receives the output of inverter 203.
【００６６】コラム選択線ＣＳＬは、スタンバイサイク
ルにおいてＬレベルである。ドライバ（インバータ２０
３）の電源にはサブ電源線の電圧ＳｕｂＶＣＣを、デコ
ーダ（ＮＡＮＤ回路２０１）のグランド側にはサブ接地
線の電圧ＳｕｂＶＳＳを使用する。Column select line CSL is at the L level in the standby cycle. Driver (Inverter 20
The power supply of 3) uses the voltage SubVCC of the sub power supply line, and the ground side of the decoder (NAND circuit 201) uses the voltage SubVSS of the sub ground line.
【００６７】従来の半導体集積回路装置では、書込・読
出制御信号Ｒｅａｄ／Ｗｒｉｔｅをトリガとして、階層
電源とコラム選択線とを制御する必要があるため、サブ
電源線Ｌ２およびサブ接地線Ｌ４のそれぞれにおける電
位回復時間を待つだけの時間がとれない。In the conventional semiconductor integrated circuit device, it is necessary to control the hierarchical power supply and the column selection line by using the write / read control signal Read / Write as a trigger, so that each of the sub power supply line L2 and the sub ground line L4 is required. Time to wait for the potential recovery time at
【００６８】しかし、本発明の実施の形態２における半
導体集積回路装置１０００によれば、スタンバイサイク
ルからアクティブサイクルへの遷移の瞬時に、サブ電源
線Ｌ２およびサブ接地線Ｌ４の電位を回復することがで
きる。このため、コラム選択線を遅延なしに活性化する
ことができるため、動作速度を確保することが可能とな
る。また、スタンバイサイクルにおいては、コラムデコ
ーダ１２でのリーク電流を低減することが可能となる。
なお、コラム系の回路に限らず、ロラ系の回路に対して
も適用可能である。However, according to semiconductor integrated circuit device 1000 of the second embodiment of the present invention, the potential of sub power supply line L2 and sub ground line L4 can be restored at the moment of transition from the standby cycle to the active cycle. it can. Therefore, the column selection line can be activated without delay, and the operation speed can be secured. Further, in the standby cycle, it is possible to reduce the leak current in the column decoder 12.
Note that the present invention is not limited to a column circuit, and can be applied to a roller circuit.
【００６９】今回開示された実施の形態は、すべての点
で例示であって、制限的なものでない。本発明の範囲
は、上記した説明ではなくて特許請求の範囲によって例
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。The embodiment disclosed this time is an example in all respects, and is not restrictive. The scope of the present invention is exemplified by the appended claims rather than the above description, and is intended to include all modifications within the meaning and scope equivalent to the appended claims.
【００７０】[0070]
【発明の効果】請求項１に係る半導体集積回路装置によ
れば、階層電源システムを用いて、論理回路に与える電
源電圧を制御することにより、スタンバイサイクルにお
けるリーク電流を低減させることができる。また、サブ
電源線の電位を調整して電位回復時間を短縮化させる。
これにより、アクティブサイクルにおける動作電源電圧
を高速に確保することが可能となる。この結果、アクテ
ィブサイクルにおけるロジックの動作速度の低下を防ぐ
ことができる。According to the semiconductor integrated circuit device of the first aspect, the power supply voltage applied to the logic circuit is controlled by using the hierarchical power supply system, so that the leak current in the standby cycle can be reduced. Further, the potential of the sub power supply line is adjusted to shorten the potential recovery time.
This makes it possible to secure the operation power supply voltage in the active cycle at high speed. As a result, it is possible to prevent a decrease in the operation speed of the logic in the active cycle.
【００７１】請求項２に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、アクティブ
サイクルへの遷移タイミングにおいて、サブ電源線の電
位を高電位側の所定の動作電源電圧より高いレベルに上
げる。これにより、サブ電源線の電圧回復時間を短縮化
させることが可能となる。A semiconductor integrated circuit device according to a second aspect is the semiconductor integrated circuit device according to the first aspect, wherein the potential of the sub power supply line is set to a predetermined higher operating power supply voltage at a transition timing to an active cycle. Raise to a higher level. This makes it possible to shorten the voltage recovery time of the sub power supply line.
【００７２】請求項３に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、アクティブ
サイクルへの遷移タイミングにおいて、サブ電源線の電
位を低電位側の所定の動作電源電圧より低いレベルに下
げる。これにより、サブ電源線の電圧回復時間を短縮化
させることが可能となる。A semiconductor integrated circuit device according to a third aspect is the semiconductor integrated circuit device according to the first aspect, wherein at the transition timing to the active cycle, the potential of the sub power supply line is set to a predetermined operating power supply voltage on the low potential side. Lower to a lower level. This makes it possible to shorten the voltage recovery time of the sub power supply line.
【００７３】請求項４に係る半導体集積回路装置は、請
求項１に係る半導体集積回路装置であって、アクティブ
サイクルへの遷移タイミングにおいて、高電位側のサブ
電源線の電位を高電位側の所定の動作電源電圧より高い
レベルに上げる。また、アクティブサイクルへの遷移タ
イミングにおいて、低電位側のサブ電源線の電位を低電
位側の所定の動作電源電圧より低いレベルに下げる。こ
れにより、サブ電源線の電圧回復時間を短縮化させるこ
とが可能となる。A semiconductor integrated circuit device according to a fourth aspect is the semiconductor integrated circuit device according to the first aspect, wherein at the transition timing to the active cycle, the potential of the sub-power supply line on the high potential side is changed to a predetermined potential on the high potential side. To a higher level than the operating power supply voltage. Further, at the transition timing to the active cycle, the potential of the sub-power supply line on the low potential side is lowered to a level lower than a predetermined operating power supply voltage on the low potential side. This makes it possible to shorten the voltage recovery time of the sub power supply line.
【００７４】請求項５に係る半導体集積回路装置は、請
求項２に係る半導体集積回路装置であって、アクティブ
サイクルへの遷移タイミングにおいてＭＯＳキャパシタ
として機能するＮＭＯＳトランジスタを設ける。これに
より、アクティブサイクルへの遷移タイミングにおい
て、高電位側のサブ電源線の電位を高電位側の所定の動
作電源電圧より高いレベルにたたき上げることが可能と
なる。A semiconductor integrated circuit device according to a fifth aspect is the semiconductor integrated circuit device according to the second aspect, wherein an NMOS transistor functioning as a MOS capacitor is provided at a transition timing to an active cycle. Thus, at the transition timing to the active cycle, the potential of the sub-power supply line on the high potential side can be raised to a level higher than the predetermined operating power supply voltage on the high potential side.
【００７５】請求項６に係る半導体集積回路装置は、請
求項３に係る半導体集積回路装置であって、アクティブ
サイクルへの遷移タイミングにおいてＭＯＳキャパシタ
として機能するＰＭＯＳトランジスタを設ける。これに
より、アクティブサイクルへの遷移タイミングにおい
て、低電位側のサブ電源線の電位を低電位側の所定の動
作電源電圧より低いレベルにたたき下げることが可能と
なる。A semiconductor integrated circuit device according to a sixth aspect is the semiconductor integrated circuit device according to the third aspect, wherein a PMOS transistor that functions as a MOS capacitor at a transition timing to an active cycle is provided. Thus, at the transition timing to the active cycle, the potential of the sub-power supply line on the low potential side can be knocked down to a level lower than the predetermined operating power supply voltage on the low potential side.
【００７６】請求項７に係る半導体集積回路装置は、請
求項４に係る半導体集積回路装置であって、高電位側に
対して、アクティブサイクルへの遷移タイミングにおい
てＭＯＳキャパシタとして機能するＮＭＯＳトランジス
タを設ける。これにより、アクティブサイクルへの遷移
タイミングにおいて、高電位側のサブ電源線の電位を高
電位側の所定の動作電源電圧より高いレベルにたたき上
げることが可能となる。A semiconductor integrated circuit device according to a seventh aspect is the semiconductor integrated circuit device according to the fourth aspect, wherein an NMOS transistor functioning as a MOS capacitor at a transition timing to an active cycle is provided on the high potential side. . Thus, at the transition timing to the active cycle, the potential of the sub-power supply line on the high potential side can be raised to a level higher than the predetermined operating power supply voltage on the high potential side.
【００７７】さらに、低電位側に対して、アクティブサ
イクルへの遷移タイミングにおいてＭＯＳキャパシタと
して機能するＰＭＯＳトランジスタを設ける。これによ
り、アクティブサイクルへの遷移タイミングにおいて、
低電位側のサブ電源線の電位を低電位側の所定の動作電
源電圧より低いレベルにたたき下げることが可能とな
る。Further, a PMOS transistor functioning as a MOS capacitor at the transition timing to the active cycle is provided on the low potential side. Thereby, at the transition timing to the active cycle,
The potential of the sub-power supply line on the low potential side can be knocked down to a level lower than a predetermined operating power supply voltage on the low potential side.
【００７８】請求項８に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、メモリセル
を選択するための内部回路に対して、アクティブサイク
ルへの遷移タイミングに高速に所定の電源電位を確保で
きる階層電源システムを備えることにより、選択動作に
併せて、内部回路の電源電位を調整する。これにより、
低消費電流および高速動作が可能となる。The semiconductor integrated circuit device according to claim 8 is the semiconductor integrated circuit device according to claim 7, wherein the internal circuit for selecting a memory cell is provided at a high speed at a transition timing to an active cycle. The power supply potential of the internal circuit is adjusted in accordance with the selection operation by providing the hierarchical power supply system that can secure the power supply potential of the internal circuit. This allows
Low current consumption and high-speed operation are possible.
【図１】 本発明の実施の形態１の階層電源システムの
構成の一例を説明するための図である。FIG. 1 is a diagram illustrating an example of a configuration of a hierarchical power supply system according to a first embodiment of the present invention.
【図２】 図１における階層電源システムと内部回路と
の関係を示す図である。FIG. 2 is a diagram showing a relationship between a hierarchical power supply system and internal circuits in FIG.
【図３】 図１に示す階層電源システムの動作を説明す
るためのタイミングチャートである。FIG. 3 is a timing chart for explaining an operation of the hierarchical power supply system shown in FIG. 1;
【図４】 本発明の実施の形態２における半導体集積回
路装置１０００の全体構成を示すブロック図である。FIG. 4 is a block diagram showing an overall configuration of a semiconductor integrated circuit device 1000 according to a second embodiment of the present invention.
【図５】 本発明の実施の形態２における階層電源シス
テムの要部の構成を示す図である。FIG. 5 is a diagram showing a configuration of a main part of a hierarchical power supply system according to a second embodiment of the present invention.
【図６】 本発明の実施の形態２におけるコラムデコー
ダ１２と階層電源システムとの関係を示す図である。FIG. 6 is a diagram showing a relationship between a column decoder 12 and a hierarchical power supply system according to a second embodiment of the present invention.
【図７】 従来の半導体集積回路装置における階層電源
システムの構成を示す図である。FIG. 7 is a diagram showing a configuration of a hierarchical power supply system in a conventional semiconductor integrated circuit device.
【図８】 スタンバイサイクルでの従来の階層電源シス
テムと内部回路との関係を説明するための図である。FIG. 8 is a diagram for explaining a relationship between a conventional hierarchical power supply system and internal circuits in a standby cycle.
【図９】 図７における従来の階層電源システムでの電
源電位の変化を表すタイミングチャートである。9 is a timing chart showing a change in power supply potential in the conventional hierarchical power supply system in FIG.
２ タイミングレジスタ、４ アドレスバッファ、６
ロウプリデコーダ、８コラムプリデコーダ、１０ ロウ
デコーダ、１２ コラムデコーダ、１４ メモリセルア
レイ、１６ データ入出力バッファ、３００ 階層電源
コントローラ、２０１ ＮＡＮＤ回路、１０７，２０
３，Ｘ１〜Ｘ４ インバータ、Ｐ０〜Ｐ２ＰＭＯＳトラ
ンジスタ、Ｎ０〜Ｎ２ ＮＭＯＳトランジスタ、Ｌ１
メイン電源線、Ｌ２ サブ電源線、Ｌ３ メイン接地
線、Ｌ４ サブ接地線、１０００半導体集積回路装置。2 timing register, 4 address buffer, 6
Row predecoder, 8 column predecoder, 10 row decoder, 12 column decoder, 14 memory cell array, 16 data input / output buffer, 300 layer power supply controller, 201 NAND circuit, 107, 20
3, X1 to X4 inverter, P0 to P2 PMOS transistor, N0 to N2 NMOS transistor, L1
Main power line, L2 sub power line, L3 main ground line, L4 sub ground line, 1000 semiconductor integrated circuit devices.
Claims (8)
サブ電源線とを電気的に結合し、スタンバイサイクルに
おいて、前記メイン電源線と前記サブ電源線とを電気的
に非結合する結合手段と、 前記メイン電源線上の電圧を動作電源電圧として動作
し、与えられた入力に対して所定の論理処理を施して出
力する第１の論理ゲートと、前記サブ電源線上の電圧を
動作電源電圧として動作し、与えられた入力に対して所
定の論理処理を施して出力する第２の論理ゲートとを含
む論理回路と、 前記スタンバイサイクルから前記アクティブサイクルへ
の遷移タイミングにおいて、前記論理回路の動作を確保
するために必要とされる所定の動作電源電圧を前記論理
回路に供給するように前記サブ電源線の電圧を制御する
電圧制御手段とを備える、半導体集積回路装置。A main power supply line, a sub power supply line, and an active cycle, wherein the main power supply line and the sub power supply line are electrically coupled to each other, and in a standby cycle, the main power supply line and the sub power supply line are connected to each other. A first logic gate that operates using a voltage on the main power supply line as an operation power supply voltage, performs predetermined logic processing on a given input, and outputs the result; A logic circuit including a second logic gate that operates using a voltage on a power supply line as an operation power supply voltage, performs a predetermined logic process on a given input, and outputs the result, a transition from the standby cycle to the active cycle At the timing, the sub-power supply line is supplied so as to supply a predetermined operation power supply voltage required for securing the operation of the logic circuit to the logic circuit. And a voltage control means for controlling the voltage, the semiconductor integrated circuit device.
の遷移タイミングにおいて、前記サブ電源線の電圧を、
前記論理回路の動作を確保するために必要とされる高電
位側の前記所定の動作電源電圧より高い電圧レベルに上
げるレベル調整手段を含む、請求項１記載の半導体集積
回路装置。2. The method according to claim 1, wherein the voltage control unit changes a voltage of the sub power supply line at a transition timing from the standby cycle to the active cycle.
2. The semiconductor integrated circuit device according to claim 1, further comprising a level adjusting means for raising a voltage level higher than the predetermined operation power supply voltage on a high potential side required for securing the operation of the logic circuit.
の遷移タイミングにおいて、前記サブ電源線の電圧を、
前記論理回路の動作を確保するために必要とされる低電
位側の前記所定の動作電源電圧より低い電圧レベルに下
げるレベル調整手段を含む、請求項１記載の半導体集積
回路装置。3. The method according to claim 2, wherein the voltage control unit changes a voltage of the sub power supply line at a transition timing from the standby cycle to the active cycle.
2. The semiconductor integrated circuit device according to claim 1, further comprising level adjusting means for lowering the voltage level to a voltage level lower than the predetermined operating power supply voltage on a low potential side required for ensuring the operation of the logic circuit.
位側の前記所定の動作電源電圧に対応する第１のメイン
電源線と、 前記論理回路の動作を確保するために必要とされる低電
位側の前記所定の動作電源電圧に対応する第２のメイン
電源線とを含み、 前記サブ電源線は、 前記第１のメイン電源線に対応する第１のサブ電源線
と、 前記第２のメイン電源線に対応する第２のサブ電源線と
を含み、 前記結合手段は、 前記第１のメイン電源線と前記第１のサブ電源線とを結
合する第１の結合回路と、 前記第２のメイン電源線と前記第２のサブ電源線とを結
合する第２の結合回路とを含み、 前記第１の論理ゲートは、 前記第１のメイン電源線の電圧と前記第２のサブ電源線
の電圧とを動作電源電圧とし、 前記第２の論理ゲートは、 前記第２のメイン電源線の電圧と前記第１のサブ電源線
の電圧とを動作電源電圧とし、 前記電圧制御手段は、 前記スタンバイサイクルから前記アクティブサイクルへ
の遷移タイミングにおいて、前記第１のサブ電源線の電
圧を、前記論理回路の動作を確保するために必要とされ
る高電位側の前記所定の動作電源電圧より高い電圧レベ
ルに上げる第１のレベル調整手段と、 前記スタンバイサイクルから前記アクティブサイクルへ
の遷移タイミングにおいて、前記第２のサブ電源線の電
圧を、前記論理回路の動作を確保するために必要とされ
る低電位側の前記所定の動作電源電圧より低い電圧レベ
ルに下げる第２のレベル調整手段とを含む、請求項１記
載の半導体集積回路装置。4. The first main power supply line corresponding to the predetermined high-potential-side operation power supply voltage required for ensuring the operation of the logic circuit, the main power supply line comprising: A second main power supply line corresponding to the predetermined operating power supply voltage on the low potential side required to ensure operation, and the sub power supply line includes a second main power supply line corresponding to the first main power supply line. And a second sub power supply line corresponding to the second main power supply line, wherein the coupling unit couples the first main power supply line and the first sub power supply line. A first coupling circuit that couples the second main power supply line and the second sub power supply line, and wherein the first logic gate comprises: a first main power supply; A line voltage and a voltage of the second sub power supply line as an operation power supply voltage; The second logic gate uses the voltage of the second main power supply line and the voltage of the first sub power supply line as an operation power supply voltage, and the voltage control means changes from the standby cycle to the active cycle. At a timing, a first level adjusting means for raising the voltage of the first sub power supply line to a voltage level higher than the predetermined operating power supply voltage on the high potential side required to secure the operation of the logic circuit In the transition timing from the standby cycle to the active cycle, the voltage of the second sub power supply line is changed to the predetermined operating power supply voltage on the low potential side required to secure the operation of the logic circuit. 2. The semiconductor integrated circuit device according to claim 1, further comprising second level adjusting means for lowering the voltage to a lower voltage level.
ィブサイクルへの遷移タイミングにおいてＨレベルに立
上がる制御信号を発生する制御信号発生手段をさらに備
え、 前記結合手段は、 前記制御信号に応答して前記メイン電源線と前記サブ電
源線とを結合する結合素子を含み、 前記レベル調整手段は、 前記メイン電源線と前記サブ電源線との間に配置され、
前記制御信号に応答してオン状態となるＮＭＯＳトラン
ジスタを含む、請求項２記載の半導体集積回路装置。5. A control signal generating means for generating a control signal which rises to an H level at a transition timing from the standby cycle to the active cycle, wherein the coupling means responds to the control signal. A coupling element for coupling a line and the sub power supply line, wherein the level adjusting unit is disposed between the main power supply line and the sub power supply line;
3. The semiconductor integrated circuit device according to claim 2, further comprising an NMOS transistor which is turned on in response to said control signal.
ィブサイクルへの遷移タイミングにおいてＬレベルに立
下がる制御信号を発生する制御信号発生手段をさらに備
え、 前記結合手段は、 前記制御信号に応答して前記メイン電源線と前記サブ電
源線とを結合する結合素子を含み、 前記レベル調整手段は、 前記メイン電源線と前記サブ電源線との間に配置され、
前記制御信号に応答してオン状態となるＰＭＯＳトラン
ジスタを含む、請求項３記載の半導体集積回路装置。6. A control signal generating means for generating a control signal falling to an L level at a transition timing from said standby cycle to said active cycle, said coupling means comprising: a main power supply in response to said control signal. A coupling element for coupling a line and the sub power supply line, wherein the level adjusting unit is disposed between the main power supply line and the sub power supply line;
4. The semiconductor integrated circuit device according to claim 3, further comprising a PMOS transistor which is turned on in response to said control signal.
ィブサイクルへの遷移タイミングにおいてＨレベルに立
上がる制御信号を発生する制御信号発生手段をさらに備
え、 前記第１の結合回路は、 前記制御信号に応答して前記第１のメイン電源線と前記
第１のサブ電源線とを結合し、 前記第２の結合回路は、 前記制御信号に応答して前記第２のメイン電源線と前記
第２のサブ電源線とを結合し、 前記第１のレベル調整手段は、 前記第１のメイン電源線と前記第１のサブ電源線との間
に配置され、前記制御信号に応答してオン状態となるＮ
ＭＯＳトランジスタを含み、 前記第２のレベル調整手段は、 前記第２のメイン電源線と前記第２のサブ電源線との間
に配置され、前記制御信号を反転した信号に応答してオ
ン状態となるＰＭＯＳトランジスタを含む、請求項４記
載の半導体集積回路装置。7. A control signal generating means for generating a control signal rising to an H level at a transition timing from the standby cycle to the active cycle, wherein the first coupling circuit responds to the control signal. The first main power supply line and the first sub power supply line are coupled, the second coupling circuit is responsive to the control signal, the second main power supply line and the second sub power supply line The first level adjusting means is disposed between the first main power supply line and the first sub power supply line, and is turned on in response to the control signal.
A MOS transistor, wherein the second level adjusting means is disposed between the second main power supply line and the second sub power supply line, and is turned on in response to a signal obtained by inverting the control signal. The semiconductor integrated circuit device according to claim 4, further comprising a PMOS transistor.
と、 前記メモリセルを選択する処理を行うための前記論理回
路を含む複数の内部回路とをさらに備え、 前記制御信号発生手段は、前記複数の内部回路のそれぞ
れに対して、対応する動作タイミングに応答して対応す
る前記制御信号を発生する、請求項７記載の半導体集積
回路装置。8. The control signal generating unit further includes: a plurality of memory cells arranged in a matrix; and a plurality of internal circuits including the logic circuit for performing a process of selecting the memory cells. 8. The semiconductor integrated circuit device according to claim 7, wherein the control signal corresponding to each of the plurality of internal circuits is generated in response to a corresponding operation timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187350A JP2000022515A (en) | 1998-07-02 | 1998-07-02 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187350A JP2000022515A (en) | 1998-07-02 | 1998-07-02 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022515A true JP2000022515A (en) | 2000-01-21 |
Family
ID=16204463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187350A Withdrawn JP2000022515A (en) | 1998-07-02 | 1998-07-02 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022515A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001076485A (en) * | 1999-09-03 | 2001-03-23 | Hitachi Ltd | Semiconductor storage device |
| JP2008042243A (en) * | 2006-08-01 | 2008-02-21 | Elpida Memory Inc | Semiconductor device |
| JP2008072349A (en) * | 2006-09-13 | 2008-03-27 | Elpida Memory Inc | Semiconductor device |
| JP2015228645A (en) * | 2014-05-09 | 2015-12-17 | 株式会社半導体エネルギー研究所 | Circuit, semiconductor device and clock tree |
-
1998
- 1998-07-02 JP JP10187350A patent/JP2000022515A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001076485A (en) * | 1999-09-03 | 2001-03-23 | Hitachi Ltd | Semiconductor storage device |
| JP2008042243A (en) * | 2006-08-01 | 2008-02-21 | Elpida Memory Inc | Semiconductor device |
| JP2008072349A (en) * | 2006-09-13 | 2008-03-27 | Elpida Memory Inc | Semiconductor device |
| US7532036B2 (en) | 2006-09-13 | 2009-05-12 | Elpida Memory, Inc. | Semiconductor device having a pseudo power supply wiring |
| JP2015228645A (en) * | 2014-05-09 | 2015-12-17 | 株式会社半導体エネルギー研究所 | Circuit, semiconductor device and clock tree |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11087802B2 (en) | Semiconductor memory device including output buffer | |
| CN110610729B (en) | Apparatus and method for reducing sense amplifier leakage current during active power down | |
| US6954103B2 (en) | Semiconductor device having internal voltage generated stably | |
| US7319361B2 (en) | Internal voltage generation circuit of a semiconductor device | |
| US6525972B2 (en) | Semiconductor memory device with boosting control circuit and control method | |
| CN110729000B (en) | Apparatus and method for reducing row address to column address delay | |
| US6791897B2 (en) | Word line driving circuit | |
| US20040001386A1 (en) | Deep power down control circuit | |
| US11709523B2 (en) | Powering clock tree circuitry using internal voltages | |
| US8184498B2 (en) | Semiconductor memory device | |
| JP2012230737A (en) | Semiconductor device | |
| US6292413B1 (en) | Semiconductor device, semiconductor memory device and semiconductor integrated circuit device | |
| JP2011081855A (en) | Semiconductor device | |
| US9735780B2 (en) | Tri-state driver circuits having automatic high-impedance enabling | |
| JPH09231767A (en) | Static semiconductor memory device | |
| JP4071379B2 (en) | Semiconductor circuit device | |
| JP3735824B2 (en) | Semiconductor memory device having a booster circuit | |
| US20020109538A1 (en) | Semiconductor device including a control signal generation circuit allowing reduction in size | |
| CN115413357A (en) | Supply voltage selection circuit | |
| JP2000022515A (en) | Semiconductor integrated circuit device | |
| JP2013004136A (en) | Semiconductor device | |
| JP2001028187A (en) | Power supply control device for semiconductor memory element | |
| US7834675B2 (en) | Clock control circuit and semiconductor memory device using the same | |
| JP2002074961A (en) | Semiconductor memory | |
| JP4726885B2 (en) | Semiconductor circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |