JP2000022135A - Field effect transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はIII −Ｖ族化合物半
導体からなる電界効果トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor comprising a III-V compound semiconductor.
【０００２】[0002]
【従来の技術】ガリウム砒素（ＧａＡｓ）、インジウム
リン（ＩｎＰ）といった化合物半導体基板表面には、ケ
イ素（Ｓｉ）に代表される不純物が存在する。有機金属
気相成長法（ＭＯＣＶＤ）もしくは有機金属分子線エピ
タキシー法（ＭＯＭＢＥ）によって化合物半導体薄膜を
成長させて電界効果トランジスタを作成すると、基板と
バッファ層との界面に、Ｓｉに代表される不純物によっ
て伝導層が形成され、耐圧の低下といったデバイス特性
の悪化を引き起こす。この基板表面の不純物を除去する
ために、従来から以下の二つの方法が知られている。一
つは成長前に硫酸、過酸化水素、純水の混合液（M.Holl
felder et. al., Conference Proceedings, Seventh In
ternational Conference on Indium Phosphide and Rel
ated Materials,pp.132,(1995)）や弗酸、アンモニア
水、過酸化水素と水の混合液（特開平9-92636 ）、また
は塩酸を用いて（特開平6-151304）表面の不純物を除去
する溶液処理法である。もう一つは成長前に、半導体薄
膜成長温度よりも高温において、Ｖ族水素化物（ＧａＡ
ｓ基板の場合アルシン（ＡｓＨ３）、ＩｎＰの場合フォ
スフィン（ＰＨ３））を成長時の流量よりも多量に流す
ことによって表面の不純物を除去するサーマルクリーニ
ング法（H.Ishikawa et. al., J.Appl.Phys.,Vol.71,p
p.3898,(1992)）である。しかし、いずれの方法によっ
ても基板とバッファ層との界面の不純物を除去するには
十分ではない。この不純物によって形成された伝導層
は、バッファ耐圧の低下を引き起こしてデバイス特性の
向上を阻むという大きな問題があった。2. Description of the Related Art Impurities represented by silicon (Si) exist on the surface of a compound semiconductor substrate such as gallium arsenide (GaAs) or indium phosphide (InP). When a compound semiconductor thin film is grown by metalorganic chemical vapor deposition (MOCVD) or metalorganic molecular beam epitaxy (MOMBE) to form a field effect transistor, the interface between the substrate and the buffer layer causes impurities such as Si at the interface between the substrate and the buffer layer. A conductive layer is formed, which causes deterioration of device characteristics such as a decrease in breakdown voltage. Conventionally, the following two methods have been known for removing impurities on the substrate surface. One is a mixture of sulfuric acid, hydrogen peroxide and pure water (M.Holl
felder et.al., Conference Proceedings, Seventh In
ternational Conference on Indium Phosphide and Rel
ated Materials, pp. 132, (1995)), hydrofluoric acid, aqueous ammonia, a mixture of hydrogen peroxide and water (JP-A-9-92636), or using hydrochloric acid (JP-A-6-151304) to remove impurities on the surface. This is a solution processing method for removing. The other is that, before growth, at a temperature higher than the semiconductor thin film growth temperature, a group V hydride (GaAs) is used.
Thermal cleaning method (H. Ishikawa et. al., J. Appl.) for removing impurities on the surface by flowing arsine (AsH3) in the case of s-substrate and phosphine (PH3) in the case of InP more than the flow rate during growth. .Phys., Vol.71, p
p.3898, (1992)). However, none of these methods is sufficient to remove impurities at the interface between the substrate and the buffer layer. The conductive layer formed by these impurities has a serious problem that causes a decrease in buffer breakdown voltage and prevents improvement in device characteristics.
【０００３】それに対し、上述の方法とは別にバッファ
層を形成する前に基板表面の残留ｎ型不純物を電荷補償
するｐ型不純物、例えば炭素を２次元的に添加する方法
（特開平9-45896 ）も提案されている。この方法により
我々が有機金属気相成長法（ＭＯＣＶＤ）によって実際
に高電子移動度電界効果トランジスタ（ＨＥＭＴ）を作
成し、バッファ層のシート抵抗を測定したところ、５．
４Ｅ５Ω／□であった。炭素を入れない時と比べて耐圧
はシート抵抗に換算して２桁ほど改善された。バッファ
耐圧としては実用上１Ｅ６Ω／□以上が必要であり、バ
ッファ耐圧としてはまだ不十分である。On the other hand, in addition to the above-mentioned method, a method of two-dimensionally adding a p-type impurity, for example, carbon, for compensating for the residual n-type impurity on the substrate surface before forming the buffer layer (Japanese Patent Laid-Open No. 9-45896) ) Has also been proposed. According to this method, we actually fabricated a high electron mobility field effect transistor (HEMT) by metal organic chemical vapor deposition (MOCVD) and measured the sheet resistance of the buffer layer.
4E5Ω / □. The withstand voltage was improved by about two digits in terms of sheet resistance as compared with the case without carbon. A buffer withstand voltage of 1E6 Ω / □ or more is practically required, and the buffer withstand voltage is still insufficient.
【０００４】[0004]
【発明が解決しようとする課題】以上のように、従来の
溶液処理法やサーマルクリーニングでは十分に基板とバ
ッファ、層との界面の不純物を除去することができなか
った。また単に炭素（Ｃ）をドープしただけでも、バッ
ファ耐圧としてまだ不十分であった。従ってデバイス特
性の向上が阻害されていた。本発明は、この問題を解決
し、従来よりも高いバッファ耐圧をもつ電界効果トラン
ジスタを提供することを目的とする。As described above, it is not possible to sufficiently remove impurities at the interface between the substrate, the buffer and the layer by the conventional solution processing method or thermal cleaning. Further, simply doping carbon (C) is still insufficient as a buffer breakdown voltage. Therefore, improvement in device characteristics has been hindered. An object of the present invention is to solve this problem and to provide a field effect transistor having a higher buffer withstand voltage than conventional ones.
【０００５】[0005]
【課題を解決するための手段】本発明は基板上にバッフ
ァ層が形成される化合物半導体の電界効果トランジスタ
において、例えば酸素（Ｏ）、窒素（Ｎ）、ホウ素
（Ｂ）のうちの少なくとも１つを２次元的に添加するこ
と、または炭素（Ｃ）と結合する、例えばＯ、Ｎ、Ｂの
うちの少なくとも１つを２次元的に添加することを特徴
とする。これらの物質は、基板とバッファ層との界面に
おいて、基板の残留不純物であるＳｉと結合をしてこの
Ｓｉを不活性化させる効果を持つ。According to the present invention, there is provided a compound semiconductor field-effect transistor in which a buffer layer is formed on a substrate, for example, at least one of oxygen (O), nitrogen (N), and boron (B). Is added two-dimensionally, or at least one of O, N, and B, which binds to carbon (C), is added two-dimensionally. These substances have an effect of bonding with Si, which is a residual impurity of the substrate, at the interface between the substrate and the buffer layer to inactivate the Si.
【０００６】[0006]
【発明の実施の形態】以下に本発明を詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail.
【０００７】第１の実施形態 本発明の第１の実施形態に関わるHEMTの断面構造図を図
１に示す。１０１はＧａＡｓ基板、１０２はホウ素の２
次元添加層、１０３はＧａＡｓバッファ層、１０４はＩ
ｎＧａＡｓチャネル層、１０５はＩｎＧａＰスペーサー
層、１０６はＩｎＧａＰ電子供給層、１０７はＩｎＧａ
Ｐショットキーコンタクト層、１０８はＧａＡｓオーミ
ックコンタクト層、１０９はゲート電極、１１０はソー
ス電極、１１１はドレイン電極である。このＨＥＭＴ構
造は有機金属気相成長法（ＭＯＣＶＤ）で作成した。ま
ず、基板温度を６５０℃に保持して、アルシン（ＡｓＨ
３）とジボラン（Ｂ２Ｈ６）を流してＢの２次元添加層
１０２を形成してから、Ｖ／III ＝２０でバッファ層１
０３を４００ｎｍ成長し、順次１０４から１０８まで成
長した。ソース電極１１０、ドレイン電極１１１を形成
後、オーミックコンタクト層をリセスしてゲート電極１
０９を形成して、ＨＥＭＴを作成した。First Embodiment FIG. 1 shows a sectional structural view of an HEMT according to a first embodiment of the present invention . 101 is a GaAs substrate, 102 is boron 2
Dimension addition layer, 103 is a GaAs buffer layer, 104 is I
nGaAs channel layer, 105 is an InGaP spacer layer, 106 is an InGaP electron supply layer, 107 is InGaP
A P Schottky contact layer, 108 is a GaAs ohmic contact layer, 109 is a gate electrode, 110 is a source electrode, and 111 is a drain electrode. This HEMT structure was formed by metal organic chemical vapor deposition (MOCVD). First, while maintaining the substrate temperature at 650 ° C., arsine (AsH
3) and diborane (B2H6) were flowed to form a two-dimensional B additive layer 102, and then the buffer layer 1 was set at V / III = 20.
03 was grown to 400 nm, and sequentially grown from 104 to 108. After forming the source electrode 110 and the drain electrode 111, the ohmic contact layer is recessed to form the gate electrode 1.
09 to form HEMT.
【０００８】バッファ層のシート抵抗を測定したとこ
ろ、１．１Ｅ７Ω／□となった。Ｂを２次元添加してい
ない時では６．７Ｅ３Ω／□であったので、３桁以上改
善され、バッファ層として必要とされる１Ｅ６Ω／□以
上の耐圧が得られた。When the sheet resistance of the buffer layer was measured, it was 1.1E7Ω / □. When B was not added two-dimensionally, the value was 6.7E3Ω / □, so that it was improved by three digits or more, and a withstand voltage of 1E6Ω / □ or more required for the buffer layer was obtained.
【０００９】この時のＢの２次元添加層１０２の面密度
は１Ｅ１２ｃｍ-2とした。２次イオン質量分析（ＳＩＭ
Ｓ）の結果によると、基板とバッファ層との界面にＳｉ
の残留不純物密度が５Ｅ１１ｃｍ-2であった。フーリエ
変換赤外吸収法（ＦＴ−ＩＲ）によりこの界面において
ＳｉとＢの結合が確認された。前述したように、従来例
（特開平9-45896 ）のようにＳｉを電気的に補償するだ
けでは不十分であり、Ｓｉを不活性化させるためにはＢ
とＳｉが結合しているが重要であることが実証された。At this time, the areal density of the two-dimensional addition layer 102 of B was set to 1E12 cm −2. Secondary ion mass spectrometry (SIM
According to the result of S), Si was present at the interface between the substrate and the buffer layer.
Was 5E11 cm-2. Bonding of Si and B at this interface was confirmed by Fourier transform infrared absorption method (FT-IR). As described above, it is not sufficient to only electrically compensate Si as in the conventional example (Japanese Patent Laid-Open No. 9-45896).
And Si are bonded but proved to be important.
【００１０】また、Ｂの面密度を５Ｅ１２ｃｍ-2にして
図１のＨＥＭＴのエピタキシャル成長を行うと、表面モ
フォロジーの荒れが観察された。したがって、Ｂの面密
度はＳｉの面密度より多くて（より典型的には、１Ｅ１
１ｃｍ-2以上）、５Ｅ１２ｃｍ-2以下であることが望ま
しい。When the HEMT shown in FIG. 1 was epitaxially grown with the area density of B set to 5E12 cm −2, rough surface morphology was observed. Therefore, the areal density of B is higher than the areal density of Si (more typically, 1E1
(1 cm-2 or more), and preferably 5E12 cm-2 or less.
【００１１】ここではＢを用いて説明したが、Ｂの代わ
りに酸素（Ｏ）、窒素（Ｎ）を用いても同様の効果が得
られた。Ｏに関しては元々基板表面に存在している。基
板表面のＯは主にＧａと結合しているのに対して、本発
明においてはＳｉと直接結合するようにＯを添加させる
こと、またＯ密度を１Ｅ１１ｃｍ-2から５Ｅ１２ｃｍ-2
に制御することが特徴である。Although the description has been made here using B, similar effects can be obtained by using oxygen (O) and nitrogen (N) instead of B. O is originally present on the substrate surface. While O on the substrate surface is mainly bonded to Ga, in the present invention, O is added so as to be directly bonded to Si, and the O density is 1E11 cm −2 to 5E12 cm −2.
The feature is that it is controlled to
【００１２】なお、Ｎを用いた場合には、上記した効果
を得るためにはＮ密度を１Ｅ１１ｃｍ-2から５Ｅ１２ｃ
ｍ-2に制御することが望ましい。またＢ、Ｏ、Ｎを２種
類以上同時に用いても同様の効果が得られた。When N is used, the N density is increased from 1E11 cm @ -2 to 5E12c in order to obtain the above-mentioned effects.
It is desirable to control to m-2. Similar effects were obtained even when two or more of B, O, and N were used simultaneously.
【００１３】第２の実施形態 第１の実施形態ではＧａＡｓ基板を用いたＨＥＭＴにつ
いて述べたが、次にＩｎＰ基板を用いた場合の第２の実
施形態について述べる。第２の実施形態のＨＥＭＴの断
面構造図を図２に示す。２０１はＩｎＰ基板、２０２は
ホウ素の２次元添加層、２０３はＩｎＰバッファ層、２
０４はＩｎＧａＡｓチャネル層、２０５はＩｎＡｌＡｓ
スペーサー層、２０６はＩｎＡｌＡｓ電子供給層、２０
７はＩｎＡｌＡｓショットキーコンタクト層、２０８は
ＩｎＰオーミックコンタクト層、２０９はゲート電極、
２１０はソース電極、２１１はドレイン電極である。Second Embodiment In the first embodiment, the HEMT using a GaAs substrate has been described. Next, a second embodiment using an InP substrate will be described. FIG. 2 shows a sectional structural view of the HEMT according to the second embodiment. 201 is an InP substrate, 202 is a two-dimensional boron additive layer, 203 is an InP buffer layer, 2
04 is an InGaAs channel layer, 205 is InAlAs
The spacer layer, 206 is an InAlAs electron supply layer, 20
7 is an InAlAs Schottky contact layer, 208 is an InP ohmic contact layer, 209 is a gate electrode,
210 is a source electrode and 211 is a drain electrode.
【００１４】この場合、２次元添加層が無い場合のバッ
ファ層のシート抵抗は１．１Ｅ３Ω／□であったが、本
実施例によると４．８Ｅ６Ω／□になり、バッファ耐圧
の改善が確認できた。In this case, the sheet resistance of the buffer layer without the two-dimensional additive layer was 1.1E3Ω / □, but according to the present embodiment, it was 4.8E6Ω / □. Was.
【００１５】ＩｎＰ基板においても、Ｂの代わりにＯ，
Ｎを用いても同様の効果が得られた。また、Ｂ、Ｎ、Ｏ
を２種類以上用いてもよい。In the InP substrate, O,
Similar effects were obtained by using N. B, N, O
May be used in two or more types.
【００１６】第３の実施形態 本発明の第３の実施形態に関わるHEMTの断面構造図を図
３に示す。３０１はＧａＡｓ基板、３０２はＣ−Ｎの２
次元添加層、３０３はＧａＡｓバッファ層、３０４はＩ
ｎＧａＡｓチャネル層、３０５はＩｎＧａＰスペーサー
層、３０６はＩｎＧａＰ電子供給層、３０７はＩｎＧａ
Ｐショットキーコンタクト層、３０８はＧａＡｓオーミ
ックコンタクト層、３０９はゲート電極、３１０はソー
ス電極、３１１はドレイン電極である。このＨＥＭＴ構
造は有機金属気相成長法（ＭＯＣＶＤ）で作成した。ま
ず、基板温度を５５０℃に保持して、アルシン（ＡｓＨ
３）とトリメチルガリウム（ＴＭＧａ）をＶ／III ０．
１でＧａＡｓを０．１ＭＬ成長した。その後、ＴＭＧａ
の代わりにターシャリーブチルアミン（ＴＢＮ）を流
し、Ｎをプレーナードーピングする。その後基板温度を
６５０℃に上昇させてから、Ｖ／III ＝２０でバッファ
層３０３を４００ｎｍ成長し、順次３０４から３０８ま
で成長した。ソース電極３１０、ドレイン電極３１１を
形成後、オーミックコンタクト層をリセスしてゲート電
極３０９を形成して、ＨＥＭＴを作成した。Third Embodiment FIG. 3 shows a sectional structure view of an HEMT according to a third embodiment of the present invention. 301 is a GaAs substrate, 302 is C-N2
Dimension addition layer, 303 is a GaAs buffer layer, 304 is I
nGaAs channel layer, 305 is an InGaP spacer layer, 306 is an InGaP electron supply layer, 307 is InGaP
A P Schottky contact layer, 308 is a GaAs ohmic contact layer, 309 is a gate electrode, 310 is a source electrode, and 311 is a drain electrode. This HEMT structure was formed by metal organic chemical vapor deposition (MOCVD). First, the substrate temperature was maintained at 550 ° C., and arsine (AsH
3) and trimethylgallium (TMGa) in V / III
The GaAs was grown by 0.1 ML in No. 1. Then, TMGa
Instead, tertiary butylamine (TBN) is flowed, and N is planarly doped. Thereafter, the substrate temperature was raised to 650 ° C., and then the buffer layer 303 was grown to 400 nm at V / III = 20, and sequentially grown from 304 to 308. After the formation of the source electrode 310 and the drain electrode 311, the ohmic contact layer was recessed to form the gate electrode 309, thereby forming a HEMT.
【００１７】３０２のＣ−Ｎの２次元添加層について説
明する。ＭＯＣＶＤによる化合物半導体結晶の成長にお
いて、一般的にＶ／III が１より小さいほど、また成長
温度が低いほど結晶中にＣが取り込まれやすいことが知
られている。したがって５５０℃という低温かつＶ／II
I ＝０．１という低い割合の結晶成長ではＣが結晶中に
取り込まれやすい。また、このＧａＡｓは０．１ＭＬと
いう被覆率であるため、基板上にＧａまたはＡｓまたは
上述のＣの原子が１つだけついた状態であるということ
ができる。そのあとにＮが２次元的に添加されることに
よってＣ−Ｎ結合が形成される。したがって３０１のＧ
ａＡｓ基板表面上にＣ−Ｎの２次元添加層が形成され
る。Next, the two-dimensional C-N additive layer 302 will be described. In growing compound semiconductor crystals by MOCVD, it is generally known that as V / III is smaller than 1 and as the growth temperature is lower, C is more likely to be taken into the crystal. Therefore, low temperature of 550 ° C and V / II
In a crystal growth at a low ratio of I = 0.1, C is easily taken into the crystal. Further, since this GaAs has a coverage of 0.1 ML, it can be said that the substrate has only one Ga, As or C atom described above. Thereafter, N is two-dimensionally added to form a C—N bond. Therefore G of 301
A two-dimensional additive layer of CN is formed on the surface of the aAs substrate.
【００１８】また、Ｎのプレーナードーピングの前にお
いて、０．１ＭＬという被覆率ではほとんどの基板表面
が露出しており、成長した部分ですら単原子層が成長し
ただけである。したがって、Ｃは基板表面をマイグレー
ションして基板表面のＳｉと直接結合するので、Ｃ−Ｎ
結合が形成される時には既にＳｉ−Ｃ−Ｎ結合が形成さ
れていることになる。At the coverage of 0.1 ML, most of the substrate surface is exposed before the N planar doping, and only a monoatomic layer is grown even in the grown portion. Therefore, since C migrates on the substrate surface and directly bonds to Si on the substrate surface, C-N
When a bond is formed, a Si-CN bond has already been formed.
【００１９】本実施形態のバッファ層のシート抵抗は
３．５Ｅ８Ω／□であった。このことから第１の実施形
態よりもバッファ耐圧が向上したことが確認できた。The sheet resistance of the buffer layer of this embodiment was 3.5E8Ω / □. From this, it was confirmed that the buffer withstand voltage was improved as compared with the first embodiment.
【００２０】この時のＮのプレーナードーピング量は１
Ｅ１２ｃｍ-2とした。ＳＩＭＳによると、基板とバッフ
ァ層との界面にはＳｉの残留不純物密度が５Ｅ１１ｃｍ
-2、Ｃの密度が７Ｅ１１ｃｍ-2であった。ＦＴ−ＩＲに
よると、この界面においてＳｉ−Ｃ、Ｃ−Ｎの結合が確
認され、Ｓｉ−Ｃ−Ｎの結合の存在が示された。第１の
実施形態と比較して、ＳｉとＮとの間にＣが存在するこ
とによりバッファ耐圧が更に改善された。したがってＳ
ｉを不活性化させるためにはＳｉとＣ、ＣとＮが結合し
ていることが重要になる。At this time, the N planar doping amount is 1
It was E12 cm-2. According to SIMS, the residual impurity density of Si is 5E11 cm at the interface between the substrate and the buffer layer.
-2, The density of C was 7E11 cm-2. According to FT-IR, bonding of Si-C and CN was confirmed at this interface, indicating the presence of Si-CN bonding. Compared with the first embodiment, the presence of C between Si and N further improved the buffer breakdown voltage. Therefore S
In order to inactivate i, it is important that Si and C and C and N are bonded.
【００２１】また、Ｎのプレーナードーピング量を５Ｅ
１２ｃｍ-2として図３のＨＥＭＴ構造のエピタキシャル
成長を行うと、表面モフォロジーの荒れが観察された。
更に、Ｃ−Ｎの２次元添加層形成時のＶ／III を０．０
１としてＣの取り込まれる量を５Ｅ１２ｃｍ-2として図
３のＨＥＭＴ構造のエピタキシャル成長を行った場合に
は、Ｎのプレーナードーピング量に関係なく表面モフォ
ロジーの荒れが観察された。したがって、Ｃの面密度は
Ｓｉの面密度より多く（より典型的には、１Ｅ１１ｃｍ
-2以上）、Ｎの面密度はＳｉの面密度よりも多く（より
典型的には、１Ｅ１１ｃｍ-2以上）、Ｃ、Ｎともに５Ｅ
１２ｃｍ-2以下であることが望ましい。Ｃは基板、バッ
ファ層ともに存在し、Ｇａと結合しているが、本発明に
おいて基板とバッファ層との界面のＳｉとＣが結合して
いることが重要である。The planar doping amount of N is 5E
When the epitaxial growth of the HEMT structure shown in FIG. 3 was performed at 12 cm −2, rough surface morphology was observed.
Further, V / III at the time of forming the two-dimensional addition layer of CN is set to 0.0.
When the amount of C taken in as 1 was 5E12 cm -2 and the HEMT structure of FIG. 3 was epitaxially grown, surface morphology was rough regardless of the N planar doping amount. Therefore, the areal density of C is higher than the areal density of Si (more typically, 1E11 cm
−2 or more), the area density of N is higher than that of Si (more typically, 1E11 cm −2 or more), and both C and N have 5E
It is desirable that it is 12 cm-2 or less. Although C exists in both the substrate and the buffer layer and is bonded to Ga, it is important in the present invention that Si and C at the interface between the substrate and the buffer layer are bonded.
【００２２】ここではＣとＮの結合を用いて説明した
が、Ｎの代わりにＯ、Ｂを用いても同様の結果が得られ
た。Ｏに関しては元々基板内に含まれている。基板内の
Ｏは主にＧａと結合しているのに対して、本発明におい
てはＣと直接結合するようにＯを添加させることが重要
である。またＢ、Ｏ、Ｎを２種類以上同時に用いても同
様の効果が得られた。Although the above description has been made using the bond between C and N, similar results were obtained when O and B were used instead of N. O is originally contained in the substrate. While O in the substrate is mainly bonded to Ga, in the present invention, it is important to add O so as to directly bond to C. Similar effects were obtained even when two or more of B, O, and N were used simultaneously.
【００２３】なお、上記した実施形態においてＢ、Ｏ、
Ｎ等複数の元素を用いる場合には、その合計の面密度が
Ｓｉの面密度よりも多く（より典型的には、１Ｅ１１ｃ
ｍ-2以上）、５Ｅ１２ｃｍ-2以下であることが望まし
い。In the above embodiment, B, O,
When a plurality of elements such as N are used, the total areal density is higher than the areal density of Si (more typically, 1E11c
m−2) and preferably 5E12 cm−2 or less.
【００２４】今までＧａＡｓ基板を用いたＨＥＭＴにつ
いて述べたが、ＩｎＰ基板を用いた場合においても、耐
圧の向上と言う意味で同様の効果が得られた。So far, the HEMT using a GaAs substrate has been described. Even when an InP substrate is used, a similar effect is obtained in terms of improving the withstand voltage.
【００２５】[0025]
【発明の効果】以上説明したように本発明によれば、基
板とバッファ層との界面で基板残留不純物であるＳｉ
が、２次元的に添加されたＢ、Ｎ、Ｏの少なくとも１つ
の原子と結合することにより不活性化される。これはＳ
ｉとＢまたはＮまたはＯとの結合の間にＣが入っていて
も同様である。従って基板とバッファ層との間の伝導層
が存在しなくことからバッファ耐圧が高くなり、デバイ
ス性能の向上をはかることができた。As described above, according to the present invention, Si, which is a substrate residual impurity, is present at the interface between the substrate and the buffer layer.
Is inactivated by bonding to at least one atom of B, N, and O added two-dimensionally. This is S
The same applies if C is present between the bond between i and B or N or O. Accordingly, since there is no conductive layer between the substrate and the buffer layer, the buffer withstand voltage is increased, and the device performance can be improved.
【図１】第１の実施形態のＧａＡｓ基板を用いたＨＥＭ
Ｔの概略断面図。FIG. 1 shows a HEM using a GaAs substrate according to a first embodiment.
FIG.
【図２】第２の実施形態のＩｎＰ基板を用いたＨＥＭＴ
の概略断面図。FIG. 2 shows a HEMT using an InP substrate according to a second embodiment.
FIG.
【図３】第３の実施形態のＧａＡｓ基板を用いたＨＥＭ
Ｔの概略断面図。FIG. 3 shows a HEM using a GaAs substrate according to a third embodiment.
FIG.
１０１． ＧａＡｓ基板 １０２． Ｂの２次元添加層 １０３． ｕ−ＧａＡｓバッファ層 １０４． ｕ−ＩｎＧａＡｓチャネル層 １０５． ｕ−ＩｎＧａＰスペーサー層 １０６． ｎ−ＩｎＧａＰ電子供給層 １０７． ｕ−ＩｎＧａＰショットキーコンタクト層 １０８． ｎ+ −ＧａＡｓオーミックコンタクト層 １０９． ゲート電極 １１０． ソース電極 １１１． ドレイン電極 101. GaAs substrate 102. B two-dimensional additive layer 103. u-GaAs buffer layer 104. u-InGaAs channel layer 105. u-InGaP spacer layer 106. n-InGaP electron supply layer 107. u-InGaP Schottky contact layer 108. n + -GaAs ohmic contact layer 109. Gate electrode 110. Source electrode 111. Drain electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 隆夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 芦沢 康夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F102 FA01 GB01 GC01 GD01 GJ05 GJ06 GK05 GL04 GM04 GN05 GQ01 GR04 GR07 HC01 HC04 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Takao Noda 1st, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Inside the Toshiba R & D Center Co., Ltd. No. 1 town Toshiba R & D Center F-term (reference) 5F102 FA01 GB01 GC01 GD01 GJ05 GJ06 GK05 GL04 GM04 GN05 GQ01 GR04 GR07 HC01 HC04
Claims (2)
されている電界効果トランジスタにおいて、基板とバッ
ファ層との界面に酸素、窒素、ホウ素のうち少なくとも
１つが２次元的に添加されていることを特徴とする電界
効果トランジスタ。1. A field effect transistor having a buffer layer formed on a compound semiconductor substrate, wherein at least one of oxygen, nitrogen and boron is two-dimensionally added to an interface between the substrate and the buffer layer. Characteristic field effect transistor.
されている電界効果トランジスタにおいて、基板とバッ
ファ層との界面に炭素とともに、酸素、窒素、ホウ素の
うち少なくとも１つが２次元的に添加されていることを
特徴とする電界効果トランジスタ。2. A field effect transistor in which a buffer layer is formed on a compound semiconductor substrate, wherein at least one of oxygen, nitrogen, and boron is two-dimensionally added to an interface between the substrate and the buffer layer together with carbon. A field-effect transistor.
Priority Applications (1)
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|---|---|---|---|
| JP10190237A JP2000022135A (en) | 1998-07-06 | 1998-07-06 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP10190237A JP2000022135A (en) | 1998-07-06 | 1998-07-06 | Field effect transistor |
Publications (1)
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Family
ID=16254788
Family Applications (1)
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|---|---|---|---|
| JP10190237A Pending JP2000022135A (en) | 1998-07-06 | 1998-07-06 | Field effect transistor |
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| JP (1) | JP2000022135A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302191A (en) * | 2008-06-11 | 2009-12-24 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
| WO2010116701A1 (en) * | 2009-04-07 | 2010-10-14 | 住友化学株式会社 | Method for producing semiconductor substrate and semiconductor substrate |
| JP2011091123A (en) * | 2009-10-21 | 2011-05-06 | Jx Nippon Mining & Metals Corp | Substrate for epitaxial growth, semiconductor epitaxial wafer, and method of manufacturing them |
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| JP2015008318A (en) * | 2014-08-22 | 2015-01-15 | Jx日鉱日石金属株式会社 | Indium phosphide substrate and semiconductor epitaxial wafer |
-
1998
- 1998-07-06 JP JP10190237A patent/JP2000022135A/en active Pending
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