JP2000020395A - キャッシュフラッシュ方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュフラッシュ時にメインメモリがバ
ーストライト動作するようにしてキャッシュフラッシュ
時間を短縮する。 【解決手段】 キャッシュフラッシュ装置１００は、モ
ディファイドデータについてのリード要求をプロセッサ
バス１０だけに対して送る。この場合、メインメモリ制
御装置５００側にはリード要求は通知されない。そし
て、キャッシュフラッシュ装置１００は、リード要求に
応じて送られてきたプロセッサ１１０又は１２０からの
モディファイドデータを受け取り、当該受け取りが完了
したキャッシュラインだけについて前記メインメモリに
対するバーストライトをメインメモリ制御装置５００を
介して行う。これにより、キャッシュフラッシュ時にメ
インメモリ５０１がリード・モディファイ・ライト動作
せずに単純にバーストライト動作するようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コピーバック方式
のキャッシュを有するコンピュータシステムに適用され
るキャッシュフラッシュ方法および装置に関し、特にチ
ェックポイント取得方式を採用するコンピュータシステ
ムに適用されるキャッシュフラッシュ方法および装置に
する。

【０００２】

【従来の技術】一般に、計算機においては、プロセッサ
によるメインメモリへのアクセスを高速化するために、
プロセッサが必要とするデータを一時的に格納するキャ
ッシュが用いられている。通常、このキャッシュは、キ
ャッシュブロックと呼ばれる所定の大きさのデータ単位
でデータを保持する。また、このキャッシュは、キャッ
シュタグと呼ばれる管理情報を保持し、キャッシュに格
納したキャッシュブロックのデータが、メインメモリの
中のどのデータであるのか、およびプロセッサによって
変更されてメインメモリの内容と異なっている状態（モ
ディファイド状態、ダーティ状態）にあるか等を管理し
ている。

【０００３】プロセッサを複数設けた計算機システム
（マルチプロセッサシステム）においては、複数のキャ
ッシュ間でデータの一貫性を保証するために、スヌープ
機構をもったキャッシュがよく用いられる。このスヌー
プ機構は、バス上に発行されたバスコマンド（又はトラ
ンザクション）が、自身のキャッシュに格納されたデー
タに影響を与えないか、あるいは自身のキャッシュに格
納されたデータを応答として返さなければならないかを
監視し、必要であれば、該当するデータの無効化などを
行うものである。

【０００４】コピーバック方式のキャッシュの場合、す
なわち、プロセッサによるデータの更新を直ちにメイン
メモリに反映させないタイプのキャッシュの場合、プロ
セッサによってキャッシュ上で変更されてメインメモリ
の内容と異なっているデータ（モディファイド状態のデ
ータ）を、積極的にメインメモリへ書き戻す操作が必要
となる。例えば、スヌープ機構を持たない入出力装置に
対してキャッシュが保持するデータを転送する場合など
に必要となる。このキャッシュが保持するデータのう
ち、モディファイド状態にあるデータをメインメモリに
書き戻すことをキャッシュフラッシュと呼ぶ。また、モ
ディファイド状態にあるキャッシュブロックをモディフ
ァイドブロックと呼ぶ。

【０００５】このキャッシュフラッシュは、特に、チェ
ックポイント方式の計算機において必要とされる処理で
ある。すなわち、計算機に何らかの障害が発生したとき
に、予め取得しておいたチェックポイントの時点から処
理を再開するチェックポイント方式の計算機の場合、各
チェックポイントの時点で、キャッシュ中にのみ存在す
る変更されたデータをまとめてメインメモリに書き戻す
（キャッシュフラッシュする）必要があるためである。

【０００６】上記キャッシュフラッシュ操作を実現する
方式としては、プロセッサにキャッシュフラッシュ命令
を実行させる方式と、キャッシュフラッシュ装置を用い
てキャッシュフラッシュ命令を実行させる方式とが挙げ
られる。

【０００７】キャッシュフラッシュ装置を用いる方式で
は、キャッシュフラッシュ装置からプロセッサバス上に
非バーストリードトランザクションを発行することでプ
ロセッサ内のダーティーラインをメインメモリに書き戻
すようにしている。この場合のシステム構成例について
以下に説明する。

【０００８】図３０は、従来のキャッシュフラッシュ装
置を含むコンピュータシステムの構成を示すブロック図
である。

【０００９】２はシステムバスであり、プロセッサ１１
０，１２０と、メインメモリ制御装置５００と、Ｉ／Ｏ
制御装置６００と、キャッシュフラッシュ装置１００と
を接続し、データの受け渡しを行う。

【００１０】１００はキャッシュフラッシュ装置であ
り、プロセッサ１１０，１２０が持つキャッシュメモリ
のキャッシュ状態を監視してキャッシュ管理用メモリ１
０１にアドレス情報を記録し、キャッシュフラッシュが
起動するとプロセッサからダーティーラインを読み出し
てメインメモリ制御装置５００に書き戻す。１０１はキ
ャッシュ管理用メモリであり、プロセッサ１１０，１２
０のキャッシュラインの状態を含むアドレス情報を記録
する。

【００１１】１１０，１２０はプロセッサである。１１
１，１２１はそれぞれプロセッサ１１０，１２０のキャ
ッシュメモリである。

【００１２】５００はメインメモリを制御するメインメ
モリ制御装置である。５０１はメインメモリである。

【００１３】６００はＩ／Ｏバス制御装置である。６０
１，６０２はＩ／Ｏバス制御装置６００に接続されるＩ
／Ｏバスである。

【００１４】図３１は、キャッシュフラッシュが単独で
実行される場合の動作を示すタイミングチャートであ
る。ここでは、メインメモリ５０１にシンクロナスＤＲ
ＡＭを使用している。

【００１５】以下、図３１を参照して各種信号について
説明する。なお、図中の横軸はバスサイクル数を示して
いる。

【００１６】システムバスのaddress はシステムバスト
ランザクションのアドレスであり、キャッシュフラッシ
ュ装置１００が出力する。システムバスのSnoop は、シ
ステムトランザクションに対するスヌープ応答であり、
プロセッサ１１０，１２０のいずれかが出力する。この
図の例では、“Modified”応答を出している。システム
バスのDataは、システムトランザクションに対するデー
タであり、プロセッサ１１０，１２０のいずれかが出力
する。なお、Readトランザクションに対するスヌープ応
答が“Modified”以外の場合、通常はメインメモリ制御
装置５００がデータを出力する。

【００１７】メインメモリのAddress は、メインメモリ
制御装置５００が出力するメインメモリ５０１のアドレ
スである。メインメモリのＲＡＳは、メインメモリ制御
装置５００が出力するメインメモリ５０１のＲＡＳ信号
である。メインメモリのＣＡＳは、メインメモリ制御装
置５００が出力するメインメモリ５０１のＣＡＳ信号で
ある。メインメモリのＷＥは、メインメモリ制御装置５
００が出力するメインメモリ５０１のＷＥ信号である。
メインメモリのDataは、メインメモリ制御装置５００と
メインメモリ５０１の間のデータ信号である。ＣＡＳが
“Ｌ”のときにＷＥが“Ｌ”であればメインメモリ制御
装置５００がライトデータを出力し、ＣＡＳが“Ｌ”の
ときにＷＥが“Ｈ”であればメインメモリ５０１がリー
ドデータを出力する。

【００１８】図３２は、キャッシュフラッシュが３連続
する場合の動作を示すタイミングチャートである。

【００１９】以下、図３２を参照して各種信号について
説明する。なお、図中の横軸はバスサイクル数を示して
いる。また、図中の==、--、++はそれぞれ一番目、二番
目、三番目のバストランザクションに対応する。

【００２０】システムバスのaddress はシステムバスト
ランザクションのアドレスであり、キャッシュフラッシ
ュ装置１００が出力する。システムバスのSnoop は、シ
ステムトランザクションに対するスヌープ応答であり、
プロセッサ１１０，１２０のいずれかが出力する。この
図の例では、“Modified”応答を出している。システム
バスのDataは、システムトランザクションに対するデー
タであり、プロセッサ１１０，１２０のいずれかが出力
する。なお、Readトランザクションに対するスヌープ応
答が“Modified”以外の場合、通常はメインメモリ制御
装置５００がデータを出力する。

【００２１】メインメモリのAddress は、メインメモリ
制御装置５００が出力するメインメモリ５０１のアドレ
スである。メインメモリのＲＡＳは、メインメモリ制御
装置５００が出力するメインメモリ５０１のＲＡＳ信号
である。メインメモリのＣＡＳは、メインメモリ制御装
置５００が出力するメインメモリ５０１のＣＡＳ信号で
ある。メインメモリのＷＥは、メインメモリ制御装置５
００が出力するメインメモリ５０１のＷＥ信号である。
メインメモリのDataは、メインメモリ制御装置５００と
メインメモリ５０１の間のデータ信号である。ＣＡＳが
“Ｌ”のときにＷＥが“Ｌ”であればメインメモリ制御
装置５００がライトデータを出力し、ＣＡＳが“Ｌ”の
ときにＷＥが“Ｈ”であればメインメモリ５０１がリー
ドデータを出力する。

【００２２】

【発明が解決しようとする課題】上述のキャッシュフラ
ッシュ装置を用いてキャッシュフラッシュを行う方式で
は、一般にメインメモリは非バースト転送に対してプロ
セッサがキャッシュに“Modified”データを持っている
ことは想定しておらず、インプリメントを簡単にしてい
る。このためにメインメモリの動作が「リード・モディ
ファイ・ライト」となり、メインメモリがシステムの性
能上のボトルネックとなっている。この結果、キャッシ
ュフラッシュ時間が長くなるという問題がある。

【００２３】一方、プロセッサにキャッシュフラッシュ
命令を実行させる方式では、プロセッサの種類によって
はキャッシュが全て無効化されてしまうため、キャッシ
ュフラッシュ終了後に命令キャッシュ、データキャッシ
ュの中身をメインメモリから読み出さなくてはならず、
性能低下の要因となっている。

【００２４】本発明は上記実情に鑑みてなされたもので
あり、キャッシュフラッシュ時にメインメモリがリード
・モディファイ・ライト動作することなくバーストライ
ト動作するようにして、キャッシュフラッシュ時間を短
縮するキャッシュフラッシュ方法および装置を提供する
ことを目的とする。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に、本発明のキャッシュフラッシュ方法は、コピーバッ
ク方式のキャッシュを備えた少なくとも一つのプロセッ
サと、前記プロセッサが接続されるプロセッサバスと、
メインメモリと、前記プロセッサバスと前記メインメモ
リとに接続されるキャッシュフラッシュ装置とを有する
コンピュータシステムに適用されるキャッシュフラッシ
ュ方法において、モディファイドデータについてのリー
ド要求を前記キャッシュフラッシュ装置から前記プロセ
ッサバスだけに対して送り、前記リード要求に応じて送
られてきた前記プロセッサからのモディファイドデータ
を前記キャッシュフラッシュ装置により受け取り、前記
モディファイドデータの受け取りが完了したキャッシュ
ラインだけについて前記メインメモリに対するバースト
ライトを行い、キャッシュフラッシュ時に前記メインメ
モリがリードモディファイライト動作せずに単純にバー
ストライト動作するようにしたことを特徴とする。

【００２６】なお、前記キャッシュフラッシュ方法にお
いて、前記キャッシュフラッシュ装置は、例えば前記プ
ロセッサバスと前記メインメモリとの間にインラインで
接続されるようにしてもよい。

【００２７】また、前記キャッシュフラッシュ方法にお
いて、前記キャッシュフラッシュ装置と前記プロセッサ
とが第１のアドレスバスの一部を通じて接続され、前記
キャッシュフラッシュ装置と前記メインメモリとが前記
第１のアドレスバスとは独立した第２のアドレスバスの
一部を通じて接続されるようにしてもよい。

【００２８】また、前記キャッシュフラッシュ方法にお
いて、前記リード要求時に、前記プロセッサにリード要
求を観測させるためのアドレスビットを前記キャッシュ
フラッシュ装置から前記第１のアドレスバスの一部に出
力すると共に、前記メインメモリには無関係のアドレス
ビットを前記キャッシュフラッシュ装置から前記第２の
アドレスバスの一部に出力し、前記バーストライト時
に、前記メインメモリに対するバーストライトを可能と
するアドレスビットを前記キャッシュフラッシュ装置か
ら前記第２のアドレスバスの一部に出力するようにして
もよい。

【００２９】また、前記キャッシュフラッシュ方法にお
いて、前記の各アドレスバスに出力するアドレスビット
を偶数ビット数で構成することによりパリティ保護され
たアドレスバスに対応させるようにしてもよい。

【００３０】また、前記キャッシュフラッシュ方法にお
いて、前記プロセッサにリード要求を観測させるための
アドレスビットを全て“０”とし、前記メインメモリに
無関係のアドレスビットを全て“１”とし、前記メイン
メモリに対するバーストライトを可能とするアドレスビ
ットを全て“０”とするようにしてもよい。

【００３１】また、前記キャッシュフラッシュ方法にお
いて、前記キャッシュフラッシュ装置にデータメモリを
備えることにより外部キャッシュとしての機能を有する
ようにしてもよい。

【００３２】また、上記課題を解決するために、本発明
のキャッシュフラッシュ装置は、コピーバック方式のキ
ャッシュを備えた少なくとも一つのプロセッサと、前記
プロセッサが接続されるプロセッサバスと、メインメモ
リと、前記プロセッサバスと前記メインメモリとに接続
されるキャッシュフラッシュ装置とを有するコンピュー
タシステムに設けられるキャッシュフラッシュ装置にお
いて、モディファイドデータについてのリード要求を前
記プロセッサバスだけに対して送る手段と、前記リード
要求に応じて送られてきた前記プロセッサからのモディ
ファイドデータを受け取る手段と、前記モディファイド
データの受け取りが完了したキャッシュラインだけにつ
いて前記メインメモリに対するバーストライトを行う手
段とを具備し、キャッシュフラッシュ時に前記メインメ
モリがリードモディファイライト動作せずに単純にバー
ストライト動作するようにしたことを特徴とする。

【００３３】なお、前記キャッシュフラッシュ装置は、
前記プロセッサバスと前記メインメモリとの間にインラ
インで接続されるものであってもよい。

【００３４】また、前記キャッシュフラッシュ装置にお
いて、前記キャッシュフラッシュ装置と前記プロセッサ
とが第１のアドレスバスの一部を通じて接続され、前記
キャッシュフラッシュ装置と前記メインメモリとが前記
第１のアドレスバスとは独立した第２のアドレスバスの
一部を通じて接続されるものであってもよい。

【００３５】また、前記キャッシュフラッシュ装置は、
前記リード要求時に、前記プロセッサにリード要求を観
測させるためのアドレスビットを前記キャッシュフラッ
シュ装置から前記第１のアドレスバスの一部に出力する
と共に、前記メインメモリには無関係のアドレスビット
を前記キャッシュフラッシュ装置から前記第２のアドレ
スバスの一部に出力する手段と、前記バーストライト時
に、前記メインメモリに対するバーストライトを可能と
するアドレスビットを前記キャッシュフラッシュ装置か
ら前記第２のアドレスバスの一部に出力する手段とを更
に具備していてもよい。

【００３６】また、前記キャッシュフラッシュ装置は、
前記の各アドレスバスに出力するアドレスビットを偶数
ビット数で構成することによりパリティ保護されたアド
レスバスに対応させたものであってもよい。

【００３７】また、前記キャッシュフラッシュ装置は、
前記プロセッサにリード要求を観測させるためのアドレ
スビットを全て“０”とし、前記メインメモリに無関係
のアドレスビットを全て“１”とし、前記メインメモリ
に対するバーストライトを可能とするアドレスビットを
全て“０”としたものであってもよい。

【００３８】また、前記キャッシュフラッシュ装置は、
データメモリを備えることにより外部キャッシュとして
の機能を有するようにしたものであってもよい。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００４０】［第１実施形態］図１は、本発明の第１実
施形態に係るキャッシュフラッシュ装置を含むコンピュ
ータシステムの全体構成を示すブロック図である。

【００４１】１はシステムバスであり、メインメモリ制
御装置５００とＩ／Ｏ制御装置６００とキャッシュフラ
ッシュ装置１００とを接続し、データの受け渡しを行
う。

【００４２】１０はプロセッサバスであり、プロセッサ
１１０，１２０とキャッシュフラッシュ装置１００を接
続し、データの受け渡しを行う。

【００４３】１００は本発明に係るキャッシュフラッシ
ュ装置であり、プロセッサ１１０，１２０のキャッシュ
状態を監視してキャッシュ管理用メモリ１０１にアドレ
ス情報を記録し、キャッシュフラッシュが起動するとプ
ロセッサからダーティーラインを読み出してメインメモ
リ制御装置５００に書き戻す。１０１はキャッシュ管理
用メモリであり、プロセッサ１１０，１２０のキャッシ
ュラインの状態を含むアドレス情報を記録する。

【００４４】１１０，１２０はプロセッサである。１１
１，１２１はそれぞれプロセッサ１１０，１２０のキャ
ッシュメモリ（コピーバック方式）である。

【００４５】５００はメインメモリを制御するメインメ
モリ制御装置である。５０１はメインメモリである。

【００４６】６００はＩ／Ｏバス制御装置である。６０
１，６０２はＩ／Ｏバス制御装置６００に接続されるＩ
／Ｏバスである。

【００４７】上記キャッシュフラッシュ装置１００は、
プロセッサバス１０とメインメモリ制御装置５００（メ
インメモリ５０１）との間にインラインで接続されてい
る。このため、この構成例は、メインメモリのために使
用可能なアドレス空間に制限が発生せず、アダプタ接続
方式で実現しやすいという利点がある。

【００４８】本実施形態では、プロセッサ１１０，１２
０が“ＭＥＳＩ”プロトコルでキャッシュ管理を行って
いる場合を例にとって説明する。ここで、“ＭＥＳＩ”
は、キャッシュメモリ１１１，１２１上の各キャッシュ
ブロックの取り得る４種類の状態、すなわち、以下に説
明するような“Modified”，“Exclusive ”，“Share
d”，“Invalid ”の各種の状態を示すものである。な
お、以下では、それぞれの頭文字を用いて単に“Ｍ”，
“Ｅ”，“Ｓ”，“Ｉ”と呼ぶ場合があるものとする。

【００４９】Modified（Ｍ）： そのキャッシュブロッ
クには更新されたデータが存在する。他のプロセッサの
キャッシュブロックには、このデータは存在しない。 Exclusive （Ｅ）： そのキャッシュブロックには、メ
インメモリ５０１と同一内容のデータが存在する。他の
キャッシュメモリのキャッシュブロックには、このデー
タは存在しない。 Shared（Ｓ）： そのキャッシュブロックには、メイン
メモリ５０１と同一内容のデータが存在する。他のプロ
セッサのキャッシュブロックにも、このデータが存在す
る可能性がある。 Invalid （Ｉ）： そのキャッシュブロックには有効な
データが存在しない。

【００５０】なお、上記の状態“Exclusive （Ｅ）”お
よび“Shared（Ｓ）”は、“Clean（Ｃ）”に相当する
ものである。

【００５１】一方、本システムのプロセッサバス１０上
に発行される各種のトランザクションには、以下に説明
するように“Read and Invalidate ”，“Invalidat
e”，“Write ”，“Read”などがある。

【００５２】Read and Invalidate ： プロセッサがデ
ータを更新しようとして、キャッシュメモリ中にそのデ
ータが無い場合に発行されるものであり、キャッシュブ
ロックデータのリード、および他のキャッシュブロック
の無効化要求を意味する。

【００５３】Invalidate： プロセッサが“Shared”状
態のキャッシュブロックのデータを更新しようとする場
合に発行されるものであり、他のキャッシュメモリのデ
ータ無効化要求を意味する。

【００５４】Write ： “Modified”状態のキャッシュ
ブロックに他のアドレスのデータを格納しなければなら
なくなったために、“Modified”状態のキャッシュブロ
ックの内容をメインメモリ５０１に書き戻す必要がある
場合に発行されるものであり、キャッシュブロックデー
タのメインメモリ５０１への書込み要求を意味する。

【００５５】Read： プロセッサがデータを読もうとし
て、キャッシュメモリ中にそのデータが無い場合に発行
されるものであり、キャッシュブロックデータのリード
要求を意味する。

【００５６】次に、この第１実施形態の動作について説
明する。

【００５７】（通常動作）はじめに通常動作を説明す
る。通常動作時には、プロセッサバス１０上に発行され
たトランザクションをキャッシュフラッシュ装置１００
が受け取り、必要なトランザクションをシステムバス１
上に発行する。このとき、メインメモリ制御装置５００
またはＩ／Ｏバスブリッジ６００がシステムバス１上の
アドレスによって反応する。

【００５８】このように、プロセッサバス１０上ではキ
ャッシュフラッシュ装置１００を通じてメモリアクセス
もしくはＩ／Ｏアクセスを行うので、プロセッサの内部
レジスタ等の特殊な空間を除けばキャッシュフラッシュ
装置１００がトランザクションのターゲットアドレスを
保持し、キャッシュフラッシュ装置１００がトランザク
ションへのレスポンスを返す責任を持つ。

【００５９】ここで、プロセッサバス１０上に各種のト
ランザクションが発行された場合のキャッシュフラッシ
ュ装置１００が行う処理を、図２〜図４を参照して説明
する。

【００６０】キャッシュメモリ１１１，１２１に“Excl
usive ”状態が発生したときには、キャッシュが“Modi
fied”状態になったことを外部から観測できない。この
ため、プロセッサバス１０上にReadトランザクションが
発行された場合には（ステップＡ１）、キャッシュフラ
ッシュ装置１００は“Shared”応答をプロセッサバス１
０上に返し、キャッシュを“Shared”状態にする（ステ
ップＡ２）。すなわち、“Exclusive ”状態を許さな
い。そして、キャッシュフラッシュ装置１００は、キャ
ッシュ管理用メモリ１０１を検索して該当するキャッシ
ュラインを“Clean ”にする（ステップＡ３）。

【００６１】プロセッサバス１０上にInvalidateトラン
ザクション又はRead and Invalidate トランザクション
が発行された場合には（ステップＢ１）、キャッシュフ
ラッシュ装置１００はキャッシュ管理用メモリ１０１中
の“Modified”として該当するインデックスの位置にタ
グを保存する（ステップＢ２）。このとき、既に別のキ
ャッシュラインがModifiedとして登録されていたら、キ
ャッシュフラッシュ装置１００は登録されていたタグと
インデックスとから物理アドレスを生成してプロセッサ
バス１０上にReadトランザクションを発行する（ステッ
プＢ３，Ｂ４）。プロセッサが“Modified”ラインを持
っていれば、該プロセッサは“Modified”応答をして
“Modified”データをプロセッサバス１０上に出力して
くる。

【００６２】キャッシュフラッシュ装置１００は、プロ
セッサバス１０から“Modified”データを受け取ると
（ステップＢ５）、システムバス１上にそのアドレスの
Writeトランザクションを発行する（ステップＢ６）。
これにより、メインメモリ制御装置５００は、メインメ
モリ５０１にデータを書き戻す。

【００６３】プロセッサバス１０上にWrite トランザク
ションが発行された場合には（ステップＣ１）、キャッ
シュフラッシュ装置１００はシステムバス１上にWrite
トランザクションを発行する（ステップＣ２）。これに
より、メインメモリ制御装置５００は、メインメモリ５
０１にデータを書き込む。そして、キャッシュフラッシ
ュ装置１００は、キャッシュ管理用メモリ１０１を検索
して該当するキャッシュラインを“Clean ”にする（ス
テップＣ３）。

【００６４】図５は、プロセッサバス上に発行されたト
ランザクションの種類に応じてキャッシュ管理用メモリ
１０１の状態が変更される様子をまとめたものである。

【００６５】図中、“Ｍ”は、キャッシュ管理用メモリ
１０１が「プロセッサが“Modified”ラインを持ってい
る」と認識している状態を示す。“Ｃ”は、キャッシュ
管理用メモリ１０１が「プロセッサが“Modified”ライ
ンを持っていない」と認識している状態“Clean ”を示
す。このときのプロセッサキャッシュの状態は、“Inva
lid ”または“Shared”である。“Ｍ（追い出し）”
は、キャッシュ管理用メモリ１０１が「プロセッサが
“Modified”ラインを持っている」と認識し、かつキャ
ッシュ管理用メモリ１０１に登録されていたエントリの
リードをプロセッサバス上に発行してプロセッサキャッ
シュ内の“Modified”ラインを追い出すことを示す。

【００６６】（キャッシュフラッシュ時の動作）次に、
キャッシュフラッシュ時の動作を、図６を参照して説明
する。キャッシュフラッシュが開始されると、キャッシ
ュフラッシュ装置１００は、キャッシュ管理用メモリ１
０１を検索してプロセッサ１１０，１２０にある“Modi
fied”であるキャッシュラインを見つけ（ステップＤ
１）、プロセッサバス１０だけに対してリード要求を行
う（ステップＤ２）。なお、リード要求の発行にあたっ
ては、“０バイト”すなわち“Modified”応答が無けれ
ばデータ転送を伴わない形でトランザクションが完了す
るようにする。

【００６７】ここで、プロセッサ１１０もしくは１２０
が本当に“Modified”であるデータを持っていれば、該
プロセッサはReadトランザクションに対して“Modifie
d”応答をして“Modified”データをプロセッサバス１
０上に出力してくる。

【００６８】キャッシュフラッシュ装置１００は、プロ
セッサバス１０から“Modified”データを受け取ると
（ステップＤ３）、システムバス１上にそのキャッシュ
ラインのバーストライトトランザクションを発行し（ス
テップＤ４）、キャッシュフラッシュを完了する。

【００６９】この場合、メインメモリ制御装置５００側
としては、キャッシュフラッシュ装置１００からのキャ
ッシュフラッシュを単純なバーストライトとして扱える
ので、メインメモリ５０１へのアクセスは１回だけで終
了する。

【００７０】図７は、この第１実施形態においてキャッ
シュフラッシュが単独で実行される場合の動作を示すタ
イミングチャートである。ここでは、メインメモリ５０
１にシンクロナスＤＲＡＭを使用している。

【００７１】以下、図７を参照して各種信号について説
明する。なお、図中の横軸はバスサイクル数を示してい
る。

【００７２】プロセッサバスのaddress はプロセッサバ
ストランザクションのアドレスであり、キャッシュフラ
ッシュ装置１００が出力する。プロセッサバスのSnoop
は、システムトランザクションに対するスヌープ応答で
あり、プロセッサ１１０，１２０のいずれかが出力す
る。この図の例では、“Modified”応答を出している。
プロセッサバスのDataは、システムトランザクションに
対するデータであり、プロセッサ１１０，１２０のいず
れかが出力する。なお、Readトランザクションに対する
スヌープ応答が“Modified”以外の場合、通常はキャッ
シュフラッシュ装置１００がデータを出力する。

【００７３】キャッシュフラッシュ装置のData Buffer
は、キャッシュフラッシュ装置１００内のデータバッフ
ァがプロセッサバス１０上のデータを受け取る様子を示
している。

【００７４】システムバスのaddress は、システムバス
トランザクションのアドレスであり、キャッシュフラッ
シュ装置１００が出力する。システムバスのSnoop は、
システムバストランザクションに対するスヌープ応答で
あり、本構成の場合、通常はメインメモリ制御装置５０
０が“Normal”応答を返す。システムバスのDataは、シ
ステムバストランザクションに対するデータ出力であ
り、本構成の場合、プロセッサバス１０上でプロセッサ
１１０もしくは１２０が出力したデータをキャッシュフ
ラッシュ装置１００が出力する。

【００７５】メインメモリのAddress は、メインメモリ
制御装置５００が出力するメインメモリ５０１のアドレ
スである。メインメモリのＲＡＳは、メインメモリ制御
装置５００が出力するメインメモリ５０１のＲＡＳ信号
である。メインメモリのＣＡＳは、メインメモリ制御装
置５００が出力するメインメモリ５０１のＣＡＳ信号で
ある。メインメモリのＷＥは、メインメモリ制御装置５
００が出力するメインメモリ５０１のＷＥ信号である。
メインメモリのDataは、メインメモリ制御装置５００と
メインメモリ５０１の間のデータ信号である。ＣＡＳが
“Ｌ”のときにＷＥが“Ｌ”であればメインメモリ制御
装置５００がライトデータを出力し、ＣＡＳが“Ｌ”の
ときにＷＥが“Ｈ”であればメインメモリ５０１がリー
ドデータを出力する。

【００７６】図８は、この第１実施形態においてキャッ
シュフラッシュが３連続で実行される場合の動作を示す
タイミングチャートである。ここでは、メインメモリ５
０１にシンクロナスＤＲＡＭを使用している。

【００７７】以下、図８を参照して各種信号について説
明する。なお、図中の横軸はバスサイクル数を示してい
る。また、図中の==、--、++はそれぞれ一番目、二番
目、三番目のバストランザクションに対応する。

【００７８】プロセッサバスのaddress はプロセッサバ
ストランザクションのアドレスであり、キャッシュフラ
ッシュ装置１００が出力する。プロセッサバスのSnoop
は、システムトランザクションに対するスヌープ応答で
あり、プロセッサ１１０，１２０のいずれかが出力す
る。この図の例では、“Modified”応答をしている。プ
ロセッサバスのDataは、システムトランザクションに対
するデータであり、プロセッサ１１０，１２０のいずれ
かが出力する。なお、Readトランザクションに対するス
ヌープ応答が“Modified”以外の場合、通常はキャッシ
ュフラッシュ装置１００がデータを出力する。

【００７９】キャッシュフラッシュ装置のData Buffer
は、キャッシュフラッシュ装置１００内のデータバッフ
ァがプロセッサバス１０上のデータを受け取る様子を示
している。

【００８０】システムバスのaddress は、システムバス
トランザクションのアドレスであり、キャッシュフラッ
シュ装置１００が出力する。システムバスのSnoop は、
システムバストランザクションに対するスヌープ応答で
あり、本構成の場合、通常はメインメモリ制御装置５０
０が“Normal”応答を返す。システムバスのDataは、シ
ステムバストランザクションに対するデータ出力であ
り、本構成の場合、プロセッサバス１０上でプロセッサ
１１０もしくは１２０が出力したデータをキャッシュフ
ラッシュ装置１００が出力する。

【００８１】メインメモリのAddress は、メインメモリ
制御装置５００が出力するメインメモリ５０１のアドレ
スである。メインメモリのＲＡＳは、メインメモリ制御
装置５００が出力するメインメモリ５０１のＲＡＳ信号
である。メインメモリのＣＡＳは、メインメモリ制御装
置５００が出力するメインメモリ５０１のＣＡＳ信号で
ある。メインメモリのＷＥは、メインメモリ制御装置５
００が出力するメインメモリ５０１のＷＥ信号である。
メインメモリのDataは、メインメモリ制御装置５００と
メインメモリ５０１の間のデータ信号である。ＣＡＳが
“Ｌ”のときにＷＥが“Ｌ”であればメインメモリ制御
装置５００がライトデータを出力し、ＣＡＳが“Ｌ”の
ときにＷＥが“Ｈ”であればメインメモリ５０１がリー
ドデータを出力する。

【００８２】本例とキャッシュフラッシュ時のスループ
ット、キャッシュフラッシュ終了までの時間の比較結果
を図１７に示す。キャッシュ全領域をフラッシュするの
に要する時間はほぼスループットに比例するので、本例
では従来例の１／３以下の時間でキャッシュフラッシュ
が終了する。

【００８３】［第２実施形態］次に、第２実施形態を説
明する。

【００８４】図９は、本発明の第２実施形態に係るキャ
ッシュフラッシュ装置を含むコンピュータシステムの全
体構成を示すブロック図である。

【００８５】２はシステムバスのうち、後述するアドレ
スバスの最上位２ビット分を除いたものである。このシ
ステムバス２は、メインメモリ制御装置５００と、Ｉ／
Ｏ制御装置６００と、キャッシュフラッシュ装置１００
と、プロセッサ１１０，１２０とを接続してデータの受
け渡しを行う。なお、プロセッサバスに相当する部分は
このシステムバス２に含まれているものと考える。

【００８６】３はアドレスバスの最上位２ビット分であ
り、プロセッサ１１０，１２０とキャッシュフラッシュ
装置１００とを接続してアドレスの受け渡しを行う。４
はアドレスバスの最上位２ビット分であり、メインメモ
リ制御装置５００とキャッシュフラッシュ装置１００と
を接続してアドレスの受け渡しを行う。なお、バス３と
４とは接続されておらず、各々は独立して設けられてい
る。

【００８７】１００は本発明に係るキャッシュフラッシ
ュ装置であり、プロセッサ１１０，１２０のキャッシュ
状態を監視してキャッシュ管理用メモリ１０１に記録
し、キャッシュフラッシュが起動するとプロセッサから
ダーティーラインを読み出してメインメモリ制御装置５
００に書き戻す。１０１はキャッシュ管理用メモリであ
り、プロセッサ１１０，１２０のキャッシュラインの状
態を記録する。

【００８８】１１０，１２０はプロセッサである。１１
１，１２１はそれぞれプロセッサ１１０，１２０のキャ
ッシュメモリ（コピーバック方式）である。

【００８９】５００はメインメモリを制御するメインメ
モリ制御装置である。５０１はメインメモリである。

【００９０】６００はＩ／Ｏバス制御装置である。６０
１，６０２はＩ／Ｏバス制御装置６００に接続されるＩ
／Ｏバスである。

【００９１】この第２実施形態においても、プロセッサ
は“ＭＥＳＩ”プロトコルでキャッシュ管理を行ってい
るものとする。

【００９２】図１０は、図９で示したシステムの通常動
作時のアドレス出力を模式的に図示したものである。

【００９３】プロセッサ１１０，１２０からアドレスを
出力するとき、アドレスバスの一部（最上位２ビット
分）３に対してプロセッサ１１０，１２０は“００”を
出力する。このとき、キャッシュフラッシュ装置１００
はアドレスバスの一部（最上位２ビット分）４に対して
“００”を出力する。よって、メインメモリ制御装置５
００にはプロセッサ１１０が出力したアドレスがそのま
ま観測される。

【００９４】図１１は、図９で示したシステムのキャッ
シュフラッシュ前半のアドレス出力を模式的に図示した
ものである。

【００９５】キャッシュフラッシュ装置１００からプロ
セッサにキャッシュフラッシュ要求（リード要求）をす
るとき、キャッシュフラッシュ装置１００はアドレスバ
スの一部３に対して“００”を出力する。プロセッサ１
１０が“Modified”データを持っていれば、該プロセッ
サ１１０は“Modified”応答をして“Modified”データ
を出力してくる。

【００９６】キャッシュフラッシュ装置１００は、“Mo
dified”データを受け取ると、アドレスバスの一部４に
対して“１１”を出力する。よって、メインメモリ制御
装置５００はプロセッサ１１０，１２０が観測するのと
は異なるアドレスを観測する。このアドレス領域はメイ
ンメモリ５０１やＩ／Ｏバス６１０，６２０には割り当
てられていないのでプロセッサ１１０，１２０以外は反
応しない。プロセッサ１１０が出力したデータはキャッ
シュフラッシュ装置１００が受け取る。

【００９７】図１２は、図９で示したシステムのキャッ
シュフラッシュ後半のアドレス出力を模式的に図示した
ものである。

【００９８】キャッシュフラッシュ装置１００からメイ
ンメモリ制御装置５００にライト要求をするとき、キャ
ッシュフラッシュ装置１００はアドレスバスの一部３に
対して“００”を出力する。このとき、キャッシュフラ
ッシュ装置１００はアドレスバスの一部４に対して“０
０”を出力する。よって、メインメモリ制御装置５００
はプロセッサ１１０，１２０が観測するのと同じアドレ
スを観測する。プロセッサは、図１１で示したキャッシ
ュフラッシュ前半に“Modified”データを出力している
ので、今度は“Modified”応答しない。

【００９９】キャッシュフラッシュ装置１００が出力し
たライトデータは、そのままメインメモリ制御装置５０
０を通じてメインメモリ５０１に書き込まれる。

【０１００】なお、上記の例では、アドレスビット“０
０”，“１１”は、偶数ビット数で構成することによ
り、パリティ保護されたアドレスバスに対応させてい
る。しかし、パリティ保護されていないアドレスバスに
対しては、アドレスビットを単純に“０”，“１”（１
ビット分）としても構わない。

【０１０１】次に、この第２実施形態の動作について説
明する。

【０１０２】（通常動作）はじめに通常動作を説明す
る。通常動作時には、キャッシュフラッシュ装置１００
は、プロセッサに接続されたアドレスバスの一部（最上
位２ビット分）３およびメインメモリ制御装置５００に
接続されたアドレスバスの一部（最上位２ビット分）４
の両方に“００”を出力する。これにより、プロセッサ
から出力されたトランザクションは、メインメモリ制御
装置５００やＩ／Ｏブリッジ６００でも同じアドレスと
して観測される。このとき、アドレスバス上のアドレス
によってメインメモリ制御装置５００またはＩ／Ｏバス
ブリッジ６００が反応する。

【０１０３】ここで、システムバス２上に各種のトラン
ザクションが発行された場合のキャッシュフラッシュ装
置１００が行う処理を、図１３〜図１５を参照して説明
する。

【０１０４】キャッシュメモリ１１１，１２１に“Excl
usive ”状態が発生したときにはキャッシュが“Modifi
ed”状態になったことを外部から観測できない。このた
め、システムバス２上にReadトランザクションが発行さ
れた場合には（ステップＥ１）、キャッシュフラッシュ
装置１００は“Shared”応答をシステムバス２上に返
し、キャッシュを“Shared”状態にする（ステップＥ
２）。すなわち、“Exclusive ”状態を許さない。キャ
ッシュフラッシュ装置１００は、キャッシュ管理用メモ
リ１０１を検索し、該当するキャッシュラインを“Clea
n ”にする（ステップＥ３）。

【０１０５】システムバス２上にInvalidateトランザク
ション又はRead and Invalidate トランザクションが発
行された場合には（ステップＦ１）、キャッシュフラッ
シュ装置１００はキャッシュ管理用メモリ１０１中の
“Modified”として該当するインデックスの位置にタグ
を保存する（ステップＦ２）。

【０１０６】このとき、既に別のキャッシュラインがMo
difiedとして登録されていたら、キャッシュフラッシュ
装置１００はプロセッサに接続されたアドレスバスの一
部３には“００”を出力し、メインメモリ制御装置５０
０に接続されたアドレスバスの一部４には“１１”を出
力し、登録されていたタグとインデックスとから物理ア
ドレスを生成してシステムバス２上に発行する（ステッ
プＦ３，Ｆ４）。プロセッサが“Modified”ラインを持
っていれば、該プロセッサは“Modified”応答をして
“Modified”データを出力してくる。

【０１０７】キャッシュフラッシュ装置１００は、シス
テムバス２から“Modified”データを受け取ると（ステ
ップＦ５）、システムバス２上にそのアドレスのWrite
トランザクションを発行する（ステップＦ６）。これに
より、メインメモリ制御装置５００は、メインメモリ５
０１にデータを書き戻す。

【０１０８】なお、このようなキャッシュラインの追い
出し時は、後述するキャッシュフラッシュ時と同じよう
に動作するので、メインメモリ制御装置５００はプロセ
ッサ１１０，１２０からのキャッシュフラッシュ動作に
は反応せず、キャッシュフラッシュ装置１００からのラ
イト動作のみに反応する。

【０１０９】システムバス２上にWrite トランザクショ
ンを発行したならば（ステップＧ１）、メインメモリ制
御装置５００はシステムバス２上にWrite トランザクシ
ョンを発行する（ステップＧ２）。これにより、メイン
メモリ制御装置５００は、メインメモリ５０１にデータ
を書き込む。そして、キャッシュフラッシュ装置１００
は、キャッシュ管理用メモリ１０１を検索して該当する
キャッシュラインを“Clean ”にする（ステップＧ
３）。

【０１１０】（キャッシュフラッシュ時の動作）次に、
キャッシュフラッシュ時の動作を、図１６を参照して説
明する。キャッシュフラッシュが開始されると、キャッ
シュフラッシュ装置１００はキャッシュ管理用メモリ１
０１を検索してプロセッサ１１０，１２０にある“Modi
fied”であるキャッシュラインを見つけ（ステップＨ
１）、システムバス２にリード要求を行う（ステップＨ
２）。

【０１１１】このときプロセッサに接続されたアドレス
バスの一部（最上位２ビット分）３には“００”を、メ
インメモリ制御装置５００に接続されたアドレスバスの
一部（最上位２ビット分）４には“１１”を出力する。
これにより、プロセッサ１１０，１２０およびＩ／Ｏバ
スブリッジ６００にはこのキャッシュフラッシュ用のRe
adトランザクションは観測されるが、メインメモリ制御
装置５００には関係の無いアドレス空間に対するアクセ
スとして観測される。なお、リード要求の発行にあたっ
ては、“０バイト”すなわち“Modified”応答が無けれ
ばデータ転送を伴わない形でトランザクションが完了す
るようにする。

【０１１２】ここで、プロセッサ１１０もしくは１２０
が本当に“Modified”であるデータを持っていれば、該
プロセッサはReadトランザクションに対して“Modifie
d”応答をして“Modified”データをシステムバス２に
出力してくる。

【０１１３】キャッシュフラッシュ装置１００は、シス
テムバス２から“Modified”データを受け取ると（ステ
ップＨ３）、システムバス２上にそのキャッシュライン
のバーストライトトランザクションを発行する（ステッ
プＨ４）。

【０１１４】このとき、キャッシュフラッシュ装置１０
０は、アドレスバスの一部３，４を共に“００”にし、
プロセッサ１１０，１２０とＩ／Ｏブリッジ６００およ
びメインメモリ制御装置５００の両方に普通のアドレス
空間として見えるようにする。

【０１１５】なお、プロセッサ１１０，１２０は、該当
するキャッシュラインをすでに書き戻しているので、今
度は“Shared”応答を返し、プロセッサからのデータ転
送は発生しない。このとき、メインメモリ制御装置５０
０はキャッシュフラッシュ装置１００からのキャッシュ
フラッシュを単純なバーストライトとして扱えるので、
メインメモリ５０１へのアクセスは１回だけで終了す
る。

【０１１６】図１８は、この第２実施形態においてキャ
ッシュフラッシュが単独で実行される場合の動作を示す
タイミングチャートである。ここでは、メインメモリ５
０１にシンクロナスＤＲＡＭを使用している。

【０１１７】以下、図１８を参照して各種信号について
説明する。なお、図中の横軸はバスサイクル数を示して
いる。

【０１１８】システムバスのAddress[33:5] はシステム
バストランザクションのアドレスであり、キャッシュフ
ラッシュ装置１００が出力する。システムバスのAddres
s[35:34] to Processor はシステムバストランザクショ
ンのアドレスであり、キャッシュフラッシュ装置１００
とプロセッサ１１０，１２０との間で使用される。シス
テムバスのAddress[35:34] to Memoryはシステムバスト
ランザクションのアドレスであり、キャッシュフラッシ
ュ装置１００とメモリ制御装置５００との間で使用され
る。システムバスのSnoop は、システムトランザクショ
ンに対するスヌープ応答であり、プロセッサ１１０，１
２０のいずれかが出力する。この図の例では、１個目の
Readトランザクションに対して“Modified”応答を、２
個目のWrite トランザクションに対して“Shared”応答
をしている。システムバスのDataは、システムトランザ
クションに対するデータであり、この図の１個目のトラ
ンザクションであるリードの場合はプロセッサ１１０，
１２０のいずれかが出力する。なお、Readトランザクシ
ョンに対するスヌープ応答が“Modified”以外の場合、
通常はメインメモリ制御装置５００がデータを出力す
る。この図の２個目のトランザクションであるライトに
対しては、キャッシュフラッシュ装置１００がデータを
出力する。

【０１１９】メインメモリのAddress は、メインメモリ
制御装置５００が出力するメインメモリ５０１のアドレ
スである。システムバスのＲＡＳは、メインメモリ制御
装置５００が出力するメインメモリ５０１のＲＡＳ信号
である。メインメモリのＣＡＳは、メインメモリ制御装
置５００が出力するメインメモリ５０１のＣＡＳ信号で
ある。メインメモリのＷＥは、メインメモリ制御装置５
００が出力するメインメモリ５０１のＷＥ信号である。
メインメモリのDataは、メインメモリ制御装置５００と
メインメモリ５０１の間のデータ信号である。ＣＡＳが
“Ｌ”のときにＷＥが“Ｌ”であればメインメモリ制御
装置５００がライトデータを出力し、ＣＡＳが“Ｌ”の
ときにＷＥが“Ｈ”であればメインメモリ５０１がリー
ドデータを出力する。本図では、メインメモリ制御装置
５００にはWrite トランザクションしか自装置のアドレ
スとして見えていないので、ライト動作のみを行う。

【０１２０】図１９は、この第２実施形態においてキャ
ッシュフラッシュが３連続で実行される場合の動作を示
すタイミングチャートである。ここでは、メインメモリ
５０１にシンクロナスＤＲＡＭを使用している。

【０１２１】以下、図１９を参照して各種信号について
説明する。なお、図中の横軸はバスサイクル数を示して
いる。また、図中の==、--、++はそれぞれ一番目、二番
目、三番目のバストランザクションに対応する。

【０１２２】システムバスのAddress[33:5] はシステム
バストランザクションのアドレスであり、キャッシュフ
ラッシュ装置１００が出力する。システムバスのAddres
s[35:34] to Processor はシステムバストランザクショ
ンのアドレスであり、キャッシュフラッシュ装置１００
とプロセッサ１１０，１２０に接続されている。システ
ムバスのAddress[35:34] to Memoryはシステムバストラ
ンザクションのアドレスであり、キャッシュフラッシュ
装置１００とメモリ制御装置５００に接続されている。
システムバスのSnoop は、システムトランザクションに
対するスヌープ応答であり、プロセッサ１１０，１２０
のいずれかが出力する。この図の例では、１〜３個目の
Readトランザクションに対して“Modified”応答を、４
〜６個目のWrite トランザクションに対して“Shared”
応答をしている。システムバスのDataは、システムトラ
ンザクションに対するデータであり、この図の１〜３個
目のトランザクションであるリードの場合プロセッサ１
１０，１２０のいずれかが出力する。なお、Readトラン
ザクションに対するスヌープ応答が“Modified”以外の
場合、通常はメインメモリ制御装置５００がデータを出
力する。この図の４〜６個目のトランザクションである
ライトに対してはキャッシュフラッシュ装置１００がデ
ータを出力する。

【０１２３】メインメモリのAddress は、メインメモリ
制御装置５００が出力するメインメモリ５０１のアドレ
スである。メインメモリのＲＡＳは、メインメモリ制御
装置５００が出力するメインメモリ５０１のＲＡＳ信号
である。メインメモリのＣＡＳは、メインメモリ制御装
置５００が出力するメインメモリ５０１のＣＡＳ信号で
ある。メインメモリのＷＥは、メインメモリ制御装置５
００が出力するメインメモリ５０１のＷＥ信号である。
メインメモリのDataは、メインメモリ制御装置５００と
メインメモリ５０１の間のデータ信号である。ＣＡＳが
“Ｌ”のときにＷＥが“Ｌ”であればメインメモリ制御
装置５００がライトデータを出力し、ＣＡＳが“Ｌ”の
ときにＷＥが“Ｈ”であればメインメモリ５０１がリー
ドデータを出力する。本図では、メインメモリ制御装置
５００にはWrite トランザクションしか自装置のアドレ
スとして見えていないのでライト動作のみを行う。

【０１２４】本例とキャッシュフラッシュ時のスループ
ット、キャッシュフラッシュ終了までの時間の比較結果
を図１７に示す。キャッシュ全領域をフラッシュするの
に要する時間はほぼスループットに比例するので、本例
では従来例の約９／１３の時間でキャッシュフラッシュ
が終了するので、約３０％の高速化を実現する。

【０１２５】なお、キャッシュ全領域のキャッシュフラ
ッシュ時間はほぼキャッシュフラッシュ時のスループッ
トに比例する。よって、従来方法に比べ、第１実施形態
の方法で約２２５％、第２実施形態の方法で約４４％の
性能向上を実現できる。

【０１２６】［第３実施形態］次に、第３実施形態を説
明する。図２０は、本発明の第３実施形態に係るキャッ
シュフラッシュ装置を含むコンピュータシステムの全体
構成を示すブロック図である。

【０１２７】この第３実施形態では、プロセッサ１１
０，１２０がＭＥＳＩプロトコルによる２階層のキャッ
シュメモリを持つ。

【０１２８】図２０において、１１１，１２１は第２階
層キャッシュ（以下Ｌ２キャッシュと略記する）であ
り、キャッシュフラッシュ装置１００に接続されたメモ
リ１０１’は第３階層キャッシュ（以下Ｌ３キャッシュ
と略記する）である。すなわち、第１実施形態（図１）
ではアドレス情報を記憶する管理用メモリ１０１を使用
したのに対し、この第３実施形態ではその代わりにアド
レス情報のみならず実際のデータをも記憶するキャッシ
ュメモリ（Ｌ３キャッシュ）１０１’を使用している。
すなわち、キャッシュフラッシュ装置１００にデータメ
モリを備えることにより外部キャッシュとしての機能を
持たせるようにしている。

【０１２９】Ｌ２キャッシュ１１１，１２１に“Exclus
ive ”状態が発生したときには、キャッシュデータの更
新が外部から観測できないので、キャッシュフラッシュ
装置１００は第１実施形態と同様にプロセッサ１１０，
１２０からのReadトランザクションに対しては“Share
d”応答を返して“Exclusive ”状態を許さないことに
する。

【０１３０】ここで、Ｌ３キャッシュ１０１’もＭＥＳ
Ｉ方法で管理するが、Ｌ３キャッシュ１０１’の“Modi
fied”状態にはＬ３キャッシュ１０１’に記録されたデ
ータが有効（valid ）の場合と、Ｌ３キャッシュ１０
１’のデータは無効で有効データはプロセッサのＬ２キ
ャッシュ１１１，１２１にある場合、の２種類がある。

【０１３１】以下では、Ｌ３キャッシュ１０１’が“Mo
dified”でデータが有効な場合（即ち、キャッシュフラ
ッシュ装置１００事体が最新のデータを持っている状
態）を“Owned （Ｏ）”状態と呼び、Ｌ３キャッシュ１
０１’が“Modified”でデータが有効でない場合（即
ち、Ｌ２キャッシュ１１１，１２１に最新のデータがあ
る状態）を“Dirty （Ｄ）”状態と呼ぶこととし、この
キャッシュ管理方法を“ＤＯＳＩ”プロトコルと呼ぶこ
とにする。

【０１３２】Ｌ２キャッシュ１１１，１２１が“Modifi
ed（Ｍ）”，“Shared（Ｓ）”，“Invalid （Ｉ）”の
各状態のときＬ３キャッシュ１０１’は図２１に示す状
態をとる。ここで、Ｌ２キャッシュ１１１，１２１のい
ずれかが“Invalid ”状態のときＬ３キャッシュ１０
１’が“Dirty ”という状態をとっていれば、もう一方
のＬ２キャッシュは“Modified”状態になっている。

【０１３３】また、このキャッシュシステムはキャッシ
ュフラッシュを目的としたものなので、Ｌ２キャッシュ
１１１，１２１がＬ３キャッシュ１０１’のサブセット
である必要はない。すなわち、Ｌ２キャッシュ１１１，
１２１が“Shared”の時にＬ３キャッシュ１０１’が
“Invalid ”であることも許される。

【０１３４】次に、この第３実施形態の動作について説
明する。

【０１３５】（通常動作）はじめに通常動作について説
明する。まず、プロセッサバス１０上に各種のトランザ
クションが発行された場合のキャッシュフラッシュ装置
１００が行う処理を、図２２〜図２５を参照して説明す
る。

【０１３６】プロセッサバス１０上にReadトランザクシ
ョンが発行された場合には（ステップＪ１）、キャッシ
ュフラッシュ装置１００は“Shared”応答を返し、プロ
セッサキャッシュに“Exclusive ”状態が発生するのを
防止する（ステップＪ２）。

【０１３７】Ｌ３キャッシュ１０１’の該当するインデ
ックスに何も登録されていなければ、新しいトランザク
ションを“Shared”として登録し（ステップＪ３，Ｊ
４）、システムバス１上にReadトランザクションを発行
してメインメモリ５０１からデータを読み出す（ステッ
プＪ５）。“Shared”が登録されていれば、新しいトラ
ンザクションを“Shared”として登録し（ステップＪ
３，Ｊ６）、アドレスマッチしていれば、古いデータを
捨て（ステップＪ７，Ｊ８）、システムバス１上にRead
トランザクションを発行してメインメモリ５０１からデ
ータを読み出す（ステップＪ５）。

【０１３８】ステップＪ７でアドレスマッチしていなけ
れば、Ｌ３キャッシュ１０１’内のデータをプロセッサ
バス１０に出力する（ステップＪ９）。この場合、シス
テムバス１上にはReadトランザクションを発行しない
（ステップＪ１０）。

【０１３９】これ以外の場合、すなわちそのキャッシュ
ラインをＬ３キャッシュ１０１’が持っていない場合、
もしくはシステムバス１上にすぐにReadトランザクショ
ンを発行できる場合には、システムバス１上にReadトラ
ンザクションを発行してメインメモリ５０１からデータ
を読み出す。なお、Ｌ３キャッシュ１０１’がそのキャ
ッシュラインを既に持っていれば、Ｌ３キャッシュ１０
１’のデータをリードデータとしてプロセッサバス１０
に出力し、メインメモリ５０１から読みだしたデータを
捨てる。

【０１４０】一方、Ｌ３キャッシュ１０１’の該当する
インデックスに“Dirty ”もしくは“Owned ”として登
録されていれば、新しいトランザクションの内容をＬ３
キャッシュ１０１’には登録しない。リードトランザク
ションのアドレスがＬ３キャッシュ１０１’のアドレス
と一致していなければ、システムバス１上にはReadトラ
ンザクションを発行する。なお、メインメモリ５０１か
らリードデータが返るとプロセッサバス１にデータを転
送することになる。リードトランザクションのアドレス
がＬ３キャッシュ１０１’のアドレスと一致していれ
ば、Ｌ３キャッシュ１０１’のデータをプロセッサバス
１０に返す。また、Ｌ３キャッシュ１０１’は“Owned
”にする。なお、Ｌ３キャッシュ１０１’が“Dirty
”の場合、プロセッサバス１上でImplicit Write Back
が発生するので、Ｌ３キャッシュ１０１’はデータを
出力しない。

【０１４１】すなわち、Ｌ３キャッシュ１０１’の該当
するインデックスに“Dirty ”として登録されている場
合、アドレスマッチしているかどうかを調べる（ステッ
プＪ３，Ｊ１１）。アドレスマッチしていれば、Ｌ３キ
ャッシュ１０１’を“Owned”に変更し、Implicit Writ
e Back データをＬ３キャッシュ１０１’に書き込む
（ステップＪ１１，Ｊ１２）。この場合、システムバス
１上にはReadトランザクションを発行しない（ステップ
Ｊ１０）。ステップＪ１１でアドレスマッチしていなけ
れば、システムバス１上にReadトランザクションを発行
してメインメモリ５０１からデータを読み出す（ステッ
プＪ１４）。

【０１４２】Ｌ３キャッシュ１０１’の該当するインデ
ックスに“Owned ”として登録されている場合、アドレ
スマッチしているかどうかを調べる（ステップＪ３，Ｊ
１３）。アドレスマッチしていれば、Ｌ３キャッシュ１
０１’内のデータをプロセッサバス１０に出力する（ス
テップＪ９）。この場合、システムバス１上にはReadト
ランザクションを発行しない（ステップＪ１０）。ステ
ップＪ１３でアドレスマッチしていなければ、システム
バス１上にReadトランザクションを発行してメインメモ
リ５０１からデータを読み出す（ステップＪ１４）。

【０１４３】プロセッサバス１０上にRead and Invalid
ate トランザクションが発行された場合には（ステップ
Ｋ１）、キャッシュフラッシュ装置１００はＬ３キャッ
シュ１０１’中の該当するキャッシュラインを“Dirty
”として登録し（ステップＫ２）、システムバス１上
にRead and Invalidate トランザクションを発行する
（ステップＫ３）。このとき、Ｌ３キャッシュ１０１’
にすでに他のキャッシュラインが“Dirty ”もしくは
“Owned ”として登録されていたら、そのキャッシュラ
インをフラッシュする（ステップＫ４，Ｋ５）。このフ
ラッシュ動作は後述のキャッシュフラッシュ時の動作と
同じなのでここでは省略する。

【０１４４】なお、システムバス１からリードデータが
戻るとこのデータをプロセッサバス１０に転送すること
なる。Ｌ３キャッシュ１０１’にはデータは登録しなく
てよい。また、プロセッサバス１０上でのもともとのRe
ad and Invalidate トランザクションに対してもう一方
のプロセッサが“Modified”応答をすると、キャッシュ
フラッシュ装置１００は、システムバス１から戻ってき
たデータを捨てる。

【０１４５】プロセッサバス１０上にInvalidateトラン
ザクションが発行された場合には（ステップＬ１）、キ
ャッシュフラッシュ装置１００はＬ３キャッシュ１０
１’中の該当するキャッシュラインを“Dirty ”として
登録し（ステップＬ２）、システムバス１上にInvalida
teトランザクションを発行する（ステップＬ３）。この
とき、Ｌ３キャッシュ１０１’に既に他のキャッシュラ
インが“Dirty ”もしくは“Owned ”として登録されて
いたら、そのキャッシュラインをフラッシュする（ステ
ップＬ４，Ｌ５）。このフラッシュ動作は後述のキャッ
シュフラッシュ時の動作と同じなのでここでは省略す
る。

【０１４６】プロセッサバス１０上にWrite トランザク
ションが発行された場合には（ステップＭ１）、キャッ
シュフラッシュ装置１００はライトデータの転送終了す
るのを待ち（ステップＭ２）、Ｌ３キャッシュ１０１’
にデータを書き込み（ステップＭ３）、キャッシュ状態
を“Owned ”にする（ステップＭ４）。なお、システム
バス１上にはトランザクションを発行しない。

【０１４７】次に、システムバス１上に各種のトランザ
クションが発行された場合のキャッシュフラッシュ装置
１００が行う処理について説明する。

【０１４８】システムバス１からのアクセスに対して
は、キャッシュフラッシュ装置１００はＬ３キャッシュ
１０１’を検索して“Dirty ”もしくは“Owned ”の場
合に“Modified”応答をしてキャッシュ内容をシステム
バス１に出力する。

【０１４９】システムバス１上のトランザクションがRe
adの場合、Ｌ３キャッシュ１０１’が“Owned ”なら
ば、プロセッサバス１０上にはトランザクションを発行
せずにシステムバス１００にＬ３キャッシュ１０１’内
のデータを出力する。

【０１５０】Ｌ３キャッシュ１０１’が“Dirty ”なら
ば、プロセッサバス１０上にReadトランザクションを発
行し、プロセッサにデータを出力させる。なお、いずれ
の場合もＬ３キャッシュ１０１’のキャッシュステート
を“Shared”にする。

【０１５１】システムバス上のトランザクションがWrit
e の場合、Ｌ３キャッシュ１０１’が“Owned ”なら
ば、プロセッサバス１０上にInvalidateトランザクショ
ンを発行し、システムバス１００にＬ３キャッシュ１０
１’内のデータを出力する。

【０１５２】Ｌ３キャッシュ１０１’が“Dirty ”なら
プロセッサバス１０上にRead and Invalidate トランザ
クションを発行し、プロセッサにデータを出力させる。
なお、いずれの場合もＬ３キャッシュ１０１’のキャッ
シュステートを“Invalid ”にし、システムバス１には
“Modified”応答を返す。

【０１５３】Ｌ３キャッシュ１０１’が“Shared”の場
合、プロセッサバス１０上にInvalidateトランザクショ
ンを発行し、Ｌ３キャッシュ１０１’の状態を“Invali
date”にし、システムバスには“Shared”応答を返す。

【０１５４】Ｌ３キャッシュ１０１’に該当するキャッ
シュラインが登録されていない場合にも本実施形態のプ
ロトコルではプロセッサが“Shared”でデータを持って
いる可能性があるので、プロセッサバス１０上にInvali
dateトランザクションを発行し、システムバス１には
“Shared”応答を返す。

【０１５５】システムバス上のトランザクションがInva
lidate又はRead and Invalidate の場合、Ｌ３キャッシ
ュ１０１’が“Owned ”ならば、プロセッサバス１０上
にInvalidateトランザクションを発行し、システムバス
１００にＬ３キャッシュ１０１’内のデータを出力す
る。

【０１５６】Ｌ３キャッシュ１０１’が“Dirty ”なら
ば、プロセッサバス１０上にRead and Invalidate トラ
ンザクションを発行し、プロセッサにデータを出力させ
る。なお、いずれの場合もＬ３キャッシュ１０１’のキ
ャッシュステートを“Invalid ”にし、システムバス１
には“Modified”応答を返す。

【０１５７】Ｌ３キャッシュ１０１’が“Shared”の場
合、プロセッサバス１０上にInvalidateトランザクショ
ンを発行し、Ｌ３キャッシュ１０１の状態を“Invalida
te”にし、システムバスには“Shared”応答を返す。

【０１５８】Ｌ３キャッシュ１０１’に該当するキャッ
シュラインが登録されていない場合にも本実施形態のプ
ロトコルではプロセッサが“Shared”でデータを持って
いる可能性があるので、プロセッサバス１０上にInvali
dateトランザクションを発行し、システムバス１には
“Shared”応答を返す。

【０１５９】以上見たように、キャッシュフラッシュ装
置１００ではＬ３キャッシュ１０１’内でのキャッシュ
置換が発生しない限り、システムバス上にはWrite トラ
ンザクションを発行しない。

【０１６０】（キャッシュフラッシュ時の動作）次に、
キャッシュフラッシュ時の動作を、図２６を参照して説
明する。

【０１６１】キャッシュフラッシュ時には、キャッシュ
フラッシュ装置１００はＬ３キャッシュ１０１’を検索
し、“Dirty ”状態と“Owned ”状態のものを見つけだ
す（ステップＮ１）。“Dirty ”状態のものは、Ｌ２キ
ャッシュ１１１，１２１に最新のデータがあるので、プ
ロセッサバス１０上にReadトランザクションを発行し、
プロセッサに最新データを出力させる（ステップＮ２，
Ｎ３）。

【０１６２】キャッシュフラッシュ装置１００は、デー
タを受け取ると（ステップＮ４）、システムバス１上に
Write トランザクションを発行し、そのデータをメイン
メモリ５０１に書き戻す（ステップＮ５）。

【０１６３】一方、Ｌ３キャッシュ１０１’上で“Owne
d ”状態のものはキャッシュフラッシュ装置１００自体
が最新データを持っているので、直ちにシステムバス１
上にWrite トランザクションを発行し、そのデータをメ
インメモリ５０１に書き戻す（ステップＮ２，Ｎ６）。

【０１６４】キャッシュフラッシュが完了するとＬ３キ
ャッシュ１０１’に登録されたキャッシュ状態は“Shar
ed”または“Invalid ”になる（ステップＮ７）。

【０１６５】以上のように、キャッシュフラッシュ時に
はメインメモリ５０１は単純なライト動作になるので、
高速にキャッシュフラッシュを実行できる。

【０１６６】なお、レジスタ設定により“Owned ”状態
を許さないように動的に変更できるようにしてＬ３キャ
ッシュ１０１’まで含めたキャッシュのダーティー率を
低くするインプリメントを採れば、キャッシュフラッシ
ュ時間をさらに短縮することができる。

【０１６７】図２７はプロセッサ１１０および１２０か
ら出力されたプロセッサバス１０上のトランザクション
によるＬ３キャッシュ１０１の状態遷移を示したもので
ある。

【０１６８】図中、Ｄは“Dirty ”状態を示し、プロセ
ッサ１１０または１２０がModifiedデータを持っている
ことを示す。Ｏは“Owned ”状態を示し、Ｌ３キャッシ
ュ１０１がModifiedデータを持っていることを示す。Ｓ
は“Shared”状態を示し、Ｌ３キャッシュ１０１がメイ
ンメモリ５０１と同じデータを持っていることを示す。
Ｉは“Invalid ”状態を示し、Ｌ３キャッシュ１０１の
内容が有効でないことを示す。

【０１６９】Ｒ＆Ｉは“Read and Invalidate ”トラン
ザクションを示し、メインメモリ５０１からデータを読
み込むと同時に他のバスエージェントが同じキャッシュ
ラインを持っていればそのラインを無効化するトランザ
クションである。Ｉは“Invalidate”トランザクション
を示し、他のバスエージェントが同じキャッシュライン
を持っていればそのラインを無効化するトランザクショ
ンである。

【０１７０】Write は“Burst Write ”トランザクショ
ンを示し、プロセッサ１１０，１２０がＬ２キャッシュ
１１１，１２１に持っていた“Modified”ラインを書き
戻すトランザクションである。Readは“Burst Read”ト
ランザクションであり、プロセッサ１１０，１２０がＬ
２キャッシュ１１１，１２１にデータを読み出すトラン
ザクションである。

【０１７１】図２８はシステムバス１上のトランザクシ
ョンによるＬ３キャッシュ１０１の状態遷移を示したも
のである。

【０１７２】図中、Ｄは“Dirty ”状態を示し、プロセ
ッサ１１０または１２０がModifiedデータを持っている
ことを示す。Ｏは“Owned ”状態を示し、Ｌ３キャッシ
ュ１０１がModifiedデータを持っていることを示す。Ｓ
は“Shared”状態を示し、Ｌ３キャッシュ１０１がメイ
ンメモリ５０１と同じデータを持っていることを示す。
Ｉは“Invalid ”状態を示し、Ｌ３キャッシュ１０１の
内容が有効でないことを示す。

【０１７３】Ｒ＆Ｉは“Read and Invalidate ”トラン
ザクションを示し、メインメモリ５０１からデータを読
み込むと同時に他のバスエージェントが同じキャッシュ
ラインを持っていればそのラインを無効化するトランザ
クションである。Ｉは“Invalidate”トランザクション
を示し、他のバスエージェントが同じキャッシュライン
を持っていればそのラインを無効化するトランザクショ
ンである。

【０１７４】Write は“Burst Write ”トランザクショ
ンを示し、システムバス１からメインメモリ５０１にデ
ータを書き込むトランザクションである。Readは“Burs
t Read”トランザクションであり、メインメモリ５０１
からシステムバス１にデータを読み出すトランザクショ
ンである。

【０１７５】図２９はキャッシュフラッシュ装置１００
が出力するトランザクションによりプロセッサ１１０お
よび１２０、もしくはＬ３キャッシュ１０１にある“Mo
dified”データをメインメモリ５０１に書き戻す時のＬ
３キャッシュ１０１の状態遷移を示したものである。

【０１７６】図中、Ｄは“Dirty ”状態を示し、プロセ
ッサ１１０または１２０がModifiedデータを持っている
ことを示す。Ｏは“Owned ”状態を示し、Ｌ３キャッシ
ュ１０１がModifiedデータを持っていることを示す。Ｓ
は“Shared”状態を示し、Ｌ３キャッシュ１０１がメイ
ンメモリ５０１と同じデータを持っていることを示す。
Ｉは“Invalid ”状態を示し、Ｌ３キャッシュ１０１の
内容が有効でないことを示す。

【０１７７】Write Backは、プロセッサバス１０上では
“Burst Read”トランザクション、システムバス１上で
は“Burst Write ”トランザクションを示し、プロセッ
サ１１０，１２０が持っている“Modified”データをプ
ロセッサバス１０に出力させ、キャッシュフラッシュ装
置１００がシステムバス１０上にデータを出力するトラ
ンザクションを示す。

【０１７８】本発明は、フラッシュ装置の実装位置を変
えることで種々のコンピュータシステムに適用できる。
例えば、本発明をＩ／Ｏバスとディスクキャッシュとか
らなるシステムに適用することも可能である。

【０１７９】本発明は上述した各実施形態に限定される
ものではなく、その要旨の範囲で種々変形して実施する
ことが可能である。例えば、第３実施形態で採用したＬ
３キャッシュを第２実施形態のシステムに適用すること
も可能である。

【０１８０】

【発明の効果】以上詳述したように本発明によれば、モ
ディファイドデータについてのリード要求を前記キャッ
シュフラッシュ装置からプロセッサバス（プロセッサ）
だけに対して送り、このリード要求に応じて送られてき
たプロセッサからのモディファイドデータをキャッシュ
フラッシュ装置により受け取り、モディファイドデータ
の受け取りが完了したキャッシュラインだけについてメ
インメモリに対するバーストライトを行うようにしてい
る。これにより、キャッシュフラッシュ時に前記メイン
メモリがリードモディファイライト動作せずに単純にバ
ーストライト動作するようになり、キャッシュフラッシ
ュ時間を短縮することができる。特に、本発明をチェッ
クポイントロールバック方式を採用したシステムに適用
した場合には、上記の効果が顕著にあらわれる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るキャッシュフラッ
シュ装置を含むコンピュータシステムの全体構成を示す
ブロック図。

【図２】本発明の第１実施形態における通常動作の一部
を説明するためのフローチャート。

【図３】本発明の第１実施形態における通常動作の一部
を説明するためのフローチャート。

【図４】同実施形態における通常動作の一部を説明する
ためのフローチャート。

【図５】同実施形態においてプロセッサバス上に発行さ
れたトランザクションの種類に応じてキャッシュ管理用
メモリの状態が変更される様子をまとめた図。

【図６】同実施形態におけるキャッシュフラッシュ時の
動作を説明するためのフローチャート。

【図７】同実施形態においてキャッシュフラッシュが単
独で実行される場合の動作を示すタイミングチャート。

【図８】同実施形態においてキャッシュフラッシュが３
連続で実行される場合の動作を示すタイミングチャー
ト。

【図９】本発明の第２実施形態に係るキャッシュフラッ
シュ装置を含むコンピュータシステムの全体構成を示す
ブロック図。

【図１０】同実施形態における通常動作時のアドレス出
力を模式的に示す図。

【図１１】同実施形態におけるキャッシュフラッシュ前
半のアドレス出力を模式的に示す図。

【図１２】同実施形態におけるキャッシュフラッシュ後
半のアドレス出力を模式的に示す図。

【図１３】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図１４】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図１５】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図１６】同実施形態におけるキャッシュフラッシュ時
の動作を説明するためのフローチャート。

【図１７】第１及び第２実施形態と従来技術との間での
キャッシュフラッシュ時のスループット、キャッシュフ
ラッシュ終了までの時間の比較結果を示す図。

【図１８】第２実施形態においてキャッシュフラッシュ
が単独で実行される場合の動作を示すタイミングチャー
ト。

【図１９】同実施形態においてキャッシュフラッシュが
３連続で実行される場合の動作を示すタイミングチャー
ト。

【図２０】本発明の第３実施形態に係るキャッシュフラ
ッシュ装置を含むコンピュータシステムの全体構成を示
すブロック図。

【図２１】同実施形態におけるプロセッサＬ２のキャッ
シュ状態とプロセッサＬ３のキャッシュ状態との関係を
示す図。

【図２２】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図２３】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図２４】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図２５】同実施形態における通常動作の一部を説明す
るためのフローチャート。

【図２６】同実施形態におけるキャッシュフラッシュ時
の動作を説明するためのフローチャート。

【図２７】同実施形態におけるプロセッサバス上のトラ
ンザクションによるＬ３キャッシュの状態遷移を示す
図。

【図２８】同実施形態におけるシステムバス上のトラン
ザクションによるＬ３キャッシュの状態遷移を示す図。

【図２９】同実施形態におけるキャッシュフラッシュ装
置が出力するトランザクションによりプロセッサもしく
はＬ３キャッシュにある“Modified”データをメインメ
モリに書き戻す時のＬ３キャッシュの状態遷移を示す
図。

【図３０】従来のキャッシュフラッシュ装置を含むコン
ピュータシステムの構成を示すブロック図。

【図３１】従来のキャッシュフラッシュ装置によりキャ
ッシュフラッシュが単独で実行される場合の動作を示す
タイミングチャート。

【図３２】従来のキャッシュフラッシュ装置によりキャ
ッシュフラッシュが３連続で実行される場合の動作を示
すタイミングチャート。

【符号の説明】

１，２…システムバス、３，４…アドレスバスの一部、
１０…プロセッサバス、１００…キャッシュフラッシュ
装置、１０１…キャッシュ管理用メモリ、１１０，１２
０…プロセッサ、１０１’，１１１，１２１…キャッシ
ュメモリ、５００…メインメモリ制御装置、５０１…メ
インメモリ、６００…Ｉ／Ｏバス制御装置、６１０，６
２０…Ｉ／Ｏバス。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/00 ５３１ Ｇ０６Ｆ 12/00 ５３１Ｊ

Claims (16)

【特許請求の範囲】
1. 【請求項１】 コピーバック方式のキャッシュを備えた
   少なくとも一つのプロセッサと、前記プロセッサが接続
   されるプロセッサバスと、メインメモリと、前記プロセ
   ッサバスと前記メインメモリとに接続されるキャッシュ
   フラッシュ装置とを有するコンピュータシステムに適用
   されるキャッシュフラッシュ方法において、 モディファイドデータについてのリード要求を前記キャ
   ッシュフラッシュ装置から前記プロセッサバスだけに対
   して送り、 前記リード要求に応じて送られてきた前記プロセッサか
   らのモディファイドデータを前記キャッシュフラッシュ
   装置により受け取り、 前記モディファイドデータの受け取りが完了したキャッ
   シュラインだけについて前記メインメモリに対するバー
   ストライトを行い、 キャッシュフラッシュ時に前記メインメモリがリードモ
   ディファイライト動作せずに単純にバーストライト動作
   するようにしたことを特徴とするキャッシュフラッシュ
   方法。
2. 【請求項２】 前記キャッシュフラッシュ装置は、前記
   プロセッサバスと前記メインメモリとの間にインライン
   で接続されることを特徴とする請求項１記載のキャッシ
   ュフラッシュ方法。
3. 【請求項３】 前記キャッシュフラッシュ装置と前記プ
   ロセッサとが第１のアドレスバスの一部を通じて接続さ
   れ、前記キャッシュフラッシュ装置と前記メインメモリ
   とが前記第１のアドレスバスとは独立した第２のアドレ
   スバスの一部を通じて接続されることを特徴とする請求
   項１記載のキャッシュフラッシュ方法。
4. 【請求項４】 前記リード要求時に、前記プロセッサに
   リード要求を観測させるためのアドレスビットを前記キ
   ャッシュフラッシュ装置から前記第１のアドレスバスの
   一部に出力すると共に、前記メインメモリには無関係の
   アドレスビットを前記キャッシュフラッシュ装置から前
   記第２のアドレスバスの一部に出力し、 前記バーストライト時に、前記メインメモリに対するバ
   ーストライトを可能とするアドレスビットを前記キャッ
   シュフラッシュ装置から前記第２のアドレスバスの一部
   に出力することを特徴とする請求項３記載のキャッシュ
   フラッシュ方法。
5. 【請求項５】 前記の各アドレスバスに出力するアドレ
   スビットを偶数ビット数で構成することによりパリティ
   保護されたアドレスバスに対応させたことを特徴とする
   請求項４記載のキャッシュフラッシュ方法。
6. 【請求項６】 前記プロセッサにリード要求を観測させ
   るためのアドレスビットを全て“０”とし、前記メイン
   メモリに無関係のアドレスビットを全て“１”とし、前
   記メインメモリに対するバーストライトを可能とするア
   ドレスビットを全て“０”としたことを特徴とする請求
   項５記載のキャッシュフラッシュ方法。
7. 【請求項７】 前記キャッシュフラッシュ装置にデータ
   メモリを備えることにより外部キャッシュとしての機能
   を有するようにしたことを特徴とする請求項２記載のキ
   ャッシュフラッシュ方法。
8. 【請求項８】 前記キャッシュフラッシュ装置にデータ
   メモリを備えることにより外部キャッシュとしての機能
   を有するようにしたことを特徴とする請求項３乃至５の
   いずれかに記載のキャッシュフラッシュ方法。
9. 【請求項９】 コピーバック方式のキャッシュを備えた
   少なくとも一つのプロセッサと、前記プロセッサが接続
   されるプロセッサバスと、メインメモリと、前記プロセ
   ッサバスと前記メインメモリとに接続されるキャッシュ
   フラッシュ装置とを有するコンピュータシステムに設け
   られるキャッシュフラッシュ装置において、 モディファイドデータについてのリード要求を前記プロ
   セッサバスだけに対して送る手段と、 前記リード要求に応じて送られてきた前記プロセッサか
   らのモディファイドデータを受け取る手段と、 前記モディファイドデータの受け取りが完了したキャッ
   シュラインだけについて前記メインメモリに対するバー
   ストライトを行う手段とを具備し、キャッシュフラッシ
   ュ時に前記メインメモリがリードモディファイライト動
   作せずに単純にバーストライト動作するようにしたこと
   を特徴とするキャッシュフラッシュ装置。
10. 【請求項１０】 前記キャッシュフラッシュ装置は、前
    記プロセッサバスと前記メインメモリとの間にインライ
    ンで接続されることを特徴とする請求項９記載のキャッ
    シュフラッシュ装置。
11. 【請求項１１】 前記キャッシュフラッシュ装置と前記
    プロセッサとが第１のアドレスバスの一部を通じて接続
    され、前記キャッシュフラッシュ装置と前記メインメモ
    リとが前記第１のアドレスバスとは独立した第２のアド
    レスバスの一部を通じて接続されることを特徴とする請
    求項９記載のキャッシュフラッシュ装置。
12. 【請求項１２】 前記リード要求時に、前記プロセッサ
    にリード要求を観測させるためのアドレスビットを前記
    キャッシュフラッシュ装置から前記第１のアドレスバス
    の一部に出力すると共に、前記メインメモリには無関係
    のアドレスビットを前記キャッシュフラッシュ装置から
    前記第２のアドレスバスの一部に出力する手段と、 前記バーストライト時に、前記メインメモリに対するバ
    ーストライトを可能とするアドレスビットを前記キャッ
    シュフラッシュ装置から前記第２のアドレスバスの一部
    に出力する手段とを更に具備したことを特徴とする請求
    項１１記載のキャッシュフラッシュ装置。
13. 【請求項１３】 前記の各アドレスバスに出力するアド
    レスビットを偶数ビット数で構成することによりパリテ
    ィ保護されたアドレスバスに対応させたことを特徴とす
    る請求項１２記載のキャッシュフラッシュ装置。
14. 【請求項１４】 前記プロセッサにリード要求を観測さ
    せるためのアドレスビットを全て“０”とし、前記メイ
    ンメモリに無関係のアドレスビットを全て“１”とし、
    前記メインメモリに対するバーストライトを可能とする
    アドレスビットを全て“０”としたことを特徴とする請
    求項１３記載のキャッシュフラッシュ装置。
15. 【請求項１５】 前記キャッシュフラッシュ装置にデー
    タメモリを備えることにより外部キャッシュとしての機
    能を有するようにしたことを特徴とする請求項１０記載
    のキャッシュフラッシュ装置。
16. 【請求項１６】 前記キャッシュフラッシュ装置にデー
    タメモリを備えることにより外部キャッシュとしての機
    能を有するようにしたことを特徴とする請求項１１乃至
    １３のいずれかに記載のキャッシュフラッシュ装置。