JP2000012764A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2000012764A JP10170003A JP17000398A JP2000012764A JP 2000012764 A JP2000012764 A JP 2000012764A JP 10170003 A JP10170003 A JP 10170003A JP 17000398 A JP17000398 A JP 17000398A JP 2000012764 A JP2000012764 A JP 2000012764A
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chip
circuit chip
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Abstract

(57)【要約】 【課題】 製造コストを下げることが可能な、１以上の
集積回路チップによって構成される半導体集積回路装置
を提供すること。 【解決手段】 プロセッサチップ１と、このプロセッサ
チップ１に設けられた、外部端子に接続される外部パッ
ド２と、このプロセッサチップ１に設けられた、このプ
ロセッサチップ１の機能を拡張するためのＳＲＡＭチッ
プに接続される機能拡張用パッド３とを具備することを
特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、１以上の集積回
路チップによって構成される半導体集積回路装置に関す
る。
【０００２】
【従来の技術】現在、コンピュータ等に代表される電子
機器のシステムは、プロセッサ、メモリ等の様々なＬＳ
Ｉをマザーボードと呼ばれる回路基板上で互いに結合す
ることにより得られている。
【０００３】このような電子機器において、近年、多機
能化、高速動作化、小型化、低価格化等の進展が急速で
ある。この進展は、ＬＳＩの小型化、および高性能化等
によるところが大きい。
【０００４】さらに電子機器の多機能化、高速動作化、
小型化、低価格化の進展を加速させるために、マザーボ
ード上で構成されているシステムを１チップに集積して
しまおうとする動きがある。システムＬＳＩとよばれる
技術である。
【０００５】システムＬＳＩの課題は、超高速動作のマ
イクロプロセッサ、超大規模容量のメモリ、超高感度の
アナログ回路等を、如何に大規模に、如何に低コストで
１チップに集積するかである。この課題を解決するため
に、ＬＳＩメーカにおいては、その研究、開発が進めら
れている。現状では、プロセッサ、メモリ、アナログ回
路等を小規模に集積するものについては、充分に実用に
耐え得るレベルに達している。しかしながら、大規模な
システムを集積するものについては、依然として実用段
階には至っていない。しかも、その研究、開発に、多額
の費用がかかっているのも事実である。
【０００６】そこで、ＬＳＩメーカは、システムＬＳＩ
の開発と並行して、複数のＬＳＩチップを１つのパッケ
ージに収容するマルチチップパッケージ（ＭＣＰ）製品
や、複数のＬＳＩチップをシステム構成用の回路基板に
セットしたマルチチップモジュール（ＭＣＭ）製品の開
発を進めている。
【０００７】これらＭＣＰやＭＣＭについては、例えば
プロセッサ等で既に実用化されており、電子機器の多機
能化、高速動作化、小型化、低価格化に充分に貢献して
いる。ＭＣＰの典型例を図１８（Ａ）に示す。
【０００８】図１８（Ａ）に示すように、プロセッサチ
ップ１０１およびキャッシュメモリとしてのＳＲＡＭチ
ップ１０２がそれぞれベアの状態で、１つのセラミック
パッケージ１０３に収容されている。
【０００９】このようなＭＣＰやＭＣＭの課題は、良品
チップのなかでも、特に優れたチップ（Known Good Di
e：ＫＧＤ）を選んでアセンブリしなければならないこ
とである。ＭＣＰやＭＣＭでは、優れたチップを選んで
アセンブリしないと、歩留りが急速に悪化するのであ
る。この結果、製造コストは比較的高くなり、製品価格
を高めに設定せざるを得ない。製品価格が高いと市場へ
の普及が遅れ、技術の進歩に対する貢献度が低くなる。
【００１０】そこで、図１８（Ｂ）に示すように、キャ
ッシュメモリとしてのＳＲＡＭチップ１０２を取り付け
ず、プロセッサチップ１０１のみを収容した製品を同時
に製品化する。このような製品はＭＣＰではないので、
良品チップのなからＫＧＤを選んでアセンブリする必要
はなく、既存の製品通り、良品チップをアセンブリすれ
ば良い。これにより、製造コストは格段に下がる。
【００１１】よって、図１８（Ａ）に示す製品と同等の
性能を持つ製品を、より廉価に市場に提供できる（普及
製品）。このような製品に対し、図１８（Ａ）に示す製
品は、その機能を拡張させた機能拡張製品となる。
【００１２】しかしながら、図１８（Ａ）、（Ｂ）に示
す製品では、パッケージ１０３にキャッシュメモリを増
設するための増設スロット１０４を設けておかなければ
ならず、小型化の要求を充分に満たしているとは言い難
い。また、パッケージ１０３が大きくなるので、当然パ
ッケージ１０３の価格も高くなる。特にセラミックパッ
ケージのような高級なパッケージでは、かなりの製造コ
ストアップになる。
【００１３】普及製品用のパッケージと、機能拡張製品
用のパッケージとを別々に用意する手段もあるが、パッ
ケージメーカに対して相応の負担をかけることになり、
顕著な製造コストダウンは望めない。また、ＬＳＩメー
カにとっても、パッケージの種類が増えるだけで、生産
性は悪化し、製造コストを下げられるような利点はさほ
どない。
【００１４】
【発明が解決しようとする課題】以上のように、従来の
ＭＣＰ製品やＭＣＭ製品は製造コストが比較的高くなる
傾向がある。この発明は上記の事情に鑑み為されたもの
で、その目的は、製造コストを下げることが可能な、１
以上の集積回路チップによって構成される半導体集積回
路装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置は、主集積回路
チップと、前記主集積回路チップに設けられた、外部端
子に接続される外部パッドと、前記主集積回路チップに
設けられた、この主集積回路チップの機能を拡張するた
めの副集積回路チップに接続される機能拡張用パッドと
を具備することを特徴としている。
【００１６】また、前記主集積回路チップは製品となる
機能を有し、前記主集積回路チップは、これ単体で構成
される標準製品、および前記副集積回路チップの接続に
応じて、前記標準製品の機能を拡張した機能拡張製品に
変わることを特徴としている。
【００１７】また、前記副集積回路チップは製品となる
機能を有し、前記副集積回路チップは、これ単体で構成
される標準製品、および前記主集積回路チップに接続さ
れて前記主集積回路の機能を拡張するための機能拡張用
部品に変わることを特徴としている。
【００１８】また、前記機能拡張用パッドが形成される
前記主集積回路チップの表面は平坦化されていることを
特徴としている。また、この発明に係る半導体集積回路
装置の別の態様は、主集積回路チップと、前記主集積回
路チップに設けられた、外部端子に接続される外部パッ
ドと、前記主集積回路チップに設けられた、この主集積
回路チップの機能を拡張するための機能拡張用パッド
と、前記機能拡張用パッドに電気的に接続された、前記
主集積回路チップの機能を拡張するための副集積回路チ
ップとを具備することを特徴としている。
【００１９】また、前記主集積回路チップはベアであ
り、前記副集積回路チップはパッケージに収容されてい
ることを特徴としている。また、前記副集積回路チップ
を収容するパッケージは、チップサイズパッケージであ
ることを特徴としている。
【００２０】また、前記チップサイズパッケージは、前
記副集積回路チップに設けられている外部パッドを、前
記主集積回路チップに設けられている機能拡張用パッド
に電気的に接続するための配線板を有することを特徴と
している。
【００２１】また、前記配線板には、前記副集積回路チ
ップを前記主集積回路チップに接続するときに用いる機
能拡張用配線板と、前記副集積回路チップを市販すると
きに用いる市販用配線板とが備えられていることを特徴
としている。
【００２２】上記構成を有する半導体集積回路装置であ
ると、主集積回路チップに、外部端子に接続される外部
パッドの他に、機能拡張用パッドを有している。この機
能拡張用パッドに、主集積回路チップの機能を拡張する
ための副集積回路チップを接続することで、その主集積
回路チップの機能を拡張できる。このため、パッケージ
に主集積回路チップの他、機能を拡張するためのスロッ
トを設ける必要がなく、パッケージを小型化することが
できる。このようにパッケージの小型化が可能であるこ
とにより、１以上の集積回路チップによって構成される
半導体集積回路装置において、その製造コストを下げる
ことができる。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。 ［第１の実施形態］図１は、この発明の第１の実施形態
に係るプロセッサチップの斜視図である。
【００２４】図１に示すように、プロセッサチップ（主
集積回路チップ）１は、図示せぬ外部端子に接続される
外部パッド２の他、プロセッサチップ１の機能を拡張す
るための副集積回路チップに接続される機能拡張用パッ
ド３を有している。プロセッサチップ１は、機能拡張用
パッド３により構成した８つの増設スロット４−１〜４
−８を有しており、最大８つの副集積回路チップを接続
できるようになっている。以下、プロセッサチップ１の
機能拡張を、増設スロット４−１〜４−８にキャッシュ
メモリを接続し、キャッシュメモリの容量を増やす場合
を例にして説明する。
【００２５】図２（Ａ）、（Ｂ）はそれぞれ、プロセッ
サチップ１の機能を拡張した状態を示す斜視図である。
図２（Ａ）、（Ｂ）に示すように、キャッシュメモリと
してＳＲＡＭチップ（副集積回路チップ）５がそれぞ
れ、増設スロット４−１〜４−８に設けられた機能拡張
用パッド３を介して、プロセッサチップ１に接続されて
いる。プロセッサチップ１とＳＲＡＭチップ５との接続
には、半田ボールを用いて接続する、いわゆるフリップ
チップ方式が使用される。
【００２６】ここで、ＳＲＡＭチップ５の容量を８Ｍビ
ットとすると、図２（Ａ）では、２つのＳＲＡＭチップ
５が接続されているので、キャッシュメモリを２Ｍバイ
ト増設できる。また、図２（Ｂ）では全ての増設スロッ
ト４−１〜４−８を使用して、８つのＳＲＡＭチップ５
が接続されているので、キャッシュメモリを８Ｍバイト
増設できる。
【００２７】このように第１の実施形態に係るプロセッ
サチップ１によれば、機能拡張用パッド３を介してＳＲ
ＡＭチップ５をプロセッサチップ１の上に接続すること
により、キャッシュメモリの容量の増加、即ち機能の拡
張が可能であるので、これを収容するパッケージには、
増設スロットを確保しておく必要がなくなる。よって、
パッケージの小型化が可能となり、製造コストを低減で
きる。
【００２８】さらにこの第１の実施形態に係るプロセッ
サチップ１からは、キャッシュメモリを増設せず、プロ
セッサチップ１のみで構成した標準製品（標準プロセッ
サ）、キャッシュメモリを１Ｍバイトから最大８Ｍバイ
トまで順次増設し、プロセッサチップ１の機能を拡張し
た８種類の機能拡張製品（機能拡張プロセッサ）、合計
９種類の製品を得ることができる。しかも、これら９種
類の製品を１種類のパッケージにより展開できるので、
生産性も向上する。
【００２９】よって、１以上の集積回路チップにより構
成される半導体集積回路装置を、より安い製造コストで
生産できる。次に、第１の実施形態に係るプロセッサチ
ップ１を利用した好適な生産フローの一例を説明する。
【００３０】図３は、この発明の第１の実施形態に係る
プロセッサチップ１を利用した生産フローの一例を示す
流れ図である。図３に示す参照符号１０は、プロセッサ
チップ１のみで構成される標準製品（標準プロセッサ）
の生産フロー、参照符号１１はプロセッサチップ１にＳ
ＲＡＭチップ５を接続した機能拡張製品（機能拡張プロ
セッサ）の生産フロー、参照符号１２はＳＲＡＭチップ
５のみで構成される標準製品（標準ＳＲＡＭ）の生産フ
ローである。
【００３１】図３に示すように、プロセッサチップ１の
機能を拡張するために用いられるＳＲＡＭチップ５は機
能拡張専用とせず、これ単体でもＳＲＡＭ製品として製
品化する。このようにＳＲＡＭチップ５を、機能拡張専
用で開発するのではなく、ＳＲＡＭ製品として実際に製
品に使用することを前提として開発する。これにより、
ＬＳＩメーカにとっては、新製品の開発コストを圧縮で
きる。
【００３２】また、実際に製品化されている既存のＳＲ
ＡＭチップを利用して、プロセッサチップ１の機能を拡
張することもできる。この場合、ＳＲＡＭチップを新規
に開発しなくて済むので、機能拡張のための開発コスト
は全くかからない。
【００３３】このようにプロセッサチップ１（主集積回
路チップ）の機能を拡張するためのＳＲＡＭチップ５
（副集積回路チップ）に製品としての機能を持たせる。
さらにＳＲＡＭチップ５のみで構成されたＳＲＡＭ製品
を生産する。これにより、多種多様な製品を生産するＬ
ＳＩメーカにとっては、トータルの開発コストを低下で
きる。
【００３４】よって、第１の実施形態に係るプロセッサ
チップ１を搭載したプロセッサ製品を、図３に示す生産
フローにしたがって生産すれば、このプロセッサ製品ば
かりでなく、他の製品、第１の実施形態では、ＳＲＡＭ
製品にかかる製造コストも削減することが可能になる。
【００３５】［第２の実施形態］この発明に係るプロセ
ッサチップ１では、その上にＳＲＡＭチップ５が搭載さ
れる。このため、機能拡張用パッド３が形成される面
は、高い精度で平坦化されていたほうが良い。
【００３６】図４（Ａ）および（Ｂ）はそれぞれ、第２
の実施形態に係る半導体集積回路装置の断面図である。
図４（Ａ）に示すように、機能拡張用パッド３が形成さ
れる絶縁膜２０の表面を平坦化する。この平坦化にはＣ
ＭＰ法を使用すれば良い。同図中の矢印は、ＣＭＰ法に
より平坦化された面を示している。
【００３７】また、図４（Ｂ）に示すように、機能拡張
用パッド３を、これが形成される絶縁膜２０とともにＣ
ＭＰ法により平坦化しても良い。いわゆるダマシン法で
ある。同図中の矢印は、ＣＭＰ法により平坦化された面
を示している。
【００３８】これらのように、プロセッサチップ１の機
能拡張用パッド３が形成される面を平坦化することによ
り、ＳＲＡＭチップ５と機能拡張用パッド３とをより確
実に接続できる。よって、プロセッサチップ１の機能を
拡張する場合において、その歩留りを向上でき、製造コ
ストをより低くできる。
【００３９】また、ＳＲＡＭチップ５と機能拡張用パッ
ド３とをより確実に接続できるので、機能拡張プロセッ
サ製品の信頼性、特に装置寿命に関する信頼性を高めら
れる効果も、同時に期待できる。
【００４０】［第３の実施形態］ウェーハプロセス終了
後、図３に示したように、チップにはバーンインと呼ば
れる強制劣化試験が行われる。この後、チップをテスト
し、確実に動作したもののみを良品チップとし、次のア
センブリプロセスに進める。
【００４１】機能拡張製品を生産する際には、良品チッ
プのなかでも、特に優れたチップ（Known Good Die：Ｋ
ＧＤ）を選ぶ。このＫＧＤの基準は極めて高い。ベアチ
ップ出荷が想定されるためである。つまり、チップを裸
のままユーザに供給し、ＭＣＭのアセンブリをユーザ
に、ユーザ自身の好みに応じて自由にできるようにゆだ
ねるのである。
【００４２】この発明に係るプロセッサチップ１と、そ
の機能を拡張するＳＲＡＭチップ５との接続は、フリッ
プチップ方式である。このため、ＭＣＭのアセンブリに
使用する半田リフロー装置を持っているユーザであれ
ば、ユーザ自ら、プロセッサチップ１にＳＲＡＭチップ
５を接続できる。したがって、この発明においても、プ
ロセッサチップ１とＳＲＡＭチップ５との接続を、ユー
ザにゆだねることができる。
【００４３】ところで、ＫＧＤの基準が過度に高いの
は、“ベアチップ出荷”という流通方式が生まれてまも
ないためである。また、ＭＣＭのプロセスも比較的新し
い技術であり、完全に完成しているわけではない。特に
ＭＣＭの歩留りは、ＫＧＤの品質によって、予想以上の
変化をみせる。この原因はいまだ明確ではない。原因が
明確でない以上、ＫＧＤの基準は過度に高く設定せざる
を得ないのである。
【００４４】ＬＳＩのなかでも、特に最先端の技術を駆
使して製造されるメモリＬＳＩにおいては、１枚のウェ
ーハからごく僅かしかＫＧＤを採れない、と予想され
る。このため、ＳＲＡＭチップ５が最先端の技術を駆使
して製造されているような場合、図２（Ｂ）に示すよう
に８つのＫＧＤを得るためには、相当の製造コストがか
かることが予想される。これでは、廉価な製品をユーザ
に供給できない。
【００４５】このような事情を解消する一つの例が、こ
の第３の実施形態である。図５は、この発明の第３の実
施形態に係る生産フローを示す流れ図である。図５に示
す参照符号１０は、プロセッサチップ１のみで構成され
る標準製品（標準プロセッサ）の生産フロー、参照符号
１１はプロセッサチップ１にＳＲＡＭチップ５を接続し
た機能拡張製品（機能拡張プロセッサ）の生産フロー、
参照符号１２はＳＲＡＭチップ５のみで構成される標準
製品（標準ＳＲＡＭ）の生産フローである。
【００４６】図５に示すように、第３の実施形態では、
プロセッサチップ１に、ＫＧＤではなく、良品チップを
アセンブリし、これをパッケージングしたＳＲＡＭ製品
を接続する。
【００４７】パッケージング技術は既に確立している技
術であり、その基準は、ＫＧＤのように過度に高くは設
定されていない。即ち、パッケージングされた製品の基
準は、模索期にあるＫＧＤの基準よりもはるかに適切で
ある。
【００４８】このように第３の実施形態によれば、パッ
ケージングされた製品を機能拡張用の部品とするので、
ＫＧＤを機能拡張用の部品とする場合に比べ、良品チッ
プを無駄にする確率を小さくできる。よって、機能拡張
製品の製造コストを、さらに下げることが可能になる。
【００４９】［第４の実施形態］次に、主集積回路チッ
プに、機能拡張のために接続される製品に好適なパッケ
ージの一例を、第４の実施形態として説明する。
【００５０】図６は、この発明の第４の実施形態に係る
機能拡張用のＳＲＡＭ製品を示す図で、（Ａ）図はその
断面図、（Ｂ）図はその分解図である。図６（Ａ）、
（Ｂ）に示すように、パッケージとして好適なものは、
チップサイズパッケージ（ＣＳＰ）である。ＳＲＡＭチ
ップ５は接続用半田ボール３４を有している。接続用半
田ボール３４は、配線板３１に形成された接続用パッド
３３にフリップチップ方式を用いて接続される。配線板
３１とＳＲＡＭチップ５との接続部分は、モールド樹脂
３５によりモールドされる。
【００５１】配線板３１に形成された半田ボール３２
は、プロセッサチップ１の機能拡張用パッド３にフリッ
プチップ方式にて接続される。この接続は、半田ボール
３２を機能拡張用パッド３の上に載せた後、半田リフロ
ー装置により、半田ボール３２をメルトすることで行わ
れる。
【００５２】このようなＣＳＰは、チップのサイズとほ
ぼ同等の大きさである。このため、他のパッケージ、例
えばＱＦＰ等に比べて、その大きさは大変小さい。よっ
て、プロセッサチップ１の上に、より多く接続すること
ができる。
【００５３】また、ＣＳＰは配線板３１を有するので、
これの外部端子、即ち半田ボール３２の配置を、ＳＲＡ
Ｍチップ５の半田ボール３４の配置と全く同じとするこ
ともできる。このようにすると、ＳＲＡＭチップ５をベ
アチップの状態で接続する場合、およびＳＲＡＭチップ
５をＣＳＰに収容した状態で接続する場合のどちらにも
適用でき、便利である。
【００５４】図７（Ａ）、（Ｂ）はそれぞれ、第４の実
施形態に係るＳＲＡＭ製品を用いてプロセッサチップ１
の機能を拡張した状態を示す斜視図である。図７（Ａ）
では、プロセッサチップ１に、２つの増設スロットを用
いて、２つのＳＲＡＭ製品（ＣＳＰ）５が接続されてい
る。ＳＲＡＭ製品（ＣＳＰ）５が８Ｍビットの容量を持
つとすれば、図７（Ａ）に示す製品は、キャッシュメモ
リ２Ｍバイト拡張製品となる。
【００５５】また、図７（Ｂ）では、プロセッサチップ
１に、８つの増設スロットを全て用いて、８つのＳＲＡ
Ｍ製品（ＣＳＰ）５が接続されている。よって、図７
（Ｂ）に示す製品は、キャッシュメモリ８Ｍバイト拡張
製品となる。
【００５６】このように、第４の実施形態においても、
第１の実施形態と同様に、プロセッサ１のみで構成され
る標準製品の他、ＳＲＡＭ製品（ＣＳＰ）５の接続数に
応じた機能拡張製品を得ることができる。
【００５７】［第５の実施形態］この発明による機能拡
張は、キャッシュメモリの増設だけでなく、他の機能拡
張にも適用できる。その代表的な一例を第５の実施形態
として説明する。
【００５８】図８は、この発明の第５の実施形態に係る
半導体集積回路装置の斜視図である。図８に示すよう
に、プロセッサチップ１は、図示せぬ外部端子に接続さ
れる外部パッド２の他、プロセッサチップ１の機能を拡
張するための副集積回路チップに接続される機能拡張用
パッド３を有している。プロセッサチップ１は、機能拡
張用パッド３により構成した６つの増設スロット４−１
１〜４−１６を有しており、最大６つの副集積回路チッ
プを接続できるようになっている。
【００５９】この第５の実施形態では、増設スロット４
−１１にはグラフィックスコントローラが、増設スロッ
ト４−１２にはインターフェースが接続されるようにな
っている。インターフェースは、グラフィックスコント
ローラとプロセッサチップ１との動作規格（動作周波数
や動作電源電圧）が異なったり、あるいはグラフィック
スコントローラとプロセッサチップ１とのデータ転送規
格（入出力ビット数）が異なる場合に接続されるもので
ある。そのためにインターフェースには、周波数変換器
回路、電圧変換回路、マルチ／デマルチプレクサ等が組
み込まれる。
【００６０】また、増設スロット４−１３、４−１４に
は画像メモリが、増設スロット４−１５には画像データ
通信用としてＭＥＰＧが、増設スロット４−１６にはキ
ャッシュメモリが接続されるようになっている。
【００６１】この第５の実施形態では、これらグラフィ
ックスコントローラ、インターフェース、画像メモリ、
ＭＰＥＧ、キャッシュメモリがそれぞれ副集積回路チッ
プとして用意される。これらの副集積回路チップを、主
集積回路チップであるプロセッサチップ１に接続するこ
とにより、これらの組み合わせに応じた種類の機能拡張
製品が揃えられるようになっている。
【００６２】なお、標準製品は、図８に示すプロセッサ
チップ１のみで構成される製品である。以下、主集積回
路チップ（プロセッサチップ１）の機能を拡張した例
を、各副集積回路チップをそれぞれ、第４の実施形態の
ようにＣＳＰとした場合を想定して説明する。
【００６３】図９（Ａ）、（Ｂ）はグラフィックス機能
が拡張された製品を示す斜視図である。図９（Ａ）に示
すように、増設スロット４−１１を使用して、グラフィ
ックスコントローラ製品（ＣＳＰ）５１がプロセッサチ
ップ１に接続されている。これにより、プロセッサチッ
プ１にはグラフィックス機能が拡張され、グラフィック
ス機能拡張製品（Ｉ）となる。
【００６４】このグラフィックス機能拡張製品（Ｉ）
は、インターフェースが接続されない。これは、グラフ
ィックスコントローラ製品（ＣＳＰ）５１の動作規格お
よびデータ転送規格が、プロセッサチップ１の動作規格
およびデータ転送規格と同じであるためである。
【００６５】これに対し、図９（Ｂ）に示すグラフィッ
クス機能拡張製品（II）では、増設スロット４−１２を
使用して、インターフェース製品（ＣＳＰ）５２がプロ
セッサチップ１に接続されている。これは、グラフィッ
クスコントローラ製品（ＣＳＰ）５１’の動作規格およ
びデータ転送規格（以下規格）が、プロセッサチップ１
の規格と合わないためである。
【００６６】インターフェース製品（ＣＳＰ）５２は、
このような規格が合わないものどうしを電気的に接続す
る機能を持つ。このようなインターフェース製品（ＣＳ
Ｐ）５２を接続するための増設スロット４−１２を設け
る大きな理由は次の通りである。
【００６７】この発明では、第３の実施形態でも説明し
たように、主集積回路チップと副集積回路チップとの接
続をメーカで行うばかりでなく、ユーザにゆだねること
についても想定している。ユーザは、好みに応じたＬＳ
Ｉ製品を求める。つまりユーザは、一つのメーカのＬＳ
Ｉ製品だけでなく、様々なメーカからＬＳＩ製品を求め
る。
【００６８】今後、技術の複雑化に伴って、一つのメー
カで、全てのＬＳＩ製品を揃えることは難しくなってく
る、と推測される。特にメモリ、プロセッサ、グラフィ
ックスコントローラの開発には、それぞれ高度の技術力
を要する。このため、これらのＬＳＩ製品の全てを、一
つのメーカで揃えることは、極めて困難になると予測さ
れる。よって、ユーザが様々なメーカからＬＳＩ製品を
求める傾向は、益々強まる。ユーザが様々なメーカから
ＬＳＩ製品を求める以上、主集積回路チップ（プロセッ
サチップ１）の規格と、副集積回路チップ（グラフィッ
クスコントローラ製品（ＣＳＰ）５１’）の規格とが合
わないことも充分に想定しなければならない。
【００６９】第５の実施形態は、インターフェース製品
（ＣＳＰ）５２を接続するための増設スロット４−１２
を設けておくことで、主集積回路チップと副集積回路チ
ップとで互いに規格が異なる場合でも互いに接続するこ
とができる。よって、ユーザ自身で、ユーザの好みに応
じて独自にアセンブリできる利点も維持できる。
【００７０】また、メーカにとっても、主集積回路チッ
プの規格にあった副集積回路チップを新たに開発する必
要が特になくなるので、開発コストを圧縮できる利点が
ある。
【００７１】さらに主集積回路チップの規格に合わなく
ても、ユーザが要求する仕様を満足するような副集積回
路チップが既にあれば、それを主集積回路チップに接続
して製品化することもでき、受注から納入までのターン
アラウンドタイムを短縮できる効果もある。
【００７２】図１０（Ａ）に、上述したグラフィックス
機能拡張製品（II）に、増設スロット４−１３、４−１
４を使用し、２つのＶＲＡＭ製品（ＣＳＰ）５３を増設
した製品を示す。ＶＲＡＭ製品（ＣＳＰ）５３は画像メ
モリとして機能する。
【００７３】ＶＲＡＭ製品（ＣＳＰ）５３の容量を８Ｍ
ビットとすると、２Ｍバイトの画像メモリを有する機能
拡張製品となる。また、図１０（Ｂ）は、図１０（Ａ）
に示す製品に、増設スロット４−１５、４−１６を使用
し、ＭＥＰＧ製品（ＣＳＰ）５４、およびＳＲＡＭ製品
（ＣＳＰ）５をそれぞれ増設した製品を示している。
【００７４】ＭＰＥＧ製品（ＣＳＰ）５４は画像データ
通信用で、特に画像データを通信用に圧縮する機能を有
する。また、ＳＲＡＭ製品（ＣＳＰ）５は、プロセッサ
チップ１のキャッシュメモリである。
【００７５】ＳＲＡＭ製品（ＣＳＰ）５の容量を８Ｍビ
ットとすると、１Ｍバイトのキャッシュメモリを有す
る。さらにＭＰＥＧ製品（ＣＳＰ）５４を有するので、
画像データ通信機能を合わせ持つ機能拡張製品となる。
【００７６】このように、この発明は、プロセッサのキ
ャッシュメモリを拡張するだけでなく、プロセッサが使
われる電子機器のシステムを取り込むような機能の拡張
も可能である。
【００７７】［第６の実施形態］ＳＲＡＭチップ５を製
品化する場合、この製品が搭載される回路基板の配線の
配置が、プロセッサチップ１の機能拡張用パッド３の配
置とが異なることも想定される。
【００７８】このような場合には、ＳＲＡＭチップ５の
パッドの配置を変更、即ち別のマスクセットを用いて、
市販用のＳＲＡＭチップと、機能拡張用のＳＲＡＭチッ
プとを製造しなければならない。これはウェーハプロセ
スの煩雑化を招く。特にホトリソグラフィ工程に使用す
るマスクセットの種類が増えるうえ、これらのマスクセ
ットを全て管理する必要があるので、ＳＲＡＭチップの
生産性は著しく損なわれる。
【００７９】また、ホトリソグラフィ工程に使用する新
たなマスクセットを開発し、製造するには高度の技術を
要するので、相応の製造コストがかかる。これらの事情
を解消する一例が、この第６の実施形態である。
【００８０】第６の実施形態は、第４の実施形態と同様
にＳＲＡＭチップ５をＣＳＰ製品としてプロセッサチッ
プ１に接続するものである。図１１は、この発明の第６
の実施形態に係る半導体集積回路装置を示す断面図であ
る。
【００８１】図１１に示すように、ＣＳＰ製品は配線板
３１を有する。第６の実施形態では、配線板３１に、市
販用配線板３１Ａ、機能拡張用配線板３１Ｂとの２種類
を備える。市販用配線板３１ＡはＳＲＡＭチップ５を使
用したＳＲＡＭ製品を市販するときに用いられる。ま
た、機能拡張用配線３１ＢはＳＲＡＭチップ５をプロセ
ッサチップ１に接続するときに用いる。
【００８２】市販用配線板３１Ａの半田ボール３２の配
置ピッチＰ１は、図示せぬ回路基板の配線の配置ピッチ
に合ったものに、また、接続パッド３３の配置ピッチＰ
２はＳＲＡＭチップ５の半田ボール３４の配置ピッチＰ
３に合ったものにされている。
【００８３】機能拡張用配線板３１Ｂの半田ボール３２
の配置ピッチＰ４は、プロセッサチップ１の機能拡張用
パッド３の配置ピッチに合ったものに、また、接続パッ
ド３３の配置ピッチＰ５はＳＲＡＭチップ５の半田ボー
ル３４の配置ピッチＰ３に合ったものにされている。
【００８４】以上のように、ＣＳＰ製品の配線板３１
に、市販用配線板３１Ａ、および機能拡張用３１Ｂをそ
れぞれ備えることにより、１種類のマスクセットから、
異なる配置ピッチを持つ回路基板、およびプロセッサチ
ップ１のどちらにも接続できるＳＲＡＭ製品を得ること
ができる。
【００８５】この場合には、配線板３１の種類は増える
が、ホトリソグラフィ工程に使用するマスクセットの種
類が増えるよりは、生産性の悪化は小さくて済む。ま
た、配線板３１のほうが、ホトリソグラフィ用のマスク
セットよりも製造コストは低い。当然ＳＲＡＭチップ１
よりも低い。
【００８６】よって、第６の実施形態によれば、製造コ
ストをさらに低下させることが可能である。また、主集
積回路チップに設けられた増設スロット４の大きさと、
ここに接続される副集積回路チップの大きさとが互いに
異なる場合もある。この場合にも、この第６の実施形態
は次のように変形して適用することができる。
【００８７】図１２は、この発明の第６の実施形態に係
る半導体集積回路装置の変形を示す断面図である。図１
２に示すように、市販用配線板３１Ａの大きさは、ＳＲ
ＡＭチップ５の大きさと、ほぼ同じである。これに対
し、機能拡張用配線板３１Ｂの大きさは増設スロット４
にあった大きさとされ、市販用配線板３１Ａよりも大き
い。
【００８８】このように市販用配線板３１Ａと、機能拡
張用配線板３１Ｂとを備えることにより、増設スロット
４の大きさと異なるサイズのＳＲＡＭチップ５でも、プ
ロセッサチップ１に接続することができる。
【００８９】［第７の実施形態］次に、この発明に係る
プロセッサ製品を収容するパッケージの例を、この発明
の第７の実施形態として説明する。
【００９０】なお、この説明は、各副集積回路チップを
それぞれ、第４の実施形態のようにＣＳＰとした場合を
想定している。図１３（Ａ）は、この発明に係るプロセ
ッサ製品をＰＧＡ型パッケージに収容した状態を示す平
面図である。また、図１３（Ｂ）は図１３（Ａ）中のＢ
−Ｂ線に沿う断面図である。
【００９１】図１３（Ａ）、（Ｂ）に示すように、ＰＧ
Ａ型のセラミックパッケージ６１の中には、ＳＲＡＭ製
品（ＣＳＰ）５が接続されたプロセッサチップ１が収容
されている。プロセッサチップ１の外部パッド２は、パ
ッケージ６１の図示せぬ配線パターンにボンディングワ
イヤ６２により電気的に接続されている。図示せぬ配線
パターンは、パッケージ６１の外部ピン６３に電気的に
接続される。参照符号６４は、気密封止用のキャップで
ある。
【００９２】このようにこの発明に係るプロセッサは、
既存のＰＧＡ型のセラミックパッケージに収容すること
ができる。よって、電子機器のシステムを構成するマザ
ーボード上に、従来と同様に接続することができる。
【００９３】また、この発明に係るプロセッサは、ＰＧ
Ａ型のセラミックパッケージばかりでなく、他の既存の
パッケージにも収容可能である。図１４（Ａ）は、この
発明に係るプロセッサを、ＢＧＡ型のセラミックパッケ
ージ７１に収容した例、図１４（Ｂ）はモールドパッケ
ージ（ＱＦＰ型）７２に収容した例である。
【００９４】さらにこの発明に係るプロセッサは、ＴＡ
Ｂ方式とすることも可能である。図１４（Ｃ）はＴＡＢ
方式とした例である。図１４（Ｃ）に示すように、プロ
セッサチップ１の外部パッド２はＴＡＢテープ７３に形
成された薄膜導線パターン７４に電気的に接続される。
また、参照符号７５は、外部パッド２と薄膜導線パター
ン７４との接続部分を外界から隔離するためのポッティ
ング樹脂である。
【００９５】図１４（Ｄ）は、この発明に係るプロセッ
サを、チップサイズパッケージ７６に収容した例であ
る。図１４（Ｄ）に示すチップサイズパッケージ７６
は、電子機器のシステムを構成するマザーボードに、フ
リップチップ方式により接続される。
【００９６】このようにこの発明に係るプロセッサは、
様々な既存のパッケージに収容して、製品化することが
できる。 ［第８の実施形態］この発明に係るプロセッサ製品は、
既存のＬＳＩチップと同様に、マルチチップパッケージ
（ＭＣＰ）やマルチチップモジュール（ＭＣＭ）とする
ことも可能である。以下、この発明に係るプロセッサ製
品を、ＭＣＰやＭＣＭとした例を、この発明の第８の実
施形態として説明する。この説明においても、各副集積
回路チップをそれぞれ、第４の実施形態のようにＣＳＰ
とした場合を想定する。
【００９７】図１５は、この発明に係るプロセッサ製品
をマルチチップパッケージ製品としたときの平面図であ
る。図１５に示すように、セラミックパッケージ６１の
中には、ＳＲＡＭ製品（ＣＳＰ）５が接続され、機能が
拡張されたプロセッサチップ１が４つ収容されている。
これにより、ＭＣＰ製品となる。
【００９８】このようにこの発明に係るプロセッサ製品
をＭＣＰ製品とすれば、従来のＭＣＰ製品に比べて、多
くの機能を、よりコンパクトに集積することが可能にな
る。図１６は、この発明に係るプロセッサ製品をマルチ
チップモジュール製品としたときの平面図である。
【００９９】図１６に示すように、ＳＲＡＭ製品（ＣＳ
Ｐ）５が接続され、機能が拡張されたプロセッサチップ
１、および第５の実施形態により説明したプロセッサチ
ップ１がそれぞれ、システム構成用の回路基板８１に接
続されて、マルチチップモジュール製品を構成してい
る。
【０１００】このようにこの発明に係るプロセッサ製品
をＭＣＭ製品とすれば、ＭＣＰ製品と同様に、多くの機
能を、よりコンパクトに集積できる。さらに図１６に示
すＭＣＭ製品を、図１７に示すように、セラミックパッ
ケージ６１の中に収容しても良い。これは、マルチチッ
プモジュールパッケージ製品とよばれる製品となる。
【０１０１】以上、この発明を第１〜第８の実施形態に
より説明したが、この発明はこれらの実施形態に限られ
るものではなく、様々な変形が可能である。例えば上記
実施形態では、主集積回路チップとしてプロセッサチッ
プを例示したが、主集積回路チップとして、ギガビット
クラスの記憶容量を持つ超大規模メモリチップに変更す
ることもできる。
【０１０２】この場合には、超大規模メモリチップに、
その機能を拡張するための副集積回路チップを接続する
ことにより、メモリ製品としての機能ばかりでなく、そ
の周辺のシステムを取り込み、より高度な機能と超大規
模メモリとを同時に集積したＬＳＩ製品を、より廉価に
提供することができる。
【０１０３】
【発明の効果】以上説明したように、この発明によれ
ば、製造コストを下げることが可能な、１以上の集積回
路チップによって構成される半導体集積回路装置を提供
できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体
集積回路装置の斜視図。
【図２】図２（Ａ）、（Ｂ）はそれぞれ第１の実施形態
に係る半導体集積回路装置の機能を拡張した状態を示す
斜視図。
【図３】図３はこの発明の第１の実施形態に係る半導体
集積回路装置を利用した生産フローを示す流れ図。
【図４】図４（Ａ）はこの発明の第２の実施形態に係る
半導体集積回路装置の断面図、図４（Ｂ）はこの発明の
第２の実施形態に係る半導体集積回路装置の変形例を示
す断面図。
【図５】図５はこの発明の第３の実施形態に係る半導体
集積回路装置の生産フローを示す流れ図。
【図６】図６（Ａ）はこの発明の第４の実施形態に係る
半導体集積回路装置が具備するキャッシュメモリの断面
図、図４（Ｂ）はこの発明の第４の実施形態に係る半導
体集積回路装置が具備するキャッシュメモリの分解図。
【図７】図７（Ａ）、（Ｂ）はそれぞれ第４の実施形態
に係る半導体集積回路装置を用いて主集積回路チップの
機能を拡張した状態を示す斜視図。
【図８】図８はこの発明の第５の実施形態に係る半導体
集積回路装置の斜視図。
【図９】図９（Ａ）、（Ｂ）はそれぞれ第５の実施形態
に係る半導体集積回路装置の機能を拡張した状態を示す
斜視図。
【図１０】図１０（Ａ）、（Ｂ）はそれぞれ第５の実施
形態に係る半導体集積回路装置の機能を拡張した状態を
示す斜視図。
【図１１】図１１はこの発明の第６の実施形態に係る半
導体集積回路装置を示す図。
【図１２】図１２はこの発明の第６の実施形態に係る半
導体集積回路装置の変形例を示す図。
【図１３】図１３（Ａ）はこの発明の第７の実施形態に
係る半導体集積回路装置の平面図、図１３（Ｂ）は図１
３（Ａ）中のＢ−Ｂ線に沿う断面図。
【図１４】図１４（Ａ）〜（Ｄ）はそれぞれこの発明の
第７の実施形態に係る半導体集積回路装置の変形例を示
す断面図。
【図１５】図１５はこの発明に係る半導体集積回路装置
をマルチチップパッケージ製品としたときの平面図。
【図１６】図１６はこの発明に係る半導体集積回路装置
をマルチチップモジュール製品としたときの平面図。
【図１７】図１７はこの発明に係る半導体集積回路装置
をマルチチップモジュールパッケージ製品としたときの
平面図。
【図１８】図１８（Ａ）、（Ｂ）はそれぞれ従来のマル
チチップパッケージ製品の平面図。
【符号の説明】
１…プロセッサチップ、 ２…外部パッド、 ３…機能拡張用パッド、 ４−１〜４−８、４−１１〜４−１６…増設スロット、 ５…ＳＲＡＭチップ／ＳＲＡＭ製品（ＣＳＰ）、 １０…標準プロセッサ製品生産フロー、 １１…機能拡張プロセッサ製品生産フロー、 １２…標準ＳＲＡＭ製品生産フロー、 ２０…機能拡張用パッドが形成される絶縁膜、 ３１…配線板、 ３１Ａ…市販用配線板、 ３１Ｂ…機能拡張用配線板、 ３２…半田ボール、 ３３…接続用パッド、 ３４…接続用半田ボール、 ３５…モールド樹脂、 ５１、５１’…グラフィックスコントローラ製品（ＣＳ
Ｐ）、 ５２…インターフェース製品（ＣＳＰ）、 ５３…ＶＲＡＭ製品（ＣＳＰ）、 ５４…ＭＰＥＧ製品（ＣＳＰ）、 ６１…セラミックパッケージ（ＰＧＡ）、 ７１…セラミックパッケージ（ＢＧＡ）、 ７２…モールドパッケージ（ＱＦＰ）、 ７５…ポッティング樹脂（ＴＡＢ）、 ７６…チップサイズパッケージ（ＣＳＰ）、 ８１…システム構成用の回路基板（ＭＣＭ）。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 主集積回路チップと、 前記主集積回路チップに設けられた、外部端子に接続さ
    れる外部パッドと、 前記主集積回路チップに設けられた、この主集積回路チ
    ップの機能を拡張するための副集積回路チップに接続さ
    れる機能拡張用パッドとを具備することを特徴とする半
    導体集積回路装置。
  2. 【請求項２】 前記主集積回路チップは製品となる機能
    を有し、前記主集積回路チップは、これ単体で構成され
    る標準製品、および前記副集積回路チップの接続に応じ
    て、前記標準製品の機能を拡張した機能拡張製品に変わ
    ることを特徴とする請求項１に記載の半導体集積回路装
    置。
  3. 【請求項３】 前記副集積回路チップは製品となる機能
    を有し、前記副集積回路チップは、これ単体で構成され
    る標準製品、および前記主集積回路チップに接続されて
    前記主集積回路の機能を拡張するための機能拡張用部品
    に変わることを特徴とする請求項１および請求項２いず
    れかに記載の半導体集積回路装置。
  4. 【請求項４】 前記機能拡張用パッドが形成される前記
    主集積回路チップの表面は平坦化されていることを特徴
    とする請求項１乃至請求項３いずれか一項に記載の半導
    体集積回路装置。
  5. 【請求項５】 主集積回路チップと、 前記主集積回路チップに設けられた、外部端子に接続さ
    れる外部パッドと、 前記主集積回路チップに設けられた、この主集積回路チ
    ップの機能を拡張するための機能拡張用パッドと、 前記機能拡張用パッドに電気的に接続された、前記主集
    積回路チップの機能を拡張するための副集積回路チップ
    とを具備することを特徴とする半導体集積回路装置。
  6. 【請求項６】 前記主集積回路チップはベアであり、前
    記副集積回路チップはパッケージに収容されていること
    を特徴とする請求項５に記載の半導体集積回路装置。
  7. 【請求項７】 前記副集積回路チップを収容するパッケ
    ージは、チップサイズパッケージであることを特徴とす
    る請求項６に記載の半導体集積回路装置。
  8. 【請求項８】 前記チップサイズパッケージは、前記副
    集積回路チップに設けられている外部パッドを、前記主
    集積回路チップに設けられている機能拡張用パッドに電
    気的に接続するための配線板を有することを特徴とする
    請求項７に記載の半導体集積回路装置。
  9. 【請求項９】 前記配線板には、前記副集積回路チップ
    を前記主集積回路チップに接続するときに用いる機能拡
    張用配線板と、前記副集積回路チップを市販するときに
    用いる市販用配線板とが備えられていることを特徴とす
    る請求項８に記載の半導体集積回路装置。
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