JP2000012543A - Manufacture of semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ダマシンプロセスによって
形成される多層配線を有する半導体集積回路装置に適用
して有効な技術に関するものである。The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a semiconductor integrated circuit device having a multilayer wiring formed by a damascene process.
【０００２】[0002]
【従来の技術】0.２μｍ以下の設計ルールを用いて形成
される多層配線技術においては、配線を構成する金属膜
の加工および層間絶縁膜の埋め込みの難しさから、ダマ
シンプロセスが採用されている。2. Description of the Related Art In a multilayer wiring technology formed using a design rule of 0.2 μm or less, a damascene process is employed because of difficulty in processing a metal film constituting a wiring and embedding an interlayer insulating film. .
【０００３】次に、本発明者が検討中のダマシンプロセ
スの一例を図１０を用いて説明する。Next, an example of a damascene process under study by the present inventors will be described with reference to FIG.
【０００４】まず、図１０（ａ）に示すように、半導体
基板１上に形成された下層の電極（図示せず）の上に層
間絶縁膜２を堆積した後、レジストパターンをマスクと
して層間絶縁膜２をエッチングすることによって、溝パ
ターン３を層間絶縁膜２に形成し、次いで、上記レジス
トパターンを除去した後、半導体基板１上に金属膜、例
えば銅（Ｃｕ）膜４を堆積する。First, as shown in FIG. 10A, after an interlayer insulating film 2 is deposited on a lower electrode (not shown) formed on a semiconductor substrate 1, an interlayer insulating film is formed using a resist pattern as a mask. A groove pattern 3 is formed in the interlayer insulating film 2 by etching the film 2, and after removing the resist pattern, a metal film, for example, a copper (Cu) film 4 is deposited on the semiconductor substrate 1.
【０００５】次に、図１０（ｂ）に示すように、化学的
機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）
技術を用いてＣｕ膜４の表面を平坦化することによっ
て、層間絶縁膜２に設けられた溝パターン３にＣｕ膜４
を埋め込み、Ｃｕ膜４によって上層の配線を構成するも
のである。Next, as shown in FIG. 10 (b), chemical mechanical polishing (CMP)
By flattening the surface of the Cu film 4 using a technique, the Cu film 4 is formed in the groove pattern 3 provided in the interlayer insulating film 2.
And an upper layer wiring is constituted by the Cu film 4.
【０００６】なお、ダマシンプロセスについては、例え
ばプレスジャーナル発行「月刊セミコンダクター・ワー
ルド（Semiconductor World ）」１９９６年１２月号、
ｐ１２４〜ｐ１５４、プレスジャーナル発行「月刊セミ
コンダクター・ワールド（Semiconductor World ）」１
９９８年２月号、ｐ８２〜ｐ１１４などに記載されてい
る。[0006] The damascene process is described in, for example, "Monthly Semiconductor World", December 1996 issue, published by the press journal.
p124-p154, published by the press journal "Semiconductor World" 1
It is described in the February 998 issue, p82-p114.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、本発明
者は、Ｃｕ配線のダマシンプロセス（Ｃｕダマシンプロ
セス）のＣＭＰ工程において、以下の問題点を見いだし
た。However, the present inventors have found the following problems in the CMP process of the damascene process of Cu wiring (Cu damascene process).
【０００８】すなわち、前記ＣｕダマシンプロセスのＣ
ＭＰ工程においては、Ｒｏｄｅｌ社製のスラリ（商品
名：ＱＣＴＴ１０１０）に酸化剤として約３０％の過酸
化水素水（Ｈ2 Ｏ2 ）を、Ｃｕの防食剤として約0.０１
％のベンゾトリアゾール（ＢＴＡ）を混合した薬液（混
合スラリ）が用いられているが、この混合スラリとＣｕ
が化学反応して、図１１に示すように、Ｃｕ膜４が腐食
する。上記腐食は、Ｃｕ配線の半断線不良またはＣｕ配
線上の層間絶縁膜に形成されるスルーホールの開孔不良
を生じさせる。That is, C in the Cu damascene process is used.
In the MP process, about 30% hydrogen peroxide (H 2 O 2 ) was used as an oxidizing agent in a slurry (trade name: QCTT1010) manufactured by Rodel, and about 0.01 was used as an anticorrosive for Cu.
% Benzotriazole (BTA) is mixed with a chemical solution (mixed slurry).
Are chemically reacted to corrode the Cu film 4 as shown in FIG. The corrosion causes a defective disconnection of the Cu wiring or a defective opening of a through hole formed in the interlayer insulating film on the Cu wiring.
【０００９】また、図１２に示すように、ＣＭＰ装置の
研磨パッドのたわみなどによって、幅の広い配線を構成
するＣｕ膜４の中央部分がへこむディッシング（Dishin
g ）が生じる。このディッシング量は、溝パターン３の
形状または研磨条件などにも依存するが、一般的には配
線幅、すなわち溝パターン３の幅に対してログ（対数）
スケールでリニアな関係にある。As shown in FIG. 12, dishing in which the central portion of the Cu film 4 constituting the wide wiring is dented due to the bending of the polishing pad of the CMP apparatus.
g) occurs. The dishing amount depends on the shape of the groove pattern 3 or the polishing conditions, but is generally a log (logarithmic) with respect to the wiring width, that is, the width of the groove pattern 3.
There is a linear relationship with the scale.
【００１０】一方、オーバー研磨をかけることにより、
ディッシングとは別に配線と配線との間にある層間絶縁
膜の細い部分が研磨の荷重に耐えられずに削られてしま
い、配線の厚みそのものが薄くなってしまうエロージョ
ン（Erosion ）が生じる。オーバー研磨の量が多いほど
エロージョンの量は顕著となるが、Ｃｕ膜の成膜時の膜
厚ばらつきまたはＣＭＰ工程での研磨量のばらつきを考
慮すると、半導体ウエハ内のある一部においては必ずオ
ーバー研磨は必要である。On the other hand, by applying over polishing,
Apart from dishing, a thin portion of the interlayer insulating film between the wirings is not able to withstand the polishing load and is shaved, resulting in erosion in which the thickness of the wiring itself becomes thin. The amount of erosion becomes remarkable as the amount of over-polishing increases, but considering the variation in the film thickness during the formation of the Cu film or the variation in the polishing amount in the CMP step, the over-polishing always occurs in a part of the semiconductor wafer. Polishing is required.
【００１１】上記ディッシングまたはエロージョンは、
Ｃｕ配線の設計上の抵抗値と出来上がりの抵抗値に差違
などを生じさせる。溝パターンの深さに対するディッシ
ング量が２０％以下であれば、Ｃｕ配線は許容できる抵
抗値を得ることができる。例えば、幅0.５〜２０μｍの
溝パターンにおけるディッシング量は、通常、約0.１μ
ｍであるので、溝パターンの深さを0.５μｍよりも深く
すればよい。しかし、ＣＭＰ技術の諸条件から溝パター
ンの幅および深さを既定すると配線の設計の自由度が低
下する。The above dishing or erosion is
This causes a difference between the designed resistance value of the Cu wiring and the completed resistance value. If the dishing amount with respect to the depth of the groove pattern is 20% or less, the Cu wiring can obtain an allowable resistance value. For example, the dishing amount in a groove pattern having a width of 0.5 to 20 μm is usually about 0.1 μm.
m, the depth of the groove pattern may be made deeper than 0.5 μm. However, if the width and depth of the groove pattern are determined from various conditions of the CMP technique, the degree of freedom in wiring design is reduced.
【００１２】そこで、上記混合スラリに含まれるＢＴＡ
濃度を増やしてＣｕ配線の表面を保護する効果を強め、
腐食、ディッシングなどの問題を抑えたＣＭＰの検討が
行なわれたが、研磨速度が遅くなって著しくスループッ
トが低下してしまう。Therefore, the BTA contained in the mixed slurry
Increase the effect of protecting the surface of Cu wiring by increasing the concentration,
Although studies have been made on CMP in which problems such as corrosion and dishing are suppressed, the polishing rate is reduced and the throughput is significantly reduced.
【００１３】本発明の目的は、スループットを低下させ
ることなく、ダマシンプロセスによって形成される配線
の製造歩留まりを向上することができる技術を提供する
ことにある。An object of the present invention is to provide a technique capable of improving the production yield of wiring formed by a damascene process without lowering the throughput.
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１５】[0015]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１６】本発明の半導体集積回路装置の製造方法
は、ダマシンプロセスによって配線を形成する際、ま
ず、半導体基板上に形成された層間絶縁膜に、配線が設
けられる溝パターンを形成した後、層間絶縁膜の上層に
Ｃｕ膜を堆積する。次に、上記Ｃｕ膜の表面をＱＣＴＴ
１０１０（約７０％）とＨ2 Ｏ2 （約３０％）とＢＴＡ
（約0.０１％）とからなる混合スラリを用いた第１のＣ
ＭＰによって研磨して、Ｃｕ膜の堆積膜厚の７０〜９０
％を切削し、続いて、Ｃｕ膜の表面をＱＣＴＴ１０１０
（約７０％）とＨ2 Ｏ2 （約３０％）とＢＴＡ（約0.０
５〜0.１％）とからなる混合スラリを用いた第２のＣＭ
Ｐによって研磨して、上記溝パターンにＣｕ膜を埋め込
み、Ｃｕ膜によって構成される配線を形成するものであ
る。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, when wiring is formed by a damascene process, first, a groove pattern in which wiring is provided is formed in an interlayer insulating film formed on a semiconductor substrate. A Cu film is deposited on the insulating film. Next, the surface of the Cu film was subjected to QCTT
1010 (about 70%), H 2 O 2 (about 30%) and BTA
(Approximately 0.01%).
Polished by MP, and the deposited film thickness of the Cu film is 70 to 90.
%, And then the surface of the Cu film is QCTT1010
(About 70%), H 2 O 2 (about 30%) and BTA (about 0.0
Second CM using a mixed slurry consisting of 5 to 0.1%).
By polishing with P, a Cu film is buried in the groove pattern to form a wiring constituted by the Cu film.
【００１７】上記した手段によれば、0.０１％のＢＴＡ
を含んだ混合スラリを用いた第１のＣＭＰによって、研
磨速度を低下させずに、Ｃｕ膜の堆積膜厚の７０〜９０
％を研磨した後、0.０５〜0.１％のＢＴＡを含んだ混合
スラリを用いた第２のＣＭＰによって、Ｃｕ膜の表面を
保護しながらＣｕ膜の表面を研磨するので、スループッ
トを著しく低下させることなく、Ｃｕ膜の腐食およびデ
ィッシングを抑えたＣｕ膜の研磨が可能となる。According to the above means, 0.01% BTA
By using the first CMP using the mixed slurry containing Cu, the deposition thickness of the Cu film is reduced to 70 to 90 without lowering the polishing rate.
%, The surface of the Cu film is polished while protecting the surface of the Cu film by the second CMP using a mixed slurry containing 0.05 to 0.1% of BTA. It is possible to polish the Cu film while suppressing corrosion and dishing of the Cu film without lowering.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１９】本発明の一実施の形態であるＣＭＰ技術を
用いたＣｕダマシンプロセスを図１〜図９を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。A Cu damascene process using a CMP technique according to an embodiment of the present invention will be described with reference to FIGS. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００２０】図１に、本実施の形態であるダマシンプロ
セスにおけるＣＭＰ工程を示す。FIG. 1 shows a CMP step in the damascene process according to the present embodiment.
【００２１】まず、半導体基板１上に形成された下層の
電極（図示せず）の上に層間絶縁膜２を堆積した後、レ
ジストパターンをマスクとして層間絶縁膜２をエッチン
グすることによって、溝パターン３を層間絶縁膜２に形
成する。次いで、上記レジストパターンを除去した後、
半導体基板１上にＣｕ膜４を堆積する（図１（ａ））。First, an interlayer insulating film 2 is deposited on a lower electrode (not shown) formed on a semiconductor substrate 1, and then the interlayer insulating film 2 is etched using a resist pattern as a mask to form a groove pattern. 3 is formed on the interlayer insulating film 2. Next, after removing the resist pattern,
A Cu film 4 is deposited on the semiconductor substrate 1 (FIG. 1A).
【００２２】次に、ＱＣＴＴ１０１０（約７０％）とＨ
2 Ｏ2 （約３０％）とＢＴＡ（約0.０１％）とからなる
混合スラリを用いた第１のＣＭＰによってＣｕ膜４の表
面を７０〜９０％程度削る（図１（ｂ））。Next, QCTT1010 (about 70%) and H
The surface of the Cu film 4 is ground by about 70 to 90% by the first CMP using a mixed slurry composed of 2 O 2 (about 30%) and BTA (about 0.01%) (FIG. 1B).
【００２３】次に、ＢＴＡの濃度を高めたＱＣＴＴ１０
１０（約７０％）とＨ2 Ｏ2 （約３０％）とＢＴＡ（約
0.０５〜0.１％）とからなる混合スラリを用いた第２の
ＣＭＰによってＣｕ膜４の表面を保護しながら平坦化
し、層間絶縁膜２に設けられた溝パターン３にＣｕ膜４
を埋め込むものである（図１（ｃ））。Next, the QCTT10 having a higher BTA concentration is used.
10 (about 70%), H 2 O 2 (about 30%) and BTA (about
(0.05% to 0.1%), the surface of the Cu film 4 is flattened while protecting the surface by a second CMP using a mixed slurry composed of the same and the Cu film 4 is formed in the groove pattern 3 provided in the interlayer insulating film 2.
Is embedded (FIG. 1C).
【００２４】すなわち、0.０１％のＢＴＡを含んだ混合
スラリを用いた第１のＣＭＰによって、研磨速度を低下
させずに、Ｃｕ膜４の堆積膜厚の７０〜９０％を研磨し
た後、0.０５〜0.１％のＢＴＡを含んだ混合スラリを用
いた第２のＣＭＰによって、Ｃｕ膜４の表面を保護しな
がらＣｕ膜４の表面を研磨するので、スループットを著
しく低下させることなく、Ｃｕ膜４の腐食およびディッ
シングを抑えたＣｕ膜４の研磨が可能となる。前記ＣＭ
Ｐ工程によって形成されたＣｕ膜４は、図２に示すよう
に、溝パターンの深さに対するディッシング量が２０％
以下となる。That is, 70% to 90% of the deposited film thickness of the Cu film 4 is polished by the first CMP using the mixed slurry containing 0.01% BTA without lowering the polishing rate. Since the surface of the Cu film 4 is polished while protecting the surface of the Cu film 4 by the second CMP using the mixed slurry containing 0.05 to 0.1% BTA, the throughput is not significantly reduced. Thus, the Cu film 4 can be polished while suppressing corrosion and dishing of the Cu film 4. The CM
As shown in FIG. 2, the Cu film 4 formed by the P process has a dishing amount of 20% with respect to the depth of the groove pattern.
It is as follows.
【００２５】次に、図３に示すＣＭＰ装置の概略図を用
いて前記第１のＣＭＰおよび第２のＣＭＰを詳細に説明
する。Next, the first CMP and the second CMP will be described in detail with reference to the schematic diagram of the CMP apparatus shown in FIG.
【００２６】ＣＭＰ装置には、プラテンが２台備わって
おり、一方の研磨定盤（第１のプラテン）上で上記第１
のＣＭＰを行ない、他方の研磨定盤（第２のプラテン）
上で上記第２のＣＭＰを行なう。第１のプラテンと第２
のプラテンの構造は同じであるが、研磨定盤上に供給さ
れる混合スラリの種類が異なる。The CMP apparatus has two platens, and the first platen is placed on one polishing platen (first platen).
And the other polishing platen (second platen)
Above, the second CMP is performed. First platen and second
Have the same platen structure, but differ in the type of mixed slurry supplied on the polishing platen.
【００２７】図３（ａ）は、ＣＭＰ装置に備わった第１
のプラテンＰ1 の上面図であり、図３（ｂ）は、図３
（ａ）に記載の第１のプラテンＰ1 の側面図である。５
は半導体ウエハ、６ａ，６ｂは加圧ヘッド、７は研磨定
盤、８は研磨パッド、９はドレッサ、１０は混合スラ
リ、１１は供給ノズルである。FIG. 3A shows a first example of the structure of the CMP apparatus.
Is a top view of the platen P 1 in FIG. 3 (b), FIG. 3
FIG. 3 is a side view of a first platen P1 described in (a). 5
Is a semiconductor wafer, 6a and 6b are pressure heads, 7 is a polishing table, 8 is a polishing pad, 9 is a dresser, 10 is a mixed slurry, and 11 is a supply nozzle.
【００２８】まず、第１のプラテンＰ1 を用いて前記第
１のＣＭＰを行なう。半導体ウエハ５は、真空吸引によ
り加圧ヘッド６ａ，６ｂに装着された後、研磨定盤７に
貼り付けれた研磨パッド８上に押し付けられる。研磨パ
ッド８の表面は、ドレッサ９を用いてドレッシングされ
る。ドレッサ９にはダイヤモンド粒子が埋め込まれてお
り、ドレッサ９は研磨パッド８の表面を切削して平坦度
を出すために用いられる。First, the first CMP is performed using the first platen P 1 . After the semiconductor wafer 5 is mounted on the pressure heads 6a and 6b by vacuum suction, the semiconductor wafer 5 is pressed onto a polishing pad 8 attached to a polishing platen 7. The surface of the polishing pad 8 is dressed using a dresser 9. Diamond particles are embedded in the dresser 9, and the dresser 9 is used for cutting the surface of the polishing pad 8 to obtain flatness.
【００２９】半導体ウエハ５は、加圧ヘッド６ａ，６ｂ
と共に回転し、同じく回転する研磨パッド８に押し付け
られて、半導体基板１上のＣｕ膜４の表面を研磨するこ
とによって、Ｃｕ膜４の堆積膜厚の７０〜９０％を研磨
する。The semiconductor wafer 5 includes pressure heads 6a, 6b
By rotating together with the polishing pad 8, the surface of the Cu film 4 on the semiconductor substrate 1 is polished by being pressed against the polishing pad 8, thereby polishing 70 to 90% of the deposited film thickness of the Cu film 4.
【００３０】この際、ＱＣＴＴ１０１０（約７０％）と
Ｈ2 Ｏ2 （約３０％）とＢＴＡ（約0.０１％）とからな
る混合スラリ１０が、供給ノズル１１から、例えば約２
０ｍｌ／分の速度で研磨パッド８上に供給される。At this time, a mixed slurry 10 composed of QCTT 1010 (about 70%), H 2 O 2 (about 30%) and BTA (about 0.01%) is supplied from the supply nozzle 11 to, for example, about 2%.
It is supplied onto the polishing pad 8 at a rate of 0 ml / min.
【００３１】研磨時の加圧ヘッド６ａ，６ｂおよび研磨
定盤７の回転数は、例えば共に３０回／分であり、半導
体ウエハ５および研磨定盤７の直径は、例えばそれぞれ
８インチおよび６００ｎｍである。半導体ウエハ５は、
例えば３００ｇｒ／ｃｍ2 の圧力で研磨パッド８の表面
に押さえ付けられている。The rotational speeds of the pressure heads 6a and 6b and the polishing table 7 during polishing are, for example, 30 times / minute, and the diameters of the semiconductor wafer 5 and the polishing table 7 are, for example, 8 inches and 600 nm, respectively. is there. The semiconductor wafer 5 is
For example, the polishing pad 8 is pressed against the surface of the polishing pad 8 at a pressure of 300 gr / cm 2 .
【００３２】次に、前記第１のプラテンＰ1 と同じ構造
の第２のプラテンを用いて前記第２のＣＭＰを行なう。
前記第１のＣＭＰと同様な方法によって、半導体基板１
上のＣｕ膜４の表面は研磨されて、溝パターン３にＣｕ
膜４が埋め込まれる。Next, the second CMP is performed using a second platen having the same structure as the first platen P1.
The semiconductor substrate 1 is formed by the same method as the first CMP.
The surface of the upper Cu film 4 is polished so that Cu
The membrane 4 is embedded.
【００３３】この際、ＱＣＴＴ１０１０（約７０％）と
Ｈ2 Ｏ2 （約３０％）とＢＴＡ（約0.０５〜0.１％）と
からなる混合スラリが、供給ノズルから、例えば約２０
ｍｌ／分の速度で研磨パッド上に供給される。At this time, a mixed slurry composed of QCTT1010 (about 70%), H 2 O 2 (about 30%) and BTA (about 0.05 to 0.1%) is supplied from a supply nozzle, for example, about 20%.
It is fed onto the polishing pad at a rate of ml / min.
【００３４】次に、最小線幅が0.２μｍ以下のプロセス
で製造される半導体素子の第２層目の配線の製造方法
に、本実施の形態のＣＭＰ技術を適用したＣｕダマシン
プロセスを図４〜図９を用いて説明する。Next, a Cu damascene process in which the CMP technique of the present embodiment is applied to a method of manufacturing a second layer wiring of a semiconductor device manufactured by a process having a minimum line width of 0.2 μm or less is shown in FIG. This will be described with reference to FIG.
【００３５】なお、本実施の形態では、第２層目の配線
が形成される溝パターンおよび第２層目の配線と第１層
目の配線とを接続する穴パターンを層間絶縁膜に形成
し、上記溝パターンおよび上記穴パターンに同時に金属
膜を埋め込むデュアルダマシンプロセスを採用した。In this embodiment, a groove pattern for forming the second-layer wiring and a hole pattern for connecting the second-layer wiring and the first-layer wiring are formed in the interlayer insulating film. A dual damascene process for simultaneously embedding a metal film in the groove pattern and the hole pattern is employed.
【００３６】まず、図４に示すように、半導体素子（図
示せず）が形成された半導体基板１２上に半導体素子に
接続された第１層目の配線Ｍ1 を形成する。なお、半導
体素子と第１層目の配線Ｍ1 との間には、両者を絶縁す
るための層間絶縁膜１３が形成されており、この層間絶
縁膜１３は、例えば、酸化シリコン膜および平坦化され
たＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜
からなる積層膜によって構成されている。First, as shown in FIG. 4, a wiring M 1 of the first layer which is connected to the semiconductor element on the semiconductor substrate 12 on which a semiconductor element (not shown) is formed. Between the semiconductor device and the wiring M 1 of the first layer, both being formed interlayer insulating film 13 for insulating, the interlayer insulating film 13 is, for example, a silicon oxide film and a planarization BPSG (Boron-doped Phospho Silicate Glass) film.
【００３７】次に、半導体基板１２上にプラズマＣＶＤ
（Chemical Vapor Deposition ）法によって第１の窒化
シリコン膜１４を堆積した後、プラズマＣＶＤ法によっ
てＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）をソースとした第１のＴＥＯＳ膜１５を堆
積する。第１の窒化シリコン膜１４の厚さは、例えば0.
０５〜0.１μｍであり、第１のＴＥＯＳ膜１５の厚さ
は、例えば、1.４μｍである。Next, plasma CVD is performed on the semiconductor substrate 12.
After depositing the first silicon nitride film 14 by a (Chemical Vapor Deposition) method, TEOS (Tetra Ethyl Ortho Silicate; Si (OC) is formed by a plasma CVD method.
A first TEOS film 15 is deposited using 2 H 5 ) 4 ) as a source. The thickness of the first silicon nitride film 14 is, for example,
The thickness of the first TEOS film 15 is, for example, 1.4 μm.
【００３８】さらに、第１のＴＥＯＳ膜１５上にプラズ
マＣＶＤ法によって第２の窒化シリコン膜１６を堆積す
る。第２の窒化シリコン膜１６の厚さは、例えば0.１μ
ｍである。Further, a second silicon nitride film 16 is deposited on the first TEOS film 15 by a plasma CVD method. The thickness of the second silicon nitride film 16 is, for example, 0.1 μm.
m.
【００３９】次いで、レジストパターン（図示せず）を
マスクとして、後に第１層目の配線Ｍ1 と第２層目の配
線Ｍ2 とを接続するための穴パターンが形成される領域
の上記第２の窒化シリコン膜１６を除去する。[0039] Then, a resist pattern (not shown) as a mask, the first layer of the wiring M 1 and region a hole pattern for connecting the wiring M 2 of the second layer is formed after the The second silicon nitride film 16 is removed.
【００４０】次に、図５に示すように、ＳＯＧ（Spin o
n Glass ）膜１７を回転塗布法によって第２の窒化シリ
コン膜１６上に成膜し、続いてプラズマＣＶＤ法によっ
て第２のＴＥＯＳ膜１８を堆積する。ＳＯＧ膜１７の厚
さは、例えば0.２μｍであり、第２のＴＥＯＳ膜１８の
厚さは、例えば0.７μｍである。Next, as shown in FIG. 5, SOG (Spin o
n Glass) film 17 is formed on second silicon nitride film 16 by spin coating, and then second TEOS film 18 is deposited by plasma CVD. The thickness of the SOG film 17 is, for example, 0.2 μm, and the thickness of the second TEOS film 18 is, for example, 0.7 μm.
【００４１】次に、レジストパターン１９をマスクとし
て、第２層目の配線が形成される領域の上記第２のＴＥ
ＯＳ膜１８および上記ＳＯＧ膜１７を順次エッチングす
ることによって、溝パターン２０を形成する。Next, using the resist pattern 19 as a mask, the second TE
The groove pattern 20 is formed by sequentially etching the OS film 18 and the SOG film 17.
【００４２】次いで、図６に示すように、レジストパタ
ーン１９および第２の窒化シリコン膜１６をマスクとし
て、上記第１のＴＥＯＳ膜１５および上記第１の窒化シ
リコン膜１４を順次エッチングすることによって、穴パ
ターン２１を形成する。Next, as shown in FIG. 6, the first TEOS film 15 and the first silicon nitride film 14 are sequentially etched by using the resist pattern 19 and the second silicon nitride film 16 as a mask. A hole pattern 21 is formed.
【００４３】次に、図７に示すように、レジストパター
ン１９を除去した後、半導体基板１２上に窒化チタン
（ＴｉＮ）膜２２およびＣｕ膜２３を順次堆積する。Ｔ
ｉＮ膜２２は、Ｃｕの拡散を防ぐバリア膜である。Next, as shown in FIG. 7, after removing the resist pattern 19, a titanium nitride (TiN) film 22 and a Cu film 23 are sequentially deposited on the semiconductor substrate 12. T
The iN film 22 is a barrier film for preventing diffusion of Cu.
【００４４】次いで、図８に示すように、前記ＣＭＰ装
置に設けられた第１のプラテンＰ1を使用し、低濃度
（0.０１％）のＢＴＡを含んだ混合スラリを用いた前記
第１のＣＭＰによって、Ｃｕ膜２３の表面を研磨し、Ｃ
ｕ膜２３の堆積膜厚の７０〜９０％を切削する。Then, as shown in FIG. 8, the first platen P 1 provided in the CMP apparatus was used, and the first slurry using a mixed slurry containing a low concentration (0.01%) of BTA was used. The surface of the Cu film 23 is polished by CMP
70 to 90% of the deposited film thickness of the u film 23 is cut.
【００４５】この後、図９に示すように、前記ＣＭＰ装
置に設けられた第２のプラテンを使用し、高濃度（0.０
５〜0.１％）のＢＴＡを含んだ混合スラリを用いた前記
第２のＣＭＰによって、さらに、Ｃｕ膜２３の表面およ
びＴｉＮ膜２２の露出した表面を研磨し、穴パターン２
１および溝パターン２０にＣｕ膜２３およびＴｉＮ膜２
２を埋め込み、Ｃｕ膜２３によって第２層目の配線Ｍ2
を構成する。Thereafter, as shown in FIG. 9, using the second platen provided in the CMP apparatus, a high concentration (0.0
The surface of the Cu film 23 and the exposed surface of the TiN film 22 are further polished by the second CMP using the mixed slurry containing BTA (5 to 0.1%) to form a hole pattern 2.
1 and the groove pattern 20 in the Cu film 23 and the TiN film 2
2 is buried, and the second layer wiring M 2 is
Is configured.
【００４６】なお、本実施の形態では、デュアルダマシ
ンプロセスに適用した場合について説明したが、シング
ルダマシンプロセスにも適用可能である。In this embodiment, the case where the present invention is applied to a dual damascene process has been described, but the present invention is also applicable to a single damascene process.
【００４７】また、本実施の形態では、多層配線におけ
る第２層目の配線の製造方法に適用した場合について説
明したが、多層配線における第１層目の配線または第２
層目よりも上層の配線の製造方法、ならびに単層配線の
製造方法にも適用可能である。In this embodiment, the case where the present invention is applied to the method of manufacturing the second layer wiring in the multilayer wiring has been described.
The present invention is also applicable to a method of manufacturing a wiring above a layer and a method of manufacturing a single-layer wiring.
【００４８】このように、本実施の形態によれば、ダマ
シンプロセスのＣＭＰ工程において、スループットを低
下させずに、腐食およびディッシングが抑制されたＣｕ
膜４を溝パターン３に形成することが可能となる。As described above, according to the present embodiment, in the CMP step of the damascene process, the Cu and Cu having reduced corrosion and dishing without reducing the throughput.
The film 4 can be formed in the groove pattern 3.
【００４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００５０】例えば、前記実施の形態では、Ｃｕ膜によ
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。For example, in the above-described embodiment, the case where the present invention is applied to a wiring constituted by a Cu film is described. However, the present invention is applied to a wiring constituted by another metal film, for example, a tungsten film, a molybdenum film or an aluminum alloy film. It is possible.
【００５１】[0051]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００５２】本発明によれば、ダマシンプロセスにおい
て、スループットを低下させることなく、腐食およびデ
ィッシングが抑制された配線を形成することが可能とな
るので、配線に接して形成されるスルーホールの開孔不
良などを防ぐことができ、さらに、設計上の抵抗値とほ
ぼ同じ抵抗値を有する配線を形成することができて、配
線の製造歩留まりを向上することができる。According to the present invention, in a damascene process, it is possible to form a wiring in which corrosion and dishing are suppressed without lowering the throughput. Therefore, the opening of a through hole formed in contact with the wiring is made. It is possible to prevent defects and the like, and furthermore, it is possible to form a wiring having substantially the same resistance value as the designed resistance value, thereby improving the production yield of the wiring.
【図１】（ａ）、（ｂ）、（ｃ）は、本発明の一実施の
形態であるダマシンプロセスのＣＭＰ技術を説明するた
めの半導体基板の要部断面図である。FIGS. 1A, 1B, and 1C are main-portion cross-sectional views of a semiconductor substrate for describing a damascene process CMP technique according to an embodiment of the present invention;
【図２】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される埋め込み配線を示す半
導体基板の要部断面図である。FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate, showing embedded wiring formed by using a CMP technique of a damascene process according to an embodiment of the present invention;
【図３】本発明の一実施の形態で用いられるＣＭＰ装置
の模式図であり、（ａ）は上面図、（ｂ）は要部側面図
である。FIGS. 3A and 3B are schematic views of a CMP apparatus used in an embodiment of the present invention, wherein FIG. 3A is a top view and FIG.
【図４】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a multilayer wiring formed by using a damascene process CMP technique according to an embodiment of the present invention;
【図５】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a multilayer wiring formed by using a CMP technique of a damascene process according to one embodiment of the present invention;
【図６】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for manufacturing a multilayer wiring formed by using a CMP technique of a damascene process according to an embodiment of the present invention;
【図７】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for manufacturing a multilayer wiring formed by using a CMP technique of a damascene process according to an embodiment of the present invention;
【図８】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a multilayer wiring formed by using a CMP technique of a damascene process according to an embodiment of the present invention;
【図９】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a multilayer wiring formed by using a CMP technique of a damascene process according to an embodiment of the present invention;
【図１０】（ａ）、（ｂ）は、本発明者が検討したダマ
シンプロセスのＣＭＰ技術を用いて形成される埋め込み
配線を示す半導体基板の要部断面図である。FIGS. 10A and 10B are main-portion cross-sectional views of a semiconductor substrate showing embedded wiring formed using a CMP technique of a damascene process studied by the present inventors.
【図１１】本発明者が検討したダマシンプロセスのＣＭ
Ｐ技術を用いて形成される埋め込み配線で生じる腐食現
象を説明するための半導体基板の要部断面図である。FIG. 11 is a CM of a damascene process studied by the present inventors.
FIG. 9 is a cross-sectional view of a main part of a semiconductor substrate for describing a corrosion phenomenon that occurs in a buried wiring formed by using the P technique.
【図１２】本発明者が検討したダマシンプロセスのＣＭ
Ｐ技術を用いて形成される埋め込み配線で生じるディッ
シング現象を説明するための半導体基板の要部断面図で
ある。FIG. 12 is a CM of a damascene process studied by the present inventors.
FIG. 9 is a cross-sectional view of a main part of a semiconductor substrate for describing a dishing phenomenon that occurs in a buried wiring formed by using the P technique.
１ 半導体基板 ２ 層間絶縁膜 ３ 溝パターン ４ 銅（Ｃｕ）膜 ５ 半導体ウエハ ６ａ 加圧ヘッド ６ｂ 加圧ヘッド ７ 研磨定盤 ８ 研磨パッド ９ ドレッサ １０ 混合スラリ １１ 供給ノズル １２ 半導体基板 １３ 層間絶縁膜 １４ 第１の窒化シリコン膜 １５ 第１のＴＥＯＳ膜 １６ 第２の窒化シリコン膜 １７ ＳＯＧ膜 １８ 第２のＴＥＯＳ膜 １９ レジストパターン ２０ 溝パターン ２１ 穴パターン ２２ 窒化チタン（ＴｉＮ）膜 ２３ 銅（Ｃｕ）膜 Ｐ1 第１のプラテン Ｍ1 第１層目の配線 Ｍ2 第２層目の配線Reference Signs List 1 semiconductor substrate 2 interlayer insulating film 3 groove pattern 4 copper (Cu) film 5 semiconductor wafer 6a pressing head 6b pressing head 7 polishing platen 8 polishing pad 9 dresser 10 mixed slurry 11 supply nozzle 12 semiconductor substrate 13 interlayer insulating film 14 1st silicon nitride film 15 1st TEOS film 16 2nd silicon nitride film 17 SOG film 18 2nd TEOS film 19 resist pattern 20 groove pattern 21 hole pattern 22 titanium nitride (TiN) film 23 copper (Cu) film P 1 First platen M 1 First layer wiring M 2 Second layer wiring
Claims (8)
る半導体集積回路装置の製造方法であって、(a).半導体
基板上に形成された層間絶縁膜に、配線が設けられる溝
パターンを形成する工程と、(b).前記層間絶縁膜の上層
に金属膜を堆積する工程と、(c).前記金属膜の表面を第
１のスラリを用いた化学的機械研磨法によって研磨し、
前記金属膜の堆積膜厚の７０〜９０％を切削する工程
と、(d).前記金属膜の表面を第２のスラリを用いた化学
的機械研磨法によって研磨し、前記溝パターンに前記金
属膜を埋め込む工程とを有することを特徴とする半導体
集積回路装置の製造方法。1. A method of manufacturing a semiconductor integrated circuit device in which wiring is formed by a damascene process, comprising: (a) forming a groove pattern in which wiring is provided in an interlayer insulating film formed on a semiconductor substrate; (B) depositing a metal film on the interlayer insulating film; and (c) polishing the surface of the metal film by a chemical mechanical polishing method using a first slurry,
Cutting 70-90% of the deposited film thickness of the metal film; and (d) polishing the surface of the metal film by a chemical mechanical polishing method using a second slurry, and forming the metal in the groove pattern. And a step of embedding a film.
る半導体集積回路装置の製造方法であって、(a).半導体
基板上に形成された層間絶縁膜に、配線が設けられる溝
パターンを形成する工程と、(b).前記層間絶縁膜の上層
にバリア膜および金属膜を順次堆積する工程と、(c).前
記金属膜の表面を第１のスラリを用いた化学的機械研磨
法によって研磨し、前記金属膜の堆積膜厚の７０〜９０
％を切削する工程と、(d).前記金属膜の表面および前記
バリア膜の露出した表面を第２のスラリを用いた化学的
機械研磨法によって研磨し、前記溝パターンに前記バリ
ア膜および前記金属膜を埋め込む工程とを有することを
特徴とする半導体集積回路装置の製造方法。2. A method of manufacturing a semiconductor integrated circuit device in which wiring is formed by a damascene process, comprising: (a) forming a groove pattern in which wiring is provided in an interlayer insulating film formed on a semiconductor substrate; (B) a step of sequentially depositing a barrier film and a metal film on the interlayer insulating film; and (c) polishing the surface of the metal film by a chemical mechanical polishing method using a first slurry. 70 to 90 of the deposited film thickness of the metal film
%, And (d) polishing the surface of the metal film and the exposed surface of the barrier film by a chemical mechanical polishing method using a second slurry, and forming the barrier film and the Embedding a metal film in the semiconductor integrated circuit device.
を形成する半導体集積回路装置の製造方法であって、
(a).半導体基板上に形成された層間絶縁膜に、配線が設
けられる溝パターンおよび上下の配線間または半導体素
子と配線間を接続する穴パターンを順次形成する工程
と、(b).前記層間絶縁膜の上層に金属膜を堆積する工程
と、(c).前記金属膜の表面を第１のスラリを用いた化学
的機械研磨法によって研磨し、前記金属膜の堆積膜厚の
７０〜９０％を切削する工程と、(d).前記金属膜の表面
を第２のスラリを用いた化学的機械研磨法によって研磨
し、前記溝パターンおよび前記穴パターンに前記金属膜
を埋め込む工程とを有することを特徴とする半導体集積
回路装置の製造方法。3. A method of manufacturing a semiconductor integrated circuit device for forming wiring by a dual damascene process,
(a) a step of sequentially forming, in an interlayer insulating film formed on a semiconductor substrate, a groove pattern in which wiring is provided and a hole pattern for connecting between upper and lower wiring or between a semiconductor element and wiring, and (b). Depositing a metal film on the interlayer insulating film; and (c) polishing the surface of the metal film by a chemical mechanical polishing method using a first slurry so that the metal film has a deposition thickness of 70 to Cutting 90% and (d) polishing the surface of the metal film by a chemical mechanical polishing method using a second slurry, and embedding the metal film in the groove pattern and the hole pattern. A method for manufacturing a semiconductor integrated circuit device, comprising:
を形成する半導体集積回路装置の製造方法であって、
(a).半導体基板上に形成された層間絶縁膜に、配線が設
けられる溝パターンおよび上下の配線間または半導体素
子と配線間を接続する穴パターンを順次形成する工程
と、(b).前記層間絶縁膜の上層にバリア膜および金属膜
を順次堆積する工程と、(c).前記金属膜の表面を第１の
スラリを用いた化学的機械研磨法によって研磨し、前記
金属膜の堆積膜厚の７０〜９０％を切削する工程と、
(d).前記金属膜の表面および前記バリア膜の露出した表
面を第２のスラリを用いた化学的機械研磨法によって研
磨し、前記溝パターンおよび前記穴パターンに前記バリ
ア膜および前記金属膜を埋め込む工程とを有することを
特徴とする半導体集積回路装置の製造方法。4. A method of manufacturing a semiconductor integrated circuit device for forming wiring by a dual damascene process,
(a) a step of sequentially forming, in an interlayer insulating film formed on a semiconductor substrate, a groove pattern in which wiring is provided and a hole pattern for connecting between upper and lower wiring or between a semiconductor element and wiring, and (b). Depositing a barrier film and a metal film sequentially on the interlayer insulating film; and (c) polishing the surface of the metal film by a chemical mechanical polishing method using a first slurry to form a deposited film of the metal film. Cutting 70-90% of the thickness;
(d) polishing the surface of the metal film and the exposed surface of the barrier film by a chemical mechanical polishing method using a second slurry, and forming the barrier film and the metal film on the groove pattern and the hole pattern. Embedding a semiconductor integrated circuit device.
半導体集積回路装置の製造方法において、前記第１のス
ラリは相対的に少ない防食剤を含んでおり、前記第２の
スラリは相対的に多い防食剤を含んでいることを特徴と
する半導体集積回路装置の製造方法。5. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first slurry contains a relatively small amount of an anticorrosive, and the second slurry is A method for manufacturing a semiconductor integrated circuit device, comprising a relatively large amount of an anticorrosive agent.
半導体集積回路装置の製造方法において、前記第１のス
ラリは過酸化水素水と約0.０１％のベンゾトリアゾール
を含んでおり、前記第２のスラリは過酸化水素水と約0.
０５〜0.１％のベンゾトリアゾールを含んでいることを
特徴とする半導体集積回路装置の製造方法。6. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said first slurry contains hydrogen peroxide and about 0.01% of benzotriazole. The second slurry is composed of about 0.2% of hydrogen peroxide solution.
A method for manufacturing a semiconductor integrated circuit device, comprising 0.5 to 0.1% of benzotriazole.
半導体集積回路装置の製造方法において、前記金属膜は
銅、タングステン、モリブデンまたはアルミニウム合金
であることを特徴とする半導体集積回路装置の製造方
法。7. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said metal film is made of copper, tungsten, molybdenum or an aluminum alloy. Manufacturing method.
装置の製造方法において、前記バリア膜はチタン、窒化
チタン、タンタル、窒化タンタルまたは窒化タングステ
ンであることを特徴とする半導体集積回路装置の製造方
法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 2, wherein said barrier film is made of titanium, titanium nitride, tantalum, tantalum nitride, or tungsten nitride. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175842A JP2000012543A (en) | 1998-06-23 | 1998-06-23 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10175842A JP2000012543A (en) | 1998-06-23 | 1998-06-23 | Manufacture of semiconductor integrated circuit device |
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| Publication Number | Publication Date |
|---|---|
| JP2000012543A true JP2000012543A (en) | 2000-01-14 |
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|---|---|
| JP (1) | JP2000012543A (en) |
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