JP2000012541A - Manufacture of semiconductor device - Google Patents
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、多層配線層を有する半導体装置の製
造方法に関するものである。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a multilayer wiring layer.
【０００２】[0002]
【従来の技術】従来の半導体装置の製造方法について図
面を参照して説明する。図４は、従来の半導体装置の製
造工程図である。まず、図４（ａ）に示されるように、
半導体基板１０１上にダマシンプロセス等により絶縁膜
１０２ａ、配線１０２ｂを有する下層配線層１０２を形
成する。次に、この表面上に層間絶縁膜１０３を形成す
る。次に、この層間絶縁膜１０３上にレジスト１０４を
形成し、配線部分のレジストパターンを形成する。次
に、このレジストパターンをマスクにして、層間絶縁膜
１０３をエッチングし配線領域となる溝１０５を形成す
る。2. Description of the Related Art A conventional method for manufacturing a semiconductor device will be described with reference to the drawings. FIG. 4 is a manufacturing process diagram of a conventional semiconductor device. First, as shown in FIG.
A lower wiring layer 102 having an insulating film 102a and a wiring 102b is formed on a semiconductor substrate 101 by a damascene process or the like. Next, an interlayer insulating film 103 is formed on this surface. Next, a resist 104 is formed on the interlayer insulating film 103, and a resist pattern of a wiring portion is formed. Next, using this resist pattern as a mask, the interlayer insulating film 103 is etched to form a groove 105 that will be a wiring region.
【０００３】次に、図４（ｂ）に示されるように、レジ
スト１０４を除去し、層間絶縁膜１０３の表面上にレジ
スト１０６を形成し、コンタクトホール部分のレジスト
パターンを形成する。次に、このレジストパターンをマ
スクにして、層間絶縁膜１０３をエッチングしコンタク
トホール１０７を開孔する。[0004] Next, as shown in FIG. 4 (b), the resist 104 is removed, a resist 106 is formed on the surface of the interlayer insulating film 103, and a resist pattern of a contact hole portion is formed. Next, using this resist pattern as a mask, the interlayer insulating film 103 is etched to form a contact hole 107.
【０００４】次に、図４（ｃ）に示されるように、レジ
スト１０６を除去した後、全面にスパッタリング法等に
よりＡｌ等の導電膜１０８を形成する。次に、図４
（ｄ）に示されるように、ＣＭＰ（Chemical Mechanica
l Polishing）法により表面を平坦化する。Next, as shown in FIG. 4C, after removing the resist 106, a conductive film 108 of Al or the like is formed on the entire surface by a sputtering method or the like. Next, FIG.
As shown in (d), CMP (Chemical Mechanica)
l Polishing) to flatten the surface.
【０００５】[0005]
【発明が解決しようとする課題】従来、ダマシンプロセ
スあるいはデュアルダマシンプロセスにより配線層を形
成する場合、例えばコンタクトホール及び配線層を形成
するために層間絶縁膜に形成する溝はそれぞれ深さが異
なるため、各々を形成するためにリソグラフィー工程及
びエッチング工程が必要とされ、製造に時間がかかると
いう問題があった。Conventionally, when a wiring layer is formed by a damascene process or a dual damascene process, for example, grooves formed in an interlayer insulating film for forming a contact hole and a wiring layer have different depths. In addition, there is a problem that a lithography process and an etching process are required to form each of them, and it takes a long time to manufacture.
【０００６】また、微細化により溝を形成する際に合わ
せずれが生じ、コンタクトホール等のサイズが小さくな
って抵抗が上昇したり、深いところまでレジストが解像
されないことがあるという問題があった。Further, there is a problem that misalignment occurs when a groove is formed due to miniaturization, the size of a contact hole or the like is reduced, the resistance is increased, or the resist is not resolved to a deep position. .
【０００７】そこで、上記問題を解決するための手段と
して、図5 に示されるような半導体装置の製造方法があ
る。図5 は、従来の半導体装置の製造工程図である。ま
ず、図５（ａ）に示されるように、半導体基板１０１上
に下層配線層１０２を形成し、表面上に層間絶縁膜１０
３を形成する。次に、この層間絶縁膜１０３上にレジス
ト１０９を形成し、コンタクトホール形成予定領域の幅
が配線層形成予定領域の幅よりも十分大きくなるように
レジスト１０９を露光し、レジストパターンを形成す
る。As a means for solving the above problem, there is a method of manufacturing a semiconductor device as shown in FIG. FIG. 5 is a manufacturing process diagram of a conventional semiconductor device. First, as shown in FIG. 5A, a lower wiring layer 102 is formed on a semiconductor substrate 101, and an interlayer insulating film 10 is formed on the surface.
Form 3 Next, a resist 109 is formed on the interlayer insulating film 103, and the resist 109 is exposed so that the width of a region where a contact hole is to be formed is sufficiently larger than the width of a region where a wiring layer is to be formed, thereby forming a resist pattern.
【０００８】次に、図５（ｂ）に示されるように、この
レジストパターンをマスクにして層間絶縁膜１０３をエ
ッチングし、配線層を形成するための溝１１１及びコン
タクトホール１１０を同一工程で形成する。Next, as shown in FIG. 5B, the interlayer insulating film 103 is etched using the resist pattern as a mask, and a groove 111 and a contact hole 110 for forming a wiring layer are formed in the same step. I do.
【０００９】次に、図５（ｃ）に示されるように、表面
上にＡｌ等の導電膜１０８を形成して配線層を形成する
ための溝１１１及びコンタクトホール１１０を埋め込
む。次に、ＣＭＰ法により表面上を平坦化する。Next, as shown in FIG. 5C, a conductive film 108 of Al or the like is formed on the surface, and a groove 111 and a contact hole 110 for forming a wiring layer are buried. Next, the surface is flattened by a CMP method.
【００１０】図５の従来例によれば、エッチングレート
のサイズ依存性を利用し、配線層の幅をあるサイズより
小さく、また、コンタクトホールの幅をあるサイズより
大きくすることで、エッチング角により同時に深さの異
なるコンタクトホール１１０と配線層の溝１１１を形成
することが可能である。しかし、コンタクトホールの幅
に比べて配線層の幅が非常に小さいことが必要とされる
ので、配線抵抗を小さくしたい場合配線層の幅を広げる
必要があり、それに伴ってコンタクトホール領域の面積
を大きくしなければならないので、半導体集積回路全体
の面積が増大するという問題があった。本発明は上記の
ような事情を考慮し、製造工程を増加させず、且つ集積
度の高い半導体装置の製造方法を実現することを目的と
している。According to the conventional example shown in FIG. 5, the width of the wiring layer is made smaller than a certain size and the width of the contact hole is made larger than a certain size by utilizing the size dependency of the etching rate, so that the etching angle can be changed. At the same time, it is possible to form the contact holes 110 having different depths and the trenches 111 of the wiring layer. However, since the width of the wiring layer is required to be very small as compared with the width of the contact hole, it is necessary to increase the width of the wiring layer in order to reduce the wiring resistance. Since the size must be increased, there is a problem that the area of the entire semiconductor integrated circuit increases. The present invention has been made in view of the above circumstances, and has as its object to realize a method of manufacturing a highly integrated semiconductor device without increasing the number of manufacturing steps.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、半導体基板上に絶
縁膜を形成する工程と、前記絶縁膜上にレジストを形成
する工程と、場所によって異なる露光エネルギーで前記
レジストを露光しレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記絶縁膜をエッ
チングし、前記絶縁膜に深さの異なる複数個の溝を形成
する工程と、前記溝に導電膜を形成する工程とを具備し
たことを特徴とするものである。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming an insulating film on a semiconductor substrate; forming a resist on the insulating film; Exposing the resist with different exposure energy depending on the location to form a resist pattern,
Etching the insulating film using the resist pattern as a mask to form a plurality of grooves having different depths in the insulating film; and forming a conductive film in the grooves. Things.
【００１２】また、半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜上に第1 のレジストを形成する工程
と、前記第1 のレジスト上に前記第1 のレジストよりも
感度の小さい第2 のレジストを形成する工程と、少なく
とも前記第１のレジストが残るように前記第１及び第２
のレジストを露光してレジストパターンを形成する工程
と、前記レジストパターンをマスクにして前記絶縁膜を
エッチングし、前記絶縁膜に深さの異なる複数個の溝を
形成する工程と、前記溝に導電膜を形成する工程とを具
備したことを特徴とする半導体装置の製造方法がある。A step of forming an insulating film on the semiconductor substrate; a step of forming a first resist on the insulating film; and a step of forming a first resist on the first resist having a lower sensitivity than the first resist. Forming the first and second resists so that at least the first resist remains.
Exposing the resist to form a resist pattern, etching the insulating film using the resist pattern as a mask, forming a plurality of grooves having different depths in the insulating film; And a step of forming a film.
【００１３】更に、前記レジストパターンを形成する工
程において、前記半導体基板上のある所定の領域に対し
ては前記第1 のレジストの感度以上の露光エネルギーで
前記第１及び第２のレジストを露光し、別の所定の領域
に対しては前記第2 のレジストの感度以上で且つ前記第
1 のレジストの膜厚が略初期値に保たれる最大露光エネ
ルギー以下の露光エネルギーで前記第２のレジストを露
光することが望ましい。Further, in the step of forming the resist pattern, the first and second resists are exposed to a predetermined area on the semiconductor substrate with an exposure energy higher than the sensitivity of the first resist. For another predetermined area, the sensitivity of the second resist is equal to or higher than the second resist, and
It is desirable to expose the second resist with an exposure energy equal to or less than the maximum exposure energy that keeps the film thickness of the first resist substantially at the initial value.
【００１４】更に、前記レジストパターンを形成する工
程において、透過する光の振幅が減衰する位相シフタで
マスクパターンを形成したマスクを用いて前記レジスト
を露光し、前記レジストパターンを形成することが望ま
しい。Further, in the step of forming the resist pattern, it is preferable that the resist is exposed by using a mask having a mask pattern formed by a phase shifter in which the amplitude of transmitted light is attenuated, to form the resist pattern.
【００１５】また、前記レジストパターンを形成する工
程において、ハーフトーンマスクを用いて前記レジスト
を露光し前記レジストパターンを形成することが望まし
い。更に、前記深さの異なる複数個の溝は、配線層、ビ
ア、コンタクトホールのいずれかであることが望まし
い。In the step of forming the resist pattern, it is preferable that the resist is exposed by using a halftone mask to form the resist pattern. Further, it is preferable that the plurality of grooves having different depths are any of a wiring layer, a via, and a contact hole.
【００１６】また、半導体基板に第１の絶縁膜を形成す
る工程と、パターニングしたマスクを用いて前記第１の
絶縁膜をエッチングし第１の溝を形成する工程と、前記
第１の溝に第１の導電膜を埋め込み第１の配線層を形成
する工程と、表面上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にレジストを形成する工程と、前記
半導体基板上の第２の溝形成予定領域の方が前記第２の
絶縁膜の第３の溝形成予定領域よりも強度の大きい光が
透過されるように前記レジストを露光し、レジストパタ
ーンを形成する工程と、前記レジストパターンをマスク
にして、前記第２の絶縁膜をエッチングし各々深さの異
なる第２の溝及び第３の溝を形成する工程と、前記第２
及び第３の溝に第２の導電膜を埋め込み、コンタクトホ
ール及び第２の配線層を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法がある。A step of forming a first insulating film on the semiconductor substrate; a step of etching the first insulating film using a patterned mask to form a first groove; Forming a first wiring layer by embedding the first conductive film, forming a second insulating film on the surface,
A step of forming a resist on the second insulating film; and a step of forming a second groove on the semiconductor substrate, the light having a higher intensity than the third groove of the second insulating film. Exposing the resist so that light is transmitted to form a resist pattern; and etching the second insulating film using the resist pattern as a mask to form a second groove and a third groove each having a different depth. Forming a groove;
And a step of burying a second conductive film in the third groove to form a contact hole and a second wiring layer.
【００１７】また、半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜上に第１のレジストを形成する工程
と、前記第１のレジスト上に前記第１のレジストよりも
感度の小さい第２のレジストを形成する工程と、前記第
２のレジスト上に前記第２のレジストよりも感度の小さ
い第３のレジストを形成する工程と、少なくとも前記第
１のレジストが残るように前記第１乃至第３のレジスト
を露光してレジストパターンを形成する工程と、前記レ
ジストパターンをマスクにして前記絶縁膜をエッチング
し各々深さの異なる第１乃至第３の溝を形成する工程
と、前記第１乃至第３の溝に導電膜を埋め込む工程とを
具備したことを特徴とする半導体装置の製造方法があ
る。A step of forming an insulating film on the semiconductor substrate; a step of forming a first resist on the insulating film; and a step of forming a first resist on the first resist having a lower sensitivity than the first resist. Forming a second resist, forming a third resist having a lower sensitivity than the second resist on the second resist, and forming the first to third resists so that at least the first resist remains. Exposing a third resist to form a resist pattern; etching the insulating film using the resist pattern as a mask to form first to third grooves having different depths; And a step of embedding a conductive film in the third groove.
【００１８】更に、前記レジストパターンを形成する工
程において、第１の溝形成予定領域は前記第１のレジス
トの感度以上の露光エネルギーで、第２の溝形成予定領
域は前記第２のレジストの感度以上で且つ前記第１のレ
ジストの膜厚が略初期値に保たれる最大露光エネルギー
以下の露光エネルギーで、第３の溝形成予定領域は前記
第３のレジストの感度以上で且つ前記第２のレジストの
膜厚が略初期値に保たれる最大露光エネルギー以下の露
光エネルギーで前記第１乃至第３のレジストを露光する
ことが望ましい。Further, in the step of forming the resist pattern, the first groove formation region has an exposure energy higher than the sensitivity of the first resist, and the second groove formation region has the sensitivity of the second resist. With the above exposure energy having a thickness equal to or less than the maximum exposure energy at which the film thickness of the first resist is kept substantially at the initial value, the third groove formation scheduled region has the sensitivity equal to or higher than the third resist and the second resist. It is desirable to expose the first to third resists with an exposure energy equal to or less than a maximum exposure energy that keeps the thickness of the resist at a substantially initial value.
【００１９】更に、前記レジストパターンを形成する工
程において、透過する光の振幅が減衰する位相シフタで
マスクパターンを形成したマスクを用いて前記第１乃至
第３のレジストを露光したことが望ましい。Further, in the step of forming the resist pattern, it is preferable that the first to third resists are exposed using a mask having a mask pattern formed by a phase shifter in which the amplitude of transmitted light is attenuated.
【００２０】また、前記レジストパターンを形成する工
程において、ハーフトーンマスクを用いて前記第１乃至
第３のレジストを露光したことが望ましい。更に、前記
第１の溝は、コンタクトホールあるいはビアであること
が望ましい。また、前記第２及び第３の溝は配線層であ
ることが望ましい。Preferably, in the step of forming the resist pattern, the first to third resists are exposed using a halftone mask. Further, the first groove is preferably a contact hole or a via. Preferably, the second and third grooves are wiring layers.
【００２１】[0021]
【発明の実施の形態】以下、図面を参照して本発明の第
1 の実施の形態にかかる半導体装置の製造方法について
説明する。図1 は、本発明の第1 の実施の形態にかかる
半導体装置の製造工程図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
A method for manufacturing a semiconductor device according to the first embodiment will be described. FIG. 1 is a manufacturing process diagram of the semiconductor device according to the first embodiment of the present invention.
【００２２】まず、図１（ａ）に示されるように、半導
体基板１上にダマシンプロセスにより絶縁膜２ａ、配線
１０２ｂを有する下層配線層２を形成する。次に、この
表面上に例えばＢＰＳＧ（Boron doped Phospho Silica
te Glass）膜等の層間絶縁膜３を形成する。次に、この
層間絶縁膜３上にレジスト４を形成する。次に、位相シ
フト法等の方法で例えばハーフトーンマスクを利用して
マスクを形成し、配線形成予定領域、ビア形成予定領域
及びコンタクトホール形成予定領域上のレジスト４を透
過する光の振幅を減衰させて光の強度をそれぞれ変え
る。これによって、現像後のレジストパターンは、膜厚
が各形成予定領域上で異なって形成される。First, as shown in FIG. 1A, a lower wiring layer 2 having an insulating film 2a and a wiring 102b is formed on a semiconductor substrate 1 by a damascene process. Next, on this surface, for example, BPSG (Boron doped Phospho Silica)
An interlayer insulating film 3 such as a te glass) film is formed. Next, a resist 4 is formed on the interlayer insulating film 3. Next, a mask is formed by a method such as a phase shift method using a halftone mask, for example, to attenuate the amplitude of the light transmitted through the resist 4 in the wiring formation area, the via formation area, and the contact hole formation area. To change the light intensity. As a result, the resist pattern after the development is formed to have a different film thickness on each of the formation planned regions.
【００２３】次に、図１（ｂ）に示されるように、この
レジストパターンをマスクに用いて、ＲＩＥ（Reactive
Ion Etching）法等により層間絶縁膜３をエッチング
し、配線層の溝５及びコンタクトホール６を形成する。
この時、層間絶縁膜３のエッチングレートをＲｄ、レジ
スト４のエッチングレートをＲｒｉ、配線形成予定領域
のレジスト４の膜厚をＴｒとすれば、コンタクトホール
６と、配線層の溝５の深さの差はＲｄ＊Ｔｒ／Ｒｒｉと
なる。その後、レジスト４を除去する。Next, as shown in FIG. 1B, RIE (Reactive) is performed using this resist pattern as a mask.
The interlayer insulating film 3 is etched by an ion etching (Ion Etching) method or the like to form a groove 5 and a contact hole 6 in the wiring layer.
At this time, if the etching rate of the interlayer insulating film 3 is Rd, the etching rate of the resist 4 is Rri, and the film thickness of the resist 4 in the wiring formation planned area is Tr, the depth of the contact hole 6 and the groove 5 of the wiring layer Is Rd * Tr / Rri. After that, the resist 4 is removed.
【００２４】次に、図1 （ｃ）に示されるように、全面
にスパッタリング法によりＡｌ等の導電膜７を蒸着さ
せ、溝５，６内を埋め込む。次に、図１（ｄ）に示され
るように、ＣＭＰ法により表面を平坦化する。以上によ
り、本発明の第１の実施の形態にかかる半導体装置の製
造工程が終了する。Next, as shown in FIG. 1C, a conductive film 7 made of Al or the like is deposited on the entire surface by a sputtering method to fill the grooves 5 and 6. Next, as shown in FIG. 1D, the surface is flattened by the CMP method. With the above, the manufacturing process of the semiconductor device according to the first embodiment of the present invention is completed.
【００２５】図２のポジ型レジストの露光エネルギーと
現像後のレジスト残量の関係図に示されているように、
レジストは、ある露光エネルギーまでは光を透過しても
ほとんど解像されずに残り、露光エネルギーを増加させ
ると徐々に解像され、ある露光エネルギーの光を透過さ
せると完全に解像される。従って、レジスト残量が０に
なるときの露光エネルギー（以下、感度と称する）をＥ
ｔｈとして、Ｅｔｈで接線をひいてレジストの膜厚が１
００％に保たれている最大の露光エネルギーを求めＥｍ
とすると、レジストに透過する光の露光エネルギーをＥ
ｍからＥｔｈまで変えることによって、レジストの残膜
量を変えることができる。本実施の形態のように通常レ
ジストパターンの解像度を向上させるのに利用される位
相シフト法を用いると、ある1 種類の強度の光を照射し
ても場所によって透過される光の振幅を減衰させ、光の
強度を変えることができるので、場所によって膜厚の異
なるレジストパターンを形成することが可能である。従
って、このレジストパターンをマスクに用いることによ
って、深さの異なるコンタクトホール６と配線層の溝５
を同一工程で形成することが可能となる。As shown in FIG. 2 showing the relationship between the exposure energy of the positive resist and the remaining amount of the resist after development,
The resist remains almost unresolved even when light is transmitted up to a certain exposure energy, is gradually resolved when the exposure energy is increased, and is completely resolved when light having a certain exposure energy is transmitted. Therefore, the exposure energy (hereinafter, referred to as sensitivity) when the remaining amount of the resist becomes 0 is E.
The thickness of the resist is set to 1 by drawing a tangent line with Eth.
Find the maximum exposure energy maintained at 00% and Em
Then, the exposure energy of light transmitted to the resist is E
By changing from m to Eth, the amount of the remaining film of the resist can be changed. By using the phase shift method that is usually used to improve the resolution of the resist pattern as in the present embodiment, even when irradiating light of a certain kind of intensity, the amplitude of light transmitted through a place is attenuated. Since the intensity of light can be changed, it is possible to form a resist pattern having a different thickness depending on the location. Therefore, by using this resist pattern as a mask, the contact holes 6 having different depths and the grooves 5 of the wiring layer can be formed.
Can be formed in the same step.
【００２６】コンタクトホール６と配線層の溝５を同一
工程で形成することによって、多層配線プロセスが少な
い工程数で実現することができる。また、深い溝を形成
するためにコンタクトホール６の幅を大きくする必要が
ないので、半導体集積回路全体を微細化することができ
る。By forming the contact hole 6 and the groove 5 of the wiring layer in the same step, a multilayer wiring process can be realized with a small number of steps. Further, since it is not necessary to increase the width of the contact hole 6 to form a deep groove, the entire semiconductor integrated circuit can be miniaturized.
【００２７】また、自己整合的に配線層５、ビアまたは
コンタクトホール６を形成することができるので、合わ
せずれによる抵抗増加を考慮する必要がなく、合わせ余
裕をとることによって配線密度が低下する心配がない。Further, since the wiring layer 5, the via or the contact hole 6 can be formed in a self-aligned manner, there is no need to consider an increase in resistance due to misalignment. There is no.
【００２８】次に、本発明の第2 の実施の形態にかかる
半導体装置の製造方法について図３を参照して説明す
る。図３は、本発明の第２ の実施の形態にかかる半導
体装置の製造工程図である。Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a manufacturing process diagram of the semiconductor device according to the second embodiment of the present invention.
【００２９】まず、図３（ａ）に示されるように、半導
体基板１上にダマシンプロセスにより絶縁膜２a 、配線
２b を有する下層配線層２を形成し、この表面上に例え
ばＢＰＳＧ膜等の層間絶縁膜３を形成する。次に、層間
絶縁膜３上に第１のレジスト８を形成し、この第１のレ
ジスト８上に第１のレジスト８よりも感度が小さい第２
のレジスト９を形成する。次に、この第２のレジスト９
上に第２のレジスト９よりも感度が小さい第３のレジス
ト１０を形成する。第１乃至第３のレジスト８，９，１
０の感度の関係をＥｔｈ１＞Ｅｔｈ２＞Ｅｔｈ３、各レ
ジスト８，９，１０の膜厚が１００％に保たれている最
大露光エネルギーをＥｍ１＞Ｅｍ２＞Ｅｍ３とすると、
ビアまたはコンタクトホールの露光エネルギー≧Ｅｔｈ
１、Ｅｍ１＞厚い配線の露光エネルギー≧Ｅｔｈ２、Ｅ
ｍ２＞薄い配線の露光エネルギー≧Ｅｔｈ３となるよう
に、ハーフトーンマスクなど位相シフト法等の方法によ
り各々の場所で光の強度を変えて露光することによっ
て、場所によって膜厚の異なるレジストパターンを形成
することができる。First, as shown in FIG. 3A, a lower wiring layer 2 having an insulating film 2a and a wiring 2b is formed on a semiconductor substrate 1 by a damascene process, and an interlayer such as a BPSG film is formed on the surface. An insulating film 3 is formed. Next, a first resist 8 is formed on the interlayer insulating film 3, and a second resist 8 having a lower sensitivity than the first resist 8 is formed on the first resist 8.
Is formed. Next, the second resist 9
A third resist 10 having lower sensitivity than the second resist 9 is formed thereon. First to third resists 8, 9, 1
Assuming that the relationship of the sensitivity of 0 is Eth1>Eth2> Eth3, and the maximum exposure energy at which the film thickness of each of the resists 8, 9, and 10 is maintained at 100% is Em1>Em2> Em3.
Exposure energy of via or contact hole ≧ Eth
1, Em1> exposure energy of thick wiring ≧ Eth2, E
A resist pattern having a different film thickness depending on the location is formed by performing exposure by changing the light intensity at each location by a method such as a phase shift method such as a halftone mask so that m2> exposure energy of thin wiring ≧ Eth3. can do.
【００３０】次に、図３（ｂ）に示されるように、この
レジストパターンをマスクにして層間絶縁膜３をエッチ
ングし、厚い配線層ための溝１１、薄い配線層のための
溝１２、ビアまたはコンタクトホールとなる溝１３を同
一工程で形成する。Next, as shown in FIG. 3 (b), the interlayer insulating film 3 is etched using the resist pattern as a mask to form a groove 11 for a thick wiring layer, a groove 12 for a thin wiring layer, and a via. Alternatively, the groove 13 serving as a contact hole is formed in the same step.
【００３１】次に、図３（ｃ）に示されるように、全面
にＡｌ等の導電膜７を蒸着させ溝１１，１２，１３を埋
める。次に、ＣＭＰ法により表面を平坦化する。以上に
より、本発明の第２の実施の形態にかかる半導体装置の
製造工程が終了する。Next, as shown in FIG. 3C, a conductive film 7 of Al or the like is deposited on the entire surface to fill the grooves 11, 12, and 13. Next, the surface is flattened by a CMP method. Thus, the manufacturing process of the semiconductor device according to the second embodiment of the present invention is completed.
【００３２】感度の異なるレジスト８，９，１０を積層
することによって、同一配線層内で異なる膜厚の配線を
形成することが可能なため、配線の抵抗や容量を変える
ことができ、信号の遅延やカップリングの調整を容易に
実現することができる。By laminating resists 8, 9, and 10 having different sensitivities, it is possible to form wirings having different film thicknesses in the same wiring layer. Adjustment of delay and coupling can be easily realized.
【００３３】上記第１及び第２の実施の形態に限定され
ず、膜厚の異なるレジストパターンを形成する方法は、
ハーフトーンマスク以外の例えばレベンソンマスク等を
用いた位相シフト法でも可能である。また、位相シフト
法にも限定されない。The method of forming resist patterns having different thicknesses is not limited to the first and second embodiments.
A phase shift method using, for example, a Levenson mask other than the halftone mask is also possible. Further, the present invention is not limited to the phase shift method.
【００３４】例えば、強度の異なる複数の光源を用いて
レジストを露光することによって実現することも可能で
ある。また、１種類のレジストを形成して、異なるパタ
ーンを有するマスクパターンを複数枚用いて各々異なる
光源でレジストを露光し、膜厚の異なるレジストパター
ンを形成することによって実現することも可能である。For example, it can be realized by exposing the resist using a plurality of light sources having different intensities. Alternatively, the present invention can be realized by forming one type of resist, exposing the resist with a plurality of mask patterns having different patterns with different light sources, and forming resist patterns having different thicknesses.
【００３５】[0035]
【発明の効果】本発明によれば、透過する光の強度の変
化させて膜厚の異なるレジストパターンを形成すること
によって、少ない工程数で配線層のための溝、ビア及び
コンタクトホール等の深さの異なる溝を同一工程で形成
することが可能である。また、エッチングする深さによ
って溝の幅を変える必要がないので、半導体集積回路全
体の微細化を図ることができる。According to the present invention, by forming resist patterns having different thicknesses by changing the intensity of transmitted light, the depth of trenches, vias and contact holes for wiring layers can be reduced in a small number of steps. It is possible to form grooves of different sizes in the same step. In addition, since it is not necessary to change the width of the groove depending on the etching depth, the entire semiconductor integrated circuit can be miniaturized.
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程図。FIG. 1 is a manufacturing process diagram of a semiconductor device according to a first embodiment of the present invention.
【図２】ポジ型レジストの露光エネルギーとレジスト残
量の関係図。FIG. 2 is a diagram showing the relationship between the exposure energy of a positive resist and the remaining amount of the resist.
【図３】本発明の第２の実施の形態にかかる半導体装置
の製造工程図。FIG. 3 is a manufacturing process diagram of a semiconductor device according to a second embodiment of the present invention.
【図４】従来の半導体装置の製造工程図。FIG. 4 is a manufacturing process diagram of a conventional semiconductor device.
【図５】従来の半導体装置の製造工程図。FIG. 5 is a manufacturing process diagram of a conventional semiconductor device.
１, １０１…半導体基板、 ２, １０２…下層配線層、 ２ａ、１０２ａ…絶縁膜、 ２ｂ、１０２ｂ…配線、 ３, １０３…層間絶縁膜 ４，８，９，１０，１０４，１０６，１０９…レジス
ト、 ５, １１, １２, １０５, １１１…溝、 ６, １３, １０７, １１０…コンタクトホール、 ７, １０８…導電膜1, 101: semiconductor substrate, 2, 102: lower wiring layer, 2a, 102a: insulating film, 2b, 102b: wiring, 3, 103: interlayer insulating film 4, 8, 9, 10, 104, 106, 109 ... resist , 5, 11, 12, 105, 111 ... groove, 6, 13, 107, 110 ... contact hole, 7, 108 ... conductive film
Claims (13)
と、前記絶縁膜上にレジストを形成する工程と、場所に
よって異なる露光エネルギーで前記レジストを露光しレ
ジストパターンを形成する工程と、前記レジストパター
ンをマスクにして前記絶縁膜をエッチングし、前記絶縁
膜に深さの異なる複数個の溝を形成する工程と、前記溝
に導電膜を形成する工程とを具備したことを特徴とする
半導体装置の製造方法。A step of forming an insulating film on a semiconductor substrate; a step of forming a resist on the insulating film; a step of exposing the resist with exposure energy that varies depending on a location to form a resist pattern; A semiconductor device, comprising: etching the insulating film using a pattern as a mask to form a plurality of grooves having different depths in the insulating film; and forming a conductive film in the grooves. Manufacturing method.
と、前記絶縁膜上に第1のレジストを形成する工程と、
前記第1 のレジスト上に前記第1 のレジストよりも感度
の小さい第2 のレジストを形成する工程と、少なくとも
前記第１のレジストが残るように前記第１及び第２のレ
ジストを露光してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記絶縁膜をエッ
チングし、前記絶縁膜に深さの異なる複数個の溝を形成
する工程と、前記溝に導電膜を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。A step of forming an insulating film on the semiconductor substrate; a step of forming a first resist on the insulating film;
Forming a second resist having a lower sensitivity than the first resist on the first resist; exposing the first and second resists so that at least the first resist remains; Forming a pattern;
Etching the insulating film using the resist pattern as a mask to form a plurality of grooves having different depths in the insulating film; and forming a conductive film in the grooves. A method for manufacturing a semiconductor device.
おいて、前記半導体基板上のある所定の領域に対しては
前記第1 のレジストの感度以上の露光エネルギーで前記
第１及び第２のレジストを露光し、別の所定の領域に対
しては前記第2のレジストの感度以上で且つ前記第1 の
レジストの膜厚が略初期値に保たれる最大露光エネルギ
ー以下の露光エネルギーで前記第２のレジストを露光す
ることを特徴とする請求項１または請求項２記載の半導
体装置の製造方法。3. In the step of forming the resist pattern, the first and second resists are exposed to a predetermined area on the semiconductor substrate with an exposure energy higher than the sensitivity of the first resist. For another predetermined area, the second resist is exposed with an exposure energy not less than the sensitivity of the second resist and not more than the maximum exposure energy at which the thickness of the first resist is kept substantially at an initial value. 3. The method for manufacturing a semiconductor device according to claim 1, wherein exposure is performed.
おいて、透過する光の振幅が減衰する位相シフタでマス
クパターンを形成したマスクを用いて前記レジストを露
光し、前記レジストパターンを形成することを特徴とす
る請求項１乃至請求項３のいずれか記載の半導体装置の
製造方法。4. The method according to claim 1, wherein in the step of forming the resist pattern, the resist is exposed by using a mask having a mask pattern formed by a phase shifter in which the amplitude of transmitted light is attenuated, thereby forming the resist pattern. A method for manufacturing a semiconductor device according to claim 1.
おいて、ハーフトーンマスクを用いて前記レジストを露
光し前記レジストパターンを形成することを特徴とする
請求項１乃至請求項３のいずれか記載の半導体装置の製
造方法。5. The semiconductor device according to claim 1, wherein, in the step of forming the resist pattern, the resist is exposed by using a halftone mask to form the resist pattern. Manufacturing method.
層、ビア、コンタクトホールのいずれかであることを特
徴とする請求項1 乃至請求項３のいずれか記載の半導体
装置の製造方法。6. The method according to claim 1, wherein the plurality of grooves having different depths are any one of a wiring layer, a via, and a contact hole. .
程と、パターニングしたマスクを用いて前記第１の絶縁
膜をエッチングし第１の溝を形成する工程と、前記第１
の溝に第１の導電膜を埋め込み第１の配線層を形成する
工程と、表面上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上にレジストを形成する工程と、前記半導
体基板上の第２の溝形成予定領域の方が前記第２の絶縁
膜の第３の溝形成予定領域よりも強度の大きい光が透過
されるように前記レジストを露光し、レジストパターン
を形成する工程と、前記レジストパターンをマスクにし
て、前記第２の絶縁膜をエッチングし各々深さの異なる
第２の溝及び第３の溝を形成する工程と、前記第２及び
第３の溝に第２の導電膜を埋め込み、コンタクトホール
及び第２の配線層を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。7. A step of forming a first insulating film on a semiconductor substrate; a step of etching the first insulating film using a patterned mask to form a first groove;
Forming a first wiring layer by embedding a first conductive film in the groove, forming a second insulating film on the surface, forming a resist on the second insulating film, The resist is exposed such that light having a higher intensity is transmitted in a region where a second groove is to be formed on the semiconductor substrate than in a region where a third groove is to be formed in the second insulating film. Forming, using the resist pattern as a mask, etching the second insulating film to form second and third grooves having different depths, respectively; and forming the second and third grooves. Forming a contact hole and a second wiring layer by embedding a second conductive film in the semiconductor device.
と、前記絶縁膜上に第１のレジストを形成する工程と、
前記第１のレジスト上に前記第１のレジストよりも感度
の小さい第２のレジストを形成する工程と、前記第２の
レジスト上に前記第２のレジストよりも感度の小さい第
３のレジストを形成する工程と、少なくとも前記第１の
レジストが残るように前記第１乃至第３のレジストを露
光してレジストパターンを形成する工程と、前記レジス
トパターンをマスクにして前記絶縁膜をエッチングし各
々深さの異なる第１乃至第３の溝を形成する工程と、前
記第１乃至第３の溝に導電膜を埋め込む工程とを具備し
たことを特徴とする半導体装置の製造方法。8. A step of forming an insulating film on a semiconductor substrate, a step of forming a first resist on the insulating film,
Forming a second resist having a lower sensitivity than the first resist on the first resist, and forming a third resist having a lower sensitivity than the second resist on the second resist; Forming a resist pattern by exposing the first to third resists so that at least the first resist remains; and etching the insulating film using the resist pattern as a mask to form a resist pattern. Forming a first to third groove different from each other, and embedding a conductive film in the first to third groove.
おいて、第１の溝形成予定領域は前記第１のレジストの
感度以上の露光エネルギーで、第２の溝形成予定領域は
前記第２のレジストの感度以上で且つ前記第１のレジス
トの膜厚が略初期値に保たれる最大露光エネルギー以下
の露光エネルギーで、第３の溝形成予定領域は前記第３
のレジストの感度以上で且つ前記第２のレジストの膜厚
が略初期値に保たれる最大露光エネルギー以下の露光エ
ネルギーで前記第１乃至第３のレジストを露光すること
を特徴とする請求項７または請求項８半導体装置の製造
方法。9. In the step of forming the resist pattern, the first groove formation region has an exposure energy higher than the sensitivity of the first resist, and the second groove formation region has the sensitivity of the second resist. With the above exposure energy and the exposure energy equal to or less than the maximum exposure energy at which the film thickness of the first resist is kept substantially at the initial value, the third groove formation scheduled region is the third
8. The method according to claim 7, wherein the first to third resists are exposed with an exposure energy not less than the sensitivity of the resist and not more than the maximum exposure energy at which the film thickness of the second resist is kept substantially at an initial value. 9. A method for manufacturing a semiconductor device according to claim 8.
において、透過する光の振幅が減衰する位相シフタでマ
スクパターンを形成したマスクを用いて前記第１乃至第
３のレジストを露光したことを特徴とする請求項７乃至
請求項９のいずれか記載の半導体装置の製造方法。10. The method according to claim 1, wherein, in the step of forming the resist pattern, the first to third resists are exposed using a mask having a mask pattern formed by a phase shifter in which the amplitude of transmitted light is attenuated. A method for manufacturing a semiconductor device according to claim 7.
において、ハーフトーンマスクを用いて前記第１乃至第
３のレジストを露光したことを特徴とする請求項７乃至
請求項９のいずれか記載の半導体装置の製造方法。11. The semiconductor device according to claim 7, wherein, in the step of forming the resist pattern, the first to third resists are exposed using a halftone mask. Manufacturing method.
るいはビアであることを特徴とする請求項７乃至請求項
９のいずれか記載の半導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 7, wherein said first groove is a contact hole or a via.
ことを特徴とする請求項７乃至請求項９のいずれか記載
の半導体装置の製造方法。13. The method according to claim 7, wherein said second and third grooves are wiring layers.
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-
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- 1998-06-19 JP JP10172341A patent/JP2000012541A/en active Pending
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