JP2000010814A - デバッグ能力を有するチップ - Google Patents

Abstract

(57)【要約】 【課題】 リアルタイムで迅速にプログラムのデバッギ
ングを行えるようにすること。 【解決手段】 ＣＰＵと、相互接続されたキャッシュシ
ステムと、少なくとも１つの同期化ユニットとが上部に
集積化されたコンピュータチップに関し、このチップは
少なくとも２つの異なる実行モード、例えば互いに相補
的なＤＵＴモードおよびＭＯＮＩＴＯＲモードの一方に
設定可能である。このチップは更にデバッグバスを含
み、このデバッグバスはこのチップと他方のチップとが
相補的なモードとなっている間にこれらチップをパラレ
ルに作動させることができる信号を送ることができるよ
う、他の同じチップに接続可能である。これら信号は前
記同期化ユニットによって発生される同期化信号を含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはコンピ
ュータチップおよびコンピュータ装置に関し、より詳細
には、プログラムデバッギングに完全に適したコンピュ
ータチップおよび装置に関し、デバッギングシステムに
も関する。

【０００２】

【従来技術】新しいコンピュータプログラムの開発する
際の重要な工程は、プログラムエラーを訂正するために
プログラムをデバッグすることである。このプログラム
デバッギングはコンピュータ上でプログラムを実行し、
コンピュータと周辺機器との間で外部で通信されるだけ
でなく、コンピュータの異なる回路の間で内部で通信さ
れる異なる信号をモニタすることによって行われる。か
かる回路としては、例えば中央処理ユニット（ＣＰＵ）
と、ダイレクトメモリアクセス（ＤＭＡ）ユニットと、
メインメモリと、入出力（Ｉ／Ｏ）インターフェース回
路とが挙げられる。コンピュータを作動させながらプロ
グラムのデバッギングを可能にするために、これまでコ
ンピュータ回路が搭載されたサーキットボードにプロー
ブによってロジックアナライザを接続していた。

【０００３】メモリアクセスをスピードアップするた
め、一般にコンピュータにはキャッシュメモリが設けら
れている。このメモリは主にＣＰＵによって高速の、す
なわちアクセス時間の短い一時メモリとして使用され
る。この一時メモリは、最も頻繁に使用され、最も最近
に使用されたメインメモリのアドレスおよびデータしか
ホールドしない。ＣＰＵメインメモリのすべてのアクセ
スの主要な部分はキャッシュメモリによってしか処理さ
れず、アクセスの主要でない部分だけがメインメモリと
キャッシュメモリとの間のデータ交換によりメインメモ
リを使用している。従って、プログラムの実行ではＣＰ
Ｕとキャッシュメモリとの間の信号のやり取りが中心と
なるので、この信号のやり取りをデバッグをすることが
好ましい。

【０００４】しかしながら、最新のコンピュータ構造で
はコンピュータ回路のできるだけ多くを１つのチップに
集積しようとする傾向がある。とりわけ一般に、ＣＰＵ
とキャッシュメモリの双方を同じチップに集積化する
が、他方、通常、メインメモリは同じサーキットボード
に搭載され、チップに対して外付けされる。このメイン
メモリは通常、いくつかの相互に接続されたチップから
製造される。ワンチップに集積化することにより、ＣＰ
Ｕとメインメモリとの間だけをデバッギングしながら、
ＣＰＵとキャッシュメモリとの信号のやり取りをモニタ
することは不可能となっている。

【０００５】この問題を解決しようとするいくつかの試
みがこれまでなされている。従来の１つの解決案は、デ
バッギング操作中にキャッシュメモリをオフにすること
である。こうしてすべてのメモリアクセスはメインメモ
リに対してなされ、モニタが可能となる。しかしなが
ら、このことは真の状況でプログラムをモニタする可能
性が失われ、すべての実行レートが低下することを意味
する。かかる状況では、わからないいくつかのタイプの
エラー状の動きがある。キャッシュの取り扱いはプログ
ラムの動作の重要な部分となっている。

【０００６】他の従来の解決案は、通常のチップの特別
バージョンであるいわゆるボンドアウトチップを製造す
ることであり、この特別バージョンのチップは、チップ
の内部バスに接続されるエクストラチップを有する。こ
の解決案は通常のチップに平行して特殊なチップを製造
しなければならないので、高価な解決案となる。更にこ
の方法によって、とりわけ引出し線が延びていることに
起因し、クロック周波数が低下する。従って、リアルタ
イムのデバッギングは行えず、これによりリアルタイム
で実行する際にエラーを生じさせる所定のバグを検出で
きない状態となり得る。

【０００７】従来の更に別の解決案は、デバッグサポー
トを可能にする所定のレジスタを設けることである。ブ
レークポイントレジスタと称されることが多いこれらレ
ジスタはプログラム実行の所定の点でソフトウェアブレ
ークポイントを使用できるようにするものである。これ
らブレークポイントではモニタシステムによって読み出
しすべきブレークポイントレジスタ内に現在アドレスお
よびデータ情報がロードされる。この解決案は、プログ
ラムの実行が安全にこれらブレークポイントに達したか
どうかを検出することを可能にするものである。しかし
ながら、主な欠点は、リアルタイムでデバッギングを行
えないことである。更に、ブレークポイントの間で何が
生じているかはモニタできない。

【０００８】

【発明が解決しようとする課題】従って、コンピュータ
をフルクロックレートで作動させながら、同一チップに
集積化されたＣＰＵとキャッシュメモリとの間の信号の
やり取りもモニタできるようにする新しいコンピュータ
装置が望まれている。

【０００９】本発明の目的は、デバッギングのために特
別なバージョンのチップを設けることなく、フルクロッ
クレートでＣＰＵを作動させながら、すなわちリアルタ
イムでデバッギングしながら、従来可能であったよりも
広範にプログラムの実行をモニタすることを可能にする
ことにある。

【００１０】

【課題を解決するための手段】本発明によれば、上記目
的は相互に接続されたＣＰＵとキャッシュシステムとが
集積化され、少なくとも２つの異なる作動モード、例え
ばデバイステスト（ＤＵＴ）モードである第１モード
と、ＭＯＮＩＴＯＲ（モニタ）モードである第２モード
のいずれかに設定可能なコンピュータチップ、および少
なくとも１つの同期化ユニットにより達成される。上記
ＭＯＮＩＴＯＲモードとＤＵＴモードとは相補的であ
る。このチップはチップを相補的なモードに設定しなが
ら、チップと別のチップとをパラレルに作動できるよう
にする信号をやり取りするよう、もう１つの同一チップ
に接続可能なデバッグバスを含む。これら信号は前記同
期化ユニットによって発生される同期化信号を含む。

【００１１】デバッグ動作するようにこのように構成さ
れたコンピュータチップは、デバッグ用の特別バージョ
ンのチップを製造する過剰なコストをなくすことができ
る。デバッグバスと同期化回路との組み合わせはＭＯＮ
ＩＴＯＲモード、すなわちデバッグモードに設定される
もう１つの同一のチップに本質的な信号の小さい組を効
率的に交換できることを考慮したものである。これら異
なるモードが準備されているので、プログラム実行に関
するフル情報を得るフルレートのデバッグを行うことが
できる。

【００１２】

【実施の形態】図１は、デバッグ能力が高められたチッ
プのテストコンフィギュレーションのハードウェアブロ
ック図である。本発明の一実施例におけるこのチップは
中央プロセッサ、キャッシュ、ＤＭＡユニット、ローカ
ルバスおよびメモリマネージャを含む「チップ上のコン
ピュータ」の基本的機能のすべてを有する。更にこのチ
ップは、マスターモード（デバイステスト中として（Ｄ
ＵＴ）モードまたはいくつかのスレーブ（例えばＭＯＮ
ＩＴＯＲ）モードのうちの任意のモードのいずれかで機
能できるようにする回路を含む。ＤＵＴモードとなって
いるチップの内部での作動およびプログラムコードの実
行は、ＭＯＮＩＴＯＲモードに対してイネーブルされる
１つ以上の同一チップを使って現される。ＭＯＮＩＴＯ
ＲモードではＤＵＴモードのチップの内部状態が現され
るので、ＤＵＴモードのチップおよび／またはこのＤＵ
Ｔモードチップで作動するプログラムコードをデバッグ
する作業が簡略化される。

【００１３】いくつかの同一チップは共通する組のバス
上で結合されている。同じチップがＭＯＮＩＴＯＲモー
ドで作動する間、１つのチップがマスターモードとなる
ように構成されている。システムバスのアドレス部分を
制御するよう、チップにマスターモード、例えばデバイ
ステスト中（ＤＵＴ）モードとなるようにさせることに
よりデバッグが行われる。ＤＵＴモードとなっているチ
ップはアドレスバスマスターとしてアドレスバス上に存
在するアドレス、従ってすべてのマスターモードおよび
スレーブモードチップを含むシステムに対するメモリお
よびデバイスアクセスリクエストを制御する。システム
バスのデータ部分にはスレーブモードおよびマスターモ
ードの双方のすべてのチップが接続されているので、す
べてのチップはシステムバスのデータ部分を通して同一
のデータおよびプログラムコードを受信し、処理する。
更にすべてのチップはプログラムコードおよびデータの
同期的処理を保証するための同期化回路を含む。

【００１４】マスターモードのチップはアドレスバスに
アドレス情報を出力する機能を奏するので、アドレスバ
スにアドレス情報を出力するのにスレーブ／モニタモー
ドのチップのアドレスラインは必要ではない。その代わ
りＭＯＮＩＴＯＲモードとなっているチップの各々のア
ドレスライン出力は、ＭＯＮＩＴＯＲモードのチップの
アドレスライン／ピンを外部ピン接続が設けられていな
いチップの内部の種々の部品または信号ラインに切替可
能に接続することにより、チップ内部からの情報を「外
部」へ搬送するのに使用される。これら部品または信号
ラインは、キャッシュ、ローカルバスデータおよびアド
レスライン、インタラプトユニットおよびＤＭＡユニッ
トを含む。通常、かかる情報は利用できないので、チッ
プおよび／またはこのチップ上で作動するプログラムコ
ードをデバッグすることが困難となる。

【００１５】図１は、コンピュータシステム９８、モニ
タ１００、ロジックアナライザ１０２、コンピュータ１
０４およびネットワーク１０６を備えたテストコンフィ
ギュレーションを示す。コンピュータシステム９８は、
計算システムのコアとして働くＤＵＴモードのチップ１
１０Ｃを含む。この計算システム９８は発信機１２０、
パワーオンリセット１１８、関連するシステムハードウ
ェア１１２、メモリ１１４および入出力（Ｉ／Ｏ）ユニ
ット１１６も含む。本例においてＤＵＴモードに構成さ
れ、デバッグ能力の高められたチップ１１０Ｃは、ロー
カルバス１３０Ｃ、コーデック（Ｃｏｄｅｃ）ユニット
１３２Ｃおよびメモリ制御ユニット１３４Ｃを含む。こ
のメモリ制御ユニットは第１ローカルバスのデバッグス
イッチ１３６Ｃを含む。モニタ１００はＭＯＮＩＴＯＲ
モードに構成され、デバッグ能力が高められた２つのチ
ップ１１０Ａ〜Ｂを含む。すべてのチップ１１０Ａ〜Ｃ
はそれぞれ添え字Ａ〜Ｃの付いた番号で表示された同様
な部品を有する。

【００１６】図示された実施例では、共通バスが計算シ
ステム９８とモニタ１００とを接続している。これらバ
スはコーデックバス／デバッグバス／符号化された事象
バス１４０と、リセットおよび発振器バス１４２Ａ〜Ｂ
と、非同期事象バス１６４と、モード選択バス１４４
と、システムバス１４６〜１４８のデータ／命令部分１
４８である。ＤＵＴモードのデバッグチップ１１０Ｃは
データライン１５２Ｃおよびアドレスライン１６０Ｃを
介し、システムバス１４６〜１４８のデータ部分１４８
およびアドレス部分１４６にそれぞれ接続されている。
データライン１５２Ａ〜Ｂを介してシステムバスのデー
タ部分にはそれぞれＭＯＮＩＴＯＲモードのチップ１１
０Ａ〜Ｂも結合されている。システムバス１４６〜１４
８はシステムハードウェア１１２、メモリ１１４および
Ｉ／Ｏユニット１１６にも結合されている。ＤＵＴモー
ドのデバッグチップ１１０ＣおよびＭＯＮＩＴＯＲモー
ドのチップ１１０Ａ〜Ｂは、バス１４２Ａ〜Ｂを介し、
パワーオンリセット１１８および発振器１２０にも結合
されている。更にＭＯＮＩＴＯＲモードおよびＤＵＴモ
ードのチップ１１０Ａ〜Ｃはそれぞれモード選択モード
入力ピン１５０Ａ〜Ｃをそれぞれ介し、各チップの作動
モードをセットするためのモード選択バス１４４にも結
合されている。また、ＤＵＴモードおよびＭＯＮＩＴＯ
Ｒモードのチップは非同期事象バス１６４にも結合され
ている。最終的に、デバッグバス１４０はパワーオンリ
セット、インタラプト、ウエイトステート、ＤＭＡアク
セスおよびその他の非同期事象を含む活動を同期化する
ために、すべてのチップ１１０Ａ〜Ｃに結合されてい
る。

【００１７】ＤＵＴモードのデバッグチップ１１０Ｃの
アドレスライン１６０Ｃと対照的に、デバッグチップ１
１０Ａ〜Ｃのそれぞれの対応するアドレスライン１６０
Ａ〜Ｂはその代わりにロジックアナライザ１０２に結合
されている。コンピュータ１０４上に表示し、ここで分
析するためのロジックアナライザ１０２にＤＵＴモード
のデバッグチップ１１０Ｃ内のチップのローカルバスの
活動および／またはインタラプト、すなわちＤＭＡ活動
に対応する信号が送られるのは、これらライン１６０Ａ
〜Ｂを通してである。

【００１８】能力が高められたデバッグチップ１１０Ａ
〜Ｃの各々は、作動時にメモリ１１４に記憶されたプロ
グラムコード１８０から生じた同一のプロセス１７０を
実行する。本発明の一実施例では、すべてのチップ１１
０Ａ〜Ｃはメインメモリ内の同一のアドレスにブート
（起動）する。しかしながら、ＤＵＴモードにされたデ
バッグチップ１１０Ｃしか、システムバス１４６〜１４
８のアドレス部分１４６に結合されたアドレスを有しな
い。従って、システムバスのアドレス部分のマスターと
して働くのはこのチップ１１０Ｃである。バスマスター
チップ１１０Ｃはアドレスバス上でどのアクセスリクエ
ストを処理するかを決定し、従って、システムバスのデ
ータ部分１４８にどのデータおよび／またはプログラム
コードが存在するかを決定する。システムバスのデータ
部分を通してチップ１１０Ａ〜Ｃの各々に与えられる代
表的なプログラムシーケンスは特定アドレスへの読み出
しまたは書き込み命令を含み、この命令の次には上記チ
ップの各々によりこの特定アドレスから読み出したり、
または書き込んだりするデータが続く。従って、ＭＯＮ
ＩＴＯＲモードのチップ１１０Ａ〜Ｂの各々は同一のデ
ータおよび命令を受信し、メインメモリに記憶されてい
る、例えばプログラムコード１８０に応答し、同一の動
作１７０Ｃを実行するマスターチップ１１０Ｃの活動を
シャドー化する。モニタチップのどれも、外部メモリ１
１４への書き込みを行わない。常にＤＵＴモードのデバ
ッグチップ１１０Ｃによってしか、外部メモリへの書き
込みは行われない。

【００１９】チップ自体、および／またはこのチップで
作動するプログラムコードをデバッグするには、ピン接
続のないチップの内部の種々の部品および信号ラインに
アクセスし、これらのステートをモニタすることが有利
である。一般に、このコンピュータチップおよびその他
のチップ、例えば論理ユニット、デジタル信号プロセッ
サ、グラフィックプロセッサ等の計算活動の大部分は、
外部ピンでは得られない。図示した実施例、例えばデバ
ッグ能力が高められた「コンピュータ」チップ１１０Ａ
〜Ｃでは、ローカルバス１３０Ａ〜Ｃとして知られるメ
モリ制御ユニット１３６Ａ〜Ｃの上流部でかかる活動が
行われる。図示した実施例では、ローカルバスは同期部
品、例えばキャッシュメモリと非同期部品、例えばＤＭ
Ａおよびインタラプトユニットとを結合している。チッ
プの各々における処理のほとんどは、そのＣＰＵとキャ
ッシュメモリとの間のローカルバスで生じることができ
る。すなわちシステムバスではＤＭＡユニットとその活
動が表示されることはない。

【００２０】一般にプログラムコードの実行はシステム
バスのデータ部分１４８からチップ１１０Ａ〜Ｃの各々
によって受信された命令と関連している。プログラムコ
ードにより各チップの中央処理ユニットＣＰＵは論理的
および代数的演算を実行し、更にプログラムコードは、
これら操作を行うのにシステムバスのデータ部分を通
し、メモリ１１４との間でデータを読み書きすることを
求めることがある。これらチップの各々は同一プログラ
ムコードおよび同一シーケンスで作動するので、１つの
チップがバスをマスター制御するだけでよく、図示され
た実施例ではＤＵＴモードに構成されたチップ１１０Ｃ
がこのチップとなっている。システムバス１４６〜１４
８のアドレス部分１４６には、そのチップの読み出しお
よび書き込みリクエストが記憶されており、よってその
バスのデータ部分１４８の内容を決定する。

【００２１】各チップ１１０Ａ〜Ｃはそれぞれモード入
力ピン１５０Ａ〜Ｃ上の信号によりＤＵＴモードまたは
いくつかのＭＯＮＩＴＯＲモードのいずれかに構成され
る。デバイスのポート上の２進シーケンス「０００」に
対応するデジタルシーケンスにより、デバイスをＤＵＴ
モードとすることができる。また、２進シーケンス「０
０１〜１１１」に対応する信号により、デバイスをいく
つかのＭＯＮＩＴＯＲモードのいずれかにすることがで
きる。個々の各モード信号に応答し、多数の内部ステー
トの変更が行われる。これら変更の１つとして、チップ
の各々のデバッグスイッチ１３６Ａ〜Ｃを接続すること
が挙げられる。チップ１１０ＣはＤＵＴモードとなって
おり、この場合、そのデバッグスイッチ１３６Ｃはメモ
リ制御ユニット１３４Ｃ内のメモリインターフェースユ
ニット１１０Ｃ（図３参照）を介し、ローカルバス１３
０Ｃのアドレス部分にアドレス出力１６０Ｃを結合す
る。このモードでは、キャッシュポリシーおよびチップ
のオンチップキャッシュメモリ２４４Ｃ（図２参照）の
ステートに関連し、適当な場合にはアドレス出力１６０
Ｃ上にはローカルバスのアドレス部分に生じるアドレス
しか発生しない。これとは逆に、モニタモードに構成さ
れた１つ以上のデバッグチップ、例えばデバッグチップ
１１０Ａ〜Ｂは、メモリ制御によるフィルタリングを行
うことなく、ローカルバスのアドレス部分およびローカ
ルバスのデータ部分に接続された関連するデバッグスイ
ッチ１３６Ａ〜Ｂを有する。これらラインの活動は、こ
れらチップのアドレス出力ライン１６０Ａ〜Ｂによりロ
ジックアナライザ１０２に与えられる。これらＭＯＮＩ
ＴＯＲモードのチップ１１０Ａ〜Ｂの各々では、ローカ
ルバスアドレスラインは関連するアドレスにより読み出
しおよび書き込みコマンドを表示し続ける。ＭＯＮＩＴ
ＯＲモードのこれらチップとＤＵＴモードのチップ１１
０Ｃとの違いは、ＭＯＮＩＴＯＲモードのチップではロ
ーカルアドレス上に存在するアドレスがシステムバスの
アドレス部分１４６に到達せず、従って、インターフェ
アレンスを除き、システムバスのデータ部分１４８上で
利用できるデータを制御しないということである。むし
ろその代わりに、データバス上のデータは実際にはマス
ターモードまたはＤＵＴモードに構成されたチップ１１
０Ｃによって得られたアドレスによって実際にデータバ
ス上のデータが決定される。従って、システムバスのア
ドレス部分をマスターし、（従って、システムバスのデ
ータ部分１４８の内容を決定するように）チップを構成
できるようにすることにより、ＭＯＮＩＴＯＲモードの
チップの活動がＤＵＴモードのチップの活動をシャドー
化するようにできる。次の図面および明細書では、チッ
プのモードに従属した別の機能について説明する。従っ
て、インタラプトおよびＤＭＡアクセスステートの外部
化、およびいくつかのチップの処理の同期化について開
示する。

【００２２】当業者には明らかなように、チップ上の専
用モード選択ピンを用いることなく、モード選択を行う
こともできる。本発明の別の実施例では、チップのデバ
ッグ部品の構成を始動時のチップまたはチップ上に存在
する多重化ピンによって受信されるデータシーケンスに
より行うことができる。

【００２３】図２は、図１の実施例を参照してこれまで
説明したデバッグチップ１１０Ａ〜Ｃの代表的なチッ
プ、例えばチップ１１０Ｃの詳細なブロック図である。
このチップはクロック２３２Ｃと、ＣＰＵ２３８Ｃと、
キャッシュコントローラ２４２Ｃおよびキャッシュメモ
リ２４４Ｃを含むキャッシュシステム２４０Ｃと、ＤＭ
Ａコントローラ２４８Ｃ、ＤＭＡアービトレータ２５０
Ｃおよび関連するＤＭＡＩ／Ｏバッファ２５２Ｃを含む
ＤＭＡユニット２４６Ｃを含む。更にこのチップは図１
を参照してこれまで説明したように、ＤＵＴモードまた
はいくつかのＭＯＮＩＴＯＲモードのいずれかでチップ
を作動できるようにする次のデバッグ部品を含む。これ
らデバッグ部品としては、インタラプトユニット２３６
Ｃを含む第１同期化回路／ユニット２３４Ｃと、第２同
期化回路／ユニット２３０Ｃと、コーデック１３２Ｃ
と、デバッグスイッチ１３６Ｃとがある。このデバッグ
スイッチはチップのアドレスピンを通して外部へ同期お
よび非同期処理ステートを送る。デバッグ部品の各々を
モード入力ピン１５０Ｃへ結合する制御接続部を有す
る。各部品の構成はモード入力ピン１５０Ｃ上のモード
信号に応答して変わる。モード信号は各部品をＤＵＴモ
ードまたはいくつかのＭＯＮＩＴＯＲモードのいずれか
にする。

【００２４】チップ自体はバス２８０Ｃを通してネット
ワークインターフェース２００に接続され、リセットラ
イン１４２Ａを通してリセットユニット１１８に接続さ
れ、発振器信号ライン１４２Ｂを通して発振器１２０に
接続され、デバッグバス１４０を通してコーデック１３
２Ｃおよび関連するシスターチップ、すなわち１１０Ａ
〜Ｂに接続され、システムバスのアドレス部分１４６お
よびデータ部分１４８を介してメモリ１１４およびＩ／
Ｏユニット１１６に接続され、モード入力ピン１５０Ｃ
を介し、モード選択バス１４４に接続され、ＤＭＡ Ｉ
／Ｏインターフェース２５４Ｃを介し、周辺ＤＭＡデバ
イスに接続され、最終的に非同期事象バス１６４を介
し、シスターチップ１１０Ａ〜Ｂに接続されるように示
されている。本発明の一実施例では、ネットワークイン
ターフェースはネットワークインターフェースバス２８
８Ｃを介し、チップ１１０Ｃに結合しており、このイン
ターフェースバスは例えばＩＥＥＥ規格８０２.３のＭ
ＩＩバスである。

【００２５】チップ内ではＣＰＵ２３８Ｃおよびキャッ
シュシステム２４０Ｃがローカルバス１３０Ｃに結合さ
れている。キャッシュコントローラ２４２Ｃはライトス
ルーおよびコピーバッグを含む多数のキャッシュポリシ
ーのうちのいずれか１つを実行できる。本発明の一実施
例では、チップは関連するＩ／Ｏバッファ２５２Ｃを備
えたオンボードＤＭＡユニット２４６Ｃの別の特徴を提
供し、Ｉ／Ｏバッファ２５２Ｃは多数の周辺デバイス
（図示せず）との間でアクセスを行うよう、外部ＤＭＡ
Ｉ／Ｏインターフェース２５４Ｃに結合している。こ
の新規なＤＭＡユニット２４６Ｃの更なる細部について
は、米国特許出願第09/160,513号として発明者ジャン・
ベンクツォン、ケニー・ラナーアップ、パー・ザンダー
により１９９８年１０月９日に「ＤＭＡユニットによる
改良されたメモリアクセスのための方法およびコンピュ
ータシステム」を発明の名称とする係属中の米国特許出
願に記載されている。この米国特許出願を引用によって
ここに含める。

【００２６】クロック２３２ＣはＣＰＵ２３８Ｃだけで
なく第１同期化ユニット２３４Ｃおよび第２同期化ユニ
ット２３０Ｃにも結合している。第１同期化ユニット２
３４Ｃは信号ライン１６６Ｃ上の外部インタラプト信号
を受け入れ、ＤＭＡユニット２４６Ｃから信号ライン２
７８Ｃを介し、デバッグバス１４０上のＤＭＡ情報のた
めの時間スロットをリザーブするための入力信号を受け
入れることができる。この第１同期化ユニットは信号ラ
イン２７４Ｃを介し、メモリ制御ユニット１３４Ｃへ出
力信号を与える。更にこの第１同期化ユニットは信号ラ
イン２８２Ｃを通し、ＣＰＵ２３８Ｃへ出力信号を送
り、信号ライン９２６Ｃを通してコーデック１３２Ｃへ
出力信号を送る。第２同期化ユニット２３０Ｃは、Ｉ／
Ｏユニット１１６から信号ライン１６４を介し、非同期
入力信号を受信する。この第２同期化ユニットの出力端
はコーデックおよびＣＰＵに結合されており、ＤＭＡ信
号ライン２７６Ｃを介し、コーデック１３２ＣにＤＭＡ
ユニット２４６Ｃが結合されている。

【００２７】モード入力ピン１５０Ｃ上のモード信号は
作動時にデバイスがマスター／ＤＵＴモードで作動する
のか、またはＭＯＮＩＴＯＲモードで作動するのかを判
断する。ＭＯＮＩＴＯＲモードの場合、モード入力ピン
１５０Ｃへの入力信号はデバッグスイッチ１３６Ｃ、第
１同期化ユニット２３４Ｃ、第２同期化ユニット２３０
Ｃおよびコーデック１３２Ｃのステートを決定する。

【００２８】モード入力ピン１５０Ｃ上のモード信号が
マスター／ＤＵＴモードに設定されると、第１同期化ユ
ニット２３４Ｃおよび第２同期化ユニット２３０Ｃは非
同期入力信号例えばインタラプト信号およびＤＭＡアク
セスをを受け入れ、モニタユニット１１０Ａ〜Ｂの同期
化を可能にするのに十分な数のクロックサイクルの間、
その入力信号の処理を支援する。この同期化は次の図８
に示されるように実行できる。ＤＵＴ／マスターモード
では、デバッグスイッチ１３６Ｃは従来どおりキャッシ
ュメモリ２４４Ｃの書き込みおよび読み出しにしか関係
しないローカルバスのアドレス活動のシステムアドレス
バス部分からアイソレートするように、ローカルアドレ
スバスにデバッグスイッチ１３６Ｃが結合される。

【００２９】上記のように、チップ１１０Ａ〜Ｂは、図
２に示されたチップ１１０Ｃと同一である。唯一の違い
は、これら違いのデバッグ部分、例えばコーデック１３
２Ａ〜Ｂ第１同期化ユニット２３４Ａおよび第２同期化
ユニット２３０Ｃ、およびデバッグスイッチ１３６Ａ〜
Ｂがそれらの活動とデバッグスイッチ１１０Ｃとの活動
を同期化させるだけでなく、通常は外部に現れない対応
するチップの所定の内部ステートを現すように構成され
ている。これら機能の第１機能、例えばシスターチップ
と同期化する機能は、第１および第２同期化ユニットな
らびにコーデックによって得られる。

【００３０】図示した実施例における、主にＭＯＮＩＴ
ＯＲモードでは、チップ１１０Ａ〜Ｂの内部には多数の
異なるステートがあり、これらはロジックアナライザ１
０２による処理を行うためのアドレス出力１６０Ａ〜Ｂ
のいずれかで表示できる（図１参照）。これらステート
にはローカルデータバス３００Ａ〜Ｂまたはローカルア
ドレスバス３０２Ａ〜Ｂのうちの所定の１つを、対応す
るデバッグスイッチ１３６Ａ〜Ｂに結合することを含
む。これら出力はロジックアナライザによる処理を行う
ために、チップの対応するアドレス出力、例えば１６０
Ａ／Ｂで利用できる（図１参照）。従って、マスター／
デバイステストモードに構成されたチップ１１０Ｃが完
全な特徴の計算ユニットとしてＤＵＴモードで作動する
間、ＭＯＮＩＴＯＲモードに構成されたそのシスターチ
ップは同一のプログラムコードを実行し、バスマスター
として構成されたＤＵＴモードのデバッグチップ１１０
Ｃに同じ態様で非同期事象に応答することにより、ＤＵ
Ｔモードのチップで実行される処理に関連した内部ステ
ートを露出する。

【００３１】本発明では、第１チップはテスト中のデバ
イスとして構成されており、このアドレス出力がどのメ
モリロケーションとの間で読み出し、書き込みを行うか
を制御し、従って、データバス上で、どの時点でどのデ
ータおよび命令を与えるか、という意味でバスマスター
となっている。ＭＯＮＩＴＯＲモードで作動するように
構成されたシスターチップはマスターモードのチップの
エンドデータアクセス活動をシャドー化し、同じ処理を
これに同期化させて実行する。従って、デバッグ機能専
用の最小の付加的オンボードリアルエステートと、モー
ド入力ピン１５０Ａ〜Ｃおよびデバッグバス１４０に関
連したピンを除き、デバッグ機能を有しない従来のチッ
プのそれに類似するピンアウトとを含むテストおよび製
造に適した単一チップを製造できる。

【００３２】図３は、図１に示されたメモリ制御ユニッ
ト１３４Ａ〜Ｃの詳細な実施例を示す。メモリ制御ユニ
ットの各々はメモリインターフェースユニット１１０Ａ
〜Ｃとデバッグスイッチ１３６Ａ〜Ｃとを含む。メモリ
インターフェースユニット３１０Ａ〜Ｃの各々は制御バ
ス（図示せず）を通してキャッシュコントローラ２４２
Ａ〜Ｃ、ＣＰＵ２３８Ａ〜ＣおよびＤＭＡユニット２４
６Ａ〜Ｃのうちの対応する１つに結合されている（図２
参照）。ローカルバス側では制御ユニットはローカルバ
スのアドレスバス部分３００Ａ〜Ｃおよびデータバス部
分３０２Ａ〜Ｃに結合されている。システムバス側では
制御ユニットはデータライン１５２Ａ〜Ｃおよび中間シ
ステムアドレスバス１０４Ａ〜Ｃに結合されている。デ
バッグスイッチ１３６Ａ〜Ｃの各々はモード入力ピン１
５０Ａ〜Ｃの対応する１つに結合されている。図示され
た実施例では、デバッグスイッチはアドレス出力１６０
Ａ〜Ｃを直接ローカルバスに結合するか、またはメモリ
インターフェースユニット３１０Ａ〜Ｃからの中間シス
テムアドレスバス３０４Ａ〜Ｃを介して間接的にローカ
ルバスに結合する。メモリ制御ユニットに直接結合され
ている時は、チップはキャッシュコントローラ２４２Ａ
〜Ｃおよびキャッシュメモリ２４４Ａ〜Ｃの任意の時点
における内容によって実行されるキャッシュポリシーに
よって決定されるアドレス出力ライン１６０Ａ〜Ｃとロ
ーカルバスのアドレス部分との間が結合されたＤＵＴコ
ンピュータとして働く。これとは異なり、デバッグスイ
ッチ１３６Ｃはローカルデータバス３００Ａ〜Ｃ、ロー
カルアドレスバス３０２Ａ〜Ｃまたは信号ライン上のす
べての活動をモニタするように構成できる。本発明の別
の実施例では、内部事象ライン３０６Ａ〜Ｃを通して、
例えばＣＰＵまたはキャッシュコントローラのステータ
スもモニタできる（図３参照）。これら出力は対応する
アドレス出力ライン１６０Ａ〜Ｃを通して直接得られ
る。

【００３３】当業者には明らかとなるように、本明細書
に開示した装置はモード選択可能なデバッグスイッチン
グおよび同期化機能をチップに組み込むことにより、複
雑な集積回路の計算チップの内部ステートを現す。この
デバッグ能力が高められたチップはローカルバスを有す
る必要はない。その代わり、デバッグスイッチは内部信
号ラインおよび／またはモニタの必要なチップ上の部品
にスイッチの入力端を接続するだけでよい。デバッグス
イッチの出力はチップのアドレスラインに接続されてい
る。本発明の一実施例では、同期化回路は共通クロック
のように単純な何かを含むことができる。例えばチップ
によって非同期事象を処理しないような場合には、この
ことは実際的になり得る。チップが非同期事象を取り扱
うような本発明の別の実施例では、図９に示し、説明し
た同期化回路が適当となる。この同期化回路はチップ上
の非同期信号入力端およびピンの数を低減する多重化機
能を備えたデバッグバスに接続される。最後に、デバッ
グスイッチおよび同期化回路の双方は、それ自身がＤＵ
ＴステートまたはいくつかのＭＯＮＩＴＯＲステートの
うちの１つにするよう、チップ上のモードピンにおける
モード信号に応答し得る。上記スイッチを使って多数の
タイプのチップおよびこのチップ上で使用するようにな
っているプログラムコードをデバッグできる。これらチ
ップはデジタル信号プロセッサ、グラフィックスプロセ
ッサ、ビデオプロセッサ、信号プロセッサ、パターンプ
ロセッサ、プログラマブルロジックデバイス、フィール
ドプログラマブルデバイス、マイクロコントローラ....
等を含むが、これらのみに限定されるものではない。Ｍ
ＯＮＩＴＯＲモードのいくつかのチップをＤＵＴモード
のチップに結合することにより、ＭＯＮＩＴＯＲモード
のチップはそのアドレスラインにＤＵＴモードのチップ
の内部処理ステートを出力しながら、ＤＵＴモードチッ
プ上で生じる処理を表示することができる。ＭＯＮＩＴ
ＯＲモードのチップの各々を別のモニタモードに設定す
ることにより、ＤＵＴモードチップの２つ以上の内部ス
テートを同時に得ることができる。ＭＯＮＩＴＯＲモー
ドチップのアドレスラインをロジックアナライザに接続
することにより、内部ステートを詳細に評価できる。

【００３４】次に図４を参照すると、デバッグバス１４
０は５つのパス（ｐａｔｈ）しか含まない。これら５つ
のパスのうちの１つであるＢＣＬＫは入出力（Ｉ／Ｏ）
ユニットに接続されたバスを通してシステムバス１４６
〜１４８に接続されたＩ／Ｏユニットからの外部非同期
信号、例えばＤＭＡリクエスト信号またはウエイト信号
上の同期化情報を送信するための第２同期化回路２３０
Ｃによって使用される。外部非同期信号はＩ／Ｏユニッ
ト１１６により第２同期化回路２３０Ｃおよびモニタ１
００へ送られる。Ｉ／Ｏユニット１１６によって発生さ
れる外部インタラプトリクエストは第１同期化回路２３
４Ｃへ送られる。

【００３５】他の４つのパスＢＳ０〜ＢＳ３はＤＵＴモ
ードのデバッグチップ１１０Ｃからモニタ１００へのＣ
ＰＵおよびＤＭＡステータス情報の送信に使用される。
更に、これらデバッグバスパスＢＳ０〜ＢＳ３は、対応
するコードが第１同期化回路２３４Ｃから発生される場
合、システムリセット動作中にモニタ１００とＤＵＴモ
ードデバッグチップ１１０Ｃとの上記同期化に使用され
る。

【００３６】従って、デジタル的に総計１６の異なる４
ビットワードまたはコードを利用できる。本実施例で使
用される１０本のＤＭＡチャンネルに対応する下位の１
０個のコード、すなわち論理的に０〜９のコードがＤＭ
Ａステータスの送信に使用される。この情報はどのＤＭ
Ａチャンネルを受け入れるか、更にいつ読み出しが行わ
れるのか、必要な場合にはどれだけ多くのバイトが受信
に残されているのかを伝える。データはブロック状、本
例では４バイトのブロックで受信され、更にモニタ１０
０へＤＭＡステータス情報を送信するための時間により
必要である。従って、Ｉ／Ｏユニットから受信するよう
に残されているデータが８バイト以下であり、かつデー
タのＩ／Ｏユニット信号の終了部である場合、その情報
をモニタ１００へ送信しなければならない。このステー
タス情報はデバッグバス１４０を通してアービトレータ
２５０ＣからＤＭＡコントローラ２４８Ｂへ送信される
だけでなく、ＤＭＡ信号ライン２７６Ｃを通してＤＭＡ
コントローラ２４８Ｃへも送られる。

【００３７】コード１０〜１５は次のような第１同期化
回路２３４Ｃによって発生されるＣＰＵインタラプトス
テータスに対して使用される。 １０ 外部ベクトル番号を備えたＩＲＱ、ＮＭＩなし １１ 外部ベクトル番号を備えたＩＲＱおよびＮＭＩ １２ ＩＲＯなし、ＮＭＩなし １３ ＮＭＩ、ＩＲＱなし １４ 内部ベクトル番号を備えたＩＲＯ、ＮＭＩなし １５ 内部ベクトル番号を備えたＩＲＱおよびＮＭＩ

【００３８】ＩＲＱとはインタラプトリクエストを意味
し、ＮＭＩとはノンマスカブルインタラプトを意味す
る。モニタ１００に対してＤＵＴモードのデバッグチッ
プ１１０Ｃ内でのインタラプトの取り扱いをアンバラン
スにさせないように、ＤＭＡユニット２４６Ｃがデバッ
グバス１４０を使用しようとしている時に、ＤＭＡユニ
ット２４６Ｃにより、第１同期化回路２３４Ｃへ信号が
送信される。この信号により、第１同期化回路２３４Ｃ
はインタラプトステータスをホールドする。ＤＭＡユニ
ット２４６Ｃによりデバッグバス１４０が解放されて初
めて、ＤＵＴモードのデバッグチップ１１０Ｃおよびモ
ニタ１００のそれぞれのＣＰＵ２３８Ｃ、２３８Ａ〜Ｂ
へ新しいインタラプトステータス情報が送信される。

【００３９】オンボードＤＭＡユニット２４６ＣはＤＵ
Ｔのバッファ２５２Ｃ内で同期化され、アービトレータ
２５０Ｃ内で優先順序が決定される。この同期化および
アービトレーションの結果はＤＭＡコントローラ２４８
Ｃへ与えられ、更にコーデック１３２Ｃ、デバッグバス
１４０およびコーデック１３２Ａ〜Ｂを介し、ＤＭＡ制
御ユニット２４８Ａ〜Ｂへ送られる。従って、オンボー
ドＤＭＡの動作の制御部分はＭＯＮＩＴＯＲモードのチ
ップ１１０Ａ〜Ｂ内でミラー化される。オンボードＤＭ
Ａのデータ部分は外部メモリデータバスを通してすべて
のＤＭＡデータを出すことにより処理される。次にこの
データは、ＭＯＮＩＴＯＲモードのチップに対して利用
できる。

【００４０】チップ上に集積化されたキャッシュシステ
ム２４０Ｃにかかわらず、ＤＵＴモードのデバッグチッ
プ１１０Ｃが作動している間、完全なデータ、アドレス
および非同期の事象情報を備えたロジックアナライザを
設けるように、本デバッグシステム９８〜１００が構成
されているので、後述するように、メモリ制御ユニット
１３４Ｃによりメモリアクセスを改善することが可能で
ある。

【００４１】図５は、図１〜２に示された性能の高めら
れたデバッグチップのメモリ制御ユニットとメインメモ
リとの間のインターフェースの詳細なハードウェアブロ
ック図である。本発明の一実施例では、メインメモリは
一般にいくつかのＤＲＡＭ、すなわちダイナミックラン
ダムアクセスメモリを含む。各ＤＲＡＭ５５０Ａ〜Ｃは
２つの部分のアドレス（ここで下方部分は列アドレス５
５４であり、上方部分５５２は行アドレスである）によ
ってアドレス指定される、マトリックス状に配置された
メモリエリア５５６を有する。好ましい実施例では、メ
モリ制御ユニット１３４Ａ〜Ｃは更に改良されたメモリ
アクセスを実行し、その後のメモリアクセスは頻繁にそ
の後のアドレスに関係するという事実を活用する。従っ
て、メモリ制御ユニット１３４Ｃにはメインメモリ１１
４の各ＤＲＡＭ回路５５０Ａ〜Ｃのための別個の行アド
レスレジスタ５００Ａ〜Ｃおよび比較ユニット５０２Ａ
〜Ｃが設けられている。フルメインメモリアドレスをホ
ールドするメモリ制御ユニット１３４Ｃのアドレスバッ
ファ５０４Ａ〜Ｃは２つの部分に分割されており、各部
分はそれぞれ別個にメインメモリへボード可能となって
いる。その後のメインメモリアクセスに対し、その後の
メインメモリアドレスの行アドレスは先のアクセスに対
するのと同じであるが、列アドレス部分５０４Ｂをロー
ドするだけでよい。このことは、その都度、全アドレス
をロードすること、すなわち最初に行アドレスをロード
し、次に列アドレスをロードすることと比較して時間の
節約となる。行アドレスが先のアドレスと同じであるか
どうかを判断するために、比較ユニットは行アドレス部
分５０４Ａと現在作動中のＤＲＡＭの行アドレスレジス
タの内容とを比較する。一致していれば、列アドレス部
分５０４Ｂを入力するだけであり、一致していなければ
行アドレスと列アドレスの双方を入力し、同時にレジス
タを更新する。これら２つのバッファ部分５０４Ａ〜Ｂ
はメモリ制御ユニット１３４Ａ〜Ｃのデバッグスイッチ
１３６Ａ〜Ｃによってシステムバス１４６〜１４８に多
重化されている。

【００４２】図６は、図１〜２に示された、能力の高め
られたデバッグチップと低速周辺デバイスとの間のイン
ターフェースを示すブロック略図である。特に、低速周
辺ユニット７１０、主に古いユニットに対しては、外部
再実行ユニット７００を利用できる。データ伝送時間が
長くなりすぎる場合、過度に長い時間、システムバス１
４６〜１４８が占有され、これにより別のユニットが時
間にクリティカルなアクセスに従属するという問題が生
じ得る。以下、再実行ユニットと称す再実行ユニット７
００は、かかる低速周辺ユニットにおける読み出しおよ
び書き込み操作時にＣＰＵ２３８Ｃを補助する。例えば
周辺ユニット７１０からデータを読み出すと仮定する。

【００４３】ＣＰＵのアクセスの開始より、この再実行
ユニット７００はアドレスバッファ１１６Ｂにおいてア
ドレス情報をバッファ化し、タイムアウトを設定し、Ｃ
ＵＰ２３８Ｃへ再実行リクエストを伝える再実行ルーチ
ンを開始する。これによりＣＵＰ２３８Ｃはバスをリリ
ースさせ、デバッグチップ１１０Ｃ、例えばＤＭＡユニ
ット２４６Ｃ内の他のバスマスターがアクセスできるよ
うにする他のタスクを続ける。一方、再実行ユニット７
００は周辺ユニットと通信する。その後、ＣＰＵ２３８
Ｃが読み出し操作を再び実行する際にタイムアウトが経
過しているか、経過していないかのいずれかになる。タ
イムアウトが経過していれば、ＣＰＵ２３８Ｃは読み出
し操作を続け、経過していなければ、再実行ユニット７
００はＣＰＵ２３８Ｃへ別の再実行リクエストを送る。
周辺ユニット７１０へデータを書き込まなければならな
い時、対応するアドレスおよびデータバッファ１１６Ｂ
〜Ａ内のアドレスおよびデータをバッファ化することを
含む対応する工程を実行する。システムバス１４６〜１
４８が他のタスクに対しリリースされる間、再実行ユニ
ット７００によりデータの書き込みが続けられる。ＤＵ
Ｔモードのデバッグチップ１１０Ｃから再実行ユニット
７００へＣＰＵから送られる信号はチップセレクト信
号、読み出し信号および書き込み信号である。

【００４４】モニタ１００へプログラムの実行がミラー
化することにより、インタラプトの処理は適当な同期化
およびタイミングを得るために処理しなければならない
問題である。この問題は特にいくつかのインタラプトを
同時に処理しなければならない時に生じる。

【００４５】従って、次に図７を参照すると、本発明の
別の実施例によればダイナミック優先処理方法が使用さ
れる。図７は、インタラプトユニット２３６Ａ〜Ｃの各
々に対応する代表的なユニットを示す（図２参照）。例
えばチップ１１０ＣはＤＵＴモードとなっているデバイ
スに限りインタラプトユニットアクティブである。図示
された実施例では、このインタラプトユニットは信号ラ
イン１６６Ｃを介し、Ｉ／Ｏユニット１１６からの非同
期入力信号を受け入れる（図２参照）。これらインタラ
プト信号は、インタラプトマスキング前、またはインタ
ラプトマスキングおよびＤＵＴチップによる信号ライン
２７４Ｃを介し、外部メモリデータバスへの処理の後に
得ることができるので、ＤＵＴモードのＣＰＵ２３８Ｃ
がインタラプト信号を読み出す時に、モニタモードのチ
ップＣＰＵ２３８Ａ〜Ｂに利用できるようになる。イン
タラプトユニット２３６Ｃの優先化された出力８５０Ｃ
は第１同期化ユニット２３４Ｃを通過し、この第１同期
化ユニットから出力がコーデック１３２Ｃへの入力信号
として与えられる（図２参照）。チップ１１０Ａ〜Ｃの
各々は同一のインタラプトユニット２３６Ａ〜Ｃを含む
が、ＤＵＴモードのチップ１１０Ｃだけがインタラプト
ユニットアクティブとなっている。

【００４６】インタラプトライン１６６Ｃを通していく
つかの個々のインタラプトリクエスト信号が受信され
る。これらラインは第１マスクレジスタ８０２およびＡ
ＮＤゲートの第１アレイにより、略図で示された個々の
インタラプトマスクに接続されている。従って、個々の
インタラプト信号の各々は前記第１アレイのそれぞれの
ＡＮＤゲート８０２Ａ〜Ｍの入力端へ送られ、マスクレ
ジスタ８０２はＡＮＤゲート８０２Ａ〜Ｍの各々の他の
入力端に接続されている。それぞれのＯＲゲート８０４
Ａ〜Ｎの入力端にはいくつかのインタラプト信号ライン
１６６Ｃおよび対応するＡＮＤゲートの出力端が接続さ
れている。よって、これらインタラプト信号は信号ライ
ン１６６Ｃに対する１つの信号にまとめられる。ＯＲゲ
ート８０４Ａ〜Ｎの出力信号は、個々のマスクおよび付
随するＡＮＤゲート８０２Ａ〜Ｍと同様に配置された、
第２マスクレジスタ８０６およびＡＮＤゲート８０６Ａ
〜Ｎの第２アレイによって示されるグループマスクによ
りマスク可能である。

【００４７】ＡＮＤゲート８０６Ａ〜Ｎの第２アレイの
出力端はＯＲゲート８０８のｎ個の入力端に接続されて
おり、ＯＲゲート８０８の出力端は同期化回路２３４Ｃ
を介し、ＤＵＴモードのデバッグチップ１１０ＣのＣＰ
Ｕ２３８Ｃおよびコーデック１３２Ｃに接続されてお
り、このコーデックでステータスがコード化され、モニ
タ１００へ送られる。

【００４８】受信されたインタラプト信号を検出し、分
離し、これらの信号の間の優先付けを可能にするため
に、所望する異なるレベルでの読み出しを認める。少な
くともＡＮＤゲート８０４Ａ〜Ｎの第２アレイの出力信
号を優先ロジックで読み出し、ベクトル番号にコード化
することが好ましい。このベクトル番号はインタラプト
信号の異なる組み合わせに対して異なる。システムバス
１４６〜１４８上でベクトル番号は出力される。よって
このベクトル番号はＤＵＴモードのデバッグチップ１１
０Ｃおよびモニタ１００の双方に対して利用可能であ
る。従って、このベクトル番号はＤＵＴモードのデバッ
グチップ１１０Ｃによって発生されるが、ＤＵＴモード
のデバッグチップ１１０Ｃとモニタ１００の双方によっ
て同じように使用される。これらインタラプト信号は第
１同期化回路２３４Ｃを通して伝送される。このベクト
ル番号はインタラプトベクトルをホールドするルックア
ップテーブルのインデックス番号としてＣＰＵによって
使用される。たいていは１つのデバイスインタラプト信
号、すなわち、わずか１つのユニット２６０Ｃ、２６４
Ｃからのデバイスインタラプトしかなく、どのインタラ
プトベクトルをフェッチすべきかが明らかである。２つ
以上の同時インタラプト信号がある場合、ベクトル番号
はインタラプト信号の優先順序を決定する優先ルーチン
に対応する。こうしてその順序で異なるインタラプト信
号を処理する。

【００４９】従って、１つのインタラプト信号しか存在
しないほとんどのケースでは、高速のインタラプト処理
がなされ、２つ以上のユニットからの複数のインタラプ
ト信号がある場合に限り、より時間のかかる優先順序決
定方法に基づく処理がなされる。処理すべきユニットか
らどんなインタラプト信号が存在するかを正確に決定す
るために、当然、個々のマスク８０２Ａ〜Ｎの入力端ま
たは出力端のいずれかの上に信号ラインを検出する可能
性がある。更に、インタラプトリクエストがＣＰＵに達
すると、この信号が内部で発生されるだけでなく、Ｉ／
Ｏデバイスから外部より発生されることがあり、更にマ
スクできないインタラプト信号が生じることもある。

【００５０】図８は、図１に示されたＭＯＮＩＴＯＲモ
ードチップ１１０ＢおよびＤＵＴモードのデバッグチッ
プ１１０Ｃの第１および第２同期化ユニットの詳細を示
すハードウェアブロック図である。これらユニットはＤ
ＵＴモードのデバッグチップおよびＭＯＮＩＴＯＲモー
ドのデバッグチップの間における内外非同期事象の同期
化を一般に取り扱う。上記のように各チップはモード入
力ピン１５０Ｂ〜Ｃ上の入力信号によって測定されるチ
ップのモードに応じた態様に構成された同一のハードウ
ェアを含む。

【００５１】２つのデバッグチップ１１０Ｂ〜Ｃの部分
ブロック図が示されており、双方のチップの第１および
第２同期化ユニットが示されている。第１デバッグチッ
プの同期化ユニットはチップのモード入力ピン１５０Ｂ
上のモード信号によって設定されるチップ１１０Ｂのス
テートに対応するＭＯＮＩＴＯＲモードとなっており、
第２デバッグチップの同期化ユニットはチップのモード
入力ピン１５０Ｃ上のモード信号によって設定されるチ
ップ１１０Ｃのステートに対応するＤＵＴモードとなっ
ている。

【００５２】構造的には双方のチップにおける同期化器
は同一の部品を含むが、上記のようにこれら部品の間の
結合はチップに対するモード設定に応じて変わり得る。
このような理由から、ＤＵＴモードおよびＭＯＮＩＴＯ
Ｒモードの双方における同期化器の各々について説明す
る。添え字Ｂのついた部品はＭＯＮＩＴＯＲモードとな
っているチップ１１０Ｂ内に存在し、添え字Ｃのついた
部品はＤＵＴモード内のチップ１１０Ｃ内にある。

【００５３】第２同期化回路２３０Ｂ〜Ｃの各々は、ラ
ッチ９６０Ｂ〜Ｃと変化検出ユニット９５８Ｂ〜Ｃと、
同期化器９５０Ｂ〜Ｃとを含む。第１同期化ユニット２
３４Ｂ〜Ｃの各々はラッチ９０２Ｂ〜Ｃと同期化器９０
０Ｂ〜Ｃと、インタラプトユニット２３６Ｂ〜Ｃとを含
む。図には関連するコーデック１３２Ｂ〜Ｃ、クロック
２３２Ｂ〜Ｃおよび対応する接続が示されている。

【００５４】第２同期化ユニット 第２同期化ユニットはモード入力ピン１５０上のモード
選択信号に応答自在な２つのコンフィギュレーションの
１つを採用している。ＤＵＴモードに関連する第１コン
フィギュレーションでは、第２同期化ユニット２３０Ｃ
はモニタモードチップとＤＵＴモードチップ１１０Ｂ〜
Ｃの双方をリンクする非同期信号バス上の非同期信号を
検出する。第２同期化ユニットは信号とＤＵＴクロック
２３２とを同期化し、この信号をラッチする。次にこの
第２同期化ユニットは非同期信号の受信後に変化なし時
間があるかどうかを判断し、変化なし時間が生じた後に
シスターチップ１００Ｂにイネーブル信号を出力し、こ
のチップを処理のためのチップの内部部品にリリースす
る信号をアンラッチする。ＤＵＴモードに対応する第２
コンフィギュレーションでは、第２同期化ユニット２３
０Ｂは非同期信号バス上の非同期信号を検出し、この信
号とＭＯＮＩＴＯＲクロック２３２Ｂとを同期化し、こ
の信号をラッチする。次に第２同期化ユニットは、シス
ターチップ１１０Ｃからのイネーブリング信号の受信時
に、処理するためのチップの内部部品に対し、チップを
リリースする信号をアンラッチする。当業者には明らか
となるように、固定遅延時間、ＤＵＴモードおよびＭＯ
ＮＩＴＯＲモードにおける可変遅延時間、同期化情報だ
けでなく、ＤＵＴモードチップにより発生され、ＭＯＮ
ＩＴＯＲモードチップへ送られるラッチイネーブリング
信号の受信に応答する遅延時間を含むラッチを同期化す
るための方法および装置が多数ある。

【００５５】第２同期化ユニット２３０Ｂ〜Ｃのコンフ
ィギュレーションは次のとおりである。双方の同期化ユ
ニットは各ユニットの同期化器９５０Ｂ〜Ｃに結合した
信号ライン１６４Ｂ〜Ｃ（図１参照）を介した非同期バ
ス１６４からの入力端を有する。このバスでは、内部非
同期事象、例えば外部ＤＭＡアクセスおよびウエイトス
テートが受信される。双方の同期化ユニットでは、同期
化器９５０Ｂ〜Ｃの出力は信号ライン９７４Ｂ〜Ｃを通
し、変化検出ユニット９５８Ｂ〜Ｃおよびラッチユニッ
ト９６０Ｂ〜Ｃの入力端のそれぞれの１つに接続されて
いる。ＤＵＴモードのデバッグチップでは、変化検出ユ
ニット９５８Ｃの出力端はラッチ９６０Ｃのイネーブル
入力端およびデバッグバス１４０のＢＣＬＫラインに結
合されている。ＭＯＮＩＴＯＲモードのデバッグチップ
１１０Ｂでは、変化検出ユニット９５８Ｂは不作動であ
り、ラッチ９６０Ｂはその代わりにＢＣＬＫラインを介
し、そのイネーブル入力信号を受信する。

【００５６】作動時に第２同期化ユニット２３０Ｂ〜Ｃ
のアクティビティはＤＵＴモードの変化検出ユニット９
５８Ｃによってコーディネートされる。双方のユニット
２３０Ｂ〜Ｃはそれぞれの信号ライン１６４Ｂ〜Ｃを通
し、非同期バス１６４上の非同期ＤＭＡ信号またはウエ
イトステート信号を受信する。この信号は対応する同期
化器９５０Ｂ〜Ｃにより、各チップのクロック２３２Ｂ
〜Ｃに同期化される。本発明の実施例は、こられ同期化
器は１つ以上のフリップフロップから構成される。ＤＵ
Ｔモードのデバッグチップ１１０Ｃの変化検出ユニット
９５８Ｃが、非アクティビティが続く変化時間を検出す
ると、このユニットは双方のチップの第２同期化ユニッ
トのラッチ９６０Ｂ〜Ｃのイネーブル入力端にイネーブ
ル信号を出力する。ラッチ９６０Ｂに対する信号はデバ
ッグバス１４０のＢＣＬＫラインを通して到達する。従
って、変化ユニット９５８Ｃによって発生される共通信
号により、ラッチユニット９６０Ｃ〜Ｂをトリガーする
ことにより同期化が達成される。それぞれのラッチ９６
０Ｂ〜Ｃの出力信号２８４Ｂ〜Ｃは、ＣＰＵ２３８Ｂ〜
Ｃおよびそれぞれのチップ１１０Ｂ〜Ｃのメモリ制御ユ
ニット１３４Ｂ〜Ｃへ与えられる。パワーオンおよびウ
エイトステート中のチップの同期化は、非同期バス１６
４への接続を介し、ＤＵＴモードのチップおよびＭＯＮ
ＩＴＯＲモードのチップの双方の第２同期化ユニットに
より処理され、非同期バス１６４を通し、バスパワーオ
ンリセットおよびウエイトステートがこれらチップへ導
入される。これまで説明した同期化装置は第１チップの
クロック２３２Ｂと第２チップのクロック２３２Ｃとを
同期化するものではなく、これらクロックは実際には互
いにずらすことができることに留意されたい。その代わ
りに、同じクロックサイクルをずらすことができても、
同期化器は外部非同期信号の実行を遅延し、すべてのチ
ップにおける同じクロックサイクルにおけるそれらの処
理を可能にする。

【００５７】第１同期化ユニット 第１同期化ユニットはモード入力ピン１５０上のモード
選択信号に応答自在な２つのコンフィギュレーションの
１つを採用している。ＤＵＴモードに関連する第１コン
フィギュレーションでは、第１同期化ユニット２３４Ｃ
は１つ以上の非同期信号を検出し、これら信号をＤＵＴ
クロック２３４Ｃと同期化し、インタラプトレジスタ内
でこれらの優先順序を決定し、これらをラッチし、コー
デック１３２Ｃを介し、そのシスターチップ１１０Ｂの
コーデックへ非同期信号に関する同期化情報を送り、適
当な遅延時間後、処理のためのチップの内部部品へラッ
チされた信号をリリースする。ＭＯＮＩＴＯＲモードに
対応する第２コンフィギュレーションでは、第１同期化
ユニットはコーデック１３２Ｂからの同期化情報を受信
し、その情報をラッチし、適当な遅延時間後、第１ラッ
チと同時にラッチされた信号を処理のためのチップの内
部部品にリリースする。当業者には明らかとなるよう
に、固定遅延時間、ＤＵＴモードおよびＭＯＮＩＴＯＲ
モードにおける可変遅延時間、同期化情報だけでなく、
ＤＵＴモードチップにより発生され、ＭＯＮＩＴＯＲモ
ードチップへ送られるラッチイネーブル信号の受信に応
答する遅延時間を含むラッチを同期化するための方法お
よび装置が多数ある。

【００５８】第１同期化ユニット２３４Ｂ〜Ｃのコンフ
ィギュレーションは次のとおりである。同期化ユニット
２３４Ｃは、インタラプトユニット２３６Ｃに結合して
いる信号ライン１６６Ｃ（図１参照）を介し、Ｉ／Ｏユ
ニット１１６の外部インタラプトライン１６６からの入
力信号を受け入れる。これらインタラプト信号はインタ
ラプトユニット２３６Ｃ内で優先順序が決定され、同期
化ユニット９００Ｃ内で同期化される。次に、ＤＵＴモ
ードのコーデック１３２Ｃを介し、同期化情報はバス１
４０を通ってモニタモードのチップ１１０Ａ〜Ｂへ送ら
れる。同期化器の出力端は、信号ライン９４２Ｂ〜Ｃを
通し、ラッチ９０２Ｂ〜Ｃに結合され、信号ライン９２
６Ｂ〜Ｃを介し、コーデック１３２Ｂ〜Ｃへ結合されて
いる。

【００５９】ＤＵＴモードのデバッグチップ１１０Ｃで
は、ラッチ９０２Ｃへの入力信号はインタラプトユニッ
ト２３６Ｃから同期化器９００Ｃによって与えられる。
これと対照的にＭＯＮＩＴＯＲモードのデバッグチップ
１１０Ｂでは、同期化器９００Ｂおよびインタラプトユ
ニット２３６Ｂはディスエーブルされる。ラッチ９０２
Ｂは信号ライン９２８Ｂを介し、コーデック１３２Ｂか
らの入力信号を受信する。この信号自身はデバッグバス
１４０を介し、コーデック１１０Ｃからコーデック１１
０Ｂへ送られたコード化されたインタラプト情報から生
じたものである。コーデック１１０Ｃは信号ライン９２
６Ｃを介し、第２同期化ユニット２３４Ｃからその情報
を発生する。本発明の実施例では、ＤＭＡユニット２４
６Ｃは信号ライン２７８Ｃを介し、デバッグバス１４０
上のＤＭＡ情報に対するタイムスロットをリザーブでき
る。同期化ユニット９００Ｃがライン２７８Ｃ上のリザ
ーブ情報を受信すると、このユニットはＤＭＡユニット
２４６Ｃがそのリザーブ信号をリリースするまで、ライ
ン９４２Ｃ上に現在のインタラプトステータスをホール
ドする。ＭＯＮＩＴＯＲモードチップでは、コーデック
１３２Ｂがデバッグバス１４２上にＤＭＡに関連したコ
ード化された事象を受信する限り、その現在のインタラ
プトステータス出力信号９２８Ｂをホールドする。従っ
て、インタラプト信号２８２Ｂおよび２８２Ｃ上の変化
は同じクロックサイクルに同期化される。ラッチ９０２
Ｂ〜Ｃは信号ライン２８２Ｂ〜Ｃ上の同期化されたイン
タラプト信号をＭＯＮＩＴＯＲモードのデバッグチップ
１１０ＢおよびＤＵＴモードのデバッグチップ１１０Ｃ
のＣＰＵ２３８Ｂ〜Ｃのうちの対応する１つに出力す
る。従って、これら出力信号は内容およびタイミングの
点で同一であるので、双方のチップにおけるインタラプ
ト信号の同期的な処理が可能である。

【００６０】従って、第１同期化ユニット２３４Ｂ〜Ｃ
と、第２同期化ユニット２３０Ｂ〜Ｃは同様な機能的特
徴を共用する。ＤＵＴモードでは同期化ユニットのいず
れかが非同期事象を検出し、これをＤＵＴクロックと同
期化させる。各チップのＣＰＵ２３８、ＤＭＡユニット
１３６およびメモリ制御ユニット１３４へのこの同期化
された非同期事象の提供は、ＤＵＴモードチップによっ
て制御される。ＤＵＴモードチップの変化検出ユニット
９５８Ｃは第２同期化器のラッチ９６０Ｂ〜Ｃをいつイ
ネーブルするかを制御する。

【００６１】ＭＯＮＩＴＯＲモードおよびＤＵＴモード
のチップ１１０Ｂ〜Ｃのそれぞれの第１同期化ユニット
２３４Ｂ〜Ｃは、第２同期化ユニット２３０Ｂ〜Ｃに類
似した作動上の機能、例えば同期化およびラッチ機能を
共用する。当業者には明らかとなるように、これら同期
化およびラッチ機能は、記憶および転送回路および簡単
なホールド回路を含む種々の電気的回路を使って実現で
きるが、これら電気的回路はこれら回路のみに限定され
るものではない。

【００６２】ＤＵＴモードデバイスにおける第１および
第２同期化ユニットはパラレルに独立して作動する。デ
バッグバス１４０上のＤＭＡ情報に対するタイムスロッ
トのリザーブは第１同期化ユニット内全体で処理され
る。

【００６３】コード化された事象バス コード化された事象デバッグバス１４０上ですべての信
号が符号化され、多重化される。コーディングおよび多
重化はＤＵＴモードとなっているコーデック１３２Ｃに
よって実行され、デコーディングおよび逆多重化はモニ
タモードとなっているコーデック１３２Ａ〜Ｂによって
実行される。このデバッグシステムは次のように作動す
る。電源がオンにされると、附勢されるＲＥＳＥＴ信号
によりＤＵＴモードのデバッグチップ１１０ｃだけでな
くＭＯＮＩＴＯＲモードチップ１１０Ａ〜Ｂがリセット
される。本発明の一実施例ではＲＥＳＥＴ信号が附勢さ
れると、ＭＯＮＩＴＯＲモードチップ１１０Ａ〜Ｂはデ
バッグバス１４０にイネーブル信号に発生し、ＤＵＴモ
ードデバッグチップ１１０Ｃにそのコーデックのデバッ
グバス１４０Ｃをイネーブルにすることを伝える。一
方、ＤＵＴモードのデバッグチップ１１０Ｃの第２同期
化ユニット２３０Ｃはリセット信号ＲＥＳＥＴを同期化
させる。この後者の機能は上記とは異なり、図示してい
ない専用同期化ユニットによって行ってもよい。次に、
ＲＥＳＥＴが除勢されると、モニタ１００はイネーブル
信号をオフにする。その後、ＤＵＴモードのデバッグチ
ップ１１０Ｃは同期化されたリセット信号をモニタ１０
０へ送り、モニタ１００は次にその内部クロックとＤＵ
Ｔモードのデバッグチップ１１０Ｃのクロックとを同期
化させる。本発明の一実施例では、内部クロックでは明
示していないクロック逓倍手段により２０ＭＨｚの基本
周波数を２００ＭＨｚまで逓倍することによって内部ク
ロックを発生できる。この逓倍手段はＰＬＬ回路を含む
ことができる。

【００６４】ロジックアナライザ ＭＯＮＩＴＯＲモードチップ１１０Ａ〜Ｂからロジック
アナライザ１０２により抽出される情報、例えばローカ
ルバスデータ、ローカルバスアドレスだけでなく、非同
期事象、ＤＭＡアクセスおよびインタラプトは、例えば
コンピュータ１０４に容易に読み取りできるようにディ
スプレイすべきである（図１参照）。本発明の一実施例
では、このロジックアナライザはネットワークを通して
アナライザを遠隔モニタできるようにするネットワーク
接続を含むことができる。更に、情報を提供するための
ウェブサーバーまたはネットワーク１０６上に表示する
ためのウェブブラウザとしてワークステーションを使用
することもできる。更に、このような構造により、ネッ
トワークを通し、デバッグ方法全体を制御するために汎
用コンピュータ１０４を使用することが可能となる。従
って、このコンピュータはデバッグ中のプログラムの異
なる部分をテストするようＤＵＴモードのデバッグチッ
プ１１０Ｃに異なる刺激を与えるために使用される。こ
のようなアナライザシステムの好ましい解決案により、
通常のロジックアナライザと比較して比較的簡単で安価
なロジックアナライザを使用できるという利点が得られ
る。この理由はデータ処理の主要部分がロジックアナラ
イザ１０２からコンピュータ１０４へ切り替えられてい
るからである。データ処理のための適当な一般的ソフト
ウェアおよび結果を表示するための適当な一般的ソフト
ウェアを使用することにより、デバッグ操作のために汎
用コンピュータを容易かつ効率的に使用することが可能
となる。

【００６５】以上で本発明の好ましい実施例を参照し、
本発明について詳細に図示し、説明したが、当業者であ
れば本発明の精神および範囲から逸脱することなく、形
態および細部を種々に変更できることが理解できよう。
次にこれらの例について検討する。

【００６６】サーキットボードにメモリユニットを組み
込む代わりに、そのサーキットボードでメモリユニット
を設けず、むしろ外部接続可能なメモリユニットを使用
したり、チップ上のキャッシュメモリを除き、メモリを
設けないようにすることも可能である。

【００６７】別の変更例は、アナライザ装置に異なるど
の出力信号を与えたいかに応じて、モニタモードの１つ
のチップを設けたり、または３つ以上のチップを設けた
りすることである。

【００６８】更に、アドレスおよびデータ信号の他にロ
ジックアナライザに別の信号、例えばＣＰＵのステータ
ス信号、またはＣＰＵ、ＤＭＡユニット等の内部ステー
トを出力することができる。

【００６９】更に別の実施例では、ＤＭＡユニットをチ
ップに集積化するのではなく、チップの外部に設けるこ
ともできる。

【００７０】本願は、「デバッグ能力が高められたコン
ピュータチップおよび装置」を発明の名称として１９９
８年５月１３日に出願されたスウェーデン特許出願第98
01678-5号に基づく優先権を主張するものである。

【図面の簡単な説明】

【図１】デバッグ能力を備えたチップを利用するテスト
コンフィギュレーションのハードウェアブロック図であ
る。

【図２】図１に示されたチップの詳細なハードウェアブ
ロック図である。

【図３】図１〜２に示されたデバッグチップのローカル
バススイッチ部分の拡張ハードウェアブロック図であ
る。

【図４】図１に示されたデバッグバス１４０の信号ライ
ンを示す。

【図５】図１〜２に示されたデバッグチップのメモリ制
御ユニットとメインメモリとの間のインターフェースの
詳細なハードウェアブロック図である。

【図６】図１〜２に示されたデバッグチップと低速の周
辺デバイスとの間のインターフェースを示すブロック略
図である。

【図７】図１〜２に示されたデバッグチップ内でのイン
タラプト処理を示すブロック略図である。

【図８】図１に示されたデバッグチップの同期化ユニッ
トを示す。

【符号の説明】

９８ コンピュータシステム １００ モニタ １０２ ロジックアナライザ １０４ コンピュータ １０６ ネットワーク １１０Ｃ チップ １０８ パワーオンリセット １２０ 発振器 １１２ システムハードウェア １１４ メモリ １１６ 入出力（Ｉ／Ｏ）ユニット １１８ パワーオンリセット １３０Ｃ ローカルバス１３０Ｃ １３２Ｃ コーデックユニット １３４Ｃ メモリ制御ユニット １３６Ｃ 第１ローカルバスデバッグスイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペル ザンデル スウェーデン国 ルンド，レビンゲガタン ３

Claims (21)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの同期化されたユニット
   と、相互接続されたＣＰＵおよびキャッシュシステムと
   が、上部に集積化されたコンピュータチップであり、該
   チップが少なくとも２つの異なる作動モードのうちのい
   ずれかのモードに設定可能であり、第１のモードがＤＵ
   Ｔモードであり、第２のモードがＭＯＮＩＴＯＲモード
   であり、該ＭＯＮＩＴＯＲモードと前記ＤＵＴモードと
   が相補的であり、チップと別の同一のチップとが相補的
   モードにある間、これらチップをパラレルに作動できる
   ようにする信号を送ることができるよう、別の同一のチ
   ップに接続可能なデバッグバスを含み、前記信号が前記
   同期化ユニットによって発生される同期化信号を含むコ
   ンピュータチップ。
2. 【請求項２】 アドレスバス部分およびデータバス部分
   を含むメモリバスに接続されたメモリコントローラを更
   に含み、前記モニタモードが少なくとも２つの異なるテ
   ストモードを含み、前記メモリコントローラがそれぞれ
   の異なるテストモードに対しアドレスバス部分上に異な
   るタイプのデータを出力できるようにするモード設定回
   路を含む、請求項１記載のコンピュータチップ。
3. 【請求項３】 前記モード設定回路が多重化回路を含
   み、該多重化回路の出力端がメモリバスのアドレスバス
   部分に接続されており、多重化回路の第１入力端がチッ
   プ内通信のための通信手段内に設けられたアドレスバス
   部分に接続されており、第２入力端が前記通信手段内に
   設けられたデータバス部分に接続されており、前記多重
   化回路が前記テストモードのうちの第１モードにある
   時、前記第１入力端を前記出力端に接続し、前記テスト
   モードの第２モードにある時、前記第２入力端を前記出
   力端に接続する、請求項２記載のコンピュータチップ。
4. 【請求項４】 デバッグバス上で通信される前記信号が
   更にＣＰＵおよびＤＭＡユニットのステータス情報を更
   に含む、請求項１記載のコンピュータチップ。
5. 【請求項５】 前記同期化信号がチップにより受信され
   る外部非同期信号に関する同期化情報を搬送する信号お
   よびインタラプトに関する同期化信号を搬送する信号を
   含む、請求項１記載のコンピュータチップ。
6. 【請求項６】 少なくとも１つの同期化ユニットと、す
   べてが相互に接続されたＣＰＵと、キャッシュシステム
   と、ＤＭＡユニットと、メモリコントローラとが上部に
   集積化されたメインチップを含み、該チップが少なくと
   も２つの異なる作動モードのうちのいずれかのモードに
   設定可能であり、第１のモードがＤＵＴモードであり、
   第２のモードがＭＯＮＩＴＯＲモードであり、該ＭＯＮ
   ＩＴＯＲモードと前記ＤＵＴモードとが相補的であり、
   前記メインチップが相補的なモードとなっている間、コ
   ンピュータ装置と別のコンピュータ装置をパラレルに作
   動させることができる信号を送るための、同一のメイン
   チップを含む別のコンピュータ装置に接続可能なデバッ
   グポートを更に含む、コンピュータ装置。
7. 【請求項７】 第１コンピュータ装置および第２コンピ
   ュータ装置を含み、これらコンピュータ装置の各々がメ
   インチップを含み、該メインチップが少なくとも１つの
   同期化ユニットと、すべてが相互に接続されたＣＰＵ
   と、キャッシュシステムと、ＤＭＡユニットと、メモリ
   コントローラとが上部に集積化されたメインチップを含
   み、各チップが少なくとも２つの異なる作動モードのう
   ちの１つのモードに設定可能であり、第１モードがＤＵ
   Ｔ作動モードであり、第２モードがＭＯＮＩＴＯＲモー
   ドであり、該ＭＯＮＩＴＯＲモードとＤＵＴ作動モード
   とが相補的であり、各コンピュータ装置が更にデバッグ
   ポートを含み、該デバッグポートにより前記第１コンピ
   ュータと第２コンピュータとが相互に接続されており、
   第１コンピュータのメインチップがＤＵＴモードに設定
   され、第２コンピュータのメインチップがＭＯＮＩＴＯ
   Ｒモードに設定されており、第１コンピュータがこの第
   １コンピュータ装置のメモリコントローラから引き出さ
   れた第１メモリバスを含み、第２コンピュータ装置のメ
   モリコントローラが第２コンピュータのメモリコントロ
   ーラから引き出された第２メモリバスを通して少なくと
   も部分的に第１メモリに接続されているデバッグシステ
   ム。
8. 【請求項８】 前記第２メモリバスのアドレスバス部分
   に接続されたロジカルアナライザを更に含む、請求項７
   記載のデバッグシステム。
9. 【請求項９】 前記ロジカルアナライザがオペレータの
   コンピュータのウェブサーバーに接続可能なネットワー
   クインターフェースを有する、請求項８記載のデバッグ
   システム。
10. 【請求項１０】 前記第２コンピュータが他のチップに
    同一であり、ＭＯＮＩＴＯＲモードに設定される少なく
    とも１つの別のチップを含み、前記ロジカルアナライザ
    が前記別のチップのメモリコントローラから引き出され
    た別のメモリのアドレスバス部分に接続されており、Ｍ
    ＯＮＩＴＯＲモードが少なくとも２つの異なるテストモ
    ードを含み、前記少なくとも２つのＭＯＮＩＴＯＲモー
    ドのチップが異なるテストモードに設定されており、そ
    れぞれのアドレスバス部分に異なる情報を出力する、請
    求項８記載のデバッグシステム。
11. 【請求項１１】 チップおよびアドレスピン、データピ
    ンおよびチップとインターフェースするためのクロック
    ピン上で処理を実行するよう、相互に結合された内部部
    品を含む集積回路チップに組み込むためのデバッグ回路
    であって、 該デバッグ回路が、入力端、出力端および制御接続部を
    備えたデバッグスイッチを含み、前記入力端が前記内部
    部品の所定の部品に結合されており、前記出力端がアド
    レスピンに接続されており、前記制御接続部がチップと
    インターフェースするためのモード選択ピンに結合され
    ており、該デバッグスイッチがアドレスピンにてチップ
    上の処理をモニタできるよう、入力端のうちの１つを出
    力端に結合するよう、モード選択ピン上のモード信号に
    応答自在であるデバッグ回路。
12. 【請求項１２】 入力端、出力端および制御接続部を備
    えた同期化回路を更に備え、前記制御接続部が前記モー
    ド選択ピンに結合され、前記入力端が非同期信号ソース
    に結合され、前記出力端が内部部品のうちの少なくとも
    １つに結合されており、前記同期化回路が第１コンフィ
    ギュレーションを採用するように、モード選択ピンにお
    ける第１モード選択信号に応答自在であり、前記第１コ
    ンフィギュレーションにおいて、信号ソースからの前記
    非同期信号をラッチし、入力端における信号変化がない
    時間中、デバッグバスにイネーブル信号を出力し、処理
    のためのチップの内部部品に前記非同期信号をリリース
    するよう、該非同期信号をアンラッチするようになって
    いる、請求項１１記載のデバッグ回路。
13. 【請求項１３】 入力端、出力端および制御接続部を備
    えた同期化回路を更に備え、前記制御接続部が前記モー
    ド選択ピンに結合され、前記入力端が非同期信号ソース
    に結合され、前記出力端が内部部品のうちの少なくとも
    １つに結合されており、前記同期化回路が第２コンフィ
    ギュレーションを採用するように、モード選択ピンにお
    ける第２モード選択信号に応答自在であり、前記第２コ
    ンフィギュレーションにおいて、信号ソースからの前記
    非同期信号をラッチし、デバッグバスにおけるイネーブ
    ル信号に応答し、処理のためのチップの内部部品に前記
    非同期信号をリリースするよう、該非同期信号をアンラ
    ッチするようになっている、請求項１２記載のデバッグ
    回路。
14. 【請求項１４】 入力端、出力端および制御接続部を備
    えた同期化回路を更に備え、前記制御接続部が前記モー
    ド選択ピンに結合され、前記入力端が非同期信号ソース
    に結合され、前記出力端が内部部品のうちの少なくとも
    １つに結合されており、前記同期化回路が第１コンフィ
    ギュレーションを採用するように、モード選択ピンにお
    ける第１モード選択信号に応答自在であり、前記第１コ
    ンフィギュレーションにおいて、信号ソースからの前記
    非同期信号をラッチし、デバッグバスにおける非同期信
    号に対応するコード化された信号を出力し、処理のため
    のチップの内部部品に前記非同期信号をリリースするよ
    う、該非同期信号をアンラッチするようになっている、
    請求項１１記載のデバッグ回路。
15. 【請求項１５】 入力端、出力端および制御接続部を備
    えた同期化回路を更に備え、前記制御接続部が前記モー
    ド選択ピンに結合され、前記入力端が非同期信号ソース
    に結合され、前記出力端が内部部品のうちの少なくとも
    １つに結合されており、前記同期化回路が第２コンフィ
    ギュレーションを採用するように、第２モード選択信号
    に応答自在であり、前記第２コンフィギュレーションに
    おいて、デバッグバスのコード化された信号を受信し、
    このコード化された信号をデコードし、デコードされた
    信号をラッチし、所定の遅延時間後、処理するためのチ
    ップの内部部品にデコードされた信号をリリースするよ
    う、デコードされた信号をアンラッチするようになって
    いる、請求項１４記載のデバッグ回路。
16. 【請求項１６】 集積回路チップ上の内部部品がデータ
    と、デジタル信号と、グラフィック信号、ビデオ信号、
    オーディオ信号、パターン認識信号およびプログラマブ
    ルロジックから成る処理の群のうちの少なくとも１つを
    実行する、請求項１１記載のデバッグチップ。
17. 【請求項１７】 プロセッサと、キャッシュメモリと、
    メモリコントローラユニットと、チップおよびアドレス
    ピン、データピンおよび前記チップとインターフェース
    するためのクロックピン上で処理を実行するよう前記プ
    ロセッサ、前記キャッシュメモリおよび前記メモリコン
    トローラユニットを互いに結合するローカルバスとを含
    む集積回路チップに組み込むためのデバッグ回路であっ
    て、 入力端、出力端および制御接続部を備えたデバッグスイ
    ッチを含み、前記入力端が前記メモリコントローラユニ
    ット、前記ローカルバスのデータ部分および前記ローカ
    ルバスのアドレス部分に結合されており、出力端がアド
    レスピンに接続されており、前記制御接続部が前記チッ
    プとインターフェースするためのモード選択ピンに結合
    されており、該デバッグスイッチがモード選択ピン上の
    モード信号に応答し、入力端のうちの１つを出力端に結
    合し、アドレスピンにおいてチップ上の処理をモニタす
    るようになっているデバッグ回路。
18. 【請求項１８】 プログラムコードの実行中にチップの
    内部ステートをモニタするためのテスト装置であって、 アドレスピンおよびデータピンを備え、プログラムコー
    ドを記憶するのに適したアドレス指定可能なメモリと、 同一の第１チップおよび第２チップを含み、各チップが
    その上で処理を実行するよう、互いに結合された内部部
    品と、アドレスピンおよびデータピンを含む、各チップ
    とインターフェースするためのピンと、前記アドレスピ
    ンに２つの入力端のいずれかを結合するためのデバッグ
    スイッチを含み、第１チップのアドレスピンが内部部品
    のうちのアドレス発生部品に前記デバッグスイッチを介
    して結合されており、前記第２チップのアドレスピンが
    内部部品の別の部品に関連する処理をモニタするよう、
    内部部品の別の部品に前記デバッグスイッチを介して結
    合されており、 アドレス部分およびデータ部分を含み、前記アドレス部
    分が前記第１チップおよび前記アドレス指定可能なメモ
    リの前記アドレスピンに結合されており、データ部分が
    前記第１チップ、前記第２チップおよび前記アドレス指
    定可能なメモリのデータピンに結合されているシステム
    バスを更に含むテスト装置。
19. 【請求項１９】 前記第１チップ上のプログラムコード
    の実行と、前記第２チップ上のプログラムコードの実行
    とを同期化させるための手段を更に含む、請求項１８記
    載のテスト装置。
20. 【請求項２０】 前記第２チップの前記アドレスピンを
    モニタし、前記内部部品の別の部分に関連した処理をモ
    ニタするための手段を更に含む、請求項１８記載のテス
    ト装置。
21. 【請求項２１】 前記第１チップおよび前記第２チップ
    の対応する前記デバッグスイッチが、前記第１チップお
    よび前記第２チップの対応するチップの前記アドレスピ
    ンを前記内部部品の前記アドレス発生部品に結合するよ
    う、モード選択ピン上の第１モード信号に応答自在であ
    り、前記第２チップの前記アドレスピンを内部部品の別
    の部品に結合し、前記アドレスピンにおいてチップ上の
    処理をモニタするよう、前記モード選択ピン上の第２モ
    ード信号に応答自在である、請求項１８記載のテスト装
    置。