JP2000004011A - Method of forming capacitor structure - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method of forming of such crown cells as those which have no need for lengthy oxide etching. SOLUTION: DRAM crown cells are foamed by forming sidewall filaments 240 on such forming walls, after partly patterning etching of a polysilicon layer 230. The sidewall filaments act as a hard mask with respect to etching the polysilicon layer 230 for forming a capacitor structure.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は集積回路構造及び
製造方法に関する。The present invention relates to an integrated circuit structure and a manufacturing method.

【０００２】[0002]

【従来の技術及び課題】ダイナミック・ランダムアクセ
ス・メモリ（ＤＲＡＭ） ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）
は、周期的に読出してリフレッシュしなければならない
形式のメモリであり、典型的にはトランジスタ１つ、キ
ャパシタ１つのセル構造を使っている。セルを周期的に
リフレッシュしなければならないという欠点があるが、
この形式のメモリはそのコスト、融通性及び密度の為
に、非常に普及した形の半導体メモリになっている。図
７に初期のＤＲＡＭの構成のブロック図が示されてい
る。クラウン・セル クラウン・セルは、その形に因んで名付けられている
が、ＤＲＡＭセルに使われている１形式のキャパシタで
ある。一般的にクラウン・セルは円筒形であって、キャ
パシタ誘電体が円筒の内側及び外側の両方の面を覆って
いる。これは例えば、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、３８
巻２号（１９９１年２月号）所載のカガ他の論文「１．
５Ｖ動作の６４−Ｍｂ ＤＲＡＭ用クラウン形積重ねキ
ャパシタ・セル」に論じられており、これをここで引用
する。図６Ａは、１個のクラウン・キャパシタを用いる
完成されたＤＲＡＭセルの一例を示しており、これに対
して図６Ｂは２重クラウン・キャパシタの一例を示して
いる。クラウン・セルを形成する従来の方法では、厚い
ダミー酸化物を使う為に、それを除去するのに長い湿式
エッチ又は気相ＨＦを必要とする。この為、エッチ・ス
トッパと、エッチされる材料との間の界面を通してのエ
ッチャントの浸透を含めて、幾つかの問題がある。別の
問題を図４Ａ−Ｃ及び５Ａ−Ｃを参照して説明する。図
４Ａでは、犠牲酸化物層４１０の上に導電材料層４２０
を重ねて電極を形成していることが判る。図５Ａは、プ
ロセスの同じ工程のウェーハの縁を示しており、犠牲層
及び導電層の両方がウェーハの縁の上を伸びている。図
４Ｂでは、導電材料４２０をエッチバックして電極を形
成し、図５Ｂでは同じエッチの間のウェーハの縁の不均
一なパフォーマンスを示している。この場合、エッチの
後、導電層のアーティファクト４２５が残る。図４Ｃで
は、犠牲層を取除き、更に処理する為に電極が露出した
状態になっているが、図５Ｃでは、犠牲層を取除いたこ
とにより、エッチ工程からのアーティファクト、又は導
電層のアンダーカットされた区域からちぎれた破片のよ
うな粒子がプロセスの流れの中に放出される。ダミー材
料を取除くときに粒子が発生するのを少なくする為に、
多くのプロセスは、乾相ＨＦエッチ（例えば、ＦＳＩエ
クスカリバー）、スピン・エッチャ（例えばＤＮＳ ８
３０）又はストッパ材料の厚さの修正を用いる。2. Description of the Related Art Dynamic random access
Memory (DRAM) Dynamic Random Access Memory (DRAM)
Is a type of memory that must be periodically read and refreshed, and typically uses a cell structure of one transistor and one capacitor. The disadvantage is that the cells must be refreshed periodically,
This type of memory has become a very popular form of semiconductor memory because of its cost, flexibility and density. FIG. 7 shows a block diagram of the configuration of the initial DRAM. Crown Cell A crown cell, named for its shape, is a type of capacitor used in DRAM cells. Typically, the crown cell is cylindrical, with the capacitor dielectric covering both the inside and outside surfaces of the cylinder. This is, for example, IEEE TRANSACTION
NS ON ELECTRON DEVICES, 38
Vol. 2 (February 1991), Kaga et al.
Crowned Stacked Capacitor Cell for 64-Mb DRAMs Operating at 5V ", which is incorporated herein by reference. FIG. 6A shows an example of a completed DRAM cell using one crown capacitor, while FIG. 6B shows an example of a double crown capacitor. Conventional methods of forming crown cells require the use of a thick dummy oxide and a long wet etch or vapor phase HF to remove it. Thus, there are several problems, including the penetration of the etchant through the interface between the etch stopper and the material being etched. Another problem is described with reference to FIGS. 4A-C and 5A-C. 4A, a layer of conductive material 420 overlying sacrificial oxide layer 410
It can be seen that the electrodes are formed by superimposing. FIG. 5A shows the edge of the wafer at the same step of the process, where both the sacrificial layer and the conductive layer extend over the edge of the wafer. In FIG. 4B, the conductive material 420 is etched back to form the electrodes, and FIG. 5B shows uneven performance of the edge of the wafer during the same etch. In this case, after the etch, conductive layer artifacts 425 remain. In FIG. 4C, the sacrificial layer is removed and the electrodes are exposed for further processing. However, in FIG. 5C, the removal of the sacrificial layer results in artifacts from the etching step or under-layering of the conductive layer. Particles, such as broken debris, from the cut area are released into the process stream. To reduce particle generation when removing dummy material,
Many processes include dry phase HF etch (eg, FSI Excalibur), spin etcher (eg, DNS 8
30) Or use a modification of the thickness of the stopper material.

【０００３】キャパシタを形成する為に使われるハード
・マスク この出願は、長い酸化物エッチを必要としないような、
クラウン・セルを形成する方法を開示する。最初に、ポ
リシリコンの厚い層をデポジットし、部分的なパターン
ぎめエッチを使って、この層から突出するポリシリコン
の「フィンガ」を作る。薄層の誘導体をデポジットして
エッチし、「フィンガ」を取囲む側壁フィラメントを形
成する。こういう側壁フィラメントが、厚いポリシリコ
ンをエッチするのに必要なハード・マスクになるが、そ
れを取除くには、従来の方法程の長い時間を必要としな
い。これからの説明で判るように、この方法は、２重ク
ラウン及び３重クラウン・セルを形成するように容易に
改造することが出来る。ここに開示する方法及び構造の
利点は、湿式エッチの長さが最小限になることと、粒子
の発生が少なくなることである。ここに開示する発明を
添付図面を参照して説明する。図面はこの発明の重要な
見本の実施例を示しており、それを参照することによっ
て明細書に取入れる。[0003] Hardware used to form capacitors
Mask This application does not require a long oxide etch,
A method for forming a crown cell is disclosed. First, a thick layer of polysilicon is deposited and a partial patterning etch is used to create polysilicon "fingers" that protrude from this layer. The thin layer of dielectric is deposited and etched to form sidewall filaments surrounding the "fingers". These sidewall filaments provide the hard mask needed to etch thick polysilicon, but require less time to remove than conventional methods. As will be seen, the method can be easily modified to form double crown and triple crown cells. An advantage of the disclosed method and structure is that the length of the wet etch is minimized and the generation of particles is reduced. The invention disclosed herein will be described with reference to the accompanying drawings. The drawings illustrate important sample embodiments of the present invention, and are incorporated herein by reference.

【０００４】[0004]

【実施例】この出願の数多くの発明による考えを現在好
ましいと考えられる実施例を参照して具体的に説明す
る。しかし、こういう種類の実施例は、この発明の考え
の多数の有利な使い方のほんの数例に過ぎないことを承
知されたい。全般的に言うと、この明細書で述べること
は、必ずしも、種々の請求項の発明のどれをも制限する
ものではない。更に、ある説明はこの発明のある特長に
は該当するが、他の特長には該当しないことがある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The ideas of the numerous inventions of this application will be specifically described with reference to the presently preferred embodiments. However, it should be appreciated that these types of embodiments are just a few of the many advantageous uses of the idea of the present invention. In general, statements made in the specification do not necessarily limit any of the various claimed inventions. Moreover, some statements may apply to one feature of the invention but not to others.

【０００５】主な実施例：単一クラウン 最初の実施例を製造の流れを示す図１、並びにプロセス
の種々の段階を示す図２Ａ−Ｊを参照して説明する。層
の厚さのような多数のパラメータが、特定の用途に応じ
て変り得るので、全体的な範囲を以下の説明で挙げ、現
在好ましいと考えられる実施例を括弧内に示す。図２Ａ
に示すように、プロセスはレベル間誘電体２１０のデポ
ジッション（工程１１０）から始まる。好ましい実施例
では、この誘電体は２酸化シリコンであり、１００−５
００（５００）ｎｍの深さに一般的にデポジットされ
る。その後、エッチ・ストッパ層２２０のデポジッショ
ン（工程１２０）が続く。この実施例では、これは１０
−４０（２０）ｎｍの窒化シリコンである（図２Ｂ）。
次に、フォトレジスト層（図に示していない）をデポジ
ットしてパターンぎめし、その後窒化物層２２０及び酸
化物層２１０のエッチ（工程１３０）が続き、図２Ｃに
示す接点孔２２５を作る。こうして作られた接点孔をデ
ポジットしたポリシリコンで埋める。これによって酸化
物の表面の上に厚さ約６００−１２００（９００）ｎｍ
のポリシリコン層２３０（図２Ｂ）も形成される（工程
１４０）。工程１３０で作られた接点に対するパターン
の逆のパターンを使って、パターンぎめしたフォトレジ
スト（図に示していない）をポリシリコン層の上に形成
し、ポリシリコンの部分的なエッチを実施し（工程１５
０）、図２Ｅに示す「フィンガ」２３５を形成する。約
３０−８０（５０）ｎｍの２酸化シリコンの薄層２４０
をデポジットし（図２Ｆ）、エッチして（図２Ｇ）、前
に形成された「フィンガ」上に側壁フィラメントを形成
する（工程１６０）。酸化物フィラメントがハード・マ
スクとして作用することにより、次に厚いポリシリコン
層２３０がエッチされ（工程１７０）、個々のクラウン
・セルの間のシリコンを取除く。図２Ｈに見られるよう
に、前には「フィンガ」であった区域に於けるポリシリ
コンの余分の高さが、エッチの間持越され、この為、ポ
リシリコン層が、セルの上向きに伸びる部分を下側にあ
る接点と接続する。こうしてセルの基本的な形が完成す
る。この後、ハード・マスクを取除くと共に、セルの上
に、例えば１２ｎｍのＴａ₂Ｏ₅の絶縁体の薄層２５０を
デポジットする（工程１８０）（図２Ｉ）。最後に、プ
レート電極２６０、例えば、３６ｎｍのＴｉＮをデポジ
ットする（工程１９０）（図２Ｊ）。その後、ＤＲＡＭ
の通常の処理を再開する。別の実施例：２重クラウン 別の実施例は２重クラウンを形成するが、これを図３Ａ
−Ｄについて説明する。この実施例は、工程１６０及び
図２Ｇまで、酸化物のハード・マスクのデポジッション
とエッチングまでは単一のクラウンと流れが同じであ
る。この実施例では、一旦ハード・マスク・フィラメン
トが形成されると、ポリシリコンを部分的にだけエッチ
し（工程１６２）、図３Ａに示す形状を作る。その後、
厚さ約５０ｎｍのポリシリコンの薄層２６５をデポジッ
トする（工程１６４）。その後、例えば、５０ｎｍの酸
化物のようなハード・マスク２７０の第２の層をデポジ
ットすると共にエッチして、図３Ｂに示す構造を形成す
る。その後の処理は、エッチ工程２７０が、単一のクラ
ウンの代りに、２重クラウン（図３Ｃ）を作る他は、単
一クラウン・セルの処理と同じである。その後、ハード
・マスクを取除き、絶縁体２５０をデポジットし、プレ
ート電極２６０を形成する（図３Ｄ）。 Main Embodiment: Single Crown The first embodiment will be described with reference to FIG. 1 which shows a manufacturing flow and FIGS. 2A-J which show various stages of the process. Since a number of parameters, such as layer thickness, can vary depending on the particular application, the overall range is given in the following description, and the currently preferred embodiments are given in parentheses. FIG. 2A
As shown, the process begins with the deposition of the interlevel dielectric 210 (step 110). In a preferred embodiment, the dielectric is silicon dioxide and 100-5
It is typically deposited to a depth of 00 (500) nm. Thereafter, deposition of the etch stopper layer 220 (step 120) follows. In this example, this is 10
-40 (20) nm silicon nitride (FIG. 2B).
Next, a photoresist layer (not shown) is deposited and patterned, followed by etching of nitride layer 220 and oxide layer 210 (step 130) to create contact holes 225 shown in FIG. 2C. The contact hole thus formed is filled with the deposited polysilicon. This results in a thickness of about 600-1200 (900) nm on the oxide surface.
A polysilicon layer 230 (FIG. 2B) is also formed (step 140). A patterned photoresist (not shown) is formed over the polysilicon layer using a pattern reverse to that of the contact made in step 130, and a partial etch of the polysilicon is performed ( Step 15
0), forming the “fingers” 235 shown in FIG. 2E. A thin layer 240 of silicon dioxide of about 30-80 (50) nm
Is deposited (FIG. 2F) and etched (FIG. 2G) to form sidewall filaments on the previously formed "fingers" (step 160). With the oxide filament acting as a hard mask, the next thicker polysilicon layer 230 is etched (step 170) to remove silicon between the individual crown cells. As can be seen in FIG. 2H, the extra height of the polysilicon in the area that was previously a "finger" is carried over during the etch, so that the polysilicon layer has an upwardly extending portion of the cell. Is connected to the lower contact. Thus, the basic shape of the cell is completed. Thereafter, the hard mask is removed and a thin layer 250 of, for example, 12 nm of Ta ₂ O ₅ insulator is deposited over the cell (step 180) (FIG. 2I). Finally, a plate electrode 260, for example, 36 nm of TiN is deposited (step 190) (FIG. 2J). After that, DRAM
Resumes normal processing of. Another Embodiment: Double Crown Another embodiment forms a double crown, which is shown in FIG. 3A.
-D will be described. This embodiment has the same single crown and flow up to step 160 and FIG. 2G up to oxide hard mask deposition and etching. In this embodiment, once the hard mask filament is formed, the polysilicon is only partially etched (step 162), producing the shape shown in FIG. 3A. afterwards,
A thin layer 265 of polysilicon having a thickness of about 50 nm is deposited (step 164). Thereafter, a second layer of a hard mask 270 such as, for example, 50 nm oxide is deposited and etched to form the structure shown in FIG. 3B. Subsequent processing is the same as processing a single crown cell, except that the etch step 270 creates a double crown (FIG. 3C) instead of a single crown. Thereafter, the hard mask is removed, the insulator 250 is deposited, and the plate electrode 260 is formed (FIG. 3D).

【０００６】別の実施例：ハード・マスクとしてのＳｉ
Ｎ 別の実施例では、ハード・マスクとして作用する側壁フ
ィラメントがプラズマでデポジットされた窒化シリコン
で形成される。他のプロセス・パラメータは同じであ
る。別の実施例：ハード・マスクとしてのＳｉＣ 別の実施例では、ハード・マスクとして作用する側壁フ
ィラメントがプラズマでデポジットされた炭化シリコン
で形成される。他のプロセス・パラメータは同じであ
る。別の実施例：プレート電極に対するポリシリコン 別の実施例では、プレート電極がデポジットしたポリシ
リコンで形成される。この実施例ではＳｉＯ₂をキャパ
シタ誘電体として使う。ポリシリコンを酸化物／窒化物
／酸化物の積重ね誘電体と関連して使うことも出来る。
他のパラメータは同じである。別の実施例：記憶節に対するＳｉＧｅ又はＳｉＧｅＣ 別の実施例では、記憶節がポリシリコン・ゲルマニウ
ム、又はその代りに炭化ポリシリコン・ゲルマニウムで
形成される。他のパラメータは同じである。別の実施例：記憶節に対するＰｔ又はＲｕ 別の実施例では、記憶節が白金又はその代りにルテニウ
ムで形成される。この両方の材料に対し、チタン酸バリ
ウム・ストロンチウムがキャパシタ誘電体として使われ
る。他のパラメータは同じである。 Another embodiment: Si as hard mask
In another embodiment, the sidewall filaments acting as a hard mask are formed of plasma deposited silicon nitride. Other process parameters are the same. Alternative Embodiment: SiC as Hard Mask In another embodiment, the sidewall filaments acting as a hard mask are formed of plasma-deposited silicon carbide. Other process parameters are the same. Alternative Embodiment: Polysilicon for Plate Electrode In another embodiment, the plate electrode is formed of deposited polysilicon. In this embodiment, SiO ₂ is used as the capacitor dielectric. Polysilicon can also be used in conjunction with an oxide / nitride / oxide stacked dielectric.
Other parameters are the same. Alternative embodiment: SiGe or SiGeC for storage node In another embodiment, the storage node is formed of polysilicon germanium or, alternatively, polysilicon germanium carbide. Other parameters are the same. Alternative embodiment: Pt or Ru for storage node In another embodiment, the storage node is formed of platinum or, alternatively, ruthenium. For both materials, barium strontium titanate is used as the capacitor dielectric. Other parameters are the same.

【０００７】別の実施例：トレンチの上に形成される側
壁フィラメント 更に別の実施例では、パターンぎめエッチ（工程１５
０）が、記憶節接点に重なると共に、主な実施例で作ら
れたシリコンの「フィンガ」よりも幾分か幅の拡いトレ
ンチを作る。側壁フィラメントがトレンチの側面の上に
形成される。２重クラウンを希望する場合、トレンチを
更に幅広く形成して、ポリシリコンの別の層及び追加の
側壁フィラメントを形成することが出来る。ここに開示
した種類のこの発明の実施例では、側壁フィラメント構
造を導体層に移し替えてキャパシタ構造を形成する作用
を含むキャパシタ構造を形成する方法が提供される。こ
こに開示した別の種類のこの発明の実施例では、パター
ン構造の３倍よりも更に厚い導体層の上にリソグラフ以
外の方法でパターン構造を形成し、前記パターン構造に
対して選択的に前記導体層を異方性エッチして、キャパ
シタ構造を形成する作用を含むキャパシタ構造を形成す
る方法が提供される。ここに開示した別の種類のこの発
明の実施例では、（イ）エッチ・ストッパ層に重なる導
体層を形成し、（ロ）導体層の一部分に重なる側壁フィ
ラメントを形成し、（ハ）導体層の内、側壁フィラメン
トによって覆われていない部分を取除く工程を含むキャ
パシタ構造を製造する方法が提供される。ここに開示し
た別の種類のこの発明の実施例では、（イ）厚さが５０
０ｎｍより厚い導電層を形成し、（ロ）前記導電層に対
してパターンぎめエッチを実施して、導電層の上向きに
伸びる部分を形成し、（ハ）前記導電材料よりもずっと
遅い速度でエッチされる導電材料を用いて、前記導電材
料の上向きに伸びる部分の上に側壁フィラメントを形成
し、（ニ）前記側壁フィラメントに対して選択的に前記
導電構造をエッチして、前記側壁フィラメントによって
覆われていない部分を取除く工程を含むキャパシタ構造
を製造する方法が提供される。 Another embodiment: the side formed above the trench
In yet another embodiment of the wall filament , a patterned etch (step 15)
0) overlie the storage node contacts and create trenches that are somewhat wider than the silicon "fingers" made in the main embodiment. Sidewall filaments are formed on the sides of the trench. If a double crown is desired, the trench can be made wider to form another layer of polysilicon and additional sidewall filaments. Embodiments of the present invention of the type disclosed herein provide a method for forming a capacitor structure that includes transferring a sidewall filament structure to a conductive layer to form a capacitor structure. In another type of embodiment of the present invention disclosed herein, a pattern structure is formed on a conductor layer that is more than three times the pattern structure by a method other than lithography, and the pattern structure is selectively formed with respect to the pattern structure. A method is provided for forming a capacitor structure that includes anisotropically etching a conductor layer to form the capacitor structure. In another embodiment of the invention disclosed herein, (a) forming a conductor layer overlapping the etch stopper layer, (b) forming a side wall filament overlapping a portion of the conductor layer, and (c) forming a conductor layer Wherein a method of manufacturing a capacitor structure including a step of removing a portion not covered by a sidewall filament is provided. In another embodiment of the invention disclosed herein, (a) a thickness of 50
Forming a conductive layer thicker than 0 nm, (b) performing a patterning etch on the conductive layer to form upwardly extending portions of the conductive layer, and (c) etching at a much slower rate than the conductive material. Forming a sidewall filament on the upwardly extending portion of the conductive material using the conductive material to be formed; and (d) selectively etching the conductive structure with respect to the sidewall filament and covering the conductive structure with the sidewall filament. A method is provided for fabricating a capacitor structure that includes the step of removing untouched portions.

【０００８】変更及び変形 当業者であれば理解されるように、この出願に記載した
この発明の考えは、非常に広い範囲の用途に互って修正
し、変更することが出来、従って発明の範囲は、ここに
示したどの特定の例の考えにも制限されず、付与された
特許請求の範囲のみによって限定される。 Modifications and Variations As will be appreciated by those skilled in the art, the concepts of the invention described in this application can be modified and varied for a very wide range of applications, and thus the invention The scope is not limited to the belief in any particular example set forth herein, but only by the appended claims.

【０００９】以上の説明に関し、さらに以下の項目を開
示する。 （１） 側壁フィラメント構造を導体層に移し替えてキ
ャパシタ構造を形成する作用を含むキャパシタ構造を形
成する方法。 （２） 第１項に記載の方法に於て、前記キャパシタ構
造が底部接点を持つ方法。 （３） 当該パターン構造の３倍より大きな厚さを持つ
導体層の上にリソグラフ以外の方法によってパターン構
造を形成し、前記パターン構造に対して選択的に、前記
導体層を異方性エッチしてキャパシタ構造を形成する作
用を含むキャパシタ構造を形成する方法。 （４） 第３項に記載の方法に於て、前記キャパシタ構
造が底部接点を持つ方法。 （５） エッチ・ストッパ層に重なる導電層を形成し、
前記導電層の一部分に重なる側壁フィラメントを形成
し、前記導電層の内、前記側壁フィラメントによって覆
われていない部分を取除く工程を含むキャパシタ構造を
製造する方法。 （６） 第５項に記載の方法に於て、前記導電層がポリ
シリコンである方法。 （７） 第５項に記載の方法に於て、前記側壁フィラメ
ントが酸化物である方法。 （８） 厚さが５００ｎｍより厚い導電層を形成し、前
記導電層の上にパターンぎめエッチを実施して、前記導
電層の上向きに伸びる部分を形成し、前記導電構造より
もずっと遅い速度でエッチされる材料を用いて、前記導
電材料の上向きに伸びる部分の上に側壁フィラメントを
形成し、前記側壁フィラメントに対して選択的に前記導
電構造をエッチングして、前記側壁フィラメントによっ
て覆われていない部分を取除く工程を含むキャパシタ構
造を製造する方法。 （９） 第８項に記載の方法に於て、前記導電層がポリ
シリコンである方法。 （１０） 第８項に記載の方法に於て、前記側壁フィラ
メントが酸化物である方法。 （１１） ＤＲＡＭクラウン・セルが、ポリシリコン層
（２３０）の部分的なパターンぎめエッチの後、こうし
て形成された壁の上に側壁フィラメント（２４０）を形
成することによって形成される。側壁フィラメント（２
４０）が、キャパシタ構造を形成する為のポリシリコン
（２３０）の一層のエッチに対するハード・マスクとし
て作用する。With respect to the above description, the following items are further disclosed. (1) A method of forming a capacitor structure including an operation of forming a capacitor structure by transferring a side wall filament structure to a conductor layer. 2. The method of claim 1, wherein said capacitor structure has a bottom contact. (3) A pattern structure is formed on a conductor layer having a thickness greater than three times the pattern structure by a method other than lithography, and the conductor layer is selectively anisotropically etched with respect to the pattern structure. Forming a capacitor structure including an operation of forming a capacitor structure. The method of claim 3, wherein the capacitor structure has a bottom contact. (5) forming a conductive layer overlapping the etch stopper layer,
A method of manufacturing a capacitor structure, comprising: forming a side wall filament overlapping a part of the conductive layer, and removing a part of the conductive layer that is not covered by the side wall filament. (6) The method according to item 5, wherein the conductive layer is polysilicon. (7) The method according to item 5, wherein the sidewall filament is an oxide. (8) forming a conductive layer having a thickness greater than 500 nm, performing a patterning etch on the conductive layer to form an upwardly extending portion of the conductive layer, and at a much slower rate than the conductive structure; Using the material to be etched, forming sidewall filaments on the upwardly extending portions of the conductive material, etching the conductive structure selectively with respect to the sidewall filaments and not covered by the sidewall filaments A method of manufacturing a capacitor structure including a step of removing a portion. (9) The method according to item 8, wherein the conductive layer is polysilicon. (10) The method according to item 8, wherein the sidewall filament is an oxide. (11) A DRAM crown cell is formed by forming a sidewall filament (240) on the wall thus formed after a partial patterning etch of the polysilicon layer (230). Side wall filament (2
40) act as a hard mask for a further etch of the polysilicon (230) to form the capacitor structure.

【図面の簡単な説明】[Brief description of the drawings]

【図１】クラウン・セルを製造するここで説明した方法
の主な工程を示すフローチャートであり、単一クラウン
及び２重クラウン・セルの両方の形成を示す。FIG. 1 is a flow chart illustrating the main steps of the method described herein for fabricating a crown cell, illustrating the formation of both single crown and double crown cells.

【図２】それを形成する種々の段階に於ける途中まで製
造された単一クラウン・セルを示す。FIG. 2 shows a single crown cell manufactured part way through the various stages of its formation.

【図３】２重クラウン・セルを形成する為の図２Ａ−Ｊ
の変形を示す。FIG. 3A-J for forming a double crown cell.
This shows the deformation of.

【図４】従来の方法によるクラウン・セルの形成の一部
分を示す。FIG. 4 illustrates a portion of the formation of a crown cell according to a conventional method.

【図５】同じ工程の間のウェーハの縁を示す。FIG. 5 shows the edge of the wafer during the same process.

【図６】Ａはクラウン・キャパシタを用いる完成された
ＤＲＡＭセルの斜視図。Ｂは２重クラウン・セルに対す
るキャパシタだけを示す。FIG. 6A is a perspective view of a completed DRAM cell using a crown capacitor. B shows only the capacitor for the double crown cell.

【図７】典型的なＤＲＡＭ構造のブロック図。FIG. 7 is a block diagram of a typical DRAM structure.

【符号の説明】[Explanation of symbols]

２１０ 酸化物層 ２２０ 窒化物層 ２３０ ポリシリコン ２４０ 側壁フィラメント 210 oxide layer 220 nitride layer 230 polysilicon 240 sidewall filament

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 側壁フィラメント構造を導体層に移し替
えてキャパシタ構造を形成する作用を含むキャパシタ構
造を形成する方法。1. A method of forming a capacitor structure including transferring a sidewall filament structure to a conductor layer to form a capacitor structure. 【請求項２】 厚さが５００ｎｍより厚い導電層を形成
し、前記導電層の上にパターンぎめエッチを実施して、
前記導電層の上向きに伸びる部分を形成し、前記導電構
造よりもずっと遅い速度でエッチされる材料を用いて、
前記導電材料の上向きに伸びる部分の上に側壁フィラメ
ントを形成し、前記側壁フィラメントに対して選択的に
前記導電構造をエッチングして、前記側壁フィラメント
によって覆われていない部分を取除く工程を含むキャパ
シタ構造を製造する方法。Forming a conductive layer having a thickness greater than 500 nm and performing a patterning etch on said conductive layer;
Using a material that forms an upwardly extending portion of the conductive layer and is etched at a much slower rate than the conductive structure,
Forming a sidewall filament over the upwardly extending portion of the conductive material and selectively etching the conductive structure relative to the sidewall filament to remove portions not covered by the sidewall filament The method of manufacturing the structure.