JP2000004007A - Semiconductor memory and manufacture thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a stacked type capacitor element and manufacture thereof, whereby the manufacturing margin for forming bit contacts and capacitive contacts is reduced, as compared with that in prior art and a reliable and stable capacitor element can be formed, without decreasing the capacitance attained in the prior art. SOLUTION: A storage node 23 of a memory capacitor uses a layer insulation film of a low hierarchy as a base over a wide area, so that high capacitance value can be secured with small height, resulting steps can be reduced, the film thickness for opening capacitive contacts 32 is reduced and the opening of capacitive contacts 32 is stable in view of manufacturing. Bit contacts 30 and capacitive contacts 32 are opened in the same photoresist process, and the manufacturing margin and the chip size can be reduced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＤＲＡＭに搭載さ
れるスタック型容量素子、特に、ビット線の位置よりも
上に形成されるスタック型容量素子の構造及び製造方法
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a stacked capacitor mounted on a DRAM, and more particularly to a structure and a manufacturing method of a stacked capacitor formed above a position of a bit line.

【０００２】[0002]

【従来の技術】ＤＲＡＭは、その大容量化に伴って年々
微細化が進んできているが、製造技術の面からは微細化
されるデバイスを製造するのが非常に困難になってきて
いる。その中でも特に、容量素子形成に係わるパターン
形成工程は、特に厳しい工程の一つであり、限られたエ
リア内で所定の容量値を確保しつつ、しかも、一定の製
造マージンをも確保して所定の歩留まりを維持しなけれ
ばならない。2. Description of the Related Art Although DRAMs have been miniaturized year by year as their capacities have increased, it has become extremely difficult to manufacture miniaturized devices from the viewpoint of manufacturing technology. Among them, the pattern formation process related to the formation of the capacitance element is one of the particularly severe processes, and is performed while securing a predetermined capacitance value within a limited area and securing a certain manufacturing margin. Yield must be maintained.

【０００３】この命題に基づいて考案された容量素子と
して、ビットコンタクト及びビット線の形成後にビット
線の位置よりも上に形成されるスタック型容量素子があ
る。図５〜７にこのタイプのスタック型容量素子の製造
方法を示す。As a capacitance element devised based on this proposition, there is a stack type capacitance element formed above a position of a bit line after a bit contact and a bit line are formed. 5 to 7 show a method of manufacturing this type of stacked capacitive element.

【０００４】その製造方法はまず、Ｐ型半導体基板１上
に熱酸化により厚い酸化膜よりなる素子分離層２を形成
し、さらに熱酸化などによりゲート絶縁膜３を形成す
る。次に、ポリシリコン膜を形成し、所要のパターンに
パターニングすることで、ＭＯＳ型トランジスタのゲー
ト電極になる第１ワード線４、第２ワード線５を形成す
る。次いで第１ワード線４、第２ワード線５と素子分離
層２とをマスクとして砒素等のＮ型不純物を注入して、
第１Ｓ／Ｄ層６、第２Ｓ／Ｄ層７を形成したのちに保護
絶縁膜８、第１層間絶縁膜９を形成し、その後第１層間
絶縁膜９、保護絶縁膜８、ゲート絶縁膜３を同時に選択
除去することにより、第１Ｓ／Ｄ層６をビットコンタク
ト１０にて露出させる。次いで、ＣＶＤ法等によりタン
グステンシリサイド膜をビットコンタクト１０に埋込む
と共に第１層間絶縁膜９上に配線としてパターニング
し、ビット線１２を形成する（図５）。In the manufacturing method, first, an element isolation layer 2 made of a thick oxide film is formed on a P-type semiconductor substrate 1 by thermal oxidation, and a gate insulating film 3 is formed by thermal oxidation or the like. Next, a first word line 4 and a second word line 5 which are to be gate electrodes of the MOS transistor are formed by forming a polysilicon film and patterning it into a required pattern. Next, an N-type impurity such as arsenic is implanted using the first word line 4, the second word line 5, and the element isolation layer 2 as a mask.
After forming the first S / D layer 6 and the second S / D layer 7, a protective insulating film 8 and a first interlayer insulating film 9 are formed, and then the first interlayer insulating film 9, the protective insulating film 8, and the gate insulating film 3 are formed. At the same time, the first S / D layer 6 is exposed at the bit contact 10. Next, a bit line 12 is formed by embedding a tungsten silicide film in the bit contact 10 by CVD or the like and patterning it as a wiring on the first interlayer insulating film 9 (FIG. 5).

【０００５】次いで、第２層間絶縁膜１３を厚く成長さ
せて平坦化した後、第２層間絶縁膜１３、第１層間絶縁
膜９、保護絶縁膜８、ゲート絶縁膜３を同時に選択除去
して所望のパターンにパターニングすることにより、第
２Ｓ／Ｄ層７を容量コンタクト１４を通して露出させ
る。その後、この容量コンタクト１４にリン等がドープ
されたドープトポリシリコン膜を埋込むと共に第２層間
絶縁膜１３上にある部分を所定の形状にパターニングす
ることにより、第２Ｓ／Ｄ層７上にストレージノード１
６を形成する（図６）。Next, after the second interlayer insulating film 13 is grown thick and flattened, the second interlayer insulating film 13, the first interlayer insulating film 9, the protective insulating film 8, and the gate insulating film 3 are simultaneously selectively removed. The second S / D layer 7 is exposed through the capacitor contact 14 by patterning into a desired pattern. Thereafter, the capacitor contact 14 is filled with a doped polysilicon film doped with phosphorus or the like, and the portion on the second interlayer insulating film 13 is patterned into a predetermined shape, so that the second S / D layer 7 is formed. Storage node 1
6 is formed (FIG. 6).

【０００６】その後、ストレージノード１６の上に誘電
体膜１７を、続いてストレージノード１６及び誘電体膜
１７を覆って容量の上部電極としてのセルプレート１８
をリン等がドープされたポリシリコン膜等で形成する。
更に、セルプレート１８を含む第２層間絶縁膜１３を覆
って上層配線（図示せず）のために第３層間絶縁膜１９
を厚く形成するが、この時、容量素子の容量値を大きく
するためにストレージノード１６の高さを高く、例え
ば、６００〜１０００ｎｍの高さとすると、その高さに
よる段差２０が第３層間絶縁膜１９上に生じる。Thereafter, a dielectric film 17 is formed on the storage node 16, and a cell plate 18 is formed on the storage node 16 and the dielectric film 17 so as to cover the storage node 16 and the dielectric film 17.
Is formed using a polysilicon film doped with phosphorus or the like.
Further, a third interlayer insulating film 19 covering the second interlayer insulating film 13 including the cell plate 18 for an upper layer wiring (not shown) is formed.
At this time, if the height of the storage node 16 is set to be high, for example, 600 to 1000 nm in order to increase the capacitance value of the capacitor, the step 20 due to the height causes the third interlayer insulating film to be formed. 19 occurs on.

【０００７】このようにして、ストレージノード１６、
誘電体膜１７及びセルプレート１８からなるキャパシタ
が形成され、スタック型容量素子を搭載するＤＲＡＭが
完成する。In this way, the storage nodes 16,
The capacitor including the dielectric film 17 and the cell plate 18 is formed, and the DRAM on which the stacked capacitive element is mounted is completed.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、こうし
て得られるＤＲＡＭは、その容量素子を形成するに当た
り以下のような問題を有する。 （１）ビットコンタクト９と容量コンタクト１４をそれ
ぞれ別のフォトレジスト工程で開口するため、マスクパ
ターン形成時及びコンタクト開口時に製造マージンが必
要となり、チップサイズが大きくなる。 （２）セルプレート１８下にドープトポリシリコン膜を
埋込むための容量コンタクト１４の面積自体が小さい上
に開口すべき膜厚が厚く、容量コンタクト１４の開口が
製造上不安定なものとなる。 （３）容量値を稼ぐためにセルプレート１８の高さ（膜
厚）を高くしており、その上を走る配線の段切れ防止の
ための製造工程が複雑になる。However, the DRAM thus obtained has the following problems in forming the capacitive element. (1) Since the bit contact 9 and the capacitor contact 14 are opened in separate photoresist steps, a manufacturing margin is required at the time of forming a mask pattern and at the time of opening the contact, and the chip size becomes large. (2) The area of the capacitor contact 14 for embedding the doped polysilicon film under the cell plate 18 is small and the thickness to be opened is large, so that the opening of the capacitor contact 14 becomes unstable in manufacturing. . (3) The height (film thickness) of the cell plate 18 is increased in order to increase the capacitance value, and the manufacturing process for preventing disconnection of the wiring running thereon becomes complicated.

【０００９】本発明は、ビットコンタクトと容量コンタ
クト形成時の製造マージンを従来よりも小さくし、従来
達成していた容量を減ずることなく、信頼性のある安定
した容量素子が形成できるスタック型容量素子及びその
製造方法を提供することにある。According to the present invention, a stack-type capacitive element capable of forming a reliable and stable capacitive element without reducing the capacity conventionally achieved by reducing the manufacturing margin at the time of forming a bit contact and a capacitive contact. And a method for manufacturing the same.

【００１０】[0010]

【課題を解決するための手段】本発明の半導体記憶装置
は、素子分離領域により互いに分離された複数の素子形
成領域と、前記複数の素子形成領域にあってワード線に
より選択されビット線により信号を入出力するアクセス
トランジスタ及び前記ビット線よりも実質的に上層の位
置に形成されるメモリキャパシタから成るメモリセルを
含む半導体記憶装置において、前記メモリキャパシタの
下部電極の一端が前記ビット線と同じ階層位置に形成さ
れることを特徴としている。According to the present invention, there is provided a semiconductor memory device comprising: a plurality of element formation regions separated from each other by element isolation regions; and a signal selected by a word line in the plurality of element formation regions and selected by a bit line. A memory cell comprising an access transistor for inputting / outputting a memory cell and a memory capacitor formed substantially above the bit line, wherein one end of a lower electrode of the memory capacitor has the same level as the bit line. It is formed at a position.

【００１１】上記メモリキャパシタの下部電極は更に次
のような特徴を有している。The lower electrode of the memory capacitor has the following characteristics.

【００１２】まず、第１には、前記下部電極の一端が、
互いに隣り合う前記メモリセルにおいて前記同じ階層位
置で互いに対向して形成されることを特徴としている。First, one end of the lower electrode is
The memory cells adjacent to each other are formed to face each other at the same hierarchical position.

【００１３】第２には、前記下部電極の他端が、前記同
じ階層位置よりも上層に位置することを特徴としてい
る。Second, the other end of the lower electrode is located above the same hierarchical position.

【００１４】第３には、上記１及び２において、前記下
部電極が、前記ビット線を覆う絶縁膜に前記ビット線と
同じ階層位置にまで設けた開口部に沿って形成されるこ
とを特徴としている。Third, in the above items 1 and 2, the lower electrode is formed along an opening provided up to the same hierarchical position as the bit line in the insulating film covering the bit line. I have.

【００１５】次に、本発明の半導体記憶装置の製造方法
は、半導体基板に素子分離領域を形成する工程、前記素
子分離領域により互いに分離された複数の素子形成領域
にアクセストランジスタの拡散層、ゲート酸化膜、ワー
ド線となるゲート電極をそれぞれ形成する工程、前記ゲ
ート電極を含む半導体基板全面に保護絶縁膜及び第１層
間絶縁膜を形成する工程、前記第１層間絶縁膜を含む絶
縁膜を貫通して前記アクセストランジスタの拡散層上に
ビットコンタクト及び容量コンタクトを開口する工程、
前記ビットコンタクト及び前記容量コンタクトに導電物
を埋め込むと共に、前記ビットコンタクト上の前記第１
層間絶縁膜上にビット線を形成する工程、前記ビット線
を含む前記第１層間絶縁膜上に第２層間絶縁膜を形成す
る工程、隣り合う前記アクセストランジスタの同じく隣
り合う前記容量コンタクトに埋め込まれた前記導電物上
に位置する前記第２層間絶縁膜を除去して容量下部電極
用開口部を設ける工程、前記容量下部電極用開口部に前
記容量コンタクトに埋め込まれた前記導電物と接続すべ
く下部電極を形成する工程とを含むことを特徴としてい
る。Next, according to a method of manufacturing a semiconductor memory device of the present invention, a step of forming an element isolation region in a semiconductor substrate, a plurality of element formation regions separated from each other by the element isolation region, a diffusion layer of an access transistor and a gate Forming an oxide film and a gate electrode serving as a word line, forming a protective insulating film and a first interlayer insulating film over the entire surface of the semiconductor substrate including the gate electrode, penetrating the insulating film including the first interlayer insulating film; Opening a bit contact and a capacitance contact on the diffusion layer of the access transistor,
A conductive material is embedded in the bit contact and the capacitor contact, and the first contact on the bit contact is embedded.
Forming a bit line on the interlayer insulating film, forming a second interlayer insulating film on the first interlayer insulating film including the bit line, and burying the adjacent access transistor in the adjacent capacitor contact. Forming a capacitor lower electrode opening by removing the second interlayer insulating film located on the conductor, and connecting the capacitor lower electrode opening to the conductor embedded in the capacitor contact. Forming a lower electrode.

【００１６】上記メモリキャパシタの下部電極を形成す
る工程は更に次のような特徴を有している。The step of forming the lower electrode of the memory capacitor further has the following characteristics.

【００１７】まず、第１には、前記容量コンタクトに埋
め込まれた前記導電物上において、前記下部電極が、前
記第１層間絶縁膜上の前記容量下部電極用開口部上で互
いにその端部が対向すべく形成されることを特徴として
いる。First, on the conductive material embedded in the capacitor contact, the lower electrodes are connected to each other on the capacitor lower electrode opening on the first interlayer insulating film. It is characterized by being formed to face each other.

【００１８】第２には、前記容量下部電極用開口部が、
前記下部電極を形成する前に前記第２層間絶縁膜の側部
において絶縁膜の側壁が形成されることを特徴としてい
る。Second, the opening for the capacitor lower electrode is formed as follows.
Before forming the lower electrode, a sidewall of the insulating film is formed on a side portion of the second interlayer insulating film.

【００１９】[0019]

【発明の実施の形態】まず、本発明の実施形態について
説明する。図１は本発明により得られるメモリキャパシ
タのアクセストランジスタ及びメモリセル領域外の周辺
回路に至る境界領域を含んだ断面図である。又、図２〜
４は図１の半導体記憶装置が形成される過程を工程順に
示す断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an embodiment of the present invention will be described. FIG. 1 is a sectional view including an access transistor of a memory capacitor obtained according to the present invention and a boundary region extending to a peripheral circuit outside a memory cell region. Also, FIG.
4 is a cross-sectional view showing a step of forming the semiconductor memory device of FIG. 1 in the order of steps.

【００２０】第１層間絶縁膜を形成するまでの工程は、
従来のスタック型容量素子の製造方法と全く同じであ
り、図２（ａ）のようになる。The steps up to the formation of the first interlayer insulating film are as follows:
This is exactly the same as the conventional method of manufacturing a stacked capacitive element, and is as shown in FIG.

【００２１】次に、第１層間絶縁膜９にビットコンタク
ト３０及び容量コンタクト３１、３２を同じフォトレジ
スト工程にて形成したフォトマスクパターンを用いて図
２（ｂ）のように開口する。Next, as shown in FIG. 2B, an opening is formed in the first interlayer insulating film 9 using a photomask pattern formed by the same photoresist process as the bit contact 30 and the capacitor contacts 31 and 32.

【００２２】続いて、不純物としてリン等を高濃度に含
むポリシリコンをビットコンタクト３０及び容量コンタ
クト３１、３２が十分に埋まるほどの厚さに成長させ、
その後ビットコンタクト３０上にのみビット線３６が形
成されるようにエッチングすることで、図２（ｃ）のご
とくビット線３６及びポリシリコンプラグ３４、３５を
形成する。Subsequently, polysilicon containing a high concentration of phosphorus or the like as an impurity is grown to a thickness enough to bury the bit contact 30 and the capacitor contacts 31 and 32 sufficiently.
Thereafter, etching is performed so that the bit line 36 is formed only on the bit contact 30, thereby forming the bit line 36 and the polysilicon plugs 34 and 35 as shown in FIG.

【００２３】図２（ｃ）の状態から、ビット線３６を含
む第１層間絶縁膜９の全面に、図３（ａ）のように第２
層間絶縁膜５３を成長させ、化学的機械研磨等を用い
て、その表面を平坦化する。From the state shown in FIG. 2C, the entire surface of the first interlayer insulating film 9 including the bit lines 36 is formed as shown in FIG.
The interlayer insulating film 53 is grown, and its surface is flattened by using chemical mechanical polishing or the like.

【００２４】ここで、容量素子の下部電極となるストレ
ージノードを形成するために、図３（ｂ）のように互い
に隣接する容量コンタクト３１と容量コンタクト３２に
埋め込まれているポリシリコンプラグ３４とポリシリコ
ンプラグ３５の上の第２層間絶縁膜５３に大きな開口部
をストレージノード用開口部３７として設ける。Here, in order to form a storage node serving as a lower electrode of the capacitance element, as shown in FIG. 3B, the polysilicon plug 34 and the polysilicon plug 34 embedded in the capacitance contact 31 and the capacitance contact 32 adjacent to each other are formed. A large opening is provided as a storage node opening 37 in the second interlayer insulating film 53 above the silicon plug 35.

【００２５】その後、ビット線３６とストレージノード
用開口部３７に形成されるストレージノードとの間で、
第２層間絶縁膜５３の開口時のオーバーエッチングによ
る短絡が生じないように、図４（ａ）のようにストレー
ジノード用開口部３７の側壁に絶縁膜から成るサイドウ
ォール３８を形成する。Thereafter, between the bit line 36 and the storage node formed in the storage node opening 37,
As shown in FIG. 4A, a side wall 38 made of an insulating film is formed on the side wall of the storage node opening 37 so as not to cause a short circuit due to over-etching when the second interlayer insulating film 53 is opened.

【００２６】この後、ストレージノードを形成するため
に、不純物としてリン等を高濃度に含むポリシリコン
を、従来の図６に示されるストレージノード１６の膜厚
６００〜１０００ｎｍよりも薄く、例えば、２００〜３
００ｎｍの厚さに成長させる。このようにして成長させ
たポリシリコンをパターニングして、第１層間絶縁膜９
上を始点としてストレージノード用開口部３７のサイド
ウォール３８に沿って第２層間絶縁膜５３上にまで延在
するストレージノード２３を、図４（ｂ）のように形成
する。互いに隣接するポリシリコンプラグ３４とポリシ
リコンプラグ３５の上のストレージノード２３は、第１
層間絶縁膜９上のストレージノード用開口部３７におい
て一端が互いに対向するように配置される。Thereafter, in order to form a storage node, polysilicon containing a high concentration of phosphorus or the like as an impurity is thinner than the conventional storage node 16 having a thickness of 600 to 1000 nm shown in FIG. ~ 3
Grow to a thickness of 00 nm. The polysilicon thus grown is patterned to form a first interlayer insulating film 9.
As shown in FIG. 4B, the storage node 23 extending from the upper portion to the second interlayer insulating film 53 along the sidewall 38 of the storage node opening 37 is formed. The storage node 23 on the polysilicon plug 34 and the polysilicon plug 35 adjacent to each other is
The storage node openings 37 on the interlayer insulating film 9 are arranged such that one ends face each other.

【００２７】このようにして形成されたストレージノー
ド２３上に、誘電体膜４０、高濃度の不純物を含むポリ
シリコン等から成るセルプレート４１を形成し、更に、
容量素子を含む第２層間絶縁膜５３を覆って、第３層間
絶縁膜５９を形成すると、図１に示すスタック型容量素
子を搭載したメモリセルが得られる。する。On the storage node 23 thus formed, a dielectric film 40 and a cell plate 41 made of polysilicon containing a high concentration of impurities are formed.
When the third interlayer insulating film 59 is formed so as to cover the second interlayer insulating film 53 including the capacitor, a memory cell having the stacked capacitor shown in FIG. 1 is obtained. I do.

【００２８】図１からわかるように、本発明の半導体記
憶装置及びその製造方法により得られスタック型容量素
子は、次のような利点を提供する。 （１）ビットコンタクト３０と容量コンタクト３１、３
２を同じフォトレジスト工程で開口するため、それらを
別のフォトレジスト工程で開口する場合に比べてその分
だけ製造マージンが不要となり、チップサイズを小さく
できる。 （２）セルプレート４１下にポリシリコンプラグ３４、
３５を埋込むための容量コンタクト３１、３２を形成す
るための開口すべき膜厚を従来よりも薄くでき、容量コ
ンタクト３１、３２の開口が製造上安定なものとなる。 （３）容量値を稼ぐためのストレージノード２３の高さ
を低くすると同時に、その表面積を、第２層間絶縁膜５
３のストレージノード用開口部３７の高さ及び底面積で
従来のストレージノード１６と同等に設定でき、しか
も、従来のストレージノード２３の構造から生じる大き
な段差２０が段差３９の如く小さくなるので、この後容
量素子の上方に設けられる配線のためのコンタクトの形
成が容易となる。As can be seen from FIG. 1, the stacked capacitive element obtained by the semiconductor memory device and the method of manufacturing the same according to the present invention provides the following advantages. (1) Bit contact 30 and capacitance contacts 31, 3
Since the openings 2 are formed in the same photoresist step, a manufacturing margin is not required as compared with the case where they are opened in another photoresist step, and the chip size can be reduced. (2) A polysilicon plug 34 under the cell plate 41,
The film thickness to be formed for forming the capacitance contacts 31 and 32 for embedding 35 can be made thinner than before, and the openings of the capacitance contacts 31 and 32 are stable in manufacturing. (3) At the same time as lowering the height of the storage node 23 for increasing the capacitance value, the surface area of the storage node 23 is reduced.
The height and bottom area of the storage node opening 37 of the third storage node can be set to be equal to that of the conventional storage node 16, and the large step 20 resulting from the structure of the conventional storage node 23 becomes small like the step 39. It is easy to form a contact for a wiring provided above the rear capacitive element.

【００２９】[0029]

【発明の効果】以上述べたように、本発明は、半導体記
憶装置に搭載されるスタック型容量素子の構造及びその
製造方法において、ビットコンタクトと容量コンタクト
を同じフォトレジスト工程で開口するので製造マージン
を低減でき、それに伴いチップサイズを小さくできる。
又、ストレージノードの下地に低い階層の層間絶縁膜を
使用するので、ポリシリコンプラグを埋込むための容量
コンタクトを形成するに際しての開口すべき膜厚を従来
よりも薄くでき、容量コンタクトの開口が製造上安定な
ものとなる。更には、容量値を稼ぐためのストレージノ
ードの高さを低くすると同時に、その表面積を、第２層
間絶縁膜のストレージノード用開口部の高さ及び底面積
で広くできるだけでなく、従来のストレージノードの構
造から生じる大きな段差を小さくすることができる、と
いう効果を有する。As described above, according to the present invention, in the structure of the stacked capacitive element mounted on the semiconductor memory device and the method of manufacturing the same, the bit contact and the capacitive contact are opened in the same photoresist step, so that the manufacturing margin is increased. And the chip size can be reduced accordingly.
In addition, since a lower layer interlayer insulating film is used as a base of the storage node, the film thickness to be formed when forming a capacitor contact for embedding a polysilicon plug can be made smaller than before, and the opening of the capacitor contact can be reduced. It is stable in manufacturing. Further, the height of the storage node for increasing the capacitance value can be reduced, and the surface area can be increased by the height and the bottom area of the storage node opening in the second interlayer insulating film. There is an effect that a large step caused by the structure can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態により得られるスタック型容
量素子搭載のメモリセルの断面図である。FIG. 1 is a cross-sectional view of a memory cell mounted with a stack-type capacitance element obtained according to an embodiment of the present invention.

【図２】図１のスタック型容量素子搭載のメモリセルが
製造される過程を、工程順に示す断面図である。FIG. 2 is a cross-sectional view showing a process of manufacturing the memory cell mounted with the stack-type capacitive element in FIG. 1 in the order of steps.

【図３】図２に続く製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing a manufacturing step following FIG. 2;

【図４】図３に続く製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing step following FIG. 3;

【図５】従来ののスタック型容量素子搭載のメモリセル
が製造される過程を、工程順に示す断面図である。FIG. 5 is a cross-sectional view showing a process of manufacturing a conventional memory cell equipped with a stacked capacitor, in the order of steps.

【図６】図５に続く製造工程を示す断面図である。FIG. 6 is a sectional view showing a manufacturing step following FIG. 5;

【図７】図６に続く製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step following FIG. 6;

【符号の説明】[Explanation of symbols]

１ Ｐ型半導体基板 ２ 素子分離層 ３ ゲート絶縁膜 ４ 第１ワード線 ５ 第２ワード線 ６ 第１Ｓ／Ｄ層 ７ 第２Ｓ／Ｄ層 ８ 保護絶縁膜 ９ 第１層間絶縁膜 １０、３０ ビットコンタクト １２、３６ ビット線 １３、５３ 第２層間絶縁膜 １４、３１、３２ 容量コンタクト ３４、３５ ポリシリコンプラグ １６、２３ ストレージノード １７、４０ 誘電体膜 １８、４１ セルプレート １９、５９ 第３層間絶縁膜 ２０、３９ 段差 ３７ ストレージノード用開口部 ３８ サイドウォール DESCRIPTION OF SYMBOLS 1 P-type semiconductor substrate 2 Element isolation layer 3 Gate insulating film 4 First word line 5 Second word line 6 First S / D layer 7 Second S / D layer 8 Protective insulating film 9 First interlayer insulating film 10, 30 bit contact 12, 36 bit line 13, 53 second interlayer insulating film 14, 31, 32 capacitor contact 34, 35 polysilicon plug 16, 23 storage node 17, 40 dielectric film 18, 41 cell plate 19, 59 third interlayer insulating film 20, 39 Step 37 Storage node opening 38 Side wall

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 素子分離領域により互いに分離された複
数の素子形成領域と、前記複数の素子形成領域にあって
ワード線により選択されビット線により信号を入出力す
るアクセストランジスタ及び前記ビット線よりも実質的
に上層の位置に形成されるメモリキャパシタから成るメ
モリセルを含む半導体記憶装置において、前記メモリキ
ャパシタの下部電極の一端が前記ビット線と同じ階層位
置に形成されることを特徴とする半導体記憶装置。A plurality of element forming regions separated from each other by an element separating region; an access transistor in the plurality of element forming regions, which is selected by a word line and inputs / outputs a signal through a bit line; In a semiconductor memory device including a memory cell including a memory capacitor formed substantially at an upper layer position, one end of a lower electrode of the memory capacitor is formed at the same hierarchical position as the bit line. apparatus. 【請求項２】 前記下部電極の一端が、互いに隣り合う
前記メモリセルにおいて前記同じ階層位置で互いに対向
して形成される請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein one ends of said lower electrodes are formed to face each other at said same hierarchical position in said memory cells adjacent to each other. 【請求項３】 前記下部電極の他端が、前記同じ階層位
置よりも上層に位置する請求項１記載の半導体記憶装
置。3. The semiconductor memory device according to claim 1, wherein the other end of said lower electrode is located above said same hierarchical position. 【請求項４】 前記下部電極が、前記ビット線を覆う絶
縁膜に前記ビット線と同じ階層位置にまで設けた開口部
に沿って形成される請求項２乃至３記載の半導体記憶装
置。4. The semiconductor memory device according to claim 2, wherein said lower electrode is formed along an opening provided in an insulating film covering said bit line up to the same hierarchical position as said bit line. 【請求項５】 半導体基板に素子分離領域を形成する工
程、前記素子分離領域により互いに分離された複数の素
子形成領域にアクセストランジスタの拡散層、ゲート酸
化膜、ワード線となるゲート電極をそれぞれ形成する工
程、前記ゲート電極を含む半導体基板全面に保護絶縁膜
及び第１層間絶縁膜を形成する工程、前記第１層間絶縁
膜を含む絶縁膜を貫通して前記アクセストランジスタの
拡散層上にビットコンタクト及び容量コンタクトを開口
する工程、前記ビットコンタクト及び前記容量コンタク
トに導電物を埋め込むと共に、前記ビットコンタクト上
の前記第１層間絶縁膜上にビット線を形成する工程、前
記ビット線を含む前記第１層間絶縁膜上に第２層間絶縁
膜を形成する工程、隣り合う前記アクセストランジスタ
の同じく隣り合う前記容量コンタクトに埋め込まれた前
記導電物上に位置する前記第２層間絶縁膜を除去して容
量下部電極用開口部を設ける工程、前記容量下部電極用
開口部に前記容量コンタクトに埋め込まれた前記導電物
と接続すべく下部電極を形成する工程とを含むことを特
徴とする半導体記憶装置の製造方法。5. A step of forming an element isolation region in a semiconductor substrate, forming a diffusion layer of an access transistor, a gate oxide film, and a gate electrode to be a word line in a plurality of element formation regions separated from each other by the element isolation region. Forming a protective insulating film and a first interlayer insulating film on the entire surface of the semiconductor substrate including the gate electrode; and forming a bit contact on the diffusion layer of the access transistor through the insulating film including the first interlayer insulating film. Opening a capacitor contact, embedding a conductive material in the bit contact and the capacitor contact, and forming a bit line on the first interlayer insulating film on the bit contact, the first step including the bit line Forming a second interlayer insulating film on the interlayer insulating film, before the adjacent access transistors are also adjacent to each other; Providing a capacitor lower electrode opening by removing the second interlayer insulating film located on the conductive material embedded in the capacitor contact, wherein the capacitor lower electrode opening is embedded in the capacitor contact in the capacitor lower electrode opening; Forming a lower electrode so as to be connected to a conductive material. 【請求項６】 前記容量コンタクトに埋め込まれた前記
導電物上において、前記下部電極が、前記第１層間絶縁
膜上の前記容量下部電極用開口部上で互いにその端部が
対向すべく形成される請求項５記載の半導体記憶装置の
製造方法。6. The lower electrode is formed on the conductor buried in the capacitor contact so that ends thereof face each other on the capacitor lower electrode opening on the first interlayer insulating film. A method for manufacturing a semiconductor memory device according to claim 5. 【請求項７】 前記容量下部電極用開口部が、前記下部
電極を形成する前に前記第２層間絶縁膜の側部において
絶縁膜の側壁が形成される請求項５記載の半導体記憶装
置の製造方法。7. The manufacturing method of a semiconductor memory device according to claim 5, wherein said capacitor lower electrode opening has a side wall of an insulating film formed on a side portion of said second interlayer insulating film before forming said lower electrode. Method.