ITMI991475A1 - Architettura di memoria avente ridotto valore di settling time dei riferimenti interni di tensione e relativo metodo di generazione di rifer - Google Patents
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Description
Titolo: "Architettura di memoria avente ridotto valore di settling time dei riferimenti interni di tensione, e relativo metodo di generazione di riferimenti di tensione, in particolare per memorie Flash a singola tensione di alimentazione"
DESCRIZIONE
Campo di applicazione
La presente invenzione fa riferimento ad una architettura di memoria avente ridotto valore di settling time dei riferimenti interni di tensione, e ad un relativo metodo di generazione di riferimenti di tensione.
Più specificatamente l'invenzione si riferisce ad una architettura dì memoria comprendente almeno un primo, un secondo ed un terzo circuito survoltore atti a generare su rispettivi primo, secondo e terzo nodo circuitale almeno un primo, un secondo ed un terzo riferimento di tensione survoltata, a loro volta collegati ad un primo, un secondo ed un terzo regolatore atti a fornire rispettivi primo, secondo e terzo riferimento di tensione necessari alle operazioni di programmazione, cancellazione e verifica di celle dell' architettura di memoria stessa.
L'invenzione fa altresì riferimento ad un metodo di generazione di riferimenti di tensione aventi ridotto valore di settling time e prodotti all'interno di una architettura di memoria comprendente le fasi di: generare una pluralità di riferimenti di tensione survoltata mediante una pluralità di circuiti survoltori;
regolare detta pluralità di riferimenti di tensione survoltata mediante una pluralità di regolatori per ottenere una pluralità di riferimenti di tensione necessari alle operazioni di programmazione, cancellazione e verifica di celle dell'architettura di memoria stessa.
Infine, l'invenzione fa riferimento ad un dispositivo di memoria FLASH avente ridotto settling time dei riferimenti di decodifica di riga e di colonna.
L'invenzione riguarda in particolare, ma non esclusivamente, un architettura di memoria di tipo Flash a singola tensione di alimentazione e la descrizione che segue è fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.
Arte nota
Come è ben noto, l'operazione di programmazione di una cella di memoria Flash avviene tramite l'applicazione di opportuni valori di tensione ai terminali di gate e di drain della cella.
Come illustrato schematicamente in Figura 1A, una architettura di memoria 1 di tipo Flash comprende una pluralità di celle di memoria organizzate in una matrice 2. L'accesso ai terminali delle celle avviene tramite un decodificatore di riga 3 ed un decodificatore di colonna 4, a sua volta controllato mediante opportuni dispositivi 5 detti di program load.
In particolare, il decodificatore di riga 3 viene alimentato direttamente da un primo riferimento di tensione VPCX, detto di decodifica di riga ed ottenuto tramite un primo regolatore 6 a partire da un primo riferimento di alta tensione HV1 in uscita da un primo circuito survoltore 7, in particolare un circuito a pompa di carica.
Analogamente, il decodificatore di colonna 4 viene alimentato da un secondo riferimento di tensione VPCY, detto di decodifica di colonna ed ottenuto tramite un secondo regolatore 7 a partire da un secondo riferimento di alta tensione HV2 in uscita da un secondo circuito survoltore 9, in particolare un circuito a pompa di carica. I dispositivi di program load 5 sono invece alimentati da un riferimento di tensione di programmazione VPD, ottenuto, tramite un terzo regolatore 10, a partire da un terzo riferimento di alta tensione HV3 in uscita da un terzo circuito survoltore 11, in particolare un circuito a pompa di carica.
Più in particolare, come illustrato in Figura 1B, il terminale di gate G1 di una cella di memoria 13 selezionata è collegato al riferimento di tensione di decodifica di riga VPCX tramite il decodificatore di riga 3, mentre il terminale di drain D 1 della stessa è collegato al riferimento di tensione di programmazione VPD tramite la serie del decodificatore di colonna 4 e dei dispositivi di program load 5.
Tale riferimento di tensione di programmazione VPD deve quindi attraversare tre ordini di pass transistor YN, YM ed YO compresi nel decodificatore di colonna 4. Per far sì che tali pass transistor YN, YM ed YO operino in zona triodo, minimizzando così la caduta di tensione sugli stessi, viene previsto il riferimento di tensione di decodifica di colonna VPCY da applicare ai terminali di gate di tali pass transistor. E' noto ottenere tali riferimenti di tensione VPCX, VPCY e VPD a partire da riferimenti di tensione survoltata HV1, HV2 ed HV3 mediante i regolatori 6, 8 e 10 che utilizzano opportuni amplificatori operazionali, come riportato schematicamente in Figura 2 in relazione ad un generico riferimento di alta tensione VPC ottenuto a partire da un riferimento di tensione survoltata HV tramite un amplificatore operazionale 14.
A titolo di completezza va inoltre detto che un'operazione di programmazione di una cella di memoria viene normalmente preceduta e seguita da due operazioni di verifica dello stato della cella stessa: il cosiddetto "program verify". In particolare, tali operazioni di verifica controllano se la cella necessita di uno o più impulsi di programmazione addizionali.
Durante tali operazioni di verifica, il valore del riferimento di decodifica di riga VPCX risulta inferiore a quello utilizzato durante le operazioni di programmazione, mentre il valore del riferimento di tensione di programmazione VPD rimane sostanzialmente costante, con un valore di circa 1 Volt.
In Figura 3 è riportato l’andamento dei riferimenti di tensione VPCX, VPCY e VPD durante una operazione di programmazione, in relazione ad una medesima base temporale.
E' importante notare che, per un corretto svolgimento dell'operazione di programmazione della cella di memoria e delle successive operazioni di verifica, occorre attendere che i riferimenti di alta tensione VPCX e VPCY raggiungano i valori desiderati. Questi tempi di attesa, detti settling time, sono, tecnicamente parlando, tempi "sprecati" durante i quali non vengono effettuate operazioni sulla cella stessa.
Il settling time dipende da una capacità (che arriva fino a 100 pF) associata ai decodificatori di riga 6 e di colonna 8, nonché dai dispositivi survoltore 7 e 9 attraverso i quali vengono ottenute le tensioni survoltate HV1 e HV2 (in particolare dalle loro resistenze equivalenti d'uscita dell'ordine di 10 kOhm). Nei dispositivi noti essi possono quantificarsi in alcuni microsecondi.
Il problema tecnico che sta alla base della presente invenzione è quello di escogitare una architettura di memoria, avente caratteristiche strutturali e funzionali tali da consentire di ridurre il settling time, superando gli inconvenienti che tuttora limitano i dispositivi realizzati secondo l'arte nota.
Sommario del'invenzione
L'idea di soluzione che sta alla base della presente invenzione è quella di parallelizzare i riferimenti di tensione survoltata, aumentandone la capacità di carica durante predeterminate operazioni da effettuare sulla cella di memoria. In particolare, l'architettura di memoria secondo l'invenzione utilizza opportuni interruttori comandati associati a tali riferimenti tensione survoltata.
Sulla base di tale idea di soluzione il problema tecnico è risolto da una architettura di memoria comprendente almeno un primo, un secondo ed un terzo circuito survoltore atti a generare su rispettivi primo, secondo e terzo nodo circuitale almeno un primo, un secondo ed un terzo riferimento di tensione survoltata, a loro volta collegati ad un primo, un secondo ed un terzo regolatore atti a fornire rispettivi primo, secondo e terzo riferimento di tensione necessari alle operazioni di programmazione, cancellazione e verifica di celle dell' architettura di memoria stessa, caratterizzata dal fatto di comprendere ulteriormente almeno un primo blocco interruttore inserito tra detti primo e terzo nodo circuitale e controllato mediante un primo segnale di controllo in maniera tale da mettere in parallelo detti primo e terzo riferimento di alta tensione durante operazioni di verifica delle celle, ottenendo così un'unica sorgente di alta tensione equivalente che possiede una capacità di corrente superiore alle singole sorgenti e permette di velocizzare la carica di detto primo nodo circuitale, riducendo in tal modo il settling time di detto primo riferimento di tensione.
Il problema tecnico è altresì risolto da un metodo di generazione di riferimenti di tensione aventi ridotto valore di settling time e prodotti allintero di una architettura di memoria comprendente le fasi di:
generare una pluralità di riferimenti di tensione survoltata mediante una pluralità di circuiti survoltori;
regolare detta pluralità di riferimenti di tensione survoltata mediante una pluralità di regolatori per ottenere una pluralità di riferimenti di tensione necessari alle operazioni di programmazione, cancellazione e verifica di celle dell'architettura di memoria stessa
caratterizzato dal fatto di prevedere ulteriormente le fasi di: - mettere in parallelo almeno un primo ed un secondo riferimento di alta tensione durante operazioni di verifica delle celle, ottenendo così un'unica sorgente di alta tensione equivalente che possiede una capacità di corrente superiore alle singole sorgenti e permette di ridurre il settling time di almeno uno di detta pluralità di riferimenti di tensione.
Infine, il problema tecnico è risolto da un dispositivo di memoria FLASH avente ridotto settling time dei riferimenti di decodifica di riga e di colonna (VPCX, VPCY) caratterizzato dal fatto di utilizzare il metodo di generazione di riferimento di tensione secondo l’invenzione, nelle operazioni di programmazione di tutti i bit di un settore prima di una operazione di cancellazione [program all zero] oppure di programmazione leggera di eventuali celle di memoria deplete a seguito dell'applicazione di impulsi di cancellazione ad un settore [softprogram].
Le caratteristiche ed i vantaggi dell'architettura di memoria secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un suo esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
- la Figura 1A: illustra schematicamente una architettura di memoria realizzata secondo la tecnica nota;
- la Figura 1B: illustra più dettagliatamente un particolare dell'architettura di memoria di Figura 1A;
la Figura 2: illustra un ulteriore particolare dell'architettura di memoria di Figura 1A;
la Figura 3: mostra andamenti qualitativi di segnali di tensione presenti nell' architettura di memoria di Figura 1 in relazione ad una medesima base temporale;
la Figura 4: illustra schematicamente una architettura di memoria realizzata secondo l'invenzione;
la Figura 5: mostra andamenti qualitativi di segnali di tensione presenti nell1 architettura di memoria di Figura 4 in relazione ad una medesima base temporale.
Descrizione dettagliata
Facendo riferimento agli andamenti di tensione mostrati in Figura 3, è opportuno notare che il riferimento di tensione di programmazione VPD viene applicato al terminale di drain della cella di memoria solo durante l'impulso di programmazione vero e proprio.
In effetti, durante il settling time dell’operazione di verifica precedente all'operazione di programmazione, il riferimento di tensione di programmazione VPD viene attivato, ma non viene fornito alla cella di memoria. Infatti, durante questo intervallo di tempo è un sense amplifier a fissare il valore di tensione al terminale di drain della cella di cui verificare lo stato, e non il regolatore del riferimento di tensione di programmazione VPD.
Si ha così che il riferimento di tensione survoltata HV3, da cui è derivato il riferimento di tensione di programmazione VPD, non risulta sollecitato in questa fase di verifica.
E’ opportuno inoltre precisare che tale riferimento di tensione survoltata HV3, a differenza dei riferimenti di tensione survoltata HV1 ed HV2 da cui sono derivati i riferimenti di decodifica di riga VPCX e di colonna VCPY, è normalmente una sorgente di alta tensione adatta a fornire corrente, dal momento che deve garantire un livello di riferimento di tensione di programmazione VPD atteso per l'impulso di programmazione e nel contempo fornire un'elevata corrente ai terminali di drain delle celle ad esso collegate (alcune centinaia di μΑ per cella) così da consentire l’iniezione di elettroni caldi nei terminali di gate flottante delle stesse.
L'architettura di memoria secondo l'invenzione prevede di utilizzare tale riferimento di tensione survoltata HV3 come supporto agli altri riferimenti di tensione survoltata HV1 ed HV2 durante il settling time dei riferimenti di decodifica di riga VPCX e di colonna VPCY che precedono le operazioni di verifica dello stato delle celle.
In Figura 4 è illustrata schematicamente una architettura di memoria 15 secondo l'invenzione, con particolare riferimento alla generazione dei riferimenti interni di alta tensione.
L'architettura di memoria 15 comprende un primo 16, un secondo 17 ed un terzo circuito survoltore 18, in particolare circuiti a pompa di carica, atti a generare un primo HV1, un secondo HV2 ed un terzo riferimento di alta tensione HV3 in corrispondenza di un primo XI, di un secondo X2 e di un terzo nodo circuitale X3.
L'architettura di memoria 15 comprende inoltre un primo regolatore 19, collegato al primo nodo circuitale XI, e quindi al primo riferimento di alta tensione HV1, per generare un riferimento di decodifica di riga VPCX, un secondo regolatore 20, collegato al secondo nodo circuitale X2, e quindi al secondo riferimento di alta tensione HV2, per generare un riferimento di decodifica di colonna VPCY, nonché un terzo regolatore 21, collegato al terzo nodo circuitale X3, e quindi al terzo riferimento di alta tensione HV3, per generare un riferimento di tensione di programmazione VPD.
Vantaggiosamente secondo l'invenzione, l'architettura di memoria 15 comprende inoltre un primo SW1 ed un secondo blocco interruttore SW2. In particolare, il primo blocco interruttore SW1 è inserito rispettivamente tra il primo XI ed il terzo nodo circuitale X3, mentre il secondo blocco interruttore SW2 è inserito tra il terzo X3 ed il secondo nodo circuitale X2.
In particolare, il primo blocco interruttore SW1 comprende un primo MI ed un secondo transistore MOS a canale P M2, inseriti, in serie tra loro, tra detti primo XI e terzo nodo circuitale X3 ed aventi i terminali di gate collegati a rispettivi primo HVSW1 e secondo interruttore ad alta tensione HVSW2, a loro volta collegati tra loro. Inoltre, il primo interruttore ad alta tensione HVSW1 presenta un terminale di controllo collegato al terminale di source del primo transistore MI, mentre il secondo interruttore ad alta tensione HVSW2 presenta un terminale di controllo collegato al terminale di drain del secondo transistore M2.
Analogamente, il secondo blocco interruttore SW2 comprende un primo M3 ed un secondo transistore MOS a canale P M4, inseriti, in serie tra loro, tra detti terzo X3 e secondo nodo circuitale X2 ed aventi i terminali di gate collegati a rispettivi primo HVSW3 e secondo interruttore ad alta tensione HVSW4, a loro volta collegati tra loro. Inoltre, il primo interruttore ad alta tensione HVSW3 presenta un terminale di controllo collegato al terminale di source del primo transistore M3, mentre il secondo interruttore ad alta tensione HVSW4 presenta un terminale di controllo collegato al terminale di drain del secondo transistore M4.
Infine i terminali comuni degli interruttori ad alta tensione HVSW1 ed HVSW2 del primo blocco interruttore SW1, nonché i terminali comuni degli interruttori ad alta tensione HVSW3 ed HVSW4 del secondo blocco interruttore SW2 ricevono rispettivi segnali di controllo CTRL1 e CTRL2.
Tali segnali di controllo CTRL1 e CTRL2 risultano già previsti negli algoritmi tradizionali di programmazione delle celle di memoria, ed in particolare vengono settati da un microcontrollore della architettura di memoria durante le operazioni di verifica di programmazione.
Viene ora descritto il funzionamento dell'architettura di memoria 15 secondo l'invenzione.
Mediante i blocchi interruttori SW1 ed SW2 vengono messi in parallelo i riferimenti di alta tensione HV1, HV2 ed HV3 durante operazioni di verifica, ottenendo così un'unica sorgente di alta tensione equivalente che possiede una capacità di corrente superiore alle singole sorgenti e permette di velocizzare la carica dei nodi circuitali XI ed X2, riducendo il settling time dei riferimenti di decodifica di riga VPCX e di colonna VPCY.
In particolare, nel caso di un dispositivo di memoria a singola tensione di alimentazione [single- voltage memory device], i circuiti survoltori 16 e 17, relativi al primo HV1 ed al secondo riferimento di alta tensione HV2, comprendono essenzialmente singoli survoltori, mentre il circuito survoltore 18, relativo al terzo riferimento di alta tensione HV3, comprende normalmente una pluralità di survoltori (4 o 8, nei tradizionali dispositivi di memoria) connessi fra loro in parallelo.
E' opportuno notare che tale terzo riferimento di alta tensione HV3 è attivo durante le operazioni di verifica anche nei dispositivi di memoria tradizionali, solo che la sua carica non è trasferita ai terminali di drain delle celle di memoria interessate da tali operazioni: l'utilizzo parallelo di tutti i riferimenti di alta tensione non comporta quindi alcuno "sforzo1' da parte del terzo riferimento di alta tensione HV3.
Inoltre, l'unico aumento di area sul chip comprendente l'architettura di memoria 15 è dato dalla sola implementazione dei blocchi interruttori SW1 ed SW2 di interconnessione dei nodi circuitali X1, X2 ed X3, con l'aggiunta di alcuni livelli di metal qualora i riferimenti di tensione VPCX, VPCY e VPD non fossero generati in aree contigue del dispositivo di memoria.
E' opportuno precisare che per un corretto funzionamento dell'architettura di memoria 15 proposta, occorre che i survoltori utilizzati per generare i riferimenti di alta tensione HV1, HV2 ed HV3 presentino lo stesso numero di stadi. In tal modo infatti, le loro tensioni a vuoto, date dalla relazione:
Vvuoto = Vdd n*Vdd
Essendo:
Vdd la tensioni di alimentazione dei survoltori; e
n il numero di stadi di survoltaggio in essi compresi, risultano identiche, permettendo ai blocchi interruttori SW1 ed SW2 di connettere tali survoltori in parallelo.
Tale requisito risulta tuttavia soddisfatto nella maggioranza dei dispositivi di memoria Flash noti, dal momento che i valori dei riferimenti VPCX, VPCY e VPD necessari al loro funzionamento, ed in particolare ad ottimizzare le operazioni di programmazione, risultano alquanto vicini fra loro.
La riduzione del settling time dei riferimenti di tensione utilizzati si traduce naturalmente in una riduzione della durata delle operazioni di verifica di programmazione, ma soprattutto sulla durata delle operazioni di cancellazione.
Infatti, la durata di una operazione di cancellazione di un settore di memoria comprende un periodo in cui il settore da cancellare viene tutto programmato a gruppi di parole (il cosiddetto "program all zero"), nonché un periodo in cui vengono recuperati i gruppi depleti dopo cancellazione (che si può definire un'operazione di programmazione "leggera" o "softprogram"). In particolare, tali periodi costituiscono una parte rilevante della durata dell'intera operazione di cancellazione.
L'architettura di memoria 15 secondo l'invenzione permette un dimezzamento del settling time dei riferimenti di decodifica di riga VPCX e di colonna VPCY, come schematicamente illustrato in Figura 5. Tale riduzione dei tempi di attesa nelle operazioni di programmazione di tutti i bit di un settore prima di una operazione di cancellazione vera e propria [program all zero] oppure di programmazione leggera di eventuali celle di memoria deplete a seguito dell'applicazione di impulsi di cancellazione ad un settore [softprogram] produce una riduzione del tempo complessivo di cancellazione anche fino al 10%, dal momento che tali operazioni comportano, durante una fase di cancellazione, la scansione di interi settori di memoria.
In conclusione, l'architettura di memoria 15 proposta risulta particolarmente semplice da implementare e presenta i seguenti vantaggi:
riduzione del settling time dei riferimenti di decodifica di riga VPCX e di colonna VPCY pari a circa il 50%, grazie all’aumentata corrente di carica dei corrispondenti nodi XI ed X2;
riduzione del tempo necessario ad effettuare un'operazione di cancellazione complessiva di settori di memoria;
utilizzo "gratuito” del terzo riferimento di alta tensione HV3 durante le operazioni di verifica rispetto ai dispositivi di memoria tradizionali, essendo tale riferimento comunque attivo;
nessuna modifica necessaria per il microcontrollore della architettura di memoria per le operazioni di programmazione e verifica di programmazione, tale microcontrollore essendo già in grado di settare correttamente i segnali di controllo CRTL1 e CTRL2 per i blocchi interruttori SW1 ed SW2;
incremento modesto d'area d'integrazione rispetto ai dispositivo di memoria tradizionali.
Claims (12)
- RIVENDICAZIONI 1. Architettura di memoria (15) comprendente almeno un primo, un secondo ed un terzo circuito survoltore (16, 17, 18) atti a generare su rispettivi primo, secondo e terzo nodo circuitale (XI, X2, X3) almeno un primo, un secondo ed un terzo riferimento di tensione survoltata (HV1, HV2, HV3), a loro volta collegati ad un primo, un secondo ed un terzo regolatore (19, 20, 21) atti a fornire rispettivi primo, secondo e terzo riferimento di tensione (VPCX, VPCY, VPD) necessari alle operazioni di programmazione, cancellazione e verifica di celle del! architettura di memoria stessa, caratterizzata dal fatto di comprendere ulteriormente almeno un primo blocco interruttore (SW1) inserito tra detti primo (XI) e terzo nodo circuitale (X3) e controllato mediante un primo segnale di controllo (CTRL1) in maniera tale da mettere in parallelo detti primo e terzo riferimento di alta tensione (HV1, HV3) durante operazioni di verifica delle celle, ottenendo così un'unica sorgente di alta tensione equivalente che possiede una capacità di corrente superiore alle singole sorgenti e permette di velocizzare la carica di detto primo nodo circuitale (XI), riducendo in tal modo il settling rime di detto primo riferimento di tensione (VPCX) .
- 2. Architettura di memoria (15) secondo la rivendicazione 1, caratterizzata dal fatto di comprendere ulteriormente almeno un secondo blocco interruttore (SW2) inserito tra il terzo (X3) ed il secondo nodo circuitale (X2) e controllato mediante un secondo segnale di controllo (CTRL2) in maniera tale da mettere in parallelo detti secondo e terzo riferimento di alta tensione (HV2, HV3) durante operazioni di verifica delle celle, ottenendo così un'unica sorgente di alta tensione equivalente che possiede una capacità di corrente superiore alle singole sorgenti e permette di velocizzare la carica di detto secondo nodo circuitale (X2), riducendo in tal modo il settling time di detto secondo riferimento di tensione (VPCY).
- 3. Architettura di memoria (15) secondo la rivendicazione 2, caratterizzata dal fatto che detti primo e secondo blocco interruttore (SW1, SW2) comprendono rispettivi primi (MI, M3) e secondi transistori (M2, M4), inseriti, in serie tra loro, tra detti nodi circuitali (X1-X3, X3, X2) ed aventi i terminali dì gate collegati a rispettivi primi (HVSW1, HVSW3) e secondi interruttori ad alta tensione (HVSW2, HVSW4).
- 4. Architettura di memoria (15) secondo la rivendicazione 3, caratterizzata dal fatto che detti primi (HVSW1, HVSW3) e secondi interruttori ad alta tensione (HVSW2, HVSW4) sono collegati tra loro e ricevono detti segnali di controllo (CTRL1, CTRL2).
- 5. Architettura di memoria (15) secondo la rivendicazione 4, caratterizzata dal fatto che detti primi interruttori ad alta tensione (HVSW1, HVSW3) presentano rispettivi terminali di controllo collegati ai terminali di source di detti primi transistori (MI, M3).
- 6. Architettura di memoria (15) secondo la rivendicazione 4, caratterizzata dal fatto che detti secondi interruttori ad alta tensione (HVSW2, HVSW4) presentano rispettivi terminali di controllo collegati ai terminali di drain di detti secondi transistori (M2, M4).
- 7. Architettura di memoria (15) secondo la rivendicazione 1 e comprendente almeno un microcontrollore, caratterizzata dal fatto che detti segnali di controllo (CTRL1, CTRL2) vengono settati da detto microcontrollore durante operazioni di verifica di programmazione.
- 8. Architettura di memoria (15) secondo la rivendicazione 1, caratterizzata dal fatto che detti circuiti survoltori (16, 17, 18) utilizzati per generare i riferimenti di alta tensione (HV1, HV2, HV3) presentano lo stesso numero di stadi.
- 9. Metodo di generazione di riferimenti di tensione aventi ridotto valore di settling time e prodotti all'interno di una architettura di memoria comprendente le fasi di: - generare una pluralità di riferimenti di tensione survoltata (HV1, HV2, HV3) mediante una pluralità di circuiti survoltori (16, 17, 18); regolare detta pluralità di riferimenti di tensione survoltata (HV1, HV2, HV3) mediante una pluralità di regolatori (19, 20, 21) per ottenere una pluralità di riferimenti di tensione (VPCX, VPCY, VPD) necessari alle operazioni di programmazione, cancellazione e verifica di celle dell'architettura di memoria stessa caratterizzato dal fatto di prevedere ulteriormente le fasi di: mettere in parallelo almeno un primo ed un secondo riferimento di alta tensione (HV1-HV3) durante operazioni di verifica delle celle, ottenendo cosi un'unica sorgente di alta tensione equivalente che possiede una capacità di corrente superiore alle singole sorgenti e permette di ridurre il settling time di almeno uno (VPCX) di detta pluralità di riferimenti di tensione (VPCX, VCPY, VPD).
- 10. Metodo di generazione di riferimenti di tensione secondo la rivendicazione 9, caratterizzato dal fatto di mettere in parallelo a detto primo riferimento di alta tensione (HV1) un ulteriore riferimento di tensione (HV2) durante operazioni di verifica delle celle per ridurre il settling time di un altro (VCPY) di detta pluralità di riferimenti di tensione (VPCX, VCPY, VPD).
- 11. Metodo di generazione di riferimenti di tensione secondo la rivendicazione 9 o 10, caratterizzato dal fatto che dette fasi di messa in parallelo di riferimenti di tensione (HV1-HV3, HV1-HV2) vengono realizzate utilizzando opportuni blocchi interruttori (SW1, SW2) che collegano in parallelo nodi circuitali (XI, X2, X3) su cui sono generati detti riferimenti di alta tensione (HV1, HV2, HV3).
- 12. Dispositivo di memoria non volatile avente ridotto settling time dei riferimenti di decodifica di riga e di colonna (VPCX, VPCY) caratterizzato dal fatto di utilizzare il metodo di generazione di riferimento di tensione secondo una qualsiasi delle rivendicazioni 9-11, nelle operazioni di programmazione di tutti i bit di un settore prima di una operazione di cancellazione [program all zero] oppure di programmazione leggera di eventuali celle di memoria deplete a seguito dell'applicazione di impulsi di cancellazione ad un settore [softprogram].
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| IT (1) | IT1313226B1 (it) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3675457B2 (ja) * | 2003-06-19 | 2005-07-27 | セイコーエプソン株式会社 | 昇圧クロック生成回路及び半導体装置 |
| US7154785B2 (en) * | 2004-06-25 | 2006-12-26 | Micron Technology, Inc. | Charge pump circuitry having adjustable current outputs |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117794A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US5250854A (en) * | 1991-11-19 | 1993-10-05 | Integrated Device Technology, Inc. | Bitline pull-up circuit operable in a low-resistance test mode |
-
1999
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-
2000
- 2000-06-30 US US09/608,239 patent/US6392936B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6392936B1 (en) | 2002-05-21 |
| IT1313226B1 (it) | 2002-06-17 |
| ITMI991475A0 (it) | 1999-07-02 |
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