ITMI991130A1 - Metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore organizzati in matrici di memo - Google Patents
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Description
DESCRIZIONE
La presente invenzione fa riferimento ad un metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore organizzati in matrici di memoria.
Più specificatamente L invenzione si riferisce ad metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore comprendenti :
almeno una matrice di celle di memoria non volatili, ciascuna comprendente almeno un transistore MOS a gate flottante provvisto di un rispettivo elettrodo di gate e
- una circuiteria di controllo associata a detta matrice e comprendente transistori MOS provvisti di rispettivi elettrodi di gate, il metodo comprendendo almeno le seguenti fasi:
- realizzare i suddetti elettrodi di gate al di sopra del substrato.
L'invenzione riguarda in particolare, ma non esclusivamente, un metodo per realizzare spaziatori isolanti per celle di memoria di tipo EPROM o FLASH EPROM e la descrizione che segue è fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.
Arte nota
Come è ben noto, i dispositivi di memoria non volatili integrati su un substrato semiconduttore comprendono :
- matrici di celle di memoria ciascuna delle quali celle comprende almeno un transistore MOS a gate flottante e
una circuiteria di .controllo comprendente transistori MOS a logica veloce.
In modo noto, ogni transistore MOS a gate flottante comprende una regione di drain ed una regione di source, realizzate sul substrato del semiconduttore e separate da una regione di canale. Un elettrodo di gate flottante è realizzato al di sopra del substrato e separato dal substrato tramite un sottile strato di ossido di gate.
Un elettrodo di controllo è accoppiato capacitivamente all'elettrodo di gate flottante tramite uno strato dielettrico.
Notevoli sforzi sono stati fatti negli ultimi anni per ridurre sempre più le dimensioni dei dispositivi di memoria.
Attualmente, tali dispositivi vengono realizzati tramite processi in tecnologia submicrometrica.
In questi dispositivi vengono spesso previsti spaziatori isolanti sulle pareti laterali dei singoli elettrodi di gate formati al fine di realizzare le regioni di source/drain dei transistori presenti nel dispositivo di memoria con la tecnica di impiantazione di tipo LDD.
La formazione degli spaziatori isolanti è un fase di processo particolarmente critica per i dispositivi realizzati in tecnologia submicrometrica.
Tale fase prevede, infatti, dopo aver fonnato gli elettrodi di gate delle celle di memoria e dei transistori della circuiteria, la deposizione di uno strato di dielettrico su tutta la superficie del dispositivo di memoria .
Una successiva fase di attacco di questo strato di dielettrico viene effettuata per realizzare gli spaziatori isolanti sulle pareti laterali degli elettrodi di gate.
Un inconveniente legato alla deposizione di questo strato di dielettrico e dei successivi strati di ossido di riempimento tra elettrodi di gate attigui è la presenza di buchi nello strato realizzato.
Tali buchi si vengono a formare, più di frequente, negli interspazi che si trovano tra le celle della matrice di memoria dove gli elettrodi di gate sono piuttosto ravvicinati .
La presenza di questi buchi si verifica a causa delle difficoltà di riuscire a trovare dei dielettrici in grado di riempire questi interspazi che hanno un rapporto profondità-larghezza (aspect-ratio) sempre più elevato e che hanno le pareti laterali a contatto con gli elettrodi di gate con profili sempre più ripidi.
Questi buchi risultano essere ricettacolo di contaminazioni ed impurità provenienti dai i successivi passi di processo, e, nel caso di dispositivi di memoria, compromettono seriamente le prestazioni elettriche delle singole celle di memoria che li compongono.
Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un metodo che in una sola fase di processo consenta di riempire in maniera ottimale gli interspazi tra gli elettrodi di gate e nel contempo realizzi gli spaziatori isolanti della circuiteria e avente caratteristiche tali da consentire una protezione della porzione di substrato dove è realizzata la matrice di memoria superando gli inconvenienti che tuttora limitano i processi dell'arte nota.
Sommario dell'invenzione
L'idea di soluzione che sta alla base della presente invenzione è quella di prevedere nel flusso di processo standard per realizzare matrici di memoria non volatile, alla fine delle fasi che portano alla formazione degli elettrodi di gate, la deposizione di un primo strato di dielettrico, a cui viene fatta seguire una fase di attacco di questo primo strato dielettrico per la realizzazione degli spaziatori isolanti in matrice, la deposizione di un secondo strato a cui viene fatta seguire una fase di attacco di questo secondo strato dielettrico per la realizzazione degli spaziatori isolanti nella circuiteria.
Vantaggiosamente il secondo strato di dielettrico è più sottile del primo strato di dielettrico.
Sulla base di tale idea di soluzione il problema tecnico è risolto da un metodo del tipo precedentemente indicato e comprendente le seguenti fasi:
depositare un primo strato di dielettrico su tutta la superficie esposta;
- effettuare una fase di attacco di detto primo strato di dielettrico per realizzare spaziatori isolanti sulle pareti laterali degli elettrodi di gate delle celle della matrice;
- depositare un secondo strato di dielettrico su tutta la superficie esposta;
- formare uno strato protettivo sulla matrice di memoria;
- effettuare una ulteriore fase di attacco del secondo strato di dielettrico per realizzare spaziatori isolanti sulle pareti laterali degli elettrodi di gate dei transistori della circuiteria.
Le caratteristiche ed i vantaggi del procedimento secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un sua forma di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
- le figure da 1 a 10 mostrano rispettive viste in sezione verticale e in scala ingrandita di una porzione di un substrato semiconduttore nell'evoluzione di un metodo di fabbricazione secondo l'invenzione.
Descrizione dettagliata
Con riferimento a tali figure, viene descritto un metodo migliorato realizzare dispositivi elettronici integrati su un substrato semiconduttore, in particolare dispostivi di memoria EPROM e FLASH EPROM.
Le figure rappresentano sezioni verticali e in scala ingrandita di porzioni, non necessariamente adiacenti, di un substrato semiconduttore sul quale vengono realizzati i dispositivi di memoria secondo l'invenzione.
Nella descrizione che segue alcune fasi di processo non verranno descritte in grande dettaglio allo scopo di non sovraccaricare troppo la descrizione con elementi di secondaria importanza e già noti o conosciuti al tecnico esperto del ramo.
In modo noto, la prima fase del processo di fabbricazione di dispositivo di memoria EPROM o FLASH EPROM prevede la formazione delle aree attive 8 di tutti gli elementi attivi quali i transistori MOS a gate flottante 3b della matrice di celle e i transistori 3a della circuiteria.
La definizione delle aree attive 8, isolate tra loro da regioni di isolamento formate da ossido di campo 9, avviene con modalità note nella tecnica.
Successivamente alla definizione delle aree attive 8 si può procedere con la crescita di uno strato di ossido di gate 10 per la realizzazione dei transistori 3a, 3b.
Come mostrato in figura 3, viene quindi deposto un primo strato conduttore 11, ad esempio polisilicio.
Una prima maschera di materiale fotosensibile, ad esempio resist, per la definizione del primo strato di polisilicio 11 e conosciuta dagli esperti del ramo come maschera di POLY1, viene utilizzata per definire elettrodi di gate flottante 4a delle celle di memoria.
Tramite una convenzionale fase fotolitografica si procede ad un attacco dello strato di polisilicio non protetto dalla maschera di POLY1.
Rimossa la maschera P0LY1, viene quindi deposto uno strato di dielettrico intermedio 12 ad esempio ONO (Oxide-Nitride- Oxide).
Una seconda maschera di materiale fotosensibile, ad esempio resist, conosciuta dagli esperti del ramo come maschera di MATRIX, viene utilizzata per mascherare la porzione di semiconduttore dove viene realizzata la matrice di memoria.
Tramite una convenzionale fase fotolitografica si procede ad un attacco del primo strato di polisilicio 11 e di dielettrico intermedio 12, non protetto dalla maschera di MATRIX, fino a riportare alla luce lo strato di ossido di gate 10 nella porzione di semiconduttore circuiteria dove viene realizzata la matrice.
Viene deposto su tutto il substrato un secondo strato conduttivo 5, ad esempio polisilicio.
A questo punto del processo di fabbricazione si procede con la definizione degli elettrodi di controllo 4b e delle word line WL della matrice di celle che pilotano gli elettrodi di controllo di celle di memoria appartenente ad una stessa colonna della matrice.
Una terza maschera di materiale fotosensibile, ad esempio resist, per la definizione del secondo strato di polisilicio 5, e conosciuta dagli esperti del ramo come maschera di attacco autoallineato, viene utilizzata per la definizione delle word line WL e le celle di della matrice di celle.
Tramite una convenzionale fase fotolitografica si procede ad un attacco del secondo strato di polisilicio 5 non protetto dalla maschera di attacco autoallineato.
A questo punto risultano cosi formati gli elettrodi di gate flottante 4 delle celle della matrice di memoria e gli elettrodi di gate 40 della circuiteria.
Secondo l'invenzione, il processo prevede ora la deposizione su tutta la superficie del substrato di un primo strato dielettrico 6. Per esempio, in una forma preferita di realizzazione, tale,strato di dielettrico 6 può essere ossido, ad esempio, tetratilortosilano (TEOS).
In una forma di realizzazione particolarmente vantaggiosa lo spessore dello strato di dielettrico è indicativamente 2000 À, sufficiente a isolare tra loro gli elettrodi di gate 4, 40 associati alle celle di memoria e dei transistori della circuiteria.
Come mostrato in figura 7, se gli elettrodi di gate 4 sono molto ravvicinati, nelle realizzazione di tipo noto lo strato di ossido 6 può presentate dei buchi 10.
Secondo l'invenzione lo strato di dielettrico 6 viene attaccato.
Risultano così realizzati spaziatori isolanti 8 sulle pareti laterali degli elettrodi 4 delle celle della matrice.
Durante questa fase di attacco di questo primo strato di dielettrico 6, spaziatori isolanti provvisori 14a risultano anche formati sulle pareti laterali degli elettrodi 40 della circuiteria.
Questi spaziatori isolanti provvisori 14a vengono poi completati nelle fasi successive del processo.
Alla fine di questa fase di attacco gli elettrodi 4 di gate della matrice di memoria, gli elettrodi 40 di gate della circuiteria ed il substrato in matrice esterno agli spaziatori isolanti 8 affiorano dallo strato di dielettrico.
Questo attacco del primo strato dielettrico 6 è realizzato, ad esempio, attraverso un etch-back mediante attacco dry.
Successivamente, viene depositato un secondo strato dielettrico 7 su tutta al superficie esposta.
Questo secondo strato dielettrico 7 può essere ossido, ad esempio, tetratilortosilano (TEOS).
Vantaggiosamente, questo secondo strato dielettrico 7 può essere più sottile del primo strato 6.
Nulla vieta che questo secondo strato dielettrico 7 sia più spesso del primo strato 6, secondo il tipo di applicazione in cui il processo secondo l'invenzione è realizzato .
Alternativamente, questo secondo strato di dielettrico viene deposto con la tecnica di deposizione chimica in fase di vapore ad alta densità di plasma (HDPCVD High Density Plasma Chemical Vapor Deposition) o la tecnica di deposizione chimica in fase di vapore a pressione subatmosferica {SACVD sub Atmospherie Chemical Vapor Deposition) .
Una ulteriore maschera 13 viene utilizzata per proteggere la porzione di semiconduttore dove viene realizzata la matrice di memoria.
Vantaggiosamente, questa maschera 13 è la maschera MATRIX .
A questo punto, il metodo secondo l'invenzione prevede un attacco del secondo strato dielettrico 7, in particolare, attraverso un etch-back mediante attacco dry.
La presenza della maschera sulla matrice di memoria fa si che questo attacco abbia effetto solo sulla circuiteria .
In questo modo vengono formati spaziatori isolanti 14 sulle pareti laterali degli elettrodi della circuiteria.
In conclusione, il metodo secondo l'invenzione consente di avere in matrice una distribuzione del primo strato dielettrico che agevola la deposizione dei successivi strati premetal evitando la formazione dei buchi 10.
Inoltre il metodo secondo l'invenzione è particolarmente vantaggioso in quei processi in cui è necessario effettuare la siliciurizzazione dei transistori 3a della circuiteria.
Infatti la presenza della maschera 13 sulla matrice consente di evitare la siliciurizzazione della matrice senza ulteriori fasi di processo.
Il processo può quindi continuare, in modo noto, con la deposizione di un metallo di transizione, ad esempio uno strato di titanio, che viene poi sottoposto ad un processo termico per farlo reagire selettivamente con gli elettrodi di gate dei transitori della circuiteria per dare luogo ad uno strato di siliciuro, ad esempio, di titanio.
Claims (9)
- RIVENDICAZIONI 1. Metodo migliorato per fabbricare dispositivi di memoria non volatili integrati su un substrato semiconduttore (2) comprendenti: - almeno una matrice di celle dì memoria non volatili, ciascuna comprendente almeno un transistore (3b) MOS a gate flottante provvisto di un rispettivo elettrodo di gate (4) e - una circuiteria di controllo associata a detta matrice e comprendente transistori MOS (3a) provvisti di rispettivi elettrodi (40) di gate, il metodo comprendendo almeno le seguenti fasi: - realizzare i suddetti elettrodi di gate (4, 40) al di sopra del substrato (2); caratterizzato dal fatto di comprendere le seguenti fasi: - depositare un primo strato di dielettrico (6) su tutta la superficie esposta; - effettuare una fase di attacco di detto primo strato di dielettrico (6) per realizzare spaziatori isolanti (8) sulle pareti laterali degli elettrodi di gate (4) delle celle della matrice; - depositare un secondo strato di dielettrico (7) su tutta la superficie esposta; - formare uno strato protettivo (13) sulla matrice di memoria; effettuare una ulteriore fase di attacco del secondo strato di dielettrico (7) per realizzare spaziatori isolanti sulle pareti laterali degli elettrodi di gate (40) dei transistori della circuiteria.
- 2 . Metodo secondo la rivendicazione 1 caratterizzato dal fatto che detto secondo strato dielettrico (7) è più sottile di detto primo strato di dielettrico (6).
- 3. Metodo secondo la rivendicazione 2 caratterizzato dal fatto di comprendere l'ulteriore fase di : deposizione di un metallo di transizione sui transistori (3a) della circuiteria; - sottoporre il metallo di transizione ad un processo termico per farlo reagire selettivamente con gli elettrodi di gate (40) dei transitori della circuiteria per dare luogo ad uno strato di siliciuro.
- 4. Metodo secondo la rivendicazione 2 caratterizzato dal fatto che il primo strato (6) di dielettrico è TEOS.
- 5. Metodo secondo la rivendicazione 4 caratterizzato dal fatto che detto strato di TEOS è spesso circa 2000 À.
- 6. Metodo secondo la rivendicazione 2 caratterizzato dal fatto che l'attacco del primo strato (6) è realizzato attraverso un etch-back mediante attacco dry.
- 7. Metodo secondo la rivendicazione 2 caratterizzato dal fatto che il secondo strato di dielettrico (7) è ossido.
- 8. Metodo secondo la rivendicazione 2 caratterizzato dal fatto che l'attacco del secondo strato (7) è realizzato attraverso un etch-back mediante attacco dry.
- 9. Metodo secondo la rivendicazione 2 caratterizzato dal fatto che lo strato protettivo (13) è realizzato con una maschera (MATRIX).
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