FR3135827A1 - Transistor - Google Patents

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Siddhartha DHAR
Stephane Monfray
Alain FLEURY
Franck Julien
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STMicroelectronics Rousset SAS
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STMicroelectronics Crolles 2 SAS
STMicroelectronics Rousset SAS
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Abstract

Transistor La présente description concerne un transistor (10) comportant, sur une couche semiconductrice (11), un empilement d'un isolant de grille (13) et d'une grille conductrice (17), dans lequel l'épaisseur de l'isolant de grille est variable dans la direction de la longueur du transistor, l'isolant de grille (13) comprenant une première région présentant une première épaisseur (e1) en vis-à-vis d'une région centrale de la grille conductrice, et une deuxième région présentant une deuxième épaisseur (e2), supérieure à la première épaisseur en vis-à-vis des bords de la grille. Figure pour l'abrégé : Fig. 1D

Description

Transistor
La présente description concerne de façon générale les composants électroniques et plus particulièrement les transistors à effet de champ de type MOSFET (de l'anglais "Metal Oxide Semiconductor Field Effect Transistor" – transistor à effet de champ métal oxyde semiconducteur).
Les transistors de type MOSFET sont des transistor à effet de champ comprenant une grille conductrice, par exemple métallique, électriquement isolée d’un substrat semiconducteur par une couche diélectrique appelée isolant de grille.
Diverses réalisations de transistors MOSFET ont déjà été proposées.
Il serait souhaitable de pallier au moins en partie certains inconvénients des réalisations connues de transistors MOSFET.
On s’intéresse ici plus particulièrement à l’amélioration des performances électriques de transistors MOSFET destinés à des applications de commutation de signaux radiofréquence (RF), aussi appelés commutateurs RF.
Pour cela, un mode de réalisation prévoit un transistor comportant, sur une couche semiconductrice, un empilement d'un isolant de grille et d'une grille conductrice, dans lequel l'épaisseur de l'isolant de grille est variable dans la direction de la longueur du transistor, l'isolant de grille comprenant une première région présentant une première épaisseur en vis-à-vis d'une région centrale de la grille conductrice, et une deuxième région présentant une deuxième épaisseur, supérieure à la première épaisseur en vis-à-vis des bords de la grille.
Selon un mode de réalisation, l'épaisseur de l'isolant de grille varie de façon progressive entre les première et deuxième régions.
Selon un mode de réalisation, l'isolant de grille présente une marche entre les première et deuxième régions.
Selon un mode de réalisation, la première région s'étend sur une longueur comprise entre 110 nm et 130 nm.
Selon un mode de réalisation, la deuxième région est divisée en deux parties situées de part et d'autre de la première région, chacune des parties de la deuxième région s'étendant sur une longueur comprise entre 10 nm et 30 nm.
Selon un mode de réalisation, la différence entre la première épaisseur et la deuxième épaisseur est supérieure ou égale à 2 nm.
Selon un mode de réalisation, la grille conductrice est revêtue, sur ses flancs, d'une couche d'oxyde.
Un autre mode de réalisation prévoit un commutateur radiofréquence comportant un transistor tel que décrit ci-avant.
Encore un autre mode de réalisation prévoit un circuit intégré comprenant un premier transistor tel que décrit ci-avant, un deuxième transistor comprenant une couche d’isolant de grille d’épaisseur constante égale à la première épaisseur et un troisième transistor comprenant une couche d’isolant de grille d’épaisseur constante égale à la deuxième épaisseur.
Encore un autre mode de réalisation prévoit un procédé de fabrication d'un transistor tel que décrit ci-avant, comprenant les étapes successives suivantes :
  1. dépôt d'une couche d'isolant de grille d'épaisseur e1 sur une face supérieure d'une couche semiconductrice ;
  2. formation d'une grille conductrice sur et en contact avec une partie de la couche d'isolant de grille ; et
  3. oxydation thermique de la couche d'isolant de grille de sorte que la couche d'isolant de grille atteigne une épaisseur e2 supérieure à e1 en vis-à-vis des bords de la grille conductrice et qu'elle reste à la première épaisseur en vis-à-vis du centre de la grille conductrice.
Selon un mode de réalisation, le procédé comprend les étapes successives suivantes :
  1. formation d'une première couche d’isolant de grille d’épaisseur e3 sur une face supérieure d'une couche semiconductrice ;
  2. retrait localisé de la première couche d'isolant de grille dans la première région sur une bande de largeur L1 ;
  3. formation d'une couche d'isolant de grille d’épaisseur e4 inférieure à e3 sur la face supérieure de la couche semiconductrice dans la première région ; et
  4. formation d'une grille conductrice en vis à vis d’une bande de largeur L supérieure à L1 comprenant ladite bande de largeur L1.
Selon un mode de réalisation, le procédé comprend en outre la formation simultanée :
- d’un premier transistor supplémentaire comprenant une couche d’isolant de grille d’épaisseur e4 constante dans la direction de la longueur de canal du transistor ; et
- d’un deuxième transistor supplémentaire comprenant une couche d’isolant de grille d’épaisseur e3 constante dans la direction de la longueur de canal du transistor.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la , la , la et la sont des vues en coupe, illustrant de façon partielle et schématique, des étapes successives d'un exemple d’un procédé de fabrication d'un transistor selon un premier mode de réalisation ;
la , la , la , la , la et la sont des vues en coupe, illustrant de façon partielle et schématique, des étapes successives d'un exemple d’un procédé de fabrication d'un transistor selon un deuxième mode de réalisation ;
la illustre une variante de mise en oeuvre du procédé selon le deuxième mode de réalisation.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les diverses applications que peuvent avoir les transistors décrits n’ont pas été détaillées.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La , la , la et la , sont des vues en coupe, illustrant de façon partielle et schématique, des étapes successives d'un exemple de procédé de fabrication d'un transistor de type MOSFET 10 selon un premier mode de réalisation.
La représente, plus particulièrement une structure comportant une couche semiconductrice 11 surmontée d'une couche diélectrique 13 aussi appelée couche d’isolant de grille. La structure de la comprend en outre une couche conductrice 17, aussi appelée couche de grille, sur la couche d’isolant de grille 13. A titre d'exemple, la structure comprend une couche isolante enterrée 15, sous la couche semiconductrice 11. Les couches 11 et 15 correspondent par exemple à un empilement de type SOI (de l’anglais « Semiconductor On Insulator » - semiconducteur sur isolant).
A titre d'exemple, en , la couche d’isolant de grille 13 est sur et en contact avec la couche semiconductrice 11 et la couche de grille conductrice 17 est sur et en contact avec la couche isolante 13. La couche semiconductrice 11 est par exemple sur et en contact avec la couche isolante enterrée 15.
A titre d'exemple, la couche de grille conductrice 17 est surmontée par une couche 19. A titre d'exemple, la couche 19 correspond à une couche de masquage pour une étape de gravure qui sera détaillée en relation avec la . La couche 19 est, par exemple, une résine. En , la couche de masquage 19 forme un bloc dont les dimensions, en vue de dessus, correspondent aux dimensions finales souhaitées pour la grille du transistor 10.
La couche semiconductrice 11 est par exemple en silicium, par exemple en silicium monocristallin. La couche semiconductrice 11 a par exemple une épaisseur comprise entre 10 nm et 500 nm, par exemple entre 50 nm et 200 nm, par exemple de l'ordre de 60 nm ou de l'ordre de 160 nm.
A titre d'exemple, la couche d’isolant de grille 13 est en dioxyde de silicium (SiO2) et a, par exemple, dans la structure illustrée en , une épaisseur e1 comprise entre 1 nm et 10 nm, par exemple, comprise entre 2 nm et 6 nm, par exemple de l'ordre de 5 nm.
A titre d'exemple, la couche d'oxyde enterrée 15 est en oxyde, par exemple en dioxyde de silicium (SiO2). La couche isolante enterrée 15 a par exemple une épaisseur comprise entre 100 nm et 400 nm, par exemple entre 100 nm et 250 nm, par exemple de l'ordre de 200 nm.
A titre d'exemple, la couche de grille conductrice 17 est en silicium polycristallin dopé. La couche 17 a, par exemple une épaisseur comprise entre 30 nm et 300 nm, par exemple comprise entre 50 nm et 100 nm, par exemple comprise entre 80 nm et 90 nm.
En pratique, la structure illustrée en peut être portée par un substrat de support, non représenté, par exemple en un matériau semiconducteur, par exemple en silicium. La couche isolante enterrée 15 est par exemple sur et en contact avec une face supérieure du substrat de support.
La correspond à une structure obtenue à l'issue d'une étape de gravure de la couche de grille conductrice 17 de la structure illustrée en . Lors de cette étape, la couche de grille conductrice 17 est gravée de sorte que seule la partie de la couche de grille 17 située sous la couche de masquage 19 subsiste, les parties de la couche de grille conductrice 17 non recouvertes par la couche de masquage 19 étant retirées. A titre d'exemple, le procédé de gravure utilisé grave le matériau conducteur de grille sélectivement par rapport au matériau de la couche d’isolant de grille 13. La couche d'isolant de grille 13 joue alors un rôle de barrière à la gravure de sorte que la gravure s’interrompt sur la face supérieure de la couche 13. A l'issue de cette étape, la partie non gravée de la couche 17 forme la grille conductrice du transistor 10. A titre d'exemple, à l'issue de cette étape de gravure, la grille conductrice 17 a une longueur (définissant la longueur de canal du transistor – c’est à dire la distance source–drain) comprise entre 50 nm et 300 nm, par exemple comprise entre 100 nm et 200 nm, par exemple de l'ordre de 140 nm. La grille conductrice 17 a par exemple une largeur (définissant la largeur de canal du transistor) comprise entre 1 µm et 10 µm, par exemple de l'ordre de 5 µm.
La correspond à une structure obtenue à l'issue d'une étape d'oxydation thermique de la structure illustrée en .
Lors de cette étape, la structure illustrée en subit une oxydation. Ainsi, la couche d'isolant de grille 13 s'épaissit dans les régions où elle n'est pas recouverte par la grille conductrice 17. La couche d'isolant de grille 13 s'épaissit en outre, lors de cette étape, entre la grille conductrice 17 et la couche semiconductrice 11 dans des régions situées au bord de la grille conductrice 17. L’épaisseur de la couche d’isolant de grille 13 reste en revanche inchangée en vis à vis d’une partie ou région centrale de la grille conductrice 17, protégée de l’oxydation par la grille 17. Toujours lors de cette étape, une couche d'oxyde 130 est, par exemple, formée, sur les bords latéraux de la grille conductrice 17.
A titre d'exemple, la couche d'isolant de grille 13 est localement épaissie de 1 nm à 10 nm, par exemple de 2 nm à 4 nm, dans les régions où elle n’est pas recouverte par la grille conductrice 17. Ainsi, à l'issue de l'étape d'oxydation thermique, la couche d'isolant de grille 13 a une épaisseur e2 supérieure à e1, par exemple comprise entre 1 nm et 15 nm, par exemple comprise entre 3 nm et 8 nm, par exemple de l'ordre de 7 nm, dans les régions où elle n'est pas recouverte par la grille conductrice 17.
A titre d'exemple, entre la grille conductrice 17 et la couche semiconductrice 11, dans des régions situées au voisinage du bord de la grille conductrice 17, la couche d'isolant de grille 13 a une épaisseur décroissante à partir du flanc latéral de la grille conductrice 17 en direction du centre de la grille conductrice 17. Plus particulièrement, l’épaisseur de la couche d’isolant de grille décroit de façon sensiblement continue de l’épaisseur e2 jusqu’à l’épaisseur e1, depuis les bords de la grille conductrice 17 jusqu’à une partie ou région centrale de la grille conductrice, dans la direction de la longueur de canal du transistor.
A titre d'exemple, l'étape d'oxydation thermique est réalisée à une température comprise entre 300 °C et 1200 °C, par exemple comprise entre 500 °C et 1000 °C, par exemple de l'ordre de 900 °C. A titre d'exemple, l'étape d'oxydation est réalisée pendant une durée comprise entre 1 s et 2 min, par exemple comprise entre 20 s et 1 min, par exemple de l'ordre de 35 s. A titre d'exemple, l'étape d'oxydation thermique est réalisée sous vapeur d'eau.
La représente un exemple de du transistor 10 obtenu à l'issu du procédé de fabrication.
Le transistor 10 comprend, par exemple, une région de source 21 et une région de drain 23 formées dans la couche semiconductrice 11. Les régions de source 21 et de drain 23 sont, par exemple, séparées latéralement l’une de l’autre par une région de corps (body). Une partie supérieure de la région de corps constitue la région de formation de canal 24 du transistor 10. La grille conductrice 17 est située au-dessus de la région de formation de canal 24.
A titre d'exemple, les régions de source 21, de drain 23 et de corps affleurent la face supérieure de la couche semiconductrice 11.
Le transistor 10 est, par exemple, un transistor MOS à canal N (NMOS) c'est-à-dire un transistor dont les régions de source 21 et de drain 23 sont dopées de type N, par exemple dopées d'atomes de bore, alors que la région de corps est dopée de type P, par exemple dopée d'atomes d'arsenic ou de phosphore.
En variante, le transistor 10 est, par exemple, un transistor MOS à canal P (PMOS) c'est-à-dire un transistor dont les régions de source 21 et de drain 23 sont dopées de type P, par exemple dopées d'atomes d'arsenic ou de phosphore, alors que la région de corps est dopée de type N, par exemple dopée d'atomes de bore.
A titre d'exemple, le transistor 10 comprend des espaceurs isolants 25, 27 pouvant revêtir les flancs de la grille 17 et les flancs de l'isolant de grille 13. Les espaceurs isolants 25 sont, par exemple, en nitrure de silicium (Si3N4) et les espaceurs isolants 27 sont, par exemple, en nitrure de silicium (Si3N4).
Le transistor 10 peut être entouré latéralement par une tranchée isolante non représentée, par exemple de type STI (de l'anglais "Shallow Trench Isolation" – tranchée d’isolation peu profonde). La tranchée isolante forme ainsi un anneau autour du transistor 10. La tranchée isolante s'étend, par exemple, verticalement à travers la couche semiconductrice 11 jusqu'à atteindre la couche isolante enterrée 15. La tranchée isolante permet d'isoler électriquement le transistor 10 d’autres composants (non visibles sur la figure) du dispositif.
Dans cet exemple, l'épaisseur de la couche d'isolant de grille 13 augmente graduellement à partir du vis-à-vis d’une partie ou région centrale de la grille conductrice 17l vers les bords latéraux de la grille.
L'épaisseur de la couche d'isolant de grille 13 et plus particulièrement, son évolution graduelle est, par exemple contrôlée par la température et/ou la pression et/ou le temps de l'étape d'oxydation thermique décrite en relation avec la .
A l'issue de l'étape d'oxydation thermique décrite en relation avec la et dans le but d'obtenir le transistor illustré en , des régions de source 21 et drain 23 sont implantées dans la couche semiconductrice 11, des espaceurs isolants 25, 27 sont formés de part et d'autre de la grille conductrice 17, la couche de masque 19 est retirée.
Un avantage du mode de réalisation décrit en relation avec les figures 1A à 1D résulte de l’épaisseur variable, décroissante en direction de la partie centrale de la grille, de la couche d’isolante de grille 13 du transistor. La prévision d’un isolant de grille relativement épais (épaisseur e2) sous une partie périphérique de la grille 17 permet de réduire la capacité parasite COFF, à l’état bloqué, du transistor, entre la couche semiconductrice 11 et la grille 17. Le maintien d’une épaisseur relativement faible de l’isolant de grille (épaisseur e1) sous une partie centrale de la grille 17 permet en revanche de diminuer ou de ne pas augmenter de façon significative la résistance RON à l’état passant du transistor. On peut ainsi obtenir un compromis RON/COFF particulièrement intéressant, notamment pour des applications de commutation de signaux RF. Les transistors 10 sont avantageusement des commutateurs RF, par exemple destinés à fonctionner à des fréquences comprises entre 3 kHz et 300 GHz, par exemple entre 100 MHz et 10 GHz, par exemple de l'ordre du GHz.
La , la , la , la , la et la sont des vues en coupe, illustrant de façon partielle et schématique, des étapes successives d'un exemple de procédé de fabrication d'un transistor 50 ou 51 selon un deuxième mode de réalisation.
La illustre, plus particulièrement une structure comprenant une couche semiconductrice 11 sur et en contact avec une couche d'oxyde enterrée 15. Les couches 11 et 15 de la sont, par exemple identiques aux couches 11 et 15 illustrées en .
Les tranchées 31 sont par exemple formées dans la couche semiconductrice 11 et s'étendent, par exemple de la face supérieure de la couche semiconductrice 11 à sa face inférieure dans l'orientation de la . A titre d'exemple, les tranchées 31 sont formées par gravure ou par sciage.
A l'issue de leurs formations, les tranchées 31 sont, par exemple, remplies d'un isolant, par exemple, en un même matériau que la couche 15, par exemple en dioxyde de silicium.
Les tranchées 31, débouchant dans la couche d'oxyde enterrée 15, délimitent dans la couche semiconductrice 11 des caissons destinés à comprendre des transistors de différents types. En , deux tranchées 31 sont représentées de sorte que la structure illustrée est divisée en trois zones ou caissons 33a, 33b et 33c. En pratique, à l'échelle d'une plaquette semiconductrice, la structure peut comprendre un nombre de tranchées 31 différent de deux.
Bien que cela ne soit pas illustré en et similairement à ce qui a été décrit en relation avec la , la structure illustrée en peut être portée sur un substrat support.
Dans ce mode de réalisation, on propose de tirer profit du fait que, sur une unique plaquette semiconductrice, plusieurs types de transistors peuvent être réalisés simultanément. En effet, au sein d'une même plaquette semiconductrice, il est possible de réaliser simultanément des transistors dits GO1 dont l'épaisseur de l'isolant de grille est relativement faible (par exemple de l'ordre de 2 nm) et des transistors dits G02 dont l'épaisseur de l'isolant de grille est relativement élevée (c'est-à-dire supérieure à l’épaisseur d’isolant de grille des transistors GO1, par exemple de l'ordre de 5 nm).
Dans le procédé de fabrication illustré en figures 2A à 2F, on propose de réaliser simultanément des transistor GO1, des transistors GO2 et des transistors 50 dans lequel l'épaisseur de l'isolant de grille 13 n'est pas constante dans la direction de la longueur de canal du transistor. En , la zone 33a correspond à la zone dans laquelle des transistors GO1 sont formés, la zone 33b correspond à la zone dans laquelle des transistors GO2 sont formés et la zone 33c correspond à une zone dans laquelle des transistors 50 sont formés.
La illustre une structure obtenue à l'issue d'une étape de formation d'une première couche d'isolant de grille 131 sur la face supérieure de la couche semiconductrice 11. A titre d'exemple, la couche d'isolant de grille 131 est formée par oxydation de la face supérieure de la couche 11. La couche d'isolant de grille 131 s’étend, par exemple, de façon continue et avec une épaisseur sensiblement uniforme sur toute la surface supérieure de la couche semiconductrice 11.
A l'issue de cette étape, la couche d'isolant de grille 131 présente une épaisseur e3, par exemple comprise entre 2 nm et 10 nm, par exemple comprise entre 2 nm et 4 nm.
A titre d'exemple, la couche 131 est en le même matériau que la couche 13 de la , par exemple de l’oxyde de silicium.
La illustre une structure obtenue à l'issue d'une étape de retrait partiel de la couche 131 de la structure illustrée en .
A l'issue de l'étape de formation de la couche 131, celle-ci est retirée localement, par exemple par photolithographie et gravure pour former des ouvertures dans la couche 131. Plus précisément, dans cet exemple, la couche 131 est retirée sur toute la surface de la zone 33a. Lors de cette même étape, la couche 131 est en outre retirée sur une partie de la surface de la zone 33c, dans une bande de largeur L1 inférieure à la longueur de canal du futur transistor 50, ladite bande s’étendant en vis à vis d’une partie ou région centrale de la région de canal du transistor, sur une longueur sensiblement égale à la largeur de canal du transistor. A titre d'exemple, la largeur L1 est comprise entre 50 nm et 300 nm, par exemple comprise entre 70 nm et 150 nm, par exemple comprise entre 110 nm et 130 nm.
La illustre une structure obtenue à l'issue d'une étape de formation d'une deuxième couche d'isolant de grille 132 sur la face supérieure de la structure illustrée en uniquement en vis-à-vis des ouvertures formées dans la couche 131. La couche 132 est par exemple formée par oxydation de la face supérieure de la structure de la .
Lors de cette étape, la couche 132 est, par exemple formée avec une épaisseur e4 inférieure à l’épaisseur e3 de la couche 131. A titre d'exemple, l'épaisseur e4 est comprise entre 1 nm et 10 nm, par exemple comprise entre 2 nm et 6 nm, par exemple, de l'ordre de 2 nm.
A titre d’exemple, la couche 132 croît uniquement en vis à vis des régions dans lesquelles la couche 131 a préalablement été retirée lors de l’étape de la . Ainsi, dans cet exemple, à cette étape, l'épaisseur de la couche 131 reste sensiblement inchangée.
La première couche d'isolant de grille 131 et la deuxième couche d'isolant de grille 132 correspondent à différentes parties de la couche d'isolant de grille 13.
A l'issue de cette étape, la couche d'isolant de grille 13 a :
- dans la zone 33a, une épaisseur correspondant à l'épaisseur e4 ;
- dans la zone 33b, une épaisseur correspondant à une épaisseur e3 ; et
- dans la zone 33c, une épaisseur correspondant à l'épaisseur e3 sauf sur la longueur L1 où elle correspond à l'épaisseur e4.
Les épaisseurs e4 et e3 correspondent respectivement à l’épaisseur d’isolant de grille des transistors GO1, et à l’épaisseur d’isolant de grille des transistors GO2.
La illustre une structure obtenue à l'issue d'une étape de formation de grilles 17 des transistors GO1, GO2 et 50.
Lors de cette étape, une grille conductrice 17 est formée dans chacune des trois zones 33a, 33b, 33c. La formation des grilles conductrices 17 est par exemple, réalisée par un dépôt pleine plaque d'une couche de grille conductrice similaire à la couche 17 illustrée en , suivi d'un retrait localisé de celle-ci, par exemple par photolithographie et gravure.
A titre d'exemple, les grilles conductrices 17 sont déposées de façon conforme, c'est-à-dire que, dans la zone 33c, on retrouve à la surface de la grille conductrice 17 une marche correspondant à la marche formée dans l'épaisseur de l'isolant de grille 13.
A titre d'exemple, les grilles conductrices sont formées sur et en contact avec la couche d'isolant de grille 13. Les grilles conductrices 17 ont, par exemple une épaisseur comprise entre 30 nm et 300 nm, par exemple comprise entre 50 nm et 200 nm, par exemple de l'ordre de 60 nm ou 160 nm.
A titre d'exemple, la grille conductrice 17 s'étend, dans la zone 33c, sur une longueur L supérieure à L1, par exemple comprise entre 50 nm et 300 nm, par exemple comprise entre 100 nm et 200 nm, par exemple de l'ordre de 140 nm. La grille conductrice 17 s'étend par exemple, dans la zone 33b, sur la même longueur L que dans la zone 33c. A titre d'exemple, la grille conductrice 17 s'étend, dans la zone 33a sur une longueur inférieure à la longueur L, par exemple comprise entre 5 nm et 100 nm, par exemple comprise entre 10 nm et 50 nm, par exemple de l'ordre de 13 nm.
A titre d'exemple, la formation des grilles conductrices 17 est suivie d'une étape de gravure de la couche d'isolant de grille 13 en dehors du vis à vis des grilles conductrices 17. Lors de cette étape, les portions de couche d'isolant de grille 13 situées hors du vis-à-vis des grilles conductrices sont retirées.
A l'issue de ces étapes, dans la troisième zone 33c la couche d'isolant de grille 13 a une épaisseur e4 dans une région en vis-à-vis d’une partie ou région centrale de la grille conductrice 17, sur la largeur L1, et a une épaisseur e3 en vis à vis d’une partie périphérique de la grille conductrice 17, c'est-à-dire en vis-à-vis des bords de la grille conductrice 17. L’axe central longitudinal de la bande de largeur L1 est par exemple aligné verticalement avec l’axe central de la grille 17. Ainsi, l'isolant de grille a une épaisseur e3 de part et d'autre du vis-à-vis du centre de la grille conductrice 17 sur une longueur L2 égale à la moitié de la différence L-L1.
A titre d'exemple, la longueur L2 est comprise entre 5 nm et 150 nm, par exemple comprise entre 5 nm et 30 nm, par exemple comprise entre 10 nm et 30 nm.
La correspond à une structure obtenue à l'issue d'étapes de formation d'espaceurs isolants 35 de part et d'autre des grilles conductrices 17 dans chacune des zones 33a, 33b et 33c et de formation de régions de source et drain 21, 23 dans la couche semiconductrice 11 de la structure illustrée en .
A titre d'exemple, chaque grille conductrice est recouverte, sur ses flancs latéraux, par les espaceurs 35.
A titre d'exemple, les espaceurs 35 sont similaires à l'association des espaceurs 25 et 27 décrits en relation avec la . Plus particulièrement, dans chacune des trois zones 33a, 33b et 33c, une région de source 21a, 21b et 21c et une région de drain 23a, 23b et 23c sont implantées dans la couche semiconductrice 11.
Les concentrations en éléments dopant dans la région de source 21a et dans la région de drain 23a des transistors de type GO2 peuvent être différentes des concentrations en éléments dopant respectivement dans la région de source 21b et dans la région de drain 23b des transistors de type GO1.
Les concentrations en éléments dopant dans la région de source 21c et dans la région de drain 23c correspondent, de préférence aux concentrations en éléments dopants respectivement dans la région de source 21b et dans la région de drain 23b des transistors de type GO2 ou aux concentrations en éléments dopants respectivement dans la région de source 21a et dans la région de drain 23a des transistors de type GO1. Ceci permet de ne pas nécessiter d’étape d’implantation supplémentaire par rapport aux étapes d’implantation des régions de source et de drain des transistors GO1 et GO2. A titre de variante, les concentrations en éléments dopants dans la région de source 21c et dans la région de drain 23c sont différentes des concentrations en éléments dopants des régions de source 21a, 21b et des régions de drain 23a, 23b.
A titre d'exemple, la formation des régions de source 21 et de drain 23 est réalisée après la formation des espaceurs 35, en utilisant la grille et les espaceurs comme masque d’implantation.
A titre de variante, les régions de source 21 et de drain 23 comprennent chacune une région d’extension, relativement faiblement dopée, formée après la gravure des grilles conductrices ( ) et avant la formation des espaceurs 35 ( ), en utilisant la grille comme masque d’implantation, et une région plus fortement dopée, formée après la réalisation des espaceurs 35, en utilisant la grille et les espaceurs comme masque d’implantation. La région plus fortement dopée définit la région de reprise de contact de source, respectivement de drain de chaque transistor. La région plus faiblement dopée s’étend entre la région plus fortement dopée et la région de formation de canal du transistor.
A titre d'exemple, les régions de source 21 et drain 23 sont implantées, par exemple, par dopage localisé. A titre exemple, les régions de source et de drain sont, par exemple dopées d'atomes d'arsenic ou de phosphore pour un dopage N et dopées d'atomes de bore pour un dopage P.
Les régions de source et de drain sont séparées latéralement l’une de l’autre par une région de corps (body). Une partie supérieure de la région de corps constitue la région de formation de canal 24 du transistor.
A titre d'exemple, les régions de source et de drain affleurent la face supérieure de la couche semiconductrice 11.
A l'issue de cette étape, des tranchées isolantes, par exemple similaires aux tranchées décrites en , sont formés. A titre d'exemple, les tranchées isolantes sont formées autour des transistors similairement à ce qui a été décrit en relation avec la .
La représente une variante du transistor obtenu à l'issue du procédé selon le deuxième mode de réalisation.
Le transistor 51 illustré en est similaire au transistor tel qu'il serait obtenu à partir du transistor 50 de la et à l'issue de l'étape de formation des tranchées isolantes, à la différence près qu'il comprend, sur les flancs latéraux de la grille conductrice 17, une couche d'oxyde 53, par exemple similaire à la couche 130 illustrée en .
La couche d'oxyde 53 revêtant les flancs de la grille conductrice 17 est par exemple déposée au sein d'une étape supplémentaire du procédé de fabrication. A titre d'exemple, la couche d'oxyde 53 est formée entre l'étape de formation de la grille conductrice 17 et l'étape de formation des espaceurs 35. A titre d'exemple, la couche d'oxyde 53 est en le même matériau que la couche d'isolant de grille 13.
Le mode de réalisation décrit en relation avec les figures 2A à 2F permet aussi d’obtenir un compromis RON/COFF particulièrement intéressant, notamment pour des applications de commutation de signaux RF, au moyen d’une couche d’isolant de grille d’épaisseur variable, décroissante en direction de la partie centrale de la grille.
Un autre avantage du procédé du deuxième mode de réalisation est qu'il est compatible avec les procédés de fabrication des transistors usuels. En effet, lors de ce procédé, aucune étape n'est ajoutée par rapport à des procédés existants de fabrication simultanée des transistors GO1 et GO2. La réalisation du transistor 50 ou 51 est ainsi co-intégrée avec la réalisation des transistors GO1 et GO2. Autrement dit, le procédé du deuxième mode de réalisation permet de fabriquer un dispositif comportant, intégrés dans une même puce semiconductrice, un ou plusieurs transistors de type GO1, un ou plusieurs transistors de type GO2, et un ou plusieurs transistors 50 ou 51.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples de matériaux et de dimensions mentionnés dans la présente description.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (12)

  1. Transistor (10 ; 50 ; 51) comportant, sur une couche semiconductrice (11), un empilement d'un isolant de grille (13) et d'une grille conductrice (17), dans lequel l'épaisseur de l'isolant de grille est variable dans la direction de la longueur (L) du transistor, l'isolant de grille (13) comprenant une première région présentant une première épaisseur (e1 ; e4) en vis-à-vis d'une région centrale de la grille conductrice, et une deuxième région présentant une deuxième épaisseur (e2 ; e3), supérieure à la première épaisseur en vis-à-vis des bords de la grille.
  2. Transistor (10) selon la revendication 1, dans lequel l'épaisseur de l'isolant de grille (13) varie de façon progressive entre les première et deuxième régions.
  3. Transistor (50 ; 51) selon la revendication 1, dans lequel l'isolant de grille (13) présente une marche entre les première et deuxième régions.
  4. Transistor (50 ; 51) selon l’une quelconque des revendications 1 à 3, dans lequel la première région s'étend sur une longueur comprise entre 110 nm et 130 nm.
  5. Transistor (50 ; 51) selon la revendication 3 ou selon la revendication 4 dans son rattachement à la revendication 3, dans lequel la deuxième région est divisée en deux parties situées de part et d'autre de la première région, chacune des parties de la deuxième région s'étendant sur une longueur comprise entre 10 nm et 30 nm.
  6. Transistor (10 ; 50 ; 51) selon l'une quelconque des revendications 1 à 5, dans lequel la différence (e3) entre la première épaisseur (e1 ; e4) et la deuxième épaisseur (e2 ; e3) est supérieure ou égale à 2 nm.
  7. Transistor (51) selon l'une quelconque des revendications 1 à 6, dans lequel la grille conductrice (17) est revêtue, sur ses flancs, d'une couche d'oxyde (130 ; 53).
  8. Commutateur radiofréquence comportant un transistor (10 ; 50 ; 500) selon l'une quelconque des revendications 1 à 7.
  9. Circuit intégré comprenant un premier transistor selon l'une quelconque des revendications 1 à 7, un deuxième transistor comprenant une couche d’isolant de grille d’épaisseur constante égale à la première épaisseur (e4) et un troisième transistor comprenant une couche d’isolant de grille d’épaisseur constante égale à la deuxième épaisseur (e3).
  10. Procédé de fabrication d'un transistor (10) selon la revendication 2, comprenant les étapes successives suivantes :
    1. dépôt d'une couche d'isolant de grille (13) d'épaisseur e1 sur une face supérieure d'une couche semiconductrice (11) ;
    2. formation d'une grille conductrice (17) sur et en contact avec une partie de la couche d'isolant de grille ; et
    3. oxydation thermique de la couche d'isolant de grille (13) de sorte que la couche d'isolant de grille (13) atteigne une épaisseur e2 supérieure à e1 en vis-à-vis des bords de la grille conductrice (17) et qu'elle reste à la première épaisseur en vis-à-vis du centre de la grille conductrice.
  11. Procédé de fabrication d'un transistor (50 ; 51) selon la revendication 3, comprenant les étapes successives suivantes :
    1. formation d'une première couche d’isolant de grille (131) d’épaisseur e3 sur une face supérieure d'une couche semiconductrice (11) ;
    2. retrait localisé de la première couche d'isolant de grille (131) dans la première région sur une bande de largeur L1 ;
    3. formation d'une couche d'isolant de grille (132) d’épaisseur e4 inférieure à e3 sur la face supérieure de la couche semiconductrice (11) dans la première région ; et
    4. formation d'une grille conductrice (17) en vis à vis d’une bande de largeur L supérieure à L1 comprenant ladite bande de largeur L1.
  12. Procédé selon la revendication 11, comprenant en outre la formation simultanée :
    - d’un premier transistor supplémentaire (GO1) comprenant une couche d’isolant de grille (132) d’épaisseur e4 constante dans la direction de la longueur de canal du transistor ; et
    - d’un deuxième transistor supplémentaire (GO2) comprenant une couche d’isolant de grille (131, 132) d’épaisseur e3 constante dans la direction de la longueur de canal du transistor.
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