FR3131481A1 - Circuit de reference de tension - Google Patents
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Abstract
L’invention concerne un circuit de référence de tension comportant : un transistor de queue (M2) dont la source et la grille est reliée aux bornes du dipôle (R1), un quadripôle de liaison (10) dont la première borne (Q1) est reliée à la grille d’un transistor de tête (M1), la deuxième borne (Q2) est reliée à la source du transistor de tête, la troisième borne (Q3) à la source du transistor de queue et la quatrième borne (Q4) au drain du transistor de queue, la tension de référence étant fournie au niveau de la source du transistor de tête, et un transistor de pied (M3) dont la source est connectée à la masse et dont la grille est connectée à son drain, ledit drain étant connecté à une borne d’un second dipôle (15), dont l’autre borne est connectée a premier dipôle. Figure pour l’abrégé : Fig 1
Description
L’invention se rapporte au domaine des circuits de référence de tension utilisés dans les circuits intégrés.
L’invention concerne en particulier un circuit de référence de tension présentant une structure permettant de limiter la consommation énergétique du circuit, tout en fournissant une référence de tension constante même lorsque la source d’alimentation, la température ou les paramètres des composants varient.
De manière classique, les circuits de référence de tension sont des circuits qui fournissent une tension de référence stable et constante dans le temps. Il est d’ailleurs recherché d’obtenir une tension de référence insensible aux variations de certains paramètres.
A titre d’exemple, ces paramètres sont par exemple la tension d’alimentation, la température, les dispersions de fabrication ou encore le vieillissement des composants.
En particulier, on retrouve souvent des transistors dans les circuits de référence de tension. Or, les paramètres d’un transistor donné peuvent grandement varier en fonction du processus de fabrication qu’ils subissent. Plus encore, deux transistors ayant subi le même processus de fabrication peuvent être largement différents en fonction du positionnement qu’ils ont sur la plaque de semiconducteur ayant servi à leur fabrication.
L’un de ces paramètres est la valeur seuil de tension à partir de laquelle un canal se forme entre le drain et la source d’un transistor donné. Cette valeur minimum est celle à appliquer entre la grille et la source, afin de conduire un courant électrique entre le drain et la source dudit transistor donné. Ce paramètre peut varier jusqu’à 50% d’un transistor à un autre, ce qui peut entrainer une perte de stabilité de la référence de tension du circuit.
Un circuit de référence de tension comporte généralement deux types de transistors : les transistors à appauvrissement et les transistors à enrichissement.
Tel qu’illustré sur la de l’art antérieur, un transistor à appauvrissement2005est communément symbolisé avec un trait continu reliant le drain, la source et la base. Un transistor à enrichissement 2025 est communément symbolisé avec une ligne discontinue reliant le drain, la source et la base.
A titre d’exemple, tel qu’illustré à la extraite du document US 9,647.476 B2, un circuit de référence de tension2000comporte généralement un transistor à appauvrissement2005dont le drain est connecté à une source de tensionV+et dont la source est connectée avec huit transistors à enrichissement2025en série. Chaque transistor à enrichissement2025a sa grille reliée à son drain et le dernier transistor à enrichissement de la série a sa source connectée à la masse. La grille du transistor à appauvrissement2005est également connectée à la masse. La tension de référenceVrefest mesurée entre un point situé entre un condensateur2015et la source d’un transistor à enrichissement2055dont la grille est connectée entre le sixième et le septième transistor à appauvrissement de la série.
Dans cette configuration, le circuit de référence de tension2000permet d’obtenir une consommation faible en courant, typiquement inférieure à 1µA. Cependant, un tel circuit ne permet pas d’atteindre de hautes valeurs de tension de référence. En outre, ce type de montage est sensible aux variations de paramètres des transistors. La tension de référence présente donc des instabilités.
Le problème technique que se propose de résoudre l’invention est d’obtenir un circuit de référence de tension stable, notamment vis-à-vis des variations de procédé de fabrication des transistors, tout en limitant la consommation du circuit.
Pour résoudre ce problème, le Demandeur a mis au point un circuit de référence de tension comportant :
- un transistor dit « de tête », à appauvrissement dont le drain est connecté à une source de tension,
- un transistor dit « de queue » à appauvrissement dont la source est reliée à une borne d’un premier dipôle, et dont la grille est reliée à la seconde borne du premier dipôle,
- un quadripôle de liaison dont la première borne est reliée à la grille du transistor de tête, dont la deuxième borne est reliée à la source du transistor de tête, dont la troisième borne est reliée à la source du transistor de queue et dont la quatrième borne est reliée au drain du transistor de queue, la tension de référence étant fournie au niveau de la source du transistor de tête, et
- un transistor dit « de pied » à enrichissement dont la source est connectée à la masse et dont la grille est connectée à son drain, ledit drain étant connecté à une seconde borne d’un second dipôle, dont la première borne est connectée à la seconde borne du premier dipôle.
- un transistor dit « de tête », à appauvrissement dont le drain est connecté à une source de tension,
- un transistor dit « de queue » à appauvrissement dont la source est reliée à une borne d’un premier dipôle, et dont la grille est reliée à la seconde borne du premier dipôle,
- un quadripôle de liaison dont la première borne est reliée à la grille du transistor de tête, dont la deuxième borne est reliée à la source du transistor de tête, dont la troisième borne est reliée à la source du transistor de queue et dont la quatrième borne est reliée au drain du transistor de queue, la tension de référence étant fournie au niveau de la source du transistor de tête, et
- un transistor dit « de pied » à enrichissement dont la source est connectée à la masse et dont la grille est connectée à son drain, ledit drain étant connecté à une seconde borne d’un second dipôle, dont la première borne est connectée à la seconde borne du premier dipôle.
Ainsi, le circuit de référence de tension comporte exactement deux fois plus de transistors à appauvrissement que de transistors à enrichissement, ce qui permet de compenser les variations de la valeur seuil définie précédemment. En effet, pour des transistors à canal N, les transistors à appauvrissement présentent une valeur seuil négative, tandis que les transistors à appauvrissement présentent une valeur seuil positive. En outre, la valeur absolue de la valeur seuil d’un transistor à enrichissement est sensiblement égale au double de la valeur seuil d’un transistor à appauvrissement. Ainsi, un transistor à enrichissement permet de compenser une paire de transistors à appauvrissement. Les valeurs seuil se compensent, voire s’annulent, ce qui permet de limiter les effets délétères sur la valeur de la tension de référence.
En outre, un tel circuit présente très peu de composants en comparaison de l’art antérieur. Il est donc plus facile à intégrer dans des circuits intégrés aux dimensions réduites. De plus, moins de parasites, lié à l’interactions des composants entre eux, apparaissent sur le signal de référence de tension, du fait du nombre limité de composants.
Selon un premier mode de réalisation, le quadripôle de liaison est constitué de deux courts-circuits reliant respectivement les première et troisième bornes et les seconde et quatrième bornes.
Avantageusement, le second dipôle est alors un court-circuit.
Ce mode de réalisation est le plus simple. Le circuit ne comprend que deux transistors à appauvrissement, un transistor à enrichissement et un dipôle, soit quatre composants au total. Un tel circuit est donc particulièrement aisé à mettre en œuvre et à intégrer dans des circuits intégrés aux dimensions réduites.
Selon un deuxième mode de réalisation, le quadripôle de liaison comporte deux transistors à appauvrissement : un transistor haut et un transistor bas, la source du transistor haut étant reliée au drain du transistor bas et à la première borne du quadripôle de liaison, le drain du transistor haut étant relié à la deuxième borne du quadripôle de liaison, la grille du transistor bas étant reliée à la troisième borne du quadripôle de liaison et la grille du transistor haut et la source du transistor bas étant reliée à la quatrième borne du quadripôle de liaison.
Avantageusement, le second dipôle comporte alors un transistor à enrichissement dont la source est connectée à la seconde borne du second dipôle et dont la grille est connectée à son drain, ledit drain étant connecté à la première borne du second dipôle.
Dans ce mode de réalisation, le circuit comporte alors deux transistors à enrichissement, dont les valeurs seuil se compensent avec les deux paires de transistors à appauvrissement.
Selon un troisième mode de réalisation, le quadripôle de liaison est constitué de n quadripôles élémentaires, avec n > 1, chaque quadripôle élémentaire comportant deux transistors à appauvrissement, à savoir un transistor haut et un transistor bas, la source du transistor haut étant reliée au drain du transistor bas et à une première borne du quadripôle élémentaire, le drain du transistor haut étant relié à une deuxième borne du quadripôle élémentaire, la grille du transistor bas étant reliée à une troisième borne du quadripôle élémentaire et la grille du transistor haut et la source du transistor bas étant reliées à une quatrième borne du quadripôle élémentaire. Ces quadripôles élémentaires sont connectés en série, avec deux quadripôles élémentaires, consécutifs reliés de sorte que la première borne du quadripôle élémentaire est reliée à la troisième borne du quadripôle élémentaire et la deuxième borne du quadripôle élémentaire est reliée à la quatrième borne du quadripôle élémentaire. La première et la deuxième borne, du quadripôle élémentaire forment la première et la seconde borne du quadripôle de liaison et la troisième et la quatrième borne du quadripôle élémentaire forment la troisième et la quatrième borne.
Avantageusement, le second dipôle comporte alors n transistors à enrichissement, chacun desdits transistors ayant sa grille connectée à son drain, lesdits transistors étant connectés en série, deux transistors consécutifs étant connectés par la source de l’un et le drain de l’autre et, le drain du premier transistor formant la première borne du second dipôle et la source du dernier transistor formant la seconde borne du second dipôle.
Le nombre de transistors à enrichissement et le nombre de transistors à appauvrissement est choisi en fonction de la valeur de référence de tension que l’on souhaite obtenir. Plus le nombre de transistors à enrichissement (et le nombre de transistors à appauvrissement) est important et plus on peut augmenter la valeur de tension en entrée du circuit et la valeur de la tension de référence.
Selon les modes de réalisation, le premier dipôle peut par exemple être un transistor à enrichissement dont la grille est reliée à son drain. Le transistor se comporte alors comme une diode. De préférence, le premier dipôle est une résistance, ce qui permet de mieux compenser les variations au sein du circuit. Le dimensionnement du transistor ou la valeur de la résistance n’a en principe pas d’incidence importante sur la valeur de la référence de tension. Cependant, le dimensionnement de ces composants peut être adapté afin de limiter la consommation énergétique du circuit de référence de tension.
En pratique, les transistors à appauvrissement et à enrichissement peuvent être des transistors GaN ou des transistors MOS sans changer l’invention.
La manière de réaliser l’invention, ainsi que les avantages qui en découlent, ressortiront bien de la description des modes de réalisation qui suivent, à l’appui des figures annexées dans lesquelles :
Tel qu’illustré sur les figures 2 à 6, le circuit de référence de tension de l'invention comporte un transistor de têteM1,M11,M21,M31dont le drain est connecté à une source de tensionVcc. La source de tensionVccfournit de préférence une tension continue comprise entre 0 et 12 V. Cependant, cette tension continue peut présenter des variations autour de la tension cible. Typiquement, la tension peut varier de 0,1 à 0,5 % par rapport à sa valeur cible.
Le circuit de référence de tension de l'invention comporte également un transistor de queueM2,M14,M26,M36.
Les deux transistors de têteM1,M11,M21,M31et de queueM2,M14,M26,M36sont connectés l’un à l’autre par un quadripôle de liaison10,20,30,40.
Dans le mode de réalisation des figures 2 et 3, le quadripôle de liaison10correspond à deux courts-circuits. Un premier court-circuit relie les bornesQ1etQ3du quadripôle de liaison10et le deuxième court-circuit relie les bornesQ2etQ4du quadripôle de liaison10.
Ainsi, le transistor de têteM1,M11,M21,M31est connecté, par sa source, au drain du transistor de queueM2,M14,M26,M36, par l’intermédiaire du court-circuit reliant les bornesQ2etQ4. De plus, la source du transistor de queueM2,M14,M26,M36est connectée à la grille du transistor de têteM1,M11,M21,M31par l’intermédiaire du court-circuit reliant les bornesQ1etQ3.
Dans le mode de réalisation de la , le quadripôle de liaison20comporte le comporte deux transistors à appauvrissement M12, M13 en série : un transistor haut M12 et un transistor bas M13. La source du transistor haut M12 est reliée au drain du transistor bas M13 et à la première borne Q1 du quadripôle de liaison 20. La première borne Q1 est également connectée à la grille du transistor de tête M11. Le drain du transistor haut M12 est relié à la deuxième borne Q2 du quadripôle de liaison 20. La deuxième borne Q2 est également connectée à la source du transistor de tête M11. La grille du transistor bas M13 étant reliée à la troisième borne Q3 du quadripôle de liaison 20. La troisième borne Q3 est également connectée à la source du transistor de queue M14. Enfin, la grille du transistor haut M12 et la source du transistor bas M13 sont reliées à la quatrième borne Q4 du quadripôle de liaison 20, cette dernière étant également connectée au drain du transistor de queue M14.
Dans le mode de réalisation de la , le quadripôle de liaison30est constitué de deux quadripôles élémentaires QEi, QEi+1 connectés en série, c’est-à-dire que la troisième borne QEi-3 du premier quadripôle élémentaire QEi est connectée à la première borne QEi+1-1 du second quadripôle élémentaire QEi+1 et la quatrième borne QEi-4 du premier quadripôle élémentaire QEi est connectée à la deuxième borne QEi+1-2 du second quadripôle élémentaire QEi+1. Chaque quadripôle élémentaire QEi, QEi+1 comporte deux transistors à appauvrissement M22-M26 : : un transistor haut M22, M24 et un transistor bas M23, M25. La source de chaque transistor haut M22, M24 est reliée au drain de chaque transistor bas M23, M25 et à une première borne QEi-1, QEi+1-1 de chaque quadripôle élémentaire QEi, QEi+1. Le drain de chaque transistor haut M22, M24 est relié à une deuxième borne QEi-2, QEi+1-2 de chaque quadripôle élémentaire QEi, QEi+1, la grille de chaque transistor bas M23, M25 est reliée à une troisième borne QEi-3, QEi+1-3 de chaque quadripôle élémentaire QEi, QEi+1 et la grille de chaque transistor haut M22, M24 et la source de chaque transistor bas M23, M25 sont reliées à une quatrième borne QEi-4, QEi+1-4 de chaque quadripôle élémentaire QEi, QEi+1. Les bornes QEi-1 et QEi-2 forment respectivement les bornes Q1 et Q2 du quadripôle de liaison 30 et les bornes QEi+1-3 et QEi+1-4 forment respectivement les bornes Q3 et Q4 du quadripôle de liaison 30.
Dans le mode de réalisation de la , le quadripôle de liaison40est constitué de n quadripôles élémentaires QE1-QEn, avec n > 1. Chaque quadripôle élémentaire comporte deux transistors à appauvrissement : un transistor haut M32, M34 et un transistor bas M33, M35, connectés de la même manière que pour les quadripôle élémentaire QEi, QEi+1 décrits en référence à la . Les quadripôles élémentaires QE1-QEn sont connectés en série, avec deux quadripôles élémentaires QEi, QEi+1 consécutifs reliés de sorte que la première borne QEi+1-1 du quadripôle élémentaire QEi+1 est reliée à la troisième borne QEi-3 du quadripôle élémentaire QEi et la deuxième borne QEi+1-2 du quadripôle élémentaire QEi+1 est reliée à la quatrième borne QEi-4 du quadripôle élémentaire QEi. La première et la deuxième borne QE1-1, QE1-2 du quadripôle élémentaire QE1 forment la première et la seconde borne Q1, Q2 du quadripôle de liaison 40 et la troisième et la quatrième borne QEn-3, QEn-4 du quadripôle élémentaire QEn forment la troisième et la quatrième borne Q3, Q4 du quadripôle de liaison 40.
Les transistors de tête et de queue sont des transistors à appauvrissement. Ils peuvent appartenir à la catégorie des transistors GaN ou des transistors MOS.
Le transistor de queueM1,M11,M21,M31est relié par sa source à une borne d’un premier dipôle. La grille du transistor de queueM1,M11,M21,M31est reliée à la seconde borne du premier dipôle. Le premier dipôle peut par exemple être une résistanceR1,R11,R21,R31tel qu’illustré sur les figures 2 et 4-6, ou encore une diode. Par exemple, le premier dipôle est un transistor à enrichissementM4, monté en diode, c’est-à-dire que sa grille est connectée à son drain, tel qu’illustré sur la .
La seconde borne du premier dipôle est connectée en série avec un second dipôle15,25,35,45.
Dans le mode de réalisation des figures 2 et 3, le second dipôle15correspond à un court-circuit.
Dans le mode de réalisation de la , le second dipôle25comporte un transistor à enrichissement M15 dont la source est connectée à la seconde borne du second dipôle 25 et dont la grille est connectée à son drain. Ce dernier est également connecté à la première borne du second dipôle 25.
Dans le mode de réalisation de la , le second dipôle35comporte 2 transistors à enrichissement M27, M28. Chaque transistors M27, M28 a sa grille connectée à son drain. Les transistors M27, M28 sont connectés en série, c’est-à-dire la source du premier transistor M27 est connectée au drain du second transistor M28. Le drain du premier transistor M27 forme alors la première borne D1 du second dipôle 45 et la source du deuxième transistor M28 forme la seconde borne D2 du second dipôle 45.
Dans le mode de réalisation de la , le second dipôle45comporte n transistors à enrichissement M37, M38. Chaque transistors M37, M38 a sa grille connectée à son drain. Les transistors M37, M38 sont connectés en série, c’est-à-dire que deux transistors M37, M38 consécutifs sont connectés par la source de l’un et le drain de l’autre. Le drain du premier transistor M37 forme alors la première borne D1 du second dipôle 45 et la source du dernier transistor M38 forme la seconde borne D2 du second dipôle 45.
La seconde borne du second dipôle15,25,35,45est connectée à un composant non-linéaire. En pratique, le composant non-linéaire est un transistor de piedM3,M29,M39. Le transistor de piedM3,M29,M39est avantageusement un transistor à enrichissement, dont la grille est connectée à son drain. Le transistor de piedM3,M29,M39est connecté à la masse par sa source.
La valeur de référence de tensionVrefest mesurée au niveau de la source du transistor de têteM1,M11,M21,M31.
La partie supérieure du circuit, formée par les transistors à appauvrissementM1,M2, M11-M14,M21-M26,M31-M36, prise isolément se comporte comme une source de courant lorsqu’un courant inférieur au courant de saturation le traverse. La tensionVgsmesurée entre la grille et la source des transistors à appauvrissementM1,M2, M11-M14,M21-M26,M31-M36tend en effet vers la valeur seuil de tension à partir de laquelle un canal se forme entre le drain et la source d’un transistor donné. La tensionVdsmesurée entre le drain et la source du premier transistor à appauvrissementM1,M2, M11-M14,M21-M26,M31-M36est donc constante et le courant délivré par la source de courant est sensiblement constant.
Etant donné que le but du circuit est d’obtenir une référence de tension et non une référence de courant, ce circuit n'est pas suffisant à lui-seul et la valeur seuil de tension définie précédemment peut subir une variation jusqu'à 50 % selon le procédé de fabrication des transistors.
La partie inférieure du circuit, formée par les transistors à enrichissementM3,M15,M16,M27,M28,M29,M37,M38,M39fournit effectivement une tension, mais celle-ci est variable en fonction du courant qui la traverse.
Ainsi, en limitant le courant délivré par la source de courant de la partie supérieure du circuit, il est possible de limiter les variations de tension dans la partie inférieure du circuit. C’est donc l’association de la partie supérieure et de la partie inférieure du circuit qui permet d’obtenir une référence de tension sensiblement constante.
En outre, les transistors à appauvrissement présentent une valeur seuil négative, tandis que les transistors à appauvrissement présentent une valeur seuil positive. De plus, la valeur absolue de la valeur seuil d’un transistor à enrichissement est égale au double de la valeur seuil d’un transistor à appauvrissement. Ainsi, un transistor à enrichissement permet de compenser une paire de transistors à appauvrissement lorsque partie inférieure et la partie supérieure du circuit sont combinées.
Le circuit de référence de tension obtenu est donc peu sensible aux fluctuations de la tension d'alimentation, de la température et des variations de procédé de fabrication des transistors. Une autre caractéristique avantageuse du circuit de l'invention est qu'il consomme peu d'énergie, typiquement de l'ordre de 3 µA à 10 µA.
Enfin, le circuit de référence de tension peut piloter des charges jusqu’à 10V avec une variation de seulement 6% de la tension.
Des mesures ont été réalisées par le Demandeur afin de comparer les performances obtenues entre le circuit de l’invention et un circuit de l’état de la technique.
Tel qu’illustré sur la , pour le circuit de l’invention1000, lorsque la température varie entre +20°C et +150°C, on observe que la tension de référence Vref varie entre 2,86 et 3.02 V, soit une variation de 0,16 V.
Pour le circuit de l’état de la technique2000, lorsque la température varie entre +20°C et +150°C, on observe que la tension de référenceVrefvarie entre 2,47 et 2,7 V, soit une variation de 0,23V, soit 50% de plus que le circuit de l'invention.
Ainsi, l’invention permet effectivement de limiter les variations de la tension de référenceVrefen fonction de la température en comparaison des circuits de l’état de la technique.
De même, la compare les variations de la tension de référenceVrefpour des transistors théoriquement identiques, mais dont les paramètres intrinsèques diffèrent à cause des tolérances de fabrication. Pour le circuit de l’état de la technique 2001, 2002, 2003, on remarque que pour une tension d’alimentation supérieure à 4V, la tension de référence Vref mesurée pour les transistors 2001 et 2003 varie de 1.4 à 3.6V, soit environ 44% de variation d’un transistor à l’autre. Pour le circuit de l’invention 1001, 1002, 1003, la tension de référence Vref varie entre 2.8 et 3V, soit d’environ 7% de variation d’un transistor à l’autre, c’est-à-dire six fois moindre que pour le circuit de l’état de la technique.
Ainsi, l’invention permet effectivement de limiter les variations de la tension de référenceVrefen fonction des tolérances des procédés de fabrication des transistors.
Claims (10)
- Circuit de référence de tension comportant :
- un transistor de tête à appauvrissement (M1, M11, M21, M31), dont le drain est connecté à une source de tension (Vcc),
- un transistor de queue à appauvrissement (M2, M14, M26, M36) dont la source est reliée à une borne d’un premier dipôle (R1, R11, R21, M4), et dont la grille est reliée à la seconde borne du premier dipôle (R1, R11, R21, M4),
- un quadripôle de liaison (10, 20, 30, 40) dont la première borne (Q1) est reliée à la grille du transistor de tête (M1, M11, M21, M31), dont la deuxième borne (Q2) est reliée à la source du transistor de tête (M1, M11, M21, M31), dont la troisième borne (Q3) est reliée à la source du transistor de queue (M2, M14, M26, M36) et dont la quatrième borne (Q4) est reliée au drain du transistor de queue (M2, M14, M26, M36), la tension de référence étant fournie au niveau de la source du transistor de tête (M1, M11, M21, M31), et
- un transistor de pied à enrichissement (M3, M15, M16, M27, M28, M29, M37, M38, M39) dont la source est connectée à la masse et dont la grille est connectée à son drain, ledit drain étant connecté à une seconde borne (D2) d’un second dipôle (15, 25, 35), dont la première borne (D1) est connectée à la seconde borne du premier dipôle (R1, R11, R21, M4). - Circuit de référence de tension selon la revendication 1, caractérisé en ce que le quadripôle de liaison (10) est constitué de deux courts-circuits reliant respectivement les première et troisième bornes (Q1, Q3) et les seconde et quatrième bornes (Q2, Q4).
- Circuit de référence de tension selon la revendication 1, caractérisé en ce que le quadripôle de liaison (20) comporte deux transistors à appauvrissement (M12, M13) : un transistor haut (M12) et un transistor bas (M13), la source du transistor haut (M12) étant reliée au drain du transistor bas (M13) et à la première borne (Q1) du quadripôle de liaison (20), le drain du transistor haut (M12) étant relié à la deuxième borne (Q2) du quadripôle de liaison (20), la grille du transistor bas (M13) étant reliée à la troisième borne (Q3) du quadripôle de liaison (20) et la grille du transistor haut (M12) et la source du transistor bas (M13) étant reliées à la quatrième borne (Q4) du quadripôle de liaison (20).
- Circuit de référence de tension selon la revendication 1, caractérisé en ce que le quadripôle de liaison (40) est constitué de n quadripôles élémentaires (QE1, QEi, QEi+1, QEn), avec n > 1, chaque quadripôle élémentaire (QEi) comportant deux transistors à appauvrissement : un transistor haut (M22, M32, M24, M34) et un transistor bas (M23, M33, M25, M35), la source du transistor haut (M22, M32, M24, M34) étant reliée au drain du transistor bas (M23, M33, M25, M35)et à une première borne (QEi-1) du quadripôle élémentaire (QEi), le drain du transistor haut (M22, M32, M24, M34) étant relié à une deuxième borne QEi-2 du quadripôle élémentaire (QEi), la grille du transistor bas (M23, M33, M25, M35) étant reliée à une troisième borne (QEi- 3) du quadripôle élémentaire (QEi) et la grille du transistor haut (M22, M32, M24, M34) et la source du transistor bas (M23, M33, M25, M35) étant reliées à une quatrième borne (QEi-4) du quadripôle élémentaire (QEi) ; les quadripôles élémentaires étant connectés en série, avec deux quadripôles élémentaires (QEi, QEi+1) consécutifs reliés de sorte que la première borne (QEi+1-1) du quadripôle élémentaire (QEi+1) est reliée à la troisième borne (QEi-3) du quadripôle élémentaire (QEi) et la deuxième borne (QEi+1-2) du quadripôle élémentaire (QEi+1) est reliée à la quatrième borne (QEi-4) du quadripôle élémentaire (QEi) ; la première et la deuxième borne (QE1-1, QE1-2) du quadripôle élémentaire (QE1) formant la première et la seconde borne (Q1, Q2) du quadripôle de liaison (40) et la troisième et la quatrième borne (QEn-3, QEn-4) du quadripôle élémentaire (QEn) formant la troisième et la quatrième borne (Q3, Q4).
- Circuit de référence de tension selon la revendication 1, caractérisé en ce que les transistors à appauvrissement (M1, M2, M11-M14, M21-M26, M31-M36) et à enrichissement (M3, M15, M27, M28, M37, M38) sont des transistors GaN ou des transistors MOS.
- Circuit de référence de tension selon la revendication 1, caractérisé en ce que le premier dipôle est une résistance (R1, R11, R21).
- Circuit de référence de tension selon la revendication 1, caractérisé en ce que le premier dipôle est un transistor à enrichissement (M4) dont la grille est reliée à son drain.
- Circuit de référence de tension selon la revendication 2, caractérisé en ce que le second dipôle (15) est un court-circuit.
- Circuit de référence de tension selon la revendication 3, caractérisé en ce que le second dipôle (25) comporte un transistor à enrichissement (M15) dont la source est connectée à la seconde borne du second dipôle (25) et dont la grille est connectée à son drain, ledit drain étant connecté à la première borne (D1) du second dipôle (25).
- Circuit de référence de tension selon la revendication 4, caractérisé en ce que le second dipôle (45) comporte n transistors à enrichissement (M37, M38), chacun desdits transistors (M37, M38) ayant sa grille connectée à son drain, lesdits transistors (M37, M38) étant connectés en série, deux transistors (M37, M38) consécutifs étant connectés par la source de l’un et le drain de l’autre et, le drain du premier transistor (M37) formant la première borne (D1) du second dipôle (45) et la source du dernier transistor (M38) formant la seconde borne (D2) du second dipôle (45).
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