FR3102900A1

FR3102900A1 - Convertisseur de tension

Info

Publication number: FR3102900A1
Application number: FR1912390A
Authority: FR
Inventors: Helene Esch; Mathilde Sie
Original assignee: STMicroelectronics Grenoble 2 SAS
Current assignee: STMicroelectronics Grenoble 2 SAS
Priority date: 2019-11-05
Filing date: 2019-11-05
Publication date: 2021-05-07
Anticipated expiration: 2039-11-05
Also published as: CN112787508A; US20210135574A1; US11616440B2; CN214756075U; FR3102900B1

Abstract

Convertisseur de tension La présente description concerne un convertisseur (1) de tension comprenant : un premier transistor MOS (9) connecté entre un noeud interne (11) et un premier noeud (3) recevant un potentiel d'alimentation (Vbat) ; un deuxième transistor MOS (13) connecté entre le noeud interne et un deuxième noeud (5) recevant un potentiel de référence (GND) ; une inductance (15) entre le noeud interne et un noeud de sortie (2) ; et un premier circuit (17) comandant les premier et deuxième transistors ; un deuxième circuit (40) détectant, lorsque les premier et deuxième transistors sont à l'état bloqué, quand un potentiel (V11) du noeud interne (11) est supérieur au potentiel d'alimentation, quand le potentiel du noeud interne est inférieur au potentiel de référence, et quand le potentiel du noeud interne est égal au potentiel du noeud de sortie, pour conditionner une commutation à l'état passant du premier transistor. Figure pour l'abrégé : Fig. 4

Description

Convertisseur de tension

La présente description concerne de façon générale les circuits électroniques. Elle concerne plus particulièrement les convertisseurs de tension DC/DC, de type alimentation à découpage, qui convertissent une tension continue (DC) d'alimentation en une tension continue (DC) de sortie, notamment les convertisseurs de tension DC/DC de type abaisseur dans lesquels la tension continue de sortie a une valeur plus faible que celle de la tension continue d'alimentation.

Dans un convertisseur à découpage, une tension d'alimentation du convertisseur est découpée (ou hachée) en commutant des interrupteurs de manière à mettre en oeuvre des phases d'accumulation d'énergie dans un élément inductif et des phases de restitution, à une charge connectée en sortie du convertisseur, de l'énergie accumulée dans cet élément inductif.

Dans un convertisseur à découpage de type PFM, c'est-à-dire à modulation de fréquence d'impulsion ("Pulse Frequency Modulation"), chaque cycle de fonctionnement du convertisseur comprend une phase d'accumulation d'énergie dans l'élément inductif suivie d'une phase de restitution d'énergie à la charge connectée au convertisseur. Pendant la phase d'accumulation d'énergie, le courant traversant l'élément inductif augmente. Pendant la phase de restitution d'énergie, le courant traversant l'élément inductif diminue. Pour chaque cycle de fonctionnement, il est souhaitable que le courant traversant l'élément inductif soit nul au début de la phase d'accumulation d'énergie et à la fin de la phase de restitution d'énergie.

Les convertisseurs à découpage connus, notamment de type PFM, présentent divers inconvénients.

Il existe un besoin de pallier tout ou partie des inconvénients des convertisseurs à découpage connus, en particulier de type PFM.

Un mode de réalisation pallie tout ou partie des inconvénients des convertisseurs à découpage connus, en particulier de type PFM.

Un mode de réalisation prévoit un convertisseur de tension comprenant :
un premier transistor MOS connecté entre un noeud interne du convertisseur et un premier noeud configuré pour recevoir un potentiel d'alimentation ;
un deuxième transistor MOS connecté entre le noeud interne et un deuxième noeud configuré pour recevoir un potentiel de référence ;
une inductance connectée entre le noeud interne et un noeud de sortie du convertisseur ;
un premier circuit configuré pour commander les premier et deuxième transistors MOS ; et
un deuxième circuit configuré pour détecter, lorsque les premier et deuxième transistors sont à l'état bloqué, quand un potentiel du noeud interne est supérieur au potentiel d'alimentation, quand le potentiel du noeud interne est inférieur au potentiel de référence, et quand le potentiel du noeud interne est égal au potentiel du noeud de sortie, la détection que le potentiel du noeud interne est égal au potentiel du noeud de sortie conditionnant une commande de commutation à l'état passant du premier transistor par le premier circuit.

Selon un mode de réalisation, le deuxième circuit est configuré pour fournir un premier signal commutant entre un premier état du premier signal quand les premier et deuxième transistors sont à l'état bloqué et que le potentiel du noeud interne est égal au potentiel du noeud de sortie, et un deuxième état du premier signal quand les premier et deuxième transistors sont à l'état bloqué et que le potentiel du noeud interne est supérieur au potentiel d'alimentation ou inférieur au potentiel de référence.

Selon un mode de réalisation, le premier circuit est configuré pour conditionner la commande à l'état passant du premier transistor à partir du premier signal.

Selon un mode de réalisation, le deuxième circuit comprend un troisième transistor MOS et un quatrième transistor MOS reliés en série entre les premier et deuxième noeuds, le deuxième circuit étant configuré pour que le potentiel du noeud interne détermine un état bloqué ou passant de chacun des troisième et quatrième transistors.

Selon un mode de réalisation, le deuxième circuit est en outre configuré pour que les troisième et quatrième transistors soient dans le même état passant ou bloqué quand le potentiel du noeud interne est égal au potentiel du noeud de sortie.

Selon un mode de réalisation, le premier signal est déterminé à partir des potentiels des drains des troisième et quatrième transistors.

Selon un mode de réalisation, le deuxième circuit comprend un circuit combinatoire dont une entrée est reliée au drain du troisième transistor, et dont une autre entrée est reliée au drain du quatrième transistor, le circuit combinatoire comprenant une sortie configurée pour fournir le premier signal.

Selon un mode de réalisation, le circuit combinatoire comprend une porte ET dont une entrée est reliée au drain du troisième transistor, dont une autre entrée est reliée au drain du quatrième transistor par une porte inverseuse, et dont une sortie est reliée à la sortie du circuit combinatoire.

Selon un mode de réalisation, les sources des troisième et quatrième transistors sont configurées pour recevoir le potentiel du noeud interne, ou les grilles des troisième et quatrième transistors sont configurées pour recevoir le potentiel du noeud interne.

Selon un mode de réalisation :
les sources des troisième et quatrième transistors sont configurées pour recevoir le potentiel du noeud interne ;
les grilles des troisième et quatrième transistors sont configurées pour recevoir le potentiel du noeud de sortie ;
le drain du troisième transistor est relié au premier noeud ; et
le drain du quatrième transistor est relié au deuxième noeud.

Selon un mode de réalisation, les premier et quatrième transistors sont des transistors PMOS, les deuxième et troisième transistors étant des transistors NMOS.

Selon un mode de réalisation :
les grilles des troisième et quatrième transistors sont configurées pour recevoir le potentiel du noeud interne ;
la source du troisième transistor est reliée au premier noeud ;
la source du quatrième transistor est reliée au deuxième noeud ; et
le drain du troisième transistor est relié au drain du quatrième transistor par au moins une résistance.

Selon un mode de réalisation, les premier et troisième transistors sont des transistors PMOS, les deuxième et quatrième transistors étant des transistors NMOS.

Selon un mode de réalisation, le convertisseur comprend en outre un troisième circuit configuré pour fournir, à partir du premier signal, un deuxième signal commutant entre un premier état du deuxième signal et un deuxième état du deuxième signal, le troisième circuit étant configuré pour :
maintenir le deuxième signal au deuxième état du deuxième signal pendant une première durée prédéterminée après une commande d'une commutation du deuxième transistor à l'état bloqué ;
commuter, après ladite première durée, le deuxième signal au premier état du deuxième signal suite à une commutation du premier signal au premier état du premier signal ; et
maintenir le deuxième signal au premier état du deuxième signal pendant une deuxième durée prédéterminée après la commutation du deuxième signal au premier état du deuxième signal.

Un autre mode de réalisation prévoit un circuit électronique comprenant un convertisseur tel que décrit.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1 représente de manière très schématique un exemple de réalisation d'un convertisseur de tension DC/DC ;

la figure 2 représente des chronogrammes illustrant un exemple de fonctionnement du convertisseur de la figure 1 ;

la figure 3 représente d'autres chronogrammes illustrant le fonctionnement souhaité ou théorique et le fonctionnement réel ou pratique du convertisseur de la figure 1 ;

la figure 4 représente de manière très schématique un mode de réalisation d'un convertisseur de tension DC/DC ;

la figure 5 représente, sous la forme d'un circuit, un mode de réalisation d'une partie du convertisseur de la figure 4 ;

la figure 6 représente, sous la forme d'un circuit, une variante de réalisation d'une partie du convertisseur de la figure 4 ;

la figure 7 représente un chronogramme illustrant le fonctionnement du convertisseur de la figure 4 ;

la figure 8 représente un mode de réalisation plus détaillé du convertisseur de la figure 4 ; et

la figure 9 représente un mode de réalisation d'une autre partie du convertisseur des figures 4 et 8.

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les applications usuelles dans lesquelles peut être prévu un convertisseur DC/DC n'ont pas été détaillées, les modes de réalisation décrits étant compatibles avec ces applications usuelles.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.

Dans la description qui suit, lorsque l'on fait référence à la tension d'un noeud, on considère qu'il s'agit, sauf indication contraire, de la tension entre le noeud et un potentiel de référence, typiquement la masse. En outre, lorsque l'on fait référence au potentiel d'un noeud, on considère que ce potentiel est, sauf indication contraire, référencé par rapport au potentiel de référence. La tension et le potentiel d'un noeud donné seront par ailleurs désignés par une même référence.

La figure 1 représente, de manière très schématique, un exemple d'un convertisseur 1 de tension du type auquel s'appliquent les modes de réalisation décrits. Dans cet exemple, le convertisseur 1 est un convertisseur DC/DC, de type alimentation à découpage, qui convertit une tension continue (DC) d'alimentation en une tension continue (DC) de sortie.

Le convertisseur 1 est configuré pour fournir un potentiel continu de sortie Vout référencé par rapport à un potentiel de référence, typiquement la masse GND. Le convertisseur comprend un noeud de sortie 2, sur lequel est disponible le potentiel Vout.

Le convertisseur 1 est alimenté par un potentiel continu d'alimentation Vbat, référencé par rapport au potentiel de référence GND, typiquement la masse. Le convertisseur 1 est alors connecté entre un premier rail conducteur, ou noeud, 3 mis au potentiel Vbat, et un deuxième rail conducteur, ou noeud, 5 mis au potentiel de référence GND.

Le convertisseur 1 est configuré pour fournir le potentiel Vout à une valeur égale à une valeur de consigne. Pour cela, le convertisseur 1 reçoit, sur un noeud d'entrée 7, un potentiel continu de consigne Vref référencé par rapport au potentiel GND, dont la valeur est représentative de la valeur de consigne du potentiel Vout, de préférence égale à la valeur de consigne du potentiel Vout.

Dans cet exemple, les potentiels Vout, Vbat et Vref sont positifs.

Dans cet exemple, le convertisseur 1 est de type abaisseur ou buck, c'est-à-dire que la valeur de consigne du potentiel Vout est inférieure à la valeur du potentiel Vbat. Dit autrement, la valeur du potentiel Vout est inférieure à celle du potentiel Vbat.

Le convertisseur 1 comprend un premier transistor MOS ("metal oxyde semiconductor" – métal oxyde semiconducteur) 9, de préférence un transistor PMOS (transistor MOS à canal P). Le transistor MOS 9 est connecté entre le rail 3 et un noeud interne 11. Dit autrement, une première borne de conduction du transistor 9, par exemple sa source, est connectée au rail 3, une deuxième borne de conduction du transistor 9, par exemple son drain, étant connectée au noeud 11.

Le convertisseur 1 comprend en outre un deuxième transistor MOS 13, de préférence un transistor NMOS (transistor MOS à canal N). Le transistor 13 est connecté entre le noeud 11 et le rail 5. Dit autrement, une première borne de conduction du transistor 13, par exemple sa source, est connectée au rail 5, une deuxième borne de conduction du transistor 9, par exemple son drain, étant connectée au noeud 11.

Ainsi, les transistors 9 et 13 sont connectés en série entre les rails 3 et 5, et sont connectés l'un à l'autre au niveau du noeud interne 11.

Le convertisseur 1 comprend un élément inductif ou inductance 15. L'inductance 15 est connectée entre le noeud 11 et le noeud 2.

Le convertisseur 1 comprend un circuit de commande 17. Le circuit 17 est configuré pour mettre en oeuvre, ou commander, les cycles de fonctionnement du convertisseur 1, de manière à réguler le potentiel Vout pour que sa valeur soit égale à la valeur de consigne Vref.

Pour cela, le circuit 17 comprend :
-une borne 171 reliée, de préférence connectée, au noeud 7 ;
-une borne 172 reliée, de préférence connectée, au noeud 2 ;
-une borne 173 reliée, de préférence connectée, au rail 3 ;
-une borne 174 reliée, de préférence connectée, au rail 5 ;
-une borne 175 reliée, de préférence connectée, à une borne de commande, ou grille, du transistor 9 ; et
-une borne 177 reliée, de préférence connectée, à une borne de commande, ou grille, du transistor 13.

Le convertisseur 1 comprend une capacité de sortie (non représentée) connectée entre le noeud 2 et le rail 5. A titre d'exemple, cette capacité est de l'ordre de 2,2 µF à 20 µF, voire plus. Cette capacité de sortie joue le rôle de filtre. Dit autrement, cette capacité de sortie du convertisseur permet de lisser le courant présent sur le noeud 2 et de stocker de l'énergie fournie au noeud 2 par le convertisseur.

Bien que cela ne soit pas représenté ici, en fonctionnement, une charge est connectée entre le noeud 2 et le rail 5 de manière à être alimentée par le potentiel Vout. Cette charge comprend une capacité d'entrée entre le noeud 2 et le rail 5.

Dans cet exemple, le convertisseur 1 est configuré pour fonctionner en modulation de fréquence d'impulsion (mode de conduction discontinue). Le circuit 17 est alors configuré pour démarrer un cycle de fonctionnement du convertisseur 1 quand la valeur du potentiel Vout est inférieure à la valeur de consigne Vref et que les deux transistors 9 et 13 sont à l'état bloqué. Plus particulièrement, au début de chaque cycle de fonctionnement, le circuit 17 est configuré pour commander la mise à l'état passant du transistor 9, le transistor 13 étant laissé à l'état bloqué. De l'énergie est alors accumulée dans l'inductance 15, pendant une première durée Ton par exemple constante pour chaque cycle de fonctionnement où le transistor 9 est maintenu à l'état passant par le circuit 17, un courant IL circulant alors dans l'inductance 15. A la fin de la durée Ton, le circuit 17 est configuré pour commander la mise à l'état bloqué du transistor 9 et la mise à l'état passant du transistor 13. De l'énergie est alors restituée par l'inductance 15, à la charge connectée en sortie du convertisseur, pendant une deuxième durée Toff par exemple constante pour chaque cycle de fonctionnement où le transistor 13 est maintenu à l'état passant par le circuit 17, le courant IL dans l'inductance diminuant. A la fin de la durée Toff, le circuit 17 est configuré pour commander la mise à l'état bloqué du transistor 13.

La durée Toff est déterminée de sorte que l'instant où le circuit 17 commande la mise à l'état bloqué du transistor 13 corresponde à l'instant où le courant IL circulant à travers l'inductance s'annule. Toutefois, en pratique, comme cela sera décrit plus en détail dans la suite de la description, cela n'est pas toujours le cas, ce qui pose problème.

La figure 2 représente des chronogrammes illustrant un exemple de fonctionnement souhaité du convertisseur 1 de la figure 1.

Le chronogramme en haut de la figure 2 illustre l'évolution, en fonction du temps t, du potentiel Vout, en volts V, le chronogramme en bas de la figure 2 illustrant l'évolution correspondante, en fonction du temps t, du courant IL traversant l'inductance 15.

A un instant t0, les transistors 9 et 13 sont à l'état bloqué, le courant IL est nul, et la valeur du potentiel Vout est supérieure à sa valeur de consigne, dans cet exemple la valeur du potentiel Vref.

Entre l'instant t0 et un instant postérieur t2, le potentiel Vout diminue, par exemple du fait que la charge connectée au convertisseur 1 consomme du courant.

A un instant t1 entre les instants t0 et t2, le potentiel Vout devient inférieur à sa valeur de consigne Vref. Cela est détecté par le circuit 17 du convertisseur 1 qui commande alors la mise à l'état passant du transistor 9. Le transistor 9 devient passant à l'instant t2.

Ainsi, à partir de l'instant t2, l'inductance 15 a une borne connectée au noeud 2 et une borne couplée au rail 3, via le transistor 9. Le courant IL circulant à travers l'inductance 15 augmente.

Il en résulte que, à partir de l'instant t2, du courant IL est fourni au noeud 2, et la capacité (non représentée en figure 1) entre le noeud 2 et le rail 5 se charge. Le potentiel Vout augmente et redevient supérieur à sa valeur de consigne Vref.

A un instant suivant t3, égal à t2 + Ton, le circuit 17 commande la mise à l'état passant du transistor 13 et la mise à l'état bloqué du transistor 9. A l'instant t3, le courant dans l'inductance a une valeur maximale ILp.

Ainsi, à partir de l'instant t3, l'inductance 15 a une borne connectée au noeud 2 et une borne couplée au rail 5, via le transistor 13. Le courant IL circulant à travers l'inductance 15 diminue

Bien que le courant IL diminue à partir de l'instant t3, tant qu'il n'est pas nul, la capacité entre le noeud 2 et le rail 5 continue de se charger et le potentiel Vout continue d'augmenter si le courant tiré par la charge est inférieur au courant IL fourni au noeud 2.

A un instant t4 suivant, égal à t3 + Toff, le circuit 17 commande la mise à l'état bloqué du transistor 13. On considère ici que le convertisseur 1 fonctionne comme il le devrait, et le courant IL est alors nul à l'instant t4. Toutefois, en pratique, ce n'est pas toujours le cas.

A partir de l'instant t4, le courant IL est nul et le potentiel Vout diminue, de manière similaire à ce qui se passait à l'instant t0.

Bien que cela ne soit pas représenté ici, quand la valeur du potentiel Vout repasse en dessous de sa valeur de consigne Vref à un instant postérieur à l'instant t4, le circuit 17 met en oeuvre un nouveau cycle de fonctionnement tel que décrit en relation avec les instants successifs t2, t3 et t4.

La figure 3 représente d'autres chronogrammes illustrant le fonctionnement convertisseur 1 de la figure 1. Plus particulièrement, un chronogramme A (en haut en figure 3) représente un exemple idéal ou théorique de l'évolution du courant IL, et un chronogramme B (en bas en figure 3) représente un exemple de l'évolution réelle du courant IL. Ces deux chronogrammes A et B illustrent un exemple de fonctionnement où, pour plusieurs cycles de fonctionnement successifs, la tension Vout est inférieure à la tension Vref à la fin de chaque cycle de fonctionnement du convertisseur 1.

A un instant t30, bien que cela ne soit pas illustré en figure 3, la tension Vout est inférieure à la tension Vref. Un cycle de fonctionnement débute avec la commutation à l'état passant du transistor 9. Il en résulte que le courant IL croît jusqu'à un instant suivant t31 égal à t30 + Ton.

A l'instant t31, le courant IL atteint sa valeur maximale ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant décroît jusqu'à un instant suivant t32 égal à t31 + Toff.

Dans cet exemple de fonctionnement idéal, le transistor 13 est commuté à l'état bloqué à l'instant t32, et le courant IL s'annule à cet instant t32.

A l'instant t32, la tension Vout étant inférieure à la tension Vref, le transistor 9 est commuté à l'état passant, ce qui marque le début d'un nouveau cycle de fonctionnement. Le courant IL croît alors jusqu'à un instant suivant t33 égal à t32 + Ton.

A l'instant t33, le courant IL atteint la valeur ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant décroît jusqu'à un instant suivant t34 égal à t33 + Toff.

Dans cet exemple de fonctionnement idéal, le transistor 13 est commuté à l'état bloqué à l'instant t34, et le courant IL s'annule à l'instant t34.

A l'instant t34, la tension Vout étant inférieure à la tension Vref, le transistor 13 est commuté à l'état passant, ce qui marque le début d'un nouveau cycle de fonctionnement. Le courant IL croît jusqu'à un instant suivant t35 égal à t34 + Ton.

A l'instant t35, le courant IL atteint la valeur ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant décroît jusqu'à un instant suivant t36 égal à t35 + Toff.

Dans cet exemple de fonctionnement idéal, le transistor 13 est commuté à l'état bloqué à l'instant t36, et le courant IL s'annule à l'instant t36.

A l'instant t36, la tension Vout étant inférieure à la tension Vref, un nouveau cycle de fonctionnement débute.

Dans l'exemple de fonctionnement théorique illustré par le chronogramme A, à la fin de chaque cycle de fonctionnement, la commutation du transistor 13 à l'état bloqué intervient au moment où le courant IL s'annule. Ainsi, lorsqu'un cycle de fonctionnement est immédiatement suivi par un nouveau cycle de fonctionnement, dans ce nouveau cycle de fonctionnement, le courant IL croît à partir d'une valeur nulle.

Le chronogramme B illustre un exemple correspondant de fonctionnement réel du convertisseur 1. Dans cet exemple de fonctionnement réel, on considère le cas pratique où le transistor 13 n'est pas immédiatement commuté à l'état bloqué à la fin de la durée Toff qui s'est écoulée depuis sa dernière commutation à l'état passant.

A un instant t40, la tension Vout étant inférieure à la tension Vref, un cycle de fonctionnement débute avec la commutation à l'état passant du transistor 9. Il en résulte que le courant IL croît jusqu'à un instant suivant t41 égal à t40 + Ton.

A l'instant t41, le courant IL atteint sa valeur maximale ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant décroît jusqu'à un instant suivant t42 égal à t41 + Toff. Le courant s'annule à l'instant t42. Toutefois, la commutation du transistor 13 à l'état bloqué n'est effective qu'à un instant t43 postérieur à l'instant t42. Ainsi, entre les instants t42 et t43 le courant IL est négatif et décroît. Dit autrement, le courant circule dans l'inductance 15 du noeud 11 vers le noeud 2 avant l'instant t42, s'annule à l'instant t42, et circule dans l'inductance 15, du noeud 2 vers le noeud 11 après l'instant t42.

A l'instant t43, la tension Vout étant inférieure la tension Vref, le transistor 9 est commuté à l'état passant à l'instant t43, ce qui marque le début d'un nouveau cycle de fonctionnement. Le courant IL croît alors jusqu'à un instant suivant t44 égal à t43 + Ton.

A l'instant t44, le courant IL atteint une valeur ILp', inférieure à la valeur maximale ILp du fait que la durée Ton est constante à chaque cycle. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant IL décroît jusqu'à un instant suivant t46 égal à t44 + Toff, le courant IL s'annulant à un instant t45 compris entre les instants t44 et t46. En outre, la commutation du transistor 13 à l'état bloqué n'est effective qu'à un instant t47 postérieur à l'instant t46. Ainsi, entre les instants t45 et t47, le courant IL est négatif et décroît jusqu'à une valeur plus faible (ou plus grande en valeur absolue) que celle atteinte à l'instant t43.

A l'instant t47, la tension Vout étant inférieure la tension Vref, le transistor 9 est commuté à l'état passant à l'instant t47, ce qui marque le début d'un nouveau cycle de fonctionnement. Le courant IL croît alors jusqu'à un instant suivant t48 égal à t47 + Ton.

A l'instant t48, le courant IL atteint une valeur ILp'', inférieure à la valeur ILp'. En outre, et les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant IL décroît jusqu'à un instant suivant t50 égal à t48 + Toff, le courant IL s'annulant à un instant t49 compris entre les instants t48 et t50. En outre, la commutation du transistor 13 à l'état bloqué n'est effective qu'à un instant t51 postérieur à l'instant t50. Ainsi, entre les instants t49 et t51 le courant IL est négatif et décroît jusqu'à une valeur plus faible (ou plus grande en valeur absolue) que celle atteinte à l'instant t47.

Du fait qu'à chaque cycle de fonctionnement illustré par le chronogramme B, la valeur maximale atteinte par le courant IL (instants t41, t44 et t48) est de plus en plus faible, le convertisseur 1 ne fournit pas assez d'énergie au noeud 2 pour réguler la tension Vout à sa valeur Vref, la tension Vout étant par exemple de plus en plus faible, ce qui pose problème. En outre, à chaque cycle de fonctionnement illustré par le chronogramme B, la valeur négative atteinte par le courant IL (instants t43, t47 et t51) est de plus en plus faible (ou de plus en plus élevée en valeur absolue), d'où il résulte que le convertisseur 1 prélève de plus en plus d'énergie sur le noeud 2 ce qui n'est pas souhaitable. En théorie, la valeur maximale du courant IL peut décroître à l'infini, mais, en pratique, le transistor 13 est détruit avant cela par des valeurs négatives du courant IL que le transistor 13 n'est pas en mesure de faire circuler entre ses bornes de conduction.

On a décrit en relation avec le chronogramme B de la figure 3 un exemple pratique de fonctionnement dans lequel la commutation à l'état bloqué du transistor 13 intervient après l'annulation du courant IL.

Dans un autre exemple pratique de fonctionnement non illustré, à chaque cycle de fonctionnement d'une pluralité de cycles successifs mis en oeuvre immédiatement les uns à la suite des autres, le transistor 13 est commuté à l'état bloqué alors que le courant IL n'est pas nul et est encore positif. Dans ce cas, à chacun de ces cycles de fonctionnement, le courant IL croît à partir d'une valeur de plus en plus élevée, d'où il résulte que le courant IL atteint une valeur maximale de plus en plus élevée, et que le cycle de fonctionnement se termine avec une valeur non nulle et positive du courant IL de plus en plus élevée. Ce fonctionnement est moins gênant que celui décrit en relation avec le chronogramme B car, après plusieurs cycles de fonctionnement, la tension Vout aura retrouvé sa valeur de consigne Vref. Ainsi, le cycle de fonctionnement suivant ne sera pas immédiatement mis en oeuvre ce qui laissera le temps au courant IL de s'annuler. Toutefois, par rapport au cas d'un fonctionnement idéal décrit en relation avec le chronogramme A, un tel fonctionnement entraîne une consommation plus élevée du convertisseur 1 ce qui n'est pas souhaitable.

Les inventeurs proposent ici de conditionner le début d'un cycle de fonctionnement par la condition que le courant IL dans l'inductance 15 soit nul. Dit autrement, lorsqu'à la fin d'un cycle de fonctionnement, le transistor 13 est commuté à l'état bloqué alors que le courant IL n'est pas nul, les inventeurs proposent de retarder le début du cycle de fonctionnement suivant tant que le courant IL n'a pas retrouvé une valeur nulle.

Plus particulièrement, les inventeurs ont constaté que quand le transistor 13 est commuté à l'état bloqué alors que le transistor 9 est bloqué et que le courant IL est non nul et positif, le courant IL circule ensuite dans la diode intrinsèque ou de corps ("body diode") du transistor 13. Il en résulte que le potentiel du noeud 11 est alors négatif et égal à –Vdiode, avec Vdiode la valeur de la tension (en valeur absolue) aux bornes de la diode de corps du transistor 13 quand le courant IL circule dans cette diode de corps. Les inventeurs ont aussi constaté que quand le transistor 13 est commuté à l'état bloqué alors que le transistor 9 est bloqué et que le courant IL est non nul et négatif, le courant IL circule ensuite dans la diode intrinsèque ou de corps du transistor 9. Il en résulte que le potentiel du noeud 11 est alors positif et égal à Vbat+Vdiode, avec Vdiode la valeur de la tension (en valeur absolue) aux bornes de la diode de corps du transistor 9 quand le courant IL circule dans cette diode de corps. En outre, le courant IL est nul quand le potentiel du noeud 11 est égal au potentiel du noeud 2.

Les inventeurs proposent donc de tirer profit des trois états que peut prendre le potentiel du noeud 11 en fonction du courant IL, lorsque les transistors 9 et 13 sont à l'état bloqué. Plus exactement, les inventeurs proposent de détecter parmi ces trois états du potentiel du noeud 11, l'état où le potentiel du noeud 11 est égal au potentiel du noeud 2, ce qui signifie que le courant IL est alors nul. Pour cela, les inventeurs proposent un circuit configuré pour détecter, lorsque les transistors 9 et 13 sont à l'état bloqué, quand le potentiel du noeud 11 est supérieur au potentiel d'alimentation Vbat, quand le potentiel du noeud 11 est inférieur au potentiel de référence GND, et quand le potentiel du noeud 11 est égal au potentiel du noeud 2, et de conditionner le début d'un cycle de fonctionnement par la détection que le potentiel du noeud 11 est égal au potentiel du noeud 2. Selon un mode de réalisation, ce circuit est configuré pour fournir un signal commutant entre un premier état, par exemple un état haut, quand les transistors 9 et 13 sont à l'état bloqué et que le potentiel du noeud 11 est égal au potentiel du noeud de sortie, et un deuxième état, par exemple un état bas, quand les transistors 9 et 13 sont à l'état bloqué et que le potentiel du noeud 11 est supérieur au potentiel Vbat ou inférieur au potentiel GND. La commutation du transistor 9 à l'état passant est alors conditionnée à partir de ce signal.

La figure 4 représente de manière très schématique un mode de réalisation d'un convertisseur de tension DC/DC 4 comprenant un tel circuit. Le convertisseur 4 comprend de nombreux éléments fonctionnels ou structurels en commun avec le convertisseur 1 de la figure 1 qui ne seront pas décrits de nouveau, seules les différences entre ces deux convertisseurs 1 et 4 étant ici mises en exergue.

Par rapport au convertisseur 1, le convertisseur 4 comprend un circuit 40 supplémentaire. Le circuit 40 est configuré pour détecter, lorsque les transistors 9 et 13 sont à l'état bloqué, quand le potentiel du noeud 11 est supérieur au potentiel d'alimentation Vbat, quand le potentiel du noeud 11 est inférieur au potentiel de référence GND, et quand le potentiel du noeud 11 est égal au potentiel du noeud 2.

Plus particulièrement, le circuit 40 est configuré pour fournir, sur une sortie 41 du circuit 40, un signal sig commutant entre un premier état, par exemple un état haut, par exemple égal au potentiel Vbat du rail 3, quand les transistors 9 et 13 sont à l'état bloqué et que le circuit 40 détecte que le potentiel du noeud 11 est égal au potentiel Vout du noeud 2, et un deuxième état, par exemple un état bas, par exemple égal au potentiel GND du rail 5, quand les transistors 9 et 13 sont à l'état bloqué et que le circuit 40 détecte que le potentiel du noeud interne 11 est égal à Vbat+Vdiode, donc supérieur au potentiel Vbat du rail 3, ou égal à –Vdiode, donc inférieur au potentiel GND du rail 5.

Le circuit 40 comprend une entrée 42 reliée, de préférence connectée, au noeud 11. L'entrée 42 est configurée pour recevoir le potentiel du noeud 11, ce potentiel étant référencé V11 dans la suite de la description.

Selon un mode de réalisation non illustré, le circuit 40 comprend une entrée supplémentaire reliée, de préférence connectée, au noeud 2. Cette entrée supplémentaire est alors configurée pour recevoir le potentiel Vout et est reliée, de préférence connectée, au noeud 2.

Bien que cela ne soit pas représenté ici, le circuit 40 est de préférence alimenté par le potentiel Vbat. Le circuit 40 comprend alors deux bornes d'alimentation connectées respectivement au rail 3 et au rail 5.

Dans le mode de réalisation illustré par la figure 4, le signal sig de sortie du circuit 40 est directement fourni à une entrée 179 du circuit 17. Le circuit 17 est alors configuré pour conditionner le début de chaque cycle de fonctionnement du convertisseur 4 à partir du signal sig. Dit autrement, le circuit 17 est alors configuré pour conditionner la commutation du transistor 9 à l'état passant au début de chaque cycle de fonctionnement à partir de l'état du signal sig. Dit encore autrement, le circuit 17 est configuré pour déterminer à partir du signal sig si le courant IL dans l'inductance 15 est nul, et pour ne commander une commutation à l'état passant du transistor 9 que si le courant IL est nul.

La figure 5 représente, sous la forme d'un circuit, un mode de réalisation d'une partie du convertisseur 4 de la figure 4. Plus particulièrement, la figure 5 représente un mode de réalisation du circuit 40 du convertisseur 4.

Dans ce mode de réalisation, le circuit 40 comprend l'entrée supplémentaire, ici référencée 50, configurée pour recevoir le potentiel Vout du noeud 2.

Le circuit 40 comprend deux transistors MOS 51 et 52 reliés en série entre les rails 3 et 5. Le circuit 40 est configuré pour que le potentiel V11 du noeud 11 détermine l'état passant ou bloqué de chacun des transistors 51 et 52. Plus particulièrement, le circuit 40 est configuré pour que les deux transistors 51 et 52 soient tous les deux dans un même état, l'état bloqué dans ce mode de réalisation, quand le potentiel V11 est égal au potentiel Vout. A l'inverse, le circuit 40 est configuré pour que les transistors 51 et 52 soient dans des états passant et bloqué différents lorsque le potentiel V11 est égal à Vbat+Vdiode et lorsque le potentiel V11 est égal à -Vdiode. Les transistors 51 et 52 sont dits dans des états bloqué et passant différents si lorsque l'un de ces transistors 51 et 52 est à l'état bloqué, l'autre de ces transistors 51 et 52 est à l'état passant.

Le transistor 51 est connecté entre le rail 3 et un noeud interne 53 du circuit 40, le transistor 52 étant connecté entre le noeud 53 et le rail 5. Plus particulièrement, les transistors 51 et 52 sont respectivement un transistor NMOS et un transistor PMOS. Le transistor 51 comprend une borne de conduction, ici sa source, reliée, de préférence connectée, au noeud 53, une autre borne de conduction, ici son drain, reliée au rail 3, ici par l'intermédiaire d'une résistance R1, et une borne de commande, ou grille, reliée, de préférence connectée à l'entrée 50 du circuit 40. Le transistor 52 comprend une borne de conduction, ici sa source, reliée, de préférence connectée, au noeud 53, une autre borne de conduction, ici son drain, reliée au rail 5, ici par l'intermédiaire d'une résistance R2, et une borne de commande, ou grille, reliée, de préférence connectée à l'entrée 50 du circuit 40. Dit autrement, les transistors 51 et 52 ont leurs bornes de commande connectées entre elles et configurées pour recevoir le potentiel Vout du noeud 2, les sources des transistors 51 et 52 étant reliées, de préférence connectées, l'une à l'autre et étant configurées pour recevoir le potentiel V11 du noeud 11.

Le circuit 40 comprend en outre un circuit combinatoire 55, c'est-à-dire un circuit comprenant une ou plusieurs portes logiques. Le circuit 55 est configuré pour fournir le signal sig, à partir des potentiels des drains des transistors 51 et 52. Le circuit 55 comprend une première entrée 551 connectée au drain du transistor 51, une deuxième entrée 552 connectée au drain du transistor 52 et une sortie 553 connectée à la sortie 41 du circuit 40. La sortie 553 du circuit 55 est configurée pour fournir le signal sig.

Selon un mode de réalisation, le circuit 55 comprend une porte logique ET ("AND") 554. Une entrée de la porte 554 est reliée, par exemple connectée, à l'entrée 551 du circuit 55, donc au drain du transistor 51. Une autre entrée de la porte 554 est reliée, par l'intermédiaire d'une porte inverseuse 555, à l'entrée 52 du circuit 55, donc au drain du transistor 52. Une sortie de la porte 554 est reliée, de préférence connectée, à la sortie 553 du circuit 50, donc à la sortie 41 du circuit 40.

Le fonctionnement du circuit 40 est le suivant.

Lorsque le potentiel V11 est égal à Vbat+Vdiode, le transistor 51 est bloqué du fait que sa grille est au potentiel Vout inférieur au potentiel Vbat+Vdiode de sa source. En outre, le transistor 52 est passant du fait que sa grille est au potentiel Vout inférieur au potentiel Vbat+Vdiode de sa source. Il en résulte que le potentiel de drain du transistor 51 est plus proche du potentiel Vbat que du potentiel GND, et est alors considéré comme étant à un niveau ou état haut. En outre, le potentiel de drain du transistor 52 est également plus proche du potentiel Vbat que du potentiel GND, et est alors considéré comme étant à un niveau ou état haut. Ainsi, la porte 554 fournit un signal sig à un niveau ou état bas.

Lorsque le potentiel V11 est égal à -Vdiode, le transistor 51 est passant du fait que sa grille est au potentiel Vout supérieur au potentiel -Vdiode de sa source. En outre, le transistor 52 est bloqué du fait que sa grille est au potentiel Vout supérieur au potentiel -Vdiode de sa source. Il en résulte que le potentiel de drain du transistor 51 est plus proche du potentiel GND que du potentiel Vbat, et est alors considéré comme étant à un niveau ou état bas. En outre, le potentiel de drain du transistor 52 est plus proche du potentiel GND que du potentiel Vbat, et est alors considéré comme étant à un niveau ou état bas. Ainsi, la porte 554 fournit un signal sig à un niveau ou état bas.

Lorsque le potentiel V11 est égal au potentiel Vout du noeud 2, les transistors 51 et 52 sont tous les deux bloqués du fait que leurs grilles sont au même potentiel que leurs sources. Il en résulte que le potentiel de drain du transistor 51 est plus proche du potentiel Vbat que du potentiel GND, et est alors considéré comme étant à l'état haut. A l'inverse, le potentiel de drain du transistor 52 est plus proche du potentiel GND que du potentiel Vbat, et est alors considéré comme étant à l'état bas. La porte 554 fournit un signal sig à un niveau ou état haut.

Ainsi, lorsque le circuit 40 de la figure 5 est prévu dans le convertisseur 4 de la figure 4, la commutation à l'état passant du transistor 9 est conditionnée par la condition que le signal sig soit à l'état haut.

L'homme du métier est en mesure de déterminer la valeur des résistances R1 et R2 pour obtenir le fonctionnement décrit ci-dessus.

Dans une variante de réalisation non représentée, le circuit 55 peut être mis en oeuvre avec d'autres portes logiques, par exemple une porte NON ET ("NAND") à la place de la porte 554. Dans ce dernier exemple, les états haut et bas du signal sig sont alors inversés, et le fonctionnement du convertisseur 4 est adapté en conséquence.

Dans encore une autre variante de réalisation non illustrée, on prévoit de déconnecter l'entrée 42 du circuit 40 de la figure 5 lorsque ce circuit 40 n'est pas utilisé, par exemple quand l'un ou l'autre des transistors 9 et 13 du convertisseur 4 de la figure 4 est à l'état passant. A titre d'exemple, un interrupteur est alors prévu entre le noeud 11 du convertisseur 4 et l'entrée 42 du circuit 40 de la figure 5. Le convertisseur 4 comprend alors un circuit configuré pour mettre cet interrupteur à l'état ouvert tant que l'un des transistors 9 et 13 est passant, et à l'état fermé quand les deux transistors 9 et 13 sont bloqués. En particulier, ce circuit peut générer le signal de commande de l'interrupteur à partir des signaux de commande des transistors 9 et 13 fournis par le circuit 17.

La figure 6 représente, sous la forme d'un circuit, une variante de réalisation d'une partie du convertisseur 4 de la figure 4. Plus particulièrement, la figure 6 représente une variante de réalisation du circuit 40 du convertisseur 4.

Dans ce mode de réalisation, le circuit 40 ne comprend pas d'entrée supplémentaire configurée pour recevoir le potentiel Vout du noeud 2.

Le circuit 40 comprend deux transistors MOS 61 et 62 reliés en série entre les rails 3 et 5. Le circuit 40 est configuré pour que le potentiel V11 du noeud 11 détermine l'état passant ou bloqué de chacun des transistors 61 et 62. Plus particulièrement, le circuit 40 est configuré pour que les deux transistors 61 et 62 soient tous les deux dans un même état, l'état passant dans ce mode de réalisation, quand le potentiel V11 est égal au potentiel Vout. A l'inverse, le circuit 40 est configuré pour que les transistors 61 et 62 soient dans des états passant et bloqué différents lorsque le potentiel V11 est égal à Vbat+Vdiode et lorsque le potentiel V11 est égal à –Vdiode.

Le transistor 61 est connecté entre le rail 3 et le transistor 62, le transistor 62 étant connecté entre le transistor 61 et le rail 5. Dit autrement, le transistor 61 relie, par ses bornes de conduction, le rail 3 à une borne de conduction du transistor 62, le transistor 62 reliant, par ses bornes de conduction, le rail 5 à une borne de conduction du transistor 61. Plus particulièrement, les transistors 61 et 62 sont respectivement un transistor PMOS et un transistor NMOS. Le transistor 61 comprend une borne de conduction, ici sa source, reliée, de préférence connectée, au rail 3, une autre borne de conduction, ici son drain, reliée au transistor 62, ici par l'intermédiaire d'une résistance R, et une borne de commande, ou grille, reliée, de préférence connectée à l'entrée 42 du circuit 40. Le transistor 62 comprend une borne de conduction, ici sa source, reliée, de préférence connectée, au rail 5, une autre borne de conduction, ici son drain, reliée au transistor 61, ici par l'intermédiaire de la résistance R, et une borne de commande, ou grille, reliée, de préférence connectée, à l'entrée 42 du circuit 40. Dit autrement, les transistors 61 et 62 ont leurs bornes de commande connectées entre elles et configurées pour recevoir le potentiel V11 du noeud 11, les drains des transistors 61 et 62 étant reliés l'un à l'autre par l'intermédiaire de la résistance R. Dans une variante de réalisation non illustrée, la résistance R est remplacée par plusieurs résistances en série entre les transistors 61 et 62.

Le circuit 40 comprend en outre le circuit combinatoire 55. Le circuit 55 est ici configuré pour fournir le signal sig, à partir des potentiels des drains des transistors 61 et 62. La première entrée 551 du circuit 55 est reliée, par exemple connectée, au drain du transistor 61, la deuxième entrée 552 du circuit 55 est reliée, par exemple connectée, au drain du transistor 62 et la sortie 553 du circuit 55 est connectée à la sortie 41 du circuit 40.

Le fonctionnement du circuit 40 est le suivant.

Lorsque le potentiel V11 est égal à Vbat+Vdiode, le transistor 61 est bloqué du fait que sa grille est au potentiel V11 supérieur au potentiel Vbat de sa source. En outre, le transistor 62 est passant du fait que sa grille est au potentiel V11 supérieur au potentiel GND de sa source. Il en résulte que le potentiel de drain du transistor 61 est plus proche du potentiel GND que du potentiel Vbat, et est alors considéré comme étant à l'état bas. En outre, le potentiel de drain du transistor 62 est également plus proche du potentiel GND que du potentiel Vbat du fait que le transistor 62 est passant, et est alors considéré comme étant à l'état bas. Ainsi, la porte 554 fournit un signal sig à l'état bas.

Lorsque le potentiel V11 est égal à -Vdiode, le transistor 61 est passant du fait que sa grille est au potentiel -Vdiode inférieur au potentiel Vbat de sa source. En outre, le transistor 62 est bloqué du fait que sa grille est au potentiel –Vdiode inférieur au potentiel GND de sa source. Il en résulte que le potentiel de drain du transistor 61 est plus proche du potentiel Vbat que du potentiel GND du fait que le transistor 61 est passant, et est alors considéré comme étant à l'état haut. En outre, le potentiel de drain du transistor 62 est plus proche du potentiel Vbat que du potentiel GND, et est alors considéré comme étant à l'état haut. Ainsi, la porte 554 fournit un signal sig à l'état bas.

Lorsque le potentiel V11 est égal au potentiel Vout du noeud 2, les transistors 61 et 62 sont tous les deux passants. En particulier, le transistor 61 est passant du fait que sa grille est au potentiel Vout inférieur au potentiel Vbat de sa source, et le transistor 62 est passant du fait que sa grille est au potentiel Vout supérieur au potentiel GND de sa source. Il en résulte que le potentiel de drain du transistor 61 est plus proche du potentiel Vbat que du potentiel GND, et est alors considéré comme étant à l'état haut. A l'inverse, le potentiel de drain du transistor 62 est plus proche du potentiel GND que du potentiel Vbat, et est alors considéré comme étant à l'état bas. La porte 554 fournit donc un signal sig à l'état haut.

Ainsi, lorsque le circuit 40 de la figure 6 est prévu dans le convertisseur 4 de la figure 4, la commutation à l'état passant du transistor 9 est conditionnée par la condition que le signal sig soit à l'état haut.

L'homme du métier est en mesure de déterminer la valeur de la résistance R ou des résistances en série reliant les transistors 61 et 62 entre eux pour obtenir le fonctionnement décrit ci-dessus.

Dans encore une autre variante de réalisation non illustrée, on prévoit de désactiver le circuit 40 de la figure 6 lorsque ce circuit 40 n'est pas utilisé, par exemple quand l'un ou l'autre des transistors 9 et 13 du convertisseur 4 de la figure 4 est à l'état passant. A titre d'exemple, un interrupteur est alors prévu entre le drain du transistor 61 et la résistance R, et un autre interrupteur est prévu entre le drain du transistor 62 et la résistance R. Le convertisseur 4 comprend alors un circuit configuré pour mettre ces interrupteurs à l'état ouvert tant que l'un des transistors 9 et 13 est passant, et à l'état fermé quand les deux transistors 9 et 13 sont bloqués. En particulier, ce circuit peut générer les signaux de commande des interrupteurs à partir des signaux de commande des transistors 9 et 13 fournis par le circuit 17.

La figure 7 représente un chronogramme illustrant le fonctionnement du convertisseur de la figure 4. Plus particulièrement, le chronogramme de la figure 7 illustre le cas où, pour plusieurs cycles successifs de fonctionnement, la tension Vout est inférieure à la tension Vref à la fin de chaque cycle de fonctionnement du convertisseur 4. On considère en outre un exemple de fonctionnement dans lequel le transistor 13 est commuté à l'état bloqué alors que le courant IL est négatif.

A un instant t70, bien que cela ne soit pas illustré en figure 7, la tension Vout est inférieure à Vref et le circuit 17 détermine à partir du signal sig que le courant IL est nul. Un cycle de fonctionnement débute alors avec la commutation à l'état passant du transistor 9. Il en résulte que le courant IL croît jusqu'à un instant suivant t71 égal à t70 + Ton.

A l'instant t71, le courant IL atteint sa valeur maximale ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant par le circuit 17. Il en résulte que le courant décroît jusqu'à un instant suivant t72 égal à t71 + Toff. Le courant s'annule à l'instant t72. Toutefois, la commutation du transistor 13 à l'état bloqué n'est effective qu'à un instant t73 postérieur à l'instant t72. Ainsi, entre les instants t72 et t73 le courant IL est négatif et décroît.

A l'instant t73, la tension Vout est inférieure la tension Vref. Toutefois, le circuit 17 détermine à partir du signal sig que le courant IL n'est pas nul. Ainsi, le circuit 17 ne commute pas le transistor 9 à l'état passant à l'instant t73. Le courant IL, qui circule alors à travers la diode de corps du transistor 13, augmente progressivement jusqu'à être nul à un instant t74 postérieur à l'instant t73. A l'instant t74, le circuit 17 détermine à partir du signal sig, que le courant IL est nul, et, comme la tension Vout est inférieure à la tension Vref, le circuit 17 commute le transistor 9 à l'état passant, ce qui marque le début d'un nouveau cycle de fonctionnement. Le courant IL croît alors jusqu'à un instant suivant t75 égal à t74 + Ton.

A l'instant t75, le courant IL atteint la valeur ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant IL décroît jusqu'à un instant suivant t76 égal à t75 + Toff. La commutation du transistor 13 à l'état bloqué n'est effective qu'à un instant t77 postérieur à l'instant t76. Ainsi, entre les instants t76 et t77 le courant IL est négatif et décroît.

A l'instant t77, la tension Vout est inférieure la tension Vref. Toutefois, le circuit 17 détermine à partir du signal sig que le courant IL n'est pas nul. Ainsi, le circuit 17 ne commute pas le transistor 9 à l'état passant à l'instant t77. Le courant IL, qui circule alors à travers la diode de corps du transistor 13, augmente progressivement jusqu'à être nul à un instant t78 postérieur à l'instant t77. A l'instant t78, le circuit 17 détermine, à partir du signal sig, que le courant IL est nul, et, comme la tension Vout est inférieure à la tension Vref, le circuit 17 commute le transistor 9 à l'état passant, ce qui marque le début d'un nouveau cycle de fonctionnement. Le courant IL croît alors jusqu'à un instant suivant t79 égal à t78 + Ton.

A l'instant t79, le courant IL atteint la valeur ILp. En outre, les transistors 9 et 13 sont commutés respectivement à l'état bloqué et à l'état passant. Il en résulte que le courant IL décroît jusqu'à un instant suivant t80 égal à t79 + Toff.

Par rapport à ce qui a été décrit en relation avec le chronogramme B de la figure 3, bien que la commutation à l'état bloqué du transistor 13 se produise alors que le courant IL est négatif, le circuit 17 est en mesure de retarder la mise en oeuvre d'un nouveau cycle de fonctionnement (commutation du transistor 9 à l'état passant) jusqu'à ce que le courant IL ait une valeur nulle, grâce au circuit 40 et au signal sig qu'il fournit. Ainsi, à chaque cycle de fonctionnement, le courant IL atteint une même valeur maximale ILp, et la régulation de la tension Vout à sa valeur de consigne est préservée.

Bien que le chronogramme de la figure 7 illustre le fonctionnement du convertisseur 4 dans le cas où la commutation du transistor 13 à l'état bloqué se produit alors que le courant IL est négatif, le circuit 40 présente également des avantages dans le cas où le transistor 13 est commuté à l'état bloqué alors que le courant IL est encore positif, par exemple car la durée Toff est trop courte par rapport à la durée Ton.

Par exemple, lorsque le transistor 13 commute à l'état bloqué alors que le courant IL est positif et que la tension Vout est inférieure à la tension Vref, le circuit 17 détermine à partir du signal sig que le courant IL n'est pas nul. Le circuit 17 ne commute donc pas le transistor 9 à l'état passant. Le courant IL, qui circule alors dans la diode de corps du transistor 9, diminue ensuite jusqu'à s'annuler. Le circuit 17 détermine, à partir du signal sig, que le courant IL est nul, et, si la tension Vout est encore inférieure à la tension Vref, le circuit 17 commande le début d'un nouveau cycle de fonctionnement en commutant le transistor 9 à l'état passant. Dans un tel fonctionnement, comme pour ce qui a été décrit en relation avec la figure 7, à chaque cycle de fonctionnement, le courant IL atteint une même valeur maximale ILp, et la régulation de la tension Vout à sa valeur de consigne est préservée.

La figure 8 représente un mode de réalisation plus détaillé du convertisseur de la figure 4. Seuls les détails non illustrés en figure 4 sont ici mis en exergue, ces détails concernant le circuit 17 du convertisseur 4, délimité par un cadre en pointillé en figure 8.

Le circuit 17 comprend une machine d'état 300. La machine d'état 300 est configurée pour fournir les signaux de commande des transistors 9 et 13 aux bornes respectives 175 et 177 de manière à mettre en oeuvre le fonctionnement décrit en relation avec les figures 4 à 7. Pour déterminer les signaux de commande des transistors 9 et 13, la machine d'état 300 reçoit plusieurs signaux. A titre d'exemple, la machine d'état 300 est mise en oeuvre par un circuit. Le circuit 300 est alimenté par le potentiel Vbat, et est connecté entre les rails 3 et 5, ces connexions n'étant pas détaillées en figure 8 pour ne pas surcharger la figure.

Le circuit 17 comprend un comparateur 302 configuré pour fournir, sur sa sortie, un signal START représentatif de la comparaison de la valeur du potentiel Vout à sa valeur de consigne. La sortie du comparateur 302 est reliée, par exemple connectée, au circuit 300. Le signal START est dans un premier état, par exemple un état haut, lorsque la valeur du potentiel Vout est inférieure à sa valeur de consigne, et dans un deuxième état, par exemple un état bas, lorsque la valeur du potentiel Vout est supérieure à sa valeur de consigne. Le comparateur 302 comprend une première entrée, par exemple inverseuse (-), configurée pour recevoir un potentiel dont la valeur est représentative de la valeur du potentiel Vout, et une deuxième entrée, par exemple non inverseuse (+), configurée pour recevoir un potentiel dont la valeur est représentative de la valeur de consigne du potentiel Vout.

Dans cet exemple où la valeur du potentiel Vref est égale à la valeur de consigne du potentiel Vout, le comparateur 302 est configuré pour comparer le potentiel Vref au potentiel Vout, la première entrée du comparateur 302 étant connectée au noeud 2, et la deuxième entrée du comparateur 302 étant connectée à la borne 171 du circuit 17.

Dans ce mode de réalisation, la durée Ton est déterminée en comparant une rampe de potentiel RP au potentiel Vref ou au potentiel Vout, ce dernier pouvant être considéré comme égal au potentiel Vref. Ainsi, le circuit 17 comprend un générateur de rampe 304 configuré pour fournir la rampe de potentiel RP et un comparateur 306 configuré pour comparer la rampe RP au potentiel Vref ou Vout, dans cet exemple au potentiel Vref. Le potentiel RP est référencé au potentiel de référence GND.

Le générateur 304 est alimenté par le potentiel Vbat et est connecté entre les rails 3 et 5, ces connexions n'étant pas représentées en figure 8 pour ne pas surcharger la figure.

Le générateur 304 est commandé par le circuit 300, par l'intermédiaire d'un signal cmdP. Plus particulièrement, quand le signal START est dans son premier état indiquant que la valeur du potentiel Vout est inférieure à sa valeur de consigne, si les deux transistors 9 et 11 sont à l'état bloqué et si le circuit 300 détermine à partir du signal sig qu'il reçoit que le courant IL est nul, le circuit 300 commande la mise à l'état passant du transistor 9, et, en même temps, le démarrage, ou début, d'une rampe de potentiel RP via le signal cmdP. A titre d'exemple, le signal cmdP est déterminé à partir du signal de commande fourni par le circuit 300 au transistor 9, voire est identique au signal de commande fourni par le circuit 300 au transistor 9.

Selon un mode de réalisation, chaque rampe de potentiel RP est une rampe croissante à partir du potentiel de référence GND.

La rampe RP est transmise à une première entrée, par exemple non inverseuse (+), du comparateur 306, la deuxième entrée, par exemple inverseuse (-) du comparateur 306 recevant le potentiel Vref, et la sortie du comparateur 306 fournissant un signal COMP au circuit 300.

Selon le mode de réalisation illustré par la figure 8, la rampe de potentiel RP est transmise au comparateur 306 par l'intermédiaire d'un circuit de sélection 308 comprenant deux entrées, une sortie et une borne de commande. La borne de commande du circuit 308 reçoit du circuit 300 un signal sel. En fonction de l'état du signal sel, le circuit 308 transmet sur sa sortie le signal présent sur l'une ou l'autre de ses entrées.

Plus particulièrement, au moment où le circuit 300 commande la mise à l'état passant du transistor 9 et le début d'une rampe de potentiel RP, le circuit 300 place le signal sel à un premier état tel que le comparateur 306 reçoive la rampe de potentiel RP.

Ainsi, tant que le signal sel est maintenu dans son premier état, le signal COMP est dans un premier état, par exemple l'état bas, tant que le potentiel RP est inférieur au potentiel Vref, et commute vers un deuxième état, par exemple l'état haut, dès que le potentiel RP devient supérieur au potentiel Vref.

La commutation du signal COMP de son premier état à son deuxième état marque la fin de la durée Ton. Le circuit 300 commande alors la mise à l'état bloqué du transistor 9 et la mise à l'état passant du transistor 13. De préférence, le circuit 300 commande simultanément la fin de la rampe de potentiel RP, via le signal cmdP.

Dans ce mode de réalisation, la durée Toff est déterminée en comparant une rampe de potentiel RN au potentiel Vref ou au potentiel Vout, et plus particulièrement dans cet exemple au potentiel Vref. Ainsi, le circuit 17 comprend un générateur de rampe 310 configuré pour fournir la rampe de potentiel RN.

Le générateur 310 est alimenté par le potentiel Vbat et est connecté entre les rails 3 et 5, ces connexions n'étant pas représentées en figure 8 pour ne pas surcharger la figure. Le générateur 310 est commandé par le circuit 300, par l'intermédiaire d'un signal cmdN.

Plus particulièrement, à la fin de la durée Ton, quand le circuit 300 commande la mise à l'état bloqué du transistor 9 et la mise à l'état passant du transistor 13, le circuit 300 commande également le démarrage d'une rampe de potentiel RN via le signal cmdN. A titre d'exemple, le signal cmdN est déterminé à partir du signal de commande fourni par le circuit 300 au transistor 13, voire est identique au signal de commande fourni par le circuit 300 au transistor 13.

Selon un mode de réalisation, chaque rampe de potentiel RN est une rampe décroissante à partir du potentiel d'alimentation Vbat.

Selon le mode de réalisation illustré par la figure 8, la comparaison de la rampe RN au potentiel Vref est mise en oeuvre par le comparateur 306. La rampe RN est alors transmise à la deuxième entrée du circuit 308. En outre, le circuit 300 est configuré pour commuter le signal sel à son deuxième état, en même temps qu'il commande la mise à l'état bloqué du transistor 9 et la mise à l'état passant du transistor 13, de sorte que la rampe RN soit transmise au comparateur 306.

Ainsi, dans des modes de réalisation où chaque rampe RN est décroissante à partir du potentiel Vbat, tant que le signal sel est maintenu dans son deuxième état, le signal COMP est dans son deuxième état, par exemple l'état haut, tant que le potentiel RN est supérieur au potentiel Vref, et commute vers son premier état, par exemple l'état bas, dès que le potentiel RN devient inférieur au potentiel Vref.

La commutation du signal COMP de son deuxième état à son premier état marque la fin de la durée Toff. Le circuit 300 commande alors la mise à l'état bloqué du transistor 13. De préférence, le circuit 300 commande simultanément la fin de la rampe de potentiel RN, via le signal cmdN.

Dans une variante de réalisation non illustrée, la comparaison de la rampe de potentiel RP au potentiel Vref est mise en oeuvre par le comparateur 306, et la comparaison de la rampe de potentiel RN au potentiel Vref est mise en oeuvre au moyen d'un comparateur supplémentaire prévu dans le circuit 17. Ce comparateur supplémentaire reçoit alors sur une première entrée, par exemple non inverseuse (+), la rampe de potentiel RN, et sur une deuxième entrée, par exemple inverseuse (-), le potentiel Vref, la sortie du comparateur supplémentaire fournissant, au circuit 300, un signal représentatif de comparaison de la rampe de potentiel RN au potentiel Vref. Dans cette variante, le circuit 308 est omis et le circuit 300 ne génère pas le signal sel. L'homme du métier est en mesure d'adapter la description faite ci-dessus du convertisseur 4 de la figure 8 à cette variante de réalisation.

Dans une autre variante de réalisation non illustrée, la rampe RP est une rampe de potentiel décroissante à partir du potentiel Vbat et/ou la rampe de potentiel RN est une rampe de potentiel croissante à partir du potentiel GND. L'homme du métier est en mesure d'adapter le convertisseur 4 à ce cas.

En outre, bien que l'on ait décrit un exemple de mode de réalisation dans lequel les rampes RP et RN sont comparées au potentiel Vref, l'homme du métier est en mesure de mettre en oeuvre le cas où les rampes RP et RN sont comparées au potentiel Vout.

Dans les modes de réalisation et variantes décrits précédemment, lorsque le transistor 13 est commuté à l'état bloqué alors que le courant IL est négatif, le potentiel V11 passe de la valeur GND (transistor 13 passant) à la valeur Vbat+Vdiode (transistor 13 bloqué). Lors du passage de la valeur GND à la valeur Vbat+Vdiode, le potentiel V11 prend, ou croise, la valeur du potentiel Vout, ce qui peut entraîner une commutation du signal sig à son premier état, bien que, en pratique, le courant IL ne soit pas à une valeur nulle stable. Il est souhaitable que cette commutation du signal sig au premier état ne soit pas prise en compte, par exemple qu'elle ne permette pas de redémarrer un nouveau cycle de fonctionnement. En effet, cela pourrait conduire à démarrer un nouveau cycle de fonctionnement alors que le courant IL n'a pas une valeur nulle stable, par exemple alors que le courant IL est négatif. En outre, une commutation similaire du signal sig à son premier état peut se produire lorsque le transistor 13 est commuté à l'état bloqué alors que le courant IL est encore positif.

Selon un mode de réalisation, le convertisseur 4 est configuré pour filtrer, pendant une durée de temporisation prédéterminée à partir de la commutation du transistor 13 à l'état bloqué, les commutations du signal sig à son premier état. Dit autrement, le convertisseur 4 est configuré pour tenir compte des commutations du signal sig à son premier état uniquement après la fin de la durée de temporisation. A titre d'exemple, cette durée de temporisation est de l'ordre de 10 ns, par exemple égale à 10 ns.

Selon un exemple, le circuit 17, par exemple son circuit 300, est configuré pour prendre en compte des commutations du signal sig uniquement après que la durée de temporisation s'est écoulée.

Selon un autre exemple, le convertisseur 4 comprend un circuit supplémentaire non représenté en figures 4 et 8, configuré pour générer un signal filtré à partir du signal sig, le signal filtré correspondant au signal sig à la différence qu'il ne présente aucune commutation pendant la durée de temporisation. Dit autrement, le circuit supplémentaire est par exemple configuré pour fournir le signal filtré qui commute suite à chaque commutation du signal sig en dehors de la période de temporisation, et pour maintenir l'état du signal filtré pendant toute la durée de temporisation. Dit encore autrement, le signal filtré commute d'un premier état à un deuxième état à chaque commutation du signal sig de son premier état à son deuxième état, et de son deuxième état à son premier état à chaque commutation du signal sig de son deuxième état à son premier état, sauf pendant la durée de temporisation où le signal filtré est maintenu à son deuxième état. Le circuit 17 est alors configuré pour conditionner la commutation du transistor 9 à l'état passant en fonction de l'état du signal filtré. Ce signal filtré étant obtenu à partir du signal sig, le circuit 17 est bien configuré pour conditionner la commutation du transistor 9 à l'état passant à partir du signal sig.

L'homme du métier est mesure de prévoir d'autres mises en oeuvre permettant d'éviter de prendre en compte une commutation du signal sig au premier état qui soit non représentative d'un courant IL de valeur stable et nulle, par exemple en mettant en oeuvre une fonction de filtrage des commutations du signal sig pendant la durée de temporisation.

Par ailleurs, dans les modes de réalisation et variantes décrits précédemment, lorsque le courant IL dans l'inductance 15 s'annule, le potentiel V11 du noeud 11 peut, en pratique, présenter des oscillations autour de la valeur du potentiel Vout. Il en résulte que le signal sig, ou le signal filtré décrit ci-dessus, peut également présenter des oscillations, par exemple tant que le potentiel V11 n'a pas une valeur stable égale à celle du potentiel Vout.

Selon un mode de réalisation, le convertisseur 4 est configuré pour mémoriser, après la durée de temporisation, une première commutation au premier état du signal sig ou du signal filtré correspondant.

Selon un exemple, cette mémorisation est mise en oeuvre par le circuit 300, par exemple directement par la machine d'état du circuit 300.

Selon un autre exemple, le convertisseur 4 comprend un (autre) circuit supplémentaire non représenté en figures 4 et 8, configuré pour mettre en oeuvre cette mémorisation. Ce circuit supplémentaire est par exemple configuré pour fournir un signal supplémentaire commutant à un premier état lorsque le signal sig ou le signal filtré commute à son premier état après la durée de temporisation, puis pour maintenir le premier état du signal supplémentaire pendant une durée prédéterminée, par exemple, au moins jusqu'à une commande du transistor 9 à l'état passant, voire au moins jusqu'à une commutation du transistor 13 à l'état passant. A titre d'exemple, le circuit 17, par exemple son circuit 300, reçoit ce signal supplémentaire, et conditionne une commutation du transistor 9 (début d'un nouveau cycle de fonctionnement) au fait que ce signal supplémentaire est dans son premier état. Le signal supplémentaire étant obtenu à partir du signal sig ou du signal filtré lui-même obtenu à partir du signal sig, la commutation du transistor 9 à l'état passant est bien conditionnée à partir du signal sig, ou, dit autrement, par le signal sig.

L'homme du métier est mesure de prévoir d'autres mises en oeuvre permettant de tenir compte des éventuelles oscillations du signal sig lorsque le courant IL s'annule, par exemple d'autres mises en oeuvre d'une fonction de mémorisation d'une première commutation au premier état du signal sig ou du signal filtré après la durée de temporisation.

Selon un mode de réalisation, le convertisseur 4 comprend un circuit configuré pour mettre en oeuvre une fonction de filtrage et une fonction de mémorisation telles que décrites ci-dessus. Ce circuit est alors configuré pour :
fournir, à partir du signal sig, un signal sig' commutant entre un premier état et un deuxième état, par exemple respectivement bas et haut ;
maintenir le signal sig' à son deuxième état pendant une durée de temporisation prédéterminée après une commande d'une commutation du transistor 13 à l'état bloqué ;
commuter le signal sig' à son premier état lors de la première commutation du signal sig à son premier état intervenant une fois la durée de temporisation écoulée ; et
maintenir pendant une durée prédéterminée le signal sig' à son premier état suite à une première commutation du signal sig' à son premier état après la durée de temporisation, par exemple, en maintenant ce premier état du signal sig' au moins jusqu'à ce que le transistor 9, voire le transistor 13, soit commuté à l'état passant lors du cycle de fonctionnement suivant.

Dans un tel mode de réalisation, le circuit 17 est alors configuré pour conditionner, par le premier état du signal sig', une commutation du transistor 9 à l'état passant. Du fait que le signal sig' est obtenu à partir du signal sig, la commutation du transistor 9 à l'état passant est bien conditionnée à partir du signal sig. Par ailleurs, dans un tel mode de réalisation, on peut prévoir que le circuit 300 reçoive un signal START' résultant d'une opération logique, par exemple un ET logique, entre le signal sig' et le signal START, de sorte que le signal START' soit dans un état, par exemple l'état haut, uniquement si la tension Vout est inférieure à la tension Vref et si le signal sig' est à son premier état, et dans un autre état, par exemple l'état bas, sinon. Dans ce cas, le circuit 300 débute un nouveau cycle de fonctionnement dès que le signal START' est dans l'état indiquant que la tension Vout est inférieure à Vref et que le signal sig' est à son premier état.

La figure 9 représente un mode de réalisation de réalisation d'un circuit 90 configuré pour générer un signal sig' tel que décrit ci-dessus.

Le circuit 90 comprend une bascule 92 de type D ("D flip-flop" en anglais). L'entrée de donnée D de la bascule 92 est reliée, de préférence connectée, à un potentiel V correspondant à un premier état du signal sig'. La sortie Q de la bascule 92 fournit le signal sig'. L'entrée de synchronisation clk de la bascule 92 est reliée, de préférence connectée, à la sortie 41 du circuit 40 (figures 4, 5, 6 et 8) de manière à recevoir le signal sig. La bascule 92 comprend en outre une entrée d'initialisation R configurée pour recevoir un signal d'initialisation init. Lorsque le signal init est dans un état inactif, par exemple l'état bas, le niveau de l'entrée D est recopié sur la sortie Q à chaque commutation du signal sig de son deuxième état à son premier état, et, lorsque le signal init est dans un état actif, par exemple l'état haut, la sortie Q de la bascule 92 est forcée à un niveau correspondant au deuxième état du signal sig'.

A titre d'exemple le signal init est à l'état actif quand le transistor 13 est à l'état passant et également tant que la durée de temporisation après une commutation du transistor 13 à l'état bloqué n'est pas terminée, et, par exemple, à l'état inactif sinon. Ainsi, quand le transistor 13 est passant, le signal init est actif et le signal sig' est à son deuxième état. En outre, quand le transistor 9 est bloqué mais que la durée de temporisation n'est pas terminée, le signal init est actif et le signal sig' est maintenu à son deuxième état. Une fois la temporisation terminée, dès que le signal sig commute de son deuxième état à son premier état, la sortie Q de la bascule 92 commute au potentiel V, d'où il résulte que le signal sig' commute à son premier état, le signal sig' étant maintenu à son premier état tant que le signal init reste inactif.

On comprend du fonctionnement décrit ci-dessus, que le signal init peut être obtenu à partir du signal de commande du transistor 13, ce signal de commande étant disponible sur la sortie 177 du circuit 17 (figures 4 et 8). Par exemple, le signal init correspond au signal de commande du transistor 13 auquel est appliqué un retard égal à la durée de temporisation.

Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art.

Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus. En particulier, l'homme du métier est en mesure de concevoir le ou les circuits mettant en oeuvre la fonction de filtrage appliquée au signal sig pour tenir compte d'une éventuelle première commutation du signal sig à son premier état alors que le courant IL dans l'inductance n'a pas une valeur nulle et stable, et la fonction de filtrage pour tenir compte des éventuelles oscillations du signal sig lorsque le courant IL s'annule.

Claims

Convertisseur (1) de tension comprenant :
un premier transistor MOS (9) connecté entre un noeud interne (11) du convertisseur et un premier noeud (3) configuré pour recevoir un potentiel d'alimentation (Vbat) ;
un deuxième transistor MOS (13) connecté entre le noeud interne et un deuxième noeud (5) configuré pour recevoir un potentiel de référence (GND) ;
une inductance (15) connectée entre le noeud interne (11) et un noeud de sortie (2) du convertisseur ;
un premier circuit (17) configuré pour commander les premier et deuxième transistors MOS ; et
un deuxième circuit (40) configuré pour détecter, lorsque les premier et deuxième transistors sont à l'état bloqué, quand un potentiel (V11) du noeud interne (11) est supérieur au potentiel d'alimentation (Vbat), quand le potentiel du noeud interne est inférieur au potentiel de référence (GND), et quand le potentiel du noeud interne est égal au potentiel (Vout) du noeud de sortie (2), la détection que le potentiel du noeud interne est égal au potentiel du noeud de sortie conditionnant une commande de commutation à l'état passant du premier transistor (9) par le premier circuit (17).
Convertisseur selon la revendication 1, dans lequel le deuxième circuit (40) est configuré pour fournir un premier signal (sig) commutant entre un premier état du premier signal quand les premier et deuxième transistors (9, 13) sont à l'état bloqué et que le potentiel (V11) du noeud interne (11) est égal au potentiel (Vout) du noeud de sortie (2), et un deuxième état du premier signal quand les premier et deuxième transistors sont à l'état bloqué et que le potentiel (V11) du noeud interne (11) est supérieur au potentiel d'alimentation (Vbat) ou inférieur au potentiel de référence (GND).
Convertisseur selon la revendication 2, dans lequel le premier circuit (17) est configuré pour conditionner la commande à l'état passant du premier transistor (9) à partir du premier signal (sig).
Convertisseur selon la revendication 2 ou 3, dans lequel le deuxième circuit (40) comprend un troisième transistor MOS (51 ; 61) et un quatrième transistor MOS (52 ; 62) reliés en série entre les premier (3) et deuxième (5) noeuds, le deuxième circuit étant configuré pour que le potentiel (V11) du noeud interne (11) détermine un état bloqué ou passant de chacun des troisième (51 ; 61) et quatrième (52 ; 62) transistors.
Convertisseur selon la revendication 4, dans lequel le deuxième circuit (40) est en outre configuré pour que les troisième (51 ; 61) et quatrième (52 ; 62) transistors soient dans le même état passant ou bloqué quand le potentiel (V11) du noeud interne (11) est égal au potentiel (Vout) du noeud de sortie (2).
Convertisseur selon la revendication 4 ou 5, dans lequel le premier signal (sig) est déterminé à partir des potentiels des drains des troisième (51 ; 61) et quatrième (52 ; 62) transistors.
Convertisseur selon l'une quelconque des revendications 4 à 6, dans lequel le deuxième circuit (40) comprend un circuit combinatoire (55) dont une entrée (551) est reliée au drain du troisième transistor (51 ; 61), et dont une autre entrée (552) est reliée au drain du quatrième transistor (52 ; 62), le circuit combinatoire comprenant une sortie (553) configurée pour fournir le premier signal (sig).
Convertisseur selon la revendication 7, dans lequel le circuit combinatoire comprend une porte ET (554) dont une entrée est reliée au drain du troisième transistor (51 ; 61), dont une autre entrée est reliée au drain du quatrième transistor (52 ; 62) par une porte inverseuse (555), et dont une sortie est reliée à la sortie (553) du circuit combinatoire (55).
Convertisseur selon l'une quelconque des revendications 4 à 8, dans lequel les sources des troisième (51) et quatrième (61) transistors sont configurées pour recevoir le potentiel (V11) du noeud interne (11), ou dans lequel les grilles des troisième (52) et quatrième (62) transistors sont configurées pour recevoir le potentiel (V11) du noeud interne (11).
Convertisseur selon l'une quelconque des revendications 4 à 9, dans lequel :
les sources des troisième (51) et quatrième (61) transistors sont configurées pour recevoir le potentiel (V11) du noeud interne (11) ;
les grilles des troisième (51) et quatrième (52) transistors sont configurées pour recevoir le potentiel (Vout) du noeud de sortie (2) ;
le drain du troisième transistor (51) est relié au premier noeud (3) ; et
le drain du quatrième transistor (52) est relié au deuxième noeud (3).
Convertisseur selon la revendication 10, dans lequel les premier (9) et quatrième (52) transistors sont des transistors PMOS, les deuxième (13) et troisième (51) transistors étant des transistors NMOS.
Convertisseur selon l'une quelconque des revendications 4 à 9, dans lequel :
les grilles des troisième (61) et quatrième (62) transistors sont configurées pour recevoir le potentiel (V11) du noeud interne (11) ;
la source du troisième transistor (61) est reliée au premier noeud (3) ;
la source du quatrième transistor (62) est reliée au deuxième noeud (5) ; et
le drain du troisième transistor (61) est relié au drain du quatrième transistor (62) par au moins une résistance (R).
Convertisseur selon la revendication 12, dans lequel les premier (9) et troisième (61) transistors sont des transistors PMOS, les deuxième (13) et quatrième (62) transistors étant des transistors NMOS.
Convertisseur selon l'une quelconque des revendications 2 à 13, comprenant en outre un troisième circuit (90) configuré pour fournir, à partir du premier signal (sig), un deuxième signal (sig') commutant entre un premier état du deuxième signal (sig') et un deuxième état du deuxième signal (sig'), le troisième circuit (90) étant configuré pour :
maintenir le deuxième signal (sig') au deuxième état du deuxième signal (sig') pendant une première durée prédéterminée après une commande d'une commutation du deuxième transistor (13) à l'état bloqué ;
commuter, après ladite première durée, le deuxième signal (sig') au premier état du deuxième signal (sig') suite à une commutation du premier signal (sig) au premier état du premier signal (sig) ; et
maintenir le deuxième signal (sig') au premier état du deuxième signal (sig') pendant une deuxième durée prédéterminée après la commutation du deuxième signal (sig') au premier état du deuxième signal (sig').
Circuit électronique comprenant un convertisseur selon l'une quelconque des revendications 1 à 14.