FR3091786A1 - Diode de type PIN comportant une couche conductrice, et procédé de fabrication - Google Patents

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Abstract

La diode (DD1) comprend un barreau de silicium polycristallin (PL2) comportant une première région dopée d’un premier type de conductivité (P+), une deuxième région dopée d’un deuxième type de conductivité (N+) et une région intrinsèque (INT), et comprend une couche conductrice (PL1) apte à être polarisée, parallèle au barreau de silicium polycristallin (PL2) et séparée dudit barreau par une couche diélectrique (CD). Figure de l’abrégé : figure 1

Description

Diode de type PIN comportant une couche conductrice, et procédé de fabrication
Des modes de réalisation et de mise en œuvre concernent les diodes, en particulier formées dans du silicium polycristallin et comportant une zone intrinsèque.
Le courant de fuite dans des jonctions P+N- ou N+P- de diodes est fortement lié à la densité de dopant du côté le moins dopé (N- ou P-). Plus le dopage est élevé, plus le courant de fuite sous polarisation inverse est important. Cependant, si le dopage est réduit, le courant en régime passant de la diode est également réduit.
Ce compromis a rendu difficile la réalisation de diodes latérales en polysilicium avec un courant de régime passant élevé et un courant de fuite faible.
Les diodes PIN (pour « Positive Intrinsic Negative » en anglais) sont des diodes comprenant une zone intrinsèque, c’est-à-dire non dopée, intercalée entre deux zones dopées de type P et de type N.
Une réduction de la longueur de la zone intrinsèque entre les deux régions dopées permet d’améliorer le rapport courant de régime passant sur courant de fuite, mais cette réduction est limitée par la diffusion des dopants des régions dopées.
Or il est souhaitable d’augmenter le rapport courant de régime passant sur courant de fuite des diodes PIN, tout en évitant d’introduire des coûts supplémentaires dans les procédés de fabrication.
Selon un aspect, il est proposé une diode comprenant un barreau de silicium polycristallin comportant une première région dopée d’un premier type de conductivité, une deuxième région dopée d’un deuxième type de conductivité et une région intrinsèque située entre la première région dopée et la deuxième région dopée, ainsi qu’une couche conductrice apte à être polarisée, parallèle au barreau de silicium polycristallin et séparée dudit barreau par une couche diélectrique.
La couche conductrice étant apte à être polarisée, c’est-à-dire comportant par exemple une prise de contact pouvant être couplée à une tension de polarisation, et étant parallèle au barreau, la couche conductrice permet de moduler les caractéristiques de la diode en fonction de la polarisation, en particulier le courant de fuite inverse en régime bloqué. Une polarisation positive ou négative permet respectivement de favoriser ou de modérer le courant de fuite inverse traversant la région intrinsèque de silicium polycristallin. Une telle modulation du courant permet de réduire le courant de fuite et ainsi d’augmenter le rapport courant de régime passant sur courant de fuite.
Par exemple le barreau de silicium polycristallin a une épaisseur de 150nm ou de 100nm.
Selon un mode de réalisation, la couche diélectrique comporte une portion plus fine que le reste de la couche diélectrique, en regard de la région intrinsèque.
Cela permet notamment de dimensionner l’effet de favorisation et modération du courant à des potentiels d’un ordre de grandeur disponible dans un circuit donnée.
Par exemple la portion plus fine a une épaisseur de sensiblement 2,3nm ou une épaisseur comprise entre 7nm et 9nm, et le reste de la couche diélectrique a une épaisseur de sensiblement 15nm ou de sensiblement 18nm.
Selon un mode de réalisation, le barreau de silicium polycristallin repose sur la couche diélectrique reposant elle-même sur la couche conductrice apte à être polarisée.
Selon un exemple de mode de réalisation, la couche conductrice est située sur une surface au niveau d’une face avant d’un substrat semiconducteur.
Selon un autre exemple de mode de réalisation, la couche conductrice est située dans une tranchée s’étendant verticalement dans un substrat semiconducteur à partir d’une face avant du substrat semiconducteur.
La face avant du substrat semiconducteur correspond à la surface du substrat au niveau de laquelle sont réalisés les composants semiconducteurs (autrement désigné sous l’acronyme FEOL du terme usuel anglais « Front End Of Line »).
Selon un mode de réalisation, la diode comprend un circuit électrique couplant la première région dopée du barreau de silicium polycristallin avec la couche conductrice.
Bien entendu, la première région dopée correspond à une région d’anode de la diode pour bénéficier avantageusement de l’effet de modération du courant de fuite dans le régime bloqué.
Selon un mode de réalisation, la diode comprend une deuxième couche conductrice apte à être polarisée, parallèle au barreau de silicium polycristallin et séparée dudit barreau par une deuxième couche diélectrique.
Dans ce mode de réalisation, une première et une deuxième couche conductrice, respectivement de part et d’autre du barreau de silicium polycristallin, peuvent permettre un double effet de modulation du courant. La deuxième couche conductrice permet par ailleurs une mise en œuvre avantageuse de la fabrication de la diode.
Par exemple, la deuxième couche conductrice a une épaisseur de 150nm, tandis que le barreau de silicium polycristallin a une épaisseur de 100nm.
Avantageusement, la deuxième couche diélectrique comporte une portion plus fine que le reste de la deuxième couche diélectrique, en regard de la région intrinsèque.
La deuxième couche conductrice peut reposer sur la deuxième couche diélectrique reposant elle-même sur ledit barreau de silicium polycristallin.
Par exemple, ladite portion plus fine de la deuxième couche diélectrique a une épaisseur de sensiblement 2,3nm, tandis que le reste de la deuxième couche diélectrique a une épaisseur de sensiblement 15nm.
De même, la diode peut comprendre un deuxième circuit électrique couplant la première région dopée du barreau de silicium polycristallin avec la deuxième couche conductrice.
En outre, la diode peut comporter une région isolante, isolant électriquement la diode d’un substrat semiconducteur.
Par exemple, la région isolante peut être du type tranchée d’isolation peut profonde, ou former une couche de diélectrique sur les parties de la région conductrice en vis-à-vis du substrat.
Le barreau de silicium polycristallin peut en outre comporter des atomes de fluor, au moins dans ladite région intrinsèque.
Cela permet d’encore améliorer le rapport courant en régime passant sur courant de fuite de la diode.
Selon un autre aspect, il est proposé un procédé de fabrication d’une diode comprenant une formation d’un barreau de silicium polycristallin, une implantation de dopants d’un premier type de conductivité une première région du barreau, et une implantation de dopants d’un deuxième type de conductivité dans une deuxième région du barreau, une région du barreau située entre la première région et la deuxième région étant laissée intrinsèque, ainsi qu’une formation d’une couche conductrice apte à être polarisée parallèle au barreau de silicium polycristallin, et une formation d’une couche diélectrique séparant la couche conductrice et le barreau de silicium polycristallin.
Par exemple, ladite formation du barreau de silicium polycristallin est configurée pour former un barreau de silicium polycristallin ayant une épaisseur de 150nm ou de 100nm.
Selon un mode de mise en œuvre, la formation de la couche diélectrique comporte une formation d’une portion plus fine que le reste de la couche diélectrique, en regard de la région intrinsèque.
Par exemple ladite formation de la couche diélectrique est configurée pour former la portion plus fine ayant une épaisseur de sensiblement 2,3nm ou une épaisseur comprise entre 7nm et 9nm, et pour former le reste de la couche diélectrique ayant une épaisseur de sensiblement 15nm ou de sensiblement 18nm.
Selon un mode de mise en œuvre, ladite formation du barreau de silicium polycristallin est réalisée sur la couche diélectrique, et ladite formation de la couche diélectrique est réalisée sur la couche conductrice.
Selon un exemple de mode de mise en œuvre, la formation de la couche conductrice est réalisée sur une surface située au niveau d’une face avant d’un substrat semiconducteur.
Selon un autre exemple de mode de mise en œuvre, la formation de la couche conductrice comprend une gravure d’une tranchée s’étendant verticalement dans un substrat semiconducteur à partir d’une face avant du substrat, et un remplissage de la tranchée avec la couche conductrice.
Selon un mode de mise en œuvre, le procédé comprend une réalisation d’un circuit électrique couplant la première région dopée du barreau de silicium polycristallin avec la couche conductrice.
Selon un mode de mise en œuvre, le procédé comprend une formation d’une deuxième couche conductrice apte à être polarisée parallèle au barreau de silicium polycristallin, et une formation d’une deuxième couche diélectrique séparant la deuxième couche conductrice et le barreau de silicium polycristallin.
En outre de réaliser une diode présentant les avantages mentionnés ci-avant, ce mode de mise en œuvre permet d’éviter d’introduire une étape de protection contre la siliciuration, éventuellement non-prévue dans un processus de fabrication, en utilisant une étape de dépôt d’une deuxième couche conductrice, éventuellement prévue dans le processus.
Par exemple, la formation de la deuxième couche conductrice est configurée pour former la deuxième couche conductrice ayant une épaisseur de 150nm, la formation de la première couche conductrice étant configurée pour former la première couche conductrice ayant une épaisseur de 100nm.
Avantageusement, la formation de la deuxième couche diélectrique comporte une formation d’une portion plus fine que le reste de la deuxième couche diélectrique, en regard de la région intrinsèque.
Par exemple, la formation de la deuxième couche conductrice est réalisée sur la deuxième couche diélectrique, et ladite formation de la deuxième couche diélectrique est réalisée sur le barreau de silicium polycristallin.
Par exemple, ladite formation de la deuxième couche diélectrique est configurée pour former la portion plus fine ayant une épaisseur de sensiblement 2,3nm.
Le procédé peut comporter une réalisation d’un deuxième circuit électrique couplant la première région dopée du barreau de silicium polycristallin avec la deuxième couche conductrice.
En outre, le procédé peut comporter une formation d’une région isolante, isolant électriquement la diode d’un substrat semiconducteur.
Le procédé selon cet aspect présente avantageusement des étapes de formation d’éléments qui sont déjà prévues dans des procédés usuels de fabrication de composants semiconducteurs sur le même circuit intégré que la diode. Le procédé selon cet aspect est même compatible en intégralité avec un exemple une réalisation de mémoire non-volatile à transistor à grille flottante, et donc « gratuit ».
Le procédé peut comporter en outre une implantation d’atomes de fluor au moins dans ladite région intrinsèque du barreau de silicium polycristallin, et éventuellement dans l’ensemble du barreau de silicium polycristallin.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
illustre un exemple de réalisation de l’invention ;
illustre un exemple de mise en œuvre de l’invention ;
illustre des résultats d’un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention ;
illustre un exemple de mise en œuvre de l’invention.
La figure 1 illustre un exemple de réalisation d’une diode DD1 du type PIN (pour « Positive Intrinsic Negative » en anglais) comprenant une première région dopée du type P+, une deuxième région dopée du type N+, et une région intrinsèque INT, non dopée, intercalée entre la première région dopée P+ et la deuxième région dopée N+.
La première région dopée P+, la région intrinsèque INT et la deuxième région dopée N+ sont réalisées dans un barreau de silicium polycristallin PL2, c’est-à-dire une couche ou une plaque de silicium polycristallin, éventuellement allongée.
Par exemple, le barreau de silicium polycristallin peut avoir une épaisseur de 150nm.
On pourra employer le terme de polysilicium pour désigner du silicium polycristallin.
La première région dopée P+ forme l’anode A de la diode DD1, et la deuxième région dopée N+ forme la cathode C de la diode DD1.
Des contacts métalliques d’anode A et de cathode C sont représentés et sont couplées à la première région dopée P+ et à la deuxième région dopée N+ via des pellicules de siliciure de métal SAL.
La diode DD1 comprend une couche conductrice PL1 parallèle au barreau de silicium polycristallin PL2 et séparée dudit barreau par une couche diélectrique CD.
La couche conductrice PL1 peut par exemple être formée de polysilicium dopée et conducteur. La couche conductrice PL1 peut comprendre une pellicule de siliciure de métal permettant un couplage ohmique avec un contact métallique Cnt. Cela est un exemple permettant à la couche conductrice PL1 d’être apte à être polarisée.
Par exemple, la couche conductrice PL1 peut avoir une épaisseur de 100nm.
La couche diélectrique CD comporte une portion LV et une portion ONO. La portion LV est plus fine que le reste de la couche diélectrique ONO (portion ONO). La couche plus fine (portion LV) est située en regard de la région intrinsèque INT.
La portion LV plus fine de la couche diélectrique comporte par exemple une couche d’oxyde de silicium utilisée pour réaliser des oxydes de grille de transistors logique du type MOS. Par exemple, la portion LV peut avoir une épaisseur de sensiblement (i.e. à 10% près) 2,3nm.
Le reste de la couche de diélectrique CD, plus épaisse, comporte par exemple un empilement ONO de couches d’oxyde de silicium, de nitrure de silicium et d’oxyde de silicium. Par exemple, la portion ONO peut avoir une épaisseur de sensiblement 15nm.
Dans cet exemple, le barreau de silicium polycristallin PL2 repose sur la couche diélectrique reposant elle-même sur la couche conductrice PL1.
La couche conductrice repose quant à elle sur une surface au niveau d’une face avant FA d’un substrat semiconducteur SUB sur lequel est réalisée la diode DD1. La face avant FA du substrat SUB est la face sur laquelle sont formée les composants semiconducteurs, tels que la diode DD1, des transistors ou autres.
La couche conductrice PL1 repose dans cet exemple sur une zone du substrat munie d’une tranchée d’isolation peu profonde STI. Les tranchées d’isolation peu profondes STI comprennent une région électriquement isolante remplissant des tranchées dont le niveau supérieur est aligné avec la surface de la face avant FA.
La tranchée d’isolation peu profonde forme ici une région isolante isolant électriquement la diode DD1 du substrat semiconducteur SUB.
La figure 2 illustre en vue du dessus un dispositif après certaines étapes d’un exemple de procédé de fabrication d’une diode, telle que la diode DD1 décrite précédemment en relation avec la figure 1.
Ainsi, cet exemple de procédé comprend une formation d’une région isolante STI, pour isoler électriquement la diode d’un substrat semiconducteur. La région isolante est fabriquée selon une méthode classique de formation de tranchées d’isolation peu profondes. La surface supérieure de la région isolante STI est ainsi alignée avec le niveau de la face avant FA du substrat semiconducteur sur lequel est réalisée la diode.
Le procédé comprend une formation de la couche conductrice PL1 sur la surface située au niveau de la face avant FA du substrat semiconducteur.
La formation de la couche conductrice PL1 comprend par exemple une croissance d’une couche de polysilicium et un dopage de cette couche pour la rendre conductrice.
Le procédé comprend ensuite une formation de la couche diélectrique destinée à séparer la couche conductrice PL1 et le futur barreau de silicium polycristallin PL2.
La formation de la couche diélectrique comprend des croissances ou des dépôts d’oxyde, de nitrure, et d’oxyde de silicium empilés ONO.
Puis, l’empilement ONO est complétement gravé sur une partie LV, située en regard de la future région intrinsèque INT du barreau de polysilicium PL2. Un oxyde plus fin que l’empilement ONO est formé dans la partie gravée LV.
Sur la couche diélectrique (comportant l’empilement ONO et l’oxyde plus fin LV) est alors formé le barreau de polysilicium PL2.
Le barreau de polysilicium PL2 peut être formé par un dépôt d’une couche de silicium polycristallin, puis un masquage définissant des parties à retirer, et une gravure.
Le procédé comprend une implantation de dopants d’un premier type de conductivité dans une première région du barreau formant une anode, et une implantation de dopants d’un deuxième type de conductivité dans une deuxième région du barreau formant une cathode, mutuellement espacées par une région du barreau laissée intrinsèque (non représenté).
En outre, un masque de protection SiPRT est déposé afin de protéger notamment la région intrinsèque INT contre une siliciuration.
Les parties découvertes du barreau de polysilicium PL2, en regard des régions d’anode et de cathode sont alors siliciurée, c’est-à-dire qu’elles comportent une pellicule de siliciure de métal, et peuvent être connectées par contact ohmique.
De même, les parties de la couche conductrice PL1 qui ne sont recouvertes ni par le masque de protection SiPRT, ni par le barreau PL2, ni par la couche diélectrique ONO, sont également siliciurées.
Ainsi une prise de contact couplée à la pellicule de siliciure de métal permet de polariser la couche conductrice PL1.
Les différentes couches PL1, ONO, PL2 sont formées de façon « pyramidale », la surface de chaque couche étant globalement incluse à l’intérieur de la surface de la couche sous-jacente.
La figure 3 illustre des courbes de caractéristiques du courant d’anode Ia en fonction de la tension d’anode Va d’une diode, tel que la diode DD1 décrite précédemment en relation avec la figure 1, pour différentes polarisation Vpol de la couche conductrice PL1.
Cinq courbes sont représentées pour cinq tensions de polarisations Vpol, et sont référencées Cm2 pour Vpol=-2V, Cm1 pour Vpol=-1V, C0 pour Vpol=0V, Cp1 pour Vpol=+1V, Cp2 pour Vpol=+2V.
En régime passant, c’est-à-dire pour des tensions d’anode Va positives, les différentes polarisations Vpol de la couche conductrice PL2 n’ont pas vraiment d’incidence sur le courant d’anode Ia, en particulier pour des tensions d’anodes supérieures à 1,5V.
En régime bloqué, c’est-à-dire pour des tensions d’anode Va négatives, l’incidence de la polarisation Vpol de la couche conductrice PL2 est en revanche bien visible sur les valeurs du courant de fuite Ia.
En effet, la polarisation de la couche conductrice PL2, parallèle au barreau de polysilicium PL1, engendre un effet comparable à un effet transistor dans la région intrinsèque INT, qui module la concentration de porteurs dans la région intrinsèque et la conductivité de la diode.
L’intensité du courant de fuite Ia est ainsi modulée par la tension de polarisation Vpol, et par exemple à une tension d’anode Va de -4V, le courant de fuite de Cm2 (Vpol=-2V) est de sensiblement 10-11ampères, le courant de fuite de Cp2 (Vpol=+2V) est de sensiblement 10-8ampères tandis que le courant de fuite de C0 (Vpol=0V) est de sensiblement 10-9ampères.
Ainsi, on peut abaisser le courant de fuite de 2 à 3 ordres de grandeur (« décades ») grâce à une polarisation Vpol de la couche conductrice PL1 parallèle au barreau PL2, de l’ordre de 2V.
Il est remarquable que des tensions de polarisation Vpol de l’ordre de +/-2V permettent d’obtenir un effet tangible de modération du courant de fuite de la diode en régime bloqué. Cela provient de la présence d’une portion plus fine LV dans la couche diélectrique que le reste de la couche, située en regard de la région intrinsèque INT.
Si la couche diélectrique ne comporte qu’un empilement ONO, sans portion plus fine, les tensions de polarisation Vpol donnant un effet comparable sont de l’ordre de 10 à 15V. Cela peut être envisagé dans le cas où le circuit peut bénéficier facilement de telles niveaux de tension, et éventuellement s’il est souhaitable d’éviter la formation de la portion plus fine LV dans la couche diélectrique.
Pour bénéficier avantageusement de l’effet de réduction du courant de fuite, on choisira Vpol=Va.
La diode du type de la diode DD1 décrite en relation avec la figure 1, peut ainsi avantageusement comprendre un circuit électrique reliant la région d’anode P+ du barreau de polysilicium PL2 avec la couche conductrice PL1.
Ainsi, une tension de polarisation Vpol permettant d’obtenir un effet avantageux de réduction du courant de fuite à une tension d’anode Va donnée, est directement transmises par le couplage électrique de la couche conductrice PL1 avec la région d’anode, et Vpol=Va.
La figure 4 illustre un autre exemple de réalisation d’une diode DD2a du type PIN dans un barreau de polysilicium P1 et comprenant une couche conductrice P0, parallèle au barreau P1 et séparée dudit barreau par une couche diélectrique CD1.
De même que dans l’exemple de réalisation décrit précédemment, la diode DD2a comporte dans le barreau P1, une première région d’anode A dopée d’un premier type P+ de conductivité, une deuxième région de cathode C dopée d’un deuxième type N+ de conductivité et une région intrinsèque INT.
Cela étant, dans cet exemple, la couche conductrice P0 est située dans une tranchée s’étendant verticalement dans un substrat semiconducteur PSUB à partir de la face avant FA du substrat.
Le substrat PSUB, par exemple de type P, comporte éventuellement un caisson NW de type N dans lequel et sur lequel est réalisée la diode DD2a.
La couche conductrice P0 comprend, sur le fond et les flancs de la tranchée dans laquelle elle est formée, une enveloppe isolante TRD, telle qu’un oxyde de silicium utilisé comme oxyde de grille pour des transistors verticaux.
L’enveloppe isolante TRD sur le fond et les flancs de la tranchée forme une région isolante permettant d’isoler électriquement la diode du substrat semiconducteur, en l’occurrence du caisson NW du substrat semiconducteur PSUB.
Dans l’orientation de la figure, le barreau de polysilicium P1 repose sur la couche diélectrique CD1 reposant elle-même sur la couche conductrice P0. Par exemple, le barreau de polysilicium P1 peut avoir une épaisseur de 100nm.
Par exemple, la couche diélectrique CD1 comprend une couche d’oxyde dit haute tension HV, suffisamment épaisse pour supporter des tensions supérieures à 10V, et une portion plus fine TN que le reste de la couche, par exemple du type oxyde tunnel de transistors à grille flottante. La portion plus fine TN est située en regard de la région intrinsèque INT du barreau de polysilicium P1.
Par exemple, la couche d’oxyde haute tension HV peut avoir une épaisseur de sensiblement 18nm, tandis que la portion plus fine TN peut avoir une épaisseur comprise entre 7nm et 9nm.
La diode comporte également des contacts d’anode A et de cathode C couplés aux régions dopées P+, N+ via une pellicule de siliciure de métal. Un contact Cnt0 est couplé à la couche conductrice P0 en polysilicium, via une pellicule de siliciure de métal SAL.
De façon similaire à l’exemple décrit précédemment en relation avec la figure 3, la diode DD2a peut comprendre un circuit électrique reliant le contact d’anode A avec le contact Cnt0 de la couche conductrice P0, selon une réalisation avantageuse.
Les pellicules de siliciure de métal sur les régions dopées P+, N+ et la couche conductrice P0 en polysilicium sont réalisées au cours d’une même étape de siliciuration.
La siliciuration peut nécessiter l’utilisation d’un masque de protection, du type du masque de protection SiPRT mentionnée précédemment en relation avec la figure 2, pour éviter un court-circuit entre l’anode et la cathode par une pellicule siliciurée le long du barreau de polysilicium P1.
Or ce type de couche de protection SiPRT peut ne pas être prévu dans un processus donné de fabrication d’un circuit intégré, et ainsi il peut être souhaitable de l’éviter.
La figure 5 présente une alternative permettant d’éviter l’usage d’une telle couche de protection contre la siliciuration dans la réalisation de la diode DD2a.
Les références communes avec les figures précédentes désignent les mêmes choses et ne seront pas détaillées à nouveau.
Dans cette alternative, la diode DD2b comprend une couche supplémentaire P2 reposant sur une deuxième couche diélectrique CD2 recouvrant le barreau de polysilicium P1, excepté au niveau des contacts d’anode A et de cathode C.
La couche supplémentaire P2 est par exemple également une couche de polysilicium, avantageusement conductrice, et peut comporter des espaceurs SP sur ses flancs. Les espaceurs sont les éléments diélectriques qui encadrent typiquement les flancs des grilles des transistors, de conception classique et connue en soi. Par exemple, la couche supplémentaire P2 peut avoir une épaisseur de 150nm.
La couche supplémentaire P2 forme ainsi une deuxième couche conductrice, et est séparée du barreau P1 par une deuxième couche diélectrique CD2, et par les espaceurs SP, le cas échant.
Ainsi, la couche supplémentaire P2 protège la partie centrale du barreau P1 d’une siliciuration sur toute sa longueur, en particulier tout le long de la région intrinsèque INT.
Etant formée de polysilicium, la surface de la couche supplémentaire P2 comprend une pellicule siliciurée. La deuxième couche diélectrique CD2 et les espaceurs SP permettent d’éviter le court-circuit entre l’anode et la cathode.
Ainsi, la deuxième couche conductrice P2 comprenant une pellicule de siliciure de métal forme un exemple de réalisation d’une deuxième couche conductrice P2 apte à être polarisée, parallèle au barreau de silicium polycristallin P1.
La deuxième couche diélectrique CD2, dans le présent exemple de réalisation, peut être assimilable à la réalisation de la couche diélectrique (CD) qui sépare le barreau de polysilicium PL2 de la couche conductrice PL1 de l’exemple de réalisation DD1 décrit précédemment en relation avec la figure 1.
Ainsi, la deuxième couche diélectrique CD2 comporte une portion plus fine LV que le reste de la deuxième couche diélectrique ONO, en regard de la région intrinsèque INT du barreau de polysilicium P1.
Dans l’orientation de cette configuration, la deuxième couche conductrice P2 repose sur la deuxième couche diélectrique CD2 reposant elle-même sur ledit barreau de polysilicium P1.
L’effet décrit précédemment en relation avec la figure 3 peut à la fois être obtenu via une polarisation de la couche conductrice P0, et via une polarisation de la deuxième couche conductrice P2.
Ainsi, la diode peut avantageusement comprendre un deuxième circuit électrique couplant électrique la région d’anode A et la deuxième couche conductrice P2. A cet égard, la deuxième couche conductrice P2 peut comprendre un contact Cnt2 électriquement connecté au contact d’anode A et éventuellement aussi au contact Cnt0 de la couche conductrice P0 formée dans une tranchée.
La figure 6 illustre des exemples de mise en œuvre de procédés de fabrication de diodes DD1, DD2a, DD2b du type de celles décrites précédemment en relation avec les figures 1, 4 et 5.
On désignera par « première alternative » la fabrication d’une diode DD1 du type de celle décrite en relation avec la figure 1, par « deuxième alternative » la fabrication d’une diode DD2a du type de celle décrite en relation avec la figure 4, et par « troisième alternative » la fabrication d’une diode DD2b du type de celle décrite en relation avec la figure 5.
Les exemples selon ces trois alternatives sont présentés en relation avec onze étapes prévues pour un exemple de procédé de fabrication d’une mémoire non volatile. Ainsi les exemples décrits ici constituent des mises en œuvres avantageuses car gratuite dans le cadre d’une fabrication d’une mémoire non volatile.
Dans la suite, chaque étape 600-610 va être décrite selon l’exemple d’une fabrication d’une mémoire non-volatile, puis en correspondance avec chaque alternative de fabrication de la diode.
Une étape initiale 600 comprend une formation de tranchées d’isolations peu profondes dans un substrat semiconducteur.
Dans la première alternative, l’étape initiale 600 peut correspondre à une formation d’une région isolante STI dans un substrat semiconducteur, pour isoler électriquement la diode du substrat. La deuxième et la troisième alternative peuvent comprendre ou non l’étape initiale 600 à d’éventuelles autres fins.
Une première étape 601 comprend une formation d’une région de grille enterrée d’un transistor à grille verticale, par exemple un transistor d’accès d’une cellule-mémoire.
La formation de la région de grille enterrée comprend une gravure d’une tranchée TR s’étendant verticalement dans un substrat semiconducteur à partir d’une face avant du substrat, une formation d’une région d’oxyde de grille isolante TRD sur les flancs et le fond de la tranchée TR, et un remplissage de la tranchée avec une couche conductrice P0, par exemple en polysilicium.
Dans la première alternative, cette étape n’est pas mise en œuvre pour réaliser la diode DD1.
Dans les deuxième et troisième alternatives, cela peut correspondre à une formation d’une couche conductrice P0 apte à être polarisée parallèle au barreau de silicium polycristallin, et à une formation d’une région isolante TRD, isolant électriquement la diode d’un substrat semiconducteur.
Une deuxième étape 602 comprend une formation d’une couche diélectrique de grille flottante CD1, d’un transistor à grille flottante d’une cellule mémoire. La formation de la couche diélectrique de grille flottante CD1 comporte une formation d’un oxyde haute tension HV, une gravure GR d’une ouverture dans l’oxyde HV et une formation d’un oxyde tunnel TN, plus fin, dans l’ouverture.
Par exemple, la couche d’oxyde HV peut avoir une épaisseur de sensiblement 18nm et la couche d’oxyde tunnel TN peut avoir une épaisseur comprise entre 7nm et 9nm.
Dans la première alternative, cette étape n’est pas mise en œuvre pour réaliser la diode DD1.
Dans les deuxième et troisième alternatives, cela peut correspondre à une formation d’une couche diélectrique CD1 séparant la couche conductrice P0 et le (future) barreau de polysilicium P1, comportant une formation d’une portion plus fine TN que le reste de la couche diélectrique HV, en regard de la région intrinsèque.
Une troisième étape 603 comprend une formation de la grille flottante du transistor à grille flottante, en polysilicium dopé conducteur P1/PL1, sur la couche diélectrique de grille flottante CD1.
Par exemple, la couche de polysilicium P1/PL1 peut avoir une épaisseur de 100nm.
Dans la première alternative, cela peut correspondre à une formation d’une couche conductrice PL1 parallèle au (future) barreau de silicium polycristallin (PL2), réalisée sur une surface située au niveau d’une face avant d’un substrat semiconducteur.
Dans les deuxième et troisième alternatives, cela peut correspondre à une formation d’un barreau de silicium polycristallin P1.
Une quatrième étape 604 comprend une formation d’une couche de diélectrique de grille de commande CD/CD2 du transistor à grille flottante, comprenant une formation d’un empilement ONO de couches d’oxyde, de nitrure, et d’oxyde de silicium. La couche ONO est retirée dans une partie logique de la mémoire non-volatile par une gravure GR. Un oxyde de grille LV de transistors MOS logiques est formé dans la partie logique.
Par exemple, l’empilement ONO peut avoir une épaisseur de sensiblement 15nm et la couche d’oxyde de grille LV peut avoir une épaisseur de sensiblement 2,3nm.
Dans la première alternative, cela peut correspondre à une formation d’une couche diélectrique CD séparant la couche conductrice P1 et le barreau de polysilicium P2, comportant une formation d’une portion plus fine LV que le reste de la couche diélectrique ONO, en regard de la région intrinsèque.
Dans la deuxième alternative, cette étape n’est pas mise en œuvre pour réaliser la diode DD2a.
Dans la troisième alternative, cela peut correspondre à une formation d’une deuxième couche diélectrique CD2 séparant la (future) deuxième couche conductrice (P2) et le barreau de polysilicium P1, comportant une formation d’une portion plus fine LV que le reste de la deuxième couche diélectrique ONO, en regard de la région intrinsèque.
Une cinquième étape 605 comprend une formation de la grille de commande du transistor à grille flottante (et de la grille du transistor MOS logique), en polysilicium dopé conducteur P2/PL2, sur la couche diélectrique de grille de commande CD/CD2 (ONO et LV)
Par exemple, la couche de polysilicium P2/PL1 peut avoir une épaisseur de 150nm.
Dans la première alternative, cela peut correspondre à une formation d’un barreau de silicium polycristallin PL2.
Dans la deuxième alternative, cette étape n’est pas mise en œuvre pour réaliser la diode DD2a.
Dans la troisième alternative, cela peut correspondre à une formation d’une deuxième couche conductrice P2 parallèle au barreau de silicium polycristallin P1.
Une sixième étape 606 comprend une formation d’un masque de protection contre une siliciuration, éventuellement prévue pour une partie du circuit de mémoire non volatile.
Dans les première et deuxième alternatives, cela peut permettre d’éviter un court-circuit entre les pôles de la diode lors d’une siliciuration ultérieure (SAL).
Dans la troisième alternative, cette étape n’est pas mise en œuvre pour réaliser la diode DD2b, la troisième alternative permettant notamment d’éviter cette étape.
Une septième étape 607 comprend des implantations de régions dopées P+, N+ dans la partie de mémoire non volatile et la partie logique, par exemples des régions de source et de drain des transistors MOS.
Dans les trois alternatives, cela correspond à une implantation de dopants d’un premier type de conductivité P+ dans une première région du barreau PL2/P1, et à une implantation de dopants d’un deuxième type de conductivité N+ dans une deuxième région du barreau PL2/P1, la première région et la deuxième région étant espacées par une région intrinsèque (INT) du barreau PL2/P1.
Une huitième étape 608 comprend une siliciuration des parties découvertes des différentes couches de polysilicium du circuit.
La siliciuration forme une pellicule de siliciure de métal permettant des contacts ohmiques avec les régions de polysilicium correspondantes. Les couches conductrices PL1/P0, et la deuxième couche conductrice P2 sont ainsi aptes à être polarisées selon un exemple particulier.
Une neuvième étape 609 comprend des réalisations de contact sur des parties siliciurées pour relier électriquement différentes parties des réalisations précédentes entre elles.
Dans les trois alternatives, cela peut correspondre à une réalisation d’un circuit électrique couplant la première région dopée P+ du barreau de polysilicium PL2/P1 avec la couche conductrice PL1/P0.
Dans la troisième alternative, cela peut correspondre en outre à une réalisation d’un deuxième circuit électrique couplant la première région dopée P+ du barreau de polysilicium P1 avec la deuxième couche conductrice P2.
Une dixième étape 610 peut correspondre aux réalisations desdites diodes telles que décrites précédemment en relation avec les figures 1, 4 et 5.
Par ailleurs, l’invention n’est pas limitée à ces modes de réalisation et mise en œuvre mais en embrasse toutes les variantes, par exemple le procédé peut bien entendu être mis en œuvre indépendamment ou bénéficier d’une compatibilité « gratuite » avec d’autres réalisations. De même, d’autres éléments connus et non décrits ici dont les effets sont équivalents à ceux des exemples d’éléments décrits dans les exemples de réalisation, tels que les matériaux utilisés pour les couches conductrices et diélectriques, ou encore l’aptitude à être polarisé desdites couches conductrices, sont envisageables.
En outre, une implantation de fluor dans la région intrinsèque de la diode, telle que décrite dans la demande de brevet français déposée le même jour par le même demandeur que la présente demande et ayant pour titre « Diode en silicium polycristallin avec région intrinsèque et procédé de fabrication », peut permettre d’améliorer encore le rapport courant en régime passant sur courant de fuite de la diode selon la présente invention.

Claims (26)

  1. Diode comprenant :
    - un barreau de silicium polycristallin (PL2, P1) comportant une première région dopée d’un premier type de conductivité (P+), une deuxième région dopée d’un deuxième type de conductivité (N+) et une région intrinsèque (INT) située entre la première région dopée (P+) et la deuxième région dopée (N+),
    - une couche conductrice (PL1, P0) apte à être polarisée, parallèle au barreau de silicium polycristallin (PL2, P1) et séparée dudit barreau par une couche diélectrique (CD, CD1), dans laquelle la couche diélectrique (CD, CD1) comporte une portion plus fine (LV, TN) que le reste de la couche diélectrique (ONO, HV), en regard de la région intrinsèque (INT).
  2. Diode selon la revendication 1, dans laquelle le barreau de silicium polycristallin (PL2, P1) a une épaisseur de 150nm ou de 100nm.
  3. Diode selon l’une des revendications 1 ou 2, dans laquelle la portion plus fine (LV, TN) a une épaisseur de sensiblement 2,3nm ou une épaisseur comprise entre 7nm et 9nm, et le reste de la couche diélectrique (ONO, HV) a une épaisseur de sensiblement 15nm ou de sensiblement 18nm.
  4. Diode selon l’une des revendications 1 à 3, dans laquelle ladite couche conductrice (PL1) est située sur une surface au niveau d’une face avant (FA) d’un substrat semiconducteur (SUB).
  5. Diode selon l’une des revendications 1 à 3, dans laquelle ladite couche conductrice (P0) est située dans une tranchée s’étendant verticalement dans un substrat semiconducteur (NW/PSUB) à partir d’une face avant (FA) du substrat semiconducteur.
  6. Diode selon l’une des revendications précédentes, comprenant un circuit électrique couplant la première région dopée (P+) du barreau de silicium polycristallin (PL2, P1) avec la couche conductrice (PL1, P0).
  7. Diode selon l’une des revendications précédentes, comprenant une deuxième couche conductrice (P2) apte à être polarisée, parallèle au barreau de silicium polycristallin (P1) et séparée dudit barreau par une deuxième couche diélectrique (CD2).
  8. Diode selon la revendication 7, dans laquelle la deuxième couche conductrice (P2) a une épaisseur de 150nm, tandis que le barreau de silicium polycristallin (P1) a une épaisseur de 100nm.
  9. Diode selon l’une des revendications 7 ou 8, dans laquelle ladite deuxième couche diélectrique (CD2) comporte une portion plus fine (LV) que le reste de la deuxième couche diélectrique (ONO), en regard de la région intrinsèque (INT).
  10. Diode selon la revendication 9, dans laquelle ladite portion plus fine (LV) de la deuxième couche diélectrique a une épaisseur de sensiblement 2,3nm, tandis que le reste de la deuxième couche diélectrique (ONO) a une épaisseur de sensiblement 15nm.
  11. Diode selon l’une des revendications 7 à 10, comprenant un deuxième circuit électrique couplant la première région dopée (P+) du barreau de silicium polycristallin (P1) avec la deuxième couche conductrice (P2).
  12. Diode selon l’une des revendications précédentes, comportant en outre une région isolante (STI, TRD), isolant électriquement la diode d’un substrat semiconducteur (SUB, NW/PSUB).
  13. Diode selon l’une des revendications précédentes, dans laquelle le barreau de silicium polycristallin (PL1, P0) comporte des atomes de fluor au moins dans ladite région intrinsèque (INT).
  14. Procédé de fabrication d’une diode comprenant une formation d’un barreau de silicium polycristallin (605, 603), une implantation (607) de dopants d’un premier type de conductivité dans une première région du barreau, et une implantation (607) de dopants d’un deuxième type de conductivité dans une deuxième région du barreau, une région du barreau située entre la première région et la deuxième région étant laissée intrinsèque (INT), ainsi qu’une formation (603, 601) d’une couche conductrice apte à être polarisée parallèle au barreau de silicium polycristallin, et une formation (604, 602) d’une couche diélectrique séparant la couche conductrice et le barreau de silicium polycristallin, dans lequel la formation (604, 602) de la couche diélectrique comporte une formation (GR/LV, GR/TN) d’une portion plus fine que le reste de la couche diélectrique, en regard de la région intrinsèque.
  15. Procédé selon la revendication 14, dans lequel ladite formation du barreau de silicium polycristallin (605, 603) est configurée pour former un barreau de silicium polycristallin (PL2, P1) ayant une épaisseur de 150nm ou de 100nm.
  16. Procédé selon l’une des revendications 14 ou 15, dans lequel ladite formation (604, 602) de la couche diélectrique est configurée pour former la portion plus fine (LV, TN) ayant une épaisseur de sensiblement 2,3nm ou une épaisseur comprise entre 7nm et 9nm, et pour former le reste de la couche diélectrique (ONO, HV) ayant une épaisseur de sensiblement 15nm ou de sensiblement 18nm.
  17. Procédé selon l’une des revendications 14 à 16, dans lequel la formation (603) de la couche conductrice est réalisée sur une surface située au niveau d’une face avant d’un substrat semiconducteur.
  18. Procédé selon l’une des revendications 14 à 16, dans laquelle la formation (601) de la couche conductrice comprend une gravure (TR) d’une tranchée s’étendant verticalement dans un substrat semiconducteur à partir d’une face avant du substrat, et un remplissage (P0) de la tranchée avec la couche conductrice.
  19. Procédé selon l’une des revendications 14 à 18, comprenant une réalisation (609) d’un circuit électrique couplant la première région dopée du barreau de silicium polycristallin avec la couche conductrice.
  20. Procédé selon l’une des revendications 14 à 19, comprenant une formation (605) d’une deuxième couche conductrice apte à être polarisée parallèle au barreau de silicium polycristallin, et une formation (604) d’une deuxième couche diélectrique séparant la deuxième couche conductrice et le barreau de silicium polycristallin.
  21. Procédé selon la revendication 20, dans lequel la formation (605) de la deuxième couche conductrice est configurée pour former la deuxième couche conductrice ayant une épaisseur de 150nm, la formation (603) de la première couche conductrice étant configurée pour former la première couche conductrice ayant une épaisseur de 100nm.
  22. Procédé selon l’une des revendications 20 ou 21, dans lequel ladite formation (604) de la deuxième couche diélectrique comporte une formation (GR/LV) d’une portion plus fine que le reste de la deuxième couche diélectrique, en regard de la région intrinsèque.
  23. Procédé selon la revendication 22, dans lequel ladite formation (604) de la deuxième couche diélectrique est configurée pour former la portion plus fine (LV) ayant une épaisseur de sensiblement 2,3nm.
  24. Procédé selon l’une des revendications 20 à 23, comprenant une réalisation (609) d’un deuxième circuit électrique couplant la première région dopée du barreau de silicium polycristallin avec la deuxième couche conductrice.
  25. Procédé selon l’une des revendications 14 à 24, comportant en outre une formation (600, 601/TRD) d’une région isolante, isolant électriquement la diode d’un substrat semiconducteur.
  26. Procédé selon l’une des revendications 14 à 24, comportant en outre une implantation d’atomes de fluor au moins dans ladite région intrinsèque (INT) du barreau de silicium polycristallin (P2, PL1), et éventuellement dans l’ensemble du barreau de silicium polycristallin (P2, PL1).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3985727A1 (fr) * 2020-10-19 2022-04-20 STMicroelectronics (Rousset) SAS Transistor mos isolé du substrat d'un circuit intégré et application à une détection d'une ouverture d'un récipient fermé

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0458570A1 (fr) * 1990-05-21 1991-11-27 Canon Kabushiki Kaisha Diode et dispositif à semiconducteur avec une telle diode
US20120205751A1 (en) * 2011-02-14 2012-08-16 Kabushiki Kaisha Toshiba Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0458570A1 (fr) * 1990-05-21 1991-11-27 Canon Kabushiki Kaisha Diode et dispositif à semiconducteur avec une telle diode
US20120205751A1 (en) * 2011-02-14 2012-08-16 Kabushiki Kaisha Toshiba Semiconductor device

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CHERN H N ET AL: "THE EFFECTS OF FLUORINE PASSIVATION ON POLYSILICON THIN-FILM TRANSISTORS", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US, vol. 41, no. 5, 1 May 1994 (1994-05-01), pages 698 - 702, XP000483874, ISSN: 0018-9383, DOI: 10.1109/16.285019 *
JAMSHIDI-ROUDBARI A ET AL: "Voltage Noise Characteristics of Polysilicon P-I-N Diodes", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US, vol. 58, no. 4, 10 March 2011 (2011-03-10), pages 1054 - 1062, XP011476915, ISSN: 0018-9383, DOI: 10.1109/TED.2011.2109793 *
MING-DOU KER ET AL: "On-Chip High-Voltage Charge Pump Circuit in Standard CMOS Processes With Polysilicon Diodes", A-SSCC 2005 : 2005 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE ; 1 - 3 NOVEMBER, 2005, HSINCHU, TAIWAN, IEEE, PISCATAWAY, NJ, 1 November 2005 (2005-11-01), pages 157 - 160, XP031019768, ISBN: 978-0-7803-9162-8 *
STEWART M ET AL: "High performance gated lateral polysilicon PIN diodes", SOLID STATE ELECTRONICS, ELSEVIER SCIENCE PUBLISHERS, BARKING, GB, vol. 44, no. 9, 1 September 2000 (2000-09-01), pages 1613 - 1619, XP004213856, ISSN: 0038-1101, DOI: 10.1016/S0038-1101(00)00110-6 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3985727A1 (fr) * 2020-10-19 2022-04-20 STMicroelectronics (Rousset) SAS Transistor mos isolé du substrat d'un circuit intégré et application à une détection d'une ouverture d'un récipient fermé
US11906332B2 (en) 2020-10-19 2024-02-20 Stmicroelectronics (Rousset) Sas MOS transistor isolated from the substrate of an integrated circuit and application for detecting an opening of a closed container

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