FR3088780A1 - COMMUNICATION BUS CONFIGURATION METHOD - Google Patents

Abstract

Procédé de configuration automatique d'un niveau de tension d'un bus de communication (30) de type SPI couplé entre un premier circuit électronique maître (10) et un second circuit électronique esclave (20), ledit premier circuit électronique maître (10) comportant entre autre une cinquième broche de circuit maître (10_5) couplée à une cinquième broche de circuit esclave (20_5), ladite cinquième broche de circuit maître (10_5) étant adaptée pour générer un quatrième signal (CS), une troisième broche de circuit maître (10_3) couplée à une troisième broche de circuit esclave (20_3) cette dernière étant adaptée pour générer un deuxième signal (SDO) présentant un second niveau de tension déterminé, ledit procédé comportant les étapes suivantes : e) désactiver la troisième broche de circuit esclave (20_3), f) déterminer le premier niveau de tension du quatrième signal (CS) généré par le premier circuit électronique maître (10) et appliqué sur la cinquième broche de circuit esclave (20_5).Method for automatically configuring a voltage level of a communication bus (30) of SPI type coupled between a first master electronic circuit (10) and a second slave electronic circuit (20), said first master electronic circuit (10) comprising inter alia a fifth master circuit pin (10_5) coupled to a fifth slave circuit pin (20_5), said fifth master circuit pin (10_5) being adapted to generate a fourth signal (CS), a third master circuit pin (10_3) coupled to a third slave circuit pin (20_3) the latter being adapted to generate a second signal (SDO) having a second determined voltage level, said method comprising the following steps: e) deactivating the third slave circuit pin (20_3), f) determining the first voltage level of the fourth signal (CS) generated by the first master electronic circuit (10) and applied to the fifth slave circuit pin (20_5).

Description

La présente invention se rapporte de manière générale à la configuration et à la gestion d’un bus de communication. Elle concerne plus particulièrement, un procédé de configuration automatique d’un niveau de tension du bus de communication.The present invention relates generally to the configuration and management of a communication bus. It relates more particularly to a method for automatically configuring a voltage level of the communication bus.

L'invention trouve des applications, en particulier, dans le domaine automobile.The invention finds applications, in particular, in the automotive field.

Les véhicules automobiles emportent de plus en plus d’électronique embarquée permettant de gérer par exemple l’habitacle, le contrôle moteur ou encore le freinage. Avec la multiplication des fonctions électroniques, il est nécessaire de faire communiquer les composants électroniques dans le calculateur entre eux. Pour ce faire, il est généralement utilisé pour la communication entre au moins deux composants un bus de communication comme par exemple un bus de communication de type SPI de l’acronyme Anglais « Synchronous Peripheral Interface ».Motor vehicles are carrying more and more on-board electronics to manage, for example, the passenger compartment, engine control or even braking. With the multiplication of electronic functions, it is necessary to make the electronic components communicate in the computer between them. To do this, it is generally used for the communication between at least two components a communication bus such as for example a communication bus of SPI type of the English acronym "Synchronous Peripheral Interface".

Un bus de communication de type SPI comporte généralement quatre broches et donc quatre signaux avec par exemple un signal nommé « SDO » pour « Serial Data Out » ou en Français donnée série de sortie, un signal nommé « SDI » pour «Serial Data In » ou en Français donnée série d’entrée, un signal nommé « SCK » pour « Serial Clock » ou en Français horloge série et un signal nommé « CS » pour « Chip Select » ou en Français sélection du composant.A communication bus of the SPI type generally comprises four pins and therefore four signals with for example a signal called "SDO" for "Serial Data Out" or in French given output series, a signal called "SDI" for "Serial Data In" or in French input serial data, a signal named "SCK" for "Serial Clock" or in French serial clock and a signal named "CS" for "Chip Select" or in French component selection.

Le bus de communication de type SPI est très intéressant car il peut fonctionner à différentes vitesses de transfert pouvant être dans une gamme de 1bit/seconde à 100M bits/seconde et a été conçu pour des distances assez faibles. Plusieurs composants électroniques peuvent être couplés audit bus de communication de type SPI sous condition d’un circuit électronique maître et de circuit(s) électronique(s) esclave(s).The SPI type communication bus is very interesting because it can operate at different transfer speeds which can be in the range from 1bit / second to 100M bits / second and has been designed for fairly short distances. Several electronic components can be coupled to said SPI type communication bus under the condition of a master electronic circuit and slave electronic circuit (s).

En outre, un autre avantage du bus de communication de type SPI est qu’il peut recevoir des données pendant qu’il en émet, aussi nommé « full duplex » par l’homme de l’art.In addition, another advantage of the SPI-type communication bus is that it can receive data while it is transmitting it, also called "full duplex" by those skilled in the art.

Cependant, ce type de bus de communications de type SPI présente un inconvénient majeur, il ne réalise pas la mise à niveau des tensions des signaux transitant sur ledit bus de communication comme d’autre bus de communication par exemple un bus PC pour « Inter-lntegrated Circuit » en anglais, ce qui oblige à imposer et bien vérifier que les niveaux de tensions transitant sur les broches du bus de communication de type SPI soient compatibles entre le circuit électronique maître et le(s) circuit(s) électronique(s) esclave(s). Il est donc nécessaire que le circuit électronique maître et le circuit électronique esclave soient configurés pour un même niveau de tension sous peine de dégrader au moins une entrée dudit circuit non adapté à recevoir ledit niveau de tension.However, this type of SPI type communication bus has a major drawback; it does not upgrade the voltages of the signals passing through said communication bus like other communication buses, for example a PC bus for "Inter- "Integrated Circuit" in English, which requires to impose and verify that the voltage levels passing through the pins of the SPI type communication bus are compatible between the master electronic circuit and the electronic circuit (s) slave (s). It is therefore necessary that the master electronic circuit and the slave electronic circuit are configured for the same voltage level under penalty of degrading at least one input of said circuit not suitable for receiving said voltage level.

Afin de rendre compatible les niveaux de tensions circulant sur le bus de communication de type SPI il est, généralement utilisé, lors de la conception du dispositif électronique (couplage d’un circuit maître à un circuit esclave), une mise à niveau électronique. Généralement, il est, lorsque le circuit électronique maître fonctionne avec par exemple des niveaux de tension à 5V et que le circuit électronique esclave fonctionne avec des niveaux de tension à 3.3V, utilisé un diviseur de tension pour réduire la tension des broches de sortie du circuit électronique maître et le rendre par la même compatible avec le circuit électronique esclave. Ce type d’adaptation de niveau de tension est fiable et efficace mais pas adaptatif. En effet, il oblige l’utilisateur à rester avec les niveaux de tensions imposés et donc, il n'est pas possible, sauf nouvelle conception, de modifier les niveaux de tensions des signaux transitant sur le bus de communication de type SPI en temps réel.In order to make the voltage levels circulating on the SPI type communication bus compatible, it is generally used when designing the electronic device (coupling of a master circuit to a slave circuit), an electronic upgrade. Generally it is, when the master electronic circuit works with for example voltage levels at 5V and that the slave electronic circuit works with voltage levels at 3.3V, a voltage divider is used to reduce the voltage of the output pins master electronic circuit and make it compatible with the slave electronic circuit. This type of voltage level adaptation is reliable and efficient but not adaptive. Indeed, it forces the user to stay with the imposed voltage levels and therefore, it is not possible, unless new design, to modify the voltage levels of the signals passing over the SPI type communication bus in real time .

La présente invention propose un procédé permettant de pallier à une partie des inconvénients de l’art antérieur précité.The present invention provides a method for overcoming some of the drawbacks of the above-mentioned prior art.

L'invention propose un procédé de configuration automatique d’un niveau de tension d’un bus de communication de type SPI couplé entre un premier circuit électronique maître et un second circuit électronique esclave, ledit premier circuit électronique maître comportant entre autre une cinquième broche de circuit maître couplée à une cinquième broche de circuit esclave, ladite cinquième broche de circuit maître étant adaptée pour générer un quatrième signal présentant un premier niveau de tension déterminé, une troisième broche de circuit maître couplée à une troisième broche de circuit esclave cette dernière étant adaptée pour générer un deuxième signal présentant un second niveau de tension déterminé, ledit procédé comportant les étapes suivantes :The invention provides a method for automatically configuring a voltage level of an SPI-type communication bus coupled between a first master electronic circuit and a second slave electronic circuit, said first master electronic circuit comprising inter alia a fifth pin of master circuit coupled to a fifth slave circuit pin, said fifth master circuit pin being adapted to generate a fourth signal having a first determined voltage level, a third master circuit pin coupled to a third slave circuit pin the latter being adapted to generate a second signal having a second determined voltage level, said method comprising the following steps:

a) désactiver la troisième broche de circuit esclave,a) deactivate the third slave circuit pin,

b) déterminer le premier niveau de tension du quatrième signal généré par le premier circuit électronique maître et appliqué sur la cinquième broche de circuit esclave,b) determining the first voltage level of the fourth signal generated by the first master electronic circuit and applied to the fifth slave circuit pin,

c) fixer le second niveau de tension du deuxième signal en fonction du premier niveau de tension du quatrième signal,c) setting the second voltage level of the second signal as a function of the first voltage level of the fourth signal,

d) activer la troisième broche de circuit esclave et y appliquer le deuxième signal avec le second niveau de tension déterminé.d) activate the third slave circuit pin and apply the second signal to it with the second determined voltage level.

L’invention propose par exemple qu’à l'étape c) le second niveau de tension du deuxième signal fixé en fonction du premier niveau de tension du quatrième signal peut prendre N valeurs prédéterminées en fonction d’une première alimentation électrique VIOjic du premier circuit électronique maître.The invention proposes for example that in step c) the second voltage level of the second signal fixed as a function of the first voltage level of the fourth signal can take N predetermined values as a function of a first electrical supply VIOjic of the first circuit electronic master.

Il est aussi proposé par exemple qu’à l’étape b), le premier niveau de tension du quatrième signal généré par le premier circuit électronique maître est déterminé en fonction de quatre seuils de tension prédéterminés avec un premier seuil de tension prédéterminé Vseuil_1, un deuxième seuil de tension prédéterminé Vseuil_2, un troisième seuil de tension prédéterminé Vseuil_3 et un quatrième seuil de tension prédéterminé Vseuil_4, et avec en outre Vseuil_1 < Vseuil_2 < Vseuil_3 < Vseuil_4.It is also proposed for example that in step b), the first voltage level of the fourth signal generated by the first master electronic circuit is determined as a function of four predetermined voltage thresholds with a first predetermined voltage threshold Vseuil_1, un second predetermined voltage threshold Vseuil_2, a third predetermined voltage threshold Vseuil_3 and a fourth predetermined voltage threshold Vseuil_4, and with in addition Vseuil_1 <Vseuil_2 <Vseuil_3 <Vseuil_4.

Pour fixer le niveau de tension, astucieusement, le procédé de l’invention propose par exemple que lorsque le premier niveau de tension du quatrième signal présente une valeur inférieure au premier seuil de tension prédéterminé Vseuil_1 alors, fixer le second niveau de tension du deuxième signal à 0 ; lorsque le premier niveau de tension du quatrième signal présente une valeur supérieure au premier seuil de tension prédéterminé Vseuil_1 mais inférieure au deuxième seuil de tension prédéterminé Vseuil_2 alors, fixer le second niveau de tension du deuxième signal à 1,8V, lorsque le premier niveau de tension du quatrième signal présente une valeur supérieure au deuxième seuil de tension prédéterminé Vseuil_2 mais inférieure au troisième seuil de tension prédéterminé Vseuil_3 alors, fixer le second niveau de tension du deuxième signal à 2,5V, lorsque le premier niveau de tension du quatrième signal présente une valeur supérieure au troisième seuil de tension prédéterminé Vseuil_3 mais inférieure au quatrième seuil de tension prédéterminé Vseuil_4 alors, fixer le second niveau de tension du deuxième signal à 3,3V,et lorsque le premier niveau de tension du quatrième signal présente une valeur supérieure au quatrième seuil de tension prédéterminé Vseuil_4 alors, fixer le second niveau de tension du deuxième signal à 5V.To fix the voltage level, cleverly, the method of the invention proposes for example that when the first voltage level of the fourth signal has a value lower than the first predetermined voltage threshold Vseuil_1 then, fix the second voltage level of the second signal at 0; when the first voltage level of the fourth signal has a value greater than the first predetermined voltage threshold Vseuil_1 but less than the second predetermined voltage threshold Vseuil_2 then, set the second voltage level of the second signal at 1.8V, when the first level of fourth signal voltage has a value greater than the second predetermined voltage threshold Vseuil_2 but less than the third predetermined voltage threshold Vseuil_3 then, set the second voltage level of the second signal to 2.5V, when the first voltage level of the fourth signal presents a value greater than the third predetermined voltage threshold Vseuil_3 but less than the fourth predetermined voltage threshold Vseuil_4 then, set the second voltage level of the second signal at 3.3V, and when the first voltage level of the fourth signal has a value greater than the fourth predetermined voltage threshold Vseuil_4 then, set the second level of t ension of the second signal at 5V.

Dans un souci d’amélioration de la détection des niveaux de tensions, en variante il est proposé que les quatre seuils de tension prédéterminés présentent chacun une valeur d’écart supérieur et une valeur d’écart inférieur autour dudit seuil prédéterminé.In order to improve the detection of the voltage levels, as a variant, it is proposed that the four predetermined voltage thresholds each have a higher deviation value and a lower deviation value around said predetermined threshold.

Par exemple, il est proposé qu’à l’étape b), le premier niveau de tension du quatrième signal généré par le premier circuit électronique maître est considéré que si celui-ci est présent sur la cinquième broche de circuit esclave durant X fronts d'horloge consécutifs d’un signal d'horloge.For example, it is proposed that in step b), the first voltage level of the fourth signal generated by the first master electronic circuit is considered only if this is present on the fifth slave circuit pin during X edges d 'consecutive clock of a clock signal.

En variante de réalisation du procédé de l’invention, il est proposé que le premier niveau de tension du quatrième signal généré par le premier circuit électronique maître n’est présent sur la cinquième broche de circuit esclave que durant X fronts d’horloge non consécutifs du signal d’horloge alors la troisième broche de circuit esclave n’est pas activée.As an alternative embodiment of the method of the invention, it is proposed that the first voltage level of the fourth signal generated by the first master electronic circuit is present on the fifth slave circuit pin only during X non-consecutive clock edges of the clock signal then the third slave circuit pin is not activated.

Il est aussi proposé par exemple que si le premier niveau de tension du quatrième signal généré par le premier circuit électronique maître n’est présent sur la cinquième broche de circuit esclave durant X fronts d’horloge non consécutifs du signal d’horloge alors la troisième broche de circuit esclave est activée avec un second niveau de tension présentant une valeur égale à 1,8V.It is also proposed for example that if the first voltage level of the fourth signal generated by the first master electronic circuit is not present on the fifth slave circuit pin during X non-consecutive clock edges of the clock signal then the third slave circuit pin is activated with a second voltage level having a value equal to 1.8V.

Pour améliorer la détection d’un niveau de tension, il est par exemple proposé que la valeur X de fronts d’horloge présente une valeur égale à 5.To improve the detection of a voltage level, it is for example proposed that the value X of clock fronts has a value equal to 5.

En variante, par exemple le signal d’horloge présente une fréquence supérieure à une fréquence interne du bus de communication de type SPI.As a variant, for example the clock signal has a frequency greater than an internal frequency of the SPI type communication bus.

D’autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés dans lesquels :Other characteristics and advantages of the invention will become apparent on reading the description which follows. This is purely illustrative and should be read in conjunction with the accompanying drawings in which:

- La figure 1 illustre un exemple de réalisation de l’invention,- Figure 1 illustrates an exemplary embodiment of the invention,

- La figure 2 illustre un exemple de signaux utilisé par l’invention, etFIG. 2 illustrates an example of signals used by the invention, and

- La figure 3 illustre un algorigramme du procédé de l'invention.- Figure 3 illustrates an algorigram of the method of the invention.

La figure 1 illustre un exemple de réalisation de l’invention. Il y est représenté d’une part un circuit électronique maître 10 et un circuit électronique esclave 20 ; par exemple le circuit électronique maître 10 est un microcontrôleur et le circuit électronique esclave 20 est un ASIC de l’acronyme Anglais « Application-Specific Integrated Circuit ».FIG. 1 illustrates an exemplary embodiment of the invention. There is shown on the one hand a master electronic circuit 10 and a slave electronic circuit 20; for example the master electronic circuit 10 is a microcontroller and the slave electronic circuit 20 is an ASIC of the English acronym "Application-Specific Integrated Circuit".

Le circuit électronique maître 10 présente une première broche de circuit maître 10_1 couplée à une première alimentation électrique VIO_pc. La première alimention électrique VIO_pc présente par exemple une valeur de 5V (V pour Volt). Comme le sait l’homme de l’art, la première alimentation électrique VIO_pc et plus spécialement la valeur de la première alimention électrique VIO_pc dudit circuit électronique maître 10 conditionne généralement l’amplitude ou les niveaux des tensions des signaux générés par ledit circuit électronique maître 10.The master electronic circuit 10 has a first master circuit pin 10_1 coupled to a first electrical supply VIO_pc. The first electrical supply VIO_pc has for example a value of 5V (V for Volt). As one skilled in the art knows, the first electrical supply VIO_pc and more especially the value of the first electrical supply VIO_pc of said master electronic circuit 10 generally conditions the amplitude or the levels of the voltages of the signals generated by said master electronic circuit 10.

Le circuit électronique maître 10 présente en outre, une deuxième broche de circuit maître 10_2, une troisième broche de circuit maître 10_3, une quatrième broche de circuit maître 10_4, et une cinquième broche de circuit maître 10_5.The master electronic circuit 10 further has a second master circuit pin 10_2, a third master circuit pin 10_3, a fourth master circuit pin 10_4, and a fifth master circuit pin 10_5.

Le circuit électronique esclave 20 comporte une première broche de circuit esclave 20_1 couplée à une seconde alimentation électrique Vdds. La première alimention électrique VIO_pc et la seconde alimentation électrique Vdds ne présentent pas obligatoirement les mêmes valeurs. Par exemple, la seconde alimentation électrique Vdds présente une valeur de 3,3V.The slave electronic circuit 20 comprises a first slave circuit pin 20_1 coupled to a second electrical supply Vdds. The first electrical supply VIO_pc and the second electrical supply Vdds do not necessarily have the same values. For example, the second power supply Vdds has a value of 3.3V.

En outre, le circuit électronique esclave 20 présente, une deuxième broche de circuit esclave 20_2, une troisième broche de circuit esclave 20_3, une quatrième broche de circuit esclave 20_4, et une cinquième broche de circuit esclave 20_5.In addition, the slave electronic circuit 20 has a second slave circuit pin 20_2, a third slave circuit pin 20_3, a fourth slave circuit pin 20_4, and a fifth slave circuit pin 20_5.

Dans un exemple de réalisation préféré de l’invention, la deuxième broche de circuit maître 10_2 est couplée à la deuxième broche de circuit esclave 20_2, la troisième broche de circuit maître 10_3 est couplée à la troisième broche de circuit esclave 20_3, la quatrième broche de circuit maître 10_4 est couplée à la quatrième broche de circuit esclave 20_4, et la cinquième broche de circuit maître 10_5 est couplée à la cinquième broche de circuit esclave 20_5 ; le couplage de ces broches formant un bus de communication 30 de type SPI pour « Synchronous Peripheral Interface » en Anglais.In a preferred embodiment of the invention, the second master circuit pin 10_2 is coupled to the second slave circuit pin 20_2, the third master circuit pin 10_3 is coupled to the third slave circuit pin 20_3, the fourth pin master circuit 10_4 is coupled to the fourth slave circuit pin 20_4, and the fifth master circuit pin 10_5 is coupled to the fifth slave circuit pin 20_5; the coupling of these pins forming a communication bus 30 of SPI type for "Synchronous Peripheral Interface" in English.

Ainsi, dans cet exemple de réalisation de bus de communication 30 de type SPI, un premier signal nommé « SDI » pour « Serial Data Input » transitera entre la deuxième broche de circuit maître 10_2 et la deuxième broche de circuit esclave 20_2 ; il sera généré par le circuit électronique maître 10. Un deuxième signal nommé « SDO » pour « Serial Data output « transitera entre la troisième broche de circuit maître 10_3 et la troisième broche de circuit esclave 20_3 ; il sera généré par le circuit esclave 20. Un troisième signal nommé « SCK » pour « Serial Clock » transitera entre la quatrième broche de circuit maître 10_4 et la quatrième broche de circuit esclave 20_4 ; il sera généré par le circuit maître 10. Enfin, un quatrième signal nommé « CS » pour « Chip Select » qui comme le sait l’homme de l’art est un signal actif à l’état bas ou « 0 » et transitera entre la cinquième broche de circuit maître 10_5 et la cinquième broche de circuit esclave 20_5 ; il sera généré par le circuit électronique maître 10.Thus, in this exemplary embodiment of communication bus 30 of the SPI type, a first signal called “SDI” for “Serial Data Input” will pass between the second master circuit pin 10_2 and the second slave circuit pin 20_2; it will be generated by the master electronic circuit 10. A second signal called "SDO" for "Serial Data output" will pass between the third master circuit pin 10_3 and the third slave circuit pin 20_3; it will be generated by the slave circuit 20. A third signal named “SCK” for “Serial Clock” will pass between the fourth master circuit pin 10_4 and the fourth slave circuit pin 20_4; it will be generated by the master circuit 10. Finally, a fourth signal called “CS” for “Chip Select” which, as the person skilled in the art knows, is an active signal in the low state or “0” and will pass between the fifth master circuit pin 10_5 and the fifth slave circuit pin 20_5; it will be generated by the master electronic circuit 10.

En variante de réalisation d’autres broches peuvent aussi être utilisées pour le transfert des données du bus de communication 30 de type SPI.As an alternative embodiment, other pins can also be used for the transfer of data from the communication bus 30 of SPI type.

Le circuit électronique maître 10 présente par exemple, une sixième broche de circuit maître 10_6 adaptée pour générer un signal à largeur d’impulsion variable nommé aussi « PWM » pour « Puise Widht Modulation » en Anglais. La sixième broche de circuit maître 10_6 est en outre, couplée à une sixième broche de circuit esclave 20_6 qui est adaptée pour recevoir ledit signal « PWM ».The master electronic circuit 10 has, for example, a sixth master circuit pin 10_6 adapted to generate a signal with variable pulse width also called "PWM" for "Puise Widht Modulation" in English. The sixth master circuit pin 10_6 is further coupled to a sixth slave circuit pin 20_6 which is adapted to receive said "PWM" signal.

Le circuit électronique maître 10 présente en outre une septième broche de circuit maître 10_7 adaptée pour générer un signal nommé « DIR » pour « Directional » en Anglais. La septième broche de circuit maître 10_7 est en outre, couplée à une septième broche de circuit esclave 20_7 et est adaptée pour recevoir ledit signal « DIR ». Les signaux « PWM » et « DIR » sont des signaux de contrôle.The master electronic circuit 10 also has a seventh master circuit pin 10_7 adapted to generate a signal called "DIR" for "Directional" in English. The seventh master circuit pin 10_7 is further coupled to a seventh slave circuit pin 20_7 and is adapted to receive said "DIR" signal. The signals "PWM" and "DIR" are control signals.

Le circuit électronique esclave 20 comporte des moyens d’horloges 100 comprenant une première sortie de moyens d’horloge 100_1 adaptée pour générer un signal d’horloge nommé CLK_100 avec une fréquence et une amplitude programmables et réglables.The slave electronic circuit 20 includes clock means 100 comprising a first clock means output 100_1 adapted to generate a clock signal called CLK_100 with a programmable and adjustable frequency and amplitude.

Le circuit électronique esclave 20 comporte des premiers moyens de comparaison 40 présentant une première entrée de moyens de comparaison 40_1 couplée à la cinquième broche de circuit esclave 20_5 et adaptée pour recevoir le quatrième signal « CS ». Les premiers moyens de comparaison 40 comportent en outre, une seconde entrée de moyens de comparaison 40_2 couplée à la première sortie de moyens d’horloge 100_1 et adaptée pour recevoir le signal d’horlege CLK_100.The slave electronic circuit 20 comprises first comparison means 40 having a first input of comparison means 40_1 coupled to the fifth slave circuit pin 20_5 and adapted to receive the fourth signal "CS". The first comparison means 40 further comprise a second input of comparison means 40_2 coupled to the first output of clock means 100_1 and adapted to receive the clock signal CLK_100.

Les premiers moyens de comparaison 40 comportent également, une première sortie de moyens de comparaison 40_3 adaptée pour délivrer un premier signal de comparaison Vcomp, et une seconde sortie de moyens de comparaison 40_4 adaptée pour délivrer un second signal de comparaison EN_IO.The first comparison means 40 also include a first output of comparison means 40_3 adapted to deliver a first comparison signal Vcomp, and a second comparison means output 40_4 adapted to deliver a second comparison signal EN_IO.

Les premiers moyens de comparaison 40 comportent un ensemble de circuits électroniques et/ou logiques comme par exemple des comparateurs, des résistances, des capacités et/ou autres bascules afin de réaliser lesdits moyens de comparaison 40.The first comparison means 40 comprise a set of electronic and / or logic circuits such as, for example, comparators, resistors, capacitors and / or other flip-flops in order to produce said comparison means 40.

Le circuit électronique esclave 20 comporte également, des deuxièmes moyens de régulation 50 présentant une première entrée de moyens de régulation 50_1 couplée à la première sortie de moyens de comparaison 40_3 et adaptée pour recevoir le premier signal de comparaison Vcomp, une deuxième entrée de moyens de régulation 50_2 couplée à la première broche de circuit esclave 20_1 et adaptée pour recevoir la seconde alimentation électrique Vdds.The slave electronic circuit 20 also comprises, second regulation means 50 having a first input of regulation means 50_1 coupled to the first output of comparison means 40_3 and adapted to receive the first comparison signal Vcomp, a second input of means of regulation 50_2 coupled to the first slave circuit pin 20_1 and adapted to receive the second electrical supply Vdds.

Les moyens de régulation 50 comportent également une première sortie de moyens de régulation 50_3 couplée à une première entrée de moyens d'activation 70_1 de quatrièmes moyens d’activation 70. La première sortie de moyens de régulation 50_3 est adaptée pour générer un premier signal de régulation nommé VIO.The regulation means 50 also comprise a first output of regulation means 50_3 coupled to a first input of activation means 70_1 of fourth activation means 70. The first output of regulation means 50_3 is adapted to generate a first signal regulation called VIO.

Le circuit électronique esclave 20 comporte des troisièmes moyens de sélection 60 présentant une première entrée de moyens de sélection 60_1 couplée à la seconde sortie de moyens de comparaison 40_4 et adaptée pour recevoir le second signal de comparaison EN_IO. Ils comportent aussi, une première sortie de moyens de sélection 60_2 couplée à une seconde entrée de moyens d’activation 70_2. La première sortie de moyens de sélection 60_2 est adaptée pour générer un premier signal de sélection Vselect.The slave electronic circuit 20 comprises third selection means 60 having a first input of selection means 60_1 coupled to the second output of comparison means 40_4 and adapted to receive the second comparison signal EN_IO. They also include a first output of selection means 60_2 coupled to a second input of activation means 70_2. The first output of selection means 60_2 is adapted to generate a first selection signal Vselect.

Les premiers moyens de comparaison 40 sont adaptés pour comparer un niveau de tension du quatrième signal « CS » provenant de la quatrième broche de circuit maître 10_4 à des seuils de tension prédéterminés. Ainsi, dans un exemple de réalisation, les premiers moyens de comparaison 40 sont adaptés pour comparer le niveau de tension du quatrième signal « CS » à quatre seuils de tension prédéterminés ; avec un premier seuil de tension prédéterminé nommé Vseuil_1, un deuxième seuil de tension prédéterminé nommé Vseuil_2, un troisième seuil de tension prédéterminé nommé Vseuil_3 et enfin un quatrième seuil de tension prédéterminé nommé Vseuil_4. Préférentiellement, Vseuil_1 < Vseuil_2 < Vseuil_3 < Vseuil_4.The first comparison means 40 are adapted to compare a voltage level of the fourth signal “CS” coming from the fourth master circuit pin 10_4 with predetermined voltage thresholds. Thus, in an exemplary embodiment, the first comparison means 40 are adapted to compare the voltage level of the fourth signal “CS” with four predetermined voltage thresholds; with a first predetermined voltage threshold named Vseuil_1, a second predetermined voltage threshold named Vseuil_2, a third predetermined voltage threshold named Vseuil_3 and finally a fourth predetermined voltage threshold named Vseuil_4. Preferably, Vseuil_1 <Vseuil_2 <Vseuil_3 <Vseuil_4.

Dans un exemple de réalisation de l’invention, le premier seuil de tension prédéterminé Vseuil_1 présente une valeur de 1,6V (V pour Volt), le deuxième seuil de tension prédéterminé Vseuil_2 présente une valeur de 2,2V, le troisième seuil de tension prédéterminé Vseuil_3 présente une valeur de 3V et enfin le quatrième seuil de tension prédéterminé Vseuil_4 présente une valeur de 4,85V.In an exemplary embodiment of the invention, the first predetermined voltage threshold Vseuil_1 has a value of 1.6V (V for Volt), the second predetermined voltage threshold Vseuil_2 has a value of 2.2V, the third voltage threshold predetermined Vseuil_3 has a value of 3V and finally the fourth predetermined voltage threshold Vseuil_4 has a value of 4.85V.

Ainsi, par exemple lorsque le niveau de tension du quatrième signal « CS » présente une valeur inférieure au premier seuil de tension prédéterminé Vseuil_1 alors, le premier signal de comparaison Vcomp présente une valeur de OV.Thus, for example when the voltage level of the fourth signal “CS” has a value lower than the first predetermined voltage threshold Vseuil_1 then, the first comparison signal Vcomp has a value of OV.

Dans le cas où, le niveau de tension du quatrième signal « CS » présente une valeur supérieure au premier seuil de tension prédéterminé Vseuil_1 mais inférieure au deuxième seuil de tension prédéterminé Vseuil_2 alors le premier signal de comparaison Vcomp présente une valeur de 1,8V.In the case where, the voltage level of the fourth signal “CS” has a value greater than the first predetermined voltage threshold Vseuil_1 but less than the second predetermined voltage threshold Vseuil_2 then the first comparison signal Vcomp has a value of 1.8V.

Dans le cas où, le niveau de tension du quatrième signal « CS » présente une valeur supérieure au deuxième seuil de tension prédéterminé Vseuil_2 mais inférieure au troisième seuil de tension prédéterminé Vseuil_3 alors le premier signal de comparaison Vcomp présente une valeur de 2,5V.In the case where, the voltage level of the fourth signal “CS” has a value greater than the second predetermined voltage threshold Vseuil_2 but less than the third predetermined voltage threshold Vseuil_3 then the first comparison signal Vcomp has a value of 2.5V.

Dans le cas où, le niveau de tension du quatrième signal « CS » présente une valeur supérieure au troisième seuil de tension prédéterminé Vseuil_3 mais inférieure au quatrième seuil de tension prédéterminé Vseuil_4 alors le premier signal de comparaison Vcomp présente une valeur de 3,3V.In the case where the voltage level of the fourth signal “CS” has a value greater than the third predetermined voltage threshold Vseuil_3 but less than the fourth predetermined voltage threshold Vseuil_4 then the first comparison signal Vcomp has a value of 3.3V.

Dans le cas où, le niveau de tension du quatrième signal « CS » présente une valeur supérieure ou égale au quatrième seuil de tension prédéterminé Vseuil_4 alors le premier signal de comparaison Vcomp présente une valeur de 5V.In the case where the voltage level of the fourth signal “CS” has a value greater than or equal to the fourth predetermined voltage threshold Vseuil_4 then the first comparison signal Vcomp has a value of 5V.

Dans un mode de réalisation préféré, les premiers moyens de comparaison 40 présentent une gamme de seuils autour des valeurs seuils de tension ; une figure 2 illustre ce mode de réalisation.In a preferred embodiment, the first comparison means 40 have a range of thresholds around the voltage threshold values; Figure 2 illustrates this embodiment.

Dans ce mode de réalisation lorsque le quatrième signal « CS » présente une valeur inférieure au premier seuil de tension prédéterminé Vseuil_1 moins epsilon ou « ε » alors, il est considéré que le quatrième signal « CS » est à un niveau bas ou « 0 ». Dans ce cas de figure, le premier signal de comparaison Vcomp présente un niveau bas ou « 0 ».In this embodiment when the fourth signal “CS” has a value lower than the first predetermined voltage threshold Vseuil_1 minus epsilon or “ε” then it is considered that the fourth signal “CS” is at a low level or “0” . In this case, the first comparison signal Vcomp has a low level or “0”.

Dans le cas où, le quatrième signal « CS » présente une valeur supérieure au premier seuil de tension prédéterminé (Vseuil_1 + ε) et inférieure à (Vseuil_2 - ε), il est considéré que le quatrième signal « CS » est à un niveau de tension de 1,8V. Dans ce cas de figure, le premier signal de comparaison Vcomp est à 1,8V.In the case where the fourth signal "CS" has a value greater than the first predetermined voltage threshold (Vseuil_1 + ε) and less than (Vseuil_2 - ε), it is considered that the fourth signal "CS" is at a level of 1.8V voltage. In this case, the first comparison signal Vcomp is at 1.8V.

Dans le cas où, le quatrième signal « CS » présente une valeur supérieure à (Vseuil_2 + ε) et inférieure à (Vseuil_3 - ε), il est considéré que le quatrième signal « CS » est à un niveau de tension de 2,5V. Dans ce cas de figure, le premier signal de comparaison Vcomp est placé à 2,5V.In the case where, the fourth signal "CS" has a value greater than (Vseuil_2 + ε) and less than (Vseuil_3 - ε), it is considered that the fourth signal "CS" is at a voltage level of 2.5V . In this case, the first comparison signal Vcomp is placed at 2.5V.

Dans le cas où, le quatrième signal « CS » présente une valeur supérieure à (Vseuil_3 + ε) et inférieure à (Vseuil_4 - ε), il est considéré que le quatrième signal « CS » est à un niveau de tension de 3,3V. Dans ce cas de figure, le premier signal de comparaison Vcomp est placé à 3,3V.In the case where the fourth signal "CS" has a value greater than (Vseuil_3 + ε) and less than (Vseuil_4 - ε), it is considered that the fourth signal "CS" is at a voltage level of 3.3V . In this case, the first comparison signal Vcomp is placed at 3.3V.

Dans le cas où, le quatrième signal « CS » présente une valeur supérieure à (Vseuil_4 + ε), il est considéré que le troisième signal « SCK » est à un niveau de tension de 5V. Dans ce cas de figure, le premier signal de comparaison Vcomp est placé à5V.In the case where the fourth signal "CS" has a value greater than (Vseuil_4 + ε), it is considered that the third signal "SCK" is at a voltage level of 5V. In this case, the first comparison signal Vcomp is placed at 5V.

Grâce à ce mode de réalisation, les variations des niveaux de tension du quatrième signal « CS » sont filtrées à l’aide d’un hystérésis correspondant aux ε autour des valeurs de Vseuil.Thanks to this embodiment, the variations in the voltage levels of the fourth signal "CS" are filtered using a hysteresis corresponding to ε around the values of Vseuil.

Dans une variante de réalisation, il est en outre, proposé que la validation du niveau du seuil du quatrième signal « CS » soit aussi dépendante d’un nombre déterminé de coup d’horloge du signal d’horloge CLK_100. Ainsi par exemple le niveau de seuil de tension du quatrième signal « CS » est validé que si celui-ci (le niveau de seuil du quatrième signal « CS » reste à un même niveau, par exemple, inférieur au premier seuil de tension prédéterminé Vseuil_1 - « ε » durant N coups d’horloge du signal d'horloge CLK_100.In an alternative embodiment, it is further proposed that the validation of the threshold level of the fourth signal "CS" is also dependent on a determined number of clocks of the clock signal CLK_100. Thus for example the voltage threshold level of the fourth signal "CS" is validated only if it (the threshold level of the fourth signal "CS" remains at the same level, for example, below the first predetermined voltage threshold Vseuil_1 - "ε" during N clock strokes of the clock signal CLK_100.

Les deuxièmes moyens de régulation 50 sont adaptés pour qu’en fonction du niveau de tension du premier signal de comparaison Vcomp le niveau de tension du deuxième signal « SDO » soit semblable. En effet, comme il a été discuté précédemment dans le texte de la description, il est nécessaire, pour protéger les entrées du circuit électronique maître 10 que celles-ci présentent un niveau de tension compatible avec le niveau de tension admissible par ledit circuit électronique maître 10.The second regulation means 50 are adapted so that as a function of the voltage level of the first comparison signal Vcomp the voltage level of the second signal "SDO" is similar. Indeed, as it was discussed previously in the text of the description, it is necessary, to protect the inputs of the master electronic circuit 10, that they have a voltage level compatible with the voltage level admissible by said master electronic circuit. 10.

Bien entendu, les deuxièmes moyens de régulation 50 peuvent présenter un étage de puissance couplé à la seconde alimentation électrique Vdds afin de pouvoir subvenir au transfert des données sur le bus de communication 30 de type SPI ; ce type de structure est bien connu de l’homme de l’art.Of course, the second regulation means 50 can have a power stage coupled to the second electrical supply Vdds in order to be able to provide for the transfer of data on the communication bus 30 of SPI type; this type of structure is well known to those skilled in the art.

Dans un exemple de réalisation des troisièmes moyens de sélection 60 ceuxci comportent des circuits de sélections comme par exemple un circuit multiplexeur adapté pour sélectionner une ou plusieurs broches du deuxième circuit électronique esclave 20 en fonction du second signal de comparaison EN_IO et d’une stratégie qui sera présentée ultérieurement permettant l’émission de données.In an exemplary embodiment of the third selection means 60, these comprise selection circuits such as for example a multiplexer circuit adapted to select one or more pins of the second slave electronic circuit 20 as a function of the second comparison signal EN_IO and of a strategy which will be presented later allowing the transmission of data.

Les quatrièmes moyens d’activation 70 sont par exemple des commutateurs adaptés pour activer et permettre le transfert de données entre le premier circuit électronique esclave 20 et le premier circuit électronique maître 10. La structure interne étant bien connue de l’homme de l’art elle ne sera pas détaillée ici.The fourth activation means 70 are for example switches adapted to activate and allow the transfer of data between the first slave electronic circuit 20 and the first master electronic circuit 10. The internal structure being well known to those skilled in the art it will not be detailed here.

Dans la suite de la description, va être présentée le procédé de l’invention permettant un auto-ajustement, selon une stratégie déterminée, d’un niveau de tension sur les lignes du bus de communication 30 de type SPI qui soit compatible avec un niveau de tension du circuit électronique maître 10. Le procédé de l’invention peut être activé, par exemple en permanence dès la mise sous tension d’un véhicule automobile.In the following description, the method of the invention will be presented allowing self-adjustment, according to a determined strategy, of a voltage level on the lines of the communication bus 30 of SPI type which is compatible with a level voltage of the master electronic circuit 10. The method of the invention can be activated, for example permanently as soon as the power of a motor vehicle.

Le procédé de l’invention est illustré par un algorigramme de la figure 3.The process of the invention is illustrated by an algorithm in FIG. 3.

Après, par exemple un réveil du véhicule automobile, il est, lors d’une première étape e1 initialisé, c'est-à-dire positionné à un état bas ou « 0 » le second signal de comparaison EN_IO. La mise à l’état « 0 » dudit second signal de comparaison EN_IO permet avantageusement de désactiver à l’aide des quatrièmes moyens d’activation 70 la troisième broche de circuit esclave 20_3 afin d'éviter l’application d’un niveau de tension incompatible avec un niveau de tension acceptable par le circuit électronique maître 10 et par la même éviter un endommagement du circuit électronique maître 10.After, for example, an awakening of the motor vehicle, it is, during a first step e1 initialized, that is to say positioned at a low state or "0" the second comparison signal EN_IO. Putting said second comparison signal EN_IO at state “0” advantageously makes it possible to deactivate, using the fourth activation means 70, the third slave circuit pin 20_3 in order to avoid the application of a voltage level incompatible with a voltage level acceptable by the master electronic circuit 10 and thereby avoid damage to the master electronic circuit 10.

Dans le cas où, plusieurs broches seraient utilisées pour la communication entre le second circuit électronique esclave 20 et le premier circuit électronique maître 10 alors toutes les broches seraient désactivées. Dans la suite de la description, il sera considéré que seule une broche, la troisième broche de circuit esclave 20_3, est présente et utilisée pour les communications entre le circuit électronique esclave 20 et le circuit maître 10.In the case where, several pins would be used for the communication between the second slave electronic circuit 20 and the first master electronic circuit 10 then all the pins would be deactivated. In the following description, it will be considered that only one pin, the third slave circuit pin 20_3, is present and used for communications between the slave electronic circuit 20 and the master circuit 10.

Il est ensuite, lors d’une deuxième étape e2, sélectionné un premier niveau de tension VIO_1 pour le premier signal de régulation VIO. Le premier niveau de tension VIO_1 correspond à un premier niveau de tension qui serait accepté par le circuit électronique maître 10 sur ses entrées si celui-ci serait alimenté ou couplé à une première alimention électrique VIO_pc présentant une valeur de 1,8V. Cette sélection du premier niveau de tension VIO_1 du premier signal de régulation VIO est réalisée principalement par les deuxièmes moyens de régulation 50.It is then, during a second step e2, selected a first voltage level VIO_1 for the first regulation signal VIO. The first voltage level VIO_1 corresponds to a first voltage level which would be accepted by the master electronic circuit 10 on its inputs if the latter would be supplied or coupled to a first electrical supply VIO_pc having a value of 1.8V. This selection of the first voltage level VIO_1 of the first regulation signal VIO is carried out mainly by the second regulation means 50.

Astucieusement, grâce aux quatrièmes moyens d’activation 70, le premier signal de régulation VIO n’est pas encore appliqué sur le bus de communication 30 de type SPI et plus particulièrement sur la troisième broche de circuit esclave 20_3 évitant une potentielle destruction de celle-ci ou du circuit électronique maître 10. L’homme de l’art comprendra dès à présent l’intérêt du procédé de l’invention. En effet, en commençant par un premier niveau de tension VIO_1 égal à 1,8V, c'est-à-dire le niveau de tension le plus faible acceptable par le circuit électronique maître 10, il n’est pas possible de dégrader la troisième broche de circuit maître 10_3 en y appliquant un niveau de tension inadéquat.Cleverly, thanks to the fourth activation means 70, the first regulation signal VIO is not yet applied to the communication bus 30 of the SPI type and more particularly to the third slave circuit pin 20_3 avoiding a potential destruction of it. ci or the master electronic circuit 10. Those skilled in the art will now understand the advantage of the process of the invention. Indeed, starting with a first voltage level VIO_1 equal to 1.8V, that is to say the lowest voltage level acceptable by the master electronic circuit 10, it is not possible to degrade the third master circuit pin 10_3 by applying an inadequate voltage level to it.

Ensuite, il est exécuté une troisième étape e3 consistant en une initialisation d’une première variable Vthi et d’une seconde variable Vtho. L’utilisation de ces deux variables sera présentée ultérieurement dans la description. Il est entendu par initialisation une mise à « 0 ».Then, a third step e3 is executed, consisting of an initialization of a first variable Vthi and of a second variable Vtho. The use of these two variables will be presented later in the description. It is understood by initialization a setting to "0".

Il est ensuite exécuté une quatrième étape e4 consistant en une initialisation de variables de filtrage. Astucieusement, il est utilisé autant de variables de filtrage que d’intervalles de niveaux de tensions possibles. Dans un exemple de réalisation préféré, il est utilisé, une première variable de filtrage COMPTi_0, une deuxième variable de filtrage COMPTi_1, une troisième variable de filtrage COMPTi_2, une quatrième variable de filtrage COMPTi_3, et une cinquième variable de filtrage COMPTi_4. Il est aussi utilisé une sixième variable de filtrage COMPTo_0, une septième variable de filtrage COMPTo_1, une huitième variable de filtrage COMPTo_2, une neuvième variable de filtrage COMPTo_3, une dixième variable de filtrage COMPTo_4.There is then executed a fourth step e4 consisting of an initialization of filtering variables. Cleverly, as many filtering variables are used as intervals of possible voltage levels. In a preferred embodiment, a first filtering variable COMPTi_0, a second filtering variable COMPTi_1, a third filtering variable COMPTi_2, a fourth filtering variable COMPTi_3, and a fifth filtering variable COMPTi_4 are used. Also used is a sixth filtering variable COMPTo_0, a seventh filtering variable COMPTo_1, an eighth filtering variable COMPTo_2, a ninth filtering variable COMPTo_3, a tenth filtering variable COMPTo_4.

Par la suite est exécuté une cinquième étape e5 consistant à scruter l’apparition d’un front montant sur le signal d’horloge CLK_100. Par exemple, les premiers moyens de comparaison 40 réalisent la scrutation du signal d’horloge CLK_100. Lorsqu’un front montant est détecté par les premiers moyens de comparaison 40, il est alors exécuté une sixième étape e6.Subsequently, a fifth step e5 is executed, which consists in examining the appearance of a rising edge on the clock signal CLK_100. For example, the first comparison means 40 carry out the scanning of the clock signal CLK_100. When a rising edge is detected by the first comparison means 40, a sixth step e6 is then executed.

La sixième étape e6 consiste à déterminer un niveau de tension du quatrième signal CS appliqué sur la première entrée de moyens de comparaison 40_1. En d’autres termes, cette étapes e6 a pour but de déterminer le niveau de tension des signaux générés par le circuit électronique maître 10. Pour ce faire, les premiers moyens de comparaison 40 réalisent tout d’abord par exemple une mesure ou une série de mesures du quatrième signal CS. Ce niveau de tension du quatrième signal CS est par la suite comparé à un premier seuil S1 correspondant au premier seuil de tension prédéterminé Vseuil_1 moins epsilon « ε » ; de façon plus synthétique Vseuil_1 - ε. Dans un exemple de réalisation de l’invention, Vseuil_1 présente une valeur de 1,6V et ε présente une valeur de 0,3V.The sixth step e6 consists in determining a voltage level of the fourth signal CS applied to the first input of comparison means 40_1. In other words, the purpose of this steps e6 is to determine the voltage level of the signals generated by the master electronic circuit 10. To do this, the first comparison means 40 first of all carry out, for example, a measurement or a series of measurements of the fourth signal CS. This voltage level of the fourth signal CS is subsequently compared to a first threshold S1 corresponding to the first predetermined voltage threshold Vseuil_1 minus epsilon "ε"; in a more synthetic way Vseuil_1 - ε. In an exemplary embodiment of the invention, Vseuil_1 has a value of 1.6V and ε has a value of 0.3V.

Lors de cette sixième étape e6, il est, si le niveau de tension dudit quatrième signal CS mesuré est inférieur à un premier seuil S1 égal à Vseuil_1 - ε alors exécuté une septième étape e7 ; et dans le cas où, le niveau de tension dudit quatrième signal CS est supérieur au premier seuil S1 alors exécuté une huitième étape e8. Ainsi, grâce au procédé de l’invention, il est durant cette sixième étape e6 déterminé si le niveau de tension du quatrième signal CS est nul, en d’autres termes si le quatrième signal CS est présent sur la cinquième broche de circuit esclave 20_5.During this sixth step e6, it is, if the voltage level of said fourth measured signal CS is less than a first threshold S1 equal to Vseuil_1 - ε then executed a seventh step e7; and in the case where, the voltage level of said fourth signal CS is greater than the first threshold S1 then executed an eighth step e8. Thus, thanks to the method of the invention, it is during this sixth step e6 determined if the voltage level of the fourth signal CS is zero, in other words if the fourth signal CS is present on the fifth slave circuit pin 20_5 .

Dans le cas où, le niveau de tension du quatrième signal CS est inférieur au premier seuil S1 alors la septième étape e7 réalise une incrémentation de la première variable de filtrage COMPTi_0 avant le passage à une neuvième étape e9. Il est entendu ici et dans toute la description qu’une incrémentation correspond à une augmentation de « 1 » de la valeur à incrémenter.If the voltage level of the fourth signal CS is lower than the first threshold S1, then the seventh step e7 increments the first filtering variable COMPTi_0 before going to a ninth step e9. It is understood here and throughout the description that an increment corresponds to an increase of "1" in the value to be incremented.

La neuvième étape e9 consiste en une comparaison de la valeur de la première variable de filtrage COMPTi_0 à une valeur seuil N. Dans cet exemple de réalisation, il est proposé que la valeur seuil N soit égale à 5. Ainsi, tant que la première variable de filtrage COMPTi_0 est inférieure à la valeur seuil N, il est selon le procédé de l’invention exécuté la quatrième étape e4. Dans le cas où, la valeur de la première variable de filtrage COMPTi_0 devient égale à la valeur seuil N alors le procédé de l’invention propose l’exécution d’une dixième étape e10.The ninth step e9 consists of a comparison of the value of the first filtering variable COMPTi_0 with a threshold value N. In this embodiment, it is proposed that the threshold value N is equal to 5. Thus, as long as the first variable filter COMPTi_0 is less than the threshold value N, it is according to the method of the invention executed the fourth step e4. In the case where, the value of the first filtering variable COMPTi_0 becomes equal to the threshold value N then the method of the invention proposes the execution of a tenth step e10.

Grâce à l’utilisation de la première variable de filtrage COMPTIJ) couplée à la valeur seuil N qui correspond à 5 fronts d’horloge du signal d’horloge CLK_100, des perturbations ou variations de niveaux de tension sur le bus de communication 30 de type SPI sont filtrées, évitant la génération de signaux avec un mauvais niveau de tension sur le bus de communication 30 de type SPI par le deuxième circuit électronique esclave 20 vers le premier circuit électronique maître 10.Thanks to the use of the first filtering variable COMPTIJ) coupled to the threshold value N which corresponds to 5 clock edges of the clock signal CLK_100, disturbances or variations in voltage levels on the communication bus 30 of the type SPI are filtered, avoiding the generation of signals with a bad voltage level on the communication bus 30 of SPI type by the second slave electronic circuit 20 to the first master electronic circuit 10.

Lors de la dixième étape e10, la première variable de filtrage COMPTi_0, la deuxième variable de filtrage COMPTi_1, la troisième variable de filtrage COMPTi_2, la quatrième variable de filtrage COMPTi_3 sont initialisées c'est-à-dire mise à « 0 ». Il est ensuite réalisé la onzième étape e11.During the tenth step e10, the first filtering variable COMPTi_0, the second filtering variable COMPTi_1, the third filtering variable COMPTi_2, the fourth filtering variable COMPTi_3 are initialized, that is to say set to "0". The eleventh step e11 is then carried out.

La onzième étape e11 consiste en une initialisation de la sixième variable de filtrage COMPTo_0, de la septième variable de filtrage COMPTo_1, de la huitième variable de filtrage COMPTo_2, de la neuvième variable de filtrage COMPTo_3 et de la dixième variable de filtrage COMPTo_4. Il est ensuite réalisé le passage à une douzième étape e12. Les étapes e6, e7, e8, e9, e10, e11, et e12 sont réalisées par exemple par les premiers moyens de comparaison 40.The eleventh step e11 consists of an initialization of the sixth filtering variable COMPTo_0, of the seventh filtering variable COMPTo_1, of the eighth filtering variable COMPTo_2, of the ninth filtering variable COMPTo_3 and of the tenth filtering variable COMPTo_4. The transition to a twelfth step e12 is then carried out. The steps e6, e7, e8, e9, e10, e11, and e12 are carried out for example by the first comparison means 40.

La douzième étape e12 réalise une mise à un état bas ou « 0 » du second signal de comparaison EN_IO signifiant selon le procédé de l’invention la désactivation de la deuxième broche de circuit esclave 20_3. En d’autres termes, aucun signal ne sera généré sur la deuxième broche de circuit esclave 20_3. Il est ensuite exécuté la cinquième étape e5.The twelfth step e12 brings the second comparison signal EN_IO to a low state or “0” signifying, according to the method of the invention, the deactivation of the second slave circuit pin 20_3. In other words, no signal will be generated on the second slave circuit pin 20_3. It is then executed the fifth step e5.

La combinaison des étapes e6, e7, e9, e10, e11, e12 permet, selon le procédé de l’invention, de détecter et de confirmer la présence ou l’absence du quatrième signal CS sur le bus de communication 30 de type SPI généré par le circuit électronique maître 10.The combination of steps e6, e7, e9, e10, e11, e12 allows, according to the method of the invention, to detect and confirm the presence or absence of the fourth signal CS on the communication bus 30 of SPI type generated by the master electronic circuit 10.

Durant la huitième étape e8, le procédé de l’invention réalise une comparaison du niveau de tension du quatrième signal CS mesuré à d’une part un deuxième seuil S2 qui est égal à la valeur du premier seuil de tension prédéterminéDuring the eighth step e8, the method of the invention performs a comparison of the voltage level of the fourth signal CS measured on the one hand a second threshold S2 which is equal to the value of the first predetermined voltage threshold

Vseuil_1 + ε et d’autre part à un troisième seuil S3 qui est égal à un deuxième seuil de tension prédéterminé VseuilJ - ε. La valeur du deuxième seuil de tension prédéterminé Vseuil_2 est dans un exemple de réalisation de 2,5V. Dans le cas où, le niveau de tension du quatrième signal CS est compris entre le deuxième seuil S2 et le troisième seuil S3, c'est-à-dire S2 < CS < S3 alors le procédé propose le passage à une treizième étape e13, et dans le cas où, le niveau de tension du quatrième signal CS présente une valeur supérieure au troisième seuil S3, c'est-à-dire CS > S3 alors le procédé de l’invention propose le passage à une quatorzième étape e14.Vseuil_1 + ε and on the other hand to a third threshold S3 which is equal to a second predetermined voltage threshold VseuilJ - ε. The value of the second predetermined voltage threshold Vseuil_2 is in an exemplary embodiment of 2.5V. In the case where the voltage level of the fourth signal CS is between the second threshold S2 and the third threshold S3, that is to say S2 <CS <S3, then the method proposes the passage to a thirteenth step e13, and in the case where the voltage level of the fourth signal CS has a value greater than the third threshold S3, that is to say CS> S3 then the method of the invention proposes the transition to a fourteenth step e14.

Lors de la treizième étape e13, la deuxième variable de filtrage COMPTi_1 est incrémentée de « 1 » avant le passage à une quinzième étape e15.During the thirteenth step e13, the second filtering variable COMPTi_1 is incremented by "1" before passing to a fifteenth step e15.

Lors de la quinzième étape e15, la première variable de filtrage COMPTiJ), la troisième variable de filtrage COMPTi_2, la quatrième variable de filtrage COMPTi_3, et la cinquième variable de filtrage COMPTiJ sont remises à zéro avant le passage à une seizième étape e16.During the fifteenth step e15, the first filtering variable COMPTiJ), the third filtering variable COMPTi_2, the fourth filtering variable COMPTi_3, and the fifth filtering variable COMPTiJ are reset before going to a sixteenth step e16.

La seizième étape e16 consiste en une comparaison entre la valeur de la deuxième variable de filtrage COMPTi_1 et la valeur seuil N qui, pour mémoire est égale à 5. Dans le cas où, la valeur de la deuxième variable de filtrage COMPTiJ est inférieure à la valeur seuil N, c'est-à-dire 5, alors le procédé de l'invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la deuxième variable de filtrage COMPTiJ est égale à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention passe à une dix-septième étape e17. Ainsi, grâce à l’invention, il est nécessaire d’avoir sur la première entrée de moyens de comparaison 40J le quatrième signal CS avec un même niveau de tension durant au moins cinq fronts d’horloge du signal CLKJOO.The sixteenth step e16 consists of a comparison between the value of the second filtering variable COMPTi_1 and the threshold value N which, for the record, is equal to 5. In the case where, the value of the second filtering variable COMPTiJ is less than the threshold value N, that is to say 5, then the method of the invention proposes the transition to the fifth step e5. In the case where the value of the second filtering variable COMPTiJ is equal to the threshold value N, that is to say 5, then the method of the invention passes to a seventeenth step e17. Thus, thanks to the invention, it is necessary to have on the first input of comparison means 40J the fourth signal CS with the same voltage level during at least five clock edges of the signal CLKJOO.

Durant la dix-septième étape e17, la première variable Vthi est initialisée avec la valeur du premier seuil de tension prédéterminé VseuilJ, c'est-à-dire 1,8V avant le passage à une dix-huitième étape e18. Astucieusement, la dix-septième étape e17 permet la détermination du seuil de tension de la troisième broche de circuit esclave 20_3 compatible avec un niveau de tension acceptable par le circuit électronique maître 10.During the seventeenth step e17, the first variable Vthi is initialized with the value of the first predetermined voltage threshold VseuilJ, that is to say 1.8V before passing to an eighteenth step e18. Cleverly, the seventeenth step e17 allows the determination of the voltage threshold of the third slave circuit pin 20_3 compatible with a voltage level acceptable by the master electronic circuit 10.

La dix-huitième étape e18 consiste en une initialisation à « 0 » de la deuxième variable de filtrage COMPTiJ avant le passage à la trente-cinquième étape e35.The eighteenth step e18 consists of an initialization at “0” of the second filtering variable COMPTiJ before going to the thirty-fifth step e35.

Dans le cas où le quatrième signal CS présente un niveau de tension supérieur au troisième seuil S3 alors durant la quatorzième étape e14, le procédé de l’invention réalise une comparaison dudit niveau de tension du quatrième signal CS mesuré à d’une part un quatrième seuil S4 qui est égal à la valeur du deuxième seuil de tension prédéterminé VseuilJ + ε et d’autre part à un cinquième seuil S5 qui est égal à un troisième seuil de tension prédéterminé VseuilJ - ε. La valeur du troisième seuil de tension prédéterminé VseuilJ est dans un exemple de réalisation de 3,3V. Dans le cas où le niveau de tension du quatrième signal CS est compris entre le quatrième seuil S4 et le cinquième seuil S5, c'est-à-dire S4 < CS < S5 alors le procédé propose le passage à une dix-neuvième étape e19, et dans le cas où le niveau de tension du quatrième signal CS présente une valeur supérieure au cinquième seuil S5, c'est-à-dire CS > S5 alors le procédé de l’invention propose le passage à une vingt-quatrième étape e24.In the case where the fourth signal CS has a voltage level higher than the third threshold S3 then during the fourteenth step e14, the method of the invention performs a comparison of said voltage level of the fourth signal CS measured on the one hand a fourth threshold S4 which is equal to the value of the second predetermined voltage threshold VseuilJ + ε and on the other hand to a fifth threshold S5 which is equal to a third predetermined voltage threshold VseuilJ - ε. The value of the third predetermined voltage threshold VseuilJ is in an exemplary embodiment of 3.3V. In the case where the voltage level of the fourth signal CS is between the fourth threshold S4 and the fifth threshold S5, that is to say S4 <CS <S5 then the method proposes the passage to a nineteenth step e19 , and in the case where the voltage level of the fourth signal CS has a value greater than the fifth threshold S5, that is to say CS> S5 then the method of the invention proposes the transition to a twenty-fourth step e24 .

Lors de la dix-neuvième étape e19, la troisième variable de filtrage COMPTi_2 est incrémentée avant le passage à une vingtième étape e20.During the nineteenth step e19, the third filtering variable COMPTi_2 is incremented before passing to a twentieth step e20.

Lors de la vingtième étape e20, la première variable de filtrage COMPTi_0, la deuxième variable de filtrage COMPTM, la quatrième variable de filtrage COMPTi_3, et la cinquième variable de filtrage COMPTM sont initialisées, c'est-à-dire mises à « 0 » avant le passage à une vingt-et-unième étape e21. Ainsi, grâce à l’invention, les variations détectées du quatrième signal CS ne sont pas comptabilisées ; en d’autres termes, il est nécessaire que le quatrième signal CS ait été dans la même gamme de niveau de tension durant 5 fronts consécutifs d’horloge du signal CLK_100.During the twentieth step e20, the first filtering variable COMPTi_0, the second filtering variable COMPTM, the fourth filtering variable COMPTi_3, and the fifth filtering variable COMPTM are initialized, that is to say set to "0" before going to a twenty-first step e21. Thus, thanks to the invention, the detected variations of the fourth signal CS are not counted; in other words, it is necessary that the fourth signal CS has been in the same voltage level range during 5 consecutive clock edges of the signal CLK_100.

La vingt-et-unième étape e21 consiste en une comparaison entre la valeur de la troisième variable de filtrage COMPTi_2 et la valeur seuil N. Dans le cas où la valeur de la troisième variable de filtrage COMPTi_2 est inférieure à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la troisième variable de filtrage COMPTi_2 est égale à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention passe à une vingt-deuxième étape e22.The twenty-first step e21 consists of a comparison between the value of the third filtering variable COMPTi_2 and the threshold value N. In the case where the value of the third filtering variable COMPTi_2 is less than the threshold value N, c 'is to say 5, then the method of the invention proposes the transition to the fifth step e5. In the case where, the value of the third filtering variable COMPTi_2 is equal to the threshold value N, that is to say 5, then the method of the invention passes to a twenty-second step e22.

Durant la vingt-deuxième étape e22 la première variable Vthi est initialisée avec la valeur du deuxième seuil de tension prédéterminé Vseuil_2, c'est-à-dire 2,5V avant le passage à une vingt-troisième étape e23. Astucieusement, la vingt-deuxième étape e22 permet la détermination du seuil de tension de la troisième broche de circuit esclave 20_3 compatible avec un niveau de tension acceptable par le circuit électronique maître 10.During the twenty-second step e22 the first variable Vthi is initialized with the value of the second predetermined voltage threshold Vseuil_2, that is to say 2.5V before the transition to a twenty-third step e23. Cleverly, the twenty-second step e22 allows the determination of the voltage threshold of the third slave circuit pin 20_3 compatible with a voltage level acceptable by the master electronic circuit 10.

La vingt-troisième étape e23 consiste en une initialisation à « 0 » de la troisième variable de filtrage COMPTi_2 avant le passage à la trente-cinquième étape e35.The twenty-third step e23 consists of an initialization at “0” of the third filtering variable COMPTi_2 before going to the thirty-fifth step e35.

Durant la vingt-quatrième étape e24, le procédé de l’invention réalise une comparaison du niveau de tension du quatrième signal CS mesuré à d’une part un sixième seuil S6 qui est égal à la valeur du troisième seuil de tension prédéterminé Vseuil_3 + ε et, d’autre part, à un septième seuil S7 qui est égal à un quatrième seuil de tension prédéterminé Vseuil_4 - ε. La valeur du quatrième seuil de tension prédéterminé Vseuil_4 est dans un exemple de réalisation de 5V. Dans le cas où, le niveau de tension du quatrième signal CS est compris entre le sixième seuil S6 et le septième seuil S7, c'est-à-dire S6 < CS < S7 alors le procédé propose le passage à une vingt-cinquième étape e25, et dans le cas où le niveau de tension du quatrième signal CS présente une valeur supérieure au septième seuil S7, c'est-à-dire CS> S7 alors le procédé de l’invention propose le passage à une trentième étape e30.During the twenty-fourth step e24, the method of the invention performs a comparison of the voltage level of the fourth signal CS measured on the one hand a sixth threshold S6 which is equal to the value of the third predetermined voltage threshold Vseuil_3 + ε and, on the other hand, to a seventh threshold S7 which is equal to a fourth predetermined voltage threshold Vseuil_4 - ε. The value of the fourth predetermined voltage threshold Vseuil_4 is in an exemplary embodiment of 5V. In the case where, the voltage level of the fourth signal CS is between the sixth threshold S6 and the seventh threshold S7, that is to say S6 <CS <S7 then the method proposes the passage to a twenty-fifth step e25, and in the case where the voltage level of the fourth signal CS has a value greater than the seventh threshold S7, that is to say CS> S7, then the method of the invention proposes the transition to a thirtieth step e30.

Lors de la vingt-cinquième étape e25, la quatrième variable de filtrage COMPTi_3 est incrémentée avant le passage à une vingt-sixième étape e26.During the twenty-fifth step e25, the fourth filtering variable COMPTi_3 is incremented before passing to a twenty-sixth step e26.

Lors de la vingt-sixième étape e26, la première variable de filtrage COMPTi_0, la deuxième variable de filtrage COMPTi_1, la troisième variable de filtrage COMPTi_2, et la cinquième variable de filtrage COMPTi_4 sont initialisées, c'est-à-dire mises à « 0 » avant le passage à une vingt-septième étape e27.During the twenty-sixth step e26, the first filtering variable COMPTi_0, the second filtering variable COMPTi_1, the third filtering variable COMPTi_2, and the fifth filtering variable COMPTi_4 are initialized, that is to say set to " 0 ”before going to a twenty-seventh step e27.

La vingt-septième étape e27consiste en une comparaison entre la valeur de la quatrième variable de filtrage COMPTi_3 et la valeur seuil N. Dans le cas où, la valeur de la quatrième variable de filtrage COMPTi_3 est inférieure à la valeur seuil N, c'est-àdire 5, alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la quatrième variable de filtrage COMPTi_3 est égale à la valeur seuil N, alors le procédé de l'invention passe à une vingt-huitième étape e28.The twenty-seventh step e27 consists in a comparison between the value of the fourth filtering variable COMPTi_3 and the threshold value N. In the case where, the value of the fourth filtering variable COMPTi_3 is less than the threshold value N, it is ie 5, then the method of the invention proposes the transition to the fifth step e5. In the case where the value of the fourth filtering variable COMPTi_3 is equal to the threshold value N, then the method of the invention passes to a twenty-eighth step e28.

Durant la vingt-huitième étape e28, la première variable Vthi est initialisée avec la valeur du troisième seuil de tension prédéterminé Vseuil_3, c'est-à-dire 3,3V avant le passage à une vingt-neuvième étape e29.During the twenty-eighth step e28, the first variable Vthi is initialized with the value of the third predetermined voltage threshold Vseuil_3, that is to say 3.3V before passing to a twenty-ninth step e29.

La vingt-neuvième étape e29 consiste en une initialisation à « 0 » de la quatrième variable de filtrage COMPTi_3 avant le passage à une trente-cinquième étape e35.The twenty-ninth step e29 consists of an initialization at “0” of the fourth filtering variable COMPTi_3 before passing to a thirty-fifth step e35.

Durant la trentième étape e30, la cinquième variable de filtrage COMPTi_4 est incrémentée avant le passage à une trente-et-unième étape e31.During the thirtieth step e30, the fifth filtering variable COMPTi_4 is incremented before passing to a thirty-first step e31.

Lors de la trente-et-unième étape e31, la première variable de filtrage COMPTi_0, la deuxième variable de filtrage COMPTM, la troisième variable de filtrage COMPTi_2, et la quatrième variable de filtrage COMPTi_3 sont initialisées, c'est-à-dire mises à « 0 » avant le passage à une trente-deuxième étape e32.During the thirty-first step e31, the first filtering variable COMPTi_0, the second filtering variable COMPTM, the third filtering variable COMPTi_2, and the fourth filtering variable COMPTi_3 are initialized, that is to say set to "0" before going to a thirty-second step e32.

La trente-deuxième étape e32 consiste en une comparaison entre la valeur de la cinquième variable de filtrage COMPTM et la valeur seuil N, qui pour mémoire est égale à 5. Dans le cas où, la valeur de la cinquième variable de filtrage COMPTM est inférieure à la valeur seuil N, alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la cinquième variable de filtrage COMPTM est égale à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention passe à une trente-troisième étape e33.The thirty-second step e32 consists of a comparison between the value of the fifth filter variable COMPTM and the threshold value N, which for the record is equal to 5. In the case where, the value of the fifth filter variable COMPTM is less at the threshold value N, then the method of the invention proposes the transition to the fifth step e5. In the case where the value of the fifth filtering variable COMPTM is equal to the threshold value N, that is to say 5, then the method of the invention passes to a thirty-third step e33.

Durant la trente-troisième étape e33, la première variable Vthi est initialisée avec la valeur du quatrième seuil de tension prédéterminé Vseuil_4, c'est-à-dire 5V avant le passage à une trente-quatrième étape e34.During the thirty-third step e33, the first variable Vthi is initialized with the value of the fourth predetermined voltage threshold Vseuil_4, that is to say 5V before passing to a thirty-fourth step e34.

La trente-quatrième étape e34 consiste en une initialisation à « 0 » de la cinquième variable de filtrage COMPTi_4 avant le passage à la trente-cinquième étape e35.The thirty-fourth step e34 consists of an initialization at “0” of the fifth filtering variable COMPTi_4 before going to the thirty-fifth step e35.

Lors de la trente-cinquième étape e35 il est, dans le cas où le second signal de comparaison EN_IO est dans un état bas ou « 0 » alors proposé le passage à une trente-sixième étape e36 et dans le cas où le second signal de comparaison EN_IO présente une valeur autre qu’un état bas alors proposé le passage à une trente-huitième étape e38.During the thirty-fifth step e35 it is, in the case where the second comparison signal EN_IO is in a low state or “0” then proposed the passage to a thirty-sixth step e36 and in the case where the second signal of comparison EN_IO has a value other than a low state then proposed the transition to a thirty-eighth step e38.

La trente-sixième étape e36 consiste en l’attente, ou autrement dit en une scrutation, d’un front descendant sur le quatrième signal CS. Dans le cas où, aucun front descendant n’est détecté durant la trente-sixième étape e36 sur le quatrième signal CS alors le procédé passe à la cinquième étape e5 et dans le cas où, un front descendant apparaît et est détecté sur le quatrième signal CS alors le procédé passe à une trenteseptième étape e37.The thirty-sixth step e36 consists in waiting, or in other words in a scan, for a falling edge on the fourth signal CS. In the case where, a falling edge is not detected during the thirty-sixth step e36 on the fourth signal CS then the process goes to the fifth step e5 and in the case where, a falling edge appears and is detected on the fourth signal CS then the process proceeds to a thirty-seventh step e37.

La trente-septième étape e37 consiste maintenant en une scrutation de l’apparition d’un front montant sur le quatrième signal CS. Le procédé de l’invention propose le passage à la trente-huitième étape e38 seulement quand un front montant apparaît et est détecté par les premiers moyens de comparaison 40.The thirty-seventh step e37 now consists of a scan for the appearance of a rising edge on the fourth signal CS. The method of the invention proposes the passage to the thirty-eighth step e38 only when a rising edge appears and is detected by the first comparison means 40.

La trente-huitième étape e38 consiste en une scrutation de l’apparition d’un front montant sur le signal d’horloge CLK_100. Ainsi, selon le procédé de l’invention, il est proposé le passage à une trente-neuvième étape e39 seulement lorsqu’un front montant est détecté sur le signal d’horloge CLK 100.The thirty-eighth step e38 consists of a scan for the appearance of a rising edge on the clock signal CLK_100. Thus, according to the method of the invention, it is proposed to go to a thirty-ninth step e39 only when a rising edge is detected on the clock signal CLK 100.

La trente-neuvième étape e39 consiste à déterminer si le niveau de tension du quatrième signal CS appliqué sur la première entrée de moyens de comparaison 40_1 est toujours identique à celui mesuré lors de la sixième étape e6. Pour ce faire, les premiers moyens de comparaison 40 réalisent par exemple tout d’abord une mesure ou une série de mesures du quatrième signal CS. Ce niveau de tension du quatrième signal CS est par la suite comparé au premier seuil S1 correspondant au premier seuil de tension prédéterminé Vseuil_1 -ε., pour mémoire Vseuil_1 est égale à 1,8V et ε présente une valeur de 0,3V.The thirty-ninth step e39 consists in determining whether the voltage level of the fourth signal CS applied to the first input of comparison means 40_1 is always the same as that measured during the sixth step e6. To do this, the first comparison means 40 for example firstly carry out a measurement or a series of measurements of the fourth signal CS. This voltage level of the fourth signal CS is subsequently compared to the first threshold S1 corresponding to the first predetermined voltage threshold Vseuil_1 -ε., For the record Vseuil_1 is equal to 1.8V and ε has a value of 0.3V.

Lors de cette trente-neuvième étape e39, il est, si, le niveau de tension dudit quatrième signal CS mesuré est inférieur à un premier seuil S1 égal à Vseuil_1 - ε alors exécuté une quarantième étape e40 ; et dans le cas où, le niveau de tension dudit quatrième signal CS est supérieur au premier seuil S1 alors exécuté une quarantecinquième étape e45.During this thirty-ninth step e39, it is, if, the voltage level of said fourth signal CS measured is less than a first threshold S1 equal to Vseuil_1 - ε then executed a fortieth step e40; and in the case where the voltage level of said fourth signal CS is greater than the first threshold S1 then executed a fortieth fifth step e45.

Dans le cas où, le niveau de tension du quatrième signal CS est inférieur au premier seuil S1 alors la quarantième étape e40 réalise une incrémentation de la sixième variable de filtrage COMPTo_0 avant le passage à une quarante-et-unième étape e41.In the case where, the voltage level of the fourth signal CS is lower than the first threshold S1, then the fortieth step e40 increments the sixth filtering variable COMPTo_0 before passing to a forty-first step e41.

La quarante-et-unième e41 consiste en une comparaison de la valeur de la sixième variable de filtrage COMPTo_0 à une valeur seuil N. Dans cet exemple de réalisation, il est proposé que la valeur seuil N soit égale à 5. Ainsi, tant que la sixième variable de filtrage COMPToJ) est inférieure à la valeur seuil N, il est, selon le procédé de l’invention exécuté la cinquième étape e5. Dans le cas où, la valeur de la sixième variable de filtrage COMPToJ) est égale à la valeur seuil N, alors le procédé de l’invention exécute une quarante-deuxième étape e42.The forty-first e41 consists in a comparison of the value of the sixth filtering variable COMPTo_0 with a threshold value N. In this exemplary embodiment, it is proposed that the threshold value N is equal to 5. Thus, as long as the sixth filtering variable COMPToJ) is less than the threshold value N, it is, according to the method of the invention executed the fifth step e5. In the case where the value of the sixth filtering variable COMPToJ) is equal to the threshold value N, then the method of the invention performs a forty-second step e42.

Lors de la quarante-deuxième étape e42, la sixième variable de filtrage COMPToJ), la septième variable de filtrage COMPToJ, la huitième variable de filtrage COMPTo_2, la neuvième variable de filtrage COMPTo_3, la dixième variable de filtrage COMPTo_4 sont initialisées, c'est-à-dire remise à « 0 » avant le passage à une quarantetroisième étape e43.During the forty-second step e42, the sixth filtering variable COMPToJ), the seventh filtering variable COMPToJ, the eighth filtering variable COMPTo_2, the ninth filtering variable COMPTo_3, the tenth filtering variable COMPTo_4 are initialized, this is ie reset to “0” before going to a fortiethird step e43.

La quarante-troisième étape e43 consiste en une initialisation c'est-à-dire mise à « 0 », de la première variable de filtrage COMPTIJ), de la deuxième variable de filtrage COMPTiJ, de la troisième variable de filtrage COMPTi_2, et de la quatrième variable de filtrage COMPTiJ) avant le passage à une quarante-quatrième étape e44.The forty-third step e43 consists of an initialization, that is to say set to “0”, of the first filtering variable COMPTIJ), of the second filtering variable COMPTiJ, of the third filtering variable COMPTi_2, and of the fourth filtering variable COMPTiJ) before passing to a forty-fourth step e44.

La quarante-quatrième étape e44, réalise une mise à un état bas ou « 0 » du second signal de comparaison ENJO signifiant selon le procédé de l’invention la désactivation de la deuxième broche de circuit esclave 20_3. En d’autres termes, aucun signal ne sera généré sur la deuxième broche de circuit esclave 20_3. Il est ensuite exécuté la cinquième étape e5.The forty-fourth step e44, brings to a low state or “0” the second comparison signal ENJO signifying according to the method of the invention the deactivation of the second slave circuit pin 20_3. In other words, no signal will be generated on the second slave circuit pin 20_3. It is then executed the fifth step e5.

Durant la quarante-cinquième étape e45, le procédé de l’invention réalise une comparaison du niveau de tension du quatrième signal CS mesuré à d’une part au deuxième seuil S2 qui est égal à la valeur du premier seuil de tension prédéterminé VseuilJ + ε et d’autre part à au troisième seuil S3 qui est égal à un deuxième seuil de tension prédéterminé Vseuil_2 - ε. Dans le cas où le niveau de tension du quatrième signal CS est compris entre le deuxième seuil S2 et le troisième seuil S3, c'est-à-dire S2 < CS < S3 alors le procédé propose le passage à une quarante-sixième étape e46, et dans le cas où le niveau de tension du quatrième signal CS présente une valeur supérieure au troisième seuil S3, c'est-à-dire CS> S3 alors le procédé de l’invention propose le passage à une cinquante-et-unième étape e51.During the forty-fifth step e45, the method of the invention performs a comparison of the voltage level of the fourth signal CS measured on the one hand at the second threshold S2 which is equal to the value of the first predetermined voltage threshold VseuilJ + ε and on the other hand at the third threshold S3 which is equal to a second predetermined voltage threshold Vseuil_2 - ε. In the case where the voltage level of the fourth signal CS is between the second threshold S2 and the third threshold S3, that is to say S2 <CS <S3 then the method proposes the passage to a forty-sixth step e46 , and in the case where the voltage level of the fourth signal CS has a value greater than the third threshold S3, that is to say CS> S3 then the method of the invention proposes the transition to a fifty-first step e51.

Lors de quarante-sixième étape e46, la septième variable de filtrage COMPToJ, est incrémentée avant le passage à une quarante-septième étape e47.During the forty-sixth step e46, the seventh filter variable COMPToJ, is incremented before passing to a forty-seventh step e47.

Lors de la quarante-septième étape e47, la sixième variable de filtrage COMPTo_0, la huitième variable de filtrage COMPTo_2, la neuvième variable de filtrage COMPTo_3, la dixième variable de filtrage COMPTo_4 sont initialisées, c'est-à-dire remise à « 0 » avant le passage à une quarante-huitième étape e48.During the forty-seventh step e47, the sixth filtering variable COMPTo_0, the eighth filtering variable COMPTo_2, the ninth filtering variable COMPTo_3, the tenth filtering variable COMPTo_4 are initialized, that is to say reset to “0 Before going to a 48th step e48.

La quarante-huitième étape e48 consiste en une comparaison entre la valeur de la septième variable de filtrage COMPTo_1 et la valeur seuil N (égale à 5). Dans le cas où la valeur de la septième variable de filtrage COMPTo_1 est inférieure à la valeur seuil N alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la septième variable de filtrage COMPTo_1 est égale à la valeur seuil N, alors le procédé de l’invention passe à une quarante-neuvième étape e49.The forty-eighth step e48 consists of a comparison between the value of the seventh filtering variable COMPTo_1 and the threshold value N (equal to 5). In the case where the value of the seventh filtering variable COMPTo_1 is less than the threshold value N then the method of the invention proposes the transition to the fifth step e5. In the case where, the value of the seventh filtering variable COMPTo_1 is equal to the threshold value N, then the method of the invention passes to a forty-ninth step e49.

Durant la quarante-neuvième étape e49, la seconde variable Vtho est initialisée avec la valeur du premier seuil de tension prédéterminé Vseuil_1, c'est-àdire 1,8V avant le passage à une cinquantième étape e50.During the forty-ninth step e49, the second variable Vtho is initialized with the value of the first predetermined voltage threshold Vseuil_1, that is to say 1.8V before passing to a fiftieth step e50.

La cinquantième étape e50 consiste en une initialisation à « 0 » de septième variable de filtrage COMPTo_1 avant le passage à une soixante huitième étape e68.The fiftieth step e50 consists of an initialization to “0” of the seventh filter variable COMPTo_1 before passing to a sixty-eighth step e68.

Durant la cinquante-et-unième étape e51, le procédé de l’invention réalise une comparaison du niveau de tension du quatrième signal CS mesuré à d’une part le quatrième seuil S4 qui est égal à la valeur du deuxième seuil de tension prédéterminé Vseuil_2 + ε et d’autre part au cinquième seuil S5 qui est égal à un troisième seuil de tension prédéterminé Vseuil_3 - ε. La valeur du troisième seuil de tension prédéterminé Vseuil_3 est dans un exemple de réalisation de 3,3V. Dans le cas où le niveau de tension du quatrième signal CS est compris entre le quatrième seuil S4 et le cinquième seuil S5, c'est-à-dire S4 < CS < S5 alors le procédé propose le passage à une cinquante-deuxième étape e52, et dans le cas où le niveau de tension du quatrième signal CS présente une valeur supérieure au cinquième seuil S5, c'est-à-dire CS> S5 alors le procédé de l’invention propose le passage à une cinquante-septième étape e57.During the fifty-first step e51, the method of the invention performs a comparison of the voltage level of the fourth signal CS measured on the one hand the fourth threshold S4 which is equal to the value of the second predetermined voltage threshold Vseuil_2 + ε and on the other hand to the fifth threshold S5 which is equal to a third predetermined voltage threshold Vseuil_3 - ε. The value of the third predetermined voltage threshold Vseuil_3 is in an exemplary embodiment of 3.3V. In the case where the voltage level of the fourth signal CS is between the fourth threshold S4 and the fifth threshold S5, that is to say S4 <CS <S5 then the method proposes the transition to a fifty-second step e52 , and in the case where the voltage level of the fourth signal CS has a value greater than the fifth threshold S5, that is to say CS> S5 then the method of the invention proposes the transition to a fifty-seventh step e57 .

Lors de la cinquante-deuxième étape e52, la huitième variable de filtrage COMPTo_2 est incrémentée avant le passage à une cinquante-troisième étape e53.During the fifty-second step e52, the eighth filtering variable COMPTo_2 is incremented before passing to a fifty-third step e53.

Lors de la cinquante-troisième étape e53, la sixième variable de filtrage COMPToJ), la septième variable de filtrage COMPTo_1, la neuvième variable de filtrage COMPTo_3, la dixième variable de filtrage COMPTo_4 sont initialisées, c'est-à-dire remise à « 0 » avant le passage à une cinquante-quatrième étape e54.During the fifty-third step e53, the sixth filtering variable COMPToJ), the seventh filtering variable COMPTo_1, the ninth filtering variable COMPTo_3, the tenth filtering variable COMPTo_4 are initialized, that is to say reset to " 0 ”before going to a fifty-fourth step e54.

La cinquante-quatrième étape e54 consiste en une comparaison entre la valeur de la huitième variable de filtrage COMPTo_2 et la valeur seuil N. Dans le cas où la valeur de la huitième variable de filtrage COMPTo_2 est inférieure à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la huitième variable de filtrage COMPTo_2 est égale à la valeur seuil N, alors le procédé de l'invention passe à une cinquante-cinquième étape e55.The fifty-fourth step e54 consists of a comparison between the value of the eighth filtering variable COMPTo_2 and the threshold value N. In the case where the value of the eighth filtering variable COMPTo_2 is less than the threshold value N, it is ie 5, then the method of the invention proposes the transition to the fifth step e5. In the case where the value of the eighth filtering variable COMPTo_2 is equal to the threshold value N, then the method of the invention goes to a fifty-fifth step e55.

Durant la cinquante-cinquième étape e55, la seconde variable Vtho est initialisée avec la valeur du deuxième seuil de tension prédéterminé Vseuil_2, c'est-àdire 2,5V avant le passage à une cinquante-sixième étape e56.During the fifty-fifth step e55, the second variable Vtho is initialized with the value of the second predetermined voltage threshold Vseuil_2, that is to say 2.5V before passing to a fifty-sixth step e56.

La cinquante-sixième étape e56, consiste en une initialisation à « 0 » de la huitième variable de filtrage COMPTo_2 avant le passage à la soixante-huitième étape e68.The fifty-sixth step e56, consists of an initialization at “0” of the eighth filtering variable COMPTo_2 before going to the sixty-eighth step e68.

Durant la cinquante-septième étape e57, le procédé de l'invention réalise une comparaison du niveau de tension du quatrième signal CS mesuré à d’une part au sixième seuil S6 qui est égal à la valeur du troisième seuil de tension prédéterminé Vseuil_3 + ε et d’autre part au septième seuil S7 qui est égal à un quatrième seuil de tension prédéterminé Vseuil_4 - ε. La valeur du quatrième seuil de tension prédéterminé Vseuil_4 est dans un exemple de réalisation de 5V. Dans le cas où, le niveau de tension du quatrième signal CS est compris entre le sixième seuil S6 et le septième seuil S7, c'est-à-dire S6 < CS < S7 alors le procédé exécute une cinquante-huitième étape e58, et dans le cas où le niveau de tension du quatrième signal CS présente une valeur supérieure au septième seuil S7, c'est-à-dire CS> S7 alors le procédé de l’invention propose le passage à une soixante-troisième étape e63.During the fifty-seventh step e57, the method of the invention performs a comparison of the voltage level of the fourth signal CS measured on the one hand at the sixth threshold S6 which is equal to the value of the third predetermined voltage threshold Vseuil_3 + ε and on the other hand to the seventh threshold S7 which is equal to a fourth predetermined voltage threshold Vseuil_4 - ε. The value of the fourth predetermined voltage threshold Vseuil_4 is in an exemplary embodiment of 5V. In the case where the voltage level of the fourth signal CS is between the sixth threshold S6 and the seventh threshold S7, that is to say S6 <CS <S7 then the method executes a fifty-eighth step e58, and in the case where the voltage level of the fourth signal CS has a value greater than the seventh threshold S7, that is to say CS> S7 then the method of the invention proposes the transition to a sixty-third step e63.

Lors de la cinquante-huitième étape e58, la neuvième variable de filtrage COMPTo_3 est incrémentée avant le passage à une cinquante-neuvième étape e59.During the fifty-eighth step e58, the ninth filtering variable COMPTo_3 is incremented before passing to a fifty-ninth step e59.

Lors de la cinquante-neuvième étape e59, la sixième variable de filtrage COMPTo_0, la septième variable de filtrage COMPTo_1, la huitième variable de filtrage COMPTo_2, la dixième variable de filtrage COMPTo_4, sont initialisées, c'est-à-dire mises à « 0 » avant le passage à une soixantième étape e60.During the fifty-ninth step e59, the sixth filtering variable COMPTo_0, the seventh filtering variable COMPTo_1, the eighth filtering variable COMPTo_2, the tenth filtering variable COMPTo_4, are initialized, that is to say set to " 0 ”before going to a 60th step e60.

La soixantième étape e60 consiste en une comparaison entre la valeur de la neuvième variable de filtrage COMPTo_3 et la valeur seuil N qui pour mémoire est égale à 5. Dans le cas où la valeur de la neuvième variable de filtrage COMPTo_3 est inférieure à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la neuvième variable de filtrage COMPTo_3 est égale à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention passe à une soixante et unième étape e61.The sixtieth step e60 consists in a comparison between the value of the ninth filtering variable COMPTo_3 and the threshold value N which for the record is equal to 5. In the case where the value of the ninth filtering variable COMPTo_3 is less than the threshold value N, that is to say 5, then the method of the invention proposes the transition to the fifth step e5. In the case where, the value of the ninth filtering variable COMPTo_3 is equal to the threshold value N, that is to say 5, then the method of the invention passes to a sixty-first step e61.

Durant la soixante et-unième étape e61, la seconde variable Vtho est initialisée avec la valeur du troisième seuil de tension prédéterminé Vseuil_3, c'est-àdire 3,3V avant le passage à une soixante deuxième étape e62.During the sixty-first step e61, the second variable Vtho is initialized with the value of the third predetermined voltage threshold Vseuil_3, that is to say 3.3V before the transition to a sixty second step e62.

La soixante deuxième étape e62 consiste en une initialisation à « 0 » de la neuvième variable de filtrage COMPTo_3 avant le passage à une soixante-huitième étape e68.The sixty second step e62 consists of an initialization at “0” of the ninth filtering variable COMPTo_3 before passing to a sixty-eighth step e68.

Durant la soixante-troisième étape e63 la dixième variable de filtrage COMPTo_4 est incrémentée avant le passage à une soixante-quatrième étape e64.During the sixty-third step e63 the tenth filtering variable COMPTo_4 is incremented before passing to a sixty-fourth step e64.

Lors de la soixante-quatrième étape e64, la sixième variable de filtrage COMPTo_0, la septième variable de filtrage COMPTo_1, la huitième variable de filtrage COMPTo_2, la neuvième variable de filtrage COMPTo_3 sont initialisées, c'est-à-dire mises à « 0 » avant le passage à une soixante-cinquième étape e65.During the sixty-fourth step e64, the sixth filtering variable COMPTo_0, the seventh filtering variable COMPTo_1, the eighth filtering variable COMPTo_2, the ninth filtering variable COMPTo_3 are initialized, that is to say set to “0 Before going to a sixty-fifth stage e65.

La soixante-cinquième étape e65 consiste en une comparaison entre la valeur de la dixième variable de filtrage COMPTo_4 et la valeur seuil N, qui pour mémoire est égale à 5. Dans le cas où la valeur de la dixième variable de filtrage COMPTo_4 est inférieure à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention propose le passage à la cinquième étape e5. Dans le cas où, la valeur de la dixième variable de filtrage COMPTo_4 est égale à la valeur seuil N, c'est-à-dire 5, alors le procédé de l’invention passe à une soixante-sixième étape e66.The sixty-fifth step e65 consists of a comparison between the value of the tenth filtering variable COMPTo_4 and the threshold value N, which for the record is equal to 5. In the case where the value of the tenth filtering variable COMPTo_4 is less than the threshold value N, that is to say 5, then the method of the invention proposes the transition to the fifth step e5. In the case where, the value of the tenth filtering variable COMPTo_4 is equal to the threshold value N, that is to say 5, then the method of the invention passes to a sixty-sixth step e66.

Durant la soixante-sixième étape e66, la seconde Vtho est initialisée avec la valeur du quatrième seuil de tension prédéterminé Vseuil_4, c'est-à-dire 5V avant le passage à une soixante-septième étape e67.During the sixty-sixth step e66, the second Vtho is initialized with the value of the fourth predetermined voltage threshold Vseuil_4, that is to say 5V before the transition to a sixty-seventh step e67.

La soixante-septième étape e67 consiste en une initialisation à « 0 » de la dixième variable de filtrage COMPTo_4 avant le passage à la soixante-huitième étape e68.The sixty-seventh step e67 consists of an initialization at “0” of the tenth filter variable COMPTo_4 before going to the sixty-eighth step e68.

Lors de la soixante huitième étape e68, astucieusement, le procédé de l’invention compare la valeur de la première variable Vthi à la valeur de la seconde variable Vtho. Dans le cas où les deux valeurs sont égales alors le procédé selon l’invention exécute une soixante-neuvième étape e69 et dans le cas où les deux valeurs comparées sont différentes alors le procédé exécute une soixante-et-onzième étape e71.During the sixty-eighth step e68, cleverly, the method of the invention compares the value of the first variable Vthi with the value of the second variable Vtho. In the case where the two values are equal then the method according to the invention performs a sixty-ninth step e69 and in the case where the two compared values are different then the method performs a seventy-first step e71.

Lors de la soixante-neuvième étape e69 le premier signal de régulation nommé VIO est initialisé à la valeur du premier signal de comparaison Vcomp correspondant. Par exemple si l’étape exécutée antérieurement à l’étape soixante-huit e68 est la cinquantième étape e50 alors la valeur du premier signal de régulation VIO présente la valeur du premier signal de comparaison Vcomp qui pour ce cas de figure présente une valeur de 2,5V. Il est ensuite exécuté une soixante-dixième étape e70.During the sixty-ninth step e69 the first regulation signal called VIO is initialized to the value of the corresponding first comparison signal Vcomp. For example if the step executed prior to step sixty-eight e68 is the fiftieth step e50 then the value of the first regulation signal VIO presents the value of the first comparison signal Vcomp which for this case has a value of 2 , 5V. It is then executed a seventieth step e70.

Lors de la soixante-dixième étape e70 le second signal de comparaison EN_IO est positionné à un niveau haut ou « 1 ». Ainsi, la valeur du premier signal de régulation nommé VIO et plus particulièrement sont niveau de tension est activé et présent sur la troisième broche de circuit esclave 20_3 correspondant à un niveau de tension adéquat et admissible pour le premier circuit maître 10.During the seventieth step e70 the second comparison signal EN_IO is positioned at a high level or "1". Thus, the value of the first regulation signal called VIO and more particularly its voltage level is activated and present on the third slave circuit pin 20_3 corresponding to an adequate and admissible voltage level for the first master circuit 10.

Lors de la soixante-et-onzième étape e71 le premier signal de régulation nommé VIO est initialisé à la valeur du premier signal de comparaison Vcomp minimale 5 c'est-à-dire 1,8V. Il est ensuite exécuté une soixante-douzième étape e72.During the seventy-first step e71 the first regulation signal called VIO is initialized to the value of the first minimum comparison signal Vcomp 5, that is to say 1.8V. It is then executed a seventy-second step e72.

Lors de la soixante-douzième étape e72, le second signal de comparaison EN_IO est positionné à un niveau haut ou « 1 ». Ainsi, la valeur du premier signal de régulation nommé VIO et plus particulièrement sont niveau de tension est activé et présent sur la troisième broche de circuit esclave 20_3 correspondant à un niveau de 10 tension le plus faible et donc adéquat et admissible pour le premier circuit maître 10.During the seventy-second step e72, the second comparison signal EN_IO is positioned at a high level or “1”. Thus, the value of the first regulation signal called VIO and more particularly its voltage level is activated and present on the third slave circuit pin 20_3 corresponding to a lowest voltage level and therefore adequate and admissible for the first master circuit 10.

Grâce à l’invention, il est possible de contrôler le niveau de tension sur la troisième broche de circuit esclave correspondant au deuxième signal nommé « SDO » du bus de communication de type SPI permettant une auto-configuration du niveau de tension en fonction du niveau de tension acceptable par le premier circuit électronique 15 maître en temps réel et de façon continue.Thanks to the invention, it is possible to control the voltage level on the third slave circuit pin corresponding to the second signal called "SDO" of the SPI type communication bus allowing auto-configuration of the voltage level as a function of the level acceptable voltage by the first electronic circuit 15 master in real time and continuously.

Bien entendu, la présente invention ne se limite pas au mode de réalisation préféré décrit ci-dessus et illustré sur le dessin et aux variantes de réalisation évoquées mais s’étend à toutes les variantes à la portée de l’homme du métier.Of course, the present invention is not limited to the preferred embodiment described above and illustrated in the drawing and to the variant embodiments mentioned, but extends to all variants within the reach of the skilled person.

Claims (10)

1. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI couplé entre un premier circuit électronique maître (10) et un second circuit électronique esclave (20), ledit premier circuit électronique maître (10) comportant entre autre une cinquième broche de circuit maître (10_5) couplée à une cinquième broche de circuit esclave (20_5), ladite cinquième broche de circuit maître (10_5) étant adaptée pour générer un quatrième signal (CS) présentant un premier niveau de tension déterminé, une troisième broche de circuit maître (10_3) couplée à une troisième broche de circuit esclave (20_3) cette dernière étant adaptée pour générer un deuxième signal (SDO) présentant un second niveau de tension déterminé, ledit procédé comportant les étapes suivantes :1. Method for automatic configuration of a voltage level of a communication bus (30) of SPI type coupled between a first master electronic circuit (10) and a second slave electronic circuit (20), said first master electronic circuit ( 10) comprising inter alia a fifth master circuit pin (10_5) coupled to a fifth slave circuit pin (20_5), said fifth master circuit pin (10_5) being adapted to generate a fourth signal (CS) having a first level of determined voltage, a third master circuit pin (10_3) coupled to a third slave circuit pin (20_3) the latter being adapted to generate a second signal (SDO) having a second determined voltage level, said method comprising the following steps: a) désactiver la troisième broche de circuit esclave (20_3),a) deactivate the third slave circuit pin (20_3), b) déterminer le premier niveau de tension du quatrième signal (CS) généré par le premier circuit électronique maître (10) et appliqué sur la cinquième broche de circuit esclave (20_5),b) determining the first voltage level of the fourth signal (CS) generated by the first master electronic circuit (10) and applied to the fifth slave circuit pin (20_5), c) fixer le second niveau de tension du deuxième signal (SDO) en fonction du premier niveau de tension du quatrième signal (CS),c) setting the second voltage level of the second signal (SDO) as a function of the first voltage level of the fourth signal (CS), d) activer la troisième broche de circuit esclave (20_3) et y appliquer le deuxième signal (SDO) avec le second niveau de tension déterminé.d) activate the third slave circuit pin (20_3) and apply the second signal (SDO) with the second determined voltage level to it. 2. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 1 dans lequel au c) le second niveau de tension du deuxième signal (SDO) fixé en fonction du premier niveau de tension du quatrième signal (CS) peut prendre N valeurs prédéterminées en fonction d’une première alimentation électrique VIO_pc du premier circuit électronique maître (10).2. A method for automatically configuring a voltage level of a communication bus (30) of the SPI type according to claim 1 wherein in c) the second voltage level of the second signal (SDO) fixed as a function of the first level voltage of the fourth signal (CS) can take N predetermined values according to a first electrical supply VIO_pc of the first master electronic circuit (10). 3. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 1 dans lequel au b), le premier niveau de tension du quatrième signal (CS) généré par le premier circuit électronique maître (10) est déterminé en fonction de quatre seuils de tension prédéterminés avec un premier seuil de tension prédéterminé Vseuil_1, un deuxième seuil de tension prédéterminé Vseuil_2, un troisième seuil de tension prédéterminé Vseuil_3 et un quatrième seuil de tension prédéterminé Vseuil_4, et avec en outre Vseuil_1 < Vseuil_2 < Vseuil_3 < Vseuil_4.3. Method for automatically configuring a voltage level of a communication bus (30) of the SPI type according to claim 1 wherein in b), the first voltage level of the fourth signal (CS) generated by the first circuit master electronics (10) is determined as a function of four predetermined voltage thresholds with a first predetermined voltage threshold Vseuil_1, a second predetermined voltage threshold Vseuil_2, a third predetermined voltage threshold Vseuil_3 and a fourth predetermined voltage threshold Vseuil_4, and with moreover Vseuil_1 <Vseuil_2 <Vseuil_3 <Vseuil_4. 4. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 3 dans lequel :4. Method for automatically configuring a voltage level of a SPI type communication bus (30) according to claim 3, in which: • lorsque le premier niveau de tension du quatrième signal (CS) présente une valeur inférieure au premier seuil de tension prédéterminé VseuilJ alors, fixer le second niveau de tension du deuxième signal (SDO) à 0, • lorsque le premier niveau de tension du quatrième signal (CS) présente une valeur supérieure au premier seuil de tension prédéterminé VseuilJ mais inférieure au deuxième seuil de tension prédéterminé VseuilJ alors, fixer le second niveau de tension du deuxième signal (SDO) à 1,8V, • lorsque le premier niveau de tension du quatrième signal (CS) présente une valeur supérieure au deuxième seuil de tension prédéterminé VseuilJ mais inférieure au troisième seuil de tension prédéterminé VseuilJ alors, fixer le second niveau de tension du deuxième signal (SDO) à 2,5V, • lorsque le premier niveau de tension du quatrième signal (CS) présente une valeur supérieure au troisième seuil de tension prédéterminé VseuilJ mais inférieure au quatrième seuil de tension prédéterminé VseuilJ alors, fixer le second niveau de tension du deuxième signal (SDO) à 3,3V,et • lorsque le premier niveau de tension du quatrième signal (CS) présente une valeur supérieure au quatrième seuil de tension prédéterminé VseuilJ alors, fixer le second niveau de tension du deuxième signal (SDO) à 5V.• when the first voltage level of the fourth signal (CS) has a value lower than the first predetermined voltage threshold VseuilJ then, set the second voltage level of the second signal (SDO) to 0, • when the first voltage level of the fourth signal (CS) has a value greater than the first predetermined voltage threshold VseuilJ but less than the second predetermined voltage threshold VseuilJ then, set the second voltage level of the second signal (SDO) at 1.8V, • when the first voltage level of the fourth signal (CS) has a value greater than the second predetermined voltage threshold VseuilJ but less than the third predetermined voltage threshold VseuilJ then, set the second voltage level of the second signal (SDO) at 2.5V, • when the first level voltage of the fourth signal (CS) has a value greater than the third predetermined voltage threshold VseuilJ but less than the fourth predetermined voltage threshold VseuilJ al ors, set the second voltage level of the second signal (SDO) at 3.3V, and • when the first voltage level of the fourth signal (CS) has a value greater than the fourth predetermined voltage threshold VseuilJ then, set the second level second signal voltage (SDO) at 5V. 5. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 4 dans lequel les quatre seuils de tension prédéterminés présentent chacun une valeur d’écart (+ε) supérieur et une valeur d’écart (-ε) inférieur autour dudit seuil prédéterminé.5. Method for automatically configuring a voltage level of a communication bus (30) of the SPI type according to claim 4, in which the four predetermined voltage thresholds each have a higher deviation value (+ ε) and a lower deviation value (-ε) around said predetermined threshold. 6. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 1 dans lequel au b), le premier niveau de tension du quatrième signal (CS) généré par le premier circuit électronique maître (10) est considéré que si celui-ci est présent sur la cinquième broche de circuit esclave (20_5) durant X fronts d’horloge consécutifs d’un signal d’horloge (CLKJ00).6. A method for automatically configuring a voltage level of a communication bus (30) of the SPI type according to claim 1 wherein in b), the first voltage level of the fourth signal (CS) generated by the first circuit Master electronics (10) is considered only if this is present on the fifth slave circuit pin (20_5) during X consecutive clock edges of a clock signal (CLKJ00). 7. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 6 dans lequel si le premier niveau de tension du quatrième signal (CS) généré par le premier circuit électronique maître (10) n’est présent sur la cinquième broche de circuit esclave (20_5) que durant X fronts d’horloge non consécutifs du signal d’horloge (CLKJ 00) alors la troisième broche de circuit esclave (20 J) n’est pas activée.7. A method for automatically configuring a voltage level of an SPI type communication bus (30) according to claim 6, in which if the first voltage level of the fourth signal (CS) generated by the first master electronic circuit ( 10) is present on the fifth slave circuit pin (20_5) only during X non-consecutive clock edges of the clock signal (CLKJ 00) then the third slave circuit pin (20 J) is not activated . 8. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 6 dans lequel si le premier niveau de tension du quatrième signal (CS) généré par le premier circuit électronique maître (10) n’est présent sur la cinquième broche de circuit esclave (20_5) durant X fronts d'horloge8. A method for automatically configuring a voltage level of an SPI type communication bus (30) according to claim 6, in which if the first voltage level of the fourth signal (CS) generated by the first master electronic circuit ( 10) is not present on the fifth slave circuit pin (20_5) during X clock edges 5 non consécutifs du signal d’horloge (CLK_100) alors la troisième broche de circuit esclave (20_3) est activée avec un second niveau de tension présentant une valeur égale à 1,8V.5 non-consecutive clock signal (CLK_100) then the third slave circuit pin (20_3) is activated with a second voltage level having a value equal to 1.8V. 9. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon la revendication 6 ou 7 dans lequel la valeur X de9. A method of automatically configuring a voltage level of a communication bus (30) of the SPI type according to claim 6 or 7 in which the value X of 10 fronts d’horloge présente une valeur égale à 5.10 clock fronts has a value of 5. 10. Procédé de configuration automatique d’un niveau de tension d’un bus de communication (30) de type SPI selon l’une quelconque des revendications 6 à 9 dans lequel le signal d’horloge (CLK_100) présente une fréquence supérieure à une fréquence interne du bus de communication (30) de type SPI.10. A method of automatically configuring a voltage level of a communication bus (30) of the SPI type according to any one of claims 6 to 9 in which the clock signal (CLK_100) has a frequency greater than one internal frequency of the SPI type communication bus (30).